JP2011134771A - Semiconductor device and method of manufacturing the same - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that can suppress a decrease in reliability of copper wiring and an increase in resistance value by preventing a barrier metal from corroding owing to moisture in an interlayer insulating film, and a method of manufacturing the same. <P>SOLUTION: A wiring groove 37 is formed in the interlayer insulating film 32 containing a methyl group. After the insulating film 32 in which the wiring groove 37 is formed is irradiated with ultraviolet rays or an electron beam, an exposed surface of the insulating film is made hydrophobic using a gas containing a methyl group. A barrier metal layer 41 is formed along an internal surface of the wiring groove 37 which is made hydrophobic, and the wiring groove 37 is filled with copper wiring 43 via the barrier layer 41. In an embodiment, the wiring groove 37 is formed by etching the insulating film 32 using a metal hard mask 47, and the insulating film 32 is irradiated with the ultraviolet rays or electron beam in a state where the metal hard mask 47 is left. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体基板上に少なくとも１つの配線層を有する半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device having at least one wiring layer on a semiconductor substrate and a method for manufacturing the same.

半導体集積回路（ＩＣ）及び大規模集積回路（ＬＳＩ）等の半導体装置の高集積化に伴い、半導体装置の配線層において、配線の狭幅化及び狭ピッチ化が進められている。そのような微細配線には、一般的に、低抵抗の銅（Ｃｕ）を用いた所謂ダマシン構造が採用されている。また、寄生容量による信号遅延を抑制するために、層間絶縁膜として、比誘電率（ｋ値）の低い所謂Ｌｏｗ−ｋ材料が適用されるに至っている。   As semiconductor devices such as semiconductor integrated circuits (ICs) and large-scale integrated circuits (LSIs) are highly integrated, the wiring layers of the semiconductor devices are becoming narrower and narrower. In general, a so-called damascene structure using low-resistance copper (Cu) is employed for such fine wiring. In order to suppress signal delay due to parasitic capacitance, a so-called Low-k material having a low relative dielectric constant (k value) has been applied as an interlayer insulating film.

Ｌｏｗ−ｋ材料においては、一般的に、空孔を有する多孔質（ポーラス）膜とすることでｋ値を低減させている。しかしながら、空孔があるが故に、配線材料であるＣｕ等の金属がＬｏｗ−ｋ材料内に拡散しやすいという問題がある。特に、Ｃｕはシリコン−酸素（Ｓｉ−Ｏ）結合を含む絶縁膜に対して拡散しやすいという傾向を有する。層間絶縁膜内に拡散したＣｕは、場合により狭ピッチ化に伴う電界強度の増大とも相俟って、ＴＤＤＢ（Time Dependent Dielectric Breakdown）等の絶縁膜破壊を引き起こし得る。   In a low-k material, the k value is generally reduced by using a porous film having pores. However, there is a problem that a metal such as Cu, which is a wiring material, easily diffuses into the low-k material because of the presence of holes. In particular, Cu has a tendency to easily diffuse into an insulating film containing a silicon-oxygen (Si-O) bond. Cu diffused in the interlayer insulating film can cause breakdown of the insulating film such as TDDB (Time Dependent Dielectric Breakdown) in combination with an increase in the electric field strength accompanying the narrowing of the pitch.

層間絶縁膜内へのＣｕの拡散を防ぐため、Ｃｕ成膜前に配線溝及びビアホールの内面にバリアメタル層が成膜される。バリアメタルとしては、一般的に、タンタル（Ｔａ）、チタン（Ｔｉ）、又は窒化タンタル（ＴａＮ）等が用いられている。これらの金属や合金は銅よりも抵抗値が高いという特徴を有する。例えば、Ｃｕの比抵抗値が１．７×１０^−６Ω・ｃｍであるのに対して、Ｔａ及びＴｉのそれは、それぞれ、１５×１０^−６Ω・ｃｍ及び８０×１０^−６Ω・ｃｍである。拡散防止に十分な厚さのバリアメタル層を得ようとすると、配線の微細化が進むにつれ、配線全体に占めるバリアメタル層の割合が高くなり、Ｃｕ膜及びバリアメタル層を含む配線全体で見た抵抗値が上昇してしまう。ＩＴＲＳ２００６（国際半導体技術ロードマップ２００６年版）によれば、ｈｐ３２ｎｍ世代（配線ピッチ６４ｎｍ）のＣｕ配線の比抵抗値は４．８３×１０^−６Ω・ｃｍとされているが、この値をＴａやＴｉ等のバリアメタルを用いて達成することは容易でない。 In order to prevent diffusion of Cu into the interlayer insulating film, a barrier metal layer is formed on the inner surfaces of the wiring trench and the via hole before the Cu film formation. Generally, tantalum (Ta), titanium (Ti), tantalum nitride (TaN), or the like is used as the barrier metal. These metals and alloys are characterized by having a higher resistance value than copper. For example, the specific resistance value of Cu is 1.7 × 10 ⁻⁶ Ω · cm, whereas that of Ta and Ti is 15 × 10 ⁻⁶ Ω · cm and 80 × 10 ⁻⁶ Ω · cm, respectively. It is. If an attempt is made to obtain a barrier metal layer having a thickness sufficient for preventing diffusion, the proportion of the barrier metal layer in the entire wiring increases as the wiring becomes finer, and the entire wiring including the Cu film and the barrier metal layer is seen. The resistance value will increase. According to ITRS 2006 (International Semiconductor Technology Roadmap 2006 edition), the specific resistance value of Cu wiring of the hp32 nm generation (wiring pitch 64 nm) is 4.83 × 10 ⁻⁶ Ω · cm. It is not easy to achieve using a barrier metal such as Ti.

また、配線のＴＤＤＢ寿命などの信頼性を確保するためには、Ｃｕ界面における密着性を向上させることが重要である。Ｃｕとの密着性が良好なバリアメタルとして、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）及びオスミウム（Ｏｓ）等の貴金属が知られている。これらの貴金属はＴｉやＴａより低い比抵抗値を有し、例えば、Ｒｕは６×１０^−６Ω・ｃｍ程度の比抵抗値を有する。しかしながら、Ｒｕ等の貴金属は、デバイス動作中に、ポーラス膜などの層間絶縁膜中に吸湿された水分との酸化反応などによって腐食し、Ｃｕとの密着性の低下やＣｕバリア性能の低下などの信頼性問題、及び／又は配線抵抗の増大をもたらし得る。 Further, in order to ensure reliability such as the TDDB life of the wiring, it is important to improve the adhesion at the Cu interface. As barrier metals having good adhesion to Cu, noble metals such as ruthenium (Ru), iridium (Ir) and osmium (Os) are known. These noble metals have a specific resistance value lower than that of Ti or Ta. For example, Ru has a specific resistance value of about 6 × 10 ⁻⁶ Ω · cm. However, noble metals such as Ru corrode during device operation due to an oxidation reaction with moisture absorbed in an interlayer insulating film such as a porous film, resulting in a decrease in adhesion with Cu and a decrease in Cu barrier performance. Reliability problems and / or increased wiring resistance can result.

このような層間絶縁膜の吸湿に起因する問題を抑制する手法として、例えば、アルキル基を有するシラン系のガスをプリカーサとして用いて、炭化ケイ素（ＳｉＣ）からなる薄膜のシール層を配線溝に沿って形成する手法が提案されている。シール層の形成後、電子線キュア又は紫外線キュアが施され、シール層と絶縁膜との界面における密着性が向上される。   As a technique for suppressing such problems due to moisture absorption of the interlayer insulating film, for example, a silane-based gas having an alkyl group is used as a precursor, and a thin seal layer made of silicon carbide (SiC) is formed along the wiring groove. The method of forming is proposed. After the sealing layer is formed, electron beam curing or ultraviolet curing is performed, and adhesion at the interface between the sealing layer and the insulating film is improved.

特開２００７−１０３９５０号公報JP 2007-103950 A 特開２００７−３１８１４１号公報JP 2007-318141 A 特開２００８−９１６００号公報JP 2008-91600 A

シール層の形成後に紫外線キュアを施す手法は、例えば、紫外線キュアの際に絶縁膜内に上部から紫外線が侵入し、絶縁膜内部のメチル基が外れることによって、Ｌｏｗ−ｋ膜内に欠陥が発生するという問題を有する。このような欠陥は、絶縁膜の信頼性や、寄生容量の増大ひいては信号遅延の増大をもたらし得るものである。   For example, UV curing after the seal layer is formed can cause defects in the low-k film due to ultraviolet rays penetrating into the insulating film from the top during the ultraviolet curing and the methyl groups inside the insulating film are removed. Have the problem of Such a defect can lead to an increase in the reliability of the insulating film, an increase in parasitic capacitance, and an increase in signal delay.

よって、Ｃｕ配線を有する半導体装置において配線信頼性の低下や信号遅延の増大を抑制し得る技術が依然として望まれる。   Therefore, there is still a demand for a technique capable of suppressing a decrease in wiring reliability and an increase in signal delay in a semiconductor device having a Cu wiring.

一観点によれば、半導体基板上に少なくとも１つの配線層を有する半導体装置の製造方法が提供される。当該方法においては、メチル基を含有する絶縁膜が半導体基板上に形成され、該絶縁膜内に配線溝が形成される。また、配線溝が形成された絶縁膜に紫外線又は電子線が照射された後、メチル基を有するガスを用いて絶縁膜の露出面が疎水化される。疎水化された配線溝内面に沿ってバリアメタル層が形成され、該バリアメタル層上に銅層が形成される。   According to one aspect, a method for manufacturing a semiconductor device having at least one wiring layer on a semiconductor substrate is provided. In this method, an insulating film containing a methyl group is formed on a semiconductor substrate, and a wiring groove is formed in the insulating film. Further, after the insulating film in which the wiring trench is formed is irradiated with ultraviolet rays or electron beams, the exposed surface of the insulating film is hydrophobized using a gas having a methyl group. A barrier metal layer is formed along the hydrophobic inner surface of the wiring groove, and a copper layer is formed on the barrier metal layer.

他の一観点によれば、半導体基板上に少なくとも１つの配線層を有する半導体装置が提供される。当該半導体装置は、メチル基を含有し且つ配線溝が形成された絶縁膜と、配線溝の壁面に形成され、且つ

を含む疎水層とを含む。当該半導体装置は更に、疎水層を介して配線溝の内面に沿って形成されたバリアメタル層と、該バリアメタル層を介して配線溝内に形成された銅配線とを含む。 According to another aspect, a semiconductor device having at least one wiring layer on a semiconductor substrate is provided. The semiconductor device includes an insulating film containing a methyl group and having a wiring groove formed thereon, a wall surface of the wiring groove, and

And a hydrophobic layer containing. The semiconductor device further includes a barrier metal layer formed along the inner surface of the wiring groove through the hydrophobic layer, and a copper wiring formed in the wiring groove through the barrier metal layer.

バリアメタルと絶縁膜との界面に均一な疎水層を形成することで絶縁膜の吸湿に起因する問題を抑制し、ＴＤＤＢ寿命等の配線信頼性の低下及び配線抵抗値の上昇を抑制することができる。   By forming a uniform hydrophobic layer at the interface between the barrier metal and the insulating film, problems due to moisture absorption of the insulating film can be suppressed, and deterioration of wiring reliability such as TDDB life and increase of wiring resistance value can be suppressed. it can.

一実施形態に係る半導体装置を例示する断面図である。1 is a cross-sectional view illustrating a semiconductor device according to one embodiment. 図１の第１の配線層の配線部を拡大して示す断面図である。It is sectional drawing which expands and shows the wiring part of the 1st wiring layer of FIG. 図１の第２の配線層の配線部を拡大して示す断面図である。It is sectional drawing which expands and shows the wiring part of the 2nd wiring layer of FIG. 図１の半導体装置の製造方法の主な工程群を例示する断面図である。FIG. 3 is a cross-sectional view illustrating a main process group in a method for manufacturing the semiconductor device of FIG. 1. 図１の半導体装置の製造方法の主な工程群を例示する断面図である。FIG. 3 is a cross-sectional view illustrating a main process group in a method for manufacturing the semiconductor device of FIG. 1. 図１の半導体装置の製造方法の主な工程群を例示する断面図である。FIG. 3 is a cross-sectional view illustrating a main process group in a method for manufacturing the semiconductor device of FIG. 1. 図１の半導体装置の製造方法の主な工程群を例示する断面図である。FIG. 3 is a cross-sectional view illustrating a main process group in a method for manufacturing the semiconductor device of FIG. 1. 図１の半導体装置の製造方法の主な工程群を例示する断面図である。FIG. 3 is a cross-sectional view illustrating a main process group in a method for manufacturing the semiconductor device of FIG. 1. ＴＤＤＢ試験結果の一例を示すグラフである。It is a graph which shows an example of a TDDB test result.

以下、図面を参照しながら実施形態について詳細に説明する。なお、図面において、種々の構成要素は必ずしも同一の尺度で描かれていない。また、図面全体を通して、同一あるいは対応する構成要素には類似の参照符号を付する。   Hereinafter, embodiments will be described in detail with reference to the drawings. In the drawings, various components are not necessarily drawn to the same scale. Throughout the drawings, similar or corresponding components are denoted by similar reference numerals.

先ず、図１を参照して、一実施形態に係る半導体装置１０の概略構成を説明する。   First, a schematic configuration of a semiconductor device 10 according to an embodiment will be described with reference to FIG.

半導体装置１０は、半導体基板２０の表面に形成された素子分離絶縁膜２１、及び素子分離絶縁膜２１に囲まれた活性領域内に形成された半導体素子２２を有している。例えば、半導体基板２０はシリコン（Ｓｉ）ウェハ又はシリコン・オン・インシュレータ（ＳＯＩ）ウェハであり、素子分離絶縁膜２１はシャロートレンチアイソレーション（ＳＴＩ）である。半導体素子２２は、図示した例において、ソース領域２２Ｓ、ドレイン領域２２Ｄ及びゲート電極２２Ｇを有するＭＯＳＦＥＴであり、周知のゲート絶縁膜、ゲート側壁スペーサ、ソース及びドレインのエクステンション（ＬＤＤ）領域を含んでいる。   The semiconductor device 10 includes an element isolation insulating film 21 formed on the surface of the semiconductor substrate 20 and a semiconductor element 22 formed in an active region surrounded by the element isolation insulating film 21. For example, the semiconductor substrate 20 is a silicon (Si) wafer or a silicon-on-insulator (SOI) wafer, and the element isolation insulating film 21 is shallow trench isolation (STI). In the illustrated example, the semiconductor element 22 is a MOSFET having a source region 22S, a drain region 22D, and a gate electrode 22G, and includes a well-known gate insulating film, a gate sidewall spacer, and source and drain extension (LDD) regions. .

半導体装置１０はまた、素子分離絶縁膜２１及びＭＯＳＦＥＴ２２を覆う層間絶縁膜２３、及び層間絶縁膜２３を貫通する導電性プラグ２４Ｓ及び２４Ｄを有している。層間絶縁膜２３は、例えば、ＣＶＤにより成膜された厚さ１．５μｍのリンガラス（ＰＳＧ）とし得る。導電性プラグ２４Ｓ及び２４Ｄは、それぞれ、ＭＯＳＦＥＴ２２のソース領域２２Ｓ及びドレイン領域２２Ｄに接続されている。導電性プラグ２４Ｓ及び２４Ｄは、例えば、層間絶縁膜２３を貫通するコンタクトホールを形成し、該コンタクトホール内にタングステン（Ｗ）を充填することによって形成される。この充填のため、一般的に、基板２０全面を覆うタングステン膜を形成した後に化学機械研磨（ＣＭＰ）を行って不要なタングステン膜を除去する。   The semiconductor device 10 also includes an interlayer insulating film 23 that covers the element isolation insulating film 21 and the MOSFET 22, and conductive plugs 24 </ b> S and 24 </ b> D that penetrate the interlayer insulating film 23. The interlayer insulating film 23 may be, for example, phosphorus glass (PSG) having a thickness of 1.5 μm formed by CVD. The conductive plugs 24S and 24D are connected to the source region 22S and the drain region 22D of the MOSFET 22, respectively. The conductive plugs 24S and 24D are formed, for example, by forming a contact hole penetrating the interlayer insulating film 23 and filling the contact hole with tungsten (W). For this filling, generally, after a tungsten film covering the entire surface of the substrate 20 is formed, an unnecessary tungsten film is removed by chemical mechanical polishing (CMP).

半導体装置１０は更に、層間絶縁膜２３の上に、第１の配線層３０、第２の配線層５０、最上層の配線層７０、及び外部接続・保護構造９０を有する。   The semiconductor device 10 further includes a first wiring layer 30, a second wiring layer 50, an uppermost wiring layer 70, and an external connection / protection structure 90 on the interlayer insulating film 23.

第１の配線層３０は、エッチングストッパ膜３１、層間絶縁膜３２、及び必要に応じてのキャップ膜３５を有している。エッチングストッパ膜３１は、例えば、３０ｎｍの厚さを有する比誘電率３．６のシリコンオキシカーバイド（ＳｉＯＣ）膜、又はＳｉＣ膜などとし得る。層間絶縁膜３２は、低誘電率絶縁材料を有するＬｏｗ−ｋ膜としてもよく、例えば、１００ｎｍの厚さを有する比誘電率２．６以下のポーラスＳｉＯＣ膜とし得る。また、キャップ膜３５は、例えば、厚さ６０ｎｍの二酸化シリコン（ＳｉＯ_２）膜とし得る。図示した断面において、第１の配線層３０には、それぞれ導電性プラグ２４Ｓ及び２４Ｄに接続された２つの配線４０が形成されている。配線４０及びその近傍の構成については図２を参照して後述する。 The first wiring layer 30 includes an etching stopper film 31, an interlayer insulating film 32, and a cap film 35 as necessary. The etching stopper film 31 may be, for example, a silicon oxycarbide (SiOC) film having a relative dielectric constant of 3.6 having a thickness of 30 nm, or a SiC film. The interlayer insulating film 32 may be a Low-k film having a low dielectric constant insulating material, for example, a porous SiOC film having a thickness of 100 nm and a relative dielectric constant of 2.6 or less. The cap film 35 may be a silicon dioxide (SiO ₂ ) film having a thickness of 60 nm, for example. In the cross section shown in the drawing, the first wiring layer 30 is formed with two wirings 40 connected to the conductive plugs 24S and 24D, respectively. The configuration of the wiring 40 and the vicinity thereof will be described later with reference to FIG.

第２の配線層５０は、拡散防止膜を兼ねるエッチングストッパ膜５１、層間絶縁膜５２、ミドルストッパ膜５３、層間絶縁膜５４、及び必要に応じてのキャップ膜５５を有している。エッチングストッパ膜５１及びミドルストッパ膜５３は、例えば、エッチングストッパ膜３１と同様に、３０ｎｍの厚さを有する比誘電率３．６のＳｉＯＣ膜、又はＳｉＣ膜とし得る。層間絶縁膜５２及び５４は、例えば、層間絶縁膜３２と同様に、１００ｎｍの厚さを有する比誘電率２．６以下のポーラスＳｉＯＣのＬｏｗ−ｋ膜とし得る。キャップ膜５５は、例えば、キャップ膜３５と同様に、６０ｎｍの厚さを有するＳｉＯ_２膜とし得る。図示した断面において、第２の配線層５０には、下層の配線４０に接続された１つの配線構造６０が形成されている。配線構造６０及びその近傍の構成については図３を参照して後述する。 The second wiring layer 50 includes an etching stopper film 51 that also serves as a diffusion prevention film, an interlayer insulating film 52, a middle stopper film 53, an interlayer insulating film 54, and a cap film 55 as necessary. The etching stopper film 51 and the middle stopper film 53 can be, for example, a SiOC film having a thickness of 30 nm and a relative dielectric constant of 3.6, or a SiC film, like the etching stopper film 31. The interlayer insulating films 52 and 54 may be, for example, porous SiOC low-k films having a thickness of 100 nm and a relative dielectric constant of 2.6 or less, like the interlayer insulating film 32. The cap film 55 can be, for example, a SiO ₂ film having a thickness of 60 nm, like the cap film 35. In the cross section shown in the drawing, the second wiring layer 50 is formed with one wiring structure 60 connected to the lower wiring 40. The wiring structure 60 and the configuration in the vicinity thereof will be described later with reference to FIG.

最上層の配線層７０は、拡散防止膜を兼ねるエッチングストッパ膜７１及び層間絶縁膜７２を有しており、図示した断面において、１つの配線８０を有している。配線８０は、バリアメタル層８１及びＣｕ膜８３を有している。なお、最上層の配線層７０は、配線のレイアウトを除いて、第１の配線層３０又は第２の配線層５０と同様に構成されていてもよい。また、この配線層７０と第２の配線層５０との間に１以上の更なる配線層が存在していてもよく、その場合、図示したエッチングストッパ膜７１は第３の配線層のエッチングストッパ膜として形成されていてもよい。   The uppermost wiring layer 70 has an etching stopper film 71 and an interlayer insulating film 72 that also serve as a diffusion prevention film, and has one wiring 80 in the cross section shown in the drawing. The wiring 80 has a barrier metal layer 81 and a Cu film 83. The uppermost wiring layer 70 may be configured in the same manner as the first wiring layer 30 or the second wiring layer 50 except for the wiring layout. Further, one or more additional wiring layers may exist between the wiring layer 70 and the second wiring layer 50. In this case, the illustrated etching stopper film 71 serves as an etching stopper for the third wiring layer. It may be formed as a film.

外部接続・保護構造９０は、最上層の配線層７０上、換言すれば半導体装置１０の頂部に形成されている。外部接続・保護構造９０は、当業者に知られた如何なる構造を有していてもよく、図示した例においては、配線層７０上に形成されたエッチングストッパ膜９１、層間絶縁膜９２、導電性プラグ９３、外部接続パッド９４、及び保護膜９５を有している。エッチングストッパ膜９１は例えばＳｉＯＣ、ＳｉＣ又はＳｉＮを有し、層間絶縁膜９２は例えばＣＶＤ系ＳｉＯＣを有する。導電性プラグ９３は、層間絶縁膜９２及びエッチングストッパ膜９１を貫通して最上層の配線８０に接続されるように形成され、例えばＷ又はＣｕを有する。外部接続パッド９４は、導電性プラグ９３に接続されるように層間絶縁膜９２上に形成されており、例えばアルミニウム（Ａｌ）を有する。保護膜９５は、外部接続パッド９４の表面を露出させる開口を有し、例えばＳｉＮを有する。   The external connection / protection structure 90 is formed on the uppermost wiring layer 70, in other words, on the top of the semiconductor device 10. The external connection / protection structure 90 may have any structure known to those skilled in the art. In the illustrated example, the etching stopper film 91, the interlayer insulating film 92, and the conductivity formed on the wiring layer 70 are illustrated. A plug 93, an external connection pad 94, and a protective film 95 are provided. The etching stopper film 91 includes, for example, SiOC, SiC, or SiN, and the interlayer insulating film 92 includes, for example, CVD-based SiOC. The conductive plug 93 is formed so as to penetrate the interlayer insulating film 92 and the etching stopper film 91 and be connected to the uppermost wiring 80, and has, for example, W or Cu. The external connection pad 94 is formed on the interlayer insulating film 92 so as to be connected to the conductive plug 93 and includes, for example, aluminum (Al). The protective film 95 has an opening that exposes the surface of the external connection pad 94, and includes, for example, SiN.

次に、図２に示す拡大図を参照して、シングルダマシン構造を有する第１の配線層３０の配線４０及びその近傍の構成について更に詳細に説明する。ここでは、導電性プラグ２４Ｓに接続された配線４０を含む部分を用いて説明するが、導電性プラグ２４Ｄに接続された配線４０を含む部分も同様の構成を有する。   Next, the configuration of the wiring 40 in the first wiring layer 30 having a single damascene structure and the vicinity thereof will be described in more detail with reference to the enlarged view shown in FIG. Here, description will be made using a portion including the wiring 40 connected to the conductive plug 24S, but the portion including the wiring 40 connected to the conductive plug 24D also has the same configuration.

配線４０は、必要に応じてのキャップ膜３５、Ｌｏｗ−ｋ膜３２及びエッチングストッパ膜３１を貫通する配線溝の内面に沿って形成されたバリアメタル層４１と、バリアメタル層４１を介して該配線溝を充填した金属配線膜４３とを有している。金属配線膜４３は、好ましくは低い比抵抗値を有する金属として広く使用されているＣｕを有するが、その他の金属を有することも可能である。   The wiring 40 includes a barrier metal layer 41 formed along the inner surface of the wiring groove that penetrates the cap film 35, the low-k film 32, and the etching stopper film 31, and the barrier metal layer 41. And a metal wiring film 43 filled with the wiring grooves. The metal wiring film 43 preferably includes Cu, which is widely used as a metal having a low specific resistance value, but can also include other metals.

バリアメタル層４１は、Ｃｕ等の金属配線膜４３を構成する金属の原子がＬｏｗ−ｋ膜３２内に拡散することを防止する拡散バリアとして作用する。バリアメタル層４１はまた、好ましくは、金属配線膜４３との密着性に優れ、且つ配線４０全体の抵抗値の過度の増大を抑制するよう一般的なバリアメタルであるＴｉ、Ｔａ又はこれらの窒化物より低い比抵抗値を有する金属又は合金を含む。例えば、バリアメタル層４１は、Ｌｏｗ−ｋ膜３２側の、拡散バリア性に優れた第１のバリアメタル層４１−１と、金属配線膜４３側の、Ｃｕとの密着性に優れ且つ第１のバリアメタル層４１−１より低い抵抗率を有する第２のバリアメタル層４１−２とを有する。   The barrier metal layer 41 functions as a diffusion barrier that prevents metal atoms constituting the metal wiring film 43 such as Cu from diffusing into the low-k film 32. The barrier metal layer 41 preferably also has excellent adhesion to the metal wiring film 43 and is a general barrier metal such as Ti, Ta, or a nitride thereof so as to suppress an excessive increase in the resistance value of the wiring 40 as a whole. The metal or alloy which has a specific resistance value lower than a thing is included. For example, the barrier metal layer 41 is excellent in adhesion between the first barrier metal layer 41-1 having excellent diffusion barrier properties on the Low-k film 32 side and Cu on the metal wiring film 43 side, and is first. And a second barrier metal layer 41-2 having a lower resistivity than that of the first barrier metal layer 41-1.

例えば、第１及び第２のバリアメタル層４１−１及び４１−２として、同種の金属を用い、それぞれ、窒素を含まない結晶性膜及び窒素を含む非晶質膜とし得る。このような金属の好適例としては、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）及びオスミウム（Ｏｓ）等の貴金属やコバルト（Ｃｏ）を挙げることができる。また、タンタル（Ｔａ）又はチタン（Ｔｉ）やその窒化物（すなわち、ＴａＮ又はＴｉＮ）も第１のバリアメタル層４１−１として好適であり、結晶性のＲｕ、Ｉｒ、Ｏｓ又はＣｏ等を有する第２のバリアメタル層４１−２と組み合わされ得る。   For example, as the first and second barrier metal layers 41-1 and 41-2, the same kind of metal can be used, and a crystalline film not containing nitrogen and an amorphous film containing nitrogen can be used, respectively. Preferable examples of such metals include noble metals such as ruthenium (Ru), iridium (Ir), and osmium (Os), and cobalt (Co). Further, tantalum (Ta) or titanium (Ti) or a nitride thereof (that is, TaN or TiN) is also suitable as the first barrier metal layer 41-1, and has crystalline Ru, Ir, Os, Co, or the like. It can be combined with the second barrier metal layer 41-2.

なおも図２を参照するに、第１の配線層３０は、Ｌｏｗ−ｋ層間絶縁膜３２とバリアメタル層４１との界面に、図５（ｂ）を関連して後述する表面処理を絶縁膜３２に施すことによって形成された疎水性の層３６を有している。この疎水層３６は、エッチングストッパ膜３１及びキャップ膜３５の材料に応じて、膜３１及び／又は３５とバリアメタル層４１との界面にも形成され得る。疎水層３６は、

を有するＳｉ−ＣＨ_２−Ｓｉ架橋層を含んでおり、例えばポーラス膜であるＬｏｗ−ｋ層間絶縁膜３２内の水分や残留ガス等がバリアメタル層４１に移動することを阻止するよう作用する。故に、バリアメタル層４１の腐食が防止される。このことは、特に、例えばＲｕ又はＩｒ等の酸化されやすい金属をバリアメタル層４１に用いた場合であっても、バリアメタル層４１の金属配線膜４３との密着性や拡散バリア性の経時劣化、及び配線抵抗の経時的な上昇を抑制し得ることを意味する。従って、半導体装置１０の第１の配線層３０におけるＴＤＤＢ等の絶縁膜破壊の発生や信号遅延の増大が抑制される。 Still referring to FIG. 2, the first wiring layer 30 is formed on the interface between the low-k interlayer insulating film 32 and the barrier metal layer 41 with a surface treatment described later with reference to FIG. 32 has a hydrophobic layer 36 formed by application to 32. The hydrophobic layer 36 can also be formed at the interface between the film 31 and / or 35 and the barrier metal layer 41 depending on the material of the etching stopper film 31 and the cap film 35. The hydrophobic layer 36 is

Includes Si-CH 2 _-Si crosslinked layer having, for example, water and residual gas, etc. of the Low-k interlayer insulating film 32 is a porous membrane acts to prevent the movement in the barrier metal layer 41. Therefore, corrosion of the barrier metal layer 41 is prevented. This is particularly true when the barrier metal layer 41 is made of an easily oxidized metal such as Ru or Ir, for example, the adhesion of the barrier metal layer 41 to the metal wiring film 43 and the deterioration of the diffusion barrier property over time. And the increase in wiring resistance with time can be suppressed. Therefore, the occurrence of an insulating film such as TDDB in the first wiring layer 30 of the semiconductor device 10 and an increase in signal delay are suppressed.

続いて、図３に示す拡大図を参照して、デュアルダマシン構造を有する第２の配線層５０の配線構造６０及びその近傍の構成について更に詳細に説明する。   Next, the wiring structure 60 of the second wiring layer 50 having a dual damascene structure and the configuration in the vicinity thereof will be described in more detail with reference to an enlarged view shown in FIG.

配線構造６０は、必要に応じてのキャップ膜５５及びＬｏｗ−ｋ膜５４を貫通する配線溝と、それに連通した、ミドルストッパ膜５３、Ｌｏｗ−ｋ膜５２及びエッチングストッパ膜５１を貫通するビア開口との内部に形成されている。配線構造は、これら配線溝及びビア開口の内面に沿って形成されたバリアメタル層６１と、バリアメタル層６１を介して該配線溝及びビア開口を充填した金属配線膜６３及び金属ビア６５とを有している。   The wiring structure 60 includes a wiring groove that penetrates the cap film 55 and the Low-k film 54 as necessary, and a via opening that communicates with the middle stopper film 53, the Low-k film 52, and the etching stopper film 51. And is formed inside. The wiring structure includes a barrier metal layer 61 formed along the inner surfaces of these wiring grooves and via openings, and a metal wiring film 63 and a metal via 65 filling the wiring grooves and via openings via the barrier metal layer 61. Have.

バリアメタル層６１は、Ｃｕ等の金属配線膜６３及び金属ビア６５を構成する金属の原子がＬｏｗ−ｋ膜５２及び５４内に拡散することを防止する拡散バリアとして作用する。バリアメタル層６１はまた、好ましくは、金属配線膜６３及び金属ビア６５との密着性に優れ、且つ配線構造６０全体の抵抗値の過度の増大を抑制するよう比較的低い比抵抗値を有する金属又は合金を含む。例えば、バリアメタル層６１は、Ｌｏｗ−ｋ膜５２及び５４側の拡散バリア性に優れた第１のバリアメタル層６１−１と、金属配線膜６３及び金属ビア６５側のＣｕとの密着性及び抵抗率に優れた第２のバリアメタル層６１−２とを有する。   The barrier metal layer 61 functions as a diffusion barrier that prevents metal atoms constituting the metal wiring film 63 such as Cu and the metal via 65 from diffusing into the low-k films 52 and 54. The barrier metal layer 61 is also preferably a metal having excellent adhesion to the metal wiring film 63 and the metal via 65 and a relatively low specific resistance value so as to suppress an excessive increase in the resistance value of the entire wiring structure 60. Or an alloy. For example, the barrier metal layer 61 has an adhesion property between the first barrier metal layer 61-1 having excellent diffusion barrier properties on the Low-k films 52 and 54 side and Cu on the metal wiring film 63 and metal via 65 side. And a second barrier metal layer 61-2 having excellent resistivity.

金属配線膜６３及び金属ビア６５に好適な材料は、第１の配線層３０の配線４０の金属配線膜４３に関して説明したものと同様とし得る。また、第１のバリアメタル層６１−１及び第２のバリアメタル層６１−２に好適な材料は、それぞれ、第１の配線層３０の第１のバリアメタル層４１−１及び第２のバリアメタル層４１−２に関して説明したものと同様とし得る。   Suitable materials for the metal wiring film 63 and the metal via 65 may be the same as those described for the metal wiring film 43 of the wiring 40 of the first wiring layer 30. Also, suitable materials for the first barrier metal layer 61-1 and the second barrier metal layer 61-2 are the first barrier metal layer 41-1 and the second barrier of the first wiring layer 30, respectively. It may be the same as that described for the metal layer 41-2.

なおも図３を参照するに、第２の配線層５０は、Ｌｏｗ−ｋ層間絶縁膜５２及び５４とバリアメタル層６１との界面に、図２の疎水層３２と同様にして形成され得る疎水性の層５６を有している。この疎水層５６は、エッチングストッパ膜５１、ミドルストッパ膜５３及びキャップ膜５５の材料に応じて、膜５１、５３及び／又は５５とバリアメタル層６１との界面にも形成され得る。疎水層５６は、上述の化学式（化１）に示した構造を有するＳｉ−ＣＨ_２−Ｓｉ架橋層を含んでおり、例えばポーラス膜であるＬｏｗ−ｋ層間絶縁膜５２及び５４内の水分や残留ガス等がバリアメタル層６１に移動することを阻止するよう作用する。故に、特に、例えばＲｕ又はＩｒ等の酸化されやすい金属をバリアメタル層６１に用いた場合であっても、バリアメタル層６１の金属配線膜６３及び金属ビア６５との密着性や拡散バリア性の経時劣化、及び配線抵抗の経時的な上昇を抑制し得る。従って、半導体装置１０の第２の配線層５０におけるＴＤＤＢ等の絶縁膜破壊の発生や信号遅延の増大が抑制される。 Still referring to FIG. 3, the second wiring layer 50 can be formed at the interface between the low-k interlayer insulating films 52 and 54 and the barrier metal layer 61 in the same manner as the hydrophobic layer 32 of FIG. It has a sex layer 56. The hydrophobic layer 56 can also be formed at the interface between the films 51, 53 and / or 55 and the barrier metal layer 61 depending on the materials of the etching stopper film 51, the middle stopper film 53 and the cap film 55. The hydrophobic layer 56 includes a Si—CH ₂ —Si cross-linking layer having a structure represented by the above chemical formula (Chemical Formula 1). For example, moisture and residue in the low-k interlayer insulating films 52 and 54 that are porous films are included. It acts to prevent gas or the like from moving to the barrier metal layer 61. Therefore, in particular, even when a metal that is easily oxidized, such as Ru or Ir, is used for the barrier metal layer 61, the adhesion between the metal wiring film 63 and the metal via 65 of the barrier metal layer 61 and the diffusion barrier property. It is possible to suppress deterioration over time and increase in wiring resistance over time. Therefore, the occurrence of breakdown of the insulating film such as TDDB and the increase in signal delay in the second wiring layer 50 of the semiconductor device 10 are suppressed.

第１及び第２の配線層３０及び５０に関して説明した疎水層の形成やバリアメタル層の材料選択は、例えば最上層の配線層７０等、第２の配線層５０より上層の配線層にも適用可能である。しかしながら、配線層７０等の上層の配線層に対しては、第１及び第２の配線層３０及び５０等の下層の配線層に対してより、配線微細化要求が強くないことがある。故に、上層の配線層の信頼性や抵抗値に十分な設計マージンが存在する場合などには、配線８０の形成に先立つ疎水層形成処理を省略し、且つ／或いはバリアメタル層８１にバリアメタル層４１及び６１とは異なる材料を選択しもよい。   The formation of the hydrophobic layer and the selection of the material for the barrier metal layer described with respect to the first and second wiring layers 30 and 50 are also applied to the wiring layer above the second wiring layer 50 such as the uppermost wiring layer 70, for example. Is possible. However, an upper wiring layer such as the wiring layer 70 may not be required to be finer than a lower wiring layer such as the first and second wiring layers 30 and 50. Therefore, when there is a sufficient design margin in the reliability and resistance value of the upper wiring layer, the hydrophobic layer forming process prior to the formation of the wiring 80 is omitted, and / or the barrier metal layer 81 has a barrier metal layer. A material different from 41 and 61 may be selected.

次に、図１に示した半導体装置１０を例に採り、図４−８を参照して、一実施形態に係る半導体装置の製造方法を説明する。   Next, taking the semiconductor device 10 shown in FIG. 1 as an example, a method for manufacturing a semiconductor device according to an embodiment will be described with reference to FIGS.

先ず、図４（ａ）に示すように、半導体基板２０上に、素子分離絶縁膜２１、半導体素子２２、層間絶縁膜２３、並びに導電性プラグ２４Ｓ及び２４Ｄを形成する。半導体装置１０のこれらの構成要素は、例えば図１に関連して概略的に説明した方法など、当業者に知られた如何なる方法によって形成されてもよい。   First, as shown in FIG. 4A, an element isolation insulating film 21, a semiconductor element 22, an interlayer insulating film 23, and conductive plugs 24S and 24D are formed on a semiconductor substrate 20. These components of the semiconductor device 10 may be formed by any method known to those skilled in the art, such as, for example, the method schematically described with reference to FIG.

次いで、図４（ｂ）に示すように、層間絶縁膜２３上に、エッチングストッパ膜３１、層間絶縁膜３２、及びキャップ膜３５を形成する。エッチングストッパ膜３１は、例えば、比誘電率が３．６のＳｉＯＣを有し、ＣＶＤ法によって３０ｎｍの厚さに形成される。層間絶縁膜３２は、例えば、２．６以下の比誘電率を有するポーラスＳｉＯＣのＬｏｗ−ｋ膜であり、ＣＶＤ法によって１００ｎｍの厚さに形成される。キャップ膜３５は、例えば、ＳｉＯ_２を有し、６０ｎｍの厚さに形成される。なお、キャップ膜３５は、後のＣＭＰの際にＬｏｗ−ｋ膜３２へのダメージを緩和する作用を有するが、ダメージ耐性に優れたＬｏｗ−ｋ膜とＣＭＰ用のスラリー及び／又は洗浄液とを適切に選択することにより省略することも可能である。 Next, as illustrated in FIG. 4B, an etching stopper film 31, an interlayer insulating film 32, and a cap film 35 are formed on the interlayer insulating film 23. The etching stopper film 31 has, for example, SiOC having a relative dielectric constant of 3.6, and is formed to a thickness of 30 nm by a CVD method. The interlayer insulating film 32 is, for example, a porous SiOC low-k film having a relative dielectric constant of 2.6 or less, and is formed to a thickness of 100 nm by a CVD method. The cap film 35 has, for example, SiO ₂ and is formed with a thickness of 60 nm. The cap film 35 has an action of mitigating damage to the Low-k film 32 during subsequent CMP, but the Low-k film having excellent damage resistance and a slurry and / or cleaning liquid for CMP are appropriately used. It is also possible to omit by selecting.

次いで、図４（ｃ）に示すように、キャップ膜３５上に、あるいは該キャップ膜が存在しない場合にはＬｏｗ−ｋ膜３２上に、メタルハードマスク４７を形成する。例えば、キャップ膜３５上にスパッタ法によってＴｉを５ｎｍの厚さに成膜し、その上に形成したレジストパターンをマスクとしてエッチングした後、レジストマスクをＯ_２アッシング又は洗浄により除去する。Ｔｉのパターニング時のエッチングガスとしては、Ｃｌ_２又はＢＣｌ_２等を用い得る。メタルハードマスクとしては、Ｔｉの他に、Ｔａ又はＲｕ等を用いてもよい。 Next, as shown in FIG. 4C, a metal hard mask 47 is formed on the cap film 35 or on the low-k film 32 when the cap film does not exist. For example, a Ti film having a thickness of 5 nm is formed on the cap film 35 by sputtering, the resist pattern formed thereon is etched as a mask, and then the resist mask is removed by O ₂ ashing or washing. As an etching gas for Ti patterning, Cl ₂ or BCl ₂ can be used. As the metal hard mask, Ta or Ru may be used in addition to Ti.

続いて、図５（ａ）に示すように、メタルハードマスク４７をマスクとして、キャップ膜３５及びＬｏｗ−ｋ膜３２をエッチングし、更にエッチングストッパ膜３１をエッチングする。これにより、キャップ膜３５、Ｌｏｗ−ｋ膜３２及びエッチングストッパ膜３１を貫通する配線溝３７が形成される。このエッチングは、以下に限定されないがＣＦ_４、ＣＦ_４とＡｒとの混合ガス、又はＣ_４Ｆ_８をエッチングガスとして用いたドライエッチングとし得る。 Subsequently, as shown in FIG. 5A, the cap film 35 and the low-k film 32 are etched using the metal hard mask 47 as a mask, and the etching stopper film 31 is further etched. As a result, a wiring groove 37 penetrating the cap film 35, the low-k film 32, and the etching stopper film 31 is formed. This etching is not limited to the following, but may be dry etching using CF ₄ , a mixed gas of CF ₄ and Ar, or C ₄ F ₈ as an etching gas.

次いで、図５（ｂ）に示すように、配線溝３７の壁面に疎水層３６を形成する。疎水層３６の形成は照射工程と疎水化処理工程とを有する。これらの工程は、好ましくは、配線溝３７のトレンチエッチングに連続して、構造物を大気に晒すことなく行う。   Next, as shown in FIG. 5B, a hydrophobic layer 36 is formed on the wall surface of the wiring groove 37. The formation of the hydrophobic layer 36 includes an irradiation process and a hydrophobic treatment process. These steps are preferably performed continuously after the trench etching of the wiring groove 37 without exposing the structure to the atmosphere.

先ず照射工程において、図５（ａ）に示した構造に紫外線（ＵＶ）又は電子線（ＥＢ）を照射する。   First, in the irradiation step, the structure shown in FIG. 5A is irradiated with ultraviolet rays (UV) or electron beams (EB).

ＵＶ照射は、好ましくは所定の帯域を有するブロードバンド型のＵＶを、５０−３５０Ｗ／ｃｍの範囲内の出力パワーで、３０−１８０ｓの範囲内の時間だけ照射する。一実施例として、１００ｎｍ−５００ｎｍのブロードバンド型のＵＶを２５０Ｗ／ｃｍ、６０ｓ、Ｎ_２雰囲気、被照射基板温度３５０℃の条件で照射した。このように、ブロードバンド型のＵＶは、後述のＳｉ−Ｈ形成効果に乏しい可視光領域を含んでいてもよい。また、ブロードバンド型のＵＶに代えて、例えば３６５ｎｍといった単波長のＵＶを照射してもよい。ＵＶ波長はこれに限定されず、２５４ｎｍ、３０３ｎｍ又は３１３ｎｍ等の種々のレーザ波長を選択することができる。 The UV irradiation is preferably a broadband type UV having a predetermined band with an output power in the range of 50-350 W / cm for a time in the range of 30-180 s. As an example, irradiation with broadband type UV of 100 nm to 500 nm was performed under the conditions of 250 W / cm, 60 s, N ₂ atmosphere, and irradiated substrate temperature of 350 ° C. As described above, the broadband UV may include a visible light region having a poor Si-H formation effect described later. Further, instead of the broadband UV, a single wavelength UV such as 365 nm may be irradiated. The UV wavelength is not limited to this, and various laser wavelengths such as 254 nm, 303 nm, and 313 nm can be selected.

ＥＢ照射は、好ましくは、被照射基板温度２００−４００℃、加速電圧５ｋＶ−２０ｋＶ、線量率３５−４５μＣ／ｃｍ^２・ｍｉｎ、圧力５−１５Ｔｏｒｒ、Ａｒ雰囲気、線量範囲（トータルドーズ）０．１−１．０ｍＣ／ｃｍ^２、時間１−５ｍｉｎで行う。 The EB irradiation is preferably performed at an irradiated substrate temperature of 200 to 400 ° C., an acceleration voltage of 5 kV to 20 kV, a dose rate of 35 to 45 μC / cm ² · min, a pressure of 5 to 15 Torr, an Ar atmosphere, a dose range (total dose) of 0.1. -1.0 mC / cm ² , time 1-5 min.

次に疎水化処理工程において、ＵＶ又はＥＢを照射された構造物を、メチル基を有するガスに晒す。好ましくは、流量を２５０−５００ｃｃ／ｍｉｎの範囲内としたテトラメチルシラン（４ＭＳ）又はトリメチルシラン（３ＭＳ）に、２５０℃−４００℃の温度に加熱した構造物を５−３０ｍｉｎの時間だけ晒す。一実施例として、常圧にて、キャリアガスとして流量１０００ｃｃ／ｍｉｎのＨｅを用い、４ＭＳの流量を３００ｃｃ／ｍｉｎ、温度を３５０℃、時間を１０ｍｉｎとした。また、メチル基を有するガスとしては、例えばヘキサメチルジシラザン（ＨＭＤＳ）等のその他のガスを用いてもよい。ＨＭＤＳを用いる場合、疎水化処理条件は、例えば、ＨＭＤＳ流量を２５０−５００ｃｃ／ｍｉｎ、温度を３００−４００℃、時間を３０ｍｉｎ−２ｈ、キャリアガスを１０００ｃｃ／ｍｉｎ程度のＨｅとし得る。   Next, in the hydrophobic treatment step, the structure irradiated with UV or EB is exposed to a gas having a methyl group. Preferably, the structure heated to a temperature of 250 ° C. to 400 ° C. is exposed to tetramethylsilane (4MS) or trimethylsilane (3MS) with a flow rate in the range of 250 to 500 cc / min for a period of 5 to 30 min. As an example, He used a carrier gas with a flow rate of 1000 cc / min at normal pressure, a 4MS flow rate of 300 cc / min, a temperature of 350 ° C., and a time of 10 min. Further, as the gas having a methyl group, other gases such as hexamethyldisilazane (HMDS) may be used. In the case of using HMDS, the hydrophobization conditions may be, for example, He having a flow rate of HMDS of 250 to 500 cc / min, a temperature of 300 to 400 ° C., a time of 30 min to 2 h, and a carrier gas of about 1000 cc / min.

上述の照射工程と疎水化処理工程により、配線溝３７の露出面、すなわち、図示の例においては配線溝３７の壁面に、３ｎｍ−１０ｎｍ程度の厚さを有する均一な疎水層３６が形成される。そのメカニズムは、ＵＶ又はＥＢの照射により、Ｌｏｗ−ｋ膜３２が含有するメチル基が骨格から外れて壁面に均一にＳｉ−Ｈ結合が形成され、その後の４ＭＳ等による処理により、上述の化学式（化１）に示した構造を有するＳｉ−ＣＨ_２−Ｓｉ架橋層が形成されるためと考えられる。疎水層３６の形成は、ＵＶ等の照射条件と４ＭＳ等による処理条件とにより、容易に制御することができる。疎水層３６はポーラスＬｏｗ−ｋ膜の空孔（Φ０．５ｎｍ−２ｎｍ）内にも形成されることが可能である。また、疎水層３６は、エッチングストッパ膜３１及びキャップ膜３５がメチル基を含有する限りにおいて、これらの膜の露出面にも形成することができる。 A uniform hydrophobic layer 36 having a thickness of about 3 nm to 10 nm is formed on the exposed surface of the wiring groove 37, that is, in the illustrated example, on the wall surface of the wiring groove 37 by the irradiation process and the hydrophobization process described above. . The mechanism is that by irradiation with UV or EB, the methyl group contained in the Low-k film 32 is removed from the skeleton and Si—H bonds are uniformly formed on the wall surface, and the above chemical formula ( This is probably because a Si—CH ₂ —Si crosslinked layer having the structure shown in Chemical formula 1) is formed. The formation of the hydrophobic layer 36 can be easily controlled by irradiation conditions such as UV and processing conditions such as 4MS. The hydrophobic layer 36 can also be formed in the pores (Φ0.5 nm-2 nm) of the porous Low-k film. The hydrophobic layer 36 can also be formed on the exposed surfaces of these films as long as the etching stopper film 31 and the cap film 35 contain methyl groups.

また、図示の例においては、ＵＶ又はＥＢの照射の際、メタルハードマスク４７が存在するため、その遮蔽体としての作用により、Ｌｏｗ−ｋ膜３２及びキャップ膜３５内への上部からのＵＶ又はＥＢの侵入が阻止され、Ｌｏｗ−ｋ膜３２へのダメージが抑制される。   Further, in the illustrated example, since the metal hard mask 47 exists at the time of UV or EB irradiation, the UV or EB from the upper part into the Low-k film 32 and the cap film 35 due to its action as a shield. Intrusion of EB is prevented and damage to the Low-k film 32 is suppressed.

しかしながら、例えば配線溝３７形成のためのトレンチエッチング時にメタルハードマスクに代えてフォトレジストを用いる場合であっても、配線溝３７の壁面への疎水層３６の形成及びその効果を達成することができる。メタルハードマスクを用いない場合には、ＵＶ又はＥＢの照射条件の調整やキャップ膜３５のその後の除去などによって、上部からのＵＶ又はＥＢによるダメージの影響を軽減し得る。   However, even when, for example, a photoresist is used instead of the metal hard mask during trench etching for forming the wiring groove 37, the formation of the hydrophobic layer 36 on the wall surface of the wiring groove 37 and the effect thereof can be achieved. . When a metal hard mask is not used, the influence of UV or EB damage from above can be reduced by adjusting the irradiation conditions of UV or EB, removing the cap film 35 later, or the like.

次いで、図５（ｃ）に示すように、例えばスパッタ法によって、配線溝３７の内面に疎水層３６を介してバリアメタル層４１を形成する。バリアメタル層４１は、図２に関連して説明したような積層膜としてもよく、例えば、窒素を含む非晶質Ｒｕ／窒素を含まない結晶性Ｒｕの積層膜とし得る。バリアメタル層４１は、例えば熱ＣＶＤ法やＡＬＤ法などのその他の手法を用いて形成してもよい。   Next, as shown in FIG. 5C, the barrier metal layer 41 is formed on the inner surface of the wiring groove 37 through the hydrophobic layer 36 by, for example, sputtering. The barrier metal layer 41 may be a laminated film as described with reference to FIG. 2, and may be, for example, an amorphous Ru containing nitrogen / a crystalline Ru laminated film not containing nitrogen. The barrier metal layer 41 may be formed using other methods such as a thermal CVD method or an ALD method.

続いて、図５（ｄ）に示すように、バリアメタル層４１を介して配線溝３７を金属配線膜４３で充填する。金属配線膜４３は例えばＣｕ配線であり、当業者に知られた如何なる好適な手法を用いて形成してもよい。図示の例において、Ｃｕ配線膜４３は、Ｃｕシード層４３ａ及びめっきＣｕ膜４３ｂを有している。先ず、全面に３０ｎｍ程度の厚さのＣｕシード層を成膜し、その上に電気めっきによって、配線溝３７を完全に充填する厚さにＣｕ膜を成膜し、その後、ＣＭＰによってキャップ膜３５が露出するまで研磨する。このとき、メタルハードマスク４７も除去される。なお、このＣＭＰは、キャップ膜３５を完全に除去して、Ｌｏｗ−ｋ膜３２を露出させてもよい。   Subsequently, as shown in FIG. 5D, the wiring groove 37 is filled with the metal wiring film 43 through the barrier metal layer 41. The metal wiring film 43 is, for example, a Cu wiring, and may be formed using any suitable method known to those skilled in the art. In the illustrated example, the Cu wiring film 43 includes a Cu seed layer 43a and a plated Cu film 43b. First, a Cu seed layer having a thickness of about 30 nm is formed on the entire surface, and a Cu film is formed thereon to a thickness that completely fills the wiring groove 37 by electroplating, and then the cap film 35 is formed by CMP. Polish until exposed. At this time, the metal hard mask 47 is also removed. In this CMP, the cap film 35 may be completely removed to expose the low-k film 32.

以上により、下層の導電性プラグ２４Ｓ及び２４Ｄに接続された２つの配線４０を有する第１の配線層３０の形成が完了する。続いて、この例ではデュアルダマシン構造を有する第２の配線層５０を形成する。なお、以降の図では繁雑となるのを避けるため、Ｃｕシード層４３ａ及びめっきＣｕ膜４３ｂとを合わせてＣｕ配線膜４３として示す。   Thus, the formation of the first wiring layer 30 having the two wirings 40 connected to the lower conductive plugs 24S and 24D is completed. Subsequently, in this example, a second wiring layer 50 having a dual damascene structure is formed. In the following drawings, the Cu seed layer 43a and the plated Cu film 43b are collectively shown as a Cu wiring film 43 in order to avoid complexity.

先ず、図６（ａ）に示すように、第１の配線層３０上に、拡散防止膜を兼ねるエッチングストッパ膜５１、層間絶縁膜５２、ミドルストッパ膜５３、層間絶縁膜５４、及びキャップ膜５５を成膜する。エッチングストッパ膜５１及びミドルストッパ膜５３は、例えば、エッチングストッパ膜３１と同様に、３０ｎｍの厚さを有する比誘電率３．６のＳｉＯＣ膜とし得る。層間絶縁膜５２及び５４は、例えば、層間絶縁膜３２と同様に、２．６以下の比誘電率を有するポーラスＳｉＯＣのＬｏｗ−ｋ膜とすることができ、ＣＶＤ法によって１００ｎｍの厚さに形成され得る。キャップ膜５５は、例えば、キャップ膜３５と同様に、６０ｎｍの厚さを有するＳｉＯ_２膜とすることができ、また、場合により省略されてもよい。 First, as shown in FIG. 6A, an etching stopper film 51 that also serves as a diffusion prevention film, an interlayer insulating film 52, a middle stopper film 53, an interlayer insulating film 54, and a cap film 55 are formed on the first wiring layer 30. Is deposited. The etching stopper film 51 and the middle stopper film 53 may be SiOC films having a relative dielectric constant of 3.6 having a thickness of 30 nm, for example, like the etching stopper film 31. The interlayer insulating films 52 and 54 can be, for example, porous SiOC low-k films having a relative dielectric constant of 2.6 or less, like the interlayer insulating film 32, and are formed to a thickness of 100 nm by a CVD method. Can be done. The cap film 55 can be, for example, a SiO ₂ film having a thickness of 60 nm, similarly to the cap film 35, and may be omitted in some cases.

次いで、図６（ｂ）に示すように、キャップ膜５５上に、あるいは該キャップ膜が存在しない場合にはＬｏｗ−ｋ膜５４上に、例えばＴｉを有するメタルハードマスク６７を形成する。メタルハードマスク６７は、形成すべきビアホールのパターンに対応するパターンを有する。この工程は、図４（ｃ）に示した工程と同様の手法で行い得る。   Next, as shown in FIG. 6B, a metal hard mask 67 having, for example, Ti is formed on the cap film 55 or, if the cap film does not exist, on the low-k film 54. The metal hard mask 67 has a pattern corresponding to the via hole pattern to be formed. This step can be performed by the same method as the step shown in FIG.

次いで、図６（ｃ）に示すように、メタルハードマスク６７をマスクとして、ＳｉＯ_２キャップ膜５５、Ｌｏｗ−ｋ膜５４、ミドルストッパ膜５３、及びＬｏｗ−ｋ膜５２にビアホール５７を形成する。この工程は、図５（ａ）に示した工程と同様のドライエッチングによって行い得る。ただし、ここでは、エッチングストッパ膜５１はエッチングせず、ビアホール５７の下に残存させている。 Next, as illustrated in FIG. 6C, via holes 57 are formed in the SiO ₂ cap film 55, the low-k film 54, the middle stopper film 53, and the low-k film 52 using the metal hard mask 67 as a mask. This step can be performed by dry etching similar to the step shown in FIG. However, here, the etching stopper film 51 is not etched and remains under the via hole 57.

続いて、図７（ａ）に示すように、ビアホール５７を樹脂５８で充填する。樹脂５８は、例えば、感光体を含まないレジストや反射防止膜（ＢＡＲＣ）等とすることができ、スピンコータ等を用いた塗布によって、ビアホール５７内に埋め込むことが可能である。   Subsequently, as shown in FIG. 7A, the via hole 57 is filled with a resin 58. The resin 58 can be, for example, a resist that does not include a photosensitive member, an antireflection film (BARC), or the like, and can be embedded in the via hole 57 by application using a spin coater or the like.

次いで、図７（ｂ）に示すように、メタルハードマスク６７の一部を除去して、形成すべき配線溝のパターンに対応するパターンを有するメタルハードマスク６９を形成する。例えば、新たなレジストマスクを形成し、Ｃｌ_２又はＢＣｌ_２等を用いてＴｉマスク６７の一部をエッチングし、レジストマスクをＯ_２アッシング又は洗浄により除去する。なお、一般的に、レジストマスクの除去時に、ビアホール５７内の樹脂５８の一部も除去される。 Next, as shown in FIG. 7B, a part of the metal hard mask 67 is removed, and a metal hard mask 69 having a pattern corresponding to the pattern of the wiring trench to be formed is formed. For example, a new resist mask is formed, a part of the Ti mask 67 is etched using Cl ₂ or BCl ₂ , and the resist mask is removed by O ₂ ashing or cleaning. In general, a part of the resin 58 in the via hole 57 is also removed when the resist mask is removed.

次いで、図７（ｃ）に示すように、メタルハードマスク６９をマスクとしたキャップ膜５５及びＬｏｗ−ｋ膜５４のエッチング、ビアホール５７中の樹脂５８の除去、及びビアホール５７の下のエッチングストッパ膜５１のエッチングを行う。樹脂５８の除去は、好ましくはＬｏｗ−ｋ膜５２及び５４へのダメージを抑制するように行い、例えば、Ｈ_２とＨｅとの混合ガスを用いた２５０℃程度でのアッシングを用いる。また、エッチングストッパ膜５１のエッチングには、例えば、ＣＦ_４とＡｒとの混合ガスを用い得る。 Next, as shown in FIG. 7C, the cap film 55 and the low-k film 54 are etched using the metal hard mask 69 as a mask, the resin 58 in the via hole 57 is removed, and the etching stopper film below the via hole 57 is formed. Etching 51 is performed. The removal of the resin 58 is preferably performed so as to suppress damage to the low-k films 52 and 54, and for example, ashing at about 250 ° C. using a mixed gas of H ₂ and He is used. For etching the etching stopper film 51, for example, a mixed gas of CF ₄ and Ar can be used.

以上の工程により、下層の配線４０の表面まで延在するビアホール５７’とそれに連通した配線溝５９との形成が完了する。   Through the above steps, the formation of the via hole 57 'extending to the surface of the lower wiring 40 and the wiring groove 59 communicating therewith is completed.

続いて、図８（ａ）に示すように、疎水層５６及びバリアメタル層６１を形成する。これらの工程は、図５（ｂ）−（ｃ）に関連して詳細に説明したのと同様にして行うことができる。この場合においても、メタルハードマスク６９を残存させた状態でＵＶ又はＥＢの照射を行うことにより、絶縁膜５１−５５へのダメージを抑制することができる。なお、疎水層５６は、エッチングストッパ膜５１、ミドルストッパ膜５３及びキャップ膜５５がメチル基を含有する限りにおいて、これらの膜の露出面にも形成することができる。必要に応じて、バリアメタル層６１の成膜後に、４ＭＳ等による疎水化処理時にビアホール５７’の底部に残留した有機成分を、Ａｒスパッタ等で該底部のバリアメタル６１とともに除去してもよい。   Subsequently, as shown in FIG. 8A, a hydrophobic layer 56 and a barrier metal layer 61 are formed. These steps can be performed in the same manner as described in detail with reference to FIGS. Also in this case, damage to the insulating films 51 to 55 can be suppressed by performing UV or EB irradiation with the metal hard mask 69 remaining. The hydrophobic layer 56 can also be formed on the exposed surfaces of these films as long as the etching stopper film 51, the middle stopper film 53, and the cap film 55 contain methyl groups. If necessary, the organic component remaining at the bottom of the via hole 57 ′ during the hydrophobic treatment by 4MS or the like after the formation of the barrier metal layer 61 may be removed together with the barrier metal 61 at the bottom by Ar sputtering or the like.

次いで、図８（ｂ）に示すように、バリアメタル層６１を介して、ビアホール５７’及び配線溝５９内に金属ビア６５及び金属配線膜６３を形成することにより、第２の配線層５０及びその配線６０の形成を完了する。この工程は、図５（ｄ）に関連して説明したのと同様にして行うことができ、金属配線膜６３及び金属ビア６５はＣｕシード層及びめっきＣｕ膜とを有していてもよい。また、疎水化処理時に残留した有機物を除去するための、上述の必要に応じての処理は、バリアメタル層６１の成膜後に代えて、Ｃｕシード層の成膜後に行ってもよい。ビアホール５７’は下層の配線４０まで延在しているため、残留有機物とともにビアホール底部のＣｕシード層を除去しても、後の電気めっき工程は可能である。   Next, as shown in FIG. 8B, by forming the metal via 65 and the metal wiring film 63 in the via hole 57 ′ and the wiring groove 59 through the barrier metal layer 61, the second wiring layer 50 and The formation of the wiring 60 is completed. This step can be performed in the same manner as described with reference to FIG. 5D, and the metal wiring film 63 and the metal via 65 may have a Cu seed layer and a plated Cu film. Further, the above-described treatment for removing the organic matter remaining during the hydrophobization treatment may be performed after the Cu seed layer is formed instead of after the barrier metal layer 61 is formed. Since the via hole 57 ′ extends to the lower wiring 40, the subsequent electroplating process can be performed even if the Cu seed layer at the bottom of the via hole is removed together with the residual organic matter.

Ｃｕシード層の形成までの第２の配線層のメタライズ工程は、好ましくは、同一チャンバ又はロードロックを介した複数チャンバで行われ、常に高真空状態が保持された環境にて行われる。   The metallization process of the second wiring layer up to the formation of the Cu seed layer is preferably performed in the same chamber or a plurality of chambers via a load lock, and is always performed in an environment where a high vacuum state is maintained.

その後、図８（ｃ）に示すように、最上層の配線層７０まで配線層を形成した後、外部接続・保護構造９０を形成し、図１の構造を完成させる。配線層７０といった上層の配線層は、第１の配線層３０又は第２の配線層５０と同様に形成されてもよいし、信頼性や抵抗値の設計マージン等に応じて、疎水層（３６、５６）の形成処理を用いずに形成されてもよい。また、外部接続・保護構造９０は、当業者に知られた如何なる方法によって形成されてもよい。   Thereafter, as shown in FIG. 8C, after the wiring layer is formed up to the uppermost wiring layer 70, the external connection / protection structure 90 is formed to complete the structure of FIG. The upper wiring layer such as the wiring layer 70 may be formed in the same manner as the first wiring layer 30 or the second wiring layer 50, or depending on the design margin of reliability, resistance value, etc. , 56) may be formed without using the forming process. The external connection / protection structure 90 may be formed by any method known to those skilled in the art.

図９は、上述の方法を用いて製造した、ライン／スペース＝７０／７０ｎｍの櫛歯パターンを有する半導体装置についての、ＴＤＤＢ加速試験（１５０℃、電圧３０Ｖ）結果の一例を示している。この結果は、ＵＶ照射と４ＭＳ処理との組み合わせにより疎水層を形成し、且つバリアメタル層にＲｕを用いたときのものである。疎水層を形成した場合、疎水層を形成しない場合より、不良発生までの時間が一桁程度延長された。   FIG. 9 shows an example of the result of the TDDB accelerated test (150 ° C., voltage 30 V) for the semiconductor device having the comb-tooth pattern of line / space = 70/70 nm manufactured using the above-described method. This result is obtained when a hydrophobic layer is formed by a combination of UV irradiation and 4MS treatment, and Ru is used for the barrier metal layer. When the hydrophobic layer was formed, the time until the occurrence of the defect was extended by an order of magnitude compared to when the hydrophobic layer was not formed.

以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。例えば、図４−８を参照して説明したダマシンプロセス等において、当業者に知られた種々の変更を加えることが可能である。   Although the embodiment has been described in detail above, the present invention is not limited to the specific embodiment, and various modifications and changes can be made within the scope of the gist described in the claims. For example, in the damascene process described with reference to FIGS. 4-8, various changes known to those skilled in the art can be added.

以上の説明に関し、更に以下の付記を開示する。
（付記１）
半導体基板上に少なくとも１つの配線層を有する半導体装置の製造方法であって、
前記半導体基板上に、メチル基を含有する絶縁膜を形成する工程と、
前記絶縁膜内に配線溝を形成する工程と、
前記配線溝が形成された前記絶縁膜に紫外線又は電子線を照射する照射工程と、
前記照射後、メチル基を有するガスを用いて前記絶縁膜の露出面を疎水化処理する疎水化工程と、
前記疎水化処理後、前記配線溝の内面に沿ってバリアメタル層を形成する工程と、
前記バリアメタル層上に、銅層を形成する工程と
を有する半導体装置の製造方法。
（付記２）
前記照射工程及び前記疎水化工程により、前記配線溝の壁面に

を含む疎水層が形成される、付記１に記載の半導体装置の製造方法。
（付記３）
前記配線溝を形成する工程は、メタルハードマスクを用いて前記絶縁膜をエッチングすることを有し、且つ
前記照射工程は、前記メタルハードマスクを残存させて、前記絶縁膜に紫外線又は電子線を照射することを有する、
付記１又は２に記載の半導体装置の製造方法。
（付記４）
前記メチル基を有するガスは、テトラメチルシラン、トリメチルシラン及びヘキサメチルジシラザンのうちの少なくとも１つを有する、付記１乃至３の何れか一に記載の半導体装置の製造方法。
（付記５）
前記照射工程は単波長の紫外線を照射することを有する、付記１乃至４の何れか一に記載の半導体装置の製造方法。
（付記６）
前記照射工程は所定の帯域を有する紫外線を照射することを有する、付記１乃至４の何れか一に記載の半導体装置の製造方法。
（付記７）
前記配線層はデュアルダマシン構造を有し、前記配線溝を形成する工程は少なくとも１つの前記配線溝に連通し且つ前記絶縁膜を貫通するビア開口を形成する工程を含み、
当該方法は更に、前記充填工程に先立って、前記ビア開口の底面に形成された前記バリアメタル層の少なくとも一部を除去する工程を有する、
付記１乃至６の何れか一に記載の半導体装置の製造方法。
（付記８）
半導体基板上に少なくとも１つの配線層を有する半導体装置であって、
メチル基を含有し且つ配線溝が形成された絶縁膜と、
前記配線溝の壁面に形成され、且つ

を含む疎水層と、
前記疎水層を介して前記配線溝の内面に沿って形成されたバリアメタル層と、
前記バリアメタル層を介して前記配線溝内に形成された銅配線と
を有する半導体装置。
（付記９）
前記バリアメタル層は、前記疎水層に接する窒素を含む非晶質金属の第１バリアメタル層と、前記銅配線に接する窒素を含まない結晶性金属の第２バリアメタル層とを含む、付記８に記載の半導体装置。
（付記１０）
前記第２バリアメタル層の結晶性金属は、ルテニウム、イリジウム、オスミウム及びコバルトからなる群から選択された１つを含む、付記９に記載の半導体装置。 Regarding the above description, the following additional notes are disclosed.
(Appendix 1)
A method of manufacturing a semiconductor device having at least one wiring layer on a semiconductor substrate,
Forming an insulating film containing a methyl group on the semiconductor substrate;
Forming a wiring trench in the insulating film;
An irradiation step of irradiating the insulating film in which the wiring trench is formed with an ultraviolet ray or an electron beam;
After the irradiation, a hydrophobizing step of hydrophobizing the exposed surface of the insulating film using a gas having a methyl group;
After the hydrophobic treatment, forming a barrier metal layer along the inner surface of the wiring groove;
Forming a copper layer on the barrier metal layer.
(Appendix 2)
By the irradiation step and the hydrophobization step, the wall surface of the wiring groove

The method for manufacturing a semiconductor device according to appendix 1, wherein a hydrophobic layer containing is formed.
(Appendix 3)
The step of forming the wiring trench includes etching the insulating film using a metal hard mask, and the irradiating step leaves the metal hard mask to leave the insulating film with ultraviolet rays or electron beams. Having irradiation,
A method for manufacturing a semiconductor device according to appendix 1 or 2.
(Appendix 4)
The method for manufacturing a semiconductor device according to any one of appendices 1 to 3, wherein the gas having a methyl group includes at least one of tetramethylsilane, trimethylsilane, and hexamethyldisilazane.
(Appendix 5)
The method of manufacturing a semiconductor device according to any one of appendices 1 to 4, wherein the irradiating step includes irradiating a single wavelength ultraviolet ray.
(Appendix 6)
The method of manufacturing a semiconductor device according to any one of appendices 1 to 4, wherein the irradiating step includes irradiating an ultraviolet ray having a predetermined band.
(Appendix 7)
The wiring layer has a dual damascene structure, and the step of forming the wiring groove includes a step of forming a via opening that communicates with at least one of the wiring grooves and penetrates the insulating film,
The method further includes the step of removing at least a part of the barrier metal layer formed on the bottom surface of the via opening prior to the filling step.
The method for manufacturing a semiconductor device according to any one of appendices 1 to 6.
(Appendix 8)
A semiconductor device having at least one wiring layer on a semiconductor substrate,
An insulating film containing a methyl group and having a wiring groove formed thereon;
Formed on the wall surface of the wiring groove; and

A hydrophobic layer containing,
A barrier metal layer formed along the inner surface of the wiring groove via the hydrophobic layer;
And a copper wiring formed in the wiring trench through the barrier metal layer.
(Appendix 9)
The barrier metal layer includes a first barrier metal layer made of amorphous metal containing nitrogen in contact with the hydrophobic layer and a second barrier metal layer made of crystalline metal not containing nitrogen in contact with the copper wiring. A semiconductor device according to 1.
(Appendix 10)
The semiconductor device according to appendix 9, wherein the crystalline metal of the second barrier metal layer includes one selected from the group consisting of ruthenium, iridium, osmium, and cobalt.

１０ 半導体装置
２０ 半導体基板
２２ 半導体素子
２３、３２、５２、５４、７２、９２ 層間絶縁膜
２４Ｓ、２４Ｄ、９３ 導電性プラグ
３０、５０、７０ 配線層
３１、５１、７１、９１ エッチングストッパ膜（絶縁膜）
３５、５５ キャップ膜（絶縁膜）
３６、５６ 疎水層
３７、５９ 配線溝
４０、６０、８０ 配線
４１、６１、８１ バリアメタル層
４３、６３、８３ 金属配線膜
４３ａ シード層
４７、６７、６９ メタルハードマスク
５３ ミドルストッパ膜（絶縁膜）
５７、５７’ ビアホール
５８ 樹脂
６５ 金属ビア
９０ 外部接続・保護構造 DESCRIPTION OF SYMBOLS 10 Semiconductor device 20 Semiconductor substrate 22 Semiconductor element 23, 32, 52, 54, 72, 92 Interlayer insulation film 24S, 24D, 93 Conductive plug 30, 50, 70 Wiring layer 31, 51, 71, 91 Etching stopper film (insulation) film)
35, 55 Cap film (insulating film)
36, 56 Hydrophobic layer 37, 59 Wiring groove 40, 60, 80 Wiring 41, 61, 81 Barrier metal layer 43, 63, 83 Metal wiring film 43a Seed layer 47, 67, 69 Metal hard mask 53 Middle stopper film (insulating film) )
57, 57 'Via hole 58 Resin 65 Metal via 90 External connection / protection structure

Claims (5)

半導体基板上に少なくとも１つの配線層を有する半導体装置の製造方法であって、
前記半導体基板上に、メチル基を含有する絶縁膜を形成する工程と、
前記絶縁膜内に配線溝を形成する工程と、
前記配線溝が形成された前記絶縁膜に紫外線又は電子線を照射する照射工程と、
前記照射後、メチル基を有するガスを用いて前記絶縁膜の露出面を疎水化処理する疎水化工程と、
前記疎水化処理後、前記配線溝の内面に沿ってバリアメタル層を形成する工程と、
前記バリアメタル層上に、銅層を形成する工程と
を有する半導体装置の製造方法。 A method of manufacturing a semiconductor device having at least one wiring layer on a semiconductor substrate,
Forming an insulating film containing a methyl group on the semiconductor substrate;
Forming a wiring trench in the insulating film;
An irradiation step of irradiating the insulating film in which the wiring trench is formed with an ultraviolet ray or an electron beam;
After the irradiation, a hydrophobizing step of hydrophobizing the exposed surface of the insulating film using a gas having a methyl group;
After the hydrophobic treatment, forming a barrier metal layer along the inner surface of the wiring groove;
Forming a copper layer on the barrier metal layer. 前記配線溝を形成する工程は、メタルハードマスクを用いて前記絶縁膜をエッチングすることを有し、且つ
前記照射工程は、前記メタルハードマスクを残存させて、前記絶縁膜に紫外線又は電子線を照射することを有する、
請求項１に記載の半導体装置の製造方法。 The step of forming the wiring trench includes etching the insulating film using a metal hard mask, and the irradiating step leaves the metal hard mask to leave the insulating film with ultraviolet rays or electron beams. Having irradiation,
A method for manufacturing a semiconductor device according to claim 1. 前記メチル基を有するガスは、テトラメチルシラン、トリメチルシラン及びヘキサメチルジシラザンのうちの少なくとも１つを有する、請求項１又は２に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the gas having a methyl group has at least one of tetramethylsilane, trimethylsilane, and hexamethyldisilazane. 半導体基板上に少なくとも１つの配線層を有する半導体装置であって、
メチル基を含有し且つ配線溝が形成された絶縁膜と、
前記配線溝の壁面に形成され、且つ

を含む疎水層と、
前記疎水層を介して前記配線溝の内面に沿って形成されたバリアメタル層と、
前記バリアメタル層を介して前記配線溝内に形成された銅配線と
を有する半導体装置。 A semiconductor device having at least one wiring layer on a semiconductor substrate,
An insulating film containing a methyl group and having a wiring groove formed thereon;
Formed on the wall surface of the wiring groove; and

A hydrophobic layer containing,
A barrier metal layer formed along the inner surface of the wiring groove via the hydrophobic layer;
And a copper wiring formed in the wiring trench through the barrier metal layer. 前記バリアメタル層は、前記疎水層に接する窒素を含む非晶質金属の第１バリアメタル層と、前記銅配線に接する窒素を含まない結晶性金属の第２バリアメタル層とを含み、
前記第２バリアメタル層の結晶性金属は、ルテニウム、イリジウム、オスミウム及びコバルトからなる群から選択された１つを含む、
請求項４に記載の半導体装置。 The barrier metal layer includes a first barrier metal layer of amorphous metal containing nitrogen in contact with the hydrophobic layer, and a second barrier metal layer of crystalline metal not containing nitrogen in contact with the copper wiring,
The crystalline metal of the second barrier metal layer includes one selected from the group consisting of ruthenium, iridium, osmium, and cobalt.
The semiconductor device according to claim 4.

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