JP2011129701A

JP2011129701A - Mos transistor

Info

Publication number: JP2011129701A
Application number: JP2009286653A
Authority: JP
Inventors: Junichi Matsuda; 順一松田
Original assignee: Asahi Kasei Toko Power Devices Corp
Current assignee: Asahi Kasei Toko Power Devices Corp
Priority date: 2009-12-17
Filing date: 2009-12-17
Publication date: 2011-06-30

Abstract

<P>PROBLEM TO BE SOLVED: To raise the breakdown voltage in an off state of an LDMOS transistor. <P>SOLUTION: The LDMOS transistor 300 includes: an N type drift region 302 formed on a surface of a P type substrate 301; a field oxide film 303 on a surface of the N type drift region 302; an N+ type drain region 304 disposed on the surface of the N type drift region 302 adjacently to the field oxide film 303; an N+ type source region 305 on the surface of the P type substrate 301; and a gate electrode 306 covering the surface of the P type substrate 301 between the field oxide film 303 and N+ type source region 305. The gate electrode 306 is separated from the surface of the P type substrate 301 by an insulator. A floating electrode 307 is disposed to be capacitively coupled to the gate electrode 306 and N type drift region 302. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、ＭＯＳトランジスタに関し、より詳細には、ＬＤＭＯＳ（ＬａｔｅｒａｌｌｙＤｉｆｆｕｓｅｄＭＯＳ）トランジスタに関する。 The present invention relates to a MOS transistor, and more particularly, to an LDMOS (Laterally Diffused MOS) transistor.

ＬＤＭＯＳ（ＬａｔｅｒａｌｌｙＤｉｆｆｕｓｅｄＭＯＳ）トランジスタの高耐圧化および低オン抵抗化を図る研究がなされている。例として、特許文献１に開示されたＬＤＭＯＳトランジスタについて図１（特許文献１の図６に相当）を参照して説明する。ＬＤＭＯＳトランジスタ９０は、Ｎ型ドリフト領域２６を横方向および深さ方向で取り囲むようにＰ−型半導体層１０の表面に形成されたＰ型ＪＦＥＴゲート領域２４を有する。Ｎ型ドリフト領域２６の表面上に厚い絶縁体領域４２が形成されている。Ｐ型ＩＧＦＥＴ本体３０がＰ型ＪＦＥＴゲート領域２４に隣接してＰ−型半導体層１０の表面に形成される。Ｐ型ＩＧＦＥＴ本体３０はＮ型ソース領域３４をＮ型ドリフト領域２６から分離している。Ｎ型ドリフト領域２６に隣接してＮ＋型ドレイン領域６０が形成されている。Ｎ型ソース領域３４と厚い絶縁体領域４２との間の表面を覆って導電性ゲート５２が形成され、薄いゲート絶縁体５０が導電性ゲート５２をＰ型ＩＧＦＥＴ本体３０から分離している。Ｎ＋型ソース領域６２及びＰ＋型バックゲート接続領域７０の上にコンタクト７８が、Ｎ＋型ドレイン領域６０の上にコンタクト８２が形成されている。 Studies have been made to increase the breakdown voltage and the on-resistance of LDMOS (Laterally Diffused MOS) transistors. As an example, an LDMOS transistor disclosed in Patent Document 1 will be described with reference to FIG. 1 (corresponding to FIG. 6 of Patent Document 1). The LDMOS transistor 90 has a P-type JFET gate region 24 formed on the surface of the P-type semiconductor layer 10 so as to surround the N-type drift region 26 in the lateral direction and the depth direction. A thick insulator region 42 is formed on the surface of the N-type drift region 26. A P-type IGFET body 30 is formed on the surface of the P-type semiconductor layer 10 adjacent to the P-type JFET gate region 24. The P-type IGFET body 30 separates the N-type source region 34 from the N-type drift region 26. An N + type drain region 60 is formed adjacent to the N type drift region 26. A conductive gate 52 is formed over the surface between the N-type source region 34 and the thick insulator region 42, and a thin gate insulator 50 separates the conductive gate 52 from the P-type IGFET body 30. A contact 78 is formed on the N + type source region 62 and the P + type back gate connection region 70, and a contact 82 is formed on the N + type drain region 60.

このＬＤＭＯＳトランジスタ９０において、高耐圧化のためには、点９８と点１００との間の距離が一定以上の長さ必要である。一方、この距離はオン抵抗に影響を与える。そこで、特許文献１では、オン抵抗を低下させるためにＮ型ドリフト領域２６のドーパント濃度を大きくしつつ、点９８と点１００との間の部分においてＲＥＳＵＲＦ（ｒｅｄｕｃｅｄｓｕｒｆａｃｅｆｉｅｌｄ）条件が満たされるようにＮ型ドリフト領域２６のドーパント濃度とＰ型ＪＦＥＴゲート領域２４のドーパント濃度との間の関係を調整している（特許文献１段落００１９、００２２等）。 In the LDMOS transistor 90, the distance between the point 98 and the point 100 needs to be a certain length or more in order to increase the breakdown voltage. On the other hand, this distance affects the on-resistance. Therefore, in Patent Document 1, the RESURF (reduced surface field) condition is satisfied in the portion between the point 98 and the point 100 while increasing the dopant concentration of the N-type drift region 26 in order to reduce the on-resistance. The relationship between the dopant concentration in the N-type drift region 26 and the dopant concentration in the P-type JFET gate region 24 is adjusted (Patent Document 1, paragraphs 0019, 0022, etc.).

特開平０５−２６７６５２号公報Japanese Patent Laid-Open No. 05-267652

しかしながら、従来のＬＤＭＯＳトランジスタでは、トランジスタのオフ時における空乏層形成がドリフト領域において不十分であるという問題がある。図２は、従来のＬＤＭＯＳトランジスタを模式的に示した図である。ドレイン領域には１００Ｖ、１５０Ｖ、２００Ｖ等の高電圧Ｖ_ccが印加される。オフ時にはゲート電圧Ｖ_Gは０Ｖであるため、ドリフト領域の反転電圧が例えば４０Ｖである場合、フィールド酸化膜近傍において反転が生じてしまう。そうすると、フィールド酸化膜上に延びたゲート電極下のフィールド酸化膜とＮ型ドリフト領域との間の界面に反転層が形成される。その結果、ＲＥＳＵＲＦに有効なゲート電極をフィールド酸化膜上にドレインに向かって延ばすことができなくなり、高耐圧化に必要なドリフト領域内の空乏層を十分に広げることができなくなってしまう。 However, the conventional LDMOS transistor has a problem that a depletion layer is not sufficiently formed in the drift region when the transistor is off. FIG. 2 schematically shows a conventional LDMOS transistor. A high voltage _Vcc such as 100V, 150V, 200V, etc. is applied to the drain region. Since the gate voltage V _G is 0 V when the transistor is off, inversion occurs in the vicinity of the field oxide film when the inversion voltage in the drift region is 40 V, for example. Then, an inversion layer is formed at the interface between the field oxide film under the gate electrode extending on the field oxide film and the N-type drift region. As a result, the gate electrode effective for RESURF cannot be extended on the field oxide film toward the drain, and the depletion layer in the drift region necessary for increasing the breakdown voltage cannot be sufficiently expanded.

本発明は、このような問題点に鑑みてなされたものであり、その目的は、ＬＤＭＯＳトランジスタのオフ時における耐圧を高めることにある。 The present invention has been made in view of such problems, and an object thereof is to increase the breakdown voltage when the LDMOS transistor is off.

このような目的を達成するために、本発明の第１の態様は、第２の導電型の基板表面に形成された第１の導電型のドリフト領域と、前記第１の導電型のドリフト領域の表面上の絶縁体と、前記第１の導電型のドリフト領域の表面上に前記絶縁体に隣接して配置された第１の導電型のドレイン領域と、前記第２の導電型の基板表面上の第１の導電型のソース領域と、前記第２の導電型の基板の前記絶縁体と前記第１の導電型のソース領域との間の表面を覆うゲート電極と、前記ゲート電極および前記第１の導電型のドリフト領域とそれぞれ容量結合するように配置されたフローティング電極とを備えることを特徴とするＭＯＳトランジスタである。 In order to achieve such an object, according to a first aspect of the present invention, there is provided a drift region of a first conductivity type formed on a substrate surface of a second conductivity type, and the drift region of the first conductivity type. An insulator on the surface of the first conductivity type, a drain region of the first conductivity type disposed adjacent to the insulator on the surface of the drift region of the first conductivity type, and a surface of the substrate of the second conductivity type An upper source region of the first conductivity type; a gate electrode covering a surface between the insulator of the second conductivity type substrate and the source region of the first conductivity type; the gate electrode; A MOS transistor comprising a drift region of a first conductivity type and a floating electrode arranged so as to be capacitively coupled to each other.

また、本発明の第２の態様は、第１の態様において、前記フローティング電極と前記ゲート電極および前記第１の導電型のドリフト領域との間の容量結合の容量結合比は、前記ＭＯＳトランジスタのオフ時に、前記フローティング電極と前記第１の導電型のドリフト領域との間にかかる電圧が前記第１の導電型のドリフト領域の反転電圧以下になるように設定されていることを特徴とする。 According to a second aspect of the present invention, in the first aspect, the capacitive coupling ratio of the capacitive coupling between the floating electrode, the gate electrode and the drift region of the first conductivity type is the same as that of the MOS transistor. The voltage applied between the floating electrode and the drift region of the first conductivity type is set to be equal to or lower than the inversion voltage of the drift region of the first conductivity type at the time of turning off.

また、本発明の第３の態様は、第１の態様において、前記フローティング電極の直下に前記ゲート電極の一部および前記第１の導電型のドリフト領域の一部が存在することを特徴とする。 According to a third aspect of the present invention, in the first aspect, a part of the gate electrode and a part of the drift region of the first conductivity type exist immediately below the floating electrode. .

また、本発明の第４の態様は、第１から第３のいずれかの態様において、Ｖｃｃ配線が前記フローティング電極と容量結合するように配置されたことを特徴とする。 According to a fourth aspect of the present invention, in any one of the first to third aspects, the Vcc wiring is disposed so as to be capacitively coupled to the floating electrode.

本発明によれば、ゲート電極およびドリフト領域と容量結合するフローティング電極を設けることにより、ＬＤＭＯＳトランジスタのオフ時における耐圧を高めることができる。 According to the present invention, the breakdown voltage when the LDMOS transistor is off can be increased by providing the floating electrode capacitively coupled to the gate electrode and the drift region.

従来のＬＤＭＯＳトランジスタの構造を示す図である。It is a figure which shows the structure of the conventional LDMOS transistor. 従来のＬＤＭＯＳトランジスタを模式的に示す図である。It is a figure which shows the conventional LDMOS transistor typically. 本発明の第１の実施形態によるＬＤＭＯＳトランジスタを模式的に示す断面図である。1 is a cross-sectional view schematically showing an LDMOS transistor according to a first embodiment of the present invention. 本発明の第１の実施形態によるＬＤＭＯＳトランジスタを模式的に示す平面図である。1 is a plan view schematically showing an LDMOS transistor according to a first embodiment of the present invention. 本発明の第１の実施形態によるフローティング電極の機能を説明するための図である。It is a figure for demonstrating the function of the floating electrode by the 1st Embodiment of this invention. 本発明の第１の実施形態によるＬＤＭＯＳトランジスタの動作を模式的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing the operation of the LDMOS transistor according to the first embodiment of the present invention. 第２の実施形態のＬＤＭＯＳトランジスタを模式的に示す図である。It is a figure which shows typically the LDMOS transistor of 2nd Embodiment.

以下、図面を参照して本発明の実施形態を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（第１の実施形態）
図３は、第１の実施形態のＬＤＭＯＳトランジスタを模式的に示す図である。ＬＤＭＯＳトランジスタ３００は、Ｐ型基板３０１の表面に形成されたＮ型ドリフト領域３０２と、Ｎ型ドリフト領域３０２の表面上のフィールド酸化膜３０３と、Ｎ型ドリフト領域３０２の表面上にフィールド酸化膜３０３に隣接して配置されたＮ＋型ドレイン領域３０４と、Ｐ型基板３０１の表面上のＮ＋型ソース領域３０５と、Ｐ型基板３０１のフィールド酸化膜３０３とＮ＋型ソース領域３０５との間の表面を覆うゲート電極３０６とを備える。ゲート電極３０６はＰ型基板３０１の表面と絶縁体により分離されている。フローティング電極３０７は、ゲート電極３０６及びＮ型ドリフト領域３０２とそれぞれ容量結合するように配置されている。図４は、本実施形態のＬＤＭＯＳトランジスタの模式的な平面図であり、図３はＡ−Ａ線に沿った図４の断面図である。 (First embodiment)
FIG. 3 is a diagram schematically showing the LDMOS transistor of the first embodiment. LDMOS transistor 300 includes an N-type drift region 302 formed on the surface of P-type substrate 301, a field oxide film 303 on the surface of N-type drift region 302, and a field oxide film 303 on the surface of N-type drift region 302. N + type drain region 304 disposed adjacent to the surface, N + type source region 305 on the surface of P type substrate 301, and the surface between field oxide film 303 and N + type source region 305 of P type substrate 301. And a covering gate electrode 306. The gate electrode 306 is separated from the surface of the P-type substrate 301 by an insulator. The floating electrode 307 is disposed so as to be capacitively coupled to the gate electrode 306 and the N-type drift region 302, respectively. FIG. 4 is a schematic plan view of the LDMOS transistor of this embodiment, and FIG. 3 is a cross-sectional view of FIG. 4 along the line AA.

フローティング電極３０７について詳述する。フローティング電極３０７と、ゲート電極３０６及びＮ型ドリフト領域３０２との間の静電容量をそれぞれＣ₁及びＣ₂とすると、フローティング電極３０７と、ゲート電極３０６及びＮ型ドリフト領域３０２との間の電圧Ｖ₁及びＶ₂はそれぞれ次式で表される。 The floating electrode 307 will be described in detail. Assuming that the capacitance between the floating electrode 307 and the gate electrode 306 and the N-type drift region 302 is C ₁ and C ₂ , respectively, the voltage between the floating electrode 307 and the gate electrode 306 and the N-type drift region 302 V ₁ and V ₂ are each expressed by the following equations.

ここで、Ｖ_ccはＮ＋型ドレイン領域３０４への印加電圧、Ｖ_Gはゲート電極３０６へのゲート電圧である。静電容量Ｃ₁及びＣ₂は、フローティング電極３０７の大きさと、フローティング電極３０７とゲート電極３０６とのオーバーラップ（図４参照）に依存するパラメーターである。フローティング電極３０７の形成は、ゲート電極３０６が設けられるレイヤーとは異なるレイヤーに適当な大きさの金属領域を設けることにより行うことができる。したがって、いずれのレイヤーにフローティング電極３０７を形成するかによってフローティング電極３０７とゲート電極３０６及びＮ型ドリフト領域３０２との間の距離が異なり、これも静電容量Ｃ₁及びＣ₂に影響を与える。 Here, V _cc is an applied voltage to the N + type drain region 304, and V _G is a gate voltage to the gate electrode 306. The capacitances C ₁ and C ₂ are parameters that depend on the size of the floating electrode 307 and the overlap (see FIG. 4) between the floating electrode 307 and the gate electrode 306. The floating electrode 307 can be formed by providing a metal region having an appropriate size in a layer different from the layer in which the gate electrode 306 is provided. Therefore, the distance between the floating electrode 307 and the gate electrode 306 and the N-type drift region 302 differs depending on which layer the floating electrode 307 is formed on, and this also affects the capacitances C ₁ and C ₂ .

ここで、印加電圧Ｖ_ccが１５０Ｖ、ゲート電圧Ｖ_Gが０Ｖ（オフ時）の場合を考える。従来のＬＤＭＯＳトランジスタでは、Ｎ型ドリフト領域３０２の反転電圧が例えば４０Ｖであると、フィールド酸化膜３０３上に延びたゲート電極３０６下のフィールド酸化膜３０３とＮ型ドリフト領域３０２との間の界面に反転層が形成され、ＲＥＳＵＲＦに有効なゲート電極３０６をフィールド酸化膜３０３上にドレインに向かって延ばすことができなくなり、高耐圧化に必要なドリフト領域３０２内の空乏層を十分に広げることができなくなってしまう。 Here, consider a case where the applied voltage V _cc is 150 V and the gate voltage V _G is 0 V (when off). In the conventional LDMOS transistor, when the inversion voltage of the N-type drift region 302 is 40 V, for example, at the interface between the field oxide film 303 under the gate electrode 306 extending on the field oxide film 303 and the N-type drift region 302. An inversion layer is formed, and the gate electrode 306 effective for RESURF cannot be extended on the field oxide film 303 toward the drain, and the depletion layer in the drift region 302 necessary for high breakdown voltage can be sufficiently expanded. It will disappear.

しかし、例えばＶ₁＝１２０Ｖ、Ｖ₂＝３０Ｖとなるように容量結合比Ｃ₁／Ｃ₂を設定してフローティング電極３０７を設けると、フローティング電極３０７とＮ型ドリフト領域３０２との間にかかる電圧を反転電圧以下に抑えることができるため、フィールド酸化膜３０３上のゲート電極３０６端からドレインに向かってフローティング電極３０７端までの領域で、前記フィールド酸化膜３０３とＮ型ドリフト領域３０２との界面が反転しない範囲で空乏層を形成することができる。そのため、図５に示すように、高耐圧化に必要なＮ型ドリフト領域３０２内の空乏層広がりを拡大することができる。 However, if the floating electrode 307 is provided by setting the capacitive coupling ratio C ₁ / C ₂ so that V ₁ = 120 V and V ₂ = 30 V, for example, the voltage applied between the floating electrode 307 and the N-type drift region 302 In the region from the end of the gate electrode 306 to the end of the floating electrode 307 toward the drain on the field oxide film 303, the interface between the field oxide film 303 and the N-type drift region 302 is A depletion layer can be formed as long as it does not invert. Therefore, as shown in FIG. 5, the spread of the depletion layer in the N-type drift region 302 necessary for increasing the breakdown voltage can be expanded.

このように本実施形態のＬＤＭＯＳトランジスタは高耐圧化を可能にするが、さらに低オン抵抗化を実現することもできている。図６は、本実施形態のＬＤＭＯＳトランジスタオン時の動作を模式的に示す図である。フローティング電極３０７が設けられていないとすると、ゲート電圧Ｖ_Gが印加電圧Ｖ_ccより大きくなるオン時において、Ｎ型ドリフト領域３０２のフィールド酸化膜３０３近傍で形成される蓄積層は第１の蓄積層３０２Ａのみである。フローティング電極３０７が存在する場合は第２の蓄積層３０２Ｂも形成されるため、フローティング電極３０７のない従来の場合よりもＮ型ドリフト領域３０２の低抵抗化を図ることができる。 As described above, the LDMOS transistor of this embodiment can achieve a high breakdown voltage, but can also realize a low on-resistance. FIG. 6 is a diagram schematically showing the operation of the present embodiment when the LDMOS transistor is on. If the floating electrode 307 is not provided, the storage layer formed in the vicinity of the field oxide film 303 in the N-type drift region 302 is the first storage layer when the gate voltage V _G is higher than the applied voltage V _cc. Only 302A. When the floating electrode 307 is present, the second accumulation layer 302B is also formed. Therefore, the resistance of the N-type drift region 302 can be reduced as compared with the conventional case without the floating electrode 307.

（第２の実施形態）
図７は、第２の実施形態のＬＤＭＯＳトランジスタを模式的に示す図である。ＬＤＭＯＳトランジスタ７００は、第１の実施形態のＬＤＭＯＳトランジスタ３００と概ね同一であるが、Ｎ＋型ドレイン領域３０４に接続されたＶ_cc配線７１０がフローティング電極３０７と容量結合している点が異なる。 (Second Embodiment)
FIG. 7 is a diagram schematically showing the LDMOS transistor of the second embodiment. The LDMOS transistor 700 is substantially the same as the LDMOS transistor 300 of the first embodiment, except that the _Vcc wiring 710 connected to the N + type drain region 304 is capacitively coupled to the floating electrode 307.

Ｖ_cc配線７１０がフローティング電極３０７と容量結合すると、静電容量Ｃ₂の実効容量がＣ₂＋Ｃ₃に増加し、フローティング電極３０７とＮ型ドリフト領域３０２との間の電圧Ｖ₂を低減することができる。したがって、印加電圧Ｖ_ccがより高電圧になっても電圧Ｖ₂を反転電圧以下に抑えることができ、高耐圧化が図れる。 When the V _cc wiring 710 is capacitively coupled to the floating electrode 307, the effective capacitance of the capacitance C ₂ increases to C ₂ + C ₃ , and the voltage V ₂ between the floating electrode 307 and the N-type drift region 302 is reduced. Can do. Therefore, even when the applied voltage V _cc becomes higher, the voltage V ₂ can be suppressed to the inversion voltage or less, and a high breakdown voltage can be achieved.

加えて、当該容量結合により、ノイズによるソース／ドレイン間のブレークダウン電圧の変動を抑えることができる。Ｖ_cc配線７１０がフローティング電極３０７を静電シールドし、それによりフローティング電極３０７が他からのノイズの影響を受け難いからである。 In addition, the capacitive coupling can suppress fluctuations in the breakdown voltage between the source and drain due to noise. This is because the _Vcc wiring 710 electrostatically shields the floating electrode 307 so that the floating electrode 307 is hardly affected by noise from other sources.

３００ＬＤＭＯＳトランジスタ
３０１Ｐ型基板（「第２の導電型の基板」に対応）
３０２Ｎ型ドリフト領域（「第１の導電型のドリフト領域」に対応）
３０３フィールド酸化膜（「絶縁体」に対応）
３０４Ｎ＋型ドレイン領域（「第１の導電型のドレイン領域」に対応）
３０５Ｎ＋型ソース領域（「第１の導電型のソース領域」に対応）
３０６ゲート電極
３０７フローティング電極
７００ＬＤＭＯＳトランジスタ
７１０Ｖ_cc配線 300 LDMOS transistor 301 P-type substrate (corresponding to “second conductivity type substrate”)
302 N-type drift region (corresponding to “first conductivity type drift region”)
303 Field oxide film (corresponding to “insulator”)
304 N + type drain region (corresponding to “drain region of first conductivity type”)
305 N + type source region (corresponding to “source region of first conductivity type”)
306 Gate electrode 307 Floating electrode 700 LDMOS transistor 710 _Vcc wiring

Claims

第２の導電型の基板表面に形成された第１の導電型のドリフト領域と、
前記第１の導電型のドリフト領域の表面上の絶縁体と、
前記第１の導電型のドリフト領域の表面上に前記絶縁体に隣接して配置された第１の導電型のドレイン領域と、
前記第２の導電型の基板表面上の第１の導電型のソース領域と、
前記第２の導電型の基板の前記絶縁体と前記第１の導電型のソース領域との間の表面を覆うゲート電極と、
前記ゲート電極および前記第１の導電型のドリフト領域とそれぞれ容量結合するように配置されたフローティング電極と
を備えることを特徴とするＭＯＳトランジスタ。 A first conductivity type drift region formed on the surface of the second conductivity type substrate;
An insulator on the surface of the drift region of the first conductivity type;
A drain region of a first conductivity type disposed adjacent to the insulator on a surface of the drift region of the first conductivity type;
A first conductivity type source region on a surface of the second conductivity type substrate;
A gate electrode covering a surface between the insulator of the second conductivity type substrate and the source region of the first conductivity type;
A MOS transistor, comprising: a floating electrode disposed so as to be capacitively coupled to the gate electrode and the drift region of the first conductivity type.

前記フローティング電極と前記ゲート電極および前記第１の導電型のドリフト領域との間の容量結合の容量結合比は、前記ＭＯＳトランジスタのオフ時に、前記フローティング電極と前記第１の導電型のドリフト領域との間にかかる電圧が前記第１の導電型のドリフト領域の反転電圧以下になるように設定されていることを特徴とする請求項１に記載のＭＯＳトランジスタ。 The capacitive coupling ratio of capacitive coupling between the floating electrode, the gate electrode, and the first conductivity type drift region is such that when the MOS transistor is off, the floating electrode and the first conductivity type drift region are 2. The MOS transistor according to claim 1, wherein a voltage applied between the first and second conductivity types is set to be equal to or lower than an inversion voltage of the drift region of the first conductivity type.

前記フローティング電極の直下に前記ゲート電極の一部および前記第１の導電型のドリフト領域の一部が存在することを特徴とする請求項１に記載のＭＯＳトランジスタ。 2. The MOS transistor according to claim 1, wherein a part of the gate electrode and a part of the drift region of the first conductivity type exist immediately below the floating electrode.

Ｖｃｃ配線が前記フローティング電極と容量結合するように配置されたことを特徴とする請求項１から３のいずれかに記載のＭＯＳトランジスタ。 4. The MOS transistor according to claim 1, wherein a Vcc wiring is disposed so as to be capacitively coupled to the floating electrode.