JP2011129669A - 半導体チップ及び該半導体チップを備えた半導体装置 - Google Patents

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semiconductor chip
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barrier metal
metal film
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Sumiaki Nakano
純章 仲野
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Panasonic Corp
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Abstract

【課題】半導体チップ及び該半導体チップを備えた半導体装置において、バンプの側部の周囲に、フラックスの残渣が残留することを防止する。
【解決手段】半導体装置は、半導体チップと、実装基板８とを備えている。実装基板８と半導体チップとの間には、封止樹脂７が充填されている。半導体チップは、基板１と、電極パッド２と、第１の開口部３ｏを有する第１の保護膜３と、アンダーバリアメタル膜５と、バンプ６とを備えている。第１の保護膜３は、基板１の上面に形成された基板部３Ａと、電極パッド２の側面及び電極パッド２の上面における周縁部に形成されたパッド部３Ｂとを有している。アンダーバリアメタル膜５における第１の保護膜３と接触する側部５ｐ、及びバンプ６におけるアンダーバリアメタル膜５と接触する側部６ｐが、第１の保護膜３におけるパッド部３Ｂの外側面Ｓ3B上に位置している。
【選択図】図１

Description

本発明は、アンダーバリアメタル膜及びバンプを有する半導体チップ、並びに該半導体チップを備えた半導体装置に関する。
実装基板に半導体チップを実装する実装方法として、フリップチップ実装がある。フリップチップ実装とは、半導体チップのバンプと、実装基板とを電気的に接続する実装方法である。バンプは、アンダーバリアメタル膜の上に形成されている。
バンプのアンダーバリアメタル膜への接続強度を向上させる技術として、以下に示す技術が提案されている（例えば、特許文献１を参照）。
従来の半導体装置は、基板の上に形成された引出し電極と、引出し電極の上に形成されたバンプ下地導体層（＝アンダーバリアメタル膜）と、バンプ下地導体層の上に形成され錫を含有するバンプとを備えている。バンプ下地導体層は、引出し電極の上に形成されチタン（Ｔｉ）又はチタン合金からなる第１の導体層と、第１の導体層の上に形成されパラジウム（Ｐｄ）を含有する第２の導体層とを有している。
従来では、バンプ下地導体層における第２の導体層の材料を、従来の銅（Ｃｕ）に代えてＰｄとする。これにより、第２の導体層の材料をＣｕとした場合のように第２の導体層とバンプとの接合領域にＣｕ−Ｓｎのような脆い合金層が形成されることがないので、バンプの接続強度を向上させることが可能となる。このため、バンプが剥離することを抑制することができる。これにより、半導体装置の信頼性の向上を図る。
また、従来では、バンプ下地導体層を、スパッタリング法によって形成する。これにより、半導体ウエハの面内におけるバンプ下地導体層の厚さの均一性を向上させることが可能となる。このため、半導体ウエハ面内における複数のバンプの形成条件の均一性を向上させることができるので、半導体ウエハ面内における複数のバンプを良好に形成することができる。これにより、半導体装置の信頼性の向上を図る。
このように、従来では、バンプ下地導体層における第２の導体層（言い換えれば、アンダーバリアメタル膜におけるバンプと接合する部分）の材料をＰｄとすることにより、バンプの接続強度を向上させる。また、バンプ下地導体層の厚さの均一性を向上させることにより、バンプを良好に形成する。これにより、バンプの信頼性の向上を図り、延いては、半導体装置の信頼性の向上を図る。
特開平１０−２３３３９９号公報
しかしながら、従来では、以下に示す問題がある。
従来では、アンダーバリアメタル膜の材料及び厚さという観点から、半導体装置の信頼性の向上を図る。
しかしながら、本願発明者が検討を重ねた結果、以下のことを見出した。
バンプにおけるアンダーバリアメタル膜と接触する側部（後述の図１：６ｐ参照）の周囲に、フラックスの残渣が残留すると、バンプの側部の周囲に、封止樹脂を良好に充填することができずに充填不良を招くため、半導体装置の信頼性の低下を招くという問題がある。ここで、フラックスは、バンプをアンダーバリアメタル膜に接合する為に用いられる。またここで、封止樹脂は、実装基板と半導体チップとの間に充填される。
前記の問題に鑑み、本発明の目的は、半導体チップ及び該半導体チップを備えた半導体装置において、バンプの側部の周囲に、フラックスの残渣が残留することを防止することである。
本願発明者が検討を重ねた結果、バンプの側部の周囲に、フラックスの残渣が残留することを防止するには、バンプの側部の周囲の構造の形状を工夫することが有効であることを見出した。本願発明は、本願発明者が見出した知見に基づいて成された発明である。
具体的には、前記の目的を達成するため、本発明に係る半導体チップは、基板と、基板の上に形成された電極パッドと、基板及び電極パッドの周縁部の上に形成され、電極パッドの中央部を露出する第１の開口部を有する第１の保護膜と、電極パッドの中央部、及び第１の保護膜における第１の開口部の周縁に位置する部分の上に形成されたアンダーバリアメタル膜と、アンダーバリアメタル膜の上に形成されたバンプとを備え、第１の保護膜は、基板の上面に形成された基板部と、電極パッドの側面及び電極パッドの上面における周縁部に形成されたパッド部とを有し、アンダーバリアメタル膜における第１の保護膜と接触する側部、及びバンプにおけるアンダーバリアメタル膜と接触する側部が、第１の保護膜におけるパッド部の外側面上に位置していることを特徴とする。
本発明に係る半導体チップによると、アンダーバリアメタル膜の側部及びバンプの側部が、第１の保護膜におけるパッド部の外側面上に位置している。言い換えれば、バンプの側部の周囲の構造の形状を工夫している。このため、バンプの側部の周囲に、フラックスの残渣が入り込む間隙が形成されることがないため、フラックスの残渣の除去の際に、バンプの側部の周囲に残留するフラックスの残渣を効果的に除去することができる。このため、バンプの側部の周囲に、フラックスの残渣が残留することを防止することができる。従って、信頼性が高い半導体チップを実現することができる。
さらに、第１の保護膜により、電極パッド、アンダーバリアメタル膜及びバンプ等が、半導体チップから剥離することを防止することができる。
本発明に係る半導体チップにおいて、アンダーバリアメタル膜の側面は、上方から下方に広がるテーパー面であり、バンプは、アンダーバリアメタル膜の側面及び上面を覆うように形成されていることが好ましい。
本発明に係る半導体チップにおいて、第１保護膜の上に形成され、第２の開口部を有する第２の保護膜をさらに備えていることが好ましい。
このようにすると、電極パッド、アンダーバリアメタル膜及びバンプ等が、半導体チップから剥離することをさらに防止することができる。
本発明に係る半導体チップにおいて、第２の保護膜は、ポリイミドからなることが好ましい。
本発明に係る半導体チップにおいて、第１の保護膜は、窒化ケイ素からなることが好ましい。
本発明に係る半導体チップにおいて、電極パッドは、格子状に配列されていることが好ましい。
このように、電極パッドと接続するバンプが、格子状に配列されて、ピッチ（隣り合うバンプの中心部同士の間隔）が狭くても、フラックスの残渣の除去の際に、バンプの側部の周囲に残留するフラックスの残渣を効果的に除去することができる。
前記の目的を達成するため、本発明に係る半導体装置は、本発明に係る半導体チップと、半導体チップが実装された実装基板とを備え、実装基板と半導体チップとの間には、封止樹脂が充填されていることを特徴とする。
本発明に係る半導体装置によると、アンダーバリアメタル膜の側部及びバンプの側部が、第１の保護膜におけるパッド部の外側面上に位置している。このため、バンプの側部の周囲に、フラックスの残渣が入り込む間隙が形成されることがないため、フラックスの残渣の除去の際に、バンプの側部の周囲に残留するフラックスの残渣を効果的に除去することができる。このため、バンプの側部の周囲に、フラックスの残渣が残留することを防止することができる。
加えて、封止樹脂の充填の際に、フラックスの残渣が効果的に除去されたバンプの側部の周囲に、封止樹脂を良好に充填することができる。このため、バンプの側部の周囲に残留するフラックスの残渣により、バンプの側部の周囲に、封止樹脂を良好に充填することができずに充填不良を招くことを防止することができる。
従って、信頼性が高い半導体装置を実現することができる。
本発明に係る半導体チップによると、バンプの側部の周囲に、フラックスの残渣が残留することを防止することができるため、信頼性が高い半導体チップを実現することができる。
本発明に係る半導体装置によると、バンプの側部の周囲に、フラックスの残渣が残留することを防止することができるため、バンプの側部の周囲に、封止樹脂を良好に充填することができるので、信頼性が高い半導体装置を実現することができる。
本発明の一実施形態に係る半導体チップの構造を示す断面図である。 本発明の一実施形態に係る半導体チップの構造を示す平面図である。 本発明の一実施形態に係る半導体装置の構造を示す断面図である。 (a) 〜(d) は、本発明の一実施形態に係る半導体チップの製造方法を工程順に示す断面図である。 比較例に係る半導体チップの構造を示す断面図である。
以下に、本発明の一実施形態について図面を参照しながら説明する。
（一実施形態）
以下に、本発明の一実施形態に係る半導体チップの構造について、図１及び図２を参照しながら説明する。図１は、本発明の一実施形態に係る半導体チップの構造を示す断面図である。具体的には、図１は、図２に示すI-I線における断面図であり、該半導体チップにおける、１コのバンプ及びその近傍部分の構造を示す断面図である。図２は、本発明の一実施形態に係る半導体チップの構造を示す平面図である。なお、図２において、簡略的に図示する為に、第１，第２の保護膜の図示を省略している。
図１に示すように、例えばシリコン（Ｓｉ）からなる基板１の上には、例えばアルミニウム（Ａｌ）からなる電極パッド２が形成されている。基板１及び電極パッド２の周縁部の上には、例えば窒化ケイ素（Ｓｉ3Ｎ4）からなる第１の保護膜３が形成されている。第１の保護膜３には、電極パッド２の中央部（周縁部以外の部分）を露出する第１の開口部３ｏが形成されている。第１の保護膜３は、基板１の上面に形成された基板部３Ａと、電極パッド２の側面及び電極パッド２の上面における周縁部に形成されたパッド部３Ｂとを有している。第１の保護膜３における基板部３Ａは、断面形状がＩ字状である。第１の保護膜３におけるパッド部３Ｂは、断面形状がＬ字状である。第１の保護膜３におけるパッド部３Ｂの内側面は、第１の開口部３ｏ内に露出している。
第１保護膜３の上には、例えばポリイミドからなる第２の保護膜４が形成されている。第２の保護膜４には、第２の開口部４ｏが形成されている。
電極パッド２の中央部、及び第１の保護膜３における第１の開口部３ｏの周縁に位置する部分の上には、例えばニッケル（Ｎｉ）を含むアンダーバリアメタル（ＵＢＭ）膜５が形成されている。アンダーバリアメタル膜５の側面は、上方から下方に広がるテーパー面である。アンダーバリアメタル膜５における第１の保護膜３と接触する側部５ｐは、第１の保護膜３におけるパッド部３Ｂの外側面Ｓ3B上に位置している。ここで、アンダーバリアメタル膜５の「側面」とは、アンダーバリアメタル膜５における第１の開口部３ｏ内に形成された部分以外の部分の側面をいう。
アンダーバリアメタル膜５の上には、フラックス（図示省略）を介して、例えば錫（Ｓｎ）、銀（Ａｇ）又は銅（Ｃｕ）等のはんだ材料からなるバンプ６が形成されている。バンプ６におけるアンダーバリアメタル膜５と接触する側部６ｐは、第１の保護膜３におけるパッド部３Ｂの外側面Ｓ3B上に位置している。言い換えれば、バンプ６の側部６ｐは、アンダーバリアメタル膜５の側部５ｐに位置している。バンプ６は、アンダーバリアメタル膜５の側面及び上面を覆うように形成されている。
図２に示すように、基板１の上には、各々が電極パッドと接続する複数のバンプ６が、グリッド状に配列されている。バンプ６の平面形状は、円形状である。
以下に、本発明の一実施形態に係る半導体装置、言い換えれば、本実施形態に係る半導体チップを備えた半導体装置の構造について、図３を参照しながら説明する。図３は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。
図３に示すように、フリップチップ実装により、実装基板８の上には、本実施形態に係る半導体チップが実装されている。実装基板８と半導体チップとの間には、例えばアンダーフィルからなる封止樹脂７が充填されている。
以下に、本発明の一実施形態に係る半導体チップの製造方法について、図４(a) 〜(d) を参照しながら説明する。図４(a) 〜(d) は、本発明の一実施形態に係る半導体チップの製造方法を工程順に示す断面図である。
まず、図４(a) に示すように、例えばＳｉからなる基板１の上に、例えばＡｌ等からなる電極パッド２を形成する。その後、基板１及び電極パッド２の上に、例えばＳｉ3Ｎ4等からなる第１の保護膜を形成する。その後、第１の保護膜における電極パッド２の中央部の上に形成された部分を除去する。これにより、第１の保護膜３に、電極パッド２の中央部を露出する第１の開口部３ｏを形成する。このようにして、基板１の上面に形成された基板部３Ａと、電極パッド２の側面及び電極パッド２の上面における周縁部に形成されたパッド部３Ｂとを有する第１の保護膜３を形成する。
次に、図４(b) に示すように、例えばスピンナ（図示省略）を用いて、電極パッド２及び第１の保護膜３の上に、例えばポリイミドからなる第２の保護膜用膜を均一に塗布する。続いて、例えば７０℃で５０秒間、９０℃で５０秒間又は１０５℃で１１０秒間、プリベークを行う。その後、第２の保護膜用膜に、第２の開口部４ｏを形成する為の開口パターンを露光する。その後、例えば８０℃で５０秒間、ベークを行う。その後、現像を行う。これにより、第２の保護膜用膜の材料が、ポジ型感光性ポリイミドの場合、第２の保護膜用膜における、開口パターンが露光された部分を除去する（又はネガ型感光性ポリイミドの場合、第２の保護膜用膜における、開口パターンが露光された部分以外の部分を除去する）。その後、例えば１４０℃で１７０秒間又は３５０℃で３６００秒間、キュアを行う。このようにして、電極パッド２の幅Ｗ2よりも広い幅Ｗ4oを持つ第２の開口部４ｏを有する第２の保護膜４を形成する。
次に、図４(c) に示すように、例えばソフトエッチングにより、電極パッド２の上面に形成された酸化膜（図示省略）を除去する。その後、例えばジンケート処理液への浸漬により、電極パッド２の上に、亜鉛（Ｚｎ）粒子（図示省略）を析出させる。その後、例えば無電解ニッケルめっき液への浸漬により、電極パッド２及び第１の保護膜３におけるパッド部３Ｂの上に、例えば厚さが５×１０-3ｍｍ程度のＮｉ膜を形成する。このようにして、電極パッド２及び第１の保護膜３におけるパッド部３Ｂの上に、Ｎｉを含むアンダーバリアメタル膜５を形成する。このとき、アンダーバリアメタル膜５の側部５ｐが、第１の保護膜３におけるパッド部３Ｂの外側面Ｓ3B上に位置するように、アンダーバリアメタル膜５を形成する。またこのとき、アンダーバリアメタル膜５の側面が、上方から下方に広がるテーパー面となるように、アンダーバリアメタル膜５を形成する。アンダーバリアメタル膜５の厚さＴ5は、例えば１×１０-3ｍｍ〜７×１０-3ｍｍ程度であることが好ましい。
次に、図４(d) に示すように、アンダーバリアメタル膜５と対応する開口部を有し且つ厚さが例えば０．０２ｍｍ〜０．０４ｍｍ程度の金属製の印刷用マスク（図示省略）を用いて、例えばゴム製又は金属製のスキージ（図示省略）により、アンダーバリアメタル膜５の上に、フラックス（図示省略）を印刷する。その後、アンダーバリアメタル膜５と対応する開口部を有する搭載用マスク（図示省略）を用いて、アンダーバリアメタル膜５の上に、フラックスを介して、例えばボール形状のバンプを搭載する。その後、熱処理により、バンプを再溶融（リフロー）し、バンプ６をアンダーバリアメタル５膜に接合する。このように、ボールマウント法により、アンダーバリアメタル膜５の上に、フラックスを介して、バンプ６を形成する。このとき、バンプ６におけるアンダーバリアメタル膜５と接触する側部６ｐが、第１の保護膜３におけるパッド部３Ｂの外側面Ｓ3B上に位置するように、バンプ６を形成する。言い換えれば、バンプ６の側部６ｐが、アンダーバリアメタル膜５の側部（図４(c)：５ｐ参照）に位置するように、バンプ６を形成する。
ここで、フラックスは、バンプの保持、及びバンプのリフロー時での酸化膜の除去という２つの機能を主に有する。このため、フラックスとして、例えばロジン系フラックス又は水溶性フラックス等を用いることが好ましく、特に、ハロゲンフリータイプのロジン系フラックスを用いることが好ましい。
またここで、バンプ６の材料として、例えばＳｎ、Ａｇ又はＣｕ等のはんだ材料を用いることが好ましい。バンプ６の形状がボール形状である場合、バンプ６の幅Ｗ6は、例えば０．０７ｍｍ〜０．１２５ｍｍ程度であることが好ましい。また、バンプの形状が方形状である場合、バンプの長手方向の幅と短手方向の幅との平均値が、例えば０．０７ｍｍ〜０．１２５ｍｍ程度であることが好ましい。
次に、洗浄により、フラックスの残渣、例えば、バンプ６の側部６ｐの周囲に残留するフラックスの残渣を除去する。このとき、アンダーバリアメタル膜５の側部５ｐ及びバンプ６の側部６ｐが、第１の保護膜３におけるパッド部３Ｂの外側面Ｓ3B上に位置している。このため、バンプ６の側部６ｐの周囲に、良好な空間Ｓを確保することができる。言い換えれば、図５に示すように、例えば、第１の保護膜３におけるパッド部３Ｂとバンプ６との間に、フラックスの残渣が入り込む間隙ｓが形成されることがない。このため、バンプ６の側部６ｐの周囲に残留するフラックスの残渣を効果的に除去することができる。
以上のようにして、本実施形態に係る半導体チップを製造することができる。
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図３を参照しながら説明する。
まず、図３に示すように、実装基板８の上に、半導体チップを実装する。その後、実装基板８と半導体チップとの間に、例えばアンダーフィルからなる封止樹脂７を充填する。このとき、フラックスの残渣が効果的に除去された空間（図４(d)：Ｓ参照）に、封止樹脂７を効果的に充填することができるため、バンプ６の側部（図４(d)：６ｐ参照）の周囲に、封止樹脂７を良好に充填することができる。
本実施形態によると、アンダーバリアメタル膜５の側部５ｐ及びバンプ６の側部６ｐが、第１の保護膜３におけるパッド部３Ｂの外側面Ｓ3B上に位置している。このため、バンプ６の側部６ｐの周囲に、フラックスの残渣が入り込む間隙（図５：ｓ参照）が形成されることがないため、フラックスの残渣の除去の際に、バンプ６の側部６ｐの周囲に残留するフラックスの残渣を効果的に除去することができる。このため、バンプ６の側部６ｐの周囲に、フラックスの残渣が残留することを防止することができる。従って、信頼性が高い半導体チップを実現することができる。
加えて、封止樹脂の充填の際に、フラックスの残渣が効果的に除去されたバンプ６の側部６ｐの周囲に、封止樹脂７を良好に充填することができる。このため、バンプ６の側部６ｐの周囲に残留するフラックスの残渣により、バンプ６の側部６ｐの周囲に、封止樹脂７を良好に充填することができずに充填不良を招くことを防止することができる。従って、信頼性が高い半導体装置を実現することができる。
さらに、第１の保護膜３を設けることにより、電極パッド２、アンダーバリアメタル膜５及びバンプ６等が、半導体チップから剥離することを防止することができる。加えて、第２の保護膜４を設けることにより、電極パッド２、アンダーバリアメタル膜５及びバンプ６等が、半導体チップから剥離することをさらに防止することができる。
なお、本実施形態では、図４(c) に示すように、例えば無電解ニッケルめっき液への浸漬により、例えば厚さが５×１０-3ｍｍ程度のＮｉ膜を形成し、Ｎｉを含むアンダーバリアメタル膜５を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
第１に例えば、本実施形態と同様に、無電解ニッケルめっき液への浸漬により、厚さが５×１０-3ｍｍ程度のＮｉ膜を形成する。その後、無電解金めっき液への浸漬により、Ｎｉ膜の上に、厚さが５×１０-5ｍｍ程度の金（Ａｕ）膜を形成し、Ｎｉ及びＡｕを含むアンダーバリアメタル膜を形成してもよい。即ち、無電解ニッケルメッキを施した後、無電解金メッキを施す、所謂、フラッシュ金めっきを施してもよい。
第２に例えば、第１の保護膜における基板部の上に、電極パッドと対応する開口部を有するレジストパターンを形成する。その後、レジストパターンをマスクとして、スパッタ又は蒸着等により、レジストパターンの開口部内に露出する電極パッド及び第１の保護膜におけるパッド部の上に、Ｎｉ膜等を形成し、Ｎｉ等を含むアンダーバリアメタル膜を形成してもよい。
なお、本実施形態では、図４(d) に示すように、例えばボールマウント法により、アンダーバリアメタル膜５の上に、バンプ６を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、めっき法又はディスペンス法等により、アンダーバリアメタル膜の上に、バンプを形成してもよい。
また、本実施形態では、第２の保護膜４の材料として、ポリイミドを用いた場合を具体例に挙げて説明したが、ポリイミドに代えて、例えばベンゾオキサゾール又はシリコーン系の樹脂等を用いてもよい。
また、本実施形態では、第１の保護膜３の上に、第２の保護膜４を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
本発明は、バンプの側部の周囲に、フラックスの残渣が残留することを防止することができ、半導体チップ及び該半導体チップを備えた半導体装置に有用である。
１ 基板
２ 電極パッド
３ 第１の保護膜
３Ａ 基板部
３Ｂ パッド部
３ｏ 第１の開口部
４ 第２の保護膜
４ｏ 第２の開口部
５ アンダーバリアメタル膜
６ バンプ
７ 封止樹脂
８ 実装基板
Ｓ3B 外側面
５ｐ アンダーバリアメタル膜の側部
６ｐ バンプの側部
Ｓ 空間
Ｗ2，Ｗ4o，Ｗ6 幅
Ｔ5 厚さ
ｓ 間隙

Claims (7)

  1. 基板と、
    前記基板の上に形成された電極パッドと、
    前記基板及び電極パッドの周縁部の上に形成され、前記電極パッドの中央部を露出する第１の開口部を有する第１の保護膜と、
    前記電極パッドの中央部、及び第１の保護膜における前記第１の開口部の周縁に位置する部分の上に形成されたアンダーバリアメタル膜と、
    前記アンダーバリアメタル膜の上に形成されたバンプとを備え、
    前記第１の保護膜は、
    前記基板の上面に形成された基板部と、
    前記電極パッドの側面及び前記電極パッドの上面における周縁部に形成されたパッド部とを有し、
    前記アンダーバリアメタル膜における前記第１の保護膜と接触する側部、及び前記バンプにおける前記アンダーバリアメタル膜と接触する側部が、前記第１の保護膜における前記パッド部の外側面上に位置していることを特徴とする半導体チップ。
  2. 前記アンダーバリアメタル膜の側面は、上方から下方に広がるテーパー面であり、
    前記バンプは、前記アンダーバリアメタル膜の側面及び上面を覆うように形成されていることを特徴とする請求項１に記載の半導体チップ。
  3. 前記第１保護膜の上に形成され、第２の開口部を有する第２の保護膜をさらに備えていることを特徴とする請求項１又は２に記載の半導体チップ。
  4. 前記第２の保護膜は、ポリイミドからなることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体チップ。
  5. 前記第１の保護膜は、窒化ケイ素からなることを特徴とする請求項１〜４のうちいずれか１項に記載の半導体チップ。
  6. 前記電極パッドは、格子状に配列されていることを特徴とする請求項１〜５のうちいずれか１項に記載の半導体チップ。
  7. 請求項１〜６のうちいずれか１項に記載の半導体チップと、
    前記半導体チップが実装された実装基板とを備え、
    前記実装基板と前記半導体チップとの間には、封止樹脂が充填されていることを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013229491A (ja) * 2012-04-26 2013-11-07 Kyocera Corp 電極構造、半導体素子、半導体装置、サーマルヘッドおよびサーマルプリンタ
JP2019147353A (ja) * 2018-02-28 2019-09-05 キヤノン株式会社 液体吐出ヘッド用基板の製造方法
CN113841233A (zh) * 2019-05-14 2021-12-24 株式会社电装 半导体模组

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0477230U (ja) * 1990-11-16 1992-07-06
JP3373752B2 (ja) * 1997-03-18 2003-02-04 株式会社東芝 半導体装置
DE69811296D1 (de) * 1997-07-11 2003-03-20 Bosch Gmbh Robert Erhöhte Haftung der Unterseitenbeschichtung von Flip-Chips
JP2003037129A (ja) * 2001-07-25 2003-02-07 Rohm Co Ltd 半導体装置およびその製造方法
JP2005116632A (ja) * 2003-10-03 2005-04-28 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2009064812A (ja) * 2007-09-04 2009-03-26 Panasonic Corp 半導体装置の電極構造およびその関連技術

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013229491A (ja) * 2012-04-26 2013-11-07 Kyocera Corp 電極構造、半導体素子、半導体装置、サーマルヘッドおよびサーマルプリンタ
JP2019147353A (ja) * 2018-02-28 2019-09-05 キヤノン株式会社 液体吐出ヘッド用基板の製造方法
US10882318B2 (en) 2018-02-28 2021-01-05 Canon Kabushiki Kaisha Method of manufacturing semiconductor substrate and method of manufacturing substrate for liquid ejection head
CN113841233A (zh) * 2019-05-14 2021-12-24 株式会社电装 半导体模组
CN113841233B (zh) * 2019-05-14 2023-08-15 株式会社电装 半导体模组

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