JP2011119587A - Method for manufacturing semiconductor device, and the semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体素子の製造方法及び半導体素子に関するものである。 The present invention relates to a method for manufacturing a semiconductor element and a semiconductor element.
近年の多層配線構造の半導体素子において、高集積化及び高性能化を実現するために、金属配線の微細化及び薄膜化が進んでいる。 In recent years, in semiconductor elements having a multilayer wiring structure, miniaturization and thinning of metal wiring have been advanced in order to realize high integration and high performance.
半導体素子のチップ面積を縮小するためは、金属配線の幅を小さくすることが有効である。例えば図９（Ａ）に示すように、半導体回路が形成された回路層１００上に形成された金属配線１０２の幅を、同図（Ｂ）に示すように小さくすることで、チップ面積を小さくすることができる。また、金属配線１０２の幅を小さくする場合、同図（Ｂ）に示すように、各金属配線１０２間の間隔も小さくするのが通常である。
In order to reduce the chip area of the semiconductor element, it is effective to reduce the width of the metal wiring. For example, as shown in FIG. 9A, the chip area is reduced by reducing the width of the
しかしながら、各金属配線１０２の幅を小さくすると共に各金属配線１０２間の間隔を小さくすると、金属配線１０２のアスペクト比（金属配線の高さ／金属配線の幅）が大きくなり、各金属配線１０２間に絶縁膜１０４を埋め込むのが困難になり、同図（Ｂ）に示すように、絶縁膜１０４内にボイド（空隙）１０６が発生してしまうという不具合が生じる。
However, if the width of each
この問題を解決するためには、金属配線１０２のアスペクト比を小さくする必要があるが、金属配線１０２の幅を大きくするとチップ面積が大きくなってしまうため、例えば同図（Ｃ）に示すように、金属配線１０２の高さを低くするのが通常である。
In order to solve this problem, it is necessary to reduce the aspect ratio of the
しかしながら、上記のような方法で金属配線１０２の高さを低くし過ぎると、今度は金属配線１０２のＥＭ（エレクトロマイグレーション）耐性が劣化してしまう。
However, if the height of the
ＥＭとは、金属配線中に電流を流すと、電子が移動する方向へ金属原子が押しやられ、金属原子そのものが移動してしまう現象のことである。例えば、金属配線がアルミニウム（Ａｌ）から成る場合、図１０に示すように、Ａｌ原子１０８が電子１１０に押されて移動してしまう。
EM is a phenomenon in which when a current is passed through a metal wiring, metal atoms are pushed in the direction in which electrons move, and the metal atoms themselves move. For example, when the metal wiring is made of aluminum (Al), the
このため、移動した金属原子がもともと存在していた領域にはボイドが発生し、やがて断線に至ってしまう。例えば図１１（Ａ）に示すように、下層配線１１２と上層配線１１４とがビアホール１１６によって接続された多層配線構造の場合、下層配線１１２からビアホール１１６を通って上層配線１１４に電流を流し続けると、同図（Ｂ）に示すように、上層配線１１４の電子が流れる図中矢印Ａ方向の上流側の金属原子が電子によって下流側に押しやられるため、上層配線１１４の上流側に金属原子が存在しないボイド領域１１８が発生し、断線に至る。
For this reason, a void is generated in a region where the moved metal atom originally exists, and eventually the wire breaks. For example, as shown in FIG. 11A, in the case of a multilayer wiring structure in which the lower layer wiring 112 and the
一方、図１２に示した金属配線の長さ（横軸）と平均寿命（縦軸）との関係に表わされるように、金属配線の長さを短くすると、ＥＭ耐性が向上し、配線寿命が延びることが知られている。これは、配線長が短くなると、電子に押しやられたＡｌ原子の移動先がないため、移動方向と逆方向にＡｌ原子が戻ってくるという現象のためであり、バックフロー効果と呼ばれている。 On the other hand, as shown in the relationship between the length of metal wiring (horizontal axis) and the average life (vertical axis) shown in FIG. 12, when the length of the metal wiring is shortened, the EM resistance is improved and the wiring life is shortened. It is known to extend. This is due to the phenomenon that when the wiring length is shortened, there is no destination for the Al atoms that are pushed by the electrons, so the Al atoms return in the direction opposite to the movement direction, which is called the backflow effect. .
例えば図１３（Ａ）〜（Ｃ）に示すように、上層配線１１４の長さが短くなるに従って、図中矢印Ｂ方向の長さで示すように、バックフロー効果によって戻るＡｌ原子の量が多くなる。このため、金属原子が存在しないボイド（空隙）が発生するボイド領域１１８が小さくなる。
For example, as shown in FIGS. 13A to 13C, as the length of the
従って、上層配線１１４の配線長を、バックフロー効果を有する長さにすることにより、ＥＭ耐性を向上させ、配線寿命を延ばすことができる。例えば、図１４（Ａ）に示すような配線構造ではなく、同図（Ｂ）に示すように、上層配線１１４を、バックフロー効果を有する長さに分割し、分割上層配線１１４Ａ〜１１４Ｃを、同様に下層配線１１２をバックフロー効果を有する長さに分割した分割下層配線１１２Ａ〜１１２Ｄとビアホール１１６を介して接続することにより、配線寿命を延ばすことができる。同図（Ｂ）に示すような配線構造は、例えば特許文献１に開示されている。
Therefore, by setting the wiring length of the
しかしながら、図１４（Ｂ）に示したような配線構造では、配線抵抗が増大してしまう、という問題があった。以下、この問題について説明する。 However, the wiring structure as shown in FIG. 14B has a problem that the wiring resistance increases. Hereinafter, this problem will be described.
例えば配線にＡｌを用いる場合、図１５に示すように、下層配線１１２は、Ｔｉ及びＴｉＮが積層されたバイメタル層１１２Ａと、アルミニウムから成る配線層１１２Ｂと、Ｔｉ及びＴｉＮが積層されたバイメタル層１１２Ｃと、がこの順で積層された構成とされ、上層配線１１４も同様に、Ｔｉ及びＴｉＮが積層されたバイメタル層１１４Ａと、アルミニウムから成る配線層１１４Ｂと、Ｔｉ及びＴｉＮが積層されたバイメタル層１１４Ｃと、がこの順で積層された構成の構成である。また、ビアホール１１６は、例えばタングステン（Ｗ）から成る。
For example, when Al is used for the wiring, as shown in FIG. 15, the
この場合、電子がＡ点からＢ点へ移動しようとすると、Ａｌ、Ｔｉ、ＴｉＮ、Ｗ、Ｔｉ、ＴｉＮ、Ａｌの順で通過するため、異種金属界面を６回通過することとなる。一般に、異種金属界面には接触抵抗と呼ばれる抵抗が存在し、その抵抗値は各金属単体よりも大きい。従って、異種金属界面を電子が通過する回数が多い程、全体の配線の抵抗値が大きくなってしまう。 In this case, when electrons attempt to move from point A to point B, they pass in the order of Al, Ti, TiN, W, Ti, TiN, and Al, and therefore pass through the dissimilar metal interface six times. In general, there is a resistance called contact resistance at the interface between different metals, and the resistance value is larger than that of each metal alone. Therefore, the greater the number of times electrons pass through the dissimilar metal interface, the greater the resistance value of the entire wiring.
図１４（Ａ）に示す配線構造では、Ｃ点からＤ点へ電子が移動する際に、電子がビアホール１１６を通過する回数は２回であるが、同図（Ｂ）に示す配線構造では、Ｃ点からＤ点へ電子が移動する際に、電子がビアホール１１６を通過する回数は６回であるため、同図（Ａ）の配線構造と比較して抵抗値は大きくなる。また、抵抗値が高い部分では発熱作用も大きくなるため、ＥＭ耐性がさらに劣化し、配線寿命が短くなってしまう。
In the wiring structure shown in FIG. 14A, when electrons move from the point C to the point D, the number of times the electrons pass through the
さらに、図１４（Ｂ）に示す配線構造では、上層配線１１４と下層配線１１２とが重複する領域Ｘが同図（Ａ）に示す配線構造の場合よりも多くなるため、電子がＣ点からＤ点まで移動する距離が長くなり、全体の配線長が長くなってしまう、という問題もある。
Further, in the wiring structure shown in FIG. 14B, the region X where the upper layer wiring 114 and the
本発明は、上述した課題を解決するために提案されたものであり、エレクトロマイグレーションによる配線寿命の劣化を抑えると共に、配線間の抵抗が増加するのを抑えることができる半導体素子の製造方法及び半導体素子を提供することである。 The present invention has been proposed in order to solve the above-described problems, and a semiconductor device manufacturing method and a semiconductor capable of suppressing deterioration in wiring life due to electromigration and suppressing increase in resistance between wirings. It is to provide an element.
上記目的を達成するために、請求項１記載の発明の半導体素子の製造方法は、バックフロー効果を有する予め定めた長さに分割された複数の分割金属配線から成る金属配線を、半導体回路が形成された回路層上に形成された絶縁膜上に予め定めた配線パターンに従って形成する金属配線形成工程と、前記複数の分割金属配線間にバリアメタルを形成するバリアメタル形成工程と、を有することを特徴とする。 In order to achieve the above object, according to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising: a semiconductor circuit comprising a plurality of divided metal wires divided into predetermined lengths having a backflow effect; A metal wiring forming step of forming a predetermined wiring pattern on an insulating film formed on the formed circuit layer; and a barrier metal forming step of forming a barrier metal between the plurality of divided metal wirings. It is characterized by.
また、請求項２記載の発明は、金属配線形成工程が、前記絶縁膜上に、アルミニウム（Ａｌ）から成るアルミニウム膜がチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の少なくとも一方から成るバリアメタル膜で挟まれるように積層された金属配線層を形成する工程と、バックフロー効果を有する予め定めた長さに分割された複数の分割金属配線が前記配線パターンに従って形成されるように、前記金属配線層をエッチングする工程と、を含むことを特徴とする。 According to a second aspect of the present invention, in the metal wiring forming step, the aluminum film made of aluminum (Al) is a barrier metal film made of at least one of titanium (Ti) and titanium nitride (TiN) on the insulating film. Forming the metal wiring layer laminated so as to be sandwiched, and the metal wiring layer so that a plurality of divided metal wirings divided into predetermined lengths having a backflow effect are formed according to the wiring pattern And a step of etching.
また、請求項３記載の発明は、金属配線形成工程が、前記配線パターンに応じた溝を前記絶縁膜上に形成する工程と、前記溝の内壁に、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）の少なくとも一方から成るバリアメタルを形成する工程と、前記溝にＣｕ（銅）を形成する工程と、を含むことを特徴とする。 According to a third aspect of the present invention, the metal wiring forming step includes a step of forming a groove corresponding to the wiring pattern on the insulating film, and tantalum (Ta) and tantalum nitride (TaN) on the inner wall of the groove. A step of forming a barrier metal made of at least one of the above, and a step of forming Cu (copper) in the groove.
請求項４記載の発明の半導体素子は、半導体回路が形成された回路層上に形成された絶縁膜上に予め定めた配線パターンで形成された金属配線が、バックフロー効果を有する予め定めた長さに分割された複数の分割金属配線から成り、かつ、各分割金属配線間にバリアメタルが形成されたことを特徴とする。 According to a fourth aspect of the present invention, there is provided a semiconductor element having a predetermined length in which a metal wiring formed in a predetermined wiring pattern on an insulating film formed on a circuit layer on which a semiconductor circuit is formed has a backflow effect. It consists of a plurality of divided metal wirings, and a barrier metal is formed between the divided metal wirings.
また、請求項５記載の発明は、前記金属配線の側壁に、前記各分割金属配線間に形成されたバリアメタルと同一部材のバリアメタルが形成されたことを特徴とする。 The invention according to claim 5 is characterized in that a barrier metal of the same member as the barrier metal formed between the divided metal wirings is formed on the side wall of the metal wiring.
また、請求項６記載の発明は、前記バリアメタル材が、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の少なくとも一方から成り、前記分割金属配線が、アルミニウム（Ａｌ）から成る配線層が前記各分割金属配線間に形成されたバリアメタルと同一部材のバリアメタルで挟まれるように積層されたことを特徴とする。 According to a sixth aspect of the present invention, the barrier metal material is made of at least one of titanium (Ti) and titanium nitride (TiN), and the divided metal wiring is a wiring layer made of aluminum (Al). It is characterized by being laminated so as to be sandwiched between barrier metals formed of the same member as the barrier metal formed between the metal wirings.
また、請求項７記載の発明は、前記バリアメタル材が、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）の少なくとも一方から成り、前記分割金属配線が、前記配線パターンに応じて前記絶縁膜上に形成された溝の内壁に形成された、前記各分割金属配線間に形成されたバリアメタルと同一部材のバリアメタルと、前記溝に形成されたＣｕ（銅）と、から成ることを特徴とする。 According to a seventh aspect of the invention, the barrier metal material is made of at least one of tantalum (Ta) and tantalum nitride (TaN), and the divided metal wiring is formed on the insulating film according to the wiring pattern. A barrier metal made of the same member as the barrier metal formed between the divided metal wirings formed on the inner wall of the groove formed, and Cu (copper) formed in the groove.
本発明によれば、エレクトロマイグレーションによる配線寿命の劣化を抑えると共に、配線間の抵抗が増加するのを抑えることができる、という効果を有する。 ADVANTAGE OF THE INVENTION According to this invention, while suppressing the deterioration of the wiring lifetime by electromigration, it has the effect that it can suppress that resistance between wiring increases.
以下、本発明の一例である実施形態について図面を参照しつつ説明する。なお、実質的に同様の機能を有する部材には、全図面を通して同じ符号を付与し、重複する説明は省略する場合がある。 Hereinafter, an embodiment which is an example of the present invention will be described with reference to the drawings. In addition, the same code | symbol is provided to the member which has the substantially same function through all the drawings, and the overlapping description may be abbreviate | omitted.
（第１実施形態） (First embodiment)
第１実施形態では、半導体素子の金属配線がＡｌを主成分として構成された場合の半導体素子の多層配線構造及び製造方法について説明する。 In the first embodiment, a multilayer wiring structure and a manufacturing method of a semiconductor element when the metal wiring of the semiconductor element is composed mainly of Al will be described.
図１〜図３には、本実施形態に係る半導体素子の製造工程のうち、金属配線の形成工程について概略的に示した。本実施形態では、いわゆるフォトリソグラフィ法を用いて金属配線を形成する。 1 to 3 schematically show a metal wiring formation step in the manufacturing process of the semiconductor device according to the present embodiment. In this embodiment, the metal wiring is formed by using a so-called photolithography method.
まず、図１（Ａ）に示すように、半導体ウエハに形成された半導体回路（詳細は図示省略）が形成された回路層１０上に、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）がこの順で積層されたバリアメタル層１２、アルミニウム（Ａｌ）を主成分とする配線層１４、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）がこの順で積層されたバリアメタル層１６がこの順で積層された下層配線１８をＰＶＤ（物理気相成長）法等の公知の手法によって形成する。
First, as shown in FIG. 1A, titanium (Ti) and titanium nitride (TiN) are arranged in this order on a
次に、公知のフォトリソグラフィ法により、配線パターンを形成する。すなわち、下層配線１８上に、図示しないレジストを塗布し、所望の配線パターンに従って露光し、エッチングすることにより、余分な配線を除去し、残存したレジストを除去する。これにより、図１（Ｂ）に示すように、所望の配線パターンに従った下層配線が形成される。本実施形態では、一例として、両端に下層配線１８Ａ、１８Ｂが形成された場合を示している。
Next, a wiring pattern is formed by a known photolithography method. That is, a resist (not shown) is applied on the lower layer wiring 18, exposed according to a desired wiring pattern, and etched to remove excess wiring and the remaining resist. Thereby, as shown in FIG. 1B, a lower layer wiring according to a desired wiring pattern is formed. In the present embodiment, as an example, a case where
次に、図１（Ｃ）に示すように、下層配線１８上に、例えばシリコン酸化膜（ＳｉＯ２）等から成る絶縁膜２０をＣＶＤ法等の公知の手法により形成し、その後、下層配線１８Ａ、１８Ｂの一端側に相当する位置に、下層配線１８Ａ、１８Ｂと、後述する上層配線とを電気的に接続するためのビアホールを形成するための孔２２Ａ、２２Ｂを形成する。
Next, as shown in FIG. 1C, an insulating
そして、図２（Ｄ）に示すように、孔２２Ａ、２２Ｂの内壁に、バリアメタル層１６の上層と同一部材のＴｉＮから成る密着層２４を形成した後、タングステン（Ｗ）を孔２２Ａ、２２Ｂに埋め込むことにより、ビアホール２６Ａ、２６Ｂを形成する。
Then, as shown in FIG. 2D, after forming an
次に、図２（Ｅ）に示すように、ビアホール２６Ａ、２６Ｂが形成された絶縁膜２０上に、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）がこの順で積層されたバリアメタル層２８、アルミニウム（Ａｌ）を主成分とする配線層３０、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）がこの順で積層されたバリアメタル層３２がこの順で積層された上層配線３４をＰＶＤ（物理気相成長）法等の公知の手法によって形成する。
Next, as shown in FIG. 2E, a
次に、上層配線３４が、複数の分割配線に分割されるように、フォトリソグラフィ法によりパターンニングする。すなわち、上層配線３４上に図示しないレジストを塗布し、所望の分割パターンに従って露光し、エッチングすることにより、余分な配線を除去し、残存したレジストを除去する。これにより、図２（Ｆ）に示すように、上層配線３４が、複数の分割配線３４Ａ〜３４Ｄに分割される。
Next, patterning is performed by photolithography so that the
このとき、各分割配線３４Ａ〜３４Ｄの配線長Ｌは、前述したバックフロー効果を有する長さのうち、例えば最大の長さに設定される。これにより、分割数を極力少なくすることができる。また、各分割配線３４Ａ〜３４Ｄ間の間隔ｄは、フォトリソグラフィ法によりパターンニングできる範囲で例えば最小の間隔とすることが好ましい。
At this time, the wiring length L of each of the divided
次に、図３（Ｇ）に示すように、上層配線３４を全て覆うように、且つ、各分割配線３４Ａ〜３４Ｄ間が埋められるように、チタン（Ｔｉ）３６Ａ、窒化チタン（ＴｉＮ）３６Ｂがこの順で積層されたバリアメタル層３６を例えばＣＶＤ法等により形成する。これにより、各分割配線３４Ａ〜３４Ｄ間には、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）で埋められる。
Next, as shown in FIG. 3G, titanium (Ti) 36A and titanium nitride (TiN) 36B are formed so as to cover all the upper-
最後に、図１（Ｈ）に示すように、分割配線３４Ａ〜３４Ｄ上及び分割配線が形成されていない絶縁膜２０上のバリアメタルを、例えば、いわゆるエッチバック法により除去する。すなわち、両端の分割配線３４Ａ、３４Ｄの側壁に形成されたバリアメタルのみを残して、他のバリアメタルを除去する。
Finally, as shown in FIG. 1H, the barrier metal on the divided
このような配線構造とすることにより、図４に示すように、電子が例えば分割配線３４Ａ、３４Ｂ間を図中矢印方向に移動する場合、Ａｌ、Ｔｉ、ＴｉＮ、Ｔｉ、Ａｌの順で通過するため、異種金属界面を通過する回数は４回となる。そして、図３（Ｈ）に示すように、下層配線１８から上層配線３４へ、又は上層配線３４から下層配線１８へ移動する箇所は２箇所あり、分割配線間を移動する箇所は３箇所あることから、Ｃ点からＤ点へ移動する際に異種金属界面を通過する回数は、２（箇所）×６（界面）＋３（箇所）×４（界面）＝２４回となる。
With such a wiring structure, as shown in FIG. 4, when electrons move, for example, between the divided
これに対し、従来の配線構造では、図１４（Ｂ）に示すように、下層配線から上層配線へ、又は上層配線から下層配線へ移動する箇所は６箇所あることから、Ｃ点からＤ点へ移動する際に異種金属界面を通過する回数は、６（箇所）×６（界面）＝３６回となる。 On the other hand, in the conventional wiring structure, as shown in FIG. 14B, since there are six places that move from the lower layer wiring to the upper layer wiring or from the upper layer wiring to the lower layer wiring, from the C point to the D point. The number of passes through the dissimilar metal interface when moving is 6 (locations) × 6 (interface) = 36 times.
このように、図３（Ｈ）に示すような配線構造とすることによって、電子が異種金属界面を通過する回数を減らすことができるので、配線の電気抵抗が増加するのを抑えることができる。また、金属界面で発生するジュール熱の発生を抑制することができるため、ＥＭ耐性を向上させることができる。 In this manner, with the wiring structure as illustrated in FIG. 3H, the number of times electrons pass through the dissimilar metal interface can be reduced, so that an increase in electrical resistance of the wiring can be suppressed. Moreover, since generation | occurrence | production of the Joule heat which generate | occur | produces in a metal interface can be suppressed, EM tolerance can be improved.
また、図１４（Ｂ）に示す従来の配線構造では、上層配線と下層配線とが重複する領域Ｘが６箇所あるが、図３（Ｈ）に示す配線構造では、２箇所だけであるため、Ｃ点からＤ点までのトータルの配線の長さを短縮することができる。 Further, in the conventional wiring structure shown in FIG. 14B, there are six regions X where the upper layer wiring and the lower layer wiring overlap, but in the wiring structure shown in FIG. The total wiring length from point C to point D can be shortened.
さらに、上層配線の側壁にバリアメタルが形成されるので、上層配線の横方向に対する信頼性を向上させることができる。すなわち、配線の欠損やサイドヒロックの発生を抑制することができる。 Further, since the barrier metal is formed on the side wall of the upper layer wiring, the reliability of the upper layer wiring in the lateral direction can be improved. That is, it is possible to suppress the occurrence of wiring defects and side hillocks.
なお、本実施形態では、バリアメタルをＴｉ及びＴｉＮを積層した構造とした場合について説明したが、何れか一方でもよい。ただし、Ｔｉのみだと電気抵抗が高くなる場合があり、ＴｉＮのみだとＡｌと化学反応して電気抵抗が高くなる場合があるので、Ｔｉ及びＴｉＮを積層した構造とすることが好ましい。 In the present embodiment, the case where the barrier metal has a structure in which Ti and TiN are stacked has been described, but either one may be used. However, if Ti alone is used, the electrical resistance may be high, and if TiN alone is used, the electrical resistance may increase due to a chemical reaction with Al. Therefore, a structure in which Ti and TiN are stacked is preferable.
（第２実施形態） (Second Embodiment)
次に、本発明の第２実施形態について説明する。 Next, a second embodiment of the present invention will be described.
第２実施形態では、半導体素子の金属配線がＣｕを主成分として構成された場合の半導体素子の多層配線構造及び製造方法について説明する。 In the second embodiment, a multilayer wiring structure and a manufacturing method of a semiconductor element when the metal wiring of the semiconductor element is composed mainly of Cu will be described.
図５〜図７には、本実施形態に係る半導体素子の製造工程のうち、金属配線の形成工程について概略的に示した。本実施形態では、いわゆるダマシン法により金属配線を形成する。 5 to 7 schematically show a metal wiring forming step in the manufacturing process of the semiconductor device according to the present embodiment. In this embodiment, metal wiring is formed by a so-called damascene method.
まず、図５（Ａ）に示すように、半導体ウエハに形成された半導体回路（詳細は図示省略）が形成された回路層４０上に、例えばシリコン酸化膜（ＳｉＯ２）等から成る絶縁膜４２をＣＶＤ法等の公知の手法により形成する。
First, as shown in FIG. 5A, an insulating
次に、ダマシン法により予め定めた配線パターンに従って下層配線を形成すべき箇所に溝を形成する。本実施形態では、一例として図５（Ｂ）に示すように、両端に溝４４Ａ、４４Ｂを形成する。
Next, a groove is formed at a position where a lower layer wiring is to be formed according to a predetermined wiring pattern by the damascene method. In this embodiment, as an example, as shown in FIG. 5B,
そして、図５（Ｃ）に示すように、溝４４Ａ、４４Ｂに、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）がこの順で積層されたバリアメタル層４６、銅（Ｃｕ）を主成分とする配線層４８、窒化タンタル（ＴａＮ）から成るバリアメタル層５０、がこの順で積層された下層配線５２をめっき法やＣＶＤ（化学気相成長）法等の公知の手法によって形成する。
Then, as shown in FIG. 5C, a
次に、図６（Ｄ）に示すように、下層配線５２上に、例えばシリコン酸化膜（ＳｉＯ２）等から成る絶縁膜５４をＣＶＤ法等の公知の手法により形成し、その後、下層配線５２と上層配線とを接続するためのビアホールを形成すべき位置に孔５４Ａ、５４Ｂを形成する。
Next, as shown in FIG. 6D, an insulating
そして、図６（Ｅ）に示すように、孔５４Ａ、５４Ｂが形成された絶縁膜５４上に、例えばシリコン酸化膜（ＳｉＯ２）等から成る絶縁膜５６をＣＶＤ法等の公知の手法により形成し、その後、予め定めた配線パターンに従って、複数の分割配線形成用の溝５６Ａ〜５６Ｄを形成する。これにより、本実施形態においては溝５６Ａと孔５４Ａ、溝５６Ｄと孔５４Ｂとがそれぞれ繋がる。
Then, as shown in FIG. 6E, an insulating
このとき、分割配線が形成される溝５６Ａ〜溝５６Ｄの長さＬは、バックフロー効果を有する長さのうち、例えば最大の長さに設定される。これにより、分割数を極力少なくすることができる。また、各溝間の間隔ｄは、ダマシン法によりパターンニングできる範囲で例えば最小の間隔とすることが好ましい。
At this time, the length L of the
次に、図６（Ｆ）に示すように、形成された溝５６Ａ及び孔５４Ａ、溝５６Ｂ及び孔Ｂ、溝５６Ｂ、５６Ｃの内壁に、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）がこの順で積層されたバリアメタル膜５８を形成する。
Next, as shown in FIG. 6F, tantalum (Ta) and tantalum nitride (TaN) are formed in this order on the inner walls of the formed
そして、図７（Ｇ）に示すように、バリアメタル膜５８が形成された溝５６Ａ及び孔５４Ａ、溝５６Ｄ及び孔５４Ｂ、溝５６Ｂ、５６Ｃに、銅（Ｃｕ）を埋め込む。これにより、分割配線６０Ａ〜６０Ｄから成る上層配線６０及びビアホール６２Ａ、６２Ｂが形成される。
Then, as shown in FIG. 7G, copper (Cu) is embedded in the
次に、図７（Ｈ）に示すように、上層配線６０が形成された配線層上の余分な絶縁膜５６を例えばドライエッチングにより除去する。
Next, as shown in FIG. 7H, the excess insulating
そして、図７（Ｉ）に示すように、上層配線６０を全て覆うように、且つ、各分割配線間が埋められるように、タンタル（Ｔａ）から成るバリアメタル層６４を例えばＣＶＤ法等により形成する。これにより、各分割配線間には、タンタル（Ｔａ）で埋められる。
Then, as shown in FIG. 7 (I), a
最後に、図８（Ｊ）に示すように、分割配線６０Ａ〜６０Ｄ上及び各分割配線が形成されていない絶縁膜５４上のバリアメタルを、例えば、いわゆるエッチバック法により除去する。すなわち、両端の分割配線６０Ａ、６０Ｂの側壁に形成されたバリアメタルのみを残して、他のバリアメタルを除去する。
Finally, as shown in FIG. 8J, the barrier metal on the divided
このような配線構造とすることにより、電子が分割配線間を移動する場合、Ｃｕ、ＴａＮ、Ｔａ、ＴａＮ、Ｃｕの順で通過するため、異種金属界面を通過する回数は４回となる。そして、下層配線５２から上層配線６０へ、又は上層配線６０から下層配線５２へ移動する箇所は２箇所あり、分割配線間を移動する箇所は３箇所あることから、Ｃ点からＤ点へ移動する際に異種金属界面を通過する回数は、２（箇所）×４（界面）＋３（箇所）×４（界面）＝２０回となる。
With such a wiring structure, when electrons move between the divided wirings, Cu, TaN, Ta, TaN, and Cu pass in this order, so the number of times of passing through the dissimilar metal interface is four. Since there are two places that move from the
これに対し、従来の配線構造では、図１４（Ｂ）に示すように、下層配線から上層配線へ、又は上層配線から下層配線へ移動する箇所は６箇所あることから、Ｃ点からＤ点へ移動する際に異種金属界面を通過する回数は、６（箇所）×４（界面）＝２４回となる。 On the other hand, in the conventional wiring structure, as shown in FIG. 14B, since there are six places that move from the lower layer wiring to the upper layer wiring or from the upper layer wiring to the lower layer wiring, from the C point to the D point. The number of passes through the dissimilar metal interface when moving is 6 (locations) × 4 (interface) = 24 times.
このように、図８（Ｊ）に示すような配線構造とすることによって、電子が異種金属界面を通過する回数を減らすことができるので、配線の電気抵抗が増加するのを抑えることができる。また、金属界面で発生するジュール熱の発生を抑制することができるため、ＥＭ耐性を向上させることができる。 In this manner, with the wiring structure as illustrated in FIG. 8J, the number of times electrons pass through the dissimilar metal interface can be reduced, so that an increase in electrical resistance of the wiring can be suppressed. Moreover, since generation | occurrence | production of the Joule heat which generate | occur | produces in a metal interface can be suppressed, EM tolerance can be improved.
また、図１４（Ｂ）に示す従来の配線構造では、上層配線と下層配線とが重複する領域Ｘが６箇所あるが、図８（Ｊ）に示す配線構造では、２箇所だけであるため、Ｃ点からＤ点までのトータルの配線の長さを短縮することができる。 In the conventional wiring structure shown in FIG. 14B, there are six regions X where the upper layer wiring and the lower layer wiring overlap, but in the wiring structure shown in FIG. 8J, there are only two regions X. The total wiring length from point C to point D can be shortened.
さらに、上層配線の側壁にバリアメタルが形成されるので、上層配線の横方向に対する信頼性を向上させることができる。すなわち、配線の欠損やサイドヒロックの発生を抑制することができる。 Further, since the barrier metal is formed on the side wall of the upper layer wiring, the reliability of the upper layer wiring in the lateral direction can be improved. That is, it is possible to suppress the occurrence of wiring defects and side hillocks.
なお、本実施形態では、バリアメタルをＴａ及びＴａＮを積層した構造とした場合について説明したが、何れか一方でもよい。ただし、Ｔａのみだと電気抵抗が高くなる場合があり、ＴａＮのみだとＣｕと化学反応して電気抵抗が高くなる場合があるので、Ｔａ及びＴａＮを積層した構造とすることが好ましい。 In the present embodiment, the case where the barrier metal has a structure in which Ta and TaN are stacked has been described, but either one may be used. However, if only Ta is used, the electrical resistance may be high, and if only TaN is used, the electrical resistance may be increased due to a chemical reaction with Cu. Therefore, a structure in which Ta and TaN are stacked is preferable.
また、上記各実施形態では、上層配線に本発明を適用した場合について説明したが、各配線層に本発明を適用してもよい。また、全ての配線層に本発明を適用するのではなく、ＥＭ耐性が弱く寿命が短いと予測される配線層にのみ本発明を適用し、配線幅が広い層や膜厚が厚い層等のように、ＥＭ耐性が強く寿命が長いと予測される配線層に対しては本発明を適用しないようにしてもよい。 In each of the above embodiments, the case where the present invention is applied to the upper wiring has been described. However, the present invention may be applied to each wiring layer. In addition, the present invention is not applied to all wiring layers, but the present invention is applied only to a wiring layer that is predicted to have a short EM resistance and a short lifetime, such as a wide wiring width layer or a thick film thickness layer. Thus, the present invention may not be applied to a wiring layer that is predicted to have a strong EM resistance and a long life.
また、上記各実施形態では、配線構造が２層構造の場合について説明したが、配線層の数はこれに限られるものではなく、１層構造又は３層以上の構造にも本発明を適用可能であることは言うまでもない。 In each of the above embodiments, the case where the wiring structure has a two-layer structure has been described. However, the number of wiring layers is not limited to this, and the present invention can be applied to a one-layer structure or a structure having three or more layers. Needless to say.
また、配線層やバリアメタルに用いられる部材は、上記各実施形態で説明した部材に限られるものではなく、他の部材を用いても良い。 Moreover, the member used for a wiring layer or a barrier metal is not restricted to the member demonstrated by said each embodiment, You may use another member.
１０ 回路層
１２、１６ バリアメタル層
１４ 配線層
１８ 下層配線
２０ 絶縁膜
２４ 密着層
２６Ａ、２６Ｂ ビアホール
２８、３２ バリアメタル層
３０ 配線層
３４ 上層配線
３４Ａ〜３４Ｄ 分割配線
３６ バリアメタル層
４０ 回路層
４２ 絶縁膜
４６、５０ バリアメタル層
４８ 配線層
５０ バリアメタル層
５２ 下層配線
５４、５６ 絶縁膜
５６Ａ〜５６Ｄ 溝
５６ 絶縁膜
５８ バリアメタル膜
６０ 上層配線
６０Ａ〜６０Ｄ 分割配線
６４ バリアメタル層
DESCRIPTION OF
Claims (7)
前記複数の分割金属配線間にバリアメタルを形成するバリアメタル形成工程と、
を有する半導体素子の製造方法。 A metal wiring composed of a plurality of divided metal wirings divided into predetermined lengths having a backflow effect is formed according to a predetermined wiring pattern on an insulating film formed on a circuit layer on which a semiconductor circuit is formed. Metal wiring formation process;
A barrier metal forming step of forming a barrier metal between the plurality of divided metal wirings;
A method for manufacturing a semiconductor device having
前記絶縁膜上に、アルミニウム（Ａｌ）から成るアルミニウム膜がチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の少なくとも一方から成るバリアメタル膜で挟まれるように積層された金属配線層を形成する工程と、
バックフロー効果を有する予め定めた長さに分割された複数の分割金属配線が前記配線パターンに従って形成されるように、前記金属配線層をエッチングする工程と、
を含む請求項１記載の半導体素子の製造方法。 The metal wiring formation process
Forming a laminated metal wiring layer on the insulating film so that an aluminum film made of aluminum (Al) is sandwiched between barrier metal films made of at least one of titanium (Ti) and titanium nitride (TiN);
Etching the metal wiring layer such that a plurality of divided metal wires divided into predetermined lengths having a backflow effect are formed according to the wiring pattern;
The method for manufacturing a semiconductor device according to claim 1, comprising:
前記配線パターンに応じた溝を前記絶縁膜上に形成する工程と、
前記溝の内壁に、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）の少なくとも一方から成るバリアメタルを形成する工程と、
前記溝にＣｕ（銅）を形成する工程と、
を含む請求項１記載の半導体素子の製造方法。 The metal wiring formation process
Forming a groove corresponding to the wiring pattern on the insulating film;
Forming a barrier metal made of at least one of tantalum (Ta) and tantalum nitride (TaN) on the inner wall of the groove;
Forming Cu (copper) in the groove;
The method for manufacturing a semiconductor device according to claim 1, comprising:
半導体素子。 A metal wiring formed in a predetermined wiring pattern on an insulating film formed on a circuit layer on which a semiconductor circuit is formed is divided from a plurality of divided metal wirings divided into predetermined lengths having a backflow effect. A semiconductor element comprising a barrier metal formed between each divided metal wiring.
請求項４記載の半導体素子。 The semiconductor element according to claim 4, wherein a barrier metal of the same member as the barrier metal formed between the divided metal wirings is formed on a side wall of the metal wiring.
前記分割金属配線が、アルミニウム（Ａｌ）から成る配線層が前記各分割金属配線間に形成されたバリアメタルと同一部材のバリアメタルで挟まれるように積層された
請求項４又は請求項５記載の半導体素子。 The barrier metal material is made of at least one of titanium (Ti) and titanium nitride (TiN),
The said division | segmentation metal wiring was laminated | stacked so that the wiring layer which consists of aluminum (Al) might be pinched | interposed with the barrier metal of the same member as the barrier metal formed between each said division | segmentation metal wiring. Semiconductor element.
前記分割金属配線が、前記配線パターンに応じて前記絶縁膜上に形成された溝の内壁に形成された、前記各分割金属配線間に形成されたバリアメタルと同一部材のバリアメタルと、前記溝に形成されたＣｕ（銅）と、から成る
請求項４又は請求項５記載の半導体素子。 The barrier metal material is made of at least one of tantalum (Ta) and tantalum nitride (TaN),
The divided metal wiring is formed on the inner wall of the groove formed on the insulating film according to the wiring pattern, and the barrier metal of the same member as the barrier metal formed between the divided metal wirings, and the groove The semiconductor element according to claim 4, further comprising Cu (copper) formed on the substrate.
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