JP2011118984A

JP2011118984A - Nonvolatile semiconductor memory device

Info

Publication number: JP2011118984A
Application number: JP2009275468A
Authority: JP
Inventors: Fumitaka Arai; 史隆荒井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-12-03
Filing date: 2009-12-03
Publication date: 2011-06-16

Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory device having improved reliability of data retention. <P>SOLUTION: After a threshold voltage Vth of a memory cell is adjusted within a threshold voltage distribution E, to be set to an erased state, a control circuit writes data. In this case, the data is written by adjusting a threshold voltage Vth to any one of the threshold voltage distribution A<SB>2</SB>-D<SB>2</SB>at final storage processing, after the threshold voltage of a memory cell MC is adjusted within an initial voltage distribution A<SB>1</SB>having a voltage distribution width narrower than the voltage distribution width Vw of the threshold voltage distribution E. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、電気的に書換可能なメモリセルを備えた不揮発性半導体記憶装置に関する。 The present invention relates to a nonvolatile semiconductor memory device including electrically rewritable memory cells.

不揮発性半導体記憶装置（例えばＮＡＮＤ型フラッシュメモリ）は、携帯機器用途などで動画などの大容量データを扱うために応用されている。例えば、１メモリセルに３値、４値以上の情報を記憶できるようにした多値技術を採用した場合には、少ないチップ面積でより多くの情報を記憶できる。このような多値記憶技術では、メモリセルトランジスタの閾値電圧を記憶情報に応じて複数の閾値電圧分布の何れかに制御することで情報を記憶する。今後、１チップの記憶情報量を多くするためには、１メモリセルに対しより多くの情報を記憶する必要があり、また、集積度を向上するため素子のさらなる微細化が必要となる。 Non-volatile semiconductor memory devices (for example, NAND flash memories) are applied to handle large-capacity data such as moving images for portable device applications. For example, when a multi-value technique is adopted in which information of three values, four values or more can be stored in one memory cell, more information can be stored with a small chip area. In such a multi-value storage technique, information is stored by controlling the threshold voltage of the memory cell transistor to one of a plurality of threshold voltage distributions according to the stored information. In the future, in order to increase the amount of information stored in one chip, it is necessary to store more information in one memory cell, and further element miniaturization is required to improve the degree of integration.

素子を微細化すると、メモリセルの素子特性は、イオンインプランテーション工程時における不純物注入量の多少、ゲート長やゲート幅およびその他素子構成要素の膜厚のばらつき、エッチング処理量の大小などの要因で大きく変化する。 When the elements are miniaturized, the element characteristics of the memory cell depend on factors such as the amount of impurity implantation during the ion implantation process, variations in the gate length and width, and other element component film thicknesses, and the amount of etching processing. It changes a lot.

このため、各メモリセル間で素子特性のばらつきを生じ、多数のメモリセルによる閾値分布幅の拡大が避けられない。特に、多値化が進むと記憶ビット数に応じたより広い閾値電圧分布幅が必要となる。メモリセル選択／非選択比が低下するため隣接セル間干渉が強くなり、閾値電圧分布幅が拡大すると、自己電界ばらつき、近接効果ばらつきによるデータ保持の信頼性に劣ってしまう。また、一括消去した後の閾値電圧分布幅も拡大しやすい。すると、再度書き込みするときには閾値電圧分布がメモリ間でオーバーラップしてしまい、これもまたデータ保持の信頼性が劣る要因となっている。 For this reason, variations in element characteristics occur between the memory cells, and an increase in the threshold distribution width due to a large number of memory cells is inevitable. In particular, when multi-value processing proceeds, a wider threshold voltage distribution width corresponding to the number of stored bits is required. If the memory cell selection / non-selection ratio is reduced, the interference between adjacent cells becomes strong, and if the threshold voltage distribution width is widened, the reliability of data retention due to self-field variation and proximity effect variation becomes poor. In addition, the threshold voltage distribution width after batch erasing is easily expanded. Then, when writing again, the threshold voltage distributions overlap between the memories, which is also a factor of inferior data retention reliability.

特開２００８−２５７７８１号公報JP 2008-257781 A

本発明の目的は、データ保持信頼性を向上できるようにした不揮発性半導体記憶装置を提供することにある。 An object of the present invention is to provide a nonvolatile semiconductor memory device capable of improving data retention reliability.

本発明の一態様は、データが消去された消去状態を示す第１閾値電圧分布と前記データが書込みされた複数の書込状態をそれぞれ示す複数の第２閾値電圧分布とが互いに異なり、消去状態では第１閾値電圧分布内、書込状態では複数の第２閾値電圧分布内の何れかに閾値電圧が調整可能に構成されたメモリセルが複数配列されてなるメモリセルアレイと、前記メモリセルアレイ内の複数のメモリセルの閾値電圧を調整することでデータを書込、消去する制御回路と、を備え、前記制御回路は、前記複数のメモリセルの閾値電圧を前記第１閾値電圧分布内に調整してデータ消去した後データを書込むときには、前記第１閾値電圧分布幅よりも狭い電圧分布幅を有する初期電圧分布内に前記メモリセルの閾値電圧を調整してから前記複数の第２閾値電圧分布内の何れかに閾値電圧を調整することでデータを書込むことを特徴としている。 In one embodiment of the present invention, a first threshold voltage distribution indicating an erased state in which data is erased is different from a plurality of second threshold voltage distributions indicating a plurality of written states in which the data is written, In the first threshold voltage distribution, and in the write state, in a plurality of second threshold voltage distributions, a memory cell array in which a plurality of memory cells configured to adjust the threshold voltage are arranged, and in the memory cell array, A control circuit for writing and erasing data by adjusting threshold voltages of a plurality of memory cells, wherein the control circuit adjusts the threshold voltages of the plurality of memory cells within the first threshold voltage distribution. When data is written after erasing data, the threshold voltage of the memory cell is adjusted within an initial voltage distribution having a voltage distribution width narrower than the first threshold voltage distribution width, and then the plurality of second threshold values are adjusted. It is characterized by writing data by adjusting the threshold voltage to any voltage distribution.

本発明の一態様によれば、データ保持の信頼性を向上できる。 According to one embodiment of the present invention, the reliability of data retention can be improved.

本発明の第１実施形態について不揮発性半導体記憶装置の電気的構成を概略的に示すブロック図1 is a block diagram schematically showing an electrical configuration of a nonvolatile semiconductor memory device according to a first embodiment of the present invention. メモリセルアレイの一部の回路構成図Partial circuit diagram of the memory cell array ＮＡＮＤセルユニットの模式的な構造を示す縦断面図A longitudinal sectional view showing a schematic structure of a NAND cell unit 閾値電圧分布とメモリセル数の関係を概略的に示す図The figure which shows roughly the relationship between threshold voltage distribution and the number of memory cells 消去状態におけるメモリセルの閾値電圧分布を概略的に示す図The figure which shows roughly the threshold voltage distribution of the memory cell in an erased state データ書込処理の概略的な流れを示すフローチャートA flowchart showing a schematic flow of data writing processing 書込対象メモリセルの書込順序を示す説明図Explanatory drawing which shows the write order of the write target memory cell 閾値電圧分布を概略的に示す遷移図Transition diagram schematically showing threshold voltage distribution 本発明の第２実施形態を示す図６相当図FIG. 6 equivalent view showing the second embodiment of the present invention 図８相当図Equivalent to FIG. 図７相当図7 equivalent diagram 変形例を示す図１１相当図FIG. 11 equivalent diagram showing a modified example 本発明の第３実施形態を示す図６相当図FIG. 6 equivalent view showing a third embodiment of the present invention. 図８相当図Equivalent to FIG.

（第１実施形態）
以下、本発明の不揮発性半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した第１実施形態について図１ないし図８を参照しながら説明する。尚、以下に参照する図面において、同一または類似の部分には同一又は類似の符号を付して表している。 (First embodiment)
Hereinafter, a first embodiment in which a nonvolatile semiconductor memory device of the present invention is applied to a NAND flash memory device will be described with reference to FIGS. In the drawings referred to below, the same or similar parts are denoted by the same or similar reference numerals.

図１は、ＮＡＮＤ型のフラッシュメモリ装置の電気的構成を概略的なブロック図により示している。この図１に示すように、フラッシュメモリ装置１は、データを記憶するメモリセルＭＣを多数（複数）マトリックス状に具備したメモリセルアレイＡｒを具備している。このメモリセルアレイＡｒ内には複数のビット線ＢＬと、複数のワード線ＷＬと、共通ソース線ＣＳＬとが構成されており、各メモリセルＭＣは平面的にはビット線ＢＬとワード線ＷＬとの交差領域に位置して構成されている。このメモリセルアレイＡｒの周辺には、キャッシュメモリＣＭ、センスアンプ回路ＳＡ／ＰＢが構成されており、これらはメモリセルアレイＡｒ内のメモリセルＭＣに対する書込／読出時に用いられる。 FIG. 1 is a schematic block diagram showing an electrical configuration of a NAND flash memory device. As shown in FIG. 1, the flash memory device 1 includes a memory cell array Ar having a large number (a plurality) of memory cells MC for storing data. In the memory cell array Ar, a plurality of bit lines BL, a plurality of word lines WL, and a common source line CSL are configured, and each memory cell MC is planarly connected to the bit lines BL and the word lines WL. It is located in the intersection area. A cache memory CM and a sense amplifier circuit SA / PB are formed around the memory cell array Ar, and these are used for writing / reading the memory cells MC in the memory cell array Ar.

その他、フラッシュメモリ装置１内には、制御回路２、アドレスレジスタ３、ワード線制御回路４、ビット線制御回路５、入出力バッファ６などが構成されている。その他、ワード線ＷＬに高電圧を印加するための電圧発生回路や、読出し対象とされたブロックが不良ブロックであるか否かを判定するための不良ブロック判定回路が設けられている。制御回路２は制御端子ＣＯＮＴに接続されており、各ブロック３〜６の動作を主体的に制御するブロックとして設けられている。 In addition, the flash memory device 1 includes a control circuit 2, an address register 3, a word line control circuit 4, a bit line control circuit 5, an input / output buffer 6, and the like. In addition, a voltage generation circuit for applying a high voltage to the word line WL and a defective block determination circuit for determining whether or not a block to be read are defective blocks are provided. The control circuit 2 is connected to the control terminal CONT, and is provided as a block that mainly controls the operations of the blocks 3 to 6.

入出力バッファ６は、入出力端子Ｉ／Ｏに接続されており、制御回路２からの制御に応じて入出力信号ピンＩ／Ｏを介してデータを入出力する。この入出力バッファ６は、このデータ入出力時に一時記憶するバッファとして設けられている。 The input / output buffer 6 is connected to the input / output terminal I / O, and inputs / outputs data via the input / output signal pin I / O in accordance with control from the control circuit 2. The input / output buffer 6 is provided as a buffer for temporarily storing data when data is input / output.

アドレスレジスタ３は、制御回路２からの制御信号に応じて入出力バッファ６にアドレスデータが入力されたことが検出されると当該アドレスデータを記憶する。ワード線制御回路４はロウデコーダ４ａによりワード線ＷＬを選択し、ビット線制御回路５がカラムデコーダ５によりビット線ＢＬを選択する。これにより、メモリセルアレイＡｒ内のメモリセルＭＣを指定可能になっている。ワード線制御回路４はワード線ＷＬの印加電圧を制御する回路であり、ビット線制御回路５はビット線ＢＬの電圧を制御、検出するための回路として設けられている。 The address register 3 stores the address data when it is detected that the address data is input to the input / output buffer 6 in response to a control signal from the control circuit 2. The word line control circuit 4 selects the word line WL by the row decoder 4 a, and the bit line control circuit 5 selects the bit line BL by the column decoder 5. Thereby, the memory cell MC in the memory cell array Ar can be specified. The word line control circuit 4 is a circuit for controlling the voltage applied to the word line WL, and the bit line control circuit 5 is provided as a circuit for controlling and detecting the voltage of the bit line BL.

図２は、メモリセルアレイの一部とその周辺ブロックの電気的構成を示している。
図２に示すように、メモリセルアレイＡｒは、複数のブロックＢ（Ｂ₀〜Ｂ_j-1）から構成されている。これら複数のブロックＢは列方向（Ｙ方向）に併設されており、各ブロックＢは行方向（Ｘ方向）に併設された複数のＮＡＮＤセルユニットＵＣ（ＵＣ₀〜ＵＣ_n-1）により構成されている。ＮＡＮＤセルユニットＵＣ（ＵＣ₀〜ＵＣ_n-1）に対応してそれぞれビット線ＢＬ（ＢＬ₀〜ＢＬ_n-1）が設けられており、ビット線ＢＬ（ＢＬ₀〜ＢＬ_n-1）はそれぞれ列方向に延伸している。 FIG. 2 shows an electrical configuration of a part of the memory cell array and its peripheral blocks.
As shown in FIG. 2, the memory cell array Ar includes a plurality of blocks B (B _{0 to} B _j-1 ). The plurality of blocks B are arranged in the column direction (Y direction), and each block B is configured by a plurality of NAND cell units UC (UC _{0 to} UC _n-1 ) arranged in the row direction (X direction). ing. Bit lines BL (BL _{0 to} BL _n-1 ) are provided corresponding to the NAND cell units UC (UC _{0 to} UC _n-1 ), and the bit lines BL (BL _{0 to} BL _n-1 ) are respectively provided. Stretched in the row direction.

１つのＮＡＮＤセルユニットＵＣは、２個の選択ゲートトランジスタＳＴＤ、ＳＴＳと、これらの選択ゲートトランジスタＳＴＳ、ＳＴＤ間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルＭＣ（メモリセルトランジスタ）とを備えている。選択ゲートトランジスタＳＴＤは、そのドレインがビット線ＢＬに接続されており、選択ゲートトランジスタＳＴＳは、そのソースがソース線ＣＳＬに接続されている。 One NAND cell unit UC includes two select gate transistors STD and STS and a plurality of transistors connected in series by sharing adjacent source / drain regions between these select gate transistors STS and STD. (For example, 32) memory cells MC (memory cell transistors). The selection gate transistor STD has its drain connected to the bit line BL, and the selection gate transistor STS has its source connected to the source line CSL.

メモリセルＭＣは、その制御ゲートがワード線ＷＬ（ＷＬ₀〜ＷＬ_m-1）で連結して共通接続されている。また、選択ゲートトランジスタＳＴＤは、そのゲートが選択ゲート線ＳＧＬＤで連結して共通接続されている。さらに、選択ゲートトランジスタＳＴＳは、そのゲートが選択ゲート線ＳＧＬＳで連結して共通接続されている。これらの選択ゲート線ＳＧＬＤ、ＳＧＬＳは、ブロックＢ毎に設けられている。 The memory cells MC are connected in common by connecting their control gates with word lines WL (WL _{0 to} WL _m−1 ). The gates of the selection gate transistors STD are connected in common by a selection gate line SGLD. Further, the selection gate transistors STS have their gates connected by a selection gate line SGLS and commonly connected. These selection gate lines SGLD and SGLS are provided for each block B.

図３は、セルユニットの構造を模式的に示している。この図３に示すように、半導体基板７の表層にはｎウェル７ａおよびｐウェル７ｂが順に構成されている。ｐウェル７ｂ上には、ゲート絶縁膜８を介して選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤが形成されている。また、この選択ゲート電極ＳＧＤの形成領域から平面的に離間して、選択ゲートトランジスタＳＴＳの選択ゲートＳＧＳがｐウェル領域７ｂ上にゲート絶縁膜８を介して形成されている。選択ゲート電極ＳＧＤ−ＳＧＳ間の半導体基板７ｂ上には、ゲート絶縁膜８を介してメモリセルＭＣのゲート電極ＭＧが複数構成されている。このゲート電極ＭＧは、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧ（ワード線ＷＬ）との間にゲート間絶縁膜９を挟んで積層された構造をなしている。 FIG. 3 schematically shows the structure of the cell unit. As shown in FIG. 3, an n well 7 a and a p well 7 b are sequentially formed on the surface layer of the semiconductor substrate 7. A selection gate electrode SGD of the selection gate transistor STD is formed on the p well 7b via the gate insulating film 8. In addition, the selection gate SGS of the selection gate transistor STS is formed on the p-well region 7b via the gate insulating film 8 so as to be separated from the formation region of the selection gate electrode SGD in a plan view. On the semiconductor substrate 7b between the select gate electrodes SGD-SGS, a plurality of gate electrodes MG of the memory cells MC are formed via the gate insulating film 8. The gate electrode MG has a structure in which the inter-gate insulating film 9 is sandwiched between the floating gate electrode FG and the control gate electrode CG (word line WL).

各ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧと選択ゲート電極ＳＧＤとの間、ゲート電極ＭＧと選択ゲート電極ＳＧＳとの間の半導体基板７の表層には、ソース／ドレイン領域となる不純物拡散層７ｃが形成されている。 Impurity diffusion layers 7c serving as source / drain regions are formed on the surface layer of the semiconductor substrate 7 between the gate electrodes MG and MG, between the gate electrode MG and the selection gate electrode SGD, and between the gate electrode MG and the selection gate electrode SGS. Is formed.

選択ゲート電極ＳＧＳの片脇の半導体基板７の表層にはソース線コンタクト用の不純物拡散層７ｄが形成されている。この不純物拡散層７ｄ上にはソース線ＣＳＬが電気的に接続されている。選択ゲート電極ＳＧＤの片脇の半導体基板７の表層にはビット線コンタクト用の不純物拡散層７ｄが形成されている。 An impurity diffusion layer 7d for source line contact is formed on the surface layer of the semiconductor substrate 7 on one side of the selection gate electrode SGS. A source line CSL is electrically connected on the impurity diffusion layer 7d. On the surface layer of the semiconductor substrate 7 on one side of the selection gate electrode SGD, an impurity diffusion layer 7d for bit line contact is formed.

各メモリセルＭＣは、それぞれ浮遊ゲート電極ＦＧを具備しており、浮遊ゲート電極ＦＧの電子注入量に応じた４値以上のデータ（多値：例えば２ビットデータ）を記憶する。本実施形態では、１本のワード線ＷＬにより行方向に接続されたメモリセルＭＣが１ページを構成する。尚、この単位となる１ページは、偶数番のピット線ＢＬに対応するメモリセルＭＣと奇数番のビット線ＢＬに対応するメモリセルＭＣがそれぞれ１ページを構成するように設けても良い。データはこのページ毎に書込／読出できるように構成されている。 Each memory cell MC includes a floating gate electrode FG, and stores data of four or more values (multi-value: for example, 2-bit data) corresponding to the electron injection amount of the floating gate electrode FG. In the present embodiment, the memory cells MC connected in the row direction by one word line WL constitute one page. One page as a unit may be provided such that the memory cells MC corresponding to the even-numbered pit lines BL and the memory cells MC corresponding to the odd-numbered bit lines BL each constitute one page. Data is configured to be writable / readable for each page.

また、図１に示すキャッシュメモリＣＭは、メモリセルアレイＡｒと同様の構造を具備し、メモリセルアレイＡｒの１メモリセル当たりの記憶ビット数よりも少ないビット数を記憶するように構成されている。これは、キャッシュメモリＣＭは書込／読出速度を重視するためである。本実施形態では、キャッシュメモリＣＭは例えば２値のデータ（１ビットデータ）を記憶する。このキャッシュメモリＣＭは、セルユニットＵＣの構造が複数ブロックＢ分用意され入出力バッファ６を介して外部から一旦データ入力されるようになっており、その後、センスアンプ回路ＳＡ／ＰＢがそのデータをキャッシュメモリＣＭから読出してメモリセルアレイＡｒに書込む。 The cache memory CM shown in FIG. 1 has a structure similar to that of the memory cell array Ar, and is configured to store a smaller number of bits than the number of bits stored per memory cell in the memory cell array Ar. This is because the cache memory CM places importance on the writing / reading speed. In the present embodiment, the cache memory CM stores, for example, binary data (1-bit data). In this cache memory CM, the structure of the cell unit UC is prepared for a plurality of blocks B, and data is temporarily input from the outside via the input / output buffer 6, and then the sense amplifier circuit SA / PB receives the data. Read from cache memory CM and write to memory cell array Ar.

図２に示すように、メモリセルアレイＡｒ内のビット線ＢＬにはセンスアンプ回路ＳＡ／ＰＢが接続されている。このセンスアンプ回路ＳＡ／ＰＢは、ビット線ＢＬの電圧センシング回路ＳＡを備えると共にデータ記憶回路ＰＢを備えている。図示しないが、電圧センシング回路ＳＡおよびデータ記憶回路ＰＢはそれぞれ行方向に１ページ分配列されている。各データ記憶回路ＰＢは、メモリセルＭＣから読出されるデータを保持する機能を有すると共に、メモリセルＭＣの書込データを保持する機能を備えている。 As shown in FIG. 2, a sense amplifier circuit SA / PB is connected to the bit line BL in the memory cell array Ar. The sense amplifier circuit SA / PB includes a voltage sensing circuit SA for the bit line BL and a data storage circuit PB. Although not shown, the voltage sensing circuit SA and the data storage circuit PB are arranged for one page in the row direction. Each data storage circuit PB has a function of holding data read from the memory cell MC and a function of holding write data of the memory cell MC.

ここで、４値記憶方式のＮＡＮＤ型フラッシュメモリ装置１の書込方式を概略的に説明する。４値ＮＡＮＤ型フラッシュメモリ装置１は、１つのメモリセルＭＣの閾値電圧が４通りの電圧分布の何れかの分布内に調整されることにより、１つのメモリセルＭＣが４値データ（”１１”、”１０”、”０１”、”００”）を記憶する。 Here, the writing method of the NAND flash memory device 1 of the four-value storage method will be schematically described. In the quaternary NAND flash memory device 1, the threshold voltage of one memory cell MC is adjusted to any one of four voltage distributions, so that one memory cell MC has four-value data ("11"). , “10”, “01”, “00”).

図４は、メモリセルＭＣの閾値電圧分布とメモリセルアレイＡｒ内のメモリセルＭＣの数の関係を示している。
この図４において、Ａ分布〜Ｄ分布は、それぞれ４値データ（”１１”、”１０”、”０１”、”００”）に対応した閾値電圧分布（第２閾値電圧分布に相当）を示している。また、Ｅ分布は、４値データがブロック消去された後の閾値電圧分布（第１閾値電圧分布に相当）を示しており、本実施形態ではデータは割り当てられない。 FIG. 4 shows the relationship between the threshold voltage distribution of the memory cells MC and the number of memory cells MC in the memory cell array Ar.
In FIG. 4, A distribution to D distribution indicate threshold voltage distributions (corresponding to the second threshold voltage distribution) corresponding to four-value data (“11”, “10”, “01”, “00”), respectively. ing. Further, the E distribution indicates a threshold voltage distribution (corresponding to the first threshold voltage distribution) after the quaternary data is erased from the block, and no data is assigned in this embodiment.

これらのＡ分布〜Ｅ分布は互いに異なる分布に予め設定されており、Ｅ分布、Ａ分布、Ｂ分布、Ｃ分布、Ｄ分布は、予めこの順に高い閾値電圧分布になるように互いに離間して設定されている。 These A distribution to E distribution are set in advance different from each other, and the E distribution, A distribution, B distribution, C distribution, and D distribution are set apart from each other so as to have a high threshold voltage distribution in this order in advance. Has been.

具体的には、Ｅ分布の上限値Ｖｅｈは、Ａ分布の下限値Ｖａｌよりも低い電圧値に設定されている。Ｂ分布の下限値ＶｂｌはＡ分布の上限値Ｖａｈよりも高い電圧値に設定されている。Ｃ分布の下限値Ｖｃｌは、Ｂ分布の上限値Ｖｂｈよりも高い電圧値に設定されている。Ｄ分布の下限値Ｖｄｌは、Ｃ分布の上限値Ｖｃｈよりも高い電圧値に設定されている。これらのＡ分布〜Ｄ分布の電圧分布は、所定のマージン電圧を見込んで互いに離間するように設定されている。 Specifically, the upper limit value Veh of the E distribution is set to a voltage value lower than the lower limit value Val of the A distribution. The lower limit value Vbl of the B distribution is set to a voltage value higher than the upper limit value Vah of the A distribution. The lower limit value Vcl of the C distribution is set to a voltage value higher than the upper limit value Vbh of the B distribution. The lower limit value Vdl of the D distribution is set to a voltage value higher than the upper limit value Vch of the C distribution. The voltage distributions of these A distribution to D distribution are set so as to be separated from each other in anticipation of a predetermined margin voltage.

本実施形態では、Ｅ分布、Ａ分布、Ｂ分布が負の閾値電圧分布に設定されており、Ｃ分布、Ｄ分布が正の閾値電圧分布に設定されている。Ａ分布の下限値ＶａｌとＤ分布の上限値Ｖｄｈは、その絶対値がほぼ等しい値に設定されていると良い。多数のメモリセルＭＣにはその浮遊ゲート電極ＦＧに電子が蓄積されるが、この電子の蓄積量に応じて閾値電圧Ｖｔｈが決定される。 In this embodiment, the E distribution, the A distribution, and the B distribution are set as negative threshold voltage distributions, and the C distribution and the D distribution are set as positive threshold voltage distributions. It is preferable that the lower limit value Val of the A distribution and the upper limit value Vdh of the D distribution are set to values whose absolute values are substantially equal. In many memory cells MC, electrons are stored in the floating gate electrode FG, and the threshold voltage Vth is determined according to the amount of stored electrons.

浮遊ゲート電極ＦＧに蓄積された電子量が多ければ閾値電圧Ｖｔｈは高くなり、浮遊ゲート電極ＦＧに蓄積される電子量が少なければ閾値電圧Ｖｔｈは低くなる。負を帯びた電子の量に応じた閾値電圧Ｖｔｈが平均的に０Ｖとなるように全メモリセルＭＣの閾値電圧バランスを保持することで、経時的な電子量変動に基づくデータ喪失、データ変動を極力防止できる。 If the amount of electrons stored in the floating gate electrode FG is large, the threshold voltage Vth is high. If the amount of electrons stored in the floating gate electrode FG is small, the threshold voltage Vth is low. By maintaining the threshold voltage balance of all the memory cells MC so that the threshold voltage Vth corresponding to the amount of negatively charged electrons becomes 0 V on average, data loss and data fluctuation based on the amount of electrons over time can be reduced. It can be prevented as much as possible.

図４中において、Ｖａ、Ｖｂ、Ｖｃは、４値データを読み出すために選択ワード線ＷＬに与えられる電圧を示しており、Ｖｒｅａｄはデータを読出すときにＮＡＮＤセルユニットＵＣ中の非選択ワード線ＷＬに与えられる電圧を示しており、メモリセルＭＣが記憶するデータ値に関わらずメモリセルＭＣを導通させる電圧を示している。 In FIG. 4, Va, Vb, and Vc indicate voltages applied to the selected word line WL for reading quaternary data, and Vread indicates an unselected word line in the NAND cell unit UC when reading data. The voltage given to WL is shown, and the voltage that makes the memory cell MC conductive regardless of the data value stored in the memory cell MC.

メモリセルＭＣのデータが、消去状態から多値の最終書込状態に至るまでの全メモリセルＭＣの閾値電圧分布の遷移状態について図５ないし図８を参照しながら説明する。
図５に示すように、全てのメモリセルＭＣが消去状態に設定されている状態を考慮する。書込処理は、１段階の粗い粗書込処理（仮書込処理、一次書込処理）を行った後、最終書込処理（本書込処理、二次書込処理）を行うことで２以上の複数段階で行われる。 The transition state of the threshold voltage distribution of all the memory cells MC from the erase state to the multi-value final write state will be described with reference to FIGS.
As shown in FIG. 5, the state where all the memory cells MC are set to the erased state is considered. Two or more writing processes are performed by performing a rough writing process (temporary writing process, primary writing process) in one step and then performing a final writing process (main writing process, secondary writing process). It is done in multiple stages.

制御回路２は入出力バッファ６を介してキャッシュメモリＣＭにデータ入力した後、図６に示す流れでセンスアンプ回路ＳＡ／ＰＢが当該データを読出し、その後、メモリセルアレイＡｒにデータを書込む。メモリセルアレイＡｒに書込まれるデータは、最終書込処理が終了するまでキャッシュメモリＣＭから消去されることはない。 After the control circuit 2 inputs data to the cache memory CM via the input / output buffer 6, the sense amplifier circuit SA / PB reads the data according to the flow shown in FIG. 6, and then writes the data to the memory cell array Ar. Data written to the memory cell array Ar is not erased from the cache memory CM until the final writing process is completed.

図６は、粗書込処理、最終書込処理をそれぞれページ単位で行うときの流れを概略的なフローチャートで示している。この図６に示すように、各制御回路２、４、５（以下制御回路２等と称す：本発明の制御回路に相当）は、センスアンプ回路ＳＡ／ＰＢを構成するデータ記憶回路ＰＢにキャッシュメモリＣＭからデータをロードした（Ｓ１）後、当該データ記憶回路ＰＢに記憶されたデータの書込みを行う（Ｓ２以降）。このデータの書込処理は、書込処理とベリファイ処理とに分かれている。 FIG. 6 is a schematic flowchart showing the flow when the rough writing process and the final writing process are performed for each page. As shown in FIG. 6, each of the control circuits 2, 4, 5 (hereinafter referred to as the control circuit 2 etc .: corresponding to the control circuit of the present invention) is cached in the data storage circuit PB constituting the sense amplifier circuit SA / PB. After data is loaded from the memory CM (S1), the data stored in the data storage circuit PB is written (S2 and later). This data writing process is divided into a writing process and a verifying process.

まず、制御回路２等は、ワード線ＷＬ₃₁に書込電圧を印加することで粗書込処理を行い（Ｓ２）、その後ベリファイ処理を行う（Ｓ３）ことでメモリセルＭＣ３１にデータを粗く書込む。次に、制御回路２等は、ワード線ＷＬ₃₀に書込電圧を印加することで粗書込処理を行い（Ｓ５）、その後ベリファイ処理を行う（Ｓ６）ことでメモリセルＭＣ３０にデータを粗く書込む。 First, the control circuit 2 or the like performs a rough write process by applying a write voltage to the word line WL ₃₁ (S2), and then performs a verify process (S3) to roughly write data into the memory cell MC31. . Next, the such as the control circuit 2 performs rough writing process by applying a write voltage to the word line WL ₃₀ (S5), rough data to the memory cell MC30 thereafter performs verification processing (S6) that write Include.

次に、制御回路２等は、ワード線ＷＬ₂₉に書込電圧を印加し粗書込処理を行い（Ｓ７）、その後ベリファイ処理を行う（Ｓ８）ことでメモリセルＭＣ２９にデータを粗く書込む。このようにして書込処理は、メモリセルＭＣ３１からメモリセルＭＣ０にかけて順次繰り返される。 Next, the control circuit 2 or the like applies a write voltage to the word line WL ₂₉ to perform rough write processing (S7), and then performs verify processing (S8), thereby roughly writing data into the memory cell MC29. In this manner, the writing process is sequentially repeated from the memory cell MC31 to the memory cell MC0.

図７は、このフローチャートに示す流れを模式的に示している。この図７に示すように、書込対象メモリセルとしてメモリセルＭＣ３０に着目すると、このメモリセルＭＣ３０に隣接するメモリセルＭＣ２９に対し先に粗書込処理を行ってから、メモリセルＭＣ３０の最終書込処理を行っている。 FIG. 7 schematically shows the flow shown in this flowchart. As shown in FIG. 7, when attention is paid to memory cell MC30 as a memory cell to be written, the memory cell MC29 adjacent to this memory cell MC30 is first subjected to the rough writing process, and then the final write of memory cell MC30 is performed. Process.

これは、メモリセルＭＣ３０に隣接するメモリセルＭＣ２９に対し粗書込処理を行うときにはワード線ＷＬ₂₉に高電圧が印加されるため、これに応じてワード線ＷＬ₂₉に構造的に近いメモリセルＭＣ３０の浮遊ゲート電極ＦＧにも電子が注入されてしまい、当該メモリセルＭＣ３０の閾値電圧Ｖｔｈが高くなる傾向があるためである。この影響を考慮し、メモリセルＭＣ３０の最終書込処理を行う前にメモリセルＭＣ２９の粗書込処理を行う。これにより、メモリセルＭＣ３０が当該メモリセルＭＣ３０に構造的に近接したワード線ＷＬ₂₉から受ける閾値電圧変動の影響を最終書込処理時に補正できる。 This is because a high voltage is applied to the word line WL ₂₉ when the rough write process is performed on the memory cell MC ₂₉ adjacent to the memory cell MC 30, and accordingly, the memory cell MC 30 structurally close to the word line WL _29. This is because electrons are also injected into the floating gate electrode FG, and the threshold voltage Vth of the memory cell MC30 tends to increase. Considering this influence, the rough writing process of the memory cell MC29 is performed before the final writing process of the memory cell MC30. Thus, the memory cell MC30 is possible to correct the influence of the threshold voltage variation received from the word line WL ₂₉ which is structurally close to the memory cell MC30 during final writing process.

尚、本実施形態では、メモリセルＭＣ３１の一方に隣接してメモリセルＭＣ３０が構成されているため、メモリセルＭＣ３１の最終書込処理を行う前にメモリセルＭＣ３０の粗書込処理を行うことでメモリセルＭＣ３０の書込処理の影響を極力受けないようにしているが、メモリセルＭＣ３１の他方には選択ゲート電極ＳＧＤが隣接して構成されている。選択ゲート電極ＳＧＤは浮遊ゲート電極ＦＧを具備していないので、選択ゲート電極ＳＧＤがこの悪影響を受けることはない。 In this embodiment, since the memory cell MC30 is configured adjacent to one of the memory cells MC31, the rough write process of the memory cell MC30 is performed before the final write process of the memory cell MC31. Although the influence of the writing process of the memory cell MC30 is minimized, the selection gate electrode SGD is formed adjacent to the other of the memory cells MC31. Since the selection gate electrode SGD does not include the floating gate electrode FG, the selection gate electrode SGD is not affected by this adverse effect.

図８（ａ）〜図８（ｅ）は、この流れで書込処理を行ったときの閾値電圧分布の遷移状態を示している。これらの図８（ａ）〜図８（ｅ）に示すように、まず、制御回路２等は、深い位置の消去電圧分布Ｅ内の閾値電圧Ｖｔｈを上昇させることで閾値電圧分布Ａ₁、Ｂ₁、Ｃ₁、Ｄ₁（仮設定電圧分布に相当）内の互いに離間した分布内に調整する。閾値電圧分布Ａ１は、図４の閾値電圧分布Ａに対応した閾値電圧分布であり、その他、閾値電圧分布Ｂ₁〜Ｄ₁もまた閾値電圧分布Ｂ〜Ｄにそれぞれ対応した閾値電圧分布として示している。 FIGS. 8A to 8E show transition states of the threshold voltage distribution when the writing process is performed in this flow. As shown in FIGS. 8A to 8E, first, the control circuit 2 or the like raises the threshold voltage Vth in the erase voltage distribution E at a deep position to increase the threshold voltage distributions A ₁ and B ₁ . ₁ , C ₁ , D ₁ (corresponding to the temporarily set voltage distribution) are adjusted within the mutually separated distributions. The threshold voltage distribution A1 is a threshold voltage distribution corresponding to the threshold voltage distribution A in FIG. 4, and the threshold voltage distributions B _{1 to} D ₁ are also shown as threshold voltage distributions corresponding to the threshold voltage distributions B to D, respectively. Yes.

図８（ｂ）は、粗書込処理を行うときに狙いとなる目標閾値電圧Ｖｔｈの分布を示している。
この図８（ｂ）に示すように、４つのデータ値を示す閾値分布Ａ₁〜Ｄ₁は、互いに離間した目標閾値分布に設定されている。消去電圧分布Ｅの電圧幅と粗書込処理を行うときの目標電圧分布Ａ₁〜Ｄ₁の電圧幅を、それぞれＶ_w1、Ｖ_wa1、Ｖ_wb1、Ｖ_wc1、Ｖ_wd1とすると、これらの電圧幅の関係は、Ｖ_w1＞Ｖ_wa1＞_wb1≧Ｖ_wc1≧Ｖ_wd1に設定されている。 FIG. 8B shows the distribution of the target threshold voltage Vth that is targeted when the rough writing process is performed.
As shown in FIG. 8B, the threshold distributions A _{1 to} D ₁ indicating the four data values are set to target threshold distributions separated from each other. If the voltage width of the erase voltage distribution E and the voltage widths of the target voltage distributions A _{1 to} D ₁ when performing rough write processing are V _w1 , V _wa1 , V _wb1 , V _wc1 , and V _wd1 , respectively, these voltages The width relationship is set such that V _w1 > V _wa1 > _wb1 ≧ V _wc1 ≧ V _wd1 .

なお、図８（ｂ）に示すように、本実施形態では、Ｅ分布とＡ₁分布とがオーバーラップしている実施形態を示しているが、これはＥ分布の上限値ＶｅｈよりもＡ₁分布の下限値Ｖ_al1を高い値にしても良い。すなわち、メモリセルアレイＡｒ内のメモリセルＭＣの閾値電圧Ｖｔｈを消去状態となる閾値電圧分布Ｅ内から全て上昇させても良い。 As shown in FIG. 8B, in the present embodiment, an embodiment in which the E distribution and the A ₁ distribution overlap is shown, but this is A ₁ rather than the upper limit value Veh of the E distribution. The lower limit value V _{al1 of the} distribution may be _set to a high value. That is, the threshold voltage Vth of the memory cells MC in the memory cell array Ar may all be increased from within the threshold voltage distribution E that is in the erased state.

特に、分布Ａ₁（初期電圧分布に相当）の電圧幅Ｖ_wa1が、分布Ｂ₁〜Ｄ₁の電圧幅Ｖ_wb1〜Ｖ_wd1に比較して広くなるように設定されている。これは、粗書込処理を行うときには書込速度を重視するためである。すなわち、粗書込処理を行った後には最終書込処理を行わない限りデータを読出すことがないためであり必ずしも正確な閾値電圧分布調整を必要としないためである。 In particular, the voltage width V _{wa1 of} the distribution A ₁ (corresponding to the initial voltage distribution) is set to be wider _than the voltage widths V _{wb1 to} V _wd1 of the distributions B _{1 to} D ₁ . This is because when the rough writing process is performed, the writing speed is emphasized. That is, after the rough writing process is performed, data is not read unless the final writing process is performed, and accurate threshold voltage distribution adjustment is not necessarily required.

このとき、消去状態における消去電圧分布Ｅは、その電圧幅が幅広くなっているため、粗書込処理を行うときに比較的大きく閾値電圧調整を必要とするときには、その調整誤差も少なくすることができ、逆に比較的小さく閾値電圧調整が必要とされないときにはその調整誤差も大きくなりやすい。したがって、粗書込処理時において速度重視で考えると、電圧幅の関係を、Ｖ_w1＞Ｖ_wa1＞_wb1≧Ｖ_wc1≧Ｖ_wd1に設定すると良い。 At this time, since the voltage width of the erase voltage distribution E in the erased state is wide, the adjustment error can be reduced when the threshold voltage adjustment is relatively large when performing the rough writing process. Conversely, when the threshold voltage adjustment is relatively small and the adjustment error is not required, the adjustment error tends to be large. Therefore, considering the speed in rough writing processing, the relationship between the voltage widths may be set to V _w1 > V _wa1 > _wb1 ≧ V _wc1 ≧ V _wd1 .

図８（ｃ）は、隣接セル間の干渉を受けて閾値電圧が上昇変動した場合の閾値電圧分布の状態を表している。この図８（ｃ）に示すように、閾値電圧分布Ａ₁₀の上限値Ｖ_ah10と閾値電圧分布Ｂ₁₀の下限値Ｖ_bl10がオーバーラップしている。また、隣接する閾値電圧分布Ｂ₁₀とＣ₁₀、閾値電圧分布Ｃ₁₀とＤ₁₀間でオーバーラップすることもある。 FIG. 8C shows the state of the threshold voltage distribution when the threshold voltage rises and changes due to interference between adjacent cells. As shown in FIG. 8 (c), the lower limit value V _BL10 upper limit V _Ah10 and the threshold voltage distribution B ₁₀ threshold voltage distributions A ₁₀ are overlapped. Further, there may be an overlap between adjacent threshold voltage distributions B ₁₀ and C ₁₀ and threshold voltage distributions C ₁₀ and D ₁₀ .

この分布のオーパーラップ現象は、近年の多値化、閾値電圧分布幅の低傾向化の影響に伴い顕著となってきている。このように、隣接する２つの閾値電圧分布Ａ₁₀〜Ｂ₁₀、Ｂ₁₀〜Ｃ₁₀、Ｃ₁₀〜Ｄ₁₀が重なってしまうと、これらのデータの規定ができずメモリセルＭＣが誤記憶することになるため、本実施形態ではキャッシュメモリＣＭに記憶されたデータに基づいて最終書込処理を行っている。 This overlap phenomenon of the distribution has become prominent with the influence of the recent multi-value and the low tendency of the threshold voltage distribution width. Thus, if two threshold voltages adjacent distribution _{_{_{A 10 ~B 10, B 10 ~C}}} 10, C 10 ~D 10 will overlap, the memory cell MC stores erroneous can not these data defining Therefore, in the present embodiment, the final writing process is performed based on the data stored in the cache memory CM.

図８（ｄ）は、最終書込処理時に狙いとなる目標閾値電圧を示しており、図８（ｅ）は、最終書込時に隣接セル間干渉を受けた場合に閾値電圧Ｖｔｈが上昇変動した場合の閾値電圧分布の状態を表している。この最終書込処理では、図８（ｅ）に示すように隣接セル間干渉作用が生じたとしても閾値電圧分布Ａ₂₀〜Ｄ₂₀が互いにオーバーラップしないように調整されている。 FIG. 8D shows the target threshold voltage that is targeted during the final writing process, and FIG. 8E shows that the threshold voltage Vth increases and fluctuates when receiving interference between adjacent cells during the final writing. In this case, the threshold voltage distribution state is shown. In this final writing process, as shown in FIG. 8E, the threshold voltage distributions A _{20 to} D ₂₀ are adjusted so as not to overlap each other even when the interference action between adjacent cells occurs.

本実施形態では、最終書込処理を行うことで各メモリセルＭＣの閾値電圧Ｖｔｈを正方向にシフトさせながら、メモリセルＭＣの閾値電圧分布Ａ₂〜Ｄ₂の目標幅Ｖ_wa2〜Ｖ_wd2を、それぞれ分布Ａ₁₀〜Ｄ₁₀の分布幅Ｖ_wa10〜Ｖ_wd10および閾値電圧分布Ａ₁〜Ｄ₁の目標幅Ｖ_wa1〜Ｖ_wd1に比較して狭く設定している。 In the present embodiment, the target widths V _{wa2 to} V _wd2 of the threshold voltage distributions A _{2 to} D ₂ of the memory cells MC are set while shifting the threshold voltage Vth of each memory cell MC in the positive direction by performing the final writing process. is set narrower than the respective distribution a ₁₀ to D ₁₀ of the distribution width V _WA10 ~V _WD10 and threshold voltage distributions a ₁ to D ₁ of the target width V _wa1 ~V _wd1.

これは、閾値分布幅を狭くすると閾値電圧の最大値も低くなり、全メモリセルＭＣの浮遊ゲート電極ＦＧに蓄積される電子量を総合的に少なくすることを狙いとしている。メモリセルＭＣの蓄積電子量が総合的に少なくなると、電子が浮遊ゲート電極ＦＧから経時的に放出される可能性が低くなり、メモリセルＭＣのデータ保持特性を良好に保つことができるためである。 This is aimed at reducing the total amount of electrons accumulated in the floating gate electrodes FG of all the memory cells MC, since the maximum value of the threshold voltage is lowered when the threshold distribution width is narrowed. This is because when the amount of accumulated electrons in the memory cell MC is reduced overall, the possibility that electrons are emitted from the floating gate electrode FG with time is reduced, and the data retention characteristics of the memory cell MC can be kept good. .

また、最終書込処理後の閾値分布Ａ₂〜Ｄ₂（又はＡ₂₀〜Ｄ₂₀）は、電圧０Ｖを中心として最大閾値電圧分布の上限値と最小閾値電圧分布の下限値との間で絶対値でほぼ同一値として設定すると良い。このとき、狙いとなる最終書込処理後の分布Ａ₂の下限値と分布Ｄ₂の上限値を絶対値でほぼ同一値としても良いし、隣接セル間干渉を考慮した最終書込処理後の分布Ａ₂₀の下限値と分布Ｄ₂₀の上限値を絶対値でほぼ同一値としても良い。すると、総合的な電子量が必然的に少なくなり、メモリセルＭＣのデータ保持特性を良好に保つことができる。 In addition, the threshold distributions A _{2 to} D ₂ (or A _{20 to} D ₂₀ ) after the final writing process are absolute between the upper limit value of the maximum threshold voltage distribution and the lower limit value of the minimum threshold voltage distribution around the voltage 0V. It is good to set almost the same value. At this time, the lower limit value of the distribution A ₂ after the final final writing process and the upper limit value of the distribution D ₂ may be substantially the same in absolute value, or after the final writing process in consideration of interference between adjacent cells. The lower limit value of the distribution A _{20 and} the upper limit value of the distribution D ₂₀ may be substantially the same as absolute values. Then, the total amount of electrons is inevitably reduced, and the data retention characteristics of the memory cell MC can be kept good.

本実施形態によれば、制御回路２等は、メモリセルＭＣの閾値電圧Ｖｔｈを閾値電圧分布Ｅ内に調整してデータを消去した後、データを書込むときには、閾値電圧分布Ｅの電圧分布幅Ｖ_w1よりも狭い電圧分布幅を有する初期電圧分布Ａ₁を含む分布Ａ₁〜Ｄ₁内の何れかにメモリセルＭＣの閾値電圧を調整してから最終書込処理時の閾値電圧分布Ａ₂〜Ｄ₂の何れかに閾値電圧Ｖｔｈを調整することでデータを書込むため、閾値電圧分布幅を抑制することができ、データ保持の信頼性を向上できる。 According to the present embodiment, the control circuit 2 or the like adjusts the threshold voltage Vth of the memory cell MC within the threshold voltage distribution E and erases the data, and then writes the voltage when the data is written. After adjusting the threshold voltage of the memory cell MC to any _{one of the} distributions A _{1 to} D ₁ including the initial voltage distribution A ₁ having a voltage distribution width narrower than V _w1, the threshold voltage distribution A ₂ at the time of the final writing process is adjusted. for writing data by either of to D ₂ for adjusting the threshold voltage Vth, it is possible to suppress the threshold voltage distribution width, thereby improving the reliability of data retention.

また、本実施形態によれば、制御回路２等は、メモリセルＭＣの閾値電圧Ｖｔｈを、最終書込処理時の分布Ａ₂〜Ｄ₂の分布数と同じ数で割り振られた分布Ａ₁〜Ｄ₁内の何れかにメモリセルＭＣの閾値電圧Ｖｔｈを調整してから最終書込処理時の分布Ａ₂〜Ｄ₂の何れかにメモリセルＭＣの閾値電圧Ｖｔｈを調整している。粗書込処理時に隣接セル間干渉を生じ、互いに隣接する分布Ａ₁₀〜Ｄ₁₀間でその分布がオーバーラップしたとしても、段階的に書込処理を行っているため、最終書込処理時に互いに離間した分布Ａ₂₀〜Ｄ₂₀内に閾値電圧Ｖｔｈを調整できる。 Further, according to this embodiment, the like control circuit 2, the threshold voltage Vth of the memory cell MC, and last writing processing time distribution A ₂ to D distribution A ₁ allocated the same number as the number of distributions of ₂ ~ either in D ₁ after adjusting the threshold voltage Vth of the memory cell MC to any one of the last write processing during distribution a ₂ to D ₂ is adjusted to the threshold voltage Vth of the memory cell MC. Even if the interference between adjacent cells occurs during the rough writing process and the distributions A _{10 to} D ₁₀ adjacent to each other overlap, the writing process is performed step by step. The threshold voltage Vth can be adjusted within the distributed distributions A _{20 to} D ₂₀ .

初期電圧分布Ａ₁の電圧幅が、他の電圧分布Ｂ₁〜Ｄ₁の電圧幅より広く設定されているため、粗書込処理時の処理速度を向上できる。この初期電圧分布Ａ₁は仮設定電圧分布Ａ₁〜Ｄ₁の中で最も低い閾値分布に設定されていると良い。
最終書込処理時の最低の電圧分布Ａ₂又はＡ₂₀の下限値は、最高の電圧分布Ｄ₂₀の上限値と絶対値でほぼ等しい値に設定されているため、データの経時的な劣化を防ぐことができる。 Since the voltage width of the initial voltage distribution A ₁ is set wider than the voltage widths of the other voltage distributions B _{1 to} D ₁ , the processing speed during the rough writing process can be improved. The initial voltage distribution A ₁ is preferably set to the lowest threshold distribution among the temporarily set voltage distributions A _{1 to} D ₁ .
The lower limit value of the lowest voltage distribution A ₂ or A ₂₀ at the time of the final writing process is set to a value almost equal to the upper limit value of the highest voltage distribution D ₂₀ in absolute value. Can be prevented.

（第２実施形態）
図９および図１０は、本発明の第２実施形態を示すもので、前述実施形態と異なるところは、消去状態の閾値電圧分布Ｅ内のメモリセルの閾値電圧Ｖｔｈを消去状態の閾値電圧分布幅よりも狭い所定の一分布の初期電圧分布Ｅ₁内に調整してから、粗書込処理、最終書込処理を行っているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。 (Second Embodiment)
9 and 10 show a second embodiment of the present invention. The difference from the previous embodiment is that the threshold voltage Vth of the memory cell in the threshold voltage distribution E in the erased state is the threshold voltage distribution width in the erased state. The coarse writing process and the final writing process are performed after the initial voltage distribution E _{1 having} a narrower predetermined distribution is adjusted. The same parts as those of the above-described embodiment are denoted by the same reference numerals and description thereof is omitted, and different parts will be described below.

図９は、粗書込処理、最終書込処理の流れをページ単位で行うときの流れを概略的なフローチャートにより示している。この図９に示すように、制御回路２等は、消去状態を示す閾値電圧分布Ｅから一旦初期電圧分布Ｅ₁内に調整した（Ｔ１、Ｔ２）後、粗書込処理を行う（Ｔ３〜Ｔ５）。具体的には、制御回路２等は、消去状態を示す分布ＥからメモリセルＭＣ３１の閾値電圧Ｖｔｈを初期電圧分布Ｅ₁内に調整するときには、ワード線ＷＬ₃₁に初期電圧分布調整用の所定電圧を印加して初期電圧分布Ｅ₁内に調整を行い（Ｔ１）、その後、初期電圧分布Ｅ₁内に調整されているか確認する（ベリファイ処理：Ｔ２）。 FIG. 9 is a schematic flowchart showing the flow when the rough writing process and the final writing process are performed in units of pages. As shown in FIG. 9, the control circuit 2 etc. once adjusts the threshold voltage distribution E indicating the erased state into the initial voltage distribution E ₁ (T1, T2), and then performs the rough writing process (T3 to T5). ). Specifically, like the control circuit 2, when adjusting the distribution E indicating the erased state threshold voltage Vth of the memory cell MC31 to an initial voltage distribution E ₁ a predetermined voltage for the initial voltage distribution control to the word line WL ₃₁ the applied make adjustments to the initial voltage distribution E ₁ (T1), then ensure that it is adjusted to an initial voltage distribution E ₁ (verification processing: T2).

次に、制御回路２等は、キャッシュメモリＣＭからセンスアンプ回路ＳＡ／ＰＢを構成するデータ記憶回路ＰＢにデータをロードし（Ｔ３）、ワード線ＷＬ₃₁に粗書込処理時の所定電圧を印加し初期電圧分布Ｅ₁から分布Ａ₁〜Ｂ₁の何れかに書込み（Ｔ４）、当該分布Ａ₁〜Ｂ₁の何れかに書き込まれているか確認処理する（ベリファイ処理：Ｔ５）。 Next, the such as the control circuit 2, a predetermined voltage is applied during Arashokomi processing to the data storage circuit PB to load data (T3), the word line WL ₃₁ constituting the sense amplifier circuit SA / PB from the cache memory CM Then, writing is performed from the initial voltage distribution E ₁ to any _one of the distributions A _{1 to} B ₁ (T4), and it is confirmed whether any of the distributions A _{1 to} B ₁ is written (verification processing: T5).

次に、制御回路２等は、メモリセルＭＣ３０の閾値電圧Ｖｔｈを初期電圧分布Ｅ₁内に調整する（Ｔ６〜Ｔ８）。このとき、制御回路２等は、データをロードし（Ｔ６）、ワード線ＷＬ₃₀に初期電圧分布調整用の所定電圧を印加して初期電圧分布Ｅ₁内に調整を行い（Ｔ７）、その後、初期電圧分布Ｅ₁内に調整されているか確認する（ベリファイ処理：Ｔ８）。 Then, like the control circuit 2 adjusts the threshold voltage Vth of the memory cell MC30 to an initial voltage distribution E in ₁ (t6 to t8). In this case, the like control circuit 2 loads the data (T6), by applying a predetermined voltage of the initial voltage distribution adjustment to the word line WL ₃₀ to adjust the initial voltage distribution E in ₁ (T7), then, It is confirmed whether the voltage is adjusted within the initial voltage distribution E ₁ (verification process: T8).

次に、制御回路２等は、キャッシュメモリＣＭからデータ記憶回路ＰＢにデータをロードし（Ｔ９）、ワード線ＷＬ３０に粗書込処理時の所定電圧を印加し初期電圧分布Ｅ₁内から分布Ａ₁〜Ｂ₁の何れかの分布内に調整を行い（Ｔ１０）、その後、当該分布Ａ₁〜Ｂ₁の何れかに書き込まれているか確認処理する（ベリファイ処理：Ｔ１１）。 Next, the such as the control circuit 2 loads the data from the cache memory CM to the data storage circuit PB (T9), distributed from the word line WL30 and applying a predetermined voltage at the time Arashokomi processing within the initial voltage distribution E ₁ A Adjustment is made within any one of distributions _{1 to} B ₁ (T10), and thereafter, it is confirmed whether data is written in any of the distributions A _{1 to} B ₁ (verification processing: T11).

次に、制御回路２等は、キャッシュメモリＣＭからデータ記憶回路ＰＢにデータをロードし（Ｔ１２）、ワード線ＷＬ₃₁に最終書込処理時の所定電圧を印加することで、分布Ａ１から分布Ａ₁₁／Ａ₁₂内の何れかに閾値電圧Ｖｔｈを調整し、分布Ｂ₁から分布Ｂ₁₁／Ｂ₁₂内の何れかに閾値電圧Ｖｔｈを調整する（Ｔ１３）。その後、当該目標電圧分布Ａ₁₁／Ａ₁₂／Ｂ₁₁／Ｂ₁₂内の何れかに閾値電圧Ｖｔｈが調整されているか否かを確認処理する（ベリファイ処理：Ｔ１４）。このようにしてプログラム、ベリファイ処理が繰り返される。 Next, the such as the control circuit 2, by applying the cache memory CM to load data into the data storage circuit PB from (T12), the predetermined voltage at the time of the final writing process to the word line WL _31, distributed from the distribution A1 A the threshold voltage Vth is adjusted to one of the ₁₁ / a _12, to adjust the threshold voltage Vth from distribution B ₁ to one of the distribution _{_{B 11 / B 12 (T13)}} . Thereafter, it is confirmed whether or not the threshold voltage Vth is adjusted to any one of the target voltage distributions A ₁₁ / A ₁₂ / B ₁₁ / B ₁₂ (verification process: T14). In this way, the program and verify processing are repeated.

図１０は、閾値電圧分布の概略的な遷移状態を表している。この図１０に示すように、消去状態Ｅ（閾値電圧幅Ｖ_w1）から閾値電圧分布幅の狭い初期電圧分布Ｅ₁内に調整した後、粗書込処理を行うことで分布Ａ₁／Ｂ₁の何れかに調整を行い、その後、分布Ａ₁のメモリセルＭＣを分布Ａ₁₁／Ａ₁₂の何れかに調整し、分布Ｂ₁のメモリセルＭＣを分布Ｂ₁₁／Ｂ₁₂の何れかに調整している。尚、図１１は、図９に示した書込対象メモリセルの書込順序の説明について概略的に示している。 FIG. 10 shows a schematic transition state of the threshold voltage distribution. As shown in FIG. 10, after adjusting from the erased state E (threshold voltage width V _w1 ) to the initial voltage distribution E _{1 having} a narrow threshold voltage distribution width, the distribution A ₁ / B ₁ is performed by performing rough write processing. adjusts to any of, after that, adjusting the memory cell MC of distribution a ₁ in any of the distribution a ₁₁ / a _12, adjust the memory cell MC of the distribution B ₁ to one of the distribution B ₁₁ / B ₁₂ is doing. FIG. 11 schematically shows a description of the write order of the write target memory cells shown in FIG.

本実施形態によれば、制御回路２等は、メモリセルＭＣの閾値電圧を消去状態Ｅから当該消去状態Ｅの閾値電圧分布幅Ｖ_w1よりも狭い閾値電圧分布幅Ｖ_we1に設定された初期電圧分布Ｅ₁内に調整してから、粗書込処理を経て最終書込処理を行っているため、最終的な電圧分布幅を狭くすることができ、データ保持の信頼性を向上することができる。 According to this embodiment, the like control circuit 2, the initial voltage set the threshold voltage of the memory cell MC from the erased state E to the narrow threshold voltage distribution width V _we1 than the threshold voltage distribution width V _w1 of the erase state E Since the final writing process is performed through the rough writing process after the adjustment within the distribution E ₁ , the final voltage distribution width can be narrowed and the reliability of data retention can be improved. .

本実施形態では、図１１に模式的に表すように、初期電圧調整処理および粗書込処理を同一メモリセルＭＣについて行った後、隣接する他のメモリセルＭＣについて初期電圧調整処理および粗書込処理を行い、その後、先に粗書込処理を行ったメモリセルＭＣについて最終書込処理を行っている実施形態を示しているが、図１２の変形例に示すように、初期電圧調整処理、粗書込処理、最終書込処理の各処理段階について、書込対象となるメモリセルＭＣについて、順次隣接するメモリセルＭＣに切替えて行っても良い。 In the present embodiment, as schematically shown in FIG. 11, after the initial voltage adjustment process and the coarse write process are performed on the same memory cell MC, the initial voltage adjustment process and the coarse write process are performed on other adjacent memory cells MC. FIG. 12 shows an embodiment in which a process is performed, and then a final write process is performed on the memory cell MC that has been previously subjected to the rough write process. For each processing stage of the rough writing process and the final writing process, the memory cell MC to be written may be sequentially switched to the adjacent memory cell MC.

尚、本実施形態では粗書込処理を行っているが粗書込処理を省略しても良く、初期電圧調整をした後、直ぐに最終書込処理に移行しても良い。また、粗書込処理時に隣接する電圧分布Ａ₁／Ｂ₁が互いにオーバーラップしないように設定されていれば、最終書込処理を省略して上位ページのみを記憶するメモリセルＭＣとして構成しても良い。この場合、上位ページ又は下位ページの１ビット記憶させているか、上位、下位の２ビット記憶させているかについて、フラグを設けて記憶させると良い。 Although the rough writing process is performed in this embodiment, the rough writing process may be omitted, and the initial writing process may be performed immediately after the initial voltage adjustment. If the adjacent voltage distributions A ₁ / B ₁ are set so as not to overlap each other during the rough write process, the final write process is omitted, and the memory cell MC stores only the upper page. Also good. In this case, it is preferable to provide a flag to store whether one bit of the upper page or the lower page is stored or whether two bits of the upper and lower pages are stored.

（第３実施形態）
図１３および図１４は、本発明の第３実施形態を示すもので、前述実施形態と異なるところは、２値記憶のメモリセルアレイＡｒに適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。 (Third embodiment)
FIG. 13 and FIG. 14 show a third embodiment of the present invention. The difference from the previous embodiment is that it is applied to a binary memory cell array Ar. The same parts as those of the above-described embodiment are denoted by the same reference numerals and description thereof is omitted, and different parts will be described below.

図１３に示すように、制御回路２等は、キャッシュメモリＣＭにデータを記憶させた後、キャッシュメモリＣＭからデータ記憶回路ＰＢにメモリセルＭＣ３１に記憶させるデータをロードし（Ｕ１）、メモリセルＭＣ３１について粗書込処理を行い（Ｕ２、Ｕ３）、次に、メモリセルＭＣ３０に記憶させるデータをロードした（Ｕ４）後、メモリセルＭＣ３０について粗書込処理を行い（Ｕ５、Ｕ６）、メモリセルＭＣ３１に記憶させるデータを再度ロードした（Ｕ７）後、最終書込処理を行う（Ｕ８、Ｕ９）。そして、制御回路２等は、メモリセルＭＣ２９に記憶させるデータをロードし（Ｕ１０）、メモリセルＭＣ２９の粗書込処理（Ｕ１１、Ｕ１２）から順次処理を繰り返す。 As illustrated in FIG. 13, the control circuit 2 or the like stores data in the cache memory CM, then loads data to be stored in the memory cell MC31 from the cache memory CM to the data storage circuit PB (U1), and the memory cell MC31. Is subjected to the rough writing process (U2, U3), and after loading the data to be stored in the memory cell MC30 (U4), the memory cell MC30 is subjected to the rough writing process (U5, U6), and the memory cell MC31. After the data to be stored in is loaded again (U7), the final writing process is performed (U8, U9). Then, the control circuit 2 or the like loads data to be stored in the memory cell MC29 (U10), and repeats the processing sequentially from the rough writing processing (U11, U12) of the memory cell MC29.

図１４は、閾値電圧分布を概略的に示している。この図１４に示すように、制御回路２等は、消去状態Ｅから粗書込処理を行うことで閾値電圧分布の狭い分布Ａ₁／Ｂ₁の何れかに調整し、その後、さらに電圧分布幅を狭くした分布Ａ₂／Ｂ₂にそれぞれ調整している。 FIG. 14 schematically shows the threshold voltage distribution. As shown in FIG. 14, the control circuit 2 or the like adjusts to _one of the narrower distributions A ₁ / B ₁ of the threshold voltage distribution by performing the rough writing process from the erased state E, and then further increases the voltage distribution width. Is adjusted to a narrow distribution A ₂ / B ₂ .

このような実施形態によれば、メモリセルＭＣに２値データを記憶させるときに、粗書込処理時の分布Ａ₁／Ｂ₁に調整してから最終書込処理時の分布Ａ₂／Ｂ₂に調整しているため、閾値電圧分布幅を狭く設定することができ、データ保持の信頼性を向上できる。 According to such an embodiment, when binary data is stored in the memory cell MC, the distribution A ₁ / B ₁ at the time of the rough writing process is adjusted to the distribution A ₂ / B at the time of the final writing process. _Since it is adjusted to ₂ , the threshold voltage distribution width can be set narrow, and the reliability of data retention can be improved.

（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
前述実施形態では４値、２値の書込みについて示したが、３値または５値以上の書込みに適用できる。ＮＡＮＤ型フラッシュメモリ装置１に適用したが、浮遊ゲート以外の電荷蓄積層を持つＭＯＮＯＳ型メモリ、微細ドットメモリなど、その他の不揮発性半導体記憶装置にも適用できる。 (Other embodiments)
The present invention is not limited to the above embodiment, and for example, the following modifications or expansions are possible.
In the above embodiment, four-value or two-value writing has been described. Although applied to the NAND flash memory device 1, it can also be applied to other nonvolatile semiconductor memory devices such as a MONOS memory having a charge storage layer other than a floating gate and a fine dot memory.

前述実施形態では、粗書込処理を１回行った後、最終書込処理を行う実施形態を示しているが、粗書込処理を複数段階行ってから最終書込処理を行う形態に適用できる。この場合、１分布の電圧幅をさらに狭く設定できるため、データ保持の信頼性をさらに向上できる。 In the above-described embodiment, the embodiment in which the final writing process is performed after the rough writing process is performed once is shown. However, the embodiment can be applied to a mode in which the rough writing process is performed in a plurality of stages and then the final writing process is performed. . In this case, since the voltage width of one distribution can be set further narrower, the reliability of data retention can be further improved.

前記した実施形態中に記載された条件範囲内において、適宜条件選択を行うことで同等の効果を奏する。上記実施形態には、種々の実施形態が含まれており、上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。 Within the range of conditions described in the above-described embodiment, an equivalent effect can be obtained by appropriately selecting conditions. The above embodiment includes various embodiments, and is described in the column of the problem to be solved by the invention even if some of the constituent elements are deleted from all the constituent elements shown in the above embodiment. In the case where the problem can be solved and the effect described in the column of the effect of the invention can be obtained, the configuration requirement from which the configuration requirement is deleted can be applied as the invention.

図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、２は制御回路、４はワード線制御回路（制御回路）、５はビット線制御回路（制御回路）、６は入出力バッファ、７は半導体基板、７ａはｎウェル、７ｂはｐウェル、７ｃは不純物拡散層、７ｄは高濃度の不純物拡散層、８はゲート絶縁膜、９はゲート間絶縁膜、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極、ＭＣはメモリセル、Ａｒはメモリセルアレイ、ＢＬはビット線、ＷＬはワード線、ＣＭはキャッシュメモリ、ＳＡ／ＰＢはセンスアンプ回路を示す。 In the drawings, 1 is a flash memory device (nonvolatile semiconductor memory device), 2 is a control circuit, 4 is a word line control circuit (control circuit), 5 is a bit line control circuit (control circuit), 6 is an input / output buffer, 7 Is a semiconductor substrate, 7a is an n-well, 7b is a p-well, 7c is an impurity diffusion layer, 7d is a high-concentration impurity diffusion layer, 8 is a gate insulating film, 9 is an inter-gate insulating film, FG is a floating gate electrode, and CG is Control gate electrode, MC is a memory cell, Ar is a memory cell array, BL is a bit line, WL is a word line, CM is a cache memory, and SA / PB is a sense amplifier circuit.

Claims

データが消去された消去状態を示す第１閾値電圧分布と前記データが書込みされた複数の書込状態をそれぞれ示す複数の第２閾値電圧分布とが互いに異なり、消去状態では第１閾値電圧分布内、書込状態では複数の第２閾値電圧分布内の何れかに閾値電圧が調整可能に構成されたメモリセルが複数配列されてなるメモリセルアレイと、
前記メモリセルアレイ内の複数のメモリセルの閾値電圧を調整することでデータを書込、消去する制御回路と、を備え、
前記制御回路は、前記複数のメモリセルの閾値電圧を前記第１閾値電圧分布内に調整してデータ消去した後データを書込むときには、前記第１閾値電圧分布幅よりも狭い電圧分布幅を有する初期電圧分布内に前記メモリセルの閾値電圧を調整してから前記複数の第２閾値電圧分布内の何れかに閾値電圧を調整することでデータを書込むことを特徴とする不揮発性半導体記憶装置。 A first threshold voltage distribution indicating an erased state in which data is erased and a plurality of second threshold voltage distributions indicating a plurality of written states in which the data is written are different from each other. A memory cell array in which a plurality of memory cells configured such that a threshold voltage can be adjusted in any one of a plurality of second threshold voltage distributions in a writing state;
A control circuit for writing and erasing data by adjusting threshold voltages of a plurality of memory cells in the memory cell array,
The control circuit has a voltage distribution width narrower than the first threshold voltage distribution width when data is written after the data is erased by adjusting the threshold voltages of the plurality of memory cells within the first threshold voltage distribution. A nonvolatile semiconductor memory device, wherein data is written by adjusting a threshold voltage to any one of the plurality of second threshold voltage distributions after adjusting a threshold voltage of the memory cells in an initial voltage distribution .

前記制御回路は、前記メモリセルの閾値電圧を前記初期電圧分布内に調整するときに、当該初期電圧分布を含み前記複数の第２閾値電圧分布の分布数と同じ数で割り振られた複数の仮設定電圧分布内の何れかに前記メモリセルの閾値電圧を調整してから前記第２閾値電圧分布内の何れかに調整することを特徴とする請求項１記載の不揮発性半導体記憶装置。 When adjusting the threshold voltage of the memory cell within the initial voltage distribution, the control circuit includes a plurality of temporary addresses including the initial voltage distribution and allocated in the same number as the distribution number of the plurality of second threshold voltage distributions. The nonvolatile semiconductor memory device according to claim 1, wherein the threshold voltage of the memory cell is adjusted to any one of the set voltage distributions and then adjusted to any one of the second threshold voltage distributions.

前記制御回路は、前記メモリセルの閾値電圧を前記初期電圧分布内に調整するときに、当該初期電圧分布を含み前記複数の第２閾値電圧分布の数の半数に割り振られた仮設定電圧分布内に前記メモリセルの閾値電圧を調整してから前記第２閾値電圧分布内の何れかに調整することを特徴とする請求項１記載の不揮発性半導体記憶装置。 When the control circuit adjusts the threshold voltage of the memory cell within the initial voltage distribution, the control circuit includes the initial voltage distribution and includes a temporary set voltage distribution allocated to half of the plurality of second threshold voltage distributions. The nonvolatile semiconductor memory device according to claim 1, wherein the threshold voltage of the memory cell is adjusted to any one of the second threshold voltage distributions.

前記初期電圧分布は、前記仮設定電圧分布の中で最も低い閾値分布であることを特徴とする請求項２または３記載の不揮発性半導体記憶装置。 4. The nonvolatile semiconductor memory device according to claim 2, wherein the initial voltage distribution is the lowest threshold distribution among the temporarily set voltage distributions.

前記制御回路は、前記メモリセルの閾値電圧を前記初期電圧分布内に調整するときに、前記第１閾値電圧分布幅よりも狭い所定の一分布の初期電圧分布内に調整してから前記第２閾値電圧分布内の何れかに調整することを特徴とする請求項１記載の不揮発性半導体記憶装置。 When adjusting the threshold voltage of the memory cell in the initial voltage distribution, the control circuit adjusts the threshold voltage within a predetermined one distribution narrower than the first threshold voltage distribution width before the second voltage distribution. 2. The nonvolatile semiconductor memory device according to claim 1, wherein the non-volatile semiconductor memory device is adjusted to any one of the threshold voltage distributions.