JP2011101096A - Imaging element control signal generator and method therefor - Google Patents
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Abstract
Description
本発明は、撮像素子を制御するための制御信号を発生する撮像素子制御信号発生装置およびその方法に関する。 The present invention relates to an image sensor control signal generating apparatus and method for generating a control signal for controlling an image sensor.
例えば、特許文献１は、チャネル選択情報を復号化し、選択されたチャネルの出力状態を決定するＣＣＤ電荷転送用駆動回路を開示する。
また、例えば、特許文献２は、タイミング信号を時分割多重化したＣＣＤ電荷転送用駆動装置を開示する。
また、例えば、特許文献３は、データ信号の値の組み合わせに基づき、直駆動信号を、選択して変化させる固体撮像装置を開示する。
しかしながら、特許文献１〜３は、撮像素子に対する複数の制御信号を一度に設定する構成を開示していない。
For example,
Further, for example,
Further, for example,
However,
本発明は、上述した背景からなされたものであって、撮像素子に対する複数の制御信号を、一つの命令の実行により設定することができる撮像素子制御信号発生装置およびその方法を提供することを目的とする。 The present invention has been made from the above-described background, and it is an object of the present invention to provide an image sensor control signal generating apparatus and method for setting a plurality of control signals for the image sensor by executing one command. And
上記目的を達成するために、本願にかかる撮像素子制御信号発生装置は、それぞれ複数の方向に対する複数の制御信号により制御される撮像素子（２）に対して、前記複数の方向に対する複数の制御信号（３値信号，２値信号）を発生する撮像素子制御信号発生装置（３，１１２）であって、前記複数の方向のいずれかに対する複数の制御信号を含むグループ（Ｇ）と、このグループに含まれる制御信号の値とを指定する命令コードを作成する命令コード作成手段（３００，３０２，３４）と、前記作成された命令コードにおいて指定されるグループ（Ｇ，ＳＴＧ）に含まれ、この命令コードにおいて指定される値の制御信号を、同時に発生する制御信号発生手段（５，７，４２，４４，８４，８６）とを有する。 In order to achieve the above object, an image sensor control signal generator according to the present application provides a plurality of control signals for a plurality of directions with respect to an image sensor (2) controlled by a plurality of control signals for a plurality of directions. An image sensor control signal generator (3, 112) that generates (ternary signal, binary signal), and includes a group (G) including a plurality of control signals in any of the plurality of directions, Instruction code creating means (300, 302, 34) for creating an instruction code for designating the value of the included control signal, and a group (G, STG) designated in the created instruction code. Control signal generating means (5, 7, 42, 44, 84, 86) for simultaneously generating a control signal having a value specified in the code.
好適には、前記撮像素子（２）は、それぞれ複数の方向またはそれらのいずれかを示す制御信号により制御され、前記命令コードは、少なくとも、それぞれ前記制御信号のグループ（Ｇ，ＳＴＧ）いずれかを指定するグループ指定情報（図１０（Ｂ），図１１（Ｂ）のＧ，ＳＴＧ、および、図２０〜図２３のトグル命令）と、それぞれ前記制御信号のグループ（Ｇ，ＳＴＧ）のいずれかに含まれる制御信号の値（Ｌ／Ｍ／Ｈ）を指定する値情報（図１０（Ｂ），図１１（Ｂ）のＬ／Ｍ／Ｈ）とを含み、前記命令コード作成手段（３００，３０２，３４）は、１つの前記グループ指定情報（図１０（Ｂ）；Ｇ）と、このグループ指定情報が指定するグループに含まれる制御信号の値を指定する前記値情報（同・Ｌ／Ｍ／Ｈ）とが対応付けられて含まれる前記命令コード；または複数の前記グループ指定情報（図１１（Ｂ）；ＳＴＧ）それぞれと、これらのグループ指定情報（Ｇ，ＳＴＧ）が指定する複数のグループ（Ｇ）それぞれに含まれる制御信号の値（同・Ｌ／Ｍ／Ｈ）を指定する前記値情報それぞれとが対応付けられて含まれる命令コードを作成し、前記制御信号発生手段（５，７，４２，４４，８４，８６）は、前記作成された命令コードに従って、グループ（Ｇ，ＳＴＧ）に含まれる前記制御信号を同時に発生する。 Preferably, each of the imaging elements (2) is controlled by a control signal indicating a plurality of directions or any one of them, and the instruction code includes at least one of the control signal groups (G, STG). The group designation information to be designated (G and STG in FIGS. 10B and 11B and the toggle instruction in FIGS. 20 to 23) and each of the control signal groups (G and STG). Including the value information (L / M / H in FIG. 10B, FIG. 11B) specifying the value (L / M / H) of the included control signal, and the instruction code creating means (300, 302). , 34) is one piece of the group designation information (FIG. 10B; G) and the value information (the same L / M /) for designating the value of the control signal included in the group designated by the group designation information. H) is associated with Each of the plurality of group designation information (FIG. 11B; STG) and control signals included in each of the plurality of groups (G) designated by the group designation information (G, STG). The instruction signal including the value information specifying the value (L / M / H) in association with each other is created, and the control signal generating means (5, 7, 42, 44, 84, 86) Simultaneously generates the control signals included in the group (G, STG) according to the generated instruction code.
また、本発明にかかる撮像素子制御信号発生方法は、それぞれ複数の方向に対する複数の制御信号により制御される撮像素子（２）に対して、前記複数の方向に対する複数の制御信号（３値信号，２値信号）を発生する撮像素子制御信号発生装置（３，１１２）が、前記複数の方向のいずれかに対する複数の制御信号を含むグループ（Ｇ）と、このグループに含まれる制御信号の値とを指定する命令コードを作成する命令コード作成ステップ（３００，３０２，３４）と、前記作成された命令コードにおいて指定されるグループ（Ｇ，ＳＴＧ）に含まれ、この命令コードにおいて指定される値の制御信号を、同時に発生する制御信号発生ステップ（５，７，４２，４４，８４，８６）とを実行する。 In addition, an image sensor control signal generation method according to the present invention provides a plurality of control signals (three-value signals, ternary signals, A group (G) including a plurality of control signals for any one of the plurality of directions, and a value of the control signal included in the group; An instruction code creation step (300, 302, 34) for creating an instruction code for designating the value of the value specified in the group (G, STG) designated in the created instruction code. The control signal generation step (5, 7, 42, 44, 84, 86) that simultaneously generates the control signal is executed.
好適には、前記撮像素子（２）は、それぞれ複数の方向またはそれらのいずれかを示す制御信号により制御され、前記命令コードは、少なくとも、それぞれ前記制御信号のグループ（Ｇ，ＳＴＧ）いずれかを指定するグループ指定情報（図１０（Ｂ），図１１（Ｂ）のＧ，ＳＴＧ、および、図２０〜図２３のトグル命令）と、それぞれ前記制御信号のグループ（Ｇ，ＳＴＧ）のいずれかに含まれる制御信号の値（Ｌ／Ｍ／Ｈ）を指定する値情報（図１０（Ｂ），図１１（Ｂ）のＬ／Ｍ／Ｈ）とを含み、前記命令コード作成ステップ（３００，３０２，３４）は、１つの前記グループ指定情報（図１０（Ｂ）；Ｇ）と、このグループ指定情報が指定するグループに含まれる制御信号の値を指定する前記値情報（同・Ｌ／Ｍ／Ｈ）とが対応付けられて含まれる前記命令コード；または複数の前記グループ指定情報（図１１（Ｂ）；ＳＴＧ）それぞれと、これらのグループ指定情報（Ｇ，ＳＴＧ）が指定する複数のグループ（Ｇ）それぞれに含まれる制御信号の値（同・Ｌ／Ｍ／Ｈ）を指定する前記値情報それぞれとが対応付けられて含まれる命令コードの作成を行い、前記制御信号発生ステップ（５，７，４２，４４，８４，８６）は、前記作成された命令コードに従って、グループ（Ｇ，ＳＴＧ）に含まれる前記制御信号を同時に発生する。 Preferably, each of the imaging elements (2) is controlled by a control signal indicating a plurality of directions or any one of them, and the instruction code includes at least one of the control signal groups (G, STG). The group designation information to be designated (G and STG in FIGS. 10B and 11B and the toggle instruction in FIGS. 20 to 23) and each of the control signal groups (G and STG). Including the value information (L / M / H in FIG. 10B, FIG. 11B) specifying the value (L / M / H) of the included control signal, and the instruction code creating step (300, 302) , 34) is one piece of the group designation information (FIG. 10B; G) and the value information (the same L / M /) for designating the value of the control signal included in the group designated by the group designation information. H) Included in each of the plurality of group designation information (FIG. 11B; STG) and the plurality of groups (G) designated by the group designation information (G, STG). An instruction code including the value information specifying the signal value (L / M / H) is created in association with each other, and the control signal generation step (5, 7, 42, 44, 84, 86) simultaneously generates the control signals included in the group (G, STG) according to the created instruction code.
また、本発明にかかる撮像素子制御信号発生プログラムは、コンピュータにより、それぞれ複数の方向に対する複数の制御信号により制御される撮像素子（２）に対して、前記複数の方向に対する複数の制御信号（３値信号，２値信号）を発生する撮像素子制御信号発生装置（３，１１２）において、前記複数の方向のいずれかに対する複数の制御信号を含むグループ（Ｇ）と、このグループに含まれる制御信号の値とを指定する命令コードを作成する命令コード作成ステップ（３００，３０２，３４）と、前記作成された命令コードにおいて指定されるグループ（Ｇ，ＳＴＧ）に含まれ、この命令コードにおいて指定される値の制御信号を、同時に発生する制御信号発生ステップ（５，７，４２，４４，８４，８６）とを前記コンピュータに実行させる。 An image sensor control signal generation program according to the present invention is a computer program for generating a plurality of control signals (3 for a plurality of directions) with respect to an image sensor (2) controlled by a plurality of control signals for a plurality of directions. Group (G) including a plurality of control signals for any one of the plurality of directions and a control signal included in the group in the image sensor control signal generation device (3, 112) that generates a value signal and a binary signal) An instruction code creating step (300, 302, 34) for creating an instruction code for designating the value of the value, and a group (G, STG) designated in the created instruction code. A control signal generation step (5, 7, 42, 44, 84, 86) for simultaneously generating a control signal having a predetermined value. To be executed.
好適には、前記撮像素子（２）は、それぞれ複数の方向またはそれらのいずれかを示す制御信号により制御され、前記命令コードは、少なくとも、それぞれ前記制御信号のグループ（Ｇ，ＳＴＧ）いずれかを指定するグループ指定情報（図１０（Ｂ），図１１（Ｂ）のＧ，ＳＴＧ、および、図２０〜図２３のトグル命令）と、それぞれ前記制御信号のグループ（Ｇ，ＳＴＧ）のいずれかに含まれる制御信号の値（Ｌ／Ｍ／Ｈ）を指定する値情報（図１０（Ｂ），図１１（Ｂ）のＬ／Ｍ／Ｈ）とを含み、前記命令コード作成ステップ（３００，３０２，３４）は、１つの前記グループ指定情報（図１０（Ｂ）；Ｇ）と、このグループ指定情報が指定するグループに含まれる制御信号の値を指定する前記値情報（同・Ｌ／Ｍ／Ｈ）とが対応付けられて含まれる前記命令コード；または複数の前記グループ指定情報（図１１（Ｂ）；ＳＴＧ）それぞれと、これらのグループ指定情報（Ｇ，ＳＴＧ）が指定する複数のグループ（Ｇ）それぞれに含まれる制御信号の値（同・Ｌ／Ｍ／Ｈ）を指定する前記値情報それぞれとが対応付けられて含まれる命令コードの作成を前記コンピュータに実行させ、 前記制御信号発生ステップ（５，７，４２，４４，８４，８６）は、前記作成された命令コードに従って、グループ（Ｇ，ＳＴＧ）に含まれる前記制御信号の同時発生を、前記コンピュータに実行させる。
なお、この部分では、本願発明の構成部分に、本願明細書・図面の符号を付してあるが、これは、これらの間の対応関係を明確化することを目的とし、本願発明の技術的範囲の限定を意図しない。
Preferably, each of the imaging elements (2) is controlled by a control signal indicating a plurality of directions or any one of them, and the instruction code includes at least one of the control signal groups (G, STG). The group designation information to be designated (G and STG in FIGS. 10B and 11B and the toggle instruction in FIGS. 20 to 23) and each of the control signal groups (G and STG). Including the value information (L / M / H in FIG. 10B, FIG. 11B) specifying the value (L / M / H) of the included control signal, and the instruction code creating step (300, 302) , 34) is one piece of the group designation information (FIG. 10B; G) and the value information (the same L / M /) for designating the value of the control signal included in the group designated by the group designation information. H) Included in each of the plurality of group designation information (FIG. 11B; STG) and the plurality of groups (G) designated by the group designation information (G, STG). The control signal generation step (5, 7, 42, 42) causes the computer to generate an instruction code including the value information specifying the signal value (L / M / H) in association with each other. 44, 84, 86) cause the computer to execute the simultaneous generation of the control signals included in the group (G, STG) according to the created instruction code.
In this part, the constituent parts of the present invention are given the reference numerals in the present specification and drawings. This is intended to clarify the correspondence between them, and is technical in the present invention. It is not intended to limit the scope.
本願発明によれば、撮像素子に対する複数の制御信号の設定を、一つの命令の実行により行うことができる。 According to the present invention, setting of a plurality of control signals for the image sensor can be performed by executing one command.
［本発明がなされるに至った経緯］
本願発明の実施形態の理解を助けるために、まず、本願発明がなされるに至った経緯を説明する。
ＣＣＤイメージング素子(CCD Imaging Device)あるいはＣＭＯＳイメージング素子などの撮像素子を制御し、撮像の結果として得られた画像信号を読み出すための信号のタイミングを制御する方法としては、下記方法（１−１），（１−２）を例として挙げることができる。
（１−１）レジスタ(Register)を用いた方法（レジスタ型）：
予め、撮像素子に対する信号のタイミング(Timing)を示すデータ(Data)が、全てレジスタに記憶され、シーケンサを用いて読み取られ、撮像素子に対する信号のタイミング制御のために用いられる。
（１−２）ＣＰＵを用いた方法（ＣＰＵ型）：
撮像素子に対する信号のタイミングを制御するためにマイクロコントローラ(Micro-Controller)を用いたソフトウェア(Software)処理により、撮像素子に対する信号のタイミング(Timing)制御が行われる。
[Background to the Invention]
In order to help understanding of the embodiment of the present invention, first, the background of the present invention will be described.
As a method for controlling an image sensor such as a CCD imaging device or a CMOS imaging device and controlling a signal timing for reading an image signal obtained as a result of imaging, the following method (1-1) is used. , (1-2) can be cited as an example.
(1-1) Method using a register (Register type):
Data (Data) indicating signal timing (Timing) for the image sensor is stored in advance in a register, read using a sequencer, and used for signal timing control for the image sensor.
(1-2) Method using CPU (CPU type):
Signal timing for the image sensor is controlled by software processing using a micro-controller to control the signal timing for the image sensor.
しかしながら、上記方法（１−１）は、多くの信号を切り替え(toggle)て撮像素子に供給するために適しているが、その実現のためには、信号ごとに多数のコマンド(Command)解析および実行のためのハードウェア的な手段が必要とされるので、実現のためのハードウェア(Hardware)の規模が大きくなってしまう。
一方、上記方法（１−２）は、方法（１−１）よりも小さい規模のハードウェアにより実現されうる。
しかしながら、ＣＰＵにより実行可能な命令コードの長さが限定されるので、１つの命令コードの実行により、多数の信号の切り替えることはできない。
この方法（１−２）においては、撮像素子に対する制御の時間間隔により、実行可能な命令コードの数が制限されてしまうので、切り替え可能な信号の数は、上記方法（１）よりも少なくなってしまう。
従って、上記方法（１−１），（１−２）両方の長所を兼ね備えた撮像素子制御用信号の発生方法が望まれる。
However, the method (1-1) is suitable for switching a large number of signals and supplying them to the image pickup device. However, in order to realize the method, a large number of commands are analyzed for each signal. Since hardware means for execution is required, the scale of hardware for realization is increased.
On the other hand, the method (1-2) can be realized by hardware having a smaller scale than the method (1-1).
However, since the length of an instruction code that can be executed by the CPU is limited, a large number of signals cannot be switched by executing one instruction code.
In this method (1-2), since the number of executable instruction codes is limited by the control time interval for the image sensor, the number of switchable signals is smaller than that in the above method (1). End up.
Therefore, a method for generating an image sensor control signal that has the advantages of both the methods (1-1) and (1-2) is desired.
また、ＣＣＤイメージング素子のアナログ出力信号をディジタル変換するアナログフロントエンド（Analog Front End；ＡＦＥ）を含むＡＦＥ集積回路（ＡＦＥ ＩＣ；「ＡＦＥ ＩＣ」に用いられている半導体チップは「ＡＦＥチップ」と呼ばれる）は、下記（２−１），（２−２）のタイプに大別することができる。
（２−１）３−ｉｎ−１型：
（図３に示すＶドライバ１１２と制御信号データ発生部３とが同じＩＣチップに構成される形式のＡＦＥ集積回路）
３−ｉｎ−１型ＡＦＥ ＩＣは、ＡＦＥと垂直ドライバ（Ｖドライバ）と、タイミングジェネレータ（ＴＧ）とを一つのパッケージに収容した構成をとり、ＴＧとＶドライバとはＩＣ内部で接続される。
（２−２）２−ｉｎ−１型：
（図３に示すＶドライバ１１２と制御信号データ発生部３とが異なるＩＣチップに構成される形式のＡＦＥ集積回路）
ＡＦＥとＶドライバと一つのパッケージにした構成をとり、ＴＧとＶドライバはとはＩＣ外部（プリント基板上）で接続される。
A semiconductor chip used in an AFE integrated circuit (AFE IC; “AFE IC”) including an analog front end (AFE) that converts an analog output signal of a CCD imaging device into a digital signal is called an “AFE chip”. ) Can be roughly classified into the following types (2-1) and (2-2).
(2-1) 3-in-1 type:
(AFE integrated circuit of the type in which the
The 3-in-1 type AFE IC has a configuration in which an AFE, a vertical driver (V driver), and a timing generator (TG) are accommodated in one package, and the TG and the V driver are connected inside the IC.
(2-2) 2-in-1 type:
(AFE integrated circuit of the type in which the
The AFE and the V driver are configured in one package, and the TG and the V driver are connected to each other outside the IC (on the printed board).
上記３−ｉｎ−１型のＡＦＥ ＩＣが採用されると、ＴＧとＶドライバはとはＩＣ内部で接続されるので、このタイプのＡＦＥ ＩＣを採用すると、機器のプリント配線が容易になるが、Ｖドライバに必要とされる高価な高耐圧プロセスを使って、本来、安価なプロセスにより製造されるべきＴＧの回路を実現することになる。
従って、上記３−ｉｎ−１型のＡＦＥ ＩＣは、通常のプロセスで製造される画像処理ＡＳＩＣなどにＴＧを含める上記２−ｉｎ−１型のＡＦＥ ＩＣに比べてコスト高となる。
反対に、上記２−ｉｎ−１型のＡＦＥ ＩＣが採用されると、ＴＧとＶドライバとはＩＣ外部のプリント基板上で接続されるので、高価な高圧プロセスを必要とするＩＣ内部の回路規模は、３−ｉｎ−１型のＡＦＥ ＩＣが採用されたときと比べて小さくなるが、機器のプリント配線数が多くなってしまう。
When the 3-in-1 type AFE IC is adopted, the TG and the V driver are connected to each other inside the IC. Therefore, when this type of AFE IC is adopted, the printed wiring of the device becomes easy. By using an expensive high withstand voltage process required for the V driver, a TG circuit to be manufactured by an inexpensive process is realized.
Therefore, the 3-in-1 type AFE IC is more expensive than the 2-in-1 type AFE IC in which TG is included in an image processing ASIC manufactured by a normal process.
On the other hand, when the 2-in-1 type AFE IC is employed, the TG and V driver are connected on the printed circuit board outside the IC, so the circuit scale inside the IC requiring an expensive high-voltage process. Is smaller than when 3-in-1 type AFE IC is adopted, but the number of printed wirings of the device increases.
つまり、上記２−ｉｎ−１型のＡＦＥ ＩＣが採用されたときであっても、機器のプリント配線数が少なく抑えられる撮像素子制御用信号の発生方法が望まれる。
本願にかかる発明は、このような要望に応えるべく工夫がなされており、上記方法（１−１），（１−２）両方の長所を兼ね備え、さらに、上記２−ｉｎ−１型のＡＦＥ ＩＣが採用されたときに、ＩＣ内部の回路規模を小さく抑え、また、機器のプリント配線数を少なく抑えることができるように構成されている。
In other words, even when the 2-in-1 type AFE IC is adopted, a method for generating an image sensor control signal that can suppress the number of printed wirings of the device is desired.
The invention according to the present application has been devised to meet such a demand, has the advantages of both the methods (1-1) and (1-2), and further, the 2-in-1 type AFE IC. Is adopted, the circuit scale inside the IC can be reduced, and the number of printed wirings of the device can be reduced.
［本願実施形態の概要］
図１は、本願実施形態における撮像素子制御用信号の切り替え（トグル）のタイミングを例示する第１の図である。
ＣＣＤイメージング素子などの撮像素子を制御する制御信号の切り替えの方法として、複数の制御信号を、図１に符号ａを付して示すように、同じタイミングで同じ値とするためにグループ化する方法がある（このようなグループＧに含まれる制御信号をトグルする命令を「トグル命令Ｇ」と記し、例えば、「ＴＧＬ Ｇ１，Ｌ」は、グループＧ１に含まれる制御信号をＬレベルに設定し、「ＴＧＬ Ｇ２，Ｈ」、グループＧ２に含まれる制御信号をＨレベルに設定することを示す）。
一方、図１に符号ｂ，ｃを付して示すように、複数のグループに含まれる制御信号の全てを同時に同じ値に切り替える方法がある（このようなグループＳＴＧに含まれる制御信号をトグルする命令を「トグル命令ＳＴＧ」と記し、例えば、「ＴＧＬ ＳＴＧ１，Ｌ」は、グループＳＴＧ１に含まれる制御信号をＬレベルに設定し、「ＴＧＬ ＳＴＧ２，Ｈ」、グループＳＴＧ２に含まれる制御信号をＨレベルに設定することを示す）。
なお、これら複数のグループそれぞれには、設定に応じて、１つ以上の３値制御信号または１つ以上の２値制御信号またはこれらの両方が含まれうる。
また、図１に符号ｂを付して示したように、複数の信号それぞれが、異なる値に設定されるべき場合が実際には存在し、このような場合には、複数の信号は、設定される値ごとに複数のグループに分けされて取り扱われる。
[Outline of the embodiment of the present application]
FIG. 1 is a first diagram illustrating the timing of switching (toggling) an image sensor control signal in the present embodiment.
As a method of switching control signals for controlling an imaging device such as a CCD imaging device, a method of grouping a plurality of control signals so as to have the same value at the same timing as indicated by reference numeral a in FIG. (An instruction for toggling a control signal included in such a group G is referred to as a “toggle instruction G”. For example, “TGL G1, L” sets a control signal included in the group G1 to an L level, “TGL G2, H” indicates that the control signal included in the group G2 is set to H level).
On the other hand, there is a method of switching all the control signals included in a plurality of groups to the same value at the same time as indicated by reference numerals b and c in FIG. 1 (toggling the control signals included in such a group STG). The instruction is described as “toggle instruction STG”. For example, “TGL STG1, L” sets the control signal included in the group STG1 to L level, “TGL STG2, H”, and the control signal included in the group STG2 is H. To set the level).
Each of the plurality of groups may include one or more ternary control signals, one or more binary control signals, or both, depending on the setting.
In addition, as indicated by the symbol b in FIG. 1, there are actually cases where a plurality of signals should be set to different values. In such a case, the plurality of signals are set as Each value is handled by being divided into a plurality of groups.
本願実施形態として示す撮像素子制御用信号の発生方法は、複数（例えば、図１にｂ，ｃを付して示したように、Ｇ４，Ｇ６のグループに含まれる制御信号の全てを同時に同じ値に切り替える方法を可能とするように、あるいは、このような方法と、複数の制御信号を、図１に符号ａを付して示すように、同じタイミングで同じ値とするためにグループ化する方法とを併用することができるように構成されている。
なお、以下に示す撮像素子制御用信号の発生方法は、専用のハードウェアによっても、汎用のハードウェアの組み合わせによっても、ＣＰＵおよびＤＳＰなどのハードウェア資源を具体的に利用して実行されるプログラムによっても実現されうるが、以下、説明の具体化および明確化のために、この方法が、専用のハードウェア（ＩＣ）によって実現される場合が具体例とされる。
以下に示す具体例は、本願発明の明確化および具体化のみを意図し、本願発明の技術的範囲の限定を意図しない。
The image sensor control signal generation method shown as the embodiment of the present invention is a plurality of (for example, as shown by adding b and c in FIG. 1, all the control signals included in the groups G4 and G6 are simultaneously set to the same value. Or a method of grouping a plurality of control signals so as to have the same value at the same timing, as indicated by the symbol a in FIG. And can be used together.
Note that the image sensor control signal generation method described below is a program that is executed by specifically using hardware resources such as a CPU and a DSP, whether by dedicated hardware or a combination of general-purpose hardware. However, for the sake of concreteness and clarification of the description, a case where this method is realized by dedicated hardware (IC) will be taken as a specific example.
The specific examples shown below are intended only to clarify and embody the present invention and are not intended to limit the technical scope of the present invention.
［ディジタルカメラ１］
図２は、本願発明が適用される第１のディジタルカメラ(Digital Camera）１の外観を例示する図である。
図３は、図２に示したディジタルカメラ１の構成を例示する図である。
図３に示すように、図１，図２に示したディジタルカメラ１は、光学系１００、ＣＣＤ撮像素子２、画像メモリ１０２、画像処理部１０４、記録装置１０６、記録媒体１０８、ユーザインターフェース(UI; User Interface)部１１０、Ｖドライバ１１２、制御部１１４、ＡＦＥ１１６および制御信号データ発生部（ＣＳＤＧ）３から構成される。
ディジタルカメラ１は、これらの構成部分により、光学系１００を介して入力された光学画像を、ＣＣＤ撮像素子２により電気的なアナログ形式の画像信号に変換し、アナログ形式の画像信号をディジタル形式の画像データに変換し、さらに圧縮などの処理を行って記憶する。
[Digital camera 1]
FIG. 2 is a diagram illustrating the appearance of a first
FIG. 3 is a diagram illustrating the configuration of the
As shown in FIG. 3, the
With these components, the
なお、ＣＣＤ撮像素子２は、ディジタルカメラ１の構成の適切な変形により、ＣＭＯＳ撮像素子など、他の撮像素子に置換されうる。
また、ディジタルカメラ１の各構成部分は、専用のハードウェアによっても、ＤＳＰあるいはＣＰＵ（図示せず）により実行されるＯＳ上のソフトウェアによっても実現されうる。
また、ディジタルカメラ１の構成部分の任意の２つ以上は一体に構成されることができ、また、ディジタルカメラ１の任意の構成部分は、機能ごとに、より多くの構成部分に分けて実現されうる。
The CCD
Each component of the
In addition, any two or more of the constituent parts of the
また、図３には、制御信号データ発生部３が、最大２６本の制御信号データを発生することができ、また、制御信号データ発生部３から、ＣＣＤ撮像素子２に対して、４本の制御信号が供給される場合が例示してあるが、制御信号データおよび制御信号の数は例示であって、ディジタルカメラ１の構成に応じて、制御信号データおよび制御信号の数は、任意に変更されうる。
また、図２，図３には、本願発明が、ディジタルスチルカメラ(Digital Still Camera)に適用される場合が例示してあるが、本願発明は、ディジタルビデオカメラ(Digital Video Camera)などの他の画像処理機器に適用可能である。
また、以下の各図において、実質的に同じ構成部分および処理には、同じ符号が付される。
なお、ここで述べた事項は、後述の第２の実施形態についても同様である。
In FIG. 3, the control signal
2 and 3 illustrate the case where the present invention is applied to a digital still camera. However, the present invention is not limited to other digital video cameras or the like. Applicable to image processing equipment.
In the following drawings, substantially the same components and processes are denoted by the same reference numerals.
The matters described here are the same for the second embodiment described later.
［ＣＣＤ撮像素子２］
図４は、図３に示したＣＣＤ撮像素子２の構成を例示する図である。
図４に示すように、ＣＣＤ撮像素子２は、フレーム(Frame)読み出し方式のＣＣＤ撮像素子であって、それぞれｎ個の垂直ＣＣＤセル(Vertical CCD Cell)２０４−ｒ−ｓおよび２ｎ個のフォトダイオード（ＰＤ;Photo Diode）２００−ｒ−２ｓを有する垂直ＣＣＤ２００−１〜２００−ｍ、水平ＣＣＤ２０６および出力アンプ(Output Amplifier)２０８から構成される。
なお、ｉ，ｊ，ｍ，ｎ，ｒ，ｓは整数であって、ｍ≧ｉ，ｒ≧１，ｎ≧ｊ，ｓ≧１であり、ｍ，ｎは常に同じ数とは限らない。
また、以下、垂直ＣＣＤ２００−１〜２００−ｍなど、複数ありうる構成部分のいずれかを、特定せずに記すときには、単に垂直ＣＣＤ２００と略記することがある。
[CCD imaging device 2]
FIG. 4 is a diagram illustrating the configuration of the CCD
As shown in FIG. 4, the CCD
Note that i, j, m, n, r, and s are integers, and m ≧ i, r ≧ 1, n ≧ j, and s ≧ 1, and m and n are not always the same number.
Further, hereinafter, when any of a plurality of possible components such as the vertical CCDs 200-1 to 200-m is described without being specified, the
ＣＣＤ撮像素子２は、これらの構成部分により、光学系１００によりＣＣＤ撮像素子２の撮像面に結像した被撮像物（図示せず）の画像の光学信号を、ＰＤ２０２により電気的な信号に変換する。
ＣＣＤ撮像素子２の垂直ＣＣＤ２００は、Ｖドライバ１１２から、制御信号データ発生部３が発生した２つの３値制御信号データに対応する３値制御信号と、２つの２値制御信号データに対応する２値制御信号とを受けて、ＰＤ２０２の電荷を水平ＣＣＤ２０６に転送し、出力アンプ２０８を介して、画像メモリ１０２に対して、画像信号として出力する。
なお、ＣＣＤ撮像素子２において、３値制御信号は、垂直制御信号として電荷読み出し、および、電荷の垂直転送に用いられ、２値制御信号は、垂直制御信号として、電荷の垂直転送のために用いられる。
With these components, the CCD
The
In the CCD
画像メモリ１０２（図３）は、ＣＣＤ撮像素子２からＡＦＥ１１６を介して入力されたディジタル形式の画像データを、記憶して、画像処理部１０４に対して出力する。
画像処理部１０４は、画像メモリ１０２から入力された画像データを処理し、記録装置１０６およびＵＩ部１１０に対して出力する。
記録装置１０６は、不揮発性メモリなどの記録媒体１０８に対して、画像処理部１０４から入力された画像データを記録する。
また、記録装置１０６は、記録媒体１０８に記録されたデータを読み出して、画像処理部１０４に対して記憶させる。
The image memory 102 (FIG. 3) stores digital image data input from the
The
The
Further, the
ＵＩ部１１０は、ユーザ(User)に対する撮像対象の画像の表示、および、シャッター(Shutter)の押下などの操作を受け入れなどを行う。
Ｖドライバ１１２は、制御信号データ発生部３が発生した３値の制御信号データそれぞれを、Ｌレベルの電圧（例えば−７Ｖ）、Ｍレベルの電圧（例えば−１〜＋１Ｖ）またはＨレベルの電圧に変換し、制御信号として、ＣＣＤ撮像素子２に対して出力し、ＣＣＤ撮像素子２に含まれるＰＤ２０２、および、垂直ＣＣＤ２００を制御する。
また、Ｖドライバ１１２は、制御信号データ発生部３が発生した２値の制御信号データそれぞれを、Ｌレベルの電圧またはＭレベルの電圧に変換し、制御信号として、ＣＣＤ撮像素子２に対して出力し、ＣＣＤ撮像素子２に含まれる垂直ＣＣＤを垂直制御する。
制御部１１４は、例えば、ＣＰＵおよびメモリなどを含み、ディジタルカメラ１の全体および各構成部分を制御するためのプログラムをＯＳ（いずれも図示せず）上で実行し、ＵＩ部１１０に対するユーザの操作に応じて、ディジタルカメラ１の様々な機能を実現するための処理を行い、また、制御信号データ発生部３のレジスタ３４（図５などを参照して後述）へのデータの書き込みを行う。
The
The
The
The
［制御信号データ発生部３］
図５は、図３に示した制御信号データ発生部３の構成を示す図である。
図６は、図５に示したマイクロコントローラ３０２から命令コードデコーダ４に対して出力される命令コードの構成を例示する図である。
図７は、図５に示したＳＴＧ（同時トグルグループ; Simultaneous Toggle Group）デコーダ４０の構成、および、レジスタ３４に記憶されるデータを示す図である。
図８は、図５に示した更新ロジック５−ｉ（ｉ＝１〜ｍ；ｍは１以上の整数、ここではｍ＝２６）の構成を示す図である。
図９は、図８に示したＩＤ比較回路５０−ｋ（ｋ＝１〜ｎ；ｎは１以上の整数；ここではｋ＝３）の構成を示す図である。
[Control signal data generator 3]
FIG. 5 is a diagram showing the configuration of the control signal
FIG. 6 is a diagram exemplifying a configuration of an instruction code output from the microcontroller 302 illustrated in FIG. 5 to the
FIG. 7 is a diagram illustrating a configuration of the STG (simultaneous toggle group)
FIG. 8 is a diagram showing a configuration of the update logic 5-i (i = 1 to m; m is an integer equal to or greater than 1, where m = 26) shown in FIG.
FIG. 9 is a diagram showing a configuration of the ID comparison circuit 50-k (k = 1 to n; n is an integer of 1 or more; here, k = 3) shown in FIG.
なお、制御信号データ発生部３においては、任意の数のグループが用いられ得るが、以下の説明においては、制御信号データ発生部３において、３ビット分のデータで指定可能な８つのグループＳＴＧ１〜ＳＴＧ８が用いられる場合が具体例とされる。
また、これら８つのグループＳＴＧ１〜ＳＴＧ８それぞれには、任意の数のトグル命令が設定されうるが、以下の説明においては、これら８つのグループＳＴＧ１〜ＳＴＧ８それぞれに、８個１組みのトグル命令ＳＴＧｉｊ（ここではｉ，ｊ＝１〜８）が用いられる場合が具体例とされる。
制御信号データ発生部３は、以下に説明する信号の切り替え命令の他に、分岐命令など、他の命令を実行しうるが、以下の説明においては、制御信号データ発生部３が、切り替え命令を実行する場合のみが具体例とされる。
In the control signal
An arbitrary number of toggle instructions can be set for each of these eight groups STG1 to STG8. In the following description, a set of eight toggle instructions STGij ( Here, a case where i, j = 1 to 8) is used is a specific example.
The control signal
図５に示すように、制御信号データ発生部３は、プログラムメモリ３００、ＣＰＵコアなどのマイクロコントローラ３０２、制御部１１４（図３）から書き込み可能なレジスタ３４および命令コードデコーダ４から構成される。
命令コードデコーダ４は、ｘ個のＳＴＧデコーダ４０（図５に示された具体例においてはｘ＝３）、ｍ（同じくｍ＝２６）個の更新ロジック(Update Logic)５、ｒ（同じくｒ＝１４）個の３値デコーダ４２−１〜４２−ｒ、および、ｓ個の２値デコーダ４４−１〜４４−ｓ（同じくｒ＋ｓ＝ｍ）から構成される。
制御信号データ発生部３は、これらの構成部分により、マイクロコントローラ３０２から入力される命令コードと、レジスタ３４に記憶されたデータからｒ個の３値信号（Ｈ／Ｍ／Ｌ）と、ｓ個の２値信号（Ｍ／Ｌ）とを生成し、Ｖドライバ１１２に対して出力する。
As shown in FIG. 5, the control signal
The
With these components, the control signal
マイクロコントローラ３０２からデコーダ４に対して出力される命令コードには、図６に示すように、それぞれ９ビット構成の３つのＩＤデータＩＤ１〜ＩＤ３およびレベルデータＬＶ１〜ＬＶ３を含むオペコードと、制御信号データ発生部３において実行される信号切り替え命令および分岐命令などのオペコードが含まれる。
ただし、命令コードに含まれるＩＤデータおよびレベルデータの組の個数は、１以上の任意の数をとることができる。
The instruction code output from the microcontroller 302 to the
However, the number of sets of ID data and level data included in the instruction code can be an arbitrary number of 1 or more.
表１は、命令コードに含まれるレベルデータ［１：０］の内容を示す。
レベルデータ［１：０］は、表１に示すように、ＩＤデータＩＤｋ（ｋ＝１〜３）それぞれに対応するレベルデータＬＶｋにより指定される３値または２値の制御信号の値を示す。
また、６ビットのＩＤデータＩＤ［５：０］それぞれには、下表２に示すオペランドＩＤが格納され、このオペランドＩＤの値は、Ｖ１〜Ｖ２６，Ｇ１〜Ｇ２３，ＳＴＧ１〜ＳＴＧ８のいずれかの信号を指定する。
Table 1 shows the contents of the level data [1: 0] included in the instruction code.
As shown in Table 1, the level data [1: 0] indicates the value of the ternary or binary control signal specified by the level data LVk corresponding to each ID data IDk (k = 1 to 3).
Each 6-bit ID data ID [5: 0] stores an operand ID shown in Table 2 below. The value of this operand ID is one of V1 to V26, G1 to G23, and STG1 to STG8. Specify the signal.
表２は、ＩＤデータＩＤｋそれぞれの６ビットデータＩＤ［５：０］の値の意味を示す。
表２に示すように、ＩＤデータＩＤｋ［５：０］の値（０００００１〜０１１０１０）によりＶ１〜Ｖ２６が指定され、値（１００００１〜１１０１１１）によりＧ１〜Ｇ２３の値が指定され、値（１１１０００〜１１１１１１）によりＳＴＧ１〜ＳＴＧ８が指定される。
Table 2 shows the meaning of the value of the 6-bit data ID [5: 0] of each ID data IDk.
As shown in Table 2, V1 to V26 are specified by the values (000001 to 011010) of the ID data IDk [5: 0], G1 to G23 are specified by the values (100001 to 110111), and the value (111000 111111) designates STG1 to STG8.
なお、これら以外のＩＤデータＩＤｋ［５：０］の値は定義されず、各更新ロジック５は、これら以外のＩＤデータＩＤｋ［５：０］に対しては、このＩＤデータＩＤｋ［５：０］が入力される直前のＶ１〜Ｖ２６，Ｇ１〜Ｇ２３，ＳＴＧ１〜ＳＴＧ８の値を変化させない。
In addition, the value of ID data IDk [5: 0] other than these is not defined, and each
表３は、図７などに示したレジスタ３４のレジスタＶｉＧ３４０に記憶されるグループ割当データＶｉＧ［４：０］の内容を示す。
図７に示すように、ＳＴＧデコーダ４０−ｋ（ここではｋ＝１〜３）は、比較回路４０２−１〜４０２−８、論理和（ＯＲ）回路４０４、および、セレクタ４０６から構成される。
レジスタ３４は、レジスタＶｉＧ３４０−ｉ（ここではｉ＝１〜２６）、レジスタＶｉＬ３４２およびレジスタＳＴＧ３４４を含む（以下同様）。
レジスタ３４において、レジスタＶｉＧ３４０−ｉは、図５に示した更新ロジック５−ｉそれぞれに対応して設けられ、更新ロジック５−ｉが属するグループを示す５ビット構成のグループ割当データＶｉＧ［４：０］を記憶する。
Table 3 shows the contents of the group assignment data ViG [4: 0] stored in the register ViG340 of the
As shown in FIG. 7, the STG decoder 40-k (here, k = 1 to 3) includes comparison circuits 402-1 to 402-8, a logical sum (OR) circuit 404, and a selector 406.
The
In the
表４は、図７などに示したレジスタ３４のレジスタＳＴＧ３４４に記憶されるＳＴＧデータ［４：０］の内容を示す。
レジスタＶｉＬは、更新ロジック５−ｉそれぞれに対応して設けられ、更新ロジック５−ｉが２値信号を出力するときには論理値０（以下に示す論理値は例示であって、回路構成によってはそれぞれ逆の値となりうる）をとり、更新ロジック５−ｉが３値信号を出力するときには論理値１をとる１ビット構成の３値／２値データＶｉＬを記憶する。
Table 4 shows the contents of the STG data [4: 0] stored in the register STG344 of the
The register ViL is provided corresponding to each of the update logics 5-i. When the update logic 5-i outputs a binary signal, a logical value 0 (the following logical values are examples, and depending on the circuit configuration, When the update logic 5-i outputs a ternary signal, it stores 1-bit ternary / binary data ViL having a logical value of 1.
レジスタＳＴＧｉｊ３４４は、８つのグループＳＴＧ１〜ＳＴＧ８それぞれの８個１組みのデータＳＴＧ１１［４：０］〜１８［４：０］，２１［４：０］〜２８［４：０］，〜，８１［４：０］〜８８［４：０］を記憶する。
なお、図５に示された例においては、ＶｉＬ（ｉ＝１５〜２６）の値は０のみに固定され、一方、ＶｉＬ（ｉ＝１〜１４）の値は０または１に設定可能である。
The register STGij 344 includes eight sets of data STG11 [4: 0] to 18 [4: 0], 21 [4: 0] to 28 [4: 0],. 4: 0] to 88 [4: 0] are stored.
In the example shown in FIG. 5, the value of ViL (i = 15 to 26) is fixed to 0 only, while the value of ViL (i = 1 to 14) can be set to 0 or 1. .
ＩＤデータＩＤｋ［５：０］が、グループＳＴＧ１〜ＳＴＧ８のいずれかを指定するときに、グループデータＩＤｋＳＴＧＭ１［４：０］〜ＩＤｋＳＴＧＭ８［４：０］それぞれは、ＩＤデータＩＤｋ［５：０］により指定されたグループＳＴＧｋに含まれる最大８本の垂直制御信号（Ｖ信号）の値を指定する。
例えば、ＩＤデータＩＤｋ［５：０］が、グループＳＴＧ３を指定するときには、グループデータＩＤｋＳＴＧＭ１［４：０］〜ＩＤｋＳＴＧＭ８［４：０］それぞれは、以下の値を示す。
When the ID data IDk [5: 0] designates any one of the groups STG1 to STG8, the group data IDkSTGM1 [4: 0] to IDkSTGM8 [4: 0] are respectively represented by the ID data IDk [5: 0]. The values of up to eight vertical control signals (V signals) included in the designated group STGk are designated.
For example, when the ID data IDk [5: 0] designates the group STG3, each of the group data IDkSTGM1 [4: 0] to IDkSTGM8 [4: 0] shows the following values.
−ＩＤｋＳＴＧＭ１［４：０］：レジスタＳＴＧ３１［４：０］に格納された値；
−ＩＤｋＳＴＧＭ２［４：０］：レジスタＳＴＧ３２［４：０］に格納された値；
−ＩＤｋＳＴＧＭ３［４：０］：レジスタＳＴＧ３３［４：０］に格納された値；
・
・
−ＩＤｋＳＴＧＭ７［４：０］：レジスタＳＴＧ３７［４：０］に格納された値；および、
−ＩＤｋＳＴＧＭ８［４：０］：レジスタＳＴＧ３８［４：０］に格納された値。
IDkSTGM1 [4: 0]: value stored in register STG31 [4: 0];
IDkSTGM2 [4: 0]: value stored in register STG32 [4: 0];
IDkSTGM3 [4: 0]: value stored in register STG33 [4: 0];
・
・
IDkSTGM7 [4: 0]: value stored in register STG37 [4: 0]; and
IDkSTGM8 [4: 0]: value stored in the register STG38 [4: 0].
比較回路４０２−１〜４０２−８のいずれかは、ＩＤデータＩＤ１［５：０］〜ＩＤ３［５：０］それぞれの値が、表１に示した（１１１０００）〜（１１１１１１）のいずれかの値をとるときに論理値１を出力し、これ以外のときには論理値０を出力する。
ＯＲ回路４０４は、比較回路４０２−１〜４０２−８のいずれかが出力する論理値が１であるときに、そのＩＤデータＩＤｋが有効であることを示す論理値ＩＤｋＳＴＧＶＡＬＩＤの論理値を１とし、それ以外の場合には論理値０にして更新ロジック５に対して出力する。
Any one of the comparison circuits 402-1 to 402-8 indicates that each value of the ID data ID1 [5: 0] to ID3 [5: 0] is any of (111000) to (111111) shown in Table 1. When the value is taken, a
The OR circuit 404 sets the logical value of the logical value IDkSTGVALID indicating that the ID data IDk is valid when the logical value output from any of the comparison circuits 402-1 to 402-8 is 1, In other cases, the logical value is set to 0 and output to the
セレクタ４０６は、マイクロコントローラ３０２から入力された命令コード（図６）のＩＤデータＩＤｋ［５：０］の下位３ビットが数値ｉ（＝０００〜１１１）を示すときには、レジスタＳＴＧ３４４−ｉ１〜３４４−ｉ８を選択して、レジスタＳＴＧ３４４−ｉ１〜３４４−ｉ８に記憶されていたデータＳＴＧｉ１〜ｉ８を、入力された命令コード（図６）に対応するグループを指定するグループデータＩＤｋＳＴＧＭ１［４：０］〜ＩＤｋＳＴＧＭ８［４：０］として、更新ロジック５に対して出力する。
When the lower 3 bits of the ID data IDk [5: 0] of the instruction code (FIG. 6) input from the microcontroller 302 indicate the numerical value i (= 000 to 111), the selector 406 selects the registers STG344-i1 to 344- Group data IDkSTGM1 [4: 0] to select i8 and designate data STGi1 to i8 stored in registers STG344-i1 to 344-i8 as groups corresponding to the input instruction code (FIG. 6). Output to the
図８に示すように、更新ロジック５は、ＩＤ比較回路５０−ｋ（ｋ＝１〜３）、更新制御部５２、セレクタ５４およびラッチ回路５６から構成される。
図９に示すように、ＩＤ比較回路５０は、比較回路５００−１，５００−２，５００−３−１〜５００−３−８、ＡＮＤ回路５０２−１，５０２−２および論理和（ＯＲ）回路５０４から構成される。
ＩＤ比較回路５０−ｋにおいて、比較回路５００−１は、例えば、ＩＤデータＩＤｋ［５：０］の最上位ビットの値が０であって、これ以外の５ビット分のＩＤデータＩＤｋ［４：０］が、表２および図６に示したように更新ロジック５それぞれに設定される５ビット構成のＩＤデータＶｉＩＤと一致したときに論理値１を出力し、これ以外のときには論理値０を出力する。
As illustrated in FIG. 8, the
As shown in FIG. 9, the ID comparison circuit 50 includes comparison circuits 500-1, 500-2, 500-3-1 to 500-3-8, AND circuits 502-1 and 502-2, and a logical sum (OR). The circuit 504 is configured.
In the ID comparison circuit 50-k, the comparison circuit 500-1 has, for example, the value of the most significant bit of the ID data IDk [5: 0] is 0, and ID data IDk [4: 0] outputs a
比較回路５００−２は、例えば、ＩＤデータＩＤｋ［５：０］の最上位３ビット［５：３］の値が、表２に示したように、Ｇ１〜Ｇ２３のいずれかを示す（１００〜１１０）であって、ＩＤデータＩＤｋ［５：０］の下位５ビット［４：０］が、レジスタＶｉＧ［４：０］に記憶されたデータと一致したときに論理値１を出力し、これ以外のときには論理値０を出力する。
In the comparison circuit 500-2, for example, the value of the most significant 3 bits [5: 3] of the ID data IDk [5: 0] indicates one of G1 to G23 as shown in Table 2 (100 to 110), when the lower 5 bits [4: 0] of the ID data IDk [5: 0] match the data stored in the register ViG [4: 0], a
比較回路５００−３−ｉ（ｉ＝１〜８）は、ＳＴＧデコーダ４０−ｋから入力されるグループデータＩＤｋＳＴＧＭｉ［４：０］と、表２および図５に示したように更新ロジック５それぞれに設定される５ビット構成のＩＤデータＶｉＩＤと一致したときに、ＯＲ回路５０４に対して論理値１を論理値ＩＤｋＳＴＧＶＡＬＩＤの論理値として出力し、これ以外のときには論理値０をＯＲ回路５０４に対して出力する。
ＡＮＤ回路５０２−ｉは、ＳＴＧデコーダ４０−ｋから入力され、ＩＤデータＩＤｋが有効であることを示す論理値ＩＤｋＳＴＧＶＡＬＩＤの論理値と、比較回路５００−３−ｉが出力した論理値との論理積を、ＯＲ回路５０４に対して出力する。
ＯＲ回路５０４は、ＡＮＤ回路５０２−１〜５０２−３−８のいずれかが出力する論理値が１であるときに論理値１を、これ以外のときには論理値０を、図８に示した更新ロジック５の更新制御部５２に対して出力する。
The comparison circuit 500-3-i (i = 1 to 8) sends the group data IDkSTGMi [4: 0] input from the STG decoder 40-k and the
The AND circuit 502-i is a logical product of the logical value of the logical value IDkSTGVALID input from the STG decoder 40-k and indicating that the ID data IDk is valid, and the logical value output from the comparison circuit 500-3-i. Is output to the OR circuit 504.
The OR circuit 504 updates the
図８に示す更新ロジック５−ｉにおいて、更新制御部５２は、図９に示したＩＤ比較回路５０−ｋ（ｋ＝１〜３）が論理値１であるときに、レベルデータＬＶｋ［１：０］を選択し、ラッチ回路５６に対して制御信号データとして出力する。
つまり、更新制御部５２は、図９に示したＩＤ比較回路５０−１の出力信号が論理値１であり、他のＩＤ比較回路５０−２，５０−３の出力信号が論理値０であるときに、レベルデータＬＶ１［１：０］を選択するようにセレクタ５４を制御し、ラッチ回路５６に対して出力させる。
In the update logic 5-i shown in FIG. 8, the
That is, in the
また、更新制御部５２は、ＩＤ比較回路５０−２の出力信号が論理値１であり、他のＩＤ比較回路５０−１，５０−３の出力信号が論理値０であるときに、レベルデータＬＶ２［１：０］を選択し、ラッチ回路５６に対して出力する。
また、更新制御部５２は、ＩＤ比較回路５０−３の出力信号が論理値１であり、他のＩＤ比較回路５０−１，５０−２の出力信号が論理値０であるときに、レベルデータＬＶ３［１：０］を選択するようにセレクタ５４を制御し、ラッチ回路５６に対して出力させる。
Further, the
The
また、更新制御部５２は、レジスタ３４のレジスタＶｉＬ３４２（図７など）から入力される３値／２値データＶｉＬの値が論理値０であり、かつ、選択されたレベルデータＬＶｋ［１：０］が３値信号のＨレベル（高レベル；２値信号にはＨレベルは存在しない）を示すときには、ラッチ回路５６へのラッチイネーブル信号(Latch Enable; EN)を不活性化し、セレクタ５４が選択した値がラッチ回路５６に記憶されないようにする。
また、更新制御部５２は、レジスタＶｉＬ３４２から入力される３値／２値データＶｉＬの値が論理値０であり、かつ、選択されたレベルデータＬＶｋ［１：０］が３値信号のＨレベルを示すとき以外には、ラッチ回路５６へのラッチイネーブル信号ＥＮを活性化し、セレクタ５４が選択した値がラッチ回路５６に記憶されるようにする。
In addition, the
Further, the
つまり、更新制御部５２は、レジスタＶｉＬ３４２から入力される３値／２値データＶｉＬの値が論理値１であるときには、ラッチ回路５６にセレクタ５４が選択した値を記憶させ、３値／２値データＶｉＬの値が論理値０であり、かつ、セレクタ５４が選択した値がＭレベル（中レベル）またはＬレベル（低レベル）を示すときには、ラッチ回路５６にセレクタ５４が選択した値を記憶させ、これら以外のときにはラッチ回路５６にセレクタ５４が選択した値を更新させない。
更新ロジック５−ｉ（ここではｉ＝１〜２６；図５）のラッチ回路５６に記憶された制御信号データは、３値デコーダ４２および２値デコーダ４４（図５）に対して出力される。
That is, when the value of the ternary / binary data ViL input from the
The control signal data stored in the
図５に示す３値デコーダ４２−ｉ（ここではｉ＝１〜１４）は、更新ロジック５−ｉから入力される制御信号データを、３値（Ｈ／Ｍ／Ｌ）の制御信号に変換し、Ｖドライバ１１２に対して出力する。
２値デコーダ４４−ｉ（ここではｉ＝１５〜２６）は、更新ロジック５−ｉから入力される制御信号データを、２値（Ｍ／Ｌ）の制御信号に変換し、Ｖドライバ１１２に対して出力する。
A ternary decoder 42-i (here, i = 1 to 14) shown in FIG. 5 converts the control signal data input from the update logic 5-i into a ternary (H / M / L) control signal. And output to the
The binary decoder 44-i (here, i = 15 to 26) converts the control signal data input from the update logic 5-i into a binary (M / L) control signal, and sends it to the
［ディジタルカメラ１の全体動作］
以下、ディジタルカメラ１（図２，図３）の全体的な動作を、制御信号データ発生部３（図３，図５，図７〜図９）の動作に重点を置いて説明する。
光学系１００（図３）を介してＣＣＤ撮像素子２（図４）に、撮影対象の画像の光学的な信号が入力されると、ＣＣＤ撮像素子２は、入力された画像の光学的な信号を、電気的な信号（電荷）に変換する。
ＵＩ部１１０に対するユーザの操作などに応じて、制御部１１４が、制御信号データ発生部３に対する制御を行うと、制御信号データ発生部３のマイクロコントローラ３０２（図５）は、プログラムメモリ３００に記憶されたプログラム（図示せず）を実行し、命令コード（図６）を生成し、命令コードデコーダ４のＳＴＧデコーダ４０−１〜４０−３および更新ロジック５−１〜５−２６に対して出力する。
[Overall operation of digital camera 1]
The overall operation of the digital camera 1 (FIGS. 2 and 3) will be described below with an emphasis on the operation of the control signal data generator 3 (FIGS. 3, 5, and 7 to 9).
When an optical signal of an image to be photographed is input to the CCD image sensor 2 (FIG. 4) via the optical system 100 (FIG. 3), the
When the
ＳＴＧデコーダ４０−ｋにおいて、レジスタ３４には、制御部１１４などによりレジスタＶｉＧ３４０、レジスタＶｉＬ３４２およびレジスタＳＴＧ３４４（図７など）には、予め、レベルデータ、グループ割当データＶｉＧ［４：０］およびＳＴＤ割当データ［４：０］（表１〜表３）が格納されている。
ＳＴＧデコーダ４０−ｋにおいて、セレクタ４０６（図７）は、命令コードのオペランドのＩＤデータＩＤｋ（ｋ＝１〜３）の下位３ビット（ＩＤｋ［２：０］）が示す値に応じて、レジスタＳＴＧ３４４に記憶された同時トグルグループＳＴＧ１１［４：０］〜ＳＴＧ１８［４：０］，同時トグルグループＳＴＧ２１［４：０］〜ＳＴＧ２８［４：０］〜，...．，同時トグルグループＳＴＧ８１［４：０］〜ＳＴＧ８８［４：０］の内の１組の同時トグルグループＳＴＧｉ１［４：０］〜ＳＴＧｉ８［４：０］を選択し、グループデータＩＤｋＳＴＧＭ１［４：０］〜ＩＤｋＳＴＧＭ８［４：０］として、更新ロジック５に対して出力する。
また、比較回路４０２−１〜４０２−８は、それぞれ、ＩＤデータＩＤｋ［５：０］と、表１に示したＳＴＧ ＩＤ（１１１０００）〜（１１１１１１）とを比較し、ＯＲ回路４０４は、比較回路４０２の比較結果に基づいて、ＩＤデータＩＤｋ［５：０］と、ＳＴＧ ＩＤ（１１１０００）〜（１１１１１１）のいずれかとが一致したときに、論理値ＩＤｋＳＴＧＶＡＬＩＤの論理値を１として更新ロジック５に対して出力する。
In the STG decoder 40-k, the
In the STG decoder 40-k, the selector 406 (FIG. 7) sets the register in accordance with the value indicated by the lower 3 bits (IDk [2: 0]) of the ID data IDk (k = 1 to 3) of the operand of the instruction code. Simultaneous toggle groups STG11 [4: 0] to STG18 [4: 0], simultaneous toggle groups STG21 [4: 0] to STG28 [4: 0] stored in the STG 344,. , Simultaneous toggle groups STG81 [4: 0] to STG88 [4: 0], a set of simultaneous toggle groups STGi1 [4: 0] to STGi8 [4: 0] is selected and group data IDkSTGM1 [4: 0] is selected. ] To IDkSTGM8 [4: 0] and output to the
Further, the comparison circuits 402-1 to 402-8 respectively compare the ID data IDk [5: 0] with the STG IDs (111000) to (111111) shown in Table 1, and the OR circuit 404 compares them. Based on the comparison result of the circuit 402, when the ID data IDk [5: 0] matches any of the STG IDs (111000) to (111111), the logical value of the logical value IDkSTGVALID is set to 1 and the
ＩＤ比較回路５０−ｋ（図８）において、比較回路５００−１（図９）は、マイクロコントローラ３０２（図５）から入力されたオペランドＩＤｋ［５；０］と、更新ロジック５に対して設定されたＶｉＩＤとを比較し、これらが一致したときには論理値１を、これ以外のときには論理値０を、ＯＲ回路５０４に対して出力する。
比較回路５００−２は、オペランドＩＤｋ［５：０］と、レジスタ３４（図５）のレジスタＶｉＧ３４０から入力されたグループ割当データＶｉＧ［４：０］とを比較し、これらが一致したときには論理値１を、これ以外のときには論理値０を、ＯＲ回路５０４に対して出力する。
In the ID comparison circuit 50-k (FIG. 8), the comparison circuit 500-1 (FIG. 9) sets the operand IDk [5; 0] input from the microcontroller 302 (FIG. 5) and the
The comparison circuit 500-2 compares the operand IDk [5: 0] with the group assignment data ViG [4: 0] input from the register ViG340 of the register 34 (FIG. 5). 1 is output to the OR circuit 504 at other times.
比較回路５００−３−１〜５００−３−８それぞれは、更新ロジック５に対して設定されたＶｉＩＤと、ＳＴＧデコーダ４０−ｋから入力されたグループデータＩＤｋＳＴＧＭ１［４：０］〜ＩＤｋＳＴＧＭ８［４：０］それぞれとを比較し、これらが一致したときに論理値１を、これ以外のときには論理値０を、ＯＲ回路５０４に対して出力する。
ＡＮＤ回路５０２−１〜５０２−８それぞれは、比較回路５００−３−１〜５００−３−８それぞれから入力される論理値が１であり、ＳＴＧデコーダ４０−ｋから入力される論理値ＩＤｋＳＴＧＶＡＬＩＤが１であるときにのみ論理値１を、これ以外のときには論理値０をＯＲ回路５０４に対して出力する。
ＯＲ回路５０４は、比較回路５００−１，５００−２，５００−３−１〜５００−３−８のいずれかが出力する論理値が１であるときには論理値１を、これいがいのときには論理値０を更新制御部５２（図８）に対して出力する。
Each of the comparison circuits 500-3-1 to 500-3-8 has ViID set for the
Each of the AND circuits 502-1 to 502-8 has a logical value of 1 input from each of the comparison circuits 500-3-1 to 500-3-8, and the logical value ID kSTGVALID input from the STG decoder 40-k is The
The OR circuit 504 outputs a
更新ロジック５−ｉ（図８）の更新制御部５２は、ＩＤ比較回路５０−ｋから入力された論理値が１であって、レジスタ３４のレジスタＶｉＬ３４２から入力される３値／２値データＶｉＬの論理値が１であるときには、命令コード（図６）のレベルデータＬＶｋ（表１）を、セレクタ５４に選択させ、選択されたレベルデータｋを、ラッチ回路５６に記憶させ、３値デコーダ４２（図５）に対して出力させる。
また、更新制御部５２は、ＩＤ比較回路５０−ｋから入力された論理値が１であって、レジスタ３４のレジスタＶｉＬ３４２から入力される３値／２値データＶｉＬの論理値が０であるときには、命令コード（図６）のレベルデータＬＶｋ（表１）を、セレクタ５４に選択させ、さらに、更新制御部５２は、選択されたレベルデータｋが、レベルＭまたはレベルＬを示すときにのみ、選択されたレベルデータｋを、ラッチ回路５６に記憶させ、２値デコーダ４４に対して出力させる。
The
Further, the
更新制御部５２は、上記以外のときには、選択されたレベルデータｋを、ラッチ回路５６に記憶させず、それまでラッチ回路５６が記憶してきた値を維持させる。
３値デコーダ４２および２値デコーダ４４は、更新ロジック５−ｉから入力されたレベルデータを制御信号に変換し、Ｖドライバ１１２（図３）に対して出力する。
以上説明したように、ＳＴＧグループ１〜８それぞれに含まれる１つ以上の制御信号の全ては、１つの命令コード（図６）が示すＳＴＧトグル命令により、同時に、レベルデータにより指定される値に設定される。
In other cases, the
The ternary decoder 42 and the binary decoder 44 convert the level data input from the update logic 5-i into a control signal and output it to the V driver 112 (FIG. 3).
As described above, all of one or more control signals included in each of the
Ｖドライバ１１２は、制御信号データ発生部３から入力された制御信号を用いて、ＣＣＤ撮像素子２（図４）を制御し、変換により得られた画像データを画像メモリ１０２に対して出力させる。
画像処理部１０４は、画像メモリ１０２に記憶された画像データに対して圧縮などの処理を行い、記録装置１０６に装着された記録媒体１０８に記憶する。
The
The
図１０は、図１に符号ａを付して示した方法により制御信号の発生を例示する図であって、（Ａ）は、各制御信号の波形を示し、（Ｂ）は、（Ａ）に示した制御信号を得るための命令を例示する。
図１１は、本願発明にかかる方法により制御信号の発生を例示する図であって、（Ａ）は、各制御信号の波形を示し、（Ｂ）は、（Ａ）に示した制御信号を得るための命令を例示する。
FIG. 10 is a diagram illustrating the generation of control signals by the method indicated by the symbol a in FIG. 1, where (A) shows the waveform of each control signal, and (B) shows (A) The command for obtaining the control signal shown in FIG.
FIG. 11 is a diagram illustrating generation of a control signal by the method according to the present invention, in which (A) shows the waveform of each control signal and (B) obtains the control signal shown in (A). The instruction for is illustrated.
なお、図１０（Ａ），図１１（Ａ）に示す各制御信号の波形は同じである。
また、図１０（Ａ），（Ｂ），図１１（Ａ），（Ｂ）に示した例においては、１命令で複数の信号をトグルできるように、命令コード（図６）のＩＤデータ・レベルデータの組の数を３まで増やすこともできるが、結局、その数に比例して１命令の命令サイズが大きくなるので、説明の具体化および明確化のために、１つの命令コードに、１つのＩＤデータ・レベルデータの組が含まれる場合を具体例としてある。
The waveforms of the control signals shown in FIGS. 10 (A) and 11 (A) are the same.
In the examples shown in FIGS. 10A, 10B, 11A, and 11B, the ID data of the instruction code (FIG. 6) is set so that a plurality of signals can be toggled by one instruction. Although the number of level data sets can be increased up to 3, eventually, the instruction size of one instruction increases in proportion to the number, so for the sake of specific explanation and clarification, one instruction code is A specific example is a case where a set of one ID data and level data is included.
例えば、図１０（Ａ）に示すように、制御信号Ｖ１，Ｖ２をグループＧ１とし、Ｖ１３，Ｖ１４をグループＧ２とし、Ｖ１５，Ｖ１６をグループＧ３とし、Ｖ１７，Ｖ１８をグループＧ４とし、Ｖ１９，Ｖ２０をグループＧ５とし、Ｖ２１，Ｖ２２をグループＧ６として、これらグループＧ１〜Ｇ６それぞれを単位にして制御信号の値を変更すると、図１０（Ａ）に示す各制御信号の波形を得るためには、例えば、図１０（Ｂ）に示すように４８のトグル命令が必要になる。
一方、図１１（Ａ）に示すように、制御信号Ｖ１，Ｖ２，Ｖ１３〜Ｖ１６を、本発明にかかる方法における同時トグルグループＳＴＧ１とし、制御信号Ｖ１７〜Ｖ２２をグループＳＴＧ２とし、制御信号Ｖ１３〜Ｖ１６を同時トグルグループＳＴＧ３とし、制御信号Ｖ１７〜Ｖ２０を同時トグルグループＳＴＧ４として、これら同時トグルグループＳＴＧ１〜ＳＴＧ４それぞれを単位にして本発明にかかる方法により制御信号の値を変更すると、図１１（Ａ）に示す各制御信号の波形を得るためには、例えば、図１０（Ｂ）に示すように２０のトグル命令で済む。
For example, as shown in FIG. 10A, the control signals V1 and V2 are group G1, V13 and V14 are group G2, V15 and V16 are group G3, V17 and V18 are group G4, and V19 and V20 are In order to obtain the waveforms of the control signals shown in FIG. 10A when the group G5 is set and the values of the control signals are changed in units of the groups G1 to G6 with the groups V21 and V22 as the group G6, for example, As shown in FIG. 10B, 48 toggle instructions are required.
On the other hand, as shown in FIG. 11A, the control signals V1, V2, and V13 to V16 are the simultaneous toggle group STG1 in the method according to the present invention, the control signals V17 to V22 are the group STG2, and the control signals V13 to V16 are used. 11 is the simultaneous toggle group STG3, the control signals V17 to V20 are the simultaneous toggle group STG4, and when the value of the control signal is changed by the method according to the present invention in units of these simultaneous toggle groups STG1 to STG4, FIG. In order to obtain the waveform of each control signal shown in FIG. 10, for example, 20 toggle commands are sufficient as shown in FIG.
［制御信号データ発生部３の特徴］
複数の制御信号Ｖそれぞれが１つ以上のグループに含まれるようにして、グループごとに値を変更すると、例えば、この実施形態において例示したように、制御信号Ｖが２６本で、１つの制御信号が８つのグループＧ１〜Ｇ８に重複して含まれうるようにするためには、２６（制御信号数）×４ビット(未割り当て,Ｇ１〜Ｇ８の指定）×８（重複可能なグループ数）＝８３２ビット分のレジスタが必要とされる。
本願実施形態によれば、１つの制御信号Ｖが、同時トグルグループＳＴＧ１〜ＳＴＧ８重複可能に含まれうるようにするために必要とされるレジスタは、８（重複可能グループ数）×５ビット（制御信号Ｖ１〜Ｖ２６の指定）×８（同時トグル最大数）＝３２０ビット分で済むので、制御信号データ発生部３の採用により、従来よりも制御信号データ発生のための回路規模が小さくなる。
さらに、本願実施形態においては、上記グループＧと同時トグルグループＳＴＧとが併用可能なので、ＣＣＤ撮像素子２に対して、多様で精密な制御が少ない命令コード数で実現される。
従って、本願実施形態によれば、回路規模が小さく、かつ、多くの信号を同時トグル可能な３−ｉｎ−１型ＡＦＥ ＩＣのタイミングジェネレータが実現される。
[Characteristics of Control Signal Data Generation Unit 3]
When each of the plurality of control signals V is included in one or more groups and the value is changed for each group, for example, as illustrated in this embodiment, there are 26 control signals V and one control signal Can be included redundantly in the eight groups G1 to G8, 26 (number of control signals) × 4 bits (unassigned, designation of G1 to G8) × 8 (number of groups that can be overlapped) = An 832-bit register is required.
According to the embodiment of the present application, a register required for allowing one control signal V to be included so that the simultaneous toggle groups STG1 to STG8 can be overlapped is 8 (the number of overlapping groups) × 5 bits (control) (Designation of signals V1 to V26) × 8 (maximum number of simultaneous toggles) = 320 bits, so the adoption of the control signal
Furthermore, in the present embodiment, since the group G and the simultaneous toggle group STG can be used together, the CCD
Therefore, according to the present embodiment, a 3-in-1 type AFE IC timing generator having a small circuit scale and capable of simultaneously toggling many signals is realized.
［第２の実施形態］
以下、本願発明の第２の実施形態を説明する。
図１２は、本願発明が適用される第２のディジタルカメラ６の構成を例示する図である。
第２のディジタルカメラ６は、例えば、図２に示した第１のディジタルカメラ１と同様な外観を有し、ディジタルカメラ６は、図１２に示すように、第１のディジタルカメラ１と同様に、光学系１００、ＣＣＤ撮像素子２（図４）、画像メモリ１０２、画像処理部１０４、記録装置１０６、記録媒体１０８およびＵＩ部１１０を構成部分として有する。
[Second Embodiment]
Hereinafter, a second embodiment of the present invention will be described.
FIG. 12 is a diagram illustrating the configuration of the second
The second
また、ディジタルカメラ６は、これら第1のディジタルカメラ１と共通な構成部分の他に、さらに、水平制御信号を生成し、ＣＣＤ撮像素子２に対して供給する水平（Ｈ）ドライバ６０４、切替信号発生部６０、垂直制御信号を生成し、ＣＣＤ撮像素子２に供給する制御信号発生部７、および、ディジタルカメラ６の各構成部分の動作のために用いられるクロック信号を生成して供給するクロック発生（ＣＧ; Clock Generator）部６０６を、構成部分として有する。
第２のディジタルカメラ６は、これらの構成部分により、第１のディジタルカメラ１と同様に、光学系１００を介して入力された光学画像を、ＣＣＤ撮像素子２により電気的なアナログ形式の画像信号に変換し、アナログ形式の画像信号をディジタル形式の画像データに変換して記憶する。
In addition to the components common to the first
As with the first
ディジタルカメラ６において、切替信号発生部６０は、ＣＰＵ６００とメモリ６０２とを含み、予めメモリ６０２に記憶されたプログラムを実行して、切替信号ＶＧＲＰ＜１＞〜ＶＧＲＰ＜６＞，ＶＬＶＬ＜１＞，ＶＬＶＬ＜２＞を生成し、生成した切替信号ＶＧＲＰ＜１＞〜ＶＧＲＰ＜６＞，ＶＬＶＬ＜１＞，ＶＬＶＬ＜２＞を、制御信号発生部７に対して、ＣＧ６０６から供給されるクロック信号により規定されるタイミングで出力する。
In the
表５は、図１２に示した切替信号発生部６０から出力される切替信号ＶＧＲＰ＜１＞〜ＶＧＲＰ＜６＞，ＶＬＶＬ＜１＞，ＶＬＶＬ＜２＞の内容を例示する表である。
表５に例示されるように、切替信号ＶＧＲＰ＜１＞〜ＶＧＲＰ＜６＞は、６ビットデータＶＧＲＰ［１：６］として表され、ＶＧＲＰ［１：６］が、（１００００１）〜（１１０１１１）の値をとるときには、切替信号ＶＧＲＰ＜１＞〜ＶＧＲＰ＜６＞は、これらのＶＧＲＰ［１：６］の値に対応する信号グループＧ１〜Ｇ２３の値を、切替信号ＶＬＶＬ＜１＞，ＶＬＶＬ＜２＞の値により指定されるレベルにトグルすることを示す。
なお、切替信号発生部６０からは、図２０〜図２２を参照して後述されるような命令列も、生成されうる。
Table 5 is a table illustrating the contents of the switching signals VGRP <1> to VGRP <6>, VLVL <1>, and VLVL <2> output from the
As illustrated in Table 5, the switching signals VGRP <1> to VGRP <6> are expressed as 6-bit data VGRP [1: 6], and VGRP [1: 6] is (100001) to (110111). The switching signals VGRP <1> to VGRP <6> have the values of the signal groups G1 to G23 corresponding to the values of these VGRP [1: 6] as the switching signals VLVL <1> and VLVL <. Toggle to the level specified by the value of 2>.
Note that an instruction sequence as will be described later with reference to FIGS. 20 to 22 can also be generated from the
また、ＶＧＲＰ［１：６］が、（１１１０００）〜（１１１１１１）の値をとるときには、これらのＶＧＲＰ［１：６］の値に対応する同時トグルグループＳＴＧ１〜８に含まれる信号の値を、切替信号ＶＬＶＬ＜１＞，ＶＬＶＬ＜２＞の値により指定されるレベルにトグルすることを示す。
また、ＶＧＲＰ［１：６］が、（００００００）の値をとるときには、この値のＶＧＲＰ［１：６］は、デリミタ（ｄｅｌｉｍｉｔｅｒ）信号を示す。
デリミタ信号（以下、「デリミタ信号」を「デリミタ命令（デリミタ命令）」とも記す）は、一連の（同時に実行される）トグル命令列の区切り、またはＮＯＰ(Ｎｏ Ｏｐｅｒａｔｉｏｎ）動作を示す命令コードとして用いられる。
Further, when VGRP [1: 6] takes the values (111000) to (111111), the values of the signals included in the simultaneous toggle groups STG1 to STG8 corresponding to the values of these VGRP [1: 6] This indicates that the switching signal VLVL <1>, VLVL <2> is toggled to a level specified by the value.
When VGRP [1: 6] takes a value of (000000), VGRP [1: 6] of this value indicates a delimiter signal.
A delimiter signal (hereinafter, “delimiter signal” is also referred to as “delimiter instruction (delimiter instruction)”) is used as a series of toggle instruction sequence (executed simultaneously) or as an instruction code indicating a NOP (No Operation) operation. It is done.
例えば、トグル命令が３個順次入力された後、デリミタ信号が入力されると、入力された３個のトグル命令が同時に実行される。
一方、例えば、１個のトグル命令、１個のデリミタ信号、２個のトグル命令、１個のデリミタが順次入力された場合は、先の１個のトグル命令が実行された後、１クロックサイクルの間を空けて、後の２個のトグル命令が同時に実行される。
デリミタ信号のみが連続して入力された場合は、デリミタ信号以外にトグル命令は入力されていないので、トグル動作は起こらない。
For example, when a delimiter signal is input after three toggle instructions are sequentially input, the three input toggle instructions are executed simultaneously.
On the other hand, for example, when one toggle instruction, one delimiter signal, two toggle instructions, and one delimiter are sequentially input, one clock cycle is executed after the previous one toggle instruction is executed. The latter two toggle instructions are executed at the same time.
When only the delimiter signal is continuously input, no toggle command is input other than the delimiter signal, and thus no toggle operation occurs.
なお、デリミタ信号は、同期がとられる切替信号の数が最大数未満の場合に、同期がとられる切替信号の最後を示す信号として付加される。
ただし、デリミタ信号は、ＶＧＲＰ［１：６］が、（０００００１）〜（０１１０１０）の値をとるときには、これらのＶＧＲＰ［１：６］の値に対応する信号Ｖ１〜Ｖ２６を、切替信号ＶＬＶＬ＜１＞，＜２＞の値により指定されるレベルにトグルすることを示す。
The delimiter signal is added as a signal indicating the end of the synchronized switching signal when the number of synchronized switching signals is less than the maximum number.
However, when VGRP [1: 6] takes a value of (000001) to (011010), the delimiter signal is changed from the signals V1 to V26 corresponding to the values of VGRP [1: 6] to the switching signal VLVL < Toggle to the level specified by the values of 1> and <2>.
図１３は、図１２に示した制御信号発生部７の構成を示す図である。
図１４は、図１３に示したコマンド生成部７０が生成するトグル命令を例示する図ある。
図１３に示すように、制御信号発生部７は、コマンド生成部７０、カウンタ部７２０を含む転送部７２、レジスタＲ０，Ｒ１＜１＞〜Ｒ＜３＞，Ｒ２＜１＞，Ｒ＜２＞〜Ｒ６＜１＞を含むレジスタ７２２、マルチプレクサ（ＭＵＸ）７２６−１，７２６−２、コマンド実行部８およびレジスタ３４（図５，図７）から構成される。
制御信号発生部７は、これらの構成部分により、切替信号発生部６０（図１２）から入力された切替信号ＶＧＲＰ＜１＞〜ＶＧＲＰ＜６＞，ＶＬＶＬ＜１＞，ＶＬＶＬ＜２＞を処理して、ＣＣＤ撮像素子２に対する３値の垂直同期信号ＸＶ１／ＸＰ１〜ＸＶ２６／ＸＰ２６、および、２値の垂直制御信号ＸＶ１５〜ＸＶ２６を生成する。
３値信号は、通常のバイナリ論理で表現しようとすると、２値信号ｘ２本が必要となる(例えば、00=>L, 01=>M, 10=>Hレベル)ので、ＸＶ１，ＸＰ１の２本一組で、３値信号Ｖ１が表現される。
Ｖドライバでは、最終的に(高耐圧プロセスで実現されるバッファ回路で)これを１本の信号に変換する。
このバッファ回路は、３種類の電圧を出力でき、一方、２値信号は、通常の２値論理と同じなので、１本の信号で表現できる（例えばＸＶ１５のみで、２値信号Ｖ１５を表現可能）。
なお、ＸＶ／ＸＰという信号名前は、Ｖドライバが１個の独立したＩＣとして構成されていたときの入力信号の名前に由来しており、広く慣習的に使われている。
FIG. 13 is a diagram showing the configuration of the
FIG. 14 is a diagram illustrating a toggle instruction generated by the
As shown in FIG. 13, the control
The
If the ternary signal is expressed by ordinary binary logic, x2 binary signals are required (for example, 00 => L, 01 => M, 10 => H level). A ternary signal V1 is expressed by this set.
In the V driver, this is finally converted into one signal (in a buffer circuit realized by a high withstand voltage process).
This buffer circuit can output three types of voltages, while the binary signal is the same as the normal binary logic, so it can be expressed by a single signal (for example, the binary signal V15 can be expressed only by XV15). .
The signal name XV / XP is derived from the name of the input signal when the V driver is configured as one independent IC and is widely used.
制御信号発生部７において、コマンド生成部７０は、切替信号発生部６０から入力されたＶＧＲＰ［６：１］と、ＶＬＶＬ［２：１］とを処理して、トグル命令を生成し、転送部７２に対して出力する。
また、コマンド生成部７０は、ＣＧ６０６（図１２）が生成したクロック信号により規定される所定のタイミングで、転送部７２に対して、生成した切替コマンドを出力する。
図１４に示すように、トグル命令は、例えば、ＶＧＲＰ［６：１］を示す識別子（ＩＤ）データと、ＶＬＶＬ［２：１］を示すレベル（ＬＶ）データとを含む。
転送部７２は、レジスタＲ０を介して、コマンド生成部７０が生成したコマンドを受け入れる。
In the control
The
As shown in FIG. 14, the toggle instruction includes, for example, identifier (ID) data indicating VGRP [6: 1] and level (LV) data indicating VLVL [2: 1].
The
ＣＧ６０６は、制御信号発生部７の各構成部分の処理に用いられるクロック信号を発生し、供給する。
転送部７２のカウンタ部７２０は、ＣＧ６０６から供給されたクロック信号をカウントし、転送部７２が、レジスタ７２２に記憶されるトグル命令または初期値を、ＭＵＸ７２６−１，７２６−２およびコマンド実行部８に対して転送するタイミングを定義するカウンタ値を生成して記憶し、これらの構成部分に対して供給する。
The
The
カウンタ信号の値は、例えば、１から７までの整数であって、１を初期値として、ＣＧ６０６に同期して１つずつインクリメントされる。
カウンタの値が７になると、転送部７２は、レジスタ７２２に記憶されたトグル命令または初期値を、コマンド実行部８に対して転送し、この転送の後、カウント値を１に初期化する。
また、カウンタ信号は複数、生成されることができ、この場合には、例えば、生成された順にカウンタ値１，カウンタ値２，・・・，カウンタ値ｎ（ｎは１以上の整数）と名前がつけられて管理される。
The value of the counter signal is an integer from 1 to 7, for example, and is incremented one by one in synchronization with the
When the value of the counter reaches 7, the
A plurality of counter signals can be generated. In this case, for example,
［転送部７２］
図１５は、図１３に示した転送部７２の動作（Ｓ７２）を例示する第１のフローチャートである。
図１６は、図１５に示したカウント信号生成処理（Ｓ７４）を例示する第２のフローチャートである。
転送部７２は、トグル命令のレジスタ７２２を制御して、レジスタ７２２にデータを記憶させ、転送（シフト）させる。
[Transfer unit 72]
FIG. 15 is a first flowchart illustrating the operation (S72) of the
FIG. 16 is a second flowchart illustrating the count signal generation process (S74) shown in FIG.
The
以下、さらに、図１５，図１６を参照して、転送部７２の動作を説明する。
図１５に示すように、ステップ７２０（Ｓ７２０）において、転送部７２は、その内部に記憶されているレジスタ７２２（図１３）の行番号を示すｓ（例えば、ｓ＝１ならばｓはＲ１＜１＞〜Ｒ１＜３＞の行番号１を示す）の値を、"１"に初期化する。
ステップ７２２（Ｓ７２２）において、転送部７２は、コマンド生成部７０（図１３）から入力されたトグル命令を、レジスタＲ０に格納し、Ｓ７４０の処理（図１６）に進む。
Hereinafter, the operation of the
As shown in FIG. 15, in step 720 (S720), the
In step 722 (S722), the
ステップ７４（Ｓ７４；図１６）において、転送部７２のカウンタ部７２０は、所定の条件に従って、カウンタ信号を生成する（Ｓ７４の処理内容は、図１６を参照して後述）。
ステップ７２６（Ｓ７２６）において、転送部７２は、生成された１つ以上のカウンタ信号の値に７が存在するか否かを判定する。
生成された１つ以上のカウンタ信号の値に７が存在するときには、転送部７２は、Ｓ７２８の処理に進み、これ以外のときは、Ｓ７３０の処理に進む。
In step 74 (S74; FIG. 16), the
In step 726 (S726), the
When 7 is present in the value of the generated one or more counter signals, the
ステップ７２８（Ｓ７２８）において、転送部７２は、下記（１）〜（３）のトグル命令または初期値を、コマンド実行部８に対して出力する。
（１）ＭＵＸ７２６−１に対して、レジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞）が記憶するトグル命令または初期値を出力することにより選択されたトグル命令または初期値；
（２）ＭＵＸ７２６−２に対して、レジスタＲ２＜１＞，Ｒ２＜２＞が記憶するトグル命令または初期値を出力することにより選択されたトグル命令または初期値；または
（３）レジスタＲ０，Ｒ３＜１＞〜Ｒ６＜１＞が記憶するトグル命令または初期値。
In step 728 (S728), the
(1) A toggle instruction or initial value selected by outputting a toggle instruction or initial value stored in the register 722 (R1 <1> to R1 <3>) to the MUX 726-1;
(2) A toggle instruction or initial value selected by outputting a toggle instruction or initial value stored in the registers R2 <1> and R2 <2> to the MUX 726-2; or (3) Registers R0 and R3 <1> -toggling instruction or initial value stored in R6 <1>.
以下、説明の具体化・明確化のために、図２１に示されるトグル命令が、ＣＧ６０６から供給されるクロックの周期ごとに与えられた場合（例えば、左から右へ、トグル命令１−１が第１周期において与えられ、以下、順次、トグル命令１−２が第２周期において与えられ、...、トグル命令４−２が第８クロックで与えられた場合）が具体例とされる。
トグル命令１−１は、デリミタ信号が入力されるまでに、順次、入力されるトグル命令列の「最初のトグル命令」の一つとして、レジスタ７２２（Ｒ１＜１＞；図１３）に記憶される。
In the following, for the sake of concreteness and clarification of the description, when the toggle command shown in FIG. A specific example is the case where the toggle instruction 1-2 is given in the second period,..., And the toggle instruction 4-2 is given in the eighth clock.
The toggle instruction 1-1 is sequentially stored in the register 722 (R1 <1>; FIG. 13) as one of the “first toggle instructions” of the input toggle instruction sequence before the delimiter signal is input. The
次に、トグル命令２−１も、次のトグル命令列の「最初のトグル命令」の１つとして、レジスタ７２２（Ｒ１＜１＞）に入力される。
このとき、レジスタ７２２（Ｒ１＜１＞）には、既にトグル命令１−１が記憶されているので、これを保存するために、レジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞）は、３段構成となっており、新しくレジスタ７２２（Ｒ１＜１＞）に値が書き込まれる前に、予め、レジスタ７２２（Ｒ１［２：１］）の内容が、レジスタ７２２（Ｒ１［３：２］）にシフトされる。
レジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞）は、３段構成となっている理由は、図２１を参照すると理解できるように、「トグル命令」，「デリミタ信号」という短い命令列が繰り返し入力された場合に、最大３個の命令を保持する必要があるからである。
Next, the toggle instruction 2-1 is also input to the register 722 (R1 <1>) as one of the “first toggle instructions” of the next toggle instruction sequence.
At this time, since the toggle instruction 1-1 is already stored in the register 722 (R1 <1>), the register 722 (R1 <1> to R1 <3>)
The reason why the register 722 (R1 <1> to R1 <3>) has a three-stage configuration is that a short instruction sequence of “toggle instruction” and “delimiter signal” is repeated as can be understood with reference to FIG. This is because it is necessary to hold a maximum of three instructions when input.
但し、ここでは最初のトグル命令(ここではトグル命令１−１)を受け取ってから、８クロック後にトグル命令を実行することが前提とされている。
この前提は、最大７個のトグル命令を受けて記憶し、これらのトグル命令を同時に実行することができるようにするである。
なお、図２１に示した例とは異なるが、例えば、トグル命令が１−１〜１−７が、これらの間へのデリミタ信号の挿入なしに、順次、入力された場合には、レジスタ７２２（Ｒ１＜１＞，Ｒ２〜Ｒ６，Ｒ０）に記憶された７個のトグル命令が一斉に実行される。
However, here, it is assumed that the toggle instruction is executed 8 clocks after the first toggle instruction (here, toggle instruction 1-1) is received.
This premise is to receive and store a maximum of seven toggle instructions so that these toggle instructions can be executed simultaneously.
Although different from the example shown in FIG. 21, for example, when the toggle instructions 1-1 to 1-7 are sequentially input without inserting a delimiter signal therebetween, the register 722 Seven toggle instructions stored in (R1 <1>, R2 to R6, R0) are executed simultaneously.
ステップ７３０（Ｓ７３０）において、転送部７２は、Ｓ７２２の処理においてレジスタＲ０に記憶されたトグル命令が、デリミタコマンドか否かを判定する。
デレジスタＲ０に記憶されたトグル命令がリミタコマンドであるときは、転送部７２は、Ｓ７２０の処理に進み、これ以外のときにはＳ７３２の処理に進む。
In step 730 (S730), the
When the toggle instruction stored in the deregister R0 is a limiter command, the
ステップ７３２（Ｓ７３２）において、転送部７２は、レジスタ７２２（図１３）のｓ行目のレジスタＲｓ＜ｋ＞（ここではｋ＝１〜３）に記憶された値を、図１３において右方向にシフト（右シフト）させる。
つまり、例えば、ｓ＝１であるときには、転送部７２は、Ｒ１＜１＞〜Ｒ１＜３＞それぞれに記憶された値を、レジスタ７２２（Ｒ１＜２＞，Ｒ１＜３＞）に記憶させる（なお、この場合には、レジスタ７２２Ｒ１＜３＞の記憶内容は破棄される）。
ただし、図１３に例示した制御信号発生部７の構成においては、レジスタＲ３＜１＞〜Ｒ６＜１＞は、１行に１つのレジスタしか存在しないので、ｓ＝３〜６の場合には、転送部７２は、レジスタ７２２を右方向にシフトさせない。
In step 732 (S732), the
That is, for example, when s = 1, the
However, in the configuration of the control
ステップ７３４（Ｓ７３４）において、転送部７２は、レジスタ７２２の内、レジスタＲｓ＜１＞に対して、Ｓ７２２においてレジスタＲ０に記憶されたトグル命令を記憶させる。
ステップ７３６（Ｓ７３６）において、転送部７２は、ｓ＝６であるか否かを判定する。
Ｓ＝６であるときには、転送部７２は、Ｓ７２０の処理に進み、これ以外のときにはＳ７３８の処理に進む。
ステップ７３８（Ｓ７３８）において、転送部７２は、ｓの値をインクリメントし（ｓの値を１増加させる）、Ｓ７２２の処理に戻る。
In step 734 (S734), the
In step 736 (S736), the
When S = 6, the
In step 738 (S738), the
［カウンタ生成処理］
転送部７２によるカウンタ生成処理においては、レジスタ７２２のレジスタＲ１＜１＞（図１３）に対して、デリミタコマンド以外のトグル命令が出力されるときに、カウンタ部７２０が、新たなカウンタ信号を生成する。
[Counter generation processing]
In the counter generation process by the
図１６に示すように、ステップ７４０（Ｓ７４０）において、転送部７２のカウンタ部７２０（図１３）は、ｓ＝１であるか否かを判定する。
ｓ＝１であるときには、転送部７２は、Ｓ７４２の処理に進み、これ以外のときには、Ｓ７２６の処理（図１５）の処理に戻る。
As shown in FIG. 16, in step 740 (S740), the counter unit 720 (FIG. 13) of the
When s = 1, the
ステップ７４２（Ｓ７４２）において、カウンタ部７２０は、トグル命令がデリミタコマンドか否かを判定する。
トグル命令がデリミタコマンドであるときは、転送部７２は、Ｓ７２６の処理の処理に戻り、これ以外のときには、Ｓ７４４の処理に進む。
ステップ７４４（Ｓ７４４）において、カウンタ部７２０は、新たなカウンタ信号を生成して、Ｓ７２６の処理の処理に戻る。
In step 742 (S742), the
When the toggle instruction is a delimiter command, the
In step 744 (S744), the
レジスタ７２２（Ｒ０，Ｒ１＜１＞〜Ｒ１＜３＞，Ｒ２＜１＞，Ｒ２＜２＞，Ｒ３＜１＞，Ｒ４＜１＞，Ｒ５＜１＞，Ｒ６＜１＞）には、ディジタルカメラ６の起動時など、初期化されるべきときには、初期値として、例えば数値０が記憶される。
レジスタ７２２のレジスタＲ０は、コマンド生成部７０から入力されたトグル命令を記憶し、転送部７２に対して出力する。
Registers 722 (R0, R1 <1> to R1 <3>, R2 <1>, R2 <2>, R3 <1>, R4 <1>, R5 <1>, R6 <1>) are digital cameras. For example, a
The
ＭＵＸ７２６−１は、レジスタＲ１＜１＞〜Ｒ１＜３＞が記憶するトグル命令または初期値を受け入れると、トグル命令を入力したレジスタＲ１＜１＞〜Ｒ１＜３＞の内、列番号が最大のレジスタが記憶するトグル命令を、コマンド実行部８に対して出力する。
また、ＭＵＸ７２６−１は、レジスタＲ１＜１＞〜Ｒ１＜３＞のいずれも、トグル命令を記憶していないときは、コマンド実行部８に対して、初期値を出力する。
When the MUX 726-1 accepts the toggle instruction or initial value stored in the registers R1 <1> to R1 <3>, the column number is the largest among the registers R1 <1> to R1 <3> to which the toggle instruction is input. The toggle instruction stored in the register is output to the
Also, the MUX 726-1 outputs an initial value to the
ＭＵＸ７２６−２は、レジスタＲ２＜１＞，Ｒ２＜２＞が記憶するトグル命令または初期値を受け入れると、トグル命令を入力したレジスタＲ２＜１＞，Ｒ２＜２＞の内、列番号が最大のレジスタが記憶するトグル命令を、コマンド実行部８に対して出力する。
また、ＭＵＸ７２６−２は、レジスタＲ２＜１＞，Ｒ２＜２＞のいずれも、トグル命令を記憶していないときは、コマンド実行部８に対して、初期値を出力する。
When the MUX 726-2 receives the toggle instruction or the initial value stored in the registers R2 <1> and R2 <2>, the column number of the registers R2 <1> and R2 <2> having the toggle instruction input is the largest. The toggle instruction stored in the register is output to the
The MUX 726-2 outputs an initial value to the
なお、ＳＴＧデコーダ４０−ｋは７個あるが、制御信号発生部７には、６つのレジスタ／ＭＵＸからの信号しか入っていない。
しかしながら、図１３において、点線で囲まれて図示された部分のすぐ下に、転送部７２からコマンド実行部８矢印で示されているように、転送部７２からコマンド実行部８に直接、命令が出力されるので、制御信号発生部７においては、全部で７個の命令を実行することができる。
Although there are seven STG decoders 40-k, the
However, in FIG. 13, an instruction is directly transmitted from the
図１７は、図１３に示したコマンド実行部８の構成を例示する図である。
図１７に示すように、コマンド実行部８は、７個のＳＴＧデコーダ４０−ｋ−１〜４０−７（図５）、更新ロジック（３＜１＞〜３＜１４＞，２＜１＞〜２［２：１］）５−１〜５−２６（図８，図９）、それぞれＣＣＤ撮像素子２に対して直接出力される垂直制御用の３値信号および２値信号を生成する３値デコーダ８４−１〜８４−１４および２値デコーダ８６−１〜８６−１２から構成される。
なお、実際には、コマンド実行部８は、下記動作例１〜３を実現するためのレジスタおよび出力回路などを、３値信号ＸＶ１／ＸＰ１〜ＸＶ１４／ＸＰ１４および２値信号ＸＶ１５〜ＸＶ２６それぞれに対応して有しているが、図示の煩雑化を防ぎ、明確化するために、図１７〜図１９においては、これらの構成部分は省略されており、下記動作例４を実現するための構成のみが示されている。
FIG. 17 is a diagram illustrating a configuration of the
As shown in FIG. 17, the
Actually, the
また、更新ロジック５−１〜５−２６は、同一のロジックとして作られることがあり、この場合には、更新ロジック５−１５〜５−２６には、例えば、これらが２値信号を発生するための更新ロジック５であることを示す数値（例えばレジスタ３４から供給されるデータＶｉＬ（この場合ｉ＝１〜２６）の数値０）が設定され、この設定がされた更新ロジック５が、２値信号の生成のために使用され、この設定がされなかった更新ロジック５が、３値信号の生成のために使用される。
コマンド実行部８は、これらの構成部分により、レジスタ７２２およびＭＵＸ７２６（図１３）の各レジスタから入力されるトグル命令または初期値と、レジスタ３４から入力されるグループ割当データＶｉＧ［４：０］（コマンド実行部８においてはｉ＝１〜２６および同時トグルグループＳＴＧ１〜ＳＴＧ８）を処理して、３値信号ＸＶ１，ＸＰ１〜ＸＶ１４，ＸＰ１４および２値信号ＸＶ１５〜ＸＶ２６を生成し、垂直制御信号としてＣＣＤ撮像素子２（図１２）に対して出力する。
The update logics 5-1 to 5-26 may be created as the same logic. In this case, for example, the update logics 5-15 to 5-26 generate binary signals. For example, a value ViL (in this case, i = 1 to 26) supplied from the register 34) is set, and the
With these components, the
図１８は、図１７に示した更新ロジック５の構成を示す図である。
図１９は、図１７に示したコマンド実行部８におけるＳＴＧデコーダ４０−ｋの構成を示す図である。
図１８に示すように、更新ロジック５は、ＩＤ比較回路５０の数以外、図９に示した第１の制御信号データ発生部３における更新ロジック５−１〜５−２６と同じ構成をとる。
同様に、図１９に示すように、コマンド実行部８においては、ＳＴＧデコーダ４０−ｋの数は、上述の理由により７個となっており、また、図１９に示すように、コマンド実行部８においては、更新ロジック５のＩＤ比較回路５０は、７個とされている。
つまり、第１の制御信号データ発生部３における更新ロジック５と、第２のコマンド実行部８における更新ロジック５は、その内部のＩＤ比較回路５０の数だけが異なっている（さらに正確には、セレクタ５４に入力されるレベルデータの数も７個になっている点で異なる）。
FIG. 18 is a diagram showing a configuration of the
FIG. 19 is a diagram showing a configuration of the STG decoder 40-k in the
As illustrated in FIG. 18, the
Similarly, as shown in FIG. 19, in the
That is, the
［制御信号発生部７の動作］
以下、図１２に示した制御信号発生部７の動作を説明する。
図２０は、図１３に示したコマンド生成部７０および転送部７２により生成され、コマンド実行部８に対して供給されるＩＤデータＩＤ１〜ＩＤ７それぞれと、レベルデータＬＶ１〜ＬＶ７それぞれとが対応付けて含まれる命令列を例示する図である。
図２１は、図１３に示したコマンド生成部７０および転送部７２により生成され、コマンド実行部８に対して供給される命令列を例示する第２の図であって、デリミタを１つおきに含む８つの命令からなる命令列と、カウンタ信号の各値におけるレジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞，Ｒ２＜１＞，Ｒ２＜２＞，Ｒ３＜１＞）のトグル命令の記憶状態とを例示する図である。
図２２は、図１３に示したコマンド生成部７０および転送部７２により生成され、コマンド実行部８に対して供給される命令列を例示する第３の図であって、デリミタを含む１１個のコマンド列と、各クロックにおける、レジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞，Ｒ２＜１＞，Ｒ２＜２＞，Ｒ３＜１＞）のトグル命令とを例示する図である。
[Operation of Control Signal Generator 7]
Hereinafter, the operation of the
In FIG. 20, the ID data ID1 to ID7 generated by the
FIG. 21 is a second diagram illustrating an instruction sequence generated by the
FIG. 22 is a third diagram illustrating an instruction sequence generated by the
［第１の動作例］
以下、図１４，図２０に示す命令列が生成されたときの制御信号発生部７（図１２，図１３）の動作を説明する。
コマンド生成部７０（図１３）は、レジスタ７２２のレジスタＲ０に対して、図１４．図２０に示したトグル命令列を出力し、記憶させる。
トグル命令１は、レジスタＲ１＜１＞に出力され、かつ、デリミタコマンドではないので、カウンタ部７２０は、カウンタ１を生成する。
転送部７２は、レジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞）に対して、右方向へのシフト処理を行う。
また、転送部７２は、レジスタＲ０が記憶しているトグル命令１を受け入れて、レジスタ７２２（Ｒ１＜１＞）に対して出力する。
[First operation example]
The operation of the control signal generator 7 (FIGS. 12 and 13) when the instruction sequence shown in FIGS. 14 and 20 is generated will be described below.
The command generation unit 70 (FIG. 13) performs the processing shown in FIG. The toggle instruction sequence shown in FIG. 20 is output and stored.
Since the
The
Further, the
コマンド生成部７０は、カウンタ１の値が２〜６をとるときに、レジスタ７２２のレジスタＲ０に対して、それぞれトグル命令２〜６を出力して記憶させる。
転送部７２は、カウンタ１の値が２〜６をとるときに、値１における処理と同様の処理を行い、レジスタ７２２（Ｒ０）がそれぞれ記憶するトグル命令２〜６を受け入れ、受け入れたこれらのトグル命令を、それぞれレジスタ７２２（Ｒ２＜１＞〜Ｒ６＜１＞）に記憶させる。
カウンタ１の値が７をとるときに、転送部７２は、レジスタ７２２（Ｒ１＜１＞）が記憶するトグル命令１と、レジスタ７２２（Ｒ１＜２＞，Ｒ１＜３＞）が記憶する初期値とを、ＭＵＸ７２６−１に対して出力する。
また、カウンタ１の値が７をとるときに、転送部７２は、レジスタ７２２（Ｒ２＜１＞）が記憶するトグル命令２と、レジスタ７２２（Ｒ２＜２＞）が記憶する初期値とを、ＭＵＸ７２６−２に対して出力する。
When the value of the
When the value of the
When the value of the
When the value of the
つまり、レジスタ７２２（Ｒ１＜１＞）が記憶するトグル命令１、および、レジスタ７２２（Ｒ２＜１＞）が記憶するトグル命令２が、それぞれＭＵＸ７２６−１，７２６−２を介して、コマンド実行部８に対して出力される。
また、カウンタ１の値が７をとるときに、転送部７２は、レジスタＲ３＜１＞〜Ｒ６＜１＞，Ｒ０が記憶するトグル命令３〜７を、コマンド実行部８に対して出力する。
以上説明した動作により、コマンド実行部８は、トグル命令１〜７を実行し、実行されたトグル命令により得られた垂直制御データを記憶して３値デコーダ８４および２値デコーダ８６に対して同時に出力し、３値および２値の垂直制御信号を発生させ、ＣＣＤ撮像素子２に対して出力させる。
That is, the
When the value of the
By the operation described above, the
［第２の動作例］
以下、図２０に示す命令列が生成されたときの制御信号発生部７（図１２，図１３）の動作を説明する。
コマンド生成部７０（図１３）は、レジスタ７２２（レジスタＲ０）に対して、トグル命令１−１を出力して記憶させる。
トグル命令１−１は、デリミタ命令ではなく、レジスタ７２２（Ｒ１＜１＞）に出力されて、カウンタ部７２０は、カウンタ１を生成する。
転送部７２は、レジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞）を、右方向にシフトする。
また、転送部７２は、レジスタ７２２（Ｒ０）が記憶するトグル命令１−１を受け入れて、レジスタ７２２（Ｒ１＜１＞）に対して出力し、記憶させる。
[Second operation example]
The operation of the control signal generator 7 (FIGS. 12 and 13) when the instruction sequence shown in FIG. 20 is generated will be described below.
The command generation unit 70 (FIG. 13) outputs and stores a toggle instruction 1-1 to the register 722 (register R0).
The toggle instruction 1-1 is not a delimiter instruction but is output to the register 722 (R1 <1>), and the
The
Further, the
コマンド生成部７０は、レジスタ７２２（Ｒ０）に対して、トグル命令１−２を出力して記憶させる。
トグル命令１−２は、デリミタ命令なので、転送部７２は、レジスタ７２２（Ｒ０）から受け入れたトグル命令１−２を、レジスタ７２２のいずれのレジスタにも出力しない。
つまり、図２１に示すように、カウンタ１の値が２であるときには、トグル命令１−１は、レジスタ７２２（Ｒ１＜１＞）に記憶されているのみである。
The
Since the toggle instruction 1-2 is a delimiter instruction, the
That is, as shown in FIG. 21, when the value of the
コマンド生成部７０（図１３）は、レジスタ７２２（Ｒ０）に対して、トグル命令２−１を出力して記憶させる。
トグル命令２−１は、デリミタ命令ではなく、レジスタ７２２（Ｒ１＜１＞）に出力され、カウンタ部７２０は、カウンタ２を生成する。
転送部７２は、レジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞）を右方向にシフトする。
つまり、レジスタ７２２（Ｒ１＜１＞）が記憶するトグル命令１−１は、レジスタＲ１＜２＞に対して出力されて、記憶され、転送部７２は、レジスタ７２２２（Ｒ０）が記憶するトグル命令２−１を受け入れて、レジスタ７２２（Ｒ１＜１＞）に対して出力し、記憶させる。
The command generation unit 70 (FIG. 13) outputs and stores a toggle instruction 2-1 to the register 722 (R0).
The toggle instruction 2-1 is not a delimiter instruction but is output to the register 722 (R1 <1>), and the
The
That is, the toggle instruction 1-1 stored in the register 722 (R1 <1>) is output to and stored in the register R1 <2>, and the
コマンド生成部７０は、レジスタ７２２（Ｒ０）に対して、トグル命令２−２を出力して記憶させる。
トグル命令２−２は、デリミタ命令であり、転送部７２は、レジスタ７２２（Ｒ０）から受け入れたトグル命令２−２を、レジスタ７２２のいずれのレジスタにも出力しない。
つまり、図２１に示すように、カウンタ１の値が４であるときには、トグル命令１−１，２−１が、それぞれレジスタ７２２（Ｒ１＜２＞，Ｒ１＜１＞）に記憶されている。
The
The toggle instruction 2-2 is a delimiter instruction, and the
That is, as shown in FIG. 21, when the value of the
コマンド生成部７０（図１３）は、レジスタ７２２（Ｒ０）に対して、トグル命令３−１を出力して記憶させる。
トグル命令３−１は、デリミタ命令ではなく、レジスタ７２２（Ｒ１＜１＞）に出力されて記憶され、また、カウンタ部７２０は、カウンタ３を生成する。
転送部７２は、レジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞）を、右方向にシフトする。
つまり、レジスタ７２２（Ｒ１＜１＞）が記憶するトグル命令２−１は、レジスタ７２２（Ｒ１＜２＞）に対して出力されて、記憶され，レジスタ７２２（Ｒ１＜２＞）が記憶するトグル命令１−１は、レジスタＲ１＜３＞に対して出力されて、記憶される。
また、転送部７２は、レジスタ７２２（Ｒ０）が記憶するトグル命令３−１を受け入れて、レジスタ７２２（Ｒ１＜１＞）に対して出力し、記憶させる。
The command generation unit 70 (FIG. 13) outputs and stores the toggle instruction 3-1 to the register 722 (R0).
The toggle instruction 3-1 is not a delimiter instruction but is output and stored in the register 722 (R1 <1>), and the
The
That is, the toggle instruction 2-1 stored in the register 722 (R1 <1>) is output to and stored in the register 722 (R1 <2>), and the toggle instruction 2-1 stored in the register 722 (R1 <2>). The instruction 1-1 is output to the register R1 <3> and stored.
In addition, the
コマンド生成部７０は、レジスタ７２２（Ｒ０）に対して、トグル命令３−２を出力して記憶させる。
トグル命令３−２は、デリミタコマンドであるので、転送部７２は、レジスタＲ０から受け入れたトグル命令３−２を、レジスタ７２２のいずれのレジスタにも出力しない。
つまり、図２１に示すように、カウンタ１の値が６であるときには、トグル命令１−１，２−１，３−１が、それぞれレジスタ７２２（Ｒ１＜３＞，Ｒ１＜２＞，Ｒ１＜１＞）に記憶されている。
The
Since the toggle instruction 3-2 is a delimiter command, the
That is, as shown in FIG. 21, when the value of the
カウンタ１の値が７であるときに、転送部７２（図１３）は、レジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞）がそれぞれ記憶するトグル命令３−１，２−１，１−１を、ＭＵＸ７２６−１に対して出力し、ＭＵＸ７２６−１を介して、トグル命令１−１を、コマンド実行部８に対して出力する。
コマンド実行部８は、トグル命令１−１のグループ識別情報が示すグループに属する制御信号を、トグル命令の出力状態情報が示す出力状態で出力する。
When the value of the
The
転送部７２は、トグル命令４−１，４−２について、これまで説明した処理と同様の処理を行うと、カウンタ２の値が７であるときに、レジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞（がそれぞれ記憶するトグル命令４−１，３−１，２−１を、ＭＵＸ７２６−１に対して出力し、トグル命令２−１を、ＭＵＸ７２６−１を介して、コマンド実行部８に対して出力させる。
コマンド実行部８は、トグル命令２−１のグループ識別情報が示すグループに属する垂直制御信号の値を示す垂直制御データを生成し、保持して、３値デコーダ８４および２値デコーダ８６に対して同時に出力し、トグル命令が示す値の２値信号および３値信号またはこれらのいずれかを発生させ、ＣＣＤ撮像素子２に対して出力させる。
When the
The
［第３の動作例］
以下、図２２に示す命令列が生成されたときの制御信号発生部７（図１２，図１３）の動作を説明する。
コマンド生成部７０（図１１）は、レジスタ７２２（Ｒ０）に対して、トグル命令１−１を出力して記憶させる。
トグル命令１−１は、デリミタコマンドではなく、レジスタ７２２（Ｒ１＜１＞）に出力されて記憶され、さらに、カウンタ部７２０は、カウンタ１を生成する。
転送部７２は、レジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞）を、右方向にシフトする。
また、転送部７２は、レジスタ７２２（Ｒ０）が記憶するトグル命令１−１を受け入れて、レジスタ７２２（Ｒ１＜１＞）に対して出力する。
[Third operation example]
The operation of the control signal generator 7 (FIGS. 12 and 13) when the instruction sequence shown in FIG. 22 is generated will be described below.
The command generation unit 70 (FIG. 11) outputs and stores the toggle instruction 1-1 to the register 722 (R0).
The toggle instruction 1-1 is not a delimiter command but is output and stored in the register 722 (R1 <1>), and the
The
Further, the
コマンド生成部７０は、レジスタ７２２（Ｒ０）に対して、トグル命令１−２を出力して記憶させる。
トグル命令１−２は、デリミタコマンドではないが、レジスタＲ１＜１＞に出力されるトグル命令ではないので、カウンタ部７２０は、新たなカウンタを生成しない。
転送部７２は、レジスタ７２２（Ｒ２＜１＞，Ｒ２＜２＞）を右方向にシフトする。
また、転送部７２は、レジスタＲ０が記憶するトグル命令１−２を受け入れて、レジスタ７２２（Ｒ２＜１＞）に対して出力し、記憶させる。
The
The toggle instruction 1-2 is not a delimiter command, but is not a toggle instruction output to the register R1 <1>. Therefore, the
The
In addition, the
コマンド生成部７０は、レジスタ７２２（Ｒ０）に対して、トグル命令１−３を出力して記憶させる。
トグル命令１−３は、デリミタコマンドではないが、レジスタＲ１＜１＞に出力されるトグル命令ではないので、カウンタ部７２０は、新たなカウンタを生成しない。
また、転送部７２は、レジスタＲ０が記憶するトグル命令１−３を受け入れて、レジスタ７２２（Ｒ３＜１＞）に対して出力し、記憶させる。
The
The toggle instruction 1-3 is not a delimiter command, but is not a toggle instruction output to the register R1 <1>. Therefore, the
In addition, the
コマンド生成部７０（図１１）は、レジスタ７２２のレジスタＲ０に対して、トグル命令１−４を出力して記憶させる。
トグル命令１−４は、デリミタコマンドなので、転送部７２は、レジスタＲ０から受け入れたトグル命令１−４を、レジスタ７２２のいずれのレジスタにも出力しない。
つまり、図２２に示すように、カウンタ１の値が５のときには、トグル命令１−１，１−２，１−３が、それぞれレジスタ７２２（Ｒ１＜１＞，Ｒ２＜１＞，Ｒ３＜１＞）に記憶されている。
The command generation unit 70 (FIG. 11) outputs and stores a toggle instruction 1-4 to the register R0 of the register 722.
Since the toggle instruction 1-4 is a delimiter command, the
That is, as shown in FIG. 22, when the value of the
コマンド生成部７０（図１１）は、レジスタ７２２（Ｒ０）に対して、トグル命令２−１を出力して記憶させる。
トグル命令２−１は、デリミタ命令ではなく、レジスタ７２２（Ｒ１＜１＞）に出力されて記憶され、また、カウンタ部７２０は、カウンタ２を生成する。
転送部７２は、レジスタ７２２（Ｒ１＜１＞〜Ｒ１＜３＞）を右方向にシフトする。
つまり、レジスタ７２２（Ｒ１＜１＞）が記憶するトグル命令１−１は、レジスタ７２２（Ｒ１＜２＞）に対して出力されて、記憶される。
また、転送部７２は、レジスタＲ０が記憶するトグル命令２−１を受け入れて、レジスタ７２２（Ｒ１＜１＞）に対して出力して記憶させる。
The command generation unit 70 (FIG. 11) outputs and stores the toggle instruction 2-1 to the register 722 (R0).
The toggle instruction 2-1 is not a delimiter instruction but is output and stored in the register 722 (R1 <1>), and the
The
That is, the toggle instruction 1-1 stored in the register 722 (R1 <1>) is output to the register 722 (R1 <2>) and stored.
Further, the
転送部７２は、トグル命令２−２に対して同様の処理を行うと、図２２に示すように、カウンタ１の値が７のときに、トグル命令２−１，１−１，２−２，１−２，１−３は、それぞれレジスタ７２２（Ｒ１＜１＞，Ｒ１＜２＞，Ｒ２＜１＞，Ｒ２＜２＞，Ｒ３＜１＞）に記憶させる。
カウンタ１の値が７であるときに、転送部７２は、レジスタ７２２（Ｒ１＜１＞，Ｒ１＜２＞）がそれぞれ記憶するトグル命令２−１，１−１と、レジスタ７２２（Ｒ１＜３＞）が記憶する初期値とを、ＭＵＸ７２６−１に対して出力させる。
また、カウンタ１の値が７のときに、転送部７２は、レジスタ７２２（Ｒ２＜１＞，Ｒ２＜２＞）がそれぞれ記憶するトグル命令２−２，１−２を、ＭＵＸ７２６−２に対して出力させる。
When the
When the value of the
When the value of the
つまり、レジスタ７２２（Ｒ１＜２＞）が記憶するトグル命令１−１、および、レジスタ７２２（Ｒ２＜２＞）が記憶するトグル命令１−２が、それぞれＭＵＸ７２６−１，７２６−２を介して、コマンド実行部８に対して出力される。
また、カウンタ１の値が７であるときに、転送部７２は、レジスタ７２２（Ｒ３＜１＞）が記憶するトグル命令１−３を、コマンド実行部８に対して出力する。
コマンド実行部８は、トグル命令１−１〜１−３のグループ識別情報が示すグループに属する垂直制御信号の値を示す垂直制御データを生成し、保持して、３値デコーダ８４および２値デコーダ８６に対して同時に出力し、トグル命令が示す値の２値信号および３値信号またはこれらのいずれかを発生させ、ＣＣＤ撮像素子２に対して出力させる。
That is, the toggle instruction 1-1 stored in the register 722 (R1 <2>) and the toggle instruction 1-2 stored in the register 722 (R2 <2>) are respectively transmitted via the MUXs 726-1 and 726-2. Are output to the
When the value of the
The
転送部７２は、トグル命令２−３，２−４，３−１，３−２，４−１に対して同様の処理を行うと、図２２に示すように、カウンタ２の値が７であるときに、トグル命令３−１，２−１，２−２，２−３を、それぞれレジスタ７２２（Ｒ１＜１＞，Ｒ１＜２＞，Ｒ２＜１＞，Ｒ３＜１＞）に記憶させる。
カウンタ２の値が７であるときに、転送部７２は、レジスタ７２２（Ｒ１＜１＞，Ｒ１＜２＞）がそれぞれ記憶するトグル命令３−１，２−１と、レジスタ７２２（Ｒ１＜３＞）が記憶する初期値とを、ＭＵＸ７２６−１に対して出力する。
また、カウンタ２の値が７であるときに、転送部７２は、レジスタ７２２（Ｒ２＜１＞）が記憶するトグル命令２−２と、レジスタ７２２（Ｒ２＜２＞）が記憶する初期値とを、ＭＵＸ７２６−２に対して出力する。
When the
When the value of the
When the value of the
つまり、レジスタ７２２（Ｒ１＜２＞）が記憶するトグル命令２−１、および、レジスタ７２２（Ｒ２＜１＞）が記憶するトグル命令２−２は、それぞれＭＵＸ７２６−１，７２６−２を介して、コマンド実行部８に対して出力される。
また、カウンタ２の値が７であるときに、転送部７２は、レジスタ７２２（Ｒ３＜１＞）が記憶するトグル命令２−３を、コマンド実行部８に対して出力する。
コマンド実行部８は、トグル命令２−１〜２−３のグループ識別情報が示すグループに属する垂直制御信号の値を示す垂直制御データを生成し、保持して、３値デコーダ８４および２値デコーダ８６に対して同時に出力し、トグル命令が示す値の２値信号および３値信号またはこれらのいずれかを発生させ、ＣＣＤ撮像素子２に対して出力させる。
That is, the toggle instruction 2-1 stored in the register 722 (R1 <2>) and the toggle instruction 2-2 stored in the register 722 (R2 <1>) are respectively connected via the MUXs 726-1 and 726-2. Are output to the
When the value of the
The
［第４の動作例］
以下、制御信号発生部７（図１２，図１３）の下記動作条件１〜３における動作（第４の動作例）を説明する。
図２３は、図１３に示したコマンド生成部７０および転送部７２により生成され、コマンド実行部８に対して供給される命令列を例示する第４の図である。
［動作条件１］ 切替信号発生部６０が、コマンド生成部７０および転送部７２を介して、コマンド実行部８に、表５に示した制御信号切替信号ＶＧＲＰ＜１＞〜ＶＧＲＰ＜６＞，ＶＬＶＬ＜１＞，ＶＬＶＬ＜２＞を出力し；
［動作条件２］ コマンド生成部７０が図２３に示した命令を発行してＳＴＧデコーダ４０−ｋ（図１７）に対して出力し；
［動作条件３］ レジスタ３４からＳＴＧデコーダ４０−１〜４０−７に、図７，図１８に示したデータＳＴＧ１１［４：０］〜８８［４：０］、グループ割当データＶｉＧ［４：０］および１ビット構成の３値／２値データＶｉＬが入力される。
[Fourth operation example]
Hereinafter, the operation (fourth operation example) of the control signal generation unit 7 (FIGS. 12 and 13) under the following
FIG. 23 is a fourth diagram illustrating an instruction sequence generated by the
[Operation Condition 1] The
[Operation condition 2] The
[Operating Condition 3] Data STG11 [4: 0] to 88 [4: 0] and group allocation data ViG [4: 0] shown in FIGS. 7 and 18 are transferred from the
［同時トグルグループＳＴＧに関する動作］
まず、制御信号発生部７の同時トグルグループＳＴＧに関する動作を説明する。
制御信号発生部７（図１３）の第１〜第３の動作として説明したように、ＳＴＧデコーダ４０−１〜４０−７（図１７，図１８）それぞれには、ＭＵＸ７２６−１，７２６−２およびレジスタ７２２（Ｒ３〜Ｒ６）を介して、図１４，図２０に示したトグル命令１〜７と、これらのトグル命令に含まれるＩＤデータＩＤ１〜ＩＤ７と、レベルデータＬＶ１〜ＬＶ７が入力される。
ＳＴＧデコーダ４０−１〜４０−７の比較回路４０２−１〜４０２−７（図１８）それぞれは、入力されたトグル命令１〜７に含まれるＩＤデータＩＤ１〜ＩＤ７それぞれと、表５に示されたデータＶＧＲＰ［１：６］（（００００００）〜（１１１１１１））の内容とを比較する。
比較回路４０２−１〜４０２−７それぞれは、入力されたＩＤデータＩＤ１〜ＩＤ７それぞれが、表５に示された同時トグルグループＳＴＧ１〜８に対応する値（１１１０００〜１１１１１１）であるときには、論理値１をＯＲ回路４０４に対して出力し、これ以外のときには論理値０を、ＯＲ回路４０４に対して出力する。
ＳＴＧデコーダ４０のＯＲ回路４０４は、比較回路４０２−１〜４０２−７の内の１つ以上が論理値１を出力したときに、ＩＤｋＳＴＧＶＡＬＩＤ（ここではｋ＝１〜７）の論理値を１とし、その他の場合には０として、更新ロジック５に対して出力する。
[Operation related to simultaneous toggle group STG]
First, the operation related to the simultaneous toggle group STG of the
As described in the first to third operations of the control signal generator 7 (FIG. 13), the STG decoders 40-1 to 40-7 (FIGS. 17 and 18) have MUXs 726-1 and 726-2, respectively. The
The comparison circuits 402-1 to 402-7 (FIG. 18) of the STG decoders 40-1 to 40-7 are respectively shown in Table 5 and ID data ID1 to ID7 included in the
When each of the input ID data ID1 to ID7 is a value corresponding to the simultaneous toggle groups STG1 to 8 shown in Table 5 (111000 to 111111), each of the comparison circuits 402-1 to 402-7 is a logical value. 1 is output to the OR circuit 404, and in other cases, a
The OR circuit 404 of the
ＳＴＧデコーダ４０−１〜４０−７それぞれのセレクタ４０６（図１８）は、レジスタ７２２（Ｒ３〜Ｒ６）およびＭＵＸ７２６−１，７２６−２（図１３）から入力された命令コードのＩＤデータＩＤｋ（ここではｋ＝１〜７）が、表５に示された同時トグルグループＳＴＧｍ（ここではｍ＝１〜８）を示すときには、レジスタ３４に記憶されたＳＴＧｋ１［４：０］〜ＳＴＧｋ８［４：０］を選択して、データＩＤｋＳＴＧＭ１［４：０］〜ＩＤｋＳＴＧＭ８［４：０］として、更新ロジック５（図１９）に対して出力する。 Each of the selectors 406 (FIG. 18) of the STG decoders 40-1 to 40-7 has ID data IDk (here, instruction code ID data) input from the registers 722 (R3 to R6) and MUXs 726-1 and 726-2 (FIG. 13). When k = 1 to 7) indicates the simultaneous toggle group STGm (here, m = 1 to 8) shown in Table 5, STGk1 [4: 0] to STGk8 [4: 0] stored in the register 34. ] Is output to the update logic 5 (FIG. 19) as data IDkSTGM1 [4: 0] to IDkSTGM8 [4: 0].
更新ロジック５−ｉ（図１８，図１９；ここではｉ＝１〜２６）において、ＩＤ比較回路５０−ｋ（ここではｋ＝１〜７）は、
（１）ＳＴＧデコーダ４０−ｋから入力されるデータＩＤｋＳＴＧＭ１［４：０］〜ＩＤｋＳＴＧＭ８［４：０］と、ＩＤ比較回路５０−ｋに設定されるＶｉＩＤとが一致し；および
（２）ＳＴＧデコーダ４０−ｋから入力されるデータＩＤｋＳＴＧＶＡＬＩＤの論理値が１である
ときに論理値１を、これ以外のときには論理値０を、更新制御部５２に対して出力する。
In the update logic 5-i (FIGS. 18 and 19; here, i = 1 to 26), the ID comparison circuit 50-k (here, k = 1 to 7)
(1) The data IDkSTGM1 [4: 0] to IDkSTGM8 [4: 0] input from the STG decoder 40-k matches the ViID set in the ID comparison circuit 50-k; and (2) the STG decoder A
更新ロジック５−ｉにおいて、更新制御部５２は、ＩＤ比較回路５０−ｋのいずれかが出力する論理値が１であるときに、セレクタ５４を制御して、レジスタ３４から入力され、ＩＤデータＩＤｋに対応するレベルデータＬＶｋを選択し、ラッチ回路５６に対して制御信号データとして出力する。
ラッチ回路５６は、更新制御部５２から入力されたイネーブル信号ＥＮに応じて、セレクタ５４入力されたレベルデータＬＶｋを記憶し、垂直制御データとして、このラッチ回路５６に接続された３値デコーダ８４または２値デコーダ８６（図１３）に対して出力する。
３値デコーダ８４および２値デコーダ８６は、更新ロジック５から入力された垂直制御データを、３値または２値の垂直制御信号に変換し、ＣＣＤ撮像素子２に対して出力する。
In the update logic 5-i, the
The
The ternary decoder 84 and the binary decoder 86 convert the vertical control data input from the
［通常のグループＧに関する動作］
以下、通常のグループＧに関する制御信号発生部７の動作を説明する。
通常のグループＧ１〜Ｇ２３ごとに垂直制御信号を制御するように制御信号発生部７を動作させる場合には、更新ロジック５の各ＩＤ比較回路５０に、レジスタ３４から、各ＩＤ比較回路５０が、グループＧ１〜Ｇ２３のいずれに属するかを示すグループデータＶｉＧ［４：０］が用いられる。
[Operations related to normal group G]
Hereinafter, the operation of the
When operating the
更新ロジック５−ｉ（図１８；ここではｉ＝１〜２６）において、ＩＤ比較回路５０−ｋ（ここではｋ＝１〜７）は、ＳＴＧデコーダ４０から入力されるデータＩＤｋＳＴＧＶＡＬＩＤの論理値が０の場合に、
レジスタ３４から入力されるデータＶｉＧにより示されるグループＧと、切替信号発生部６０（図１２）から、コマンド生成部７０および転送部７２を介してＩＤ比較回路５０−ｋ（この場合ｋ＝１〜７）に入力されるデータＶＧＲＰ［１：６］（つまり、データＶＧＲＰ［１：６］がＩＤデータＩＤｋ［５：０］となる）の値（０００００１〜１１０１１１）により示されるグループＧとが一致し たときに、データＶｉＧにより示されるグループＧ１〜Ｇ２３のいずれかに含まれる更新ロジック５は、ＶＧＲＰ［１：６］の値（０００００１〜１１０１１１）により示されるグループＧとデータＶＬＶＬ＜１＞，＜２＞との組み合わせに合った値の垂直制御データを、３値デコーダ８４および２値デコーダ８６に対して出力する。
３値デコーダ８４および２値デコーダ８６は、更新ロジック５からの垂直制御データに従って３値および２値の垂直制御信号を生成し、３値デコーダ８４および２値デコーダ８６に対して出力する。
In the update logic 5-i (FIG. 18; here, i = 1 to 26), the ID comparison circuit 50-k (here, k = 1 to 7) has the logical value of the data IDkSTGVALID input from the
From the group G indicated by the data ViG input from the
The ternary decoder 84 and the binary decoder 86 generate ternary and binary vertical control signals according to the vertical control data from the
［個別の垂直制御データに関する動作］
以下、個別の垂直制御信号に関する制御信号発生部７の動作を説明する。
垂直制御データをグループＧ，ＳＴＧとは関係なく制御するときには、各更新ロジック５−ｉに設定された識別子ＶｉＩＤ（この場合ｉ＝１〜２６）が用いられる。
[Operation for individual vertical control data]
Hereinafter, the operation of the control
When controlling the vertical control data irrespective of the groups G and STG, the identifier ViID (i = 1 to 26 in this case) set in each update logic 5-i is used.
更新ロジック５−ｉ（図１８；ここではｉ＝１〜２６）において、ＩＤ比較回路５０−ｋ（ここではｋ＝１〜７）は、ＳＴＧデコーダ４０−ｋから入力されるデータＩＤｋＳＴＧＶＡＬＩＤの論理値が０の場合に、
（１）トグル命令に含まれるＩＤデータＩＤｋ（オペランド）と、更新ロジック５に設定された識別子ＶｉＩＤとが一致し；および
（２）レジスタ３４から入力されるデータＶｉＧ（００００１〜１１０１０；表５）により示されるデータと、転送部７２から入力される７個のデータＶＧＲＰ［１：６］の値（０００００１〜１１０１１１）のいずれかとが一致し たときに、トグル命令のＩＤデータＩＤｋにより示される更新ロジック５は、データＶＧＲＰ［１：６］の値に対応するデータＶＬＶＬ＜１＞，＜２＞のいずれかの値の垂直制御データを生成し、３値デコーダ８４および制御信号データ発生部３６に対して出力する。
In the update logic 5-i (FIG. 18; here i = 1 to 26), the ID comparison circuit 50-k (here k = 1 to 7) receives the logical value of the data IDkSTGVALID input from the STG decoder 40-k. If is 0,
(1) ID data IDk (operand) included in the toggle instruction matches the identifier ViID set in the
なお、以上の説明においては、１つの垂直制御データが、同時トグルグループＳＴＧと通常のグループＧの一方にのみ属する場合が具体例とされたが、同時トグルグループＳＴＧと通常のグループＧとは併用されることができ、また、同一の垂直制御データが、同時トグルグループＳＴＧと通常のグループＧの両方に属することもできる。
このように、同一の垂直制御データが、同時トグルグループＳＴＧと通常のグループＧの両方に属させるためには、同時トグルグループＳＴＧと通常のグループＧとで別々のデータをレジスタ３４に用意してデータを設定し、制御信号発生部７において、これらを適宜、処理すればよい。
In the above description, the case where one vertical control data belongs to only one of the simultaneous toggle group STG and the normal group G has been described as a specific example. However, the simultaneous toggle group STG and the normal group G are used together. In addition, the same vertical control data can belong to both the simultaneous toggle group STG and the normal group G.
Thus, in order for the same vertical control data to belong to both the simultaneous toggle group STG and the normal group G, separate data is prepared in the
以下、同時トグルグループＳＴＧと通常のグループＧとの両方に、同一の垂直制御データを属させるための設定例を示す。
（１）レジスタ３４に、通常のグループＧのためのレジスタ（５ビット×２６）個を儲ける（Ｖ１Ｇ［４：０］〜Ｖ２６Ｇ［４：０］；５ビット×２６個）；
（２）下記の５ビット×８個×８組みのレジスタを増設する；
ＳＴＧ１１［４：０］〜ＳＴＧ１８［４：０］；
ＳＴＧ２１［４：０］〜ＳＴＧ２８［４：０］；
・
・
ＳＴＧ８１［４：０］〜ＳＴＧ８８［４：０］；
Hereinafter, a setting example for making the same vertical control data belong to both the simultaneous toggle group STG and the normal group G is shown.
(1) The
(2) Add the following 5 bits x 8 x 8 sets of registers;
STG11 [4: 0] to STG18 [4: 0];
STG21 [4: 0] to STG28 [4: 0];
・
・
STG81 [4: 0] to STG88 [4: 0];
このように増設したレジスタ３４内のレジスタ群には、例えば、以下のような設定がなされる。
・Ｖ１Ｇ［４：０］＝００００１（＝Ｇ１），Ｖ２Ｇ［４：０］＝００００１（＝Ｇ１）；
・Ｖ３Ｇ［４：０］＝０００１０（＝Ｇ２），Ｖ４Ｇ［４：０］＝０００１０（＝Ｇ２）；
・ＳＴＧ１１［４：０］＝００００１（＝Ｖ１），ＳＴＧ１２［４：０］＝００１００（＝Ｖ４）；
・ＳＴＧ２１［４：０］＝０００１０（＝Ｖ２），ＳＴＧ２２［４：０］＝０００１１（＝Ｖ３）；
切替コマンド ； 対応する信号
１００００１（＝Ｇ１） ； Ｖ１，Ｖ２
１０００１０（＝Ｇ２） ； Ｖ３，Ｖ４
１１１０００（＝ＳＴＧ１）； Ｖ１，Ｖ４
１１１００１（＝ＳＴＧ２）； Ｖ２，Ｖ３
For example, the following settings are made in the register group in the
V1G [4: 0] = 00001 (= G1), V2G [4: 0] = 00001 (= G1);
V3G [4: 0] = 00001 (= G2), V4G [4: 0] = 00010 (= G2);
STG11 [4: 0] = 00001 (= V1), STG12 [4: 0] = 00100 (= V4);
STG21 [4: 0] = 00001 (= V2), STG22 [4: 0] = 00011 (= V3);
Switch command; Corresponding signal 100001 (= G1); V1, V2
100010 (= G2); V3, V4
111000 (= STG1); V1, V4
111001 (= STG2); V2, V3
以上のように制御信号発生部７を構成することにより、上述の２−ｉｎ−１型ＡＦＥに適したＣＣＤ撮像素子の制御信号発生装置を提供することができる。
なお、機能などに矛盾が生じない限り、第２の実施形態として示した制御信号発生部７も、第１の実施形態として示した制御信号データ発生部３と同様な動作が可能であり、また、同様に変形されうる。
By configuring the
As long as there is no contradiction in function or the like, the
本発明は、撮像素子制御用の信号を発生するために利用することができる。 The present invention can be used to generate an image sensor control signal.
１，６・・・ディジタルカメラ，
１００・・・光学系，
１０２・・・画像メモリ，
１０４・・・画像処理部，
１０６・・・記録装置，
１０８・・・記録媒体，
１１０・・・ＵＩ部，
１１２・・・Ｖドライバ，
１１４・・・制御部，
２・・・ＣＣＤ撮像素子，
２０４・・・垂直ＣＣＤセル，
２００・・・垂直ＣＣＤ，
２０６・・・水平ＣＣＤ２０６，
２０８・・・出力アンプ，
３・・・制御信号データ発生部，
３００・・・プログラムメモリ，
３０２・・・マイクロコントローラ，
３４・・・レジスタ，
３４０・・・レジスタＶｉＧ，
３４２・・・レジスタＶｉＬ，
３４４・・・レジスタＳＴＧ，
４・・・命令コードデコーダ，
４０・・・ＳＴＧデコーダ，
４０２，５００・・・比較回路，
５０２・・・ＡＮＤ回路，
４０６，５４・・・セレクタ，
４２，８４・・・３値デコーダ，
４４，８６・・・２値デコーダ，
５・・・更新ロジック，
５０・・・ＩＤ比較回路，
５００・・・比較回路，
５０２・・・ＡＮＤ回路，
４０４，５０４・・・ＯＲ回路，
５２・・・更新制御部，
５６・・・ラッチ回路，
６０・・・切替信号発生部，
６００・・・ＣＰＵ，
６０２・・・メモリ、
７２２・・・レジスタ，
６０４・・・Ｈドライバ,
６０６・・・ＣＧ（クロック発生部），
７０・・・コマンド生成部，
７２・・・転送部，
７２０・・・カウンタ部，
７２６・・・ＭＵＸ，
８・・・コマンド実行部，
1,6 ... Digital camera,
100: optical system,
102: Image memory,
104... Image processing unit,
106 ... Recording device,
108... Recording medium,
110 ... UI part,
112 ... V driver,
114... Control unit,
2 CCD image sensor,
204... Vertical CCD cell,
200 ... vertical CCD,
206 ... Horizontal CCD 206,
208... Output amplifier,
3... Control signal data generator,
300 ... Program memory,
302 ... Microcontroller,
34: Register,
340... Register ViG,
342... Register ViL,
344: Register STG,
4 ... Instruction code decoder,
40 ... STG decoder,
402, 500... Comparison circuit,
502 ... AND circuit,
406, 54 ... selector,
42, 84... Ternary decoder,
44, 86... Binary decoder,
5 ... Update logic,
50... ID comparison circuit,
500... Comparison circuit,
502 ... AND circuit,
404, 504... OR circuit,
52... Update control unit,
56... Latch circuit,
60... Switching signal generator,
600 ... CPU,
602: Memory,
722... Register,
604 ... H driver,
606... CG (clock generator),
70 ... command generation unit,
72 ... transfer part,
720 ... counter section,
726 ... MUX,
8: Command execution part,
Claims (15)
前記複数の方向のいずれかに対する複数の制御信号を含むグループと、このグループに含まれる制御信号の値とを指定する命令コードを作成する命令コード作成手段と、
前記作成された命令コードにおいて指定されるグループに含まれ、この命令コードにおいて指定される値の制御信号を、同時に発生する制御信号発生手段と
を有する撮像素子制御信号発生装置。 An image sensor control signal generator for generating a plurality of control signals for the plurality of directions with respect to an image sensor controlled by a plurality of control signals for a plurality of directions,
An instruction code creating means for creating an instruction code for designating a group including a plurality of control signals for any of the plurality of directions and a value of the control signal included in the group;
An image sensor control signal generating device comprising: control signal generating means for simultaneously generating a control signal of a value specified in the group specified in the created instruction code and specified in the instruction code.
前記命令コードは、少なくとも、
それぞれ前記制御信号のグループいずれかを指定するグループ指定情報と、
それぞれ前記制御信号のグループのいずれかに含まれる制御信号の値を指定する値情報と
を含み、
前記命令コード作成手段は、
１つの前記グループ指定情報と、このグループ指定情報が指定するグループに含まれる制御信号の値を指定する前記値情報とが対応付けられて含まれる前記命令コード；または
複数の前記グループ指定情報それぞれと、これらのグループ指定情報が指定する複数のグループそれぞれに含まれる制御信号の値を指定する前記値情報それぞれとが対応付けられて含まれる命令コード
を作成し、
前記制御信号発生手段は、前記作成された命令コードに従って、グループに含まれる前記制御信号を同時に発生する
請求項１に記載の撮像素子制御信号発生装置。 The imaging elements are each controlled by a control signal indicating a plurality of directions or any of them,
The instruction code is at least
Group designation information for designating any one of the control signal groups,
Each including value information designating a value of a control signal included in one of the control signal groups,
The instruction code creating means includes:
The instruction code including one group designation information and the value information designating a value of a control signal contained in a group designated by the group designation information; or each of the plurality of group designation information; And creating an instruction code included in association with each of the value information specifying the value of the control signal included in each of the plurality of groups specified by the group specifying information,
The image sensor control signal generation device according to claim 1, wherein the control signal generation unit simultaneously generates the control signals included in a group in accordance with the created instruction code.
請求項２に記載の撮像素子制御信号発生装置。 The imaging device control signal generation device according to claim 2, wherein the control signal takes two or three values.
請求項２または３に記載の撮像素子制御信号発生装置。 The control signal includes a vertical control signal for controlling in a vertical direction of an array of light receiving elements included in the image sensor and a horizontal control signal for controlling in a horizontal direction of an array of light receiving elements included in the image sensor. The imaging device control signal generator according to claim 2 or 3.
請求項２〜４のいずれかに記載の撮像素子制御信号発生装置。 The image sensor control signal generation device according to claim 2, wherein each of the control signals can be included in a plurality of the groups.
前記グループデータは、
前記制御信号識別情報それぞれが、いずれの前記第１のグループに含まれるかを指定するグループ指定データを示す第１のグループ指定データと、
制御信号識別情報を指定する第２のグループデータを示す第２のグループ指定データと
を含み、
前記命令コードに含まれる制御信号識別情報が、予め決められた複数の値のいずれかをとるときに、この予め決められた値のいずれかが指定する前記第２のグループデータに含まれる制御信号指定情報を選択する値情報選択手段と、
前記命令コードに含まれる制御信号指定情報のいずれかが、前記複数の予め決められた値のいずれかをとるときに、前記選択された第２のグループデータが有効であることを示す有効信号を生成する有効信号生成手段と、
前記選択され、前記有効あると示された第２のグループデータに含まれる制御信号指定情報により示される制御信号の全てを、前記複数の予め決められた値のいずれかをとる前記命令コードに含まれる制御信号指定情報に対応する前記値情報が示す値に更新する制御信号更新手段と
を有する
請求項２〜５のいずれかに記載の撮像素子制御信号発生装置。 The instruction code includes control signal identification information for identifying the control signal, value designation data (H / M / L) for designating a value of the control signal corresponding to the control signal identification information, and the control signal identification information. And instruction code data including group data for specifying a group corresponding to
The group data is
First group designation data indicating group designation data designating which of the first groups each of the control signal identification information includes;
And second group designation data indicating second group data for designating control signal identification information,
When the control signal identification information included in the instruction code takes one of a plurality of predetermined values, the control signal included in the second group data specified by one of the predetermined values Value information selection means for selecting specified information;
A valid signal indicating that the selected second group data is valid when any of the control signal designation information included in the instruction code takes any of the plurality of predetermined values. Effective signal generating means for generating;
All of the control signals indicated by the control signal designation information included in the second group data selected and indicated as valid are included in the instruction code taking any one of the plurality of predetermined values. The image sensor control signal generation device according to claim 2, further comprising: a control signal update unit configured to update to a value indicated by the value information corresponding to the control signal designation information.
をさらに有し、
前記制御信号発生手段は、前記同時に出力された命令コードに対応する前記グループに含まれる制御信号を、前記同時に出力された命令コードにより指定される値として生成する
請求項１に記載の撮像素子制御信号発生装置。 Further comprising instruction code output means for sequentially receiving the generated instruction codes and simultaneously outputting the received instruction codes at a predetermined timing with respect to the instruction codes;
The image sensor control according to claim 1, wherein the control signal generation unit generates a control signal included in the group corresponding to the simultaneously output instruction code as a value specified by the simultaneously output instruction code. Signal generator.
それぞれ前記命令コードのいずれかを記憶し、前記記憶した命令コードのいずれかを、予め定められたタイミングで同時に出力する複数の単位記憶手段
を有する
請求項７に記載の撮像素子制御信号発生装置。 The instruction code output means includes
The image sensor control signal generation device according to claim 7, further comprising: a plurality of unit storage units that each store one of the instruction codes and simultaneously output any one of the stored instruction codes at a predetermined timing.
請求項８に記載の撮像素子制御信号発生装置。 9. The image sensor control signal generating device according to claim 8, wherein at least two of the unit storage units constitute a shift register that shifts the stored instruction code to the next unit storage unit at each timing. .
をさらに有する請求項９〜１１のいずれかに記載の撮像素子制御信号発生装置。 The image sensor control signal generation device according to claim 9, further comprising a clock signal generation unit configured to generate a clock signal for defining the timing.
画像撮影装置。 An image capturing apparatus that captures an image by controlling the image sensor with a control signal generated by the image sensor control signal generating apparatus according to claim 1.
前記複数の方向のいずれかに対する複数の制御信号を含むグループと、このグループに含まれる制御信号の値とを指定する命令コードを作成する命令コード作成ステップと、
前記作成された命令コードにおいて指定されるグループに含まれ、この命令コードにおいて指定される値の制御信号を、同時に発生する制御信号発生ステップと
を実行する撮像素子制御信号発生方法。 An image sensor control signal generator that generates a plurality of control signals for the plurality of directions with respect to an image sensor controlled by a plurality of control signals for a plurality of directions,
An instruction code creating step for creating an instruction code specifying a group including a plurality of control signals for any of the plurality of directions and a value of the control signal included in the group;
A control signal generation step of executing a control signal generation step of simultaneously generating a control signal having a value specified in the instruction code and included in a group specified in the created instruction code.
前記命令コードは、少なくとも、
それぞれ前記制御信号のグループいずれかを指定するグループ指定情報と、
それぞれ前記制御信号のグループのいずれかに含まれる制御信号の値を指定する値情報と
を含み、
前記命令コード作成ステップは、
１つの前記グループ指定情報と、このグループ指定情報が指定するグループに含まれる制御信号の値を指定する前記値情報とが対応付けられて含まれる前記命令コード；または
複数の前記グループ指定情報それぞれと、これらのグループ指定情報が指定する複数のグループそれぞれに含まれる制御信号の値を指定する前記値情報それぞれとが対応付けられて含まれる命令コード
の作成を行い、
前記制御信号発生ステップは、前記作成された命令コードに従って、グループに含まれる前記制御信号を同時に発生する
請求項１２に記載の撮像素子制御信号発生方法。 The imaging elements are each controlled by a control signal indicating a plurality of directions or any of them,
The instruction code is at least
Group designation information for designating any one of the control signal groups,
Each including value information designating a value of a control signal included in one of the control signal groups,
The instruction code creating step includes:
The instruction code including one group designation information and the value information designating a value of a control signal contained in a group designated by the group designation information; or each of the plurality of group designation information; And creating an instruction code that is associated with each of the value information that specifies the value of the control signal included in each of the plurality of groups specified by the group specification information,
The image sensor control signal generation method according to claim 12, wherein the control signal generation step simultaneously generates the control signals included in a group in accordance with the created instruction code.
前記複数の方向のいずれかに対する複数の制御信号を含むグループと、このグループに含まれる制御信号の値とを指定する命令コードを作成する命令コード作成ステップと、
前記作成された命令コードにおいて指定されるグループに含まれ、この命令コードにおいて指定される値の制御信号を、同時に発生する制御信号発生ステップと
を前記コンピュータに実行させる撮像素子制御信号発生プログラム。 In an image sensor control signal generator for generating a plurality of control signals for the plurality of directions with respect to an image sensor controlled by a plurality of control signals for a plurality of directions by a computer,
An instruction code creating step for creating an instruction code specifying a group including a plurality of control signals for any of the plurality of directions and a value of the control signal included in the group;
An imaging element control signal generation program that causes the computer to execute a control signal generation step that is included in a group specified in the created instruction code and that simultaneously generates a control signal having a value specified in the instruction code.
前記命令コードは、少なくとも、
それぞれ前記制御信号のグループいずれかを指定するグループ指定情報と、
それぞれ前記制御信号のグループのいずれかに含まれる制御信号の値を指定する値情報と
を含み、
前記命令コード作成ステップは、
１つの前記グループ指定情報と、このグループ指定情報が指定するグループに含まれる制御信号の値を指定する前記値情報とが対応付けられて含まれる前記命令コード；または
複数の前記グループ指定情報それぞれと、これらのグループ指定情報が指定する複数のグループそれぞれに含まれる制御信号の値を指定する前記値情報それぞれとが対応付けられて含まれる命令コード
の作成を前記コンピュータに実行させ、
前記制御信号発生ステップは、前記作成された命令コードに従って、グループに含まれる前記制御信号の同時発生を、前記コンピュータに実行させる
請求項１４に記載の撮像素子制御信号発生プログラム。 The imaging elements are each controlled by a control signal indicating a plurality of directions or any of them,
The instruction code is at least
Group designation information for designating any one of the control signal groups,
Each including value information designating a value of a control signal included in one of the control signal groups,
The instruction code creating step includes:
The instruction code including one group designation information and the value information designating a value of a control signal contained in a group designated by the group designation information; or each of the plurality of group designation information; , Causing the computer to generate an instruction code that is included in association with each of the value information that specifies the value of the control signal included in each of the plurality of groups specified by the group specification information,
The image sensor control signal generation program according to claim 14, wherein the control signal generation step causes the computer to execute simultaneous generation of the control signals included in a group according to the created instruction code.
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| JP2006211633A (en) * | 2005-01-27 | 2006-08-10 | Neucore Technol Inc | Analog front end timing generator (afe/tg) having bit slice output mode |
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