JP2011100775A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technology capable of improving characteristics of a MRAM in a semiconductor device including the MRAM. <P>SOLUTION: Plasma treatment is applied on a surface of an interlayer insulation film IL3 having a line L3 and a digit line DL. First, a semiconductor substrate 1S is carried into a chamber, and a mixture gas comprising molecules (ammonia gas) containing nitrogen and inert molecules (hydrogen gas, helium or argon) not containing nitrogen is introduced into the chamber. By this, the mixture gas is introduced is such a state that a flow rate of the inert molecule not containing nitrogen is larger than that of the nitrogen-containing molecule to make the mixture gas into plasma, and the plasma treatment is performed. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＭＲＡＭ（Magnetic Random Access Memory）を含む半導体装置およびその製造技術に適用して有効な技術に関する。     The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a semiconductor device including an MRAM (Magnetic Random Access Memory) and a technique effective when applied to the manufacturing technique thereof.

特開２００６−１６５３８８号公報（特許文献１）には、多層配線工程において、低誘電率膜の表面に形成される変質層に起因した埋め込み不良やリソグラフィの解像不良を抑制する技術が記載されている。具体的に、シリコン基板上の低誘電率膜に下層バリアメタル膜および下層金属膜を埋め込んで下層配線を形成する。そして、アルゴンを使用したプラズマ処理により低誘電率膜の表面に所定厚さのダメージ層を形成する。次に、ダメージ層を除去した後、低誘電率膜の表面に露出する変質層を改質する。この変質層の改質は、水素またはヘリウムを使用したプラズマ処理によって行なわれる。その後、下層配線の表面および改質した低誘電率膜の表面上に第１ライナ膜を形成するとしている。   Japanese Patent Application Laid-Open No. 2006-165388 (Patent Document 1) describes a technique for suppressing an embedding defect and a lithography resolution defect caused by an altered layer formed on the surface of a low dielectric constant film in a multilayer wiring process. ing. Specifically, a lower barrier metal film and a lower metal film are embedded in a low dielectric constant film on a silicon substrate to form a lower wiring. Then, a damaged layer having a predetermined thickness is formed on the surface of the low dielectric constant film by plasma treatment using argon. Next, after removing the damaged layer, the altered layer exposed on the surface of the low dielectric constant film is modified. The alteration of the deteriorated layer is performed by plasma treatment using hydrogen or helium. Thereafter, a first liner film is formed on the surface of the lower wiring and the surface of the modified low dielectric constant film.

特開２００３−１４２５８０号公報（特許文献２）には、銅配線層の突起の発生を防止し、かつ、銅の拡散を防止することを目的とする技術が記載されている。具体的には、まず、半導体基板の上方に形成された銅配線層の表面をアンモニアガス、窒素と水素との混合ガス、ＣＦ４ガス、Ｃ２Ｆ６ガス、および、ＮＦ３ガスの群から選択されるガスのプラズマに曝す工程を有する。そして、銅配線層の表面をアンモニアガス、エチレンジアミンガス、β−ジケトンガス、アンモニアガスと炭化水素系ガスとの混合ガス、および、窒素ガスと炭化水素系ガスとの混合ガスの群から選択されるガス雰囲気、または、プラズマに曝す工程を有する。その後、銅配線層の上に銅拡散防止絶縁膜を形成する工程を有するとしている。 Japanese Patent Application Laid-Open No. 2003-142580 (Patent Document 2) describes a technique for preventing the occurrence of protrusions in a copper wiring layer and preventing the diffusion of copper. Specifically, first, the surface of the copper wiring layer formed above the semiconductor substrate is made of a group of ammonia gas, a mixed gas of nitrogen and hydrogen, CF 4 gas, C 2 F 6 gas, and NF 3 gas. Exposing to a plasma of a selected gas. The surface of the copper wiring layer is selected from the group consisting of ammonia gas, ethylenediamine gas, β-diketone gas, mixed gas of ammonia gas and hydrocarbon-based gas, and mixed gas of nitrogen gas and hydrocarbon-based gas A step of exposing to an atmosphere or plasma. Thereafter, a step of forming a copper diffusion prevention insulating film on the copper wiring layer is provided.

特開２００６−１６５３８８号公報JP 2006-165388 A 特開２００３−１４２５８０号公報JP 2003-142580 A

近年、新世代の不揮発性記憶装置として、ＭＲＡＭデバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数のメモリセルを用いて不揮発性のデータ記憶を行ない、かつ、メモリセルのそれぞれに対してランダムアクセスが可能な不揮発性記憶装置である。   In recent years, MRAM devices have attracted attention as a new generation of nonvolatile storage devices. An MRAM device is a nonvolatile memory device that performs nonvolatile data storage using a plurality of memory cells formed in a semiconductor integrated circuit and allows random access to each of the memory cells.

一般的に、ＭＲＡＭデバイスのメモリセル（磁気記憶素子）は、磁化方向が固定された強磁性層からなる固定層（ピン層）と、外部磁界に応じて、その磁化方向が変化する強磁性層からなる記録層（フリー層）とが、非磁性層を介して配置されたスピンバルブ（Spin Valve）構造の磁気抵抗素子を含んでいる。そして、このスピンバルブ構造の磁気抵抗素子は、記録層の磁化方向の変化に応じて電気抵抗が変化するので、この磁気抵抗素子の電気抵抗の変化に応じてデータを記憶することで磁気抵抗素子をメモリとして動作させることができる。   Generally, a memory cell (magnetic memory element) of an MRAM device includes a fixed layer (pinned layer) made of a ferromagnetic layer whose magnetization direction is fixed, and a ferromagnetic layer whose magnetization direction changes according to an external magnetic field. The recording layer (free layer) made of the above includes a magnetoresistive element having a spin valve structure disposed via a nonmagnetic layer. In the magnetoresistive element having the spin valve structure, the electric resistance changes according to the change in the magnetization direction of the recording layer. Therefore, the magnetoresistive element is stored by storing data according to the change in the electric resistance of the magnetoresistive element Can be operated as a memory.

言い換えれば、ＭＲＡＭデバイスのメモリセルは、磁性膜からなる固定層と記録層の間に極めて薄いトンネル絶縁膜が配置されている。この固定層と記録層の間にトンネル絶縁膜を介在させた構造は、磁気トンネル接合構造と呼ばれる。この磁気トンネル接合構造は、ＴＭＲ（Tunneling Magneto Resistance）と呼ばれる磁気抵抗素子から構成される。   In other words, in the memory cell of the MRAM device, an extremely thin tunnel insulating film is disposed between the fixed layer made of a magnetic film and the recording layer. This structure in which a tunnel insulating film is interposed between the fixed layer and the recording layer is called a magnetic tunnel junction structure. This magnetic tunnel junction structure is composed of a magnetoresistive element called TMR (Tunneling Magneto Resistance).

磁気抵抗素子において、固定層での磁化方向は、一定の方向に固定される。一方、記録層での磁化方向は外部からの磁界により制御可能となっている。固定層の磁化方向と記録層の磁化方向が同じ方向を向いた平行状態である場合、磁気抵抗素子の固定層と記録層間を流れる電流の抵抗値が低くなる。逆に、固定層の磁化方向と記録層の磁化方向が反対方向を向いた反平行状態の場合、磁気抵抗素子の固定層と記録層間を流れる電流の抵抗値は高くなる。したがって、磁化方向の平行状態または反平行状態をデジタル値の「０」または「１」に関連づけて、抵抗値の変化を読み取ることにより、メモリとして動作させることができる。   In the magnetoresistive element, the magnetization direction in the fixed layer is fixed in a fixed direction. On the other hand, the magnetization direction in the recording layer can be controlled by an external magnetic field. When the magnetization direction of the fixed layer and the magnetization direction of the recording layer are in the parallel state, the resistance value of the current flowing between the fixed layer and the recording layer of the magnetoresistive element is low. Conversely, when the magnetization direction of the fixed layer and the magnetization direction of the recording layer are in the opposite directions, the resistance value of the current flowing between the fixed layer and the recording layer of the magnetoresistive element is high. Therefore, it is possible to operate as a memory by associating the parallel state or antiparallel state of the magnetization direction with the digital value “0” or “1” and reading the change in the resistance value.

上述したＭＲＡＭでは、メモリセルを選択するために半導体基板上に形成されたＭＩＳＦＥＴと、情報を記憶する磁気記憶素子とを有しており、ＭＩＳＦＥＴと磁気抵抗素子とは多層配線で接続されている。特に、ＭＩＳＦＥＴは半導体基板上に形成されており、磁気抵抗素子は多層配線層に形成されている。例えば、磁気抵抗素子は、下部電極と、下部電極上に形成された固定層と、固定層上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された記録層と、記録層上に形成された上部電極から構成されている。そして、磁気抵抗素子の下部電極は、多層配線を介して半導体基板上に形成されているＭＩＳＦＥＴに接続されており、磁気抵抗素子の上部電極は、ビット線と接続されている。さらに、磁気抵抗素子の下部電極の下方には、磁気抵抗素子に記憶されている情報を書き換えるため、電流を流すことにより磁場を発生させるデジット配線が形成されている。このように構成されているＭＲＡＭでは、デジット配線とビット線に電流を流すことにより発生する合成磁場により、磁気抵抗素子の記録層の磁化方向を変化させて、磁気抵抗素子に記憶されている情報を書き換えることができる。   The MRAM described above has a MISFET formed on a semiconductor substrate for selecting a memory cell and a magnetic memory element for storing information, and the MISFET and the magnetoresistive element are connected by a multilayer wiring. . In particular, the MISFET is formed on a semiconductor substrate, and the magnetoresistive element is formed in a multilayer wiring layer. For example, the magnetoresistive element includes a lower electrode, a fixed layer formed on the lower electrode, a tunnel insulating film formed on the fixed layer, a recording layer formed on the tunnel insulating film, and a recording layer. The upper electrode is formed. The lower electrode of the magnetoresistive element is connected to the MISFET formed on the semiconductor substrate via the multilayer wiring, and the upper electrode of the magnetoresistive element is connected to the bit line. Further, digit wiring for generating a magnetic field by passing a current is formed below the lower electrode of the magnetoresistive element in order to rewrite information stored in the magnetoresistive element. In the MRAM configured as described above, the information stored in the magnetoresistive element is changed by changing the magnetization direction of the recording layer of the magnetoresistive element by a synthetic magnetic field generated by passing a current through the digit wiring and the bit line. Can be rewritten.

ここで、ＭＲＡＭを構成する多層配線は、例えば、銅配線から形成されている。つまり、ＭＲＡＭに限らず半導体装置では、近年、アルミニウムより低い抵抗値を有する銅が配線材料として使用されるようになってきており、この銅を加工して配線を形成する技術としてダマシン（Damascene）と呼ばれる配線形成技術が検討されている。このダマシン法は、シングルダマシン（Single-Damascene）法とデュアルダマシン（Dual-Damascene）法とに大別できる。   Here, the multilayer wiring configuring the MRAM is formed of, for example, a copper wiring. In other words, in recent years, not only MRAM but also semiconductor devices, copper having a resistance value lower than that of aluminum has been used as a wiring material, and damascene is a technique for forming wiring by processing this copper. A wiring formation technique called “having been called” is being studied. This damascene method can be broadly divided into a single-damascene method and a dual-damascene method.

シングルダマシン法は、例えば絶縁膜に配線溝を形成した後、その絶縁膜上および配線溝内に配線形成用の銅膜を堆積し、さらに、この銅膜を、例えば化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）によって配線溝内にのみ残るように研磨することにより、配線溝内に埋め込み配線を形成する方法である。   In the single damascene method, for example, after forming a wiring groove in an insulating film, a copper film for wiring formation is deposited on the insulating film and in the wiring groove, and this copper film is further subjected to, for example, a chemical mechanical polishing method ( In this method, the embedded wiring is formed in the wiring groove by polishing so as to remain only in the wiring groove by CMP (Chemical Mechanical Polishing).

また、デュアルダマシン法は、絶縁膜に配線溝および下層配線との接続を行うための接続孔を形成した後、その絶縁膜上、配線溝および接続孔内に配線形成用の銅膜を堆積し、さらに、堆積した銅膜をＣＭＰによって配線溝および接続孔内にのみ残るように研磨することにより、配線溝および接続孔内に埋め込み配線を形成する方法である。   In the dual damascene method, a connection hole for connecting a wiring groove and a lower layer wiring is formed in an insulating film, and then a copper film for wiring formation is deposited on the insulating film in the wiring groove and the connecting hole. Further, the buried copper film is polished by CMP so as to remain only in the wiring groove and the connection hole, thereby forming a buried wiring in the wiring groove and the connection hole.

このように半導体装置の配線を銅配線から構成することにより、配線の低抵抗化を実現することができ、配線を伝達する信号の遅延を防止することができる。特に、低抵抗な銅配線を使用する半導体装置では、さらに信号の遅延を防止するために、層間絶縁膜に酸化シリコン膜よりも低誘電率の低誘電率膜が使用される。すなわち、信号の遅延を抑制するには、配線の低抵抗化と配線間の寄生容量の低減することが有用であるため、配線に低抵抗な銅配線を使用し、かつ、層間絶縁膜に低誘電率膜を使用することが検討されている。   Thus, by configuring the wiring of the semiconductor device from a copper wiring, the resistance of the wiring can be reduced, and a delay of a signal transmitted through the wiring can be prevented. In particular, in a semiconductor device using a low-resistance copper wiring, a low dielectric constant film having a lower dielectric constant than that of a silicon oxide film is used as an interlayer insulating film in order to further prevent signal delay. That is, in order to suppress signal delay, it is useful to reduce the resistance of the wiring and reduce the parasitic capacitance between the wirings. The use of dielectric constant films has been studied.

銅配線は上述したようにダマシン法で形成されるが、銅配線を構成する銅原子は、シリコンや酸化シリコン中を移動しやすい性質を有している。このため、銅配線を直接、酸化シリコン膜からなる層間絶縁膜に埋め込むように形成すると、銅原子が熱処理などによって層間絶縁膜やＭＩＳＦＥＴが形成されている半導体基板へ容易に拡散し、ＭＩＳＦＥＴの電気的特性や層間絶縁膜の絶縁特性を劣化させることになる。このため、通常、層間絶縁膜に形成した溝の側面および底面にタンタルや窒化タンタルからなるバリア導体膜を形成し、このバリア導体膜を介して溝に埋め込むように銅膜が形成される。このように構成することにより、銅膜を構成する銅原子はバリア導体膜によって層間絶縁膜や半導体基板への拡散が抑制される。同様に、銅配線の上部には銅の拡散を防止するバリア絶縁膜（ライナー膜）が形成される。つまり、銅配線の上部には、例えば、窒化シリコン膜からなるバリア絶縁膜を形成して、銅配線の上部からの銅原子の拡散を抑制している。このとき、銅配線の表面とバリア絶縁膜との密着性を向上する観点から、銅配線を形成した後、銅配線の表面に対して、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施し、その後、銅配線上にバリア絶縁膜を形成している。   Although the copper wiring is formed by the damascene method as described above, the copper atoms constituting the copper wiring have a property of easily moving in silicon or silicon oxide. For this reason, when the copper wiring is formed so as to be directly embedded in the interlayer insulating film made of a silicon oxide film, copper atoms are easily diffused into the semiconductor substrate on which the interlayer insulating film and the MISFET are formed by heat treatment or the like, and the electrical characteristics of the MISFET This deteriorates the mechanical characteristics and the insulating characteristics of the interlayer insulating film. For this reason, normally, a barrier conductor film made of tantalum or tantalum nitride is formed on the side surface and bottom surface of the groove formed in the interlayer insulating film, and a copper film is formed so as to be embedded in the groove via the barrier conductor film. By comprising in this way, the copper atom which comprises a copper film is suppressed by the barrier conductor film to the spreading | diffusion to an interlayer insulation film or a semiconductor substrate. Similarly, a barrier insulating film (liner film) for preventing copper diffusion is formed on the copper wiring. In other words, a barrier insulating film made of, for example, a silicon nitride film is formed on the upper part of the copper wiring to suppress the diffusion of copper atoms from the upper part of the copper wiring. At this time, from the viewpoint of improving the adhesion between the surface of the copper wiring and the barrier insulating film, after the copper wiring is formed, plasma by ammonia gas or a mixed gas of ammonia gas and nitrogen gas is applied to the surface of the copper wiring. After that, a barrier insulating film is formed on the copper wiring.

ここで、ＭＲＡＭでは、消費電力の低減と性能の向上を図るため、メモリセルの書き換え電流の低減と、メモリセル間の書き換え電流のばらつきの低減が求められている。具体的に、メモリセルの書き換え電流の低減を実現するためには、以下に示す手段が考えられる。第１の手段は、磁気抵抗素子とデジット配線との間の距離を短くすることである。このように構成することにより、磁気抵抗素子に供給する磁場を小さくすることなく、デジット配線を流れる電流を低減することができる。すなわち、デジット配線を流れる電流により磁場が発生するが、この磁場は、デジット配線を流れる電流の大きさが大きいほど大きくなるとともに、デジット配線に近い場所ほど大きくなる。したがって、デジット配線と磁気抵抗素子との間の距離を短くすれば、デジット配線を流れる電流を小さくしても、磁気抵抗素子に記憶されている情報の書き換えに必要な磁場の大きさを確保することができる。この結果、磁気抵抗素子の書き換え電流（デジット配線を流れる電流）を低減することができる。   Here, in order to reduce power consumption and improve performance, the MRAM is required to reduce the rewrite current of the memory cell and the variation of the rewrite current between the memory cells. Specifically, in order to realize a reduction in the rewrite current of the memory cell, the following means can be considered. The first means is to shorten the distance between the magnetoresistive element and the digit wiring. With this configuration, the current flowing through the digit wiring can be reduced without reducing the magnetic field supplied to the magnetoresistive element. That is, a magnetic field is generated by the current flowing through the digit wiring, and this magnetic field increases as the magnitude of the current flowing through the digit wiring increases, and increases as the position is closer to the digit wiring. Therefore, if the distance between the digit wiring and the magnetoresistive element is shortened, the magnitude of the magnetic field necessary for rewriting the information stored in the magnetoresistive element is ensured even if the current flowing through the digit wiring is reduced. be able to. As a result, the rewriting current (current flowing through the digit wiring) of the magnetoresistive element can be reduced.

続いて、メモリセルの書き換え電流を低減する第２の手段は、デジット配線の構造を工夫することである。具体的に、デジット配線をクラッド配線構造とすることで、デジット配線を流れる電流によって発生した磁場を効率よく磁気抵抗素子に供給することができるのである。ここでいうクラッド配線とは、通常の銅配線と同様に、層間絶縁膜に形成された溝の側面および底面にバリア導体膜を形成し、このバリア導体膜上で溝を埋め込むように銅を主体とする銅膜を形成する構造をしているが、バリア導体膜が透磁率の高い強磁性体膜を含むように構成している点に特徴がある。このようにバリア導体膜が強磁性体膜を含むように構成されると、発生する磁場が強磁性体膜の内部に沿って通過する結果、通常、デジット配線（クラッド配線）を中心として同心円上に発生する磁場を、強磁性体膜の影響により、デジット配線の上部に配置されている磁気抵抗素子へ集中的に集めることができる。このことは、デジット配線に電流を流すことにより発生した磁場を効率よく磁気抵抗素子に供給できることを意味している。すなわち、デジット配線を流れる書き換え電流を低減しても、デジット配線をクラッド配線構造とすることにより、磁場の利用効率が上昇する結果、磁気抵抗素子に記憶されている情報の書き換えに必要な磁場の大きさを確保することができるのである。   Subsequently, the second means for reducing the rewrite current of the memory cell is to devise the structure of the digit wiring. Specifically, by making the digit wiring a clad wiring structure, a magnetic field generated by the current flowing through the digit wiring can be efficiently supplied to the magnetoresistive element. The clad wiring here is the same as the normal copper wiring, in which a barrier conductor film is formed on the side and bottom surfaces of the groove formed in the interlayer insulating film, and copper is mainly used so as to fill the groove on the barrier conductor film. However, it is characterized in that the barrier conductor film is configured to include a ferromagnetic film having a high magnetic permeability. When the barrier conductor film is configured to include a ferromagnetic film in this way, the generated magnetic field passes along the inside of the ferromagnetic film, and as a result, it is usually concentric with the digit wiring (cladding wiring) as the center. Can be concentrated on the magnetoresistive element arranged above the digit wiring due to the influence of the ferromagnetic film. This means that a magnetic field generated by passing a current through the digit wiring can be efficiently supplied to the magnetoresistive element. That is, even if the rewriting current flowing through the digit wiring is reduced, the use efficiency of the magnetic field is increased by making the digit wiring a clad wiring structure. As a result, the magnetic field necessary for rewriting the information stored in the magnetoresistive element is reduced. The size can be secured.

以上のように、ＭＲＡＭにおいては、磁気抵抗素子とデジット配線との間の距離を短くするとともに、デジット配線をクラッド配線構造とすることにより、書き換え電流の低減を図ることができる。   As described above, in the MRAM, the rewrite current can be reduced by shortening the distance between the magnetoresistive element and the digit wiring and making the digit wiring a clad wiring structure.

ＭＲＡＭにおけるデジット配線も、バリア導体膜に強磁性体膜を含む点が通常の銅配線と相違するが、基本的にデジット配線の形成方法は、通常の銅配線の形成方法と同様の方法を適用できると考えられる。したがって、ＭＲＡＭにおけるデジット配線を形成した後、デジット配線の表面とバリア絶縁膜との密着性を向上する観点から、デジット配線の表面に対して、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施し、その後、デジット配線上にバリア絶縁膜を形成することが考えられる。   The digit wiring in MRAM is different from ordinary copper wiring in that the barrier conductor film includes a ferromagnetic film, but basically the same method as the ordinary copper wiring forming method is applied to the digit wiring forming method. It is considered possible. Therefore, after forming the digit wiring in the MRAM, from the viewpoint of improving the adhesion between the surface of the digit wiring and the barrier insulating film, the surface of the digit wiring is made of ammonia gas or a mixed gas of ammonia gas and nitrogen gas. It is conceivable to perform a plasma treatment and then form a barrier insulating film on the digit wiring.

しかし、デジット配線の表面に対して、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施すると以下に示すような問題点が生じる。この問題点について説明する。   However, when the plasma treatment is performed on the surface of the digit wiring with ammonia gas or a mixed gas of ammonia gas and nitrogen gas, the following problems occur. This problem will be described.

まず、上述したプラズマ処理は、チャンバ内の温度を約４００℃程度にして実施される。このときの熱処理によって、デジット配線（銅配線）を構成する銅原子が配線中で移動しやすくなり、粒界近傍で突起状の析出物（以下、ヒロックという）が発生しやすくなる。このようなヒロックが発生する場合、デジット配線と磁気抵抗素子との間の距離を充分に確保する必要が生じる。具体的には、デジット配線の上部にヒロックが発生すると、ヒロックが発生したデジット配線上にバリア絶縁膜を形成し、このバリア絶縁膜上に層間絶縁膜が形成されることになる。このとき、デジット配線と同層で他の銅配線も形成され、これらの銅配線に接続するビアを形成するため、バリア絶縁膜上に形成されている層間絶縁膜の表面をＣＭＰ（Chemical Mechanical Polishing）処理で平坦化する。このＣＭＰ処理によって、デジット配線上に形成されているヒロックが露出し、この露出したヒロックから銅膜が溶解してデジット配線中に空洞欠陥が生じる。すると、空洞欠陥が生じたデジット配線上に磁気抵抗素子の下部電極が形成されることになる。この場合、空洞欠陥が生じたデジット配線の表面の凹凸（ラフネス）を反映して磁気抵抗素子の下部電極が形成され、この下部電極上に固定層を介して配置されるトンネル絶縁膜もデジット配線の凹凸が反映されてしまう。この結果、トンネル絶縁膜の均一性が劣化して磁気抵抗素子の抵抗値が変動してしまい、ＭＲＡＭの書き換え特性や読み出し特性が劣化してしまう。   First, the above-described plasma treatment is performed at a temperature in the chamber of about 400 ° C. By the heat treatment at this time, the copper atoms constituting the digit wiring (copper wiring) are easily moved in the wiring, and projection-like precipitates (hereinafter referred to as hillocks) are easily generated in the vicinity of the grain boundary. When such a hillock occurs, it is necessary to ensure a sufficient distance between the digit wiring and the magnetoresistive element. Specifically, when a hillock is generated on the digit wiring, a barrier insulating film is formed on the digit wiring where the hillock is generated, and an interlayer insulating film is formed on the barrier insulating film. At this time, other copper wiring is also formed in the same layer as the digit wiring, and the surface of the interlayer insulating film formed on the barrier insulating film is formed by CMP (Chemical Mechanical Polishing) in order to form vias connected to these copper wirings. ) Flatten by processing. By this CMP treatment, hillocks formed on the digit wiring are exposed, and the copper film is dissolved from the exposed hillocks, thereby causing a cavity defect in the digit wiring. Then, the lower electrode of the magnetoresistive element is formed on the digit wiring in which the cavity defect has occurred. In this case, the lower electrode of the magnetoresistive element is formed reflecting the roughness (roughness) of the surface of the digit wiring in which the cavity defect has occurred, and the tunnel insulating film disposed on the lower electrode via the fixed layer is also the digit wiring. The unevenness of will be reflected. As a result, the uniformity of the tunnel insulating film is deteriorated and the resistance value of the magnetoresistive element is fluctuated, so that the rewrite characteristics and read characteristics of the MRAM are deteriorated.

このことから、デジット配線の表面に対して、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施する場合、デジット配線上にヒロックが発生することを考慮して、バリア絶縁膜上に形成される層間絶縁膜を厚くする必要がある。つまり、層間絶縁膜を厚くすることにより、層間絶縁膜に対してＣＭＰ処理を実施してもヒロックが露出しないようにする必要がある。このことは、デジット配線と層間絶縁膜上に形成される磁気抵抗素子との間の距離が大きくなることを意味し、デジット配線を流れる書き換え電流の低減を図ることができなくなることを意味する。   For this reason, when plasma processing is performed on the surface of the digit wiring with ammonia gas or a mixed gas of ammonia gas and nitrogen gas, the hillock is generated on the digit wiring in consideration of the occurrence of hillocks on the digit wiring. It is necessary to increase the thickness of the interlayer insulating film formed on the substrate. In other words, it is necessary to increase the thickness of the interlayer insulating film so that hillocks are not exposed even when the CMP process is performed on the interlayer insulating film. This means that the distance between the digit wiring and the magnetoresistive element formed on the interlayer insulating film becomes large, and it means that the rewriting current flowing through the digit wiring cannot be reduced.

さらに、デジット配線をクラッド配線から構成する場合には、上述したアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理によって、メモリセル間で書き換え電流にばらつきが生じる問題点も発生する。例えば、クラッド配線構造の一例として、バリア導体膜に含まれる強磁性体膜をＮｉＦｅ合金から形成する場合、上述したアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理により、ＮｉＦｅ合金の一部が窒化され、例えば、強磁性体膜がＮｉＦｅ合金とＮｉＦｅＮ合金が混在することになる。このＮｉＦｅＮ合金が形成される割合は、通常、複数のデジット配線ごとに異なると考えられる。このため、複数のデジット配線に同じ書き換え電流を流しても、デジット配線（クラッド配線）中の強磁性体膜の窒化されている割合が異なることから、各メモリセルに供給される磁場も異なることになる。このことは、各メモリセルに記憶されている情報を書き換えるために必要な磁場を与えるために、各デジット配線に流す書き換え電流が異なることを意味する。つまり、複数のメモリセル間で書き換え電流にばらつきが生じてしまうのである。   Further, when the digit wiring is constituted by a clad wiring, there arises a problem that the rewriting current varies among the memory cells due to the above-described plasma processing using the ammonia gas or the mixed gas of ammonia gas and nitrogen gas. For example, as an example of a clad wiring structure, when a ferromagnetic film included in a barrier conductor film is formed from a NiFe alloy, the NiFe alloy is processed by plasma treatment using the above-described ammonia gas or a mixed gas of ammonia gas and nitrogen gas. For example, the NiFe alloy and the NiFeN alloy are mixed in the ferromagnetic film. The rate at which this NiFeN alloy is formed is usually considered to be different for each of a plurality of digit wirings. For this reason, even if the same rewrite current is applied to a plurality of digit wirings, the magnetic film supplied to each memory cell is different because the ratio of nitriding of the ferromagnetic film in the digit wiring (cladding wiring) is different. become. This means that in order to give a magnetic field necessary for rewriting information stored in each memory cell, a rewrite current flowing through each digit wiring is different. That is, the rewrite current varies among a plurality of memory cells.

このように、通常の銅配線を形成した後、銅配線とバリア絶縁膜との密着性を向上させるために行なわれるアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を、そのまま、クラッド配線構造をしているデジット配線に適用する場合、ＭＲＡＭの書き換え電流の低減だけでなく、書き換え電流のメモリセル間でのばらつきを抑制することも困難になる問題点が発生することを本発明者は見出した。   In this way, after forming a normal copper wiring, the plasma treatment with ammonia gas or a mixed gas of ammonia gas and nitrogen gas, which is performed to improve the adhesion between the copper wiring and the barrier insulating film, is directly applied to the cladding. When the present invention is applied to a digit wiring having a wiring structure, the present inventor has a problem that it is difficult not only to reduce the rewriting current of the MRAM but also to suppress the variation of the rewriting current between memory cells. Found.

本発明の目的は、ＭＲＡＭを含む半導体装置において、ＭＲＡＭの特性を向上することができる技術を提供することにある。   An object of the present invention is to provide a technique capable of improving the characteristics of an MRAM in a semiconductor device including the MRAM.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、（ｂ）前記ＭＩＳＦＥＴの上方に第１層間絶縁膜を形成する工程と、（ｃ）前記第１層間絶縁膜に第１溝を形成する工程とを有する。そして、（ｄ）前記第１溝の側面および底面を覆う第１バリア導体膜を形成し、前記第１バリア導体膜上に前記第１溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第１溝内に第１配線を形成する工程と、（ｅ）前記第１配線の表面と前記第１層間絶縁膜の表面に対して、窒素を含有する分子からなる第１ガスを使用して第１プラズマ処理を実施する工程とを有する。さらに、（ｆ）前記（ｅ）工程後、前記第１配線および前記第１層間絶縁膜上に銅の拡散を抑制する第１銅拡散防止膜を形成する工程と、（ｇ）前記第１銅拡散防止膜上に第２層間絶縁膜を形成する工程と、（ｈ）前記第２層間絶縁膜に第２溝を形成する工程とを有する。次に、（ｉ）前記第２溝の側面および底面を覆うように、強磁性体膜を含む第２バリア導体膜を形成し、前記第２バリア導体膜上に前記第２溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第２溝内に第２配線を形成する工程と、（ｊ）前記第２配線の表面と前記第２層間絶縁膜の表面に対して、窒素を含有する分子と窒素を含有しない不活性分子とからなる第２ガスを使用し、かつ、前記窒素を含有する分子の流量よりも前記窒素を含有しない不活性分子の流量が多い条件で、第２プラズマ処理を実施する工程とを有する。続いて、（ｋ）前記（ｊ）工程後、前記第２配線および前記第２層間絶縁膜上に銅の拡散を抑制する第２銅拡散防止膜を形成する工程と、（ｌ）前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、（ｍ）前記第３層間絶縁膜上に磁気抵抗素子を形成する工程とを備える。ここで、前記第２配線は、前記第２配線に電流を流すことにより、前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を発生する機能を有する配線であることを特徴とするものである。   A method for manufacturing a semiconductor device according to a representative embodiment includes (a) a step of forming a MISFET on a semiconductor substrate, (b) a step of forming a first interlayer insulating film above the MISFET, and (c). Forming a first groove in the first interlayer insulating film. (D) forming a first barrier conductor film covering the side and bottom surfaces of the first groove, and forming a copper film mainly composed of copper so as to embed the first groove on the first barrier conductor film; A step of forming a first wiring in the first groove; and (e) a first gas composed of molecules containing nitrogen on the surface of the first wiring and the surface of the first interlayer insulating film. And performing a first plasma treatment using And (f) after the step (e), forming a first copper diffusion preventing film for suppressing copper diffusion on the first wiring and the first interlayer insulating film; and (g) the first copper. Forming a second interlayer insulating film on the diffusion barrier film; and (h) forming a second groove in the second interlayer insulating film. Next, (i) a second barrier conductor film including a ferromagnetic film is formed so as to cover a side surface and a bottom surface of the second groove, and the second groove is embedded on the second barrier conductor film. Forming a second wiring in the second groove by forming a copper film mainly comprising copper; and (j) a surface of the second wiring and a surface of the second interlayer insulating film, Using a second gas composed of a nitrogen-containing molecule and an inert molecule not containing nitrogen, and under a condition where the flow rate of the inert molecule not containing nitrogen is larger than the flow rate of the molecule containing nitrogen, Performing a second plasma treatment. Subsequently, (k) after the step (j), a step of forming a second copper diffusion preventing film for suppressing copper diffusion on the second wiring and the second interlayer insulating film, and (l) the second Forming a third interlayer insulating film on the interlayer insulating film; and (m) forming a magnetoresistive element on the third interlayer insulating film. Here, the second wiring is a wiring having a function of generating a part of a magnetic field for rewriting information stored in the magnetoresistive element by passing a current through the second wiring. It is what.

また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、（ｂ）前記ＭＩＳＦＥＴの上方に第１層間絶縁膜を形成する工程と、（ｃ）前記第１層間絶縁膜に第１溝を形成する工程とを有する。そして、（ｄ）前記第１溝の側面および底面を覆う第１バリア導体膜を形成し、前記第１バリア導体膜上に前記第１溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第１溝内に第１配線を形成する工程と、（ｅ）前記第１配線の表面と前記第１層間絶縁膜の表面に対して、窒素を含有する分子からなる第１ガスを使用して第１プラズマ処理を実施する工程とを有する。さらに、（ｆ）前記（ｅ）工程後、前記第１配線および前記第１層間絶縁膜上に銅の拡散を抑制する第１銅拡散防止膜を形成する工程と、（ｇ）前記第１銅拡散防止膜上に第２層間絶縁膜を形成する工程と、（ｈ）前記第２層間絶縁膜に第２溝を形成する工程とを有する。次に、（ｉ）前記第２溝の側面および底面を覆うように、強磁性体膜を含む第２バリア導体膜を形成し、前記第２バリア導体膜上に前記第２溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第２溝内に第２配線を形成する工程とを有する。続いて、（ｊ）前記第２配線の表面と前記第２層間絶縁膜の表面に対して、窒素を含有する分子と窒素を含有しない不活性分子とからなる第２ガスを使用し、かつ、前記窒素を含有する分子の流量よりも前記窒素を含有しない不活性分子の流量が多い条件で、第２プラズマ処理を実施する工程とを有する。さらに、（ｋ）前記（ｊ）工程後、前記第２配線および前記第２層間絶縁膜上に銅の拡散を抑制する第２銅拡散防止膜を形成する工程と、（ｌ）前記第２銅拡散防止膜上に直接接触するように磁気抵抗素子を形成する工程とを備える。ここで、前記第２配線は、前記第２配線に電流を流すことにより、前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を発生する機能を有する配線であることを特徴とするものである。   Further, a method of manufacturing a semiconductor device according to a representative embodiment includes (a) a step of forming a MISFET on a semiconductor substrate, (b) a step of forming a first interlayer insulating film above the MISFET, c) forming a first groove in the first interlayer insulating film. (D) forming a first barrier conductor film covering the side and bottom surfaces of the first groove, and forming a copper film mainly composed of copper so as to embed the first groove on the first barrier conductor film; A step of forming a first wiring in the first groove; and (e) a first gas composed of molecules containing nitrogen on the surface of the first wiring and the surface of the first interlayer insulating film. And performing a first plasma treatment using And (f) after the step (e), forming a first copper diffusion preventing film for suppressing copper diffusion on the first wiring and the first interlayer insulating film; and (g) the first copper. Forming a second interlayer insulating film on the diffusion barrier film; and (h) forming a second groove in the second interlayer insulating film. Next, (i) a second barrier conductor film including a ferromagnetic film is formed so as to cover a side surface and a bottom surface of the second groove, and the second groove is embedded on the second barrier conductor film. Forming a second wiring in the second groove by forming a copper film mainly composed of copper. Subsequently, (j) a second gas composed of a molecule containing nitrogen and an inert molecule not containing nitrogen is used for the surface of the second wiring and the surface of the second interlayer insulating film, and Performing a second plasma treatment under a condition that the flow rate of the inert molecules not containing nitrogen is larger than the flow rate of the molecules containing nitrogen. And (k) after the step (j), forming a second copper diffusion prevention film for suppressing copper diffusion on the second wiring and the second interlayer insulating film; and (l) the second copper. Forming a magnetoresistive element in direct contact with the diffusion barrier film. Here, the second wiring is a wiring having a function of generating a part of a magnetic field for rewriting information stored in the magnetoresistive element by passing a current through the second wiring. It is what.

また、代表的な実施の形態による半導体装置は、（ａ）半導体基板の上方に形成された溝を有する層間絶縁膜と、（ｂ）情報を記憶する磁気抵抗素子とを備える。そして、（ｃ）前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を、電流を流すことにより発生させる機能を有し、強磁性体膜を含むバリア導体膜と銅を主成分とする銅膜とを前記層間絶縁膜に形成された前記溝に埋め込むように構成されたクラッド配線とを備える。さらに、（ｄ）前記クラッド配線上に形成された銅拡散防止膜とを備える。ここで、前記銅拡散防止膜上に直接接触するように前記磁気抵抗素子が形成されていることを特徴とするものである。   A semiconductor device according to a typical embodiment includes (a) an interlayer insulating film having a groove formed above a semiconductor substrate, and (b) a magnetoresistive element for storing information. And (c) has a function of generating a part of a magnetic field for rewriting information stored in the magnetoresistive element by passing a current, and is mainly composed of a barrier conductor film including a ferromagnetic film and copper. And a clad wiring configured to embed a copper film as a component in the groove formed in the interlayer insulating film. And (d) a copper diffusion prevention film formed on the clad wiring. Here, the magnetoresistive element is formed so as to be in direct contact with the copper diffusion preventing film.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

ＭＲＡＭを含む半導体装置において、ＭＲＡＭの特性を向上することができる。   In a semiconductor device including an MRAM, the characteristics of the MRAM can be improved.

実施の形態１における半導体チップのレイアウト例を示す図である。4 is a diagram showing a layout example of a semiconductor chip in the first embodiment. FIG. ＭＲＡＭの回路構成を示す回路ブロック図である。It is a circuit block diagram which shows the circuit structure of MRAM. 実施の形態１における半導体装置の構成を示す断面図である。1 is a cross-sectional view illustrating a configuration of a semiconductor device in a first embodiment. デジット配線が強磁性体膜を含まないように構成されている場合において、デジット配線を流れる電流によって発生する磁場を模式的に示す図である。It is a figure which shows typically the magnetic field which generate | occur | produces with the electric current which flows through digit wiring, when the digit wiring is comprised so that a ferromagnetic material film may not be included. デジット配線が強磁性体膜を含むように構成されている場合において、デジット配線を流れる電流によって発生する磁場を模式的に示す図である。It is a figure which shows typically the magnetic field which generate | occur | produces with the electric current which flows through digit wiring, when digit wiring is comprised so that a ferromagnetic material film may be included. 従来技術の課題を説明する断面図である。It is sectional drawing explaining the subject of a prior art. 図６に続く従来技術の課題を説明する断面図である。It is sectional drawing explaining the subject of the prior art following FIG. 図７に続く従来技術の課題を説明する断面図である。It is sectional drawing explaining the subject of the prior art following FIG. 図８に続く従来技術の課題を説明する断面図である。It is sectional drawing explaining the subject of the prior art following FIG. 図９に続く従来技術の課題を説明する断面図である。It is sectional drawing explaining the subject of the prior art following FIG. 図１０に続く従来技術の課題を説明する断面図である。It is sectional drawing explaining the subject of the prior art following FIG. 図１１に続く従来技術の課題を説明する断面図である。It is sectional drawing explaining the subject of the prior art following FIG. 図１２に続く従来技術の課題を説明する断面図である。It is sectional drawing explaining the subject of the prior art following FIG. 実施の形態１における半導体装置の製造工程を示す断面図である。7 is a cross-sectional view showing a manufacturing step of the semiconductor device in the first embodiment. FIG. 図１４に続く半導体装置の製造工程を示す断面図である。FIG. 15 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 14; 図１５に続く半導体装置の製造工程を示す断面図である。FIG. 16 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 15; 図１６に続く半導体装置の製造工程を示す断面図である。FIG. 17 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 16; 図１７に続く半導体装置の製造工程を示す断面図である。FIG. 18 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 17; 図１８に続く半導体装置の製造工程を示す断面図である。FIG. 19 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 18; 図１９に続く半導体装置の製造工程を示す断面図である。FIG. 20 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 19; 図２０に続く半導体装置の製造工程を示す断面図である。FIG. 21 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 20; 図２１に続く半導体装置の製造工程を示す断面図である。FIG. 22 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 21; 図２２に続く半導体装置の製造工程を示す断面図である。FIG. 23 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 22; 図２３に続く半導体装置の製造工程を示す断面図である。FIG. 24 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 23; 図２４に続く半導体装置の製造工程を示す断面図である。FIG. 25 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 24; 図２５に続く半導体装置の製造工程を示す断面図である。FIG. 26 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 25; 図２６に続く半導体装置の製造工程を示す断面図である。FIG. 27 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 26; 図２７に続く半導体装置の製造工程を示す断面図である。FIG. 28 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 27; 図２８に続く半導体装置の製造工程を示す断面図である。FIG. 29 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 28; 図２９に続く半導体装置の製造工程を示す断面図である。FIG. 30 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 29; 図３０に続く半導体装置の製造工程を示す断面図である。FIG. 31 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 30; 図３１に続く半導体装置の製造工程を示す断面図である。FIG. 32 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 31; 図３２に続く半導体装置の製造工程を示す断面図である。FIG. 33 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 32; 図３３に続く半導体装置の製造工程を示す断面図である。FIG. 34 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 33; 図３４に続く半導体装置の製造工程を示す断面図である。FIG. 35 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 34; 図３５に続く半導体装置の製造工程を示す断面図である。FIG. 36 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 35; 図３６に続く半導体装置の製造工程を示す断面図である。FIG. 37 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 36; 図３７に続く半導体装置の製造工程を示す断面図である。FIG. 38 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 37; 図３８に続く半導体装置の製造工程を示す断面図である。FIG. 39 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 38; 図３９に続く半導体装置の製造工程を示す断面図である。FIG. 40 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 39; 図４０に続く半導体装置の製造工程を示す断面図である。FIG. 41 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 40; 図４１に続く半導体装置の製造工程を示す断面図である。FIG. 42 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 41; 図４２に続く半導体装置の製造工程を示す断面図である。FIG. 43 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 42; 実施の形態２における半導体装置の構成を示す断面図である。FIG. 6 is a cross-sectional view illustrating a configuration of a semiconductor device in a second embodiment.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。   Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。   Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   Similarly, in the following embodiments, when referring to the shape, positional relationship, etc., of components, etc., unless otherwise specified, and in principle, it is considered that this is not clearly the case, it is substantially the same. Including those that are approximate or similar to the shape. The same applies to the above numerical values and ranges.

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。   In all the drawings for explaining the embodiments, the same members are denoted by the same reference symbols in principle, and the repeated explanation thereof is omitted. In order to make the drawings easy to understand, even a plan view may be hatched.

（実施の形態１）
図１は本実施の形態１における半導体チップのレイアウト例を示す平面図である。図１に示すように、本実施の形態１における半導体チップＣＨＰには、ＣＰＵ（中央演算処理装置、マイクロプロセッサユニット）１、ＭＲＡＭ（メモリユニット）２、周辺回路３、パワーライン４が形成されている。そして、半導体チップＣＨＰの周辺部には、これらの回路と外部回路とを接続するための入出力用外部端子であるパッドＰＤが形成されている。 (Embodiment 1)
FIG. 1 is a plan view showing a layout example of a semiconductor chip in the first embodiment. As shown in FIG. 1, a CPU (central processing unit, microprocessor unit) 1, an MRAM (memory unit) 2, a peripheral circuit 3, and a power line 4 are formed on the semiconductor chip CHP in the first embodiment. Yes. A pad PD, which is an input / output external terminal for connecting these circuits to an external circuit, is formed in the periphery of the semiconductor chip CHP.

ＣＰＵ（回路）１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）には、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。   The CPU (circuit) 1 is also called a central processing unit and corresponds to the heart of a computer or the like. The CPU 1 reads out and decodes instructions from the storage device, and performs various operations and controls based on the instructions, and requires high-speed processing. Therefore, a MISFET (Metal Insulator Semiconductor Field Effect Transistor) constituting the CPU 1 requires a relatively large current driving force among elements formed on the semiconductor chip CHP. That is, it is formed of a low breakdown voltage MISFET.

ＭＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、例えば、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類があるが、本実施の形態１では次世代デバイスであるＭＲＡＭを使用している。ＭＲＡＭ２は、磁気を利用した記憶素子であり、電子のスピンをメモリ素子として使用している。ＭＲＡＭ２の構造はＤＲＡＭと似ており、ＤＲＡＭにおけるキャパシタを磁気トンネル接合素子に置き換えたような構造をしている。ＭＲＡＭ２は、記憶に磁化状態を使用しているため不揮発性メモリであり、ＤＲＡＭなどとは相違して電源を切っても記憶状態が保持されるという特徴がある。さらに、ＭＲＡＭ２は、ＳＲＡＭと同様に高速なランダムアクセス機能（数ナノ秒）を有している。つまり、ＭＲＡＭ２は、不揮発性メモリとして機能するだけでなく高速なランダムアクセス機能も有しているメモリ素子ということになる。   The MRAM (circuit) 2 is a memory that can read stored information at random, that is, read stored information at any time, or write new stored information, and is also referred to as a memory that can be written and read at any time. There are two types of RAM as IC memory, for example, DRAM (Dynamic RAM) using a dynamic circuit and SRAM (Static RAM) using a static circuit. In the first embodiment, the MRAM is a next-generation device. Is used. The MRAM 2 is a storage element using magnetism, and uses electron spin as a memory element. The structure of the MRAM 2 is similar to that of a DRAM, and has a structure in which a capacitor in the DRAM is replaced with a magnetic tunnel junction element. The MRAM 2 is a non-volatile memory because it uses a magnetized state for storage, and unlike the DRAM or the like, it has a feature that the stored state is maintained even when the power is turned off. Further, the MRAM 2 has a high-speed random access function (several nanoseconds) as in the SRAM. That is, the MRAM 2 is a memory element that not only functions as a nonvolatile memory but also has a high-speed random access function.

周辺回路３は、ＣＰＵ１およびＭＲＡＭ２とともにシステムを構成するための回路であり、例えば、電源回路、クロック回路やリセット回路などから構成されている。この周辺回路３には、デジタル信号の処理を行なうデジタル回路やアナログ信号を処理するアナログ回路を含んでいる。アナログ回路は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば、増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。   The peripheral circuit 3 is a circuit for configuring the system together with the CPU 1 and the MRAM 2, and includes, for example, a power supply circuit, a clock circuit, a reset circuit, and the like. The peripheral circuit 3 includes a digital circuit that processes digital signals and an analog circuit that processes analog signals. The analog circuit is a circuit that handles a voltage or current signal that changes continuously in time, that is, an analog signal, and includes, for example, an amplifier circuit, a conversion circuit, a modulation circuit, an oscillation circuit, and a power supply circuit.

パワーライン４は、ＣＰＵ１、ＭＲＡＭ２および周辺回路３を動作させるための電圧を供給するラインであり、電源ラインやグランドラインから構成されている。ＣＰＵ１、ＭＲＡＭ２および周辺回路３は、このパワーライン４と直接的あるいは間接的に接続されており、パワーライン４からの電源供給によって動作できるようになっている。   The power line 4 is a line for supplying a voltage for operating the CPU 1, the MRAM 2, and the peripheral circuit 3, and is composed of a power supply line and a ground line. The CPU 1, MRAM 2, and peripheral circuit 3 are directly or indirectly connected to the power line 4 and can be operated by supplying power from the power line 4.

パッドＰＤは、半導体チップＣＨＰの外部に接続される機器（回路）との入出力を行なうための外部接続端子として機能する。このパッドＰＤを介して半導体チップＣＨＰに形成されているＣＰＵ１などに入力信号が入力されたり、ＣＰＵ１からの出力信号がこのパッドＰＤを介して半導体チップＣＨＰの外部に接続されている機器（回路）に出力されるようになっている。   The pad PD functions as an external connection terminal for performing input / output with a device (circuit) connected to the outside of the semiconductor chip CHP. An apparatus (circuit) in which an input signal is input to the CPU 1 or the like formed on the semiconductor chip CHP through the pad PD, or an output signal from the CPU 1 is connected to the outside of the semiconductor chip CHP through the pad PD. Is output.

図１において、複数のパッドＰＤは、半導体チップＣＨＰの周辺部に沿って配置されており、この複数のパッドＰＤに近接してパワーライン４が配置されている。パワーライン４の内側領域にはＣＰＵ１、ＭＲＡＭ２および周辺回路３が配置されている。つまり、ＣＰＵ１、ＭＲＡＭ２および周辺回路３は、パワーライン４で囲まれた半導体チップＣＨＰの中央領域に配置されている。   In FIG. 1, a plurality of pads PD are arranged along the peripheral portion of the semiconductor chip CHP, and a power line 4 is arranged in the vicinity of the plurality of pads PD. A CPU 1, MRAM 2, and peripheral circuit 3 are arranged in the inner region of the power line 4. That is, the CPU 1, MRAM 2, and peripheral circuit 3 are arranged in the central region of the semiconductor chip CHP surrounded by the power line 4.

続いて、ＭＲＡＭ２の内部構成について説明する。図２は、ＭＲＡＭ２の回路構成を示す図である。図２において、ＭＲＡＭ２は、外部からの制御信号およびアドレス信号に基づいて、特定のメモリセルにランダムアクセスを行ない、その後、アクセスした特定のメモリセルに対して、入力データＤｉｎの書き込みや出力データＤｏｕｔの読み出しを実行するように構成されている。以下に、この機能を実現する回路構成について説明する。   Next, the internal configuration of the MRAM 2 will be described. FIG. 2 is a diagram illustrating a circuit configuration of the MRAM 2. In FIG. 2, the MRAM 2 performs random access to a specific memory cell based on an external control signal and address signal, and then writes input data Din and output data Dout to the accessed specific memory cell. Is read out. A circuit configuration that realizes this function will be described below.

図２において、ＭＲＡＭ２は、行方向（横方向）にｎ行、列方向に（縦方向）にｍ列のようにマトリクス状に複数のメモリセルＭＣが配置されている。つまり、ＭＲＡＭ２は、行列状に配置された複数のメモリセルＭＣからなるメモリセルアレイを構成している。   In FIG. 2, the MRAM 2 has a plurality of memory cells MC arranged in a matrix such that there are n rows in the row direction (horizontal direction) and m columns in the column direction (vertical direction). That is, the MRAM 2 forms a memory cell array composed of a plurality of memory cells MC arranged in a matrix.

メモリセルアレイの行に沿って、ワード線ＷＬ１〜ＷＬｍと、ソース線ＳＬ１〜ＳＬｍが互いに並行して延在するように配置されている。さらに、メモリセルアレイの行に沿って、デジット線ＤＬ１〜ＤＬｍも並行して配置されている。一方、メモリセルアレイの列に沿って、ビット線ＢＬ１〜ＢＬｎが互いに並行して延在するように配置されている。すなわち、ＭＲＡＭ２を構成するメモリセルアレイにおいては、横方向（行方向）にワード線ＷＬ１〜ＷＬｍと、ソース線ＳＬ１〜ＳＬｍおよびデジッド線ＤＬ１〜ＤＬｍが並行して配置される一方、横方向と直交する縦方向（列方向）にビット線ＢＬ１〜ＢＬｎが配置されている。   Along the rows of the memory cell array, word lines WL1 to WLm and source lines SL1 to SLm are arranged to extend in parallel with each other. Further, digit lines DL1 to DLm are arranged in parallel along the rows of the memory cell array. On the other hand, bit lines BL1 to BLn are arranged along the columns of the memory cell array so as to extend in parallel with each other. That is, in the memory cell array constituting the MRAM 2, the word lines WL1 to WLm, the source lines SL1 to SLm, and the digit lines DL1 to DLm are arranged in parallel in the horizontal direction (row direction), but are orthogonal to the horizontal direction. Bit lines BL1 to BLn are arranged in the vertical direction (column direction).

次に、メモリセルアレイの行列状の交点にはそれぞれ各メモリセルＭＣが形成されている。各メモリセルＭＣは、磁気トンネル接合構造をした磁気抵抗素子（磁気トンネル接合素子、磁気記憶素子）ＴＭＲと、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなるアクセストランジスタＡＴＲとを有している。磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとは、磁気抵抗素子ＴＭＲを流れるトンネル電流の経路と、アクセストランジスタＡＴＲを流れるチャネル電流の経路とが直列接続されるように連結されている。具体的に、各メモリセルＭＣでは、アクセストランジスタＡＴＲのドレイン領域と磁気抵抗素子ＴＭＲが接続されるように構成されている。   Next, each memory cell MC is formed at each matrix intersection of the memory cell array. Each memory cell MC has a magnetoresistive element (magnetic tunnel junction element, magnetic memory element) TMR having a magnetic tunnel junction structure and an access transistor ATR composed of a MISFET (Metal Insulator Semiconductor Field Effect Transistor). The magnetoresistive element TMR and the access transistor ATR are coupled so that the path of the tunnel current flowing through the magnetoresistive element TMR and the path of the channel current flowing through the access transistor ATR are connected in series. Specifically, each memory cell MC is configured such that the drain region of the access transistor ATR and the magnetoresistive element TMR are connected.

各メモリセルＭＣにおいて、アクセストランジスタＡＴＲのソース領域は、メモリセルアレイを構成するソース線（ソース線ＳＬ１〜ＳＬｍのいずれか）に接続されている。そして、アクセストランジスタＡＴＲのドレイン領域は、磁気抵抗素子ＴＭＲの一端に接続され、この磁気抵抗素子ＴＭＲの他端はメモリセルアレイを構成するビット線（ビット線ＢＬ１〜ＢＬｎのいずれか）に接続されている。さらに、アクセストランジスタＡＴＲのゲート電極は、メモリセルアレイを構成するワード線（ワード線ＷＬ１〜ＷＬｍのいずれか）に接続されている。   In each memory cell MC, the source region of the access transistor ATR is connected to a source line (any one of the source lines SL1 to SLm) constituting the memory cell array. The drain region of the access transistor ATR is connected to one end of the magnetoresistive element TMR, and the other end of the magnetoresistive element TMR is connected to a bit line (any one of the bit lines BL1 to BLn) constituting the memory cell array. Yes. Furthermore, the gate electrode of the access transistor ATR is connected to a word line (any one of the word lines WL1 to WLm) constituting the memory cell array.

続いて、ＭＲＡＭ２は、ワード線ＷＬ１〜ＷＬｍと接続されているワード線ドライバ帯ＷＤを有している。このワード線ドライバ帯ＷＤは、データの読み出し時（データアクセス時とも称される）において、列選択結果に応じ、データアクセスの対象となる特定のメモリセルＭＣに対応するワード線（ワード線ＷＬ１〜ＷＬｍのいずれか）を選択的に活性化する機能を有している。   Subsequently, the MRAM 2 has a word line driver band WD connected to the word lines WL1 to WLm. This word line driver band WD corresponds to a word line (word lines WL1 to WL1) corresponding to a specific memory cell MC to be accessed according to a column selection result when data is read (also referred to as data access). One of WLm) is selectively activated.

さらに、ＭＲＡＭ２は、読み出しデータを伝達するためのデータ線ＤＷと、書き込みデータを伝達するための書き込みビット線ＷＢＬと、読み出しソース線ＲＳＬと、カラムデコーダＣＤ１、ＣＤ２と、データ書込回路ＤＷＣと、データ読出回路ＤＲＣとを有している。   Further, the MRAM 2 includes a data line DW for transmitting read data, a write bit line WBL for transmitting write data, a read source line RSL, column decoders CD1, CD2, a data write circuit DWC, A data read circuit DRC.

読み出しソース線ＲＳＬは、ソース線ＳＬ１〜ＳＬｍのそれぞれとデータ読出回路ＤＲＣとを電気的に接続している。データ線ＤＷは、ビット線ＢＬ１〜ＢＬｎと選択トランジスタを介して接続されており、ビット線ＢＬ１〜ＢＬｎとデータ書込回路ＤＷＣとを電気的に接続している。書き込みビット線ＷＢＬは、デジット線ＤＬ１〜ＤＬｍと選択トランジスタを介して接続されており、デジット線ＤＬ１〜ＤＬｍとデータ書込回路ＤＷＣとを電気的に接続している。   Read source line RSL electrically connects each of source lines SL1 to SLm to data read circuit DRC. The data line DW is connected to the bit lines BL1 to BLn via a selection transistor, and electrically connects the bit lines BL1 to BLn to the data write circuit DWC. Write bit line WBL is connected to digit lines DL1 to DLm via a selection transistor, and electrically connects digit lines DL1 to DLm and data write circuit DWC.

データ書込回路ＤＷＣは、外部からライトイネーブル信号ＷＥおよび入力データＤｉｎを入力すると、データ線ＤＷおよび書き込みビット線ＷＢＬに所定の電圧を印加する機能を有している。データ読出回路ＤＲＣは、外部からリードイネーブル信号ＲＥを入力すると、読み出しソース線ＲＳＬ上の電圧をセンスアンプで増幅し、図示しない参照抵抗の電圧値と比較する。そして、この比較結果に基づいて出力データＤｏｕｔを出力する機能を有している。   The data write circuit DWC has a function of applying a predetermined voltage to the data line DW and the write bit line WBL when the write enable signal WE and the input data Din are input from the outside. When a read enable signal RE is input from the outside, the data read circuit DRC amplifies the voltage on the read source line RSL with a sense amplifier and compares it with the voltage value of a reference resistor (not shown). The output data Dout is output based on the comparison result.

また、ＭＲＡＭ２は、メモリセルアレイのそれぞれの列に対応して選択トランジスタを有しており、この選択トランジスタのゲート電極がゲート電極ＣＳＧ１〜ＣＳＧｎで示されている。同様に、ＭＲＡＭ２は、メモリセルアレイのそれぞれの行に対応して選択トランジスタを有しており、この選択トランジスタのゲート電極がゲート電極ＷＣＳＧ１〜ＷＣＳＧｍで示されている。   The MRAM 2 has a selection transistor corresponding to each column of the memory cell array, and the gate electrodes of the selection transistor are indicated by gate electrodes CSG1 to CSGn. Similarly, the MRAM 2 has a selection transistor corresponding to each row of the memory cell array, and gate electrodes of the selection transistor are indicated by gate electrodes WCSG1 to WCSGm.

カラムデコーダＣＤ１は、カラムアドレスＣＡをデコードした結果、この結果に基づいて、データ書き込み時およびデータ読み出し時のそれぞれにおいて、ゲート電極ＣＳＧ１〜ＣＳＧｎを選択的に活性化する機能を有している。活性化されたゲート電極（ＣＳＧ１〜ＣＳＧｎのいずれか）は、データ線ＤＷを、対応するビット線（ビット線ＢＬ１〜ＢＬｎのいずれか）と電気的に接続する機能を有している。   The column decoder CD1 has a function of selectively activating the gate electrodes CSG1 to CSGn at the time of data writing and data reading based on the result of decoding the column address CA. The activated gate electrode (any one of CSG1 to CSGn) has a function of electrically connecting the data line DW to the corresponding bit line (any one of the bit lines BL1 to BLn).

同様に、カラムデコーダＣＤ２は、カラムアドレスＣＡをデコードした結果、この結果に基づいて、データ書き込み時およびデータ読み出し時のそれぞれにおいて、ゲート電極ＷＣＳＧ１〜ＷＣＳＧｍを選択的に活性化する機能を有している。活性化されたゲート電極（ＷＣＳＧ１〜ＷＣＳＧｍのいずれか）は、書き込みビット線ＷＢＬを、対応するデジット線（デジット線ＤＬ１〜ＤＬｍのいずれか）と電気的に接続する機能を有している。   Similarly, the column decoder CD2 has a function of selectively activating the gate electrodes WCSG1 to WCSGm in each of data writing and data reading based on the result of decoding the column address CA. Yes. The activated gate electrode (any one of WCSG1 to WCSGm) has a function of electrically connecting the write bit line WBL to the corresponding digit line (any one of the digit lines DL1 to DLm).

本実施の形態１におけるＭＲＡＭ２の回路は上記のように構成されており、以下では、ＭＲＡＭ２のメモリセルの構造について説明する。   The circuit of the MRAM 2 in the first embodiment is configured as described above, and the structure of the memory cell of the MRAM 2 will be described below.

図３は、ＭＲＡＭ２を構成するメモリセルの構成を示す断面図である。図３において、ＭＲＡＭ２を構成するメモリセルは、半導体基板１Ｓ上に形成されたアクセストランジスタＡＴＲと、このアクセストランジスタＡＴＲの上部に形成された多層配線と、多層配線が形成された配線層に形成されている磁気抵抗素子ＴＭＲとを備えている。   FIG. 3 is a cross-sectional view showing the configuration of the memory cell constituting the MRAM 2. In FIG. 3, the memory cells constituting the MRAM 2 are formed in an access transistor ATR formed on the semiconductor substrate 1S, a multilayer wiring formed above the access transistor ATR, and a wiring layer in which the multilayer wiring is formed. The magnetoresistive element TMR is provided.

まず、半導体基板１Ｓに形成されているアクセストランジスタＡＴＲの構成について説明する。図３に示すように、半導体基板１Ｓの表面（主面）には、複数の素子分離領域ＳＴＩが形成されており、これらの素子分離領域ＳＴＩで区画された活性領域にｐ型ウェルＰＷＬが形成されている。ｐ型ウェルＰＷＬは、半導体基板１Ｓにボロンなどのｐ型不純物を導入して形成されたｐ型半導体領域である。   First, the configuration of the access transistor ATR formed on the semiconductor substrate 1S will be described. As shown in FIG. 3, a plurality of element isolation regions STI are formed on the surface (main surface) of the semiconductor substrate 1S, and a p-type well PWL is formed in an active region partitioned by these element isolation regions STI. Has been. The p-type well PWL is a p-type semiconductor region formed by introducing a p-type impurity such as boron into the semiconductor substrate 1S.

このｐ型ウェルＰＷＬ上には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇは、例えば、ポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳの積層膜から形成されている。このコバルトシリサイド膜ＣＳは、ゲート電極Ｇのゲート抵抗を低減するために形成されている。   A gate insulating film GOX is formed on the p-type well PWL, and a gate electrode G is formed on the gate insulating film GOX. The gate insulating film GOX is formed of, for example, a silicon oxide film, and the gate electrode G is formed of, for example, a stacked film of a polysilicon film PF and a cobalt silicide film CS. The cobalt silicide film CS is formed in order to reduce the gate resistance of the gate electrode G.

ゲート電極Ｇの両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜から形成することもできる。   Sidewalls SW are formed on the side walls on both sides of the gate electrode G, and the sidewalls SW are formed of, for example, a laminated film of a silicon oxide film and a silicon nitride film. However, the configuration of the sidewall SW is not limited to this, and can also be formed from a single layer film of a silicon oxide film or a single layer film of a silicon nitride film.

サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸが形成されている。そして、浅いｎ型不純物拡散領域ＥＸの外側に深いｎ型不純物拡散領域ＮＲが形成され、この深いｎ型不純物拡散領域ＮＲの表面にコバルトシリサイド膜ＣＳが形成されている。   In the semiconductor substrate 1S under the sidewall SW, a shallow n-type impurity diffusion region EX is formed as a semiconductor region. A deep n-type impurity diffusion region NR is formed outside the shallow n-type impurity diffusion region EX, and a cobalt silicide film CS is formed on the surface of the deep n-type impurity diffusion region NR.

サイドウォールＳＷは、アクセストランジスタＡＴＲの半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、アクセストランジスタのソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸと深いｎ型不純物拡散領域ＮＲとコバルトシリサイド膜ＣＳより形成されている。このとき、浅いｎ型不純物拡散領域ＥＸの不純物濃度は、深いｎ型不純物拡散領域ＮＲの不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸとすることにより、ゲート電極Ｇの端部下における電界集中を抑制できる。   Sidewall SW is formed so that the source region and drain region, which are semiconductor regions of access transistor ATR, have an LDD structure. That is, the source region and drain region of the access transistor are formed by the shallow n-type impurity diffusion region EX, the deep n-type impurity diffusion region NR, and the cobalt silicide film CS. At this time, the impurity concentration of the shallow n-type impurity diffusion region EX is lower than the impurity concentration of the deep n-type impurity diffusion region NR. Therefore, by making the source region and the drain region under the sidewall SW a low-concentration shallow n-type impurity diffusion region EX, electric field concentration under the end of the gate electrode G can be suppressed.

以上のようにして、アクセストランジスタＡＴＲが形成されており、このアクセストランジスタＡＴＲの上部には多層配線が形成されている。以下に、多層配線の構成について説明する。図３に示すように、アクセストランジスタＡＴＲを形成した半導体基板１Ｓ上には、アクセストランジスタＡＴＲを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通して、アクセストランジスタＡＴＲのドレイン領域に達するプラグＰＬＧ１が形成されている。このプラグＰＬＧ１は、例えば、チタン／窒化チタン膜（以下、チタン／窒化チタン膜はチタンとこのチタン上に設けられた窒化チタンで形成される膜を示す）よりなるバリア導体膜ＢＣＦ１と、このバリア導体膜ＢＣＦ１上に形成されたタングステン膜ＷＦ１をコンタクトホールＣＮＴ１に埋め込むことにより形成されている。チタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板１Ｓになされてダメージを与えることを防ぐためのものである。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、あるいは、窒化シリコン膜のいずれかの膜から形成されていてもよい。 As described above, the access transistor ATR is formed, and a multilayer wiring is formed above the access transistor ATR. The configuration of the multilayer wiring will be described below. As shown in FIG. 3, a contact interlayer insulating film CIL is formed on the semiconductor substrate 1S on which the access transistor ATR is formed so as to cover the access transistor ATR. The contact interlayer insulating film CIL is made of, for example, an ozone TEOS film formed by a thermal CVD method using ozone and TEOS (tetraethyl orthosilicate) as raw materials, and TEOS provided on the ozone TEOS film as raw materials. It is formed from a laminated film with a plasma TEOS film formed by the plasma CVD method used. A plug PLG1 is formed so as to penetrate through the contact interlayer insulating film CIL and reach the drain region of the access transistor ATR. The plug PLG1 includes, for example, a barrier conductor film BCF1 made of a titanium / titanium nitride film (hereinafter, titanium / titanium nitride film indicates a film formed of titanium and titanium nitride provided on the titanium), and the barrier The tungsten film WF1 formed on the conductor film BCF1 is embedded in the contact hole CNT1. The titanium / titanium nitride film is provided to prevent tungsten constituting the tungsten film from diffusing into silicon, and reduces WF 6 (tungsten fluoride) when the tungsten film is formed. In the CVD method to be processed, the fluorine attack is to prevent the contact interlayer insulating film CIL and the semiconductor substrate 1S from being damaged. The contact interlayer insulating film CIL may be formed of any one of a silicon oxide film (SiO 2 film), a SiOF film, or a silicon nitride film.

続いて、コンタクト層間絶縁膜ＣＩＬ上に第１配線層として配線Ｌ１が形成されている。具体的に、配線Ｌ１は、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に形成されたバリア絶縁膜ＢＩＦ１と層間絶縁膜ＩＬ１に埋め込まれるように形成されている。つまり、バリア絶縁膜ＢＩＦ１と層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬＧ１が露出する配線溝ＷＤ１に、バリア導体膜ＢＣＦ１と、銅を主体とする膜（以下、銅膜ＣＦ１と記載する）を埋め込むことにより、配線Ｌ１が形成されている。つまり、配線Ｌ１は、配線溝ＷＤ１の側面と底面を覆うように形成されたバリア導体膜ＢＣＦ２と、バリア導体膜ＢＣＦ２上で配線溝ＷＤ１を埋め込むように形成された銅膜ＣＦ１から形成されている。   Subsequently, a wiring L1 is formed as a first wiring layer on the contact interlayer insulating film CIL. Specifically, the wiring L1 is formed so as to be embedded in the barrier insulating film BIF1 and the interlayer insulating film IL1 formed over the contact interlayer insulating film CIL in which the plug PLG1 is formed. That is, the barrier conductor film BCF1 and a film mainly composed of copper (hereinafter referred to as copper film CF1) are formed in the wiring groove WD1 that penetrates the barrier insulating film BIF1 and the interlayer insulating film IL1 and exposes the plug PLG1 at the bottom. By embedding, the wiring L1 is formed. That is, the wiring L1 is formed of the barrier conductor film BCF2 formed so as to cover the side surface and the bottom surface of the wiring groove WD1, and the copper film CF1 formed so as to fill the wiring groove WD1 on the barrier conductor film BCF2. .

このようにバリア絶縁膜ＢＩＦ１および層間絶縁膜ＩＬ１に形成された配線溝ＷＤ１に直接銅膜を形成せずにバリア導体膜ＢＣＦ１を形成しているのは、銅膜ＣＦ１を構成する銅が熱処理などによって、半導体基板１Ｓを構成するシリコンへ拡散することを防止するためである。すなわち、銅原子のシリコンへの拡散定数は比較的大きいので容易にシリコン中へ拡散する。この場合、半導体基板１ＳにはアクセストランジスタＡＴＲなどの半導体素子が形成されており、これらの形成領域に銅原子が拡散すると耐圧不良などに代表される半導体素子の特性劣化を引き起こす。このことから、配線Ｌ１を構成する銅膜ＣＦ１から銅原子が拡散しないようにバリア導体膜ＢＣＦ１が設けられているのである。つまり、バリア導体膜ＢＣＦ１は、銅原子の拡散を防止する機能を有する膜であることがわかる。   The barrier conductor film BCF1 is formed in the wiring groove WD1 formed in the barrier insulating film BIF1 and the interlayer insulating film IL1 in this way without forming the copper film directly because the copper constituting the copper film CF1 is heat treated or the like. This prevents the diffusion into the silicon constituting the semiconductor substrate 1S. That is, since the diffusion constant of copper atoms into silicon is relatively large, it easily diffuses into silicon. In this case, a semiconductor element such as an access transistor ATR is formed on the semiconductor substrate 1S, and if copper atoms diffuse into these formation regions, the characteristics of the semiconductor element, such as a breakdown voltage failure, are deteriorated. Therefore, the barrier conductor film BCF1 is provided so that copper atoms do not diffuse from the copper film CF1 constituting the wiring L1. That is, it can be seen that the barrier conductor film BCF1 is a film having a function of preventing the diffusion of copper atoms.

バリア導体膜ＢＣＦ１は、例えば、タンタル膜、チタン膜、ルテニウム膜、タングステン膜、マンガン膜、あるいは、これらの窒化物膜や窒化珪化物膜のいずれかを含む膜から形成されている。さらに、銅膜ＣＦ１は、純粋な銅膜に限らず、銅を主成分とする膜から形成されている。具体的に、銅膜ＣＦ１は、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成されている。   The barrier conductor film BCF1 is formed of, for example, a tantalum film, a titanium film, a ruthenium film, a tungsten film, a manganese film, or a film including any of these nitride films and nitride nitride films. Further, the copper film CF1 is not limited to a pure copper film but is formed of a film containing copper as a main component. Specifically, the copper film CF1 is made of copper (Cu) or a copper alloy (copper (Cu) and aluminum (Al), magnesium (Mg), titanium (Ti), manganese (Mn), iron (Fe), zinc (Zn). ), Zirconium (Zr), niobium (Nb), molybdenum (Mo), ruthenium (Ru), palladium (Pd), silver (Ag), gold (Au), In (indium), lanthanoid metal, actinoid metal, etc. Alloy).

一方、バリア絶縁膜ＢＩＦ１も、バリア導体膜ＢＣＦ１と同様に、配線Ｌ１を構成する銅原子が、層間絶縁膜ＩＬ１や半導体基板１Ｓの内部へ拡散することを防止するために設けられている膜である。このバリア絶縁膜ＢＩＦ１は、例えば、ＳｉＮ膜（窒化シリコン膜）、ＳｉＯＮ膜（酸窒化シリコン膜）、ＳｉＣ膜（炭化シリコン膜）、ＳｉＣＮ膜（炭窒化シリコン膜）、ＳｉＣＯ膜のいずれかを含む膜から形成されている。また、層間絶縁膜は、酸化シリコン膜や酸化シリコン膜よりも低誘電率である低誘電率膜から形成されている。具体的に層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜、ＨＳＱ（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、又は、水素含有シルセスキオキサン）膜、あるいは、ＭＳＱ（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜から構成されている。   On the other hand, the barrier insulating film BIF1 is also a film provided to prevent the copper atoms constituting the wiring L1 from diffusing into the interlayer insulating film IL1 and the semiconductor substrate 1S, similarly to the barrier conductor film BCF1. is there. The barrier insulating film BIF1 includes, for example, any of a SiN film (silicon nitride film), a SiON film (silicon oxynitride film), a SiC film (silicon carbide film), a SiCN film (silicon carbonitride film), or a SiCO film. It is formed from a film. The interlayer insulating film is formed of a silicon oxide film or a low dielectric constant film having a lower dielectric constant than that of the silicon oxide film. Specifically, the interlayer insulating film IL1 is, for example, an SiOC film, an HSQ (hydrogen silsesquioxane, a silicon oxide film having a Si—H bond or a hydrogen-containing silsesquioxane) film formed by a coating process, Alternatively, it is composed of an MSQ (methyl silsesquioxane, silicon oxide film having a Si—C bond or a carbon-containing silsesquioxane) film formed by a coating process, a TEOS film, a silicon oxide film, or a SiOF film. Has been.

次に、配線Ｌ１を形成した層間絶縁膜ＩＬ１上には、バリア絶縁膜ＢＩＦ２が形成されており、このバリア絶縁膜ＢＩＦ２上に層間絶縁膜ＩＬ２が形成されている。バリア絶縁膜ＢＩＦ２は、上述したバリア絶縁膜ＢＩＦ１と同様の材料から構成されており、層間絶縁膜ＩＬ２は、層間絶縁膜ＩＬ１と同様の材料から形成されている。   Next, a barrier insulating film BIF2 is formed on the interlayer insulating film IL1 on which the wiring L1 is formed, and the interlayer insulating film IL2 is formed on the barrier insulating film BIF2. The barrier insulating film BIF2 is made of the same material as the above-described barrier insulating film BIF1, and the interlayer insulating film IL2 is made of the same material as the interlayer insulating film IL1.

このバリア絶縁膜ＢＩＦ２と層間絶縁膜ＩＬ２を貫通するように、配線溝ＷＤ２とビアホールＶ１が形成されている。そして、このビアホールＶ１を埋め込むようにプラグＰＬＧ２が形成されており、配線溝ＷＤ２を埋め込むように配線Ｌ２が形成されている。したがって、配線Ｌ２は、配線Ｌ１とプラグＰＬＧ２を介して電気的に接続されていることになる。配線Ｌ２は、配線溝ＷＤ２の側面および底面を覆うように形成されたバリア導体膜ＢＣＦ３と、このバリア導体膜ＢＣＦ３上で配線溝ＷＤ２を埋め込むように形成された銅膜ＣＦ２から形成されている。同様に、プラグＰＬＧ２は、ビアホールＶ１の側面および底面を覆うように形成されたバリア導体膜ＢＣＦ３と、このバリア導体膜ＢＣＦ３上でビアホールＶ１を埋め込むように形成された銅膜ＣＦ２から形成されている。   A wiring trench WD2 and a via hole V1 are formed so as to penetrate through the barrier insulating film BIF2 and the interlayer insulating film IL2. A plug PLG2 is formed so as to fill the via hole V1, and a wiring L2 is formed so as to fill the wiring groove WD2. Therefore, the wiring L2 is electrically connected to the wiring L1 via the plug PLG2. The wiring L2 is formed of a barrier conductor film BCF3 formed so as to cover the side and bottom surfaces of the wiring groove WD2, and a copper film CF2 formed so as to bury the wiring groove WD2 on the barrier conductor film BCF3. Similarly, the plug PLG2 is formed of a barrier conductor film BCF3 formed so as to cover the side surface and the bottom surface of the via hole V1, and a copper film CF2 formed so as to fill the via hole V1 on the barrier conductor film BCF3. .

なお、バリア導体膜ＢＣＦ３は、バリア導体膜ＢＣＦ２と同様の材料から形成されており、銅膜ＣＦ２も銅膜ＣＦ１と同様の材料から形成されている。   The barrier conductor film BCF3 is formed from the same material as the barrier conductor film BCF2, and the copper film CF2 is also formed from the same material as the copper film CF1.

続いて、配線Ｌ２を形成した層間絶縁膜ＩＬ２上には、バリア絶縁膜ＢＩＦ３が形成されており、このバリア絶縁膜ＢＩＦ３上に層間絶縁膜ＩＬ３が形成されている。バリア絶縁膜ＢＩＦ３は、上述したバリア絶縁膜ＢＩＦ１およびバリア絶縁膜ＢＩＦ２と同様の材料から構成されており、層間絶縁膜ＩＬ３は、層間絶縁膜ＩＬ２と同様の材料から形成されている。   Subsequently, a barrier insulating film BIF3 is formed on the interlayer insulating film IL2 on which the wiring L2 is formed, and the interlayer insulating film IL3 is formed on the barrier insulating film BIF3. The barrier insulating film BIF3 is made of the same material as the above-described barrier insulating film BIF1 and barrier insulating film BIF2, and the interlayer insulating film IL3 is made of the same material as the interlayer insulating film IL2.

このバリア絶縁膜ＢＩＦ３と層間絶縁膜ＩＬ３を貫通するように、配線溝ＷＤ３とビアホールＶ２が形成されている。そして、このビアホールＶ２を埋め込むようにプラグＰＬＧ３が形成されており、配線溝ＷＤ３を埋め込むように配線Ｌ３が形成されている。したがって、配線Ｌ３は、配線Ｌ２とプラグＰＬＧ３を介して電気的に接続されていることになる。配線Ｌ３は、配線溝ＷＤ３の側面および底面を覆うように形成されたバリア導体膜ＢＣＦ４と、このバリア導体膜ＢＣＦ４上で配線溝ＷＤ３を埋め込むように形成された銅膜ＣＦ３から形成されている。同様に、プラグＰＬＧ３は、ビアホールＶ２の側面および底面を覆うように形成されたバリア導体膜ＢＣＦ４と、このバリア導体膜ＢＣＦ４上でビアホールＶ２を埋め込むように形成された銅膜ＣＦ３から形成されている。   A wiring trench WD3 and a via hole V2 are formed so as to penetrate through the barrier insulating film BIF3 and the interlayer insulating film IL3. A plug PLG3 is formed so as to fill the via hole V2, and a wiring L3 is formed so as to fill the wiring groove WD3. Therefore, the wiring L3 is electrically connected to the wiring L2 via the plug PLG3. The wiring L3 is formed of a barrier conductor film BCF4 formed so as to cover the side surface and the bottom surface of the wiring groove WD3, and a copper film CF3 formed so as to fill the wiring groove WD3 on the barrier conductor film BCF4. Similarly, the plug PLG3 is formed of a barrier conductor film BCF4 formed so as to cover the side surface and bottom surface of the via hole V2, and a copper film CF3 formed so as to fill the via hole V2 on the barrier conductor film BCF4. .

さらに、層間絶縁膜ＩＬ３には、配線Ｌ３と同層でデジット配線ＤＬが形成されている。このデジット配線ＤＬも、配線溝ＷＤ３の側面および底面を覆うように形成されたバリア導体膜ＢＣＦ４と、このバリア導体膜ＢＣＦ４上で配線溝ＷＤ３を埋め込むように形成された銅膜ＣＦ３から形成されている。   Further, in the interlayer insulating film IL3, a digit wiring DL is formed in the same layer as the wiring L3. The digit wiring DL is also formed of a barrier conductor film BCF4 formed so as to cover the side and bottom surfaces of the wiring groove WD3, and a copper film CF3 formed so as to fill the wiring groove WD3 on the barrier conductor film BCF4. Yes.

ここで、配線Ｌ３の一部およびデジット配線ＤＬの一部を構成するバリア導体膜ＢＣＦ４の構成は、上述した配線Ｌ２の一部や配線Ｌ１の一部を構成するバリア導体膜ＢＣＦ２やバリア導体膜ＢＣＦ３の構成と異なっている。すなわち、バリア導体膜ＢＣＦ４は、透磁率の高い強磁性体膜を含むように構成されている。例えば、バリア導体膜ＢＣＦ４は、窒化タンタル膜と、この窒化タンタル膜上に形成された第１タンタル膜と、第１タンタル膜上に形成された強磁性体膜と、強磁性体膜上に形成された第２タンタル膜とからなる積層膜から構成されている。ただし、バリア導体膜ＢＣＦ４を構成する強磁性体膜以外の膜は、タンタル膜、チタン膜、ルテニウム膜、タングステン膜、マンガン膜、あるいは、これらの窒化物膜や窒化珪化物膜のいずれかを含む膜から形成される場合もある。   Here, the configuration of the barrier conductor film BCF4 constituting part of the wiring L3 and part of the digit wiring DL is the same as that of the barrier conductor film BCF2 and barrier conductor film constituting part of the wiring L2 and part of the wiring L1. It is different from the configuration of BCF3. That is, the barrier conductor film BCF4 is configured to include a ferromagnetic film having a high magnetic permeability. For example, the barrier conductor film BCF4 is formed on the tantalum nitride film, the first tantalum film formed on the tantalum nitride film, the ferromagnetic film formed on the first tantalum film, and the ferromagnetic film. And a laminated film made of the second tantalum film. However, the film other than the ferromagnetic film constituting the barrier conductor film BCF4 includes a tantalum film, a titanium film, a ruthenium film, a tungsten film, a manganese film, or any of these nitride films and nitride nitride films. It may be formed from a film.

強磁性体膜は、例えば、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。   The ferromagnetic film may be, for example, a nickel film, an iron film, a cobalt film, or an alloy film made of an alloy of these films, or chromium, molybdenum on the nickel film, the iron film, the cobalt film, and the alloy film. , Aluminum, silicon, zirconium, or boron is added so as to include any film.

次に、配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３上には、バリア絶縁膜ＢＩＦ４が形成されており、このバリア絶縁膜ＢＩＦ４上に層間絶縁膜ＩＬ４が形成されている。バリア絶縁膜ＢＩＦ４は、上述したバリア絶縁膜ＢＩＦ１およびバリア絶縁膜ＢＩＦ２と同様の材料から構成されており、層間絶縁膜ＩＬ４は、層間絶縁膜ＩＬ２や層間絶縁膜ＩＬ３と同様の材料から形成されている。   Next, a barrier insulating film BIF4 is formed on the interlayer insulating film IL3 on which the wiring L3 and the digit wiring DL are formed, and the interlayer insulating film IL4 is formed on the barrier insulating film BIF4. The barrier insulating film BIF4 is made of the same material as the above-described barrier insulating film BIF1 and barrier insulating film BIF2, and the interlayer insulating film IL4 is made of the same material as the interlayer insulating film IL2 and the interlayer insulating film IL3. Yes.

そして、バリア絶縁膜ＢＩＦ４と層間絶縁膜ＩＬ４を貫通するように、ビアホールＶ３が形成されている。このビアホールＶ３を埋め込むようにプラグＰＬＧ４が形成されている。したがって、プラグＰＬＧ４は、配線Ｌ３と電気的に接続されていることになる。プラグＰＬＧ４は、ビアホールＶ３の側面および底面を覆うように形成されたバリア導体膜ＢＣＦ５と、このバリア導体膜ＢＣＦ５上でビアホールＶ３を埋め込むように形成されたタングステン膜ＷＦ２から形成されている。なお、タングステン膜ＷＦ２の代わりに銅膜から形成してもよい。このとき、バリア導体膜ＢＣＦ５は、例えば、バリア導体膜ＢＣＦ２やバリア導体膜ＢＣＦ３と同様の材料から形成されている。   A via hole V3 is formed so as to penetrate the barrier insulating film BIF4 and the interlayer insulating film IL4. Plug PLG4 is formed so as to fill this via hole V3. Therefore, the plug PLG4 is electrically connected to the wiring L3. The plug PLG4 is formed of a barrier conductor film BCF5 formed so as to cover the side surface and bottom surface of the via hole V3, and a tungsten film WF2 formed so as to fill the via hole V3 on the barrier conductor film BCF5. Note that a copper film may be used instead of the tungsten film WF2. At this time, the barrier conductor film BCF5 is made of, for example, the same material as the barrier conductor film BCF2 and the barrier conductor film BCF3.

続いて、プラグＰＬＧ４を形成した層間絶縁膜ＩＬ４上に、磁気抵抗素子ＴＭＲが形成されている。以下に、この磁気抵抗素子ＴＭＲの構成について説明する。図３に示すように、まず、層間絶縁膜ＩＬ４に形成されたプラグＰＬＧ４と接続し、かつ、デジット配線ＤＬ上にまで延在するように下部電極ＢＥが形成されている。この下部電極ＢＥは、例えば、タンタル膜、窒化タンタル膜、チタン膜、窒化チタン膜、ルテニウム膜、ニッケル鉄クロム（ＮｉＦｅＣｒ）膜、あるいは、これらの積層膜を含む膜から形成されている。   Subsequently, the magnetoresistive element TMR is formed on the interlayer insulating film IL4 on which the plug PLG4 is formed. Below, the structure of this magnetoresistive element TMR is demonstrated. As shown in FIG. 3, first, the lower electrode BE is formed so as to be connected to the plug PLG4 formed in the interlayer insulating film IL4 and to extend to the digit wiring DL. The lower electrode BE is formed of, for example, a tantalum film, a tantalum nitride film, a titanium film, a titanium nitride film, a ruthenium film, a nickel iron chromium (NiFeCr) film, or a film including these laminated films.

そして、この下部電極ＢＥ上に磁気抵抗素子ＴＭＲが形成されている。具体的に、磁気抵抗素子ＴＭＲは、下部電極ＢＥ上に形成された固定層ＦＬと、固定層ＦＬ上に形成されたトンネル絶縁膜ＴＩと、トンネル絶縁膜ＴＩ上に形成された記録層ＲＬから形成されている。このとき、磁気抵抗素子ＴＭＲを構成する固定層ＦＬ、トンネル絶縁膜ＴＩおよび記録層ＲＬは、デジット配線ＤＬの上方に形成されており、磁気抵抗素子ＴＭＲとデジット配線ＤＬとは平面的に重なるような配置関係となっている。   A magnetoresistive element TMR is formed on the lower electrode BE. Specifically, the magnetoresistive element TMR includes a fixed layer FL formed on the lower electrode BE, a tunnel insulating film TI formed on the fixed layer FL, and a recording layer RL formed on the tunnel insulating film TI. Is formed. At this time, the fixed layer FL, the tunnel insulating film TI, and the recording layer RL constituting the magnetoresistive element TMR are formed above the digit wiring DL so that the magnetoresistive element TMR and the digit wiring DL overlap in a plane. It is a serious arrangement relationship.

固定層ＦＬは、磁化の方向が固定された層であり、外部磁場によって磁化されている方向が変化しないように構成されている。具体的に、固定層ＦＬは、例えば、シード層となる第１非磁性層と、第１非磁性層上に形成された反強磁性層と、反強磁性層上に形成された第１強磁性層と、第１強磁性層上に形成された第２非磁性層と、第２非磁性層上に形成された第２強磁性層から構成されている。このように構成することにより、第２強磁性層の磁化方向を固定することができる。   The fixed layer FL is a layer in which the direction of magnetization is fixed, and is configured so that the direction magnetized by an external magnetic field does not change. Specifically, the fixed layer FL includes, for example, a first nonmagnetic layer serving as a seed layer, an antiferromagnetic layer formed on the first nonmagnetic layer, and a first strong layer formed on the antiferromagnetic layer. The magnetic layer, the second nonmagnetic layer formed on the first ferromagnetic layer, and the second ferromagnetic layer formed on the second nonmagnetic layer. With this configuration, the magnetization direction of the second ferromagnetic layer can be fixed.

例えば、非磁性層は、結晶配向性を良好にする機能を有する層であり、タンタル膜、ルテニウム膜、アルミニウム膜、マグネシウム膜などの金属膜から形成されている。一方、反強磁性層は、例えば、プラチナマンガン（ＰｔＭｎ）膜、イリジウムマンガン（ＩｒＭｎ）膜などから形成されている。さらに、強磁性層は、例えば、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。   For example, the nonmagnetic layer is a layer having a function of improving the crystal orientation, and is formed of a metal film such as a tantalum film, a ruthenium film, an aluminum film, or a magnesium film. On the other hand, the antiferromagnetic layer is formed of, for example, a platinum manganese (PtMn) film, an iridium manganese (IrMn) film, or the like. Furthermore, the ferromagnetic layer is, for example, a nickel film, an iron film, a cobalt film, or an alloy film made of an alloy of these films, or chromium, in the nickel film, the iron film, the cobalt film, and the alloy film, It is formed so as to include any one of films added with any element of molybdenum, aluminum, silicon, zirconium, and boron.

続いて、トンネル絶縁膜ＴＩは、固定層ＦＬと記録層ＲＬとを分離する層であり、かつ、固定層ＦＬと記録層ＲＬとの間にトンネル電流が流れる程度の厚さに制御されている。このトンネル絶縁膜ＴＩは、例えば、酸化アルミニウム膜や酸化マグネシウム膜などの金属酸化物膜から形成されている。   Subsequently, the tunnel insulating film TI is a layer that separates the fixed layer FL and the recording layer RL, and is controlled to have a thickness that allows a tunnel current to flow between the fixed layer FL and the recording layer RL. . The tunnel insulating film TI is formed of a metal oxide film such as an aluminum oxide film or a magnesium oxide film, for example.

一方、記録層ＲＬは、外部磁場によって磁化方向が可変となるように構成された層であり、強磁性体膜から形成されている。例えば、記録層ＲＬは、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。   On the other hand, the recording layer RL is a layer configured such that the magnetization direction can be changed by an external magnetic field, and is formed of a ferromagnetic film. For example, the recording layer RL includes a nickel film, an iron film, a cobalt film, or an alloy film made of an alloy of these films, or the nickel film, the iron film, the cobalt film, and the alloy film with chromium, molybdenum, It is formed so as to include any one of films added with any element of aluminum, silicon, zirconium, and boron.

続いて、記録層ＲＬ上に上部電極ＵＥが形成されている。上部電極ＵＥは、非磁性層から構成されており、例えば、タンタル膜やルテニウム膜から形成されている。このようにして、磁気抵抗素子ＴＭＲが形成されている。   Subsequently, the upper electrode UE is formed on the recording layer RL. The upper electrode UE is made of a nonmagnetic layer, and is made of, for example, a tantalum film or a ruthenium film. In this way, the magnetoresistive element TMR is formed.

そして、磁気抵抗素子ＴＭＲを覆うように、絶縁膜ＩＦと層間絶縁膜ＩＬ５が形成されている。この絶縁膜ＩＦと層間絶縁膜ＩＬ５を貫通して上部電極ＵＥに達するようにビアホールＶ４が形成されている。このビアホールＶ４の側面には、強磁性体膜を含むバリア導体膜ＢＣＦ６が形成されており、さらに、バリア導体膜ＢＣＦ６上でビアホールＶ４を埋め込むように銅膜ＣＦ４が形成されている。そして、ビアホールＶ４を埋め込んだ銅膜ＣＦ４は、層間絶縁膜ＩＬ５に形成された配線溝にも形成されており、銅膜ＣＦ４上にクラッド膜ＣＬＤ１が形成さている。このようにして、バリア導体膜ＢＣＦ６と、銅膜ＣＦ４とクラッド膜ＣＬＤ１よりなるビット線ＢＬが形成される。   An insulating film IF and an interlayer insulating film IL5 are formed so as to cover the magnetoresistive element TMR. A via hole V4 is formed so as to penetrate through the insulating film IF and the interlayer insulating film IL5 and reach the upper electrode UE. A barrier conductor film BCF6 including a ferromagnetic film is formed on the side surface of the via hole V4, and a copper film CF4 is formed so as to fill the via hole V4 on the barrier conductor film BCF6. The copper film CF4 filling the via hole V4 is also formed in the wiring trench formed in the interlayer insulating film IL5, and the clad film CLD1 is formed on the copper film CF4. In this way, the bit line BL including the barrier conductor film BCF6, the copper film CF4, and the clad film CLD1 is formed.

ここで、ビット線ＢＬを構成するバリア導体膜ＢＣＦ６およびクラッド膜ＣＬＤ１は、強磁性体膜を含むように構成されている。この強磁性体膜は、例えば、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。また、銅膜ＣＦ４は、銅膜ＣＦ１〜銅膜ＣＦ３と同様の材質の膜から構成されている。以上のようにして、アクセストランジスタＡＴＲと、多層配線および磁気抵抗素子ＴＭＲを備えるメモリセルが構成されている。ここで、アクセストランジスタＡＴＲのドレイン領域と、磁気抵抗素子ＴＭＲの下部電極ＢＥ（固定層ＦＬ）は、多層配線を構成する配線Ｌ１〜配線Ｌ３を介して電気的に接続されている。そして、磁気抵抗素子ＴＭＲの上部電極ＵＥ（記録層ＲＬ）は、ビット線ＢＬと電気的に接続されている。さらに、磁気抵抗素子ＴＭＲの下方にはデジット配線ＤＬが配置されている。これにより、アクセストランジスタＡＴＲと磁気抵抗素子ＴＭＲとは直列接続されている。このようにして、本実施の形態１におけるＭＲＡＭのメモリセルが構成されている。   Here, the barrier conductor film BCF6 and the cladding film CLD1 constituting the bit line BL are configured to include a ferromagnetic film. This ferromagnetic film is, for example, a nickel film, an iron film, a cobalt film, or an alloy film made of an alloy of these films, or chromium, in the nickel film, the iron film, the cobalt film, and the alloy film, It is formed so as to include any one of films added with any element of molybdenum, aluminum, silicon, zirconium, and boron. Further, the copper film CF4 is composed of a film made of the same material as the copper films CF1 to CF3. As described above, the memory cell including the access transistor ATR, the multilayer wiring, and the magnetoresistive element TMR is configured. Here, the drain region of the access transistor ATR and the lower electrode BE (fixed layer FL) of the magnetoresistive element TMR are electrically connected via the wirings L1 to L3 constituting the multilayer wiring. The upper electrode UE (recording layer RL) of the magnetoresistive element TMR is electrically connected to the bit line BL. Further, a digit wiring DL is disposed below the magnetoresistive element TMR. Thereby, the access transistor ATR and the magnetoresistive element TMR are connected in series. In this way, the memory cell of the MRAM in the first embodiment is configured.

次に、本実施の形態１のＭＲＡＭにおいて、デジット配線ＤＬは強磁性体膜を含む膜から構成しているが、このように構成する利点について図面を参照しながら説明する。図４は、デジット配線ＤＬが強磁性体膜を含まないように構成されている場合を示している、例えば、図４において、デジット配線ＤＬは、窒化タンタル膜ＴＡＮと、タンタル膜ＴＡと、銅膜ＣＦ３の積層膜から形成されている。そして、デジット配線ＤＬの上方に磁気抵抗素子ＴＭＲが配置されている。この状態で、デジット配線ＤＬに電流Ｉ（書き換え電流の一部）を流すと、この電流Ｉにより磁場Ｈが発生する。磁場Ｈは、電流Ｉの周囲を囲むように同心円上に生成される。   Next, in the MRAM according to the first embodiment, the digit wiring DL is composed of a film including a ferromagnetic film. Advantages of such a configuration will be described with reference to the drawings. 4 shows a case where the digit wiring DL is configured not to include a ferromagnetic film. For example, in FIG. 4, the digit wiring DL includes the tantalum nitride film TAN, the tantalum film TA, and the copper. It is formed from a laminated film of the film CF3. A magnetoresistive element TMR is arranged above the digit wiring DL. In this state, when a current I (a part of the rewrite current) is passed through the digit wiring DL, a magnetic field H is generated by the current I. The magnetic field H is generated on a concentric circle so as to surround the current I.

一方、図５は、デジット配線ＤＬが強磁性体膜を含むように構成されている場合を示している。このようにデジット配線ＤＬが強磁性体膜を含むように構成されている配線はクラッド配線（クラッド構造）と呼ばれることがある。この場合、例えば、デジット配線ＤＬは、窒化タンタル膜ＴＡＮ１と、タンタル膜ＴＡ１と、強磁性体膜ＦＭと、タンタル膜ＴＡ２と銅膜ＣＦ３から構成されている。ここで、強磁性体膜ＦＭと配線溝との間に窒化タンタル膜ＴＡＮ１とタンタル膜ＴＡ１を設けている理由は、強磁性体膜ＦＭが層間絶縁膜を構成する酸化シリコン膜に直接接触して、強磁性体膜ＦＭが酸化されてしまうことを防止するためである。一方、強磁性体膜ＦＭと銅膜ＣＦ３の間にタンタル膜ＴＡ２を形成している理由は、強磁性体膜ＦＭを構成する原子が銅膜ＣＦ３へ拡散することを防止するためである。   On the other hand, FIG. 5 shows a case where the digit wiring DL is configured to include a ferromagnetic film. The wiring configured such that the digit wiring DL includes a ferromagnetic film is sometimes referred to as a cladding wiring (cladding structure). In this case, for example, the digit wiring DL is composed of a tantalum nitride film TAN1, a tantalum film TA1, a ferromagnetic film FM, a tantalum film TA2, and a copper film CF3. Here, the reason why the tantalum nitride film TAN1 and the tantalum film TA1 are provided between the ferromagnetic film FM and the wiring trench is that the ferromagnetic film FM is in direct contact with the silicon oxide film constituting the interlayer insulating film. This is to prevent the ferromagnetic film FM from being oxidized. On the other hand, the reason why the tantalum film TA2 is formed between the ferromagnetic film FM and the copper film CF3 is to prevent atoms constituting the ferromagnetic film FM from diffusing into the copper film CF3.

このように構成されているデジット配線ＤＬに電流Ｉを流すと、磁場Ｈは同心円上に発生するのではなく、デジット配線ＤＬを構成する強磁性体膜の内部を通過するようになる。つまり、電流Ｉによって発生する磁場Ｈは、透磁率の高い強磁性体膜の内部を通るため、磁場Ｈは、デジット配線ＤＬの上方に配置されている磁気抵抗素子ＴＭＲへ集中的に集まる。つまり、デジット配線ＤＬが強磁性体膜を含むように構成されると、発生する磁場Ｈが強磁性体膜の内部に沿って通過する結果、通常、デジット配線ＤＬ（クラッド配線）を中心として同心円上に発生する磁場を、強磁性体膜の影響により、デジット配線ＤＬの上部に配置されている磁気抵抗素子ＴＭＲへ集中的に集めることができる。このことは、デジット配線ＤＬに電流Ｉを流すことにより発生した磁場Ｈを効率よく磁気抵抗素子ＴＭＲに供給できることを意味している。すなわち、デジット配線ＤＬを流れる電流Ｉを低減しても、デジット配線ＤＬをクラッド配線構造とすることにより、磁場Ｈの利用効率が上昇する結果、磁気抵抗素子ＴＭＲに記憶されている情報の書き換えに必要な磁場の大きさを確保することができるのである。このように本実施の形態１によるＭＲＡＭによれば、デジット配線ＤＬをクラッド構造とすることにより、磁気抵抗素子ＴＭＲの記録層ＲＬの磁化方向を少ない書き換え電流で変化させることができる利点がある。   When the current I is passed through the digit wiring DL configured as described above, the magnetic field H does not occur concentrically, but passes through the inside of the ferromagnetic film constituting the digit wiring DL. That is, since the magnetic field H generated by the current I passes through the inside of the ferromagnetic film having a high magnetic permeability, the magnetic field H is concentrated on the magnetoresistive element TMR disposed above the digit wiring DL. That is, when the digit wiring DL is configured to include the ferromagnetic film, the generated magnetic field H passes along the inside of the ferromagnetic film, so that the concentric circle is usually centered on the digit wiring DL (cladding wiring). The magnetic field generated above can be concentrated on the magnetoresistive element TMR disposed above the digit wiring DL due to the influence of the ferromagnetic film. This means that the magnetic field H generated by flowing the current I through the digit wiring DL can be efficiently supplied to the magnetoresistive element TMR. That is, even if the current I flowing through the digit wiring DL is reduced, the digit wiring DL has a clad wiring structure, so that the utilization efficiency of the magnetic field H is increased. As a result, the information stored in the magnetoresistive element TMR can be rewritten. The necessary magnetic field can be secured. As described above, the MRAM according to the first embodiment has an advantage that the magnetization direction of the recording layer RL of the magnetoresistive element TMR can be changed with a small rewrite current by making the digit wiring DL have a cladding structure.

ここで、実際に、磁気抵抗素子ＴＭＲの記録層ＲＬの磁化方向を変化させるための磁場は、デジット配線ＤＬに電流を流すことにより発生する磁場と、ビット線ＢＬに電流を流すことにより発生する磁場との合成磁場を使用している。これは、デジット線ＤＬを流れる電流による磁場だけで、記録層ＲＬの磁化方向が変化してしまうように構成すると、デジット配線ＤＬ上に配置されているすべてのメモリセルで書き換えが起こってしまうからである。そこで、デジット配線ＤＬとビット線ＢＬの交差領域に配置されているメモリセルだけを書き換えることができるように、デジット配線ＤＬとビット線ＢＬの両方に電流を流し、デジット配線ＤＬを流れることにより発生する磁場と、ビット線ＢＬを流れることにより発生する磁場の合成磁場によってはじめて、記録層ＲＬの磁化方向が変化するように構成している。したがって、ビット線ＢＬに電流を流すことにより発生する磁場を効率よく記録層ＲＬに集めることができるように、ビット線ＢＬもクラッド構造をしている。つまり、本実施の形態１では、デジット配線ＤＬとビット線ＢＬをともにクラッド配線構造とすることにより、書き換え電流の低減を図ることができる。   Here, the magnetic field for actually changing the magnetization direction of the recording layer RL of the magnetoresistive element TMR is generated by flowing a current through the digit wiring DL and flowing a current through the bit line BL. A synthetic magnetic field with a magnetic field is used. This is because if only the magnetic field generated by the current flowing through the digit line DL is changed so that the magnetization direction of the recording layer RL is changed, rewriting occurs in all the memory cells arranged on the digit wiring DL. It is. Therefore, a current is caused to flow in both the digit wiring DL and the bit line BL so that only the memory cell arranged in the intersection region of the digit wiring DL and the bit line BL can be rewritten, and this occurs when the digit wiring DL flows. The magnetization direction of the recording layer RL is changed only by the combined magnetic field generated by flowing the bit line BL and the magnetic field generated by flowing through the bit line BL. Therefore, the bit line BL also has a cladding structure so that a magnetic field generated by passing a current through the bit line BL can be efficiently collected in the recording layer RL. That is, in the first embodiment, the rewrite current can be reduced by making the digit wiring DL and the bit line BL both have a clad wiring structure.

続いて、ＭＲＡＭの動作について図３を参照しながら説明する。まず、書き込み動作について説明する。ビット線ＢＬの所定方向に電流が流れ、かつ、デジット線ＤＬに電流が流れると、両者の電流による第１合成磁界が磁気抵抗素子ＴＭＲに印加される。すると、磁気抵抗素子の記録層ＲＬの磁化方向は第１合成磁界の方向（第１方向）に揃うようになる。   Next, the operation of the MRAM will be described with reference to FIG. First, the write operation will be described. When a current flows in a predetermined direction of the bit line BL and a current flows in the digit line DL, a first combined magnetic field due to both currents is applied to the magnetoresistive element TMR. Then, the magnetization direction of the recording layer RL of the magnetoresistive element is aligned with the direction of the first synthetic magnetic field (first direction).

一方、ビット線ＢＬの上述した所定方向とは反対方向に電流が流れ、かつ、デジット線ＤＬに電流が流れると、上述した第１合成磁界と異なる方向に第２合成磁界が発生する。すると、記録層ＲＬの磁化方向は、この第２合成磁界の方向に揃うようになる。これにより、記録層ＲＬの磁化方向は、上述した第１方向とは反対方向である第２方向に一致するようになる。   On the other hand, when a current flows in the direction opposite to the predetermined direction of the bit line BL and a current flows in the digit line DL, a second combined magnetic field is generated in a direction different from the first combined magnetic field described above. Then, the magnetization direction of the recording layer RL is aligned with the direction of the second synthetic magnetic field. Thereby, the magnetization direction of the recording layer RL coincides with the second direction which is the opposite direction to the first direction described above.

このように、デジット線ＤＬを通電するとともに、ビット線ＢＬに流す電流の方向を制御することにより、記録層ＲＬの磁化方向を第１方向と第２方向に制御することができる。このことは、記録層ＲＬの磁化方向に対応づけて「０」および「１」の２値状態を記憶できることを意味している。その後、通電をオフにした状態であっても、記録層ＲＬの磁化方向は保持される。なお、第１合成磁界や第２合成磁界が発生しても、固定層ＦＬの磁化方向は変化しない。   Thus, by energizing the digit line DL and controlling the direction of the current flowing through the bit line BL, the magnetization direction of the recording layer RL can be controlled in the first direction and the second direction. This means that binary states of “0” and “1” can be stored in association with the magnetization direction of the recording layer RL. Thereafter, the magnetization direction of the recording layer RL is maintained even when the energization is turned off. Even if the first synthetic magnetic field or the second synthetic magnetic field is generated, the magnetization direction of the fixed layer FL does not change.

次に、読み出し動作について説明する。読み出し動作の場合、デジット線ＤＬは関与せず、電流を以下のように流す。すなわち、アクセストランジスタＡＴＲをオン状態にした状態で、電流をビット線ＢＬ→磁気抵抗素子ＴＭＲ→下部電極ＢＥ→プラグＰＬＧ４→配線Ｌ３→プラグＰＬＧ３→配線Ｌ２→プラグＰＬＧ２→配線Ｌ１→プラグＰＬＧ１→ドレイン領域（深いｎ型不純物拡散領域ＮＲ（左））→チャネル領域→ソース領域（深いｎ型不純物拡散領域ＮＲ（右））→ソース線（図示せず）の経路で供給する。これにより、磁気抵抗素子ＴＭＲを流れる電流の抵抗値の変化をセンスアンプ（図示せず）で検出する。このとき、記録層ＲＬの磁化方向が固定層ＦＬの磁化方向と平行であれば、磁気抵抗素子ＴＭＲの抵抗値は低くなる。一方、記録層ＲＬの磁化方向が固定層ＦＬの磁化方向と反平行であれば、磁気抵抗素子ＴＭＲの抵抗値は高くなる。したがって、記録層ＲＬの２値状態は、磁気抵抗素子ＴＭＲの抵抗値の大小に反映されて外部に読み出される。このようにして、磁気抵抗素子ＴＭＲに記憶されている情報（データ）を読み出すことができる。このようなメモリセルをマトリクス状に配置することにより、大容量のＭＲＡＭを実現することができる。   Next, the reading operation will be described. In the case of a read operation, the digit line DL is not involved, and a current flows as follows. That is, with the access transistor ATR turned on, current is applied to the bit line BL → the magnetoresistive element TMR → the lower electrode BE → the plug PLG4 → the wiring L3 → the plug PLG3 → the wiring L2 → the plug PLG2 → the wiring L1 → the plug PLG1 → drain. A region (deep n-type impurity diffusion region NR (left)) → channel region → source region (deep n-type impurity diffusion region NR (right)) → source line (not shown) is supplied. Thereby, a change in the resistance value of the current flowing through the magnetoresistive element TMR is detected by a sense amplifier (not shown). At this time, if the magnetization direction of the recording layer RL is parallel to the magnetization direction of the fixed layer FL, the resistance value of the magnetoresistive element TMR becomes low. On the other hand, if the magnetization direction of the recording layer RL is antiparallel to the magnetization direction of the fixed layer FL, the resistance value of the magnetoresistive element TMR is high. Accordingly, the binary state of the recording layer RL is reflected to the magnitude of the resistance value of the magnetoresistive element TMR and read out to the outside. In this way, information (data) stored in the magnetoresistive element TMR can be read. By arranging such memory cells in a matrix, a large-capacity MRAM can be realized.

本実施の形態１におけるＭＲＡＭは上記のように構成されており、以下に、その特徴点について図３を参照しながら説明する。図３において、本実施の形態１におけるＭＲＡＭの第１特徴は、磁気抵抗素子ＴＭＲとデジット配線ＤＬとの間の距離を短縮した点にある。これにより、デジット配線ＤＬに流す書き換え電流を低減しても、磁気抵抗素子ＴＭＲに発生する磁場の大きさを確保できる。つまり、デジット配線ＤＬに流れる書き換え電流によって発生する磁場は、書き換え電流の流れる方向に対して右ねじの進む同心円状に発生する。そしてデジット配線ＤＬから距離が離れるほど磁場の大きさは小さくなる。言い換えれば、デジット配線ＤＬに近いほど磁場が大きくなる。したがって、本実施の形態１のように、デジット配線ＤＬと磁気抵抗素子ＴＭＲとの距離を近づけるように構成する場合、デジット配線ＤＬに流す書き換え電流の大きさを小さくしても、充分に磁気抵抗素子ＴＭＲに記憶されている情報を書き換えることができる。このことは、磁気抵抗素子ＴＭＲに記憶されている情報を書き換えるための書き換え電流を低減することができることを意味し、ＭＲＡＭの低消費電力化を推進することができることを意味している。   The MRAM in the first embodiment is configured as described above, and the characteristic points thereof will be described below with reference to FIG. In FIG. 3, the first feature of the MRAM in the first embodiment is that the distance between the magnetoresistive element TMR and the digit wiring DL is shortened. Thereby, the magnitude of the magnetic field generated in the magnetoresistive element TMR can be ensured even if the rewrite current flowing through the digit wiring DL is reduced. That is, the magnetic field generated by the rewrite current flowing through the digit wiring DL is generated in a concentric shape in which the right-hand thread advances in the direction in which the rewrite current flows. As the distance from the digit line DL increases, the magnitude of the magnetic field decreases. In other words, the closer to the digit wiring DL, the larger the magnetic field. Therefore, in the case where the distance between the digit wiring DL and the magnetoresistive element TMR is made close as in the first embodiment, even if the magnitude of the rewrite current flowing through the digit wiring DL is reduced, the magnetoresistance can be sufficiently achieved. Information stored in the element TMR can be rewritten. This means that the rewriting current for rewriting the information stored in the magnetoresistive element TMR can be reduced, which means that the reduction in power consumption of the MRAM can be promoted.

具体的に、通常のＭＲＡＭでは、下部電極ＢＥの底面とデジット配線ＤＬの上面との間の距離は２００ｎｍ程度であるが、本実施の形態１では、下部電極ＢＥの底面とデジット配線ＤＬの上面との間の距離を１００ｎｍ程度としている。これにより、デジット配線ＤＬと磁気抵抗素子ＴＭＲとの間の距離が約１／２となるので、同じ磁場を磁気抵抗素子ＴＭＲに発生させる場合、本実施の形態１におけるＭＲＡＭでは、発生する磁場Ｈと流す電流Ｉとの関係（Ｈ＝Ｉ／（２πｒ））から、デジット配線ＤＬに流す書き換え電流を約半分に低減することができる。   Specifically, in a normal MRAM, the distance between the bottom surface of the lower electrode BE and the upper surface of the digit wiring DL is about 200 nm. In the first embodiment, the bottom surface of the lower electrode BE and the upper surface of the digit wiring DL are used. The distance between is about 100 nm. As a result, the distance between the digit line DL and the magnetoresistive element TMR becomes approximately ½. Therefore, when the same magnetic field is generated in the magnetoresistive element TMR, the magnetic field H generated in the MRAM according to the first embodiment. From the relationship with the current I flowing (H = I / (2πr)), the rewriting current flowing through the digit wiring DL can be reduced to about half.

さらに、本実施の形態１の第２特徴は、デジット配線ＤＬを、強磁性体膜を含むクラッド配線構造としている点にある。これにより、デジット配線ＤＬに書き換え電流を流すことにより発生する磁場を効率よく磁気抵抗素子ＴＭＲに集めることができる。この結果、磁気抵抗素子ＴＭＲに記憶されている情報を書き換える磁場を発生するために、デジット配線ＤＬに流す書き換え電流の大きさを低減することができる。つまり、本実施の形態１におけるＭＲＡＭでは、磁気抵抗素子ＴＭＲとデジット配線ＤＬとの間の距離を短縮する第１特徴点と、デジット配線ＤＬをクラッド配線構造とする第２特徴点の相乗効果により、書き換え電流の低減を図ることができるという顕著な効果が得られる。   Further, the second feature of the first embodiment is that the digit wiring DL has a clad wiring structure including a ferromagnetic film. Thereby, the magnetic field generated by flowing the rewrite current through the digit wiring DL can be efficiently collected in the magnetoresistive element TMR. As a result, in order to generate a magnetic field for rewriting the information stored in the magnetoresistive element TMR, the magnitude of the rewrite current flowing through the digit wiring DL can be reduced. That is, in the MRAM according to the first embodiment, a synergistic effect of the first feature point that shortens the distance between the magnetoresistive element TMR and the digit wiring DL and the second feature point that uses the digit wiring DL as a clad wiring structure. Thus, a remarkable effect that the rewriting current can be reduced is obtained.

このような構造を実現するためには、ＭＲＡＭの製造方法を工夫する必要がある。このことについて説明する。すなわち、単純に従来から使用されているＭＲＡＭの製造方法を使用する場合には、本実施の形態１におけるＭＲＡＭを製造することが困難になることについて図面を参照しながら説明する。   In order to realize such a structure, it is necessary to devise an MRAM manufacturing method. This will be described. That is, it will be described with reference to the drawings that it becomes difficult to manufacture the MRAM according to the first embodiment when a conventional MRAM manufacturing method is used.

まず、図６に示すように、例えば、ダマシン法を使用することにより、層間絶縁膜ＩＬ３に配線Ｌ３およびデジット配線ＤＬを形成する。このとき、配線Ｌ３およびデジット配線ＤＬは、バリア導体膜ＢＣＦ４と銅膜ＣＦ３の積層膜から形成されている。そして、配線Ｌ３およびデジット配線ＤＬを構成するバリア導体膜ＢＣＦ４は、強磁性体膜を含む膜から形成されている。したがって、デジット配線ＤＬはクラッド配線構造をしているということができる。   First, as shown in FIG. 6, the wiring L3 and the digit wiring DL are formed in the interlayer insulating film IL3 by using, for example, a damascene method. At this time, the wiring L3 and the digit wiring DL are formed of a laminated film of the barrier conductor film BCF4 and the copper film CF3. The barrier conductor film BCF4 constituting the wiring L3 and the digit wiring DL is formed of a film including a ferromagnetic film. Therefore, it can be said that the digit wiring DL has a clad wiring structure.

次に、銅膜ＣＦ３を埋め込んだデジット配線ＤＬと、その後、デジット配線ＤＬ上に形成されるバリア絶縁膜との密着性を向上させるためにプラズマ処理を実施する。このプラズマ処理は、通常、デジット配線ＤＬの表面に対して、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマを導入することにより行われる。このときのプラズマ処理は、チャンバ内の温度を約４００℃程度にして実施される。したがって、プラズマ処理で実施される約４００℃程度の熱処理によって、デジット配線（銅配線）を構成する銅原子が配線中で移動しやすくなり、粒界近傍で突起状の析出物（以下、ヒロックＨＲＫという）が発生しやすくなる。実際に、図７では、上述したプラズマ処理によって、銅配線から構成されるデジット配線ＤＬの表面（上面）に突起形状のヒロックＨＲＫが形成されている。   Next, a plasma treatment is performed in order to improve the adhesion between the digit wiring DL in which the copper film CF3 is embedded and the barrier insulating film formed on the digit wiring DL. This plasma treatment is usually performed by introducing plasma of ammonia gas or a mixed gas of ammonia gas and nitrogen gas to the surface of the digit wiring DL. At this time, the plasma treatment is performed at a temperature in the chamber of about 400.degree. Therefore, the heat treatment of about 400 ° C. performed by the plasma treatment makes it easy for copper atoms constituting the digit wiring (copper wiring) to move in the wiring, and the projection precipitate (hereinafter referred to as hillock HRK) near the grain boundary. Is likely to occur. Actually, in FIG. 7, a hillock HRK having a protruding shape is formed on the surface (upper surface) of the digit wiring DL composed of the copper wiring by the plasma treatment described above.

続いて、図８に示すように、ヒロックＨＲＫが形成されたデジット配線ＤＬ上を含む層間絶縁膜ＩＬ３上にバリア絶縁膜ＢＩＦ４を形成し、このバリア絶縁膜ＢＩＦ４上に層間絶縁膜ＩＬ４を形成する。このとき、ヒロックＨＲＫが形成されているデジット配線ＤＬ上に形成されているバリア絶縁膜ＢＩＦ４および層間絶縁膜ＩＬ４は、ヒロックＨＲＫの突起形状が反映されることになる。   Subsequently, as shown in FIG. 8, a barrier insulating film BIF4 is formed on the interlayer insulating film IL3 including the digit wiring DL on which the hillock HRK is formed, and the interlayer insulating film IL4 is formed on the barrier insulating film BIF4. . At this time, the barrier insulating film BIF4 and the interlayer insulating film IL4 formed on the digit wiring DL in which the hillock HRK is formed reflect the protrusion shape of the hillock HRK.

そして、図９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ４およびバリア絶縁膜ＢＩＦ４を貫通して配線Ｌ３の表面に達するビアホールＶ３を形成する。その後、図１０に示すように、ビアホールＶ３内を含む層間絶縁膜ＩＬ４上にバリア導体膜ＢＣＦ５を形成し、このバリア導体膜ＢＣＦ５上にタングステン膜ＷＦ２を形成する。   Then, as shown in FIG. 9, by using the photolithography technique and the etching technique, the via hole V3 that penetrates the interlayer insulating film IL4 and the barrier insulating film BIF4 and reaches the surface of the wiring L3 is formed. Thereafter, as shown in FIG. 10, a barrier conductor film BCF5 is formed on the interlayer insulating film IL4 including the inside of the via hole V3, and a tungsten film WF2 is formed on the barrier conductor film BCF5.

次に、図１１に示すように、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法を使用することにより、層間絶縁膜ＩＬ４上に形成されている不要なタングステン膜ＷＦ２およびバリア導体膜ＢＣＦ５を除去する。これにより、配線Ｌ３と接続するプラグＰＬＧ４が形成される。同時に、デジット配線ＤＬの表面に形成されているヒロックＨＲＫが露出する。   Next, as shown in FIG. 11, by using a chemical mechanical polishing (CMP) method, an unnecessary tungsten film WF2 and barrier conductor film BCF5 formed on the interlayer insulating film IL4 are removed. Remove. Thereby, the plug PLG4 connected to the wiring L3 is formed. At the same time, the hillock HRK formed on the surface of the digit wiring DL is exposed.

すると、図１２に示すように、露出したヒロックＨＲＫから銅膜が溶解してデジット配線ＤＬ中に空洞欠陥ＤＦが生じる。そして、図１３に示すように、空洞欠陥ＤＦが生じたデジット配線ＤＬ上に磁気抵抗素子の下部電極ＢＥが形成される。この場合、空洞欠陥ＤＦが生じたデジット配線ＤＬの表面の凹凸（ラフネス）を反映して磁気抵抗素子の下部電極ＢＥが形成され、この下部電極ＢＥ上に固定層を介して配置されるトンネル絶縁膜もデジット配線ＤＬの凹凸が反映されてしまう。この結果、トンネル絶縁膜の均一性が劣化して磁気抵抗素子の抵抗値が変動してしまい、ＭＲＡＭの書き換え特性や読み出し特性が劣化してしまうのである。   Then, as shown in FIG. 12, the copper film is dissolved from the exposed hillock HRK, and a cavity defect DF is generated in the digit wiring DL. Then, as shown in FIG. 13, the lower electrode BE of the magnetoresistive element is formed on the digit wiring DL in which the cavity defect DF has occurred. In this case, the lower electrode BE of the magnetoresistive element is formed reflecting the unevenness (roughness) of the surface of the digit wiring DL in which the cavity defect DF has occurred, and tunnel insulation is arranged on the lower electrode BE via a fixed layer. The film also reflects the unevenness of the digit wiring DL. As a result, the uniformity of the tunnel insulating film deteriorates and the resistance value of the magnetoresistive element fluctuates, so that the rewrite characteristics and read characteristics of the MRAM deteriorate.

このことから、デジット配線ＤＬの表面に対して、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施する場合、デジット配線ＤＬ上にヒロックＨＲＫが発生することを考慮して、バリア絶縁膜ＢＩＦ４上に形成される層間絶縁膜ＩＬ４の膜厚を厚くする必要がある。つまり、層間絶縁膜ＩＬ４を厚くすることにより、層間絶縁膜ＩＬ４に対してＣＭＰ処理を実施してもヒロックＨＲＫが露出しないようにする必要がある。このことは、デジット配線ＤＬと層間絶縁膜ＩＬ４上に形成される磁気抵抗素子との間の距離が大きくなることを意味し、デジット配線ＤＬを流れる書き換え電流の低減を図ることができなくなることを意味する。   Therefore, in the case where plasma processing is performed on the surface of the digit wiring DL with ammonia gas or a mixed gas of ammonia gas and nitrogen gas, a barrier is taken into consideration that hillock HRK is generated on the digit wiring DL. It is necessary to increase the film thickness of the interlayer insulating film IL4 formed over the insulating film BIF4. In other words, it is necessary to increase the thickness of the interlayer insulating film IL4 so that the hillock HRK is not exposed even if the CMP process is performed on the interlayer insulating film IL4. This means that the distance between the digit line DL and the magnetoresistive element formed on the interlayer insulating film IL4 becomes large, and it becomes impossible to reduce the rewrite current flowing through the digit line DL. means.

さらに、デジット配線ＤＬをクラッド配線構造から構成する場合には、上述したアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理によって、メモリセル間で書き換え電流にばらつきが生じる問題点も発生する。例えば、クラッド配線構造の一例として、バリア導体膜ＢＣＦ４に含まれる強磁性体膜をＮｉＦｅ合金から形成する場合、上述したアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理により、ＮｉＦｅ合金の一部が窒化され、例えば、強磁性体膜がＮｉＦｅ合金とＮｉＦｅＮ合金が混在することになる。このＮｉＦｅＮ合金が形成される割合は、通常、複数のデジット配線ＤＬごとに異なると考えられる。このため、複数のデジット配線ＤＬに同じ書き換え電流を流しても、デジット配線ＤＬ中の強磁性体膜の窒化されている割合が異なることから、各メモリセルに供給される磁場も異なることになる。このことは、各メモリセルに記憶されている情報を書き換えるために必要な磁場を与えるために、各デジット配線ＤＬに流す書き換え電流が異なることを意味する。つまり、複数のメモリセル間で書き換え電流にばらつきが生じてしまうのである。   Further, when the digit wiring DL is formed of a clad wiring structure, there arises a problem that the rewriting current varies among the memory cells due to the above-described plasma processing using the ammonia gas or the mixed gas of ammonia gas and nitrogen gas. . For example, as an example of the clad wiring structure, when the ferromagnetic film included in the barrier conductor film BCF4 is formed from a NiFe alloy, the plasma treatment with the above-described ammonia gas or a mixed gas of ammonia gas and nitrogen gas can be used. A part is nitrided, and for example, a ferromagnetic film is a mixture of NiFe alloy and NiFeN alloy. The rate at which this NiFeN alloy is formed is usually considered to be different for each of the plurality of digit wirings DL. For this reason, even if the same rewrite current is applied to the plurality of digit wirings DL, the magnetic film supplied to each memory cell is different because the ratio of nitriding of the ferromagnetic film in the digit wiring DL is different. . This means that the rewriting currents flowing through the digit wirings DL are different in order to give a magnetic field necessary for rewriting the information stored in each memory cell. That is, the rewrite current varies among a plurality of memory cells.

このように、通常の銅膜ＣＦ３を形成した後、銅膜ＣＦ３とバリア絶縁膜ＢＩＦ４との密着性を向上させるために行なわれるアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を、そのまま、クラッド配線構造をしているデジット配線ＤＬに適用する場合、ＭＲＡＭの書き換え電流の低減だけでなく、書き換え電流のメモリセル間でのばらつきを抑制することも困難になる。   Thus, after forming the normal copper film CF3, plasma treatment with ammonia gas or a mixed gas of ammonia gas and nitrogen gas, which is performed to improve the adhesion between the copper film CF3 and the barrier insulating film BIF4, When applied as it is to the digit wiring DL having the clad wiring structure, it becomes difficult not only to reduce the rewriting current of the MRAM but also to suppress the variation of the rewriting current between the memory cells.

つまり、クラッド配線構造をしているデジット配線ＤＬを形成した後、通常行なわれるバリア絶縁膜との密着性を向上するためのアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施すると、本実施の形態１のようなＭＲＡＭ構造を実現することが困難になるのである。具体的には、デジット配線ＤＬを形成した後、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施する場合には、磁気抵抗素子の特性を維持するために、デジット配線ＤＬと磁気抵抗素子との間の距離を大きくとる必要がある。さらに、デジット配線ＤＬをクラッド配線構造とする場合、上述したプラズマ処理を実施すると、メモリセル間で書き換え電流のばらつきが生じてしまい、ＭＲＡＭの特性が劣化することになる。   In other words, after forming the digit wiring DL having a clad wiring structure, when performing plasma treatment with ammonia gas or a mixed gas of ammonia gas and nitrogen gas for improving the adhesion with the barrier insulating film, which is usually performed, Therefore, it is difficult to realize the MRAM structure as in the first embodiment. Specifically, after the digit wiring DL is formed, when plasma processing is performed using ammonia gas or a mixed gas of ammonia gas and nitrogen gas, the digit wiring DL It is necessary to increase the distance from the magnetoresistive element. Further, when the digit wiring DL has a clad wiring structure, if the above-described plasma treatment is performed, the rewriting current varies among the memory cells, and the characteristics of the MRAM deteriorate.

したがって、磁気抵抗素子ＴＭＲとデジット配線ＤＬとの間の距離を短縮する第１特徴点と、デジット配線ＤＬをクラッド配線構造とする第２特徴点とを備える本実施の形態１におけるＭＲＡＭを製造するには工夫を施す必要があることがわかる。以下では、この工夫を施した本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。   Therefore, the MRAM according to the first embodiment including the first feature point that shortens the distance between the magnetoresistive element TMR and the digit line DL and the second feature point that uses the digit line DL as a clad wiring structure is manufactured. It can be seen that there is a need to devise. Below, the manufacturing method of the semiconductor device according to the first embodiment to which this device is applied will be described with reference to the drawings.

まず、図１４に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。   First, as shown in FIG. 14, a semiconductor substrate 1S made of a silicon single crystal into which a p-type impurity such as boron (B) is introduced is prepared. At this time, the semiconductor substrate 1S is in a state of a substantially wafer-shaped semiconductor wafer. Then, an element isolation region STI for isolating elements is formed in the semiconductor substrate 1S. The element isolation region STI is provided to prevent the elements from interfering with each other. This element isolation region STI can be formed by using, for example, a LOCOS (local Oxidation of silicon) method or an STI (shallow trench isolation) method. For example, in the STI method, the element isolation region is formed as follows. That is, the element isolation trench is formed in the semiconductor substrate 1S by using the photolithography technique and the etching technique. Then, a silicon oxide film is formed on the semiconductor substrate so as to fill the element isolation trench, and then an unnecessary silicon oxide film formed on the semiconductor substrate is formed by chemical mechanical polishing (CMP). Remove. As a result, the element isolation region STI in which the silicon oxide film is buried only in the element isolation trench can be formed.

次に、素子分離領域ＳＴＩで分離された活性領域に不純物を導入してｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。   Next, an impurity is introduced into the active region isolated by the element isolation region STI to form a p-type well PWL. The p-type well PWL is formed by introducing a p-type impurity such as boron into the semiconductor substrate 1S by ion implantation.

続いて、ｐ型ウェルＰＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。   Subsequently, a semiconductor region for channel formation (not shown) is formed in the surface region of the p-type well PWL. This channel forming semiconductor region is formed to adjust the threshold voltage for forming the channel.

次に、図１５に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。 Next, as shown in FIG. 15, a gate insulating film GOX is formed on the semiconductor substrate 1S. The gate insulating film GOX is formed of, for example, a silicon oxide film, and can be formed using, for example, a thermal oxidation method. However, the gate insulating film GOX is not limited to the silicon oxide film and can be variously changed. For example, the gate insulating film GOX may be a silicon oxynitride film (SiON). That is, a structure in which nitrogen is segregated at the interface between the gate insulating film GOX and the semiconductor substrate 1S may be employed. The silicon oxynitride film has a higher effect of suppressing generation of interface states in the film and reducing electron traps than the silicon oxide film. Therefore, the hot carrier resistance of the gate insulating film GOX can be improved, and the insulation resistance can be improved. In addition, the silicon oxynitride film is less likely to penetrate impurities than the silicon oxide film. For this reason, by using a silicon oxynitride film as the gate insulating film GOX, it is possible to suppress a variation in threshold voltage due to diffusion of impurities in the gate electrode toward the semiconductor substrate 1S. For example, the silicon oxynitride film may be formed by heat-treating the semiconductor substrate 1S in an atmosphere containing nitrogen such as NO, NO 2, or NH 3 . Further, after forming a gate insulating film GOX made of a silicon oxide film on the surface of the semiconductor substrate 1S, the semiconductor substrate 1S is heat-treated in an atmosphere containing nitrogen, and nitrogen is segregated at the interface between the gate insulating film GOX and the semiconductor substrate 1S. The same effect can be obtained also by making it.

また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。   Further, the gate insulating film GOX may be formed of a high dielectric constant film having a dielectric constant higher than that of a silicon oxide film, for example. Conventionally, a silicon oxide film has been used as the gate insulating film GOX from the viewpoint of high insulation resistance and excellent electrical and physical stability at the silicon-silicon oxide interface. However, with the miniaturization of elements, the thickness of the gate insulating film GOX is required to be extremely thin. When such a thin silicon oxide film is used as the gate insulating film GOX, a so-called tunnel current is generated in which electrons flowing through the channel of the MISFET tunnel through the barrier formed by the silicon oxide film and flow to the gate electrode.

そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。   Therefore, by using a material having a dielectric constant higher than that of the silicon oxide film, a high dielectric constant film capable of increasing the physical film thickness even when the capacitance is the same has been used. According to the high dielectric constant film, since the physical film thickness can be increased even if the capacitance is the same, the leakage current can be reduced. In particular, the silicon nitride film is also a film having a higher dielectric constant than the silicon oxide film, but in the first embodiment, it is desirable to use a high dielectric constant film having a higher dielectric constant than the silicon nitride film.

例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。 For example, a hafnium oxide film (HfO 2 film), which is one of hafnium oxides, is used as a high dielectric constant film having a dielectric constant higher than that of a silicon nitride film, but instead of the hafnium oxide film, an HfAlO film (hafnium film) Other hafnium-based insulating films such as aluminate film), HfON film (hafnium oxynitride film), HfSiO film (hafnium silicate film), and HfSiON film (hafnium silicon oxynitride film) can also be used. Further, a hafnium-based insulating film in which an oxide such as tantalum oxide, niobium oxide, titanium oxide, zirconium oxide, lanthanum oxide, or yttrium oxide is introduced into these hafnium-based insulating films can also be used. Since the hafnium-based insulating film has a dielectric constant higher than that of the silicon oxide film or the silicon oxynitride film, like the hafnium oxide film, the same effect as that obtained when the hafnium oxide film is used can be obtained.

続いて、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦを形成する。ポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、アクセストランジスタ形成領域に形成されているポリシリコン膜ＰＦ中にリンや砒素などのｎ型不純物を導入する。   Subsequently, a polysilicon film PF is formed on the gate insulating film GOX. The polysilicon film PF can be formed using, for example, a CVD method. Then, an n-type impurity such as phosphorus or arsenic is introduced into the polysilicon film PF formed in the access transistor formation region using a photolithography technique and an ion implantation method.

次に、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦを加工して、ゲート電極Ｇを形成する。   Next, the polysilicon film PF is processed by etching using the patterned resist film as a mask to form the gate electrode G.

ここで、ゲート電極Ｇには、ポリシリコン膜ＰＦ中にｎ型不純物が導入されている。このため、ゲート電極Ｇの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、アクセストランジスタのしきい値電圧を低減することができる。   Here, n-type impurities are introduced into the gate electrode G in the polysilicon film PF. Therefore, the work function value of the gate electrode G can be set to a value in the vicinity of the conduction band of silicon (4.15 eV), so that the threshold voltage of the access transistor can be reduced.

続いて、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇに整合した浅いｎ型不純物拡散領域ＥＸを形成する。浅いｎ型不純物拡散領域ＥＸは、半導体領域である。   Subsequently, as shown in FIG. 16, a shallow n-type impurity diffusion region EX aligned with the gate electrode G is formed by using a photolithography technique and an ion implantation method. The shallow n-type impurity diffusion region EX is a semiconductor region.

次に、半導体基板１Ｓ上に酸化シリコン膜および窒化シリコン膜からなる積層膜を形成する。酸化シリコン膜および窒化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜および窒化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇの側壁に形成する。サイドウォールＳＷは、酸化シリコン膜と窒化シリコン膜の積層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜の単層膜や酸化シリコン膜の単層膜からなるサイドウォールＳＷを形成してもよい。   Next, a laminated film made of a silicon oxide film and a silicon nitride film is formed on the semiconductor substrate 1S. The silicon oxide film and the silicon nitride film can be formed using, for example, a CVD method. Then, the sidewall SW is formed on the side wall of the gate electrode G by anisotropically etching the silicon oxide film and the silicon nitride film. The sidewall SW is formed from a laminated film of a silicon oxide film and a silicon nitride film. However, the sidewall SW is not limited to this. May be formed.

続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォールＳＷに整合した深いｎ型不純物拡散領域ＮＲを形成する。深いｎ型不純物拡散領域ＮＲは、半導体領域である。この深いｎ型不純物拡散領域ＮＲと浅いｎ型不純物拡散領域ＥＸによってソース領域が形成される。同様に、深いｎ型不純物拡散領域ＮＲと浅いｎ型不純物拡散領域ＥＸによってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域ＥＸと深いｎ型不純物拡散領域ＮＲで形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。   Subsequently, a deep n-type impurity diffusion region NR aligned with the sidewall SW is formed by using a photolithography technique and an ion implantation method. The deep n-type impurity diffusion region NR is a semiconductor region. A source region is formed by the deep n-type impurity diffusion region NR and the shallow n-type impurity diffusion region EX. Similarly, a drain region is formed by the deep n-type impurity diffusion region NR and the shallow n-type impurity diffusion region EX. By forming the source region and the drain region with the shallow n-type impurity diffusion region EX and the deep n-type impurity diffusion region NR as described above, the source region and the drain region can have an LDD (Lightly Doped Drain) structure.

このようにして、深いｎ型不純物拡散領域ＮＲを形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。   Thus, after forming the deep n-type impurity diffusion region NR, a heat treatment at about 1000 ° C. is performed. Thereby, the introduced impurities are activated.

その後、図１７に示すように、半導体基板１Ｓ上にコバルト膜を形成する。このとき、ゲート電極Ｇに直接接するようにコバルト膜が形成される。同様に、深いｎ型不純物拡散領域ＮＲにもコバルト膜が直接接する。   Thereafter, as shown in FIG. 17, a cobalt film is formed on the semiconductor substrate 1S. At this time, a cobalt film is formed so as to be in direct contact with the gate electrode G. Similarly, the cobalt film is also in direct contact with the deep n-type impurity diffusion region NR.

コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極Ｇを構成するポリシリコン膜ＰＦとコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇはポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、ゲート電極Ｇの低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域ＮＲの表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、深いｎ型不純物拡散領域ＮＲにおいても低抵抗化を図ることができる。   The cobalt film can be formed using, for example, a sputtering method. Then, after forming the cobalt film, heat treatment is performed to cause the polysilicon film PF constituting the gate electrode G to react with the cobalt film, thereby forming the cobalt silicide film CS. As a result, the gate electrode G has a laminated structure of the polysilicon film PF and the cobalt silicide film CS. The cobalt silicide film CS is formed to reduce the resistance of the gate electrode G. Similarly, by the above-described heat treatment, the silicon silicide film reacts with the surface of the deep n-type impurity diffusion region NR to form the cobalt silicide film CS. For this reason, it is possible to reduce the resistance even in the deep n-type impurity diffusion region NR.

そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜、チタンシリサイド膜、あるいは、プラチナシリサイド膜を形成するようにしてもよい。以上のようにして、半導体基板１Ｓ上にアクセストランジスタＡＴＲを形成することができる。   Then, the unreacted cobalt film is removed from the semiconductor substrate 1S. In the first embodiment, the cobalt silicide film CS is formed. However, for example, a nickel silicide film, a titanium silicide film, or a platinum silicide film is formed instead of the cobalt silicide film CS. It may be. As described above, the access transistor ATR can be formed on the semiconductor substrate 1S.

続いて、図１８に示すように、アクセストランジスタＡＴＲを形成した半導体基板１Ｓ上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、アクセストランジスタＡＴＲを覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。なお、オゾンＴＥＯＳ膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。   Subsequently, as shown in FIG. 18, a contact interlayer insulating film CIL is formed on the semiconductor substrate 1S on which the access transistor ATR is formed. Contact interlayer insulating film CIL is formed to cover access transistor ATR. Specifically, the contact interlayer insulating film CIL includes, for example, an ozone TEOS film formed by a thermal CVD method using ozone and TEOS as raw materials, and a plasma TEOS film formed by a plasma CVD method using TEOS as raw materials. And a laminated film. Note that an etching stopper film made of, for example, a silicon nitride film may be formed under the ozone TEOS film.

コンタクト層間絶縁膜ＣＩＬをＴＥＯＳ膜から形成する理由は、ＴＥＯＳ膜が下地段差に対する被覆性のよい膜であるからである。コンタクト層間絶縁膜ＣＩＬを形成する下地は、半導体基板１ＳにアクセストランジスタＡＴＲが形成された凹凸のある状態である。つまり、半導体基板１ＳにアクセストランジスタＡＴＲが形成されているので、半導体基板１Ｓの表面にはゲート電極Ｇが形成されて凹凸のある下地となっている。したがって、凹凸のある段差に対して被覆性のよい膜でないと、微細な凹凸を埋め込むことができず、ボイドなどの発生原因となる。そこで、コンタクト層間絶縁膜ＣＩＬには、ＴＥＯＳ膜が使用される。なぜなら、ＴＥＯＳを原料とするＴＥＯＳ膜では、原料であるＴＥＯＳが酸化シリコン膜となる前に中間体を作り、成膜表面で移動しやすくなるため、下地段差に対する被覆性が向上するからである。   The reason for forming the contact interlayer insulating film CIL from the TEOS film is that the TEOS film is a film having a good coverage with respect to the base step. The base for forming the contact interlayer insulating film CIL is an uneven state in which the access transistor ATR is formed on the semiconductor substrate 1S. In other words, since the access transistor ATR is formed on the semiconductor substrate 1S, the gate electrode G is formed on the surface of the semiconductor substrate 1S to form an uneven base. Therefore, unless the film has a good coverage with respect to uneven steps, fine unevenness cannot be embedded, which causes generation of voids and the like. Therefore, a TEOS film is used as the contact interlayer insulating film CIL. This is because in the TEOS film using TEOS as a raw material, an intermediate is formed before TEOS as a raw material becomes a silicon oxide film, and it is easy to move on the film formation surface, so that the coverage with respect to the base step is improved.

次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴ１を形成する。このコンタクトホールＣＮＴ１は、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板１Ｓに形成されているアクセストランジスタＡＴＲのドレイン領域に達するように加工される。   Next, a contact hole CNT1 is formed in the contact interlayer insulating film CIL by using a photolithography technique and an etching technique. The contact hole CNT1 is processed so as to penetrate the contact interlayer insulating film CIL and reach the drain region of the access transistor ATR formed in the semiconductor substrate 1S.

続いて、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールＣＮＴ１に金属膜を埋め込むことによりプラグＰＬＧ１を形成する。具体的には、コンタクトホールＣＮＴ１を形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、スパッタリングを使用してバリア導体膜ＢＣＦ１となるチタン／窒化チタン膜（チタン膜とチタン膜上に形成された窒化チタン膜）を形成する。このチタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板１Ｓになされてダメージを与えることを防ぐためのものである。 Subsequently, a plug PLG1 is formed by embedding a metal film in the contact hole CNT1 formed in the contact interlayer insulating film CIL. Specifically, on the contact interlayer insulating film CIL in which the contact hole CNT1 is formed, for example, a titanium / titanium nitride film (titanium nitride formed on the titanium film and the titanium film) that becomes the barrier conductor film BCF1 by using sputtering. Film). This titanium / titanium nitride film is a film provided to prevent tungsten constituting the tungsten film from diffusing into silicon, and WF 6 (tungsten fluoride) at the time of forming the tungsten film is used. This is for preventing the fluorine attack from being applied to the contact interlayer insulating film CIL and the semiconductor substrate 1S in the CVD method for reduction treatment.

そして、チタン／窒化チタン膜上にタングステン膜ＷＦ１を形成する。これにより、コンタクトホールＣＮＴ１の内壁（側壁および底面）にバリア導体膜ＢＣＦ１が形成され、このバリア導体膜ＢＣＦ１上でコンタクトホールＣＮＴ１を埋め込むようにタングステン膜ＷＦ１が形成される。その後、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なバリア導体膜ＢＣＦ１およびタングステン膜ＷＦ１を、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、コンタクトホールＣＮＴ１内にだけ、バリア導体膜ＢＣＦ１とタングステン膜ＷＦ１を埋め込んだプラグＰＬＧ１を形成することができる。   Then, a tungsten film WF1 is formed on the titanium / titanium nitride film. As a result, the barrier conductor film BCF1 is formed on the inner wall (side wall and bottom surface) of the contact hole CNT1, and the tungsten film WF1 is formed on the barrier conductor film BCF1 so as to fill the contact hole CNT1. Thereafter, unnecessary barrier conductor film BCF1 and tungsten film WF1 formed on contact interlayer insulating film CIL are removed by a CMP (Chemical Mechanical Polishing) method. Thereby, the plug PLG1 in which the barrier conductor film BCF1 and the tungsten film WF1 are embedded only in the contact hole CNT1 can be formed.

続いて、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬの表面に対してプラズマ処理を実施する。具体的には、半導体基板１Ｓをチャンバ内に搬入し、アンモニアガス、あるいは、アンモニアガスと窒素ガスを含む混合ガスをチャンバ内に導入する。その後、チャンバ内の温度を約４００℃とし、チャンバ内に導入したアンモニアガス、あるいは、混合ガスをプラズマ化する。これにより、プラズマ化されたアンモニアガスや窒素ガスによって、コンタクト層間絶縁膜ＣＩＬの表面にプラズマ処理を施す。   Subsequently, plasma processing is performed on the surface of the contact interlayer insulating film CIL on which the plug PLG1 is formed. Specifically, the semiconductor substrate 1S is carried into the chamber, and ammonia gas or a mixed gas containing ammonia gas and nitrogen gas is introduced into the chamber. Thereafter, the temperature in the chamber is set to about 400 ° C., and the ammonia gas or mixed gas introduced into the chamber is turned into plasma. As a result, plasma processing is performed on the surface of the contact interlayer insulating film CIL with ammonia gas or nitrogen gas that has been converted to plasma.

その後、図１９に示すように、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、ＣＶＤ法を使用することにより、バリア絶縁膜ＢＩＦ１を形成し、このバリア絶縁膜ＢＩＦ１上に層間絶縁膜ＩＬ１を形成する。このバリア絶縁膜ＢＩＦ１は、例えば、ＳｉＮ膜（窒化シリコン膜）、ＳｉＯＮ膜（酸窒化シリコン膜）、ＳｉＣ膜（炭化シリコン膜）、ＳｉＣＮ膜（炭窒化シリコン膜）、ＳｉＣＯ膜のいずれかを含む膜から形成されている。また、層間絶縁膜ＩＬ１は、酸化シリコン膜や酸化シリコン膜よりも低誘電率である低誘電率膜から形成されている。具体的に層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜、ＨＳＱ（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、又は、水素含有シルセスキオキサン）膜、あるいは、ＭＳＱ（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜から構成されている。このとき、コンタクト層間絶縁膜ＣＩＬの表面に対して、アンモニアガスによるプラズマ処理が実施されているので、コンタクト層間絶縁膜ＣＩＬとバリア絶縁膜ＢＩＦ１の密着性が向上する。   Thereafter, as shown in FIG. 19, a barrier insulating film BIF1 is formed on the contact interlayer insulating film CIL on which the plug PLG1 is formed by using, for example, a CVD method, and the interlayer insulating film is formed on the barrier insulating film BIF1. IL1 is formed. The barrier insulating film BIF1 includes, for example, any of a SiN film (silicon nitride film), a SiON film (silicon oxynitride film), a SiC film (silicon carbide film), a SiCN film (silicon carbonitride film), or a SiCO film. It is formed from a film. The interlayer insulating film IL1 is formed of a silicon oxide film or a low dielectric constant film having a lower dielectric constant than that of the silicon oxide film. Specifically, the interlayer insulating film IL1 is, for example, an SiOC film, an HSQ (hydrogen silsesquioxane, a silicon oxide film having a Si—H bond or a hydrogen-containing silsesquioxane) film formed by a coating process, Alternatively, it is composed of an MSQ (methyl silsesquioxane, silicon oxide film having a Si—C bond or a carbon-containing silsesquioxane) film formed by a coating process, a TEOS film, a silicon oxide film, or a SiOF film. Has been. At this time, since the plasma treatment with ammonia gas is performed on the surface of the contact interlayer insulating film CIL, the adhesion between the contact interlayer insulating film CIL and the barrier insulating film BIF1 is improved.

そして、図２０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１およびバリア絶縁膜ＢＩＦ１を貫通する配線溝（トレンチ）ＷＤ１を形成する。この配線溝ＷＤ１は、層間絶縁膜ＩＬ１とバリア絶縁膜ＢＩＦ１を貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、配線溝ＷＤ１の底部でプラグＰＬＧ１の表面が露出することになる。   Then, as shown in FIG. 20, a wiring trench (trench) WD1 penetrating through the interlayer insulating film IL1 and the barrier insulating film BIF1 is formed by using a photolithography technique and an etching technique. The wiring trench WD1 is formed so as to penetrate the interlayer insulating film IL1 and the barrier insulating film BIF1 so that the bottom surface reaches the contact interlayer insulating film CIL. As a result, the surface of the plug PLG1 is exposed at the bottom of the wiring groove WD1.

その後、図２１に示すように、配線溝ＷＤ１を形成した層間絶縁膜ＩＬ１上にバリア導体膜ＢＣＦ２を形成する。具体的に、バリア導体膜ＢＣＦ２は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。言い換えれば、バリア導体膜ＢＣＦ２は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成することができる。   Thereafter, as shown in FIG. 21, a barrier conductor film BCF2 is formed on the interlayer insulating film IL1 in which the wiring groove WD1 is formed. Specifically, the barrier conductor film BCF2 includes tantalum (Ta), titanium (Ti), ruthenium (Ru), tungsten (W), manganese (Mn), and nitrides or silicides thereof, or a laminated film thereof. For example, it can be formed by using a sputtering method. In other words, the barrier conductor film BCF2 is any one of a metal material film made of a metal material of tantalum, titanium, ruthenium, or manganese, or a compound film of this metal material and any element of Si, N, O, or C. It can be formed from such a film.

続いて、配線溝ＷＤ１の内部および層間絶縁膜ＩＬ１上に形成されたバリア導体膜ＢＣＦ２上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ１を形成する。この銅膜ＣＦ１は、配線溝ＷＤ１に埋め込まれるように形成される。この銅膜ＣＦ１は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。   Subsequently, a seed film made of, for example, a thin copper film is formed by sputtering on the barrier conductor film BCF2 formed inside the wiring trench WD1 and on the interlayer insulating film IL1. Then, a copper film CF1 is formed by an electrolytic plating method using this seed film as an electrode. The copper film CF1 is formed so as to be embedded in the wiring groove WD1. The copper film CF1 is formed from a film mainly composed of copper, for example. Specifically, copper (Cu) or a copper alloy (copper (Cu) and aluminum (Al), magnesium (Mg), titanium (Ti), manganese (Mn), iron (Fe), zinc (Zn), zirconium ( Zr), niobium (Nb), molybdenum (Mo), ruthenium (Ru), palladium (Pd), silver (Ag), gold (Au), In (indium), alloys of lanthanoid metals, actinoid metals, etc.) It is formed.

次に、図２２に示すように、層間絶縁膜ＩＬ１上に形成された不要なバリア導体膜ＢＣＦ２および銅膜ＣＦ１をＣＭＰ法で除去する。これにより、配線溝ＷＤ１にバリア導体膜ＢＣＦ２と銅膜ＣＦ１を埋め込んだ配線Ｌ１を形成することができる。   Next, as shown in FIG. 22, unnecessary barrier conductor film BCF2 and copper film CF1 formed on interlayer insulating film IL1 are removed by CMP. Thereby, the wiring L1 in which the barrier conductor film BCF2 and the copper film CF1 are embedded in the wiring groove WD1 can be formed.

続いて、配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してプラズマ処理を実施する。具体的には、半導体基板１Ｓをチャンバ内に搬入し、アンモニアガス、あるいは、アンモニアガスと窒素ガスを含む混合ガスをチャンバ内に導入する。その後、チャンバ内の温度を約４００℃とし、チャンバ内に導入したアンモニアガス、あるいは、混合ガスをプラズマ化する。これにより、プラズマ化されたアンモニアガスや窒素ガスによって、層間絶縁膜ＩＬ１の表面にプラズマ処理を施す。   Subsequently, plasma processing is performed on the surface of the interlayer insulating film IL1 on which the wiring L1 is formed. Specifically, the semiconductor substrate 1S is carried into the chamber, and ammonia gas or a mixed gas containing ammonia gas and nitrogen gas is introduced into the chamber. Thereafter, the temperature in the chamber is set to about 400 ° C., and the ammonia gas or mixed gas introduced into the chamber is turned into plasma. As a result, plasma treatment is performed on the surface of the interlayer insulating film IL1 with ammonia gas or nitrogen gas that has been turned into plasma.

その後、図２３に示すように、配線Ｌ１を形成した層間絶縁膜ＩＬ１上に、例えば、ＣＶＤ法を使用することにより、バリア絶縁膜ＢＩＦ２を形成し、このバリア絶縁膜ＢＩＦ２上に層間絶縁膜ＩＬ２を形成する。このバリア絶縁膜ＢＩＦ２は、例えば、ＳｉＮ膜（窒化シリコン膜）、ＳｉＯＮ膜（酸窒化シリコン膜）、ＳｉＣ膜（炭化シリコン膜）、ＳｉＣＮ膜（炭窒化シリコン膜）、ＳｉＣＯ膜のいずれかを含む膜から形成されている。また、層間絶縁膜ＩＬ２は、酸化シリコン膜や酸化シリコン膜よりも低誘電率である低誘電率膜から形成されている。具体的に層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜、ＨＳＱ（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、又は、水素含有シルセスキオキサン）膜、あるいは、ＭＳＱ（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜から構成されている。このとき、層間絶縁膜ＩＬ１の表面に対して、アンモニアガスによるプラズマ処理が実施されているので、配線Ｌ１や層間絶縁膜ＩＬ１とバリア絶縁膜ＢＩＦ２の密着性が向上する。   Thereafter, as shown in FIG. 23, a barrier insulating film BIF2 is formed on the interlayer insulating film IL1 on which the wiring L1 is formed by using, for example, a CVD method, and the interlayer insulating film IL2 is formed on the barrier insulating film BIF2. Form. The barrier insulating film BIF2 includes, for example, any of a SiN film (silicon nitride film), a SiON film (silicon oxynitride film), a SiC film (silicon carbide film), a SiCN film (silicon carbonitride film), or a SiCO film. It is formed from a film. The interlayer insulating film IL2 is formed of a silicon oxide film or a low dielectric constant film having a lower dielectric constant than that of the silicon oxide film. Specifically, the interlayer insulating film IL1 is, for example, an SiOC film, an HSQ (hydrogen silsesquioxane, a silicon oxide film having a Si—H bond or a hydrogen-containing silsesquioxane) film formed by a coating process, Alternatively, it is composed of an MSQ (methyl silsesquioxane, silicon oxide film having a Si—C bond or a carbon-containing silsesquioxane) film formed by a coating process, a TEOS film, a silicon oxide film, or a SiOF film. Has been. At this time, since the plasma treatment with ammonia gas is performed on the surface of the interlayer insulating film IL1, the adhesion between the wiring L1, the interlayer insulating film IL1, and the barrier insulating film BIF2 is improved.

そして、図２４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２およびバリア絶縁膜ＢＩＦ２を貫通する配線溝（トレンチ）ＷＤ２とビアホールＶ１を形成する。この配線溝ＷＤ２とビアホールＶ１は、層間絶縁膜ＩＬ２とバリア絶縁膜ＢＩＦ２を貫通している。すなわち、ビアホールＶ１の底面で配線Ｌ１の表面が露出することになる。   Then, as shown in FIG. 24, a wiring trench (trench) WD2 and a via hole V1 penetrating the interlayer insulating film IL2 and the barrier insulating film BIF2 are formed by using a photolithography technique and an etching technique. The wiring trench WD2 and the via hole V1 pass through the interlayer insulating film IL2 and the barrier insulating film BIF2. That is, the surface of the wiring L1 is exposed at the bottom surface of the via hole V1.

その後、図２５に示すように、配線溝ＷＤ２とビアホールＶ１を形成した層間絶縁膜ＩＬ２上にバリア導体膜ＢＣＦ３を形成する。具体的に、バリア導体膜ＢＣＦ３は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。言い換えれば、バリア導体膜ＢＣＦ３は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成することができる。   Thereafter, as shown in FIG. 25, a barrier conductor film BCF3 is formed on the interlayer insulating film IL2 in which the wiring trench WD2 and the via hole V1 are formed. Specifically, the barrier conductor film BCF3 includes tantalum (Ta), titanium (Ti), ruthenium (Ru), tungsten (W), manganese (Mn), and nitrides or silicides thereof, or a laminated film thereof. For example, it can be formed by using a sputtering method. In other words, the barrier conductor film BCF3 is any one of a metal material film made of a metal material of tantalum, titanium, ruthenium, or manganese, or a compound film of this metal material and any element of Si, N, O, or C. It can be formed from such a film.

続いて、配線溝ＷＤ２とビアホールＶ１の内部および層間絶縁膜ＩＬ２上に形成されたバリア導体膜ＢＣＦ３上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ２を形成する。この銅膜ＣＦ２は、配線溝ＷＤ２とビアホールＶ１に埋め込まれるように形成される。この銅膜ＣＦ２は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。   Subsequently, a seed film made of a thin copper film, for example, is formed by sputtering on the barrier conductor film BCF3 formed inside the wiring trench WD2 and the via hole V1 and on the interlayer insulating film IL2. Then, a copper film CF2 is formed by an electrolytic plating method using this seed film as an electrode. The copper film CF2 is formed so as to be embedded in the wiring trench WD2 and the via hole V1. The copper film CF2 is formed from a film mainly composed of copper, for example. Specifically, copper (Cu) or a copper alloy (copper (Cu) and aluminum (Al), magnesium (Mg), titanium (Ti), manganese (Mn), iron (Fe), zinc (Zn), zirconium ( Zr), niobium (Nb), molybdenum (Mo), ruthenium (Ru), palladium (Pd), silver (Ag), gold (Au), In (indium), alloys of lanthanoid metals, actinoid metals, etc.) It is formed.

次に、図２６に示すように、層間絶縁膜ＩＬ２上に形成された不要なバリア導体膜ＢＣＦ３および銅膜ＣＦ２をＣＭＰ法で除去する。これにより、配線溝ＷＤ２にバリア導体膜ＢＣＦ３と銅膜ＣＦ２を埋め込んだ配線Ｌ２と、ビアホールＶ１にバリア導体膜ＢＣＦ３と銅膜ＣＦ２とを埋め込んだプラグＰＬＧ２を形成することができる。   Next, as shown in FIG. 26, unnecessary barrier conductor film BCF3 and copper film CF2 formed on interlayer insulating film IL2 are removed by CMP. Thereby, the wiring L2 in which the barrier conductor film BCF3 and the copper film CF2 are embedded in the wiring groove WD2, and the plug PLG2 in which the barrier conductor film BCF3 and the copper film CF2 are embedded in the via hole V1 can be formed.

続いて、配線Ｌ２を形成した層間絶縁膜ＩＬ２の表面に対してプラズマ処理を実施する。具体的には、半導体基板１Ｓをチャンバ内に搬入し、アンモニアガス、あるいは、アンモニアガスと窒素ガスを含む混合ガスをチャンバ内に導入する。その後、チャンバ内の温度を約４００℃とし、チャンバ内に導入したアンモニアガス、あるいは、混合ガスをプラズマ化する。これにより、プラズマ化されたアンモニアガスや窒素ガスによって、層間絶縁膜ＩＬ２の表面にプラズマ処理を施す。   Subsequently, plasma processing is performed on the surface of the interlayer insulating film IL2 on which the wiring L2 is formed. Specifically, the semiconductor substrate 1S is carried into the chamber, and ammonia gas or a mixed gas containing ammonia gas and nitrogen gas is introduced into the chamber. Thereafter, the temperature in the chamber is set to about 400 ° C., and the ammonia gas or mixed gas introduced into the chamber is turned into plasma. As a result, plasma treatment is performed on the surface of the interlayer insulating film IL2 with ammonia gas or nitrogen gas that has been converted into plasma.

その後、図２７に示すように、配線Ｌ２を形成した層間絶縁膜ＩＬ２上に、例えば、ＣＶＤ法を使用することにより、バリア絶縁膜ＢＩＦ３を形成し、このバリア絶縁膜ＢＩＦ３上に層間絶縁膜ＩＬ３を形成する。このバリア絶縁膜ＢＩＦ３は、例えば、ＳｉＮ膜（窒化シリコン膜）、ＳｉＯＮ膜（酸窒化シリコン膜）、ＳｉＣ膜（炭化シリコン膜）、ＳｉＣＮ膜（炭窒化シリコン膜）、ＳｉＣＯ膜のいずれかを含む膜から形成されている。また、層間絶縁膜ＩＬ３は、酸化シリコン膜や酸化シリコン膜よりも低誘電率である低誘電率膜から形成されている。具体的に層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜、ＨＳＱ（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、又は、水素含有シルセスキオキサン）膜、あるいは、ＭＳＱ（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜から構成されている。このとき、層間絶縁膜ＩＬ２の表面に対して、アンモニアガスによるプラズマ処理が実施されているので、配線Ｌ２や層間絶縁膜ＩＬ２とバリア絶縁膜ＢＩＦ３の密着性が向上する。   Thereafter, as shown in FIG. 27, a barrier insulating film BIF3 is formed on the interlayer insulating film IL2 on which the wiring L2 is formed by using, for example, a CVD method, and the interlayer insulating film IL3 is formed on the barrier insulating film BIF3. Form. The barrier insulating film BIF3 includes, for example, one of a SiN film (silicon nitride film), a SiON film (silicon oxynitride film), a SiC film (silicon carbide film), a SiCN film (silicon carbonitride film), and a SiCO film. It is formed from a film. The interlayer insulating film IL3 is formed of a silicon oxide film or a low dielectric constant film having a lower dielectric constant than that of the silicon oxide film. Specifically, the interlayer insulating film IL1 is, for example, an SiOC film, an HSQ (hydrogen silsesquioxane, a silicon oxide film having a Si—H bond or a hydrogen-containing silsesquioxane) film formed by a coating process, Alternatively, it is composed of an MSQ (methyl silsesquioxane, silicon oxide film having a Si—C bond or a carbon-containing silsesquioxane) film formed by a coating process, a TEOS film, a silicon oxide film, or a SiOF film. Has been. At this time, since the plasma treatment using ammonia gas is performed on the surface of the interlayer insulating film IL2, the adhesion between the wiring L2, the interlayer insulating film IL2, and the barrier insulating film BIF3 is improved.

そして、図２８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ３およびバリア絶縁膜ＢＩＦ３を貫通する配線溝（トレンチ）ＷＤ３とビアホールＶ２を形成する。この配線溝ＷＤ３とビアホールＶ２は、層間絶縁膜ＩＬ３とバリア絶縁膜ＢＩＦ３を貫通している。すなわち、ビアホールＶ２の底面で配線Ｌ２の表面が露出することになる。なお、ビアホールＶ２と接続する配線溝ＷＤ３と同層で、デジット配線用の配線溝ＷＤ３も形成される。   Then, as shown in FIG. 28, by using a photolithography technique and an etching technique, a wiring trench (trench) WD3 and a via hole V2 penetrating the interlayer insulating film IL3 and the barrier insulating film BIF3 are formed. The wiring trench WD3 and the via hole V2 penetrate the interlayer insulating film IL3 and the barrier insulating film BIF3. That is, the surface of the wiring L2 is exposed at the bottom surface of the via hole V2. A wiring groove WD3 for digit wiring is also formed in the same layer as the wiring groove WD3 connected to the via hole V2.

その後、図２９に示すように、配線溝ＷＤ３とビアホールＶ２を形成した層間絶縁膜ＩＬ３上にバリア導体膜ＢＣＦ４を形成する。具体的に、バリア導体膜ＢＣＦ４の構成は、上述した配線Ｌ２の一部や配線Ｌ１の一部を構成するバリア導体膜ＢＣＦ２やバリア導体膜ＢＣＦ３の構成と異なっている。すなわち、バリア導体膜ＢＣＦ４は、透磁率の高い強磁性体膜を含むように構成されている。例えば、バリア導体膜ＢＣＦ４は、窒化タンタル膜と、この窒化タンタル膜上に形成された第１タンタル膜と、第１タンタル膜上に形成された強磁性体膜と、強磁性体膜上に形成された第２タンタル膜とからなる積層膜から構成されている。ただし、バリア導体膜ＢＣＦ４を構成する強磁性体膜以外の膜は、タンタル膜、チタン膜、ルテニウム膜、タングステン膜、マンガン膜、あるいは、これらの窒化物膜や窒化珪化物膜のいずれかを含む膜から形成してもよい。   Thereafter, as shown in FIG. 29, a barrier conductor film BCF4 is formed on the interlayer insulating film IL3 in which the wiring trench WD3 and the via hole V2 are formed. Specifically, the configuration of the barrier conductor film BCF4 is different from the configurations of the barrier conductor film BCF2 and the barrier conductor film BCF3 that constitute part of the wiring L2 and part of the wiring L1 described above. That is, the barrier conductor film BCF4 is configured to include a ferromagnetic film having a high magnetic permeability. For example, the barrier conductor film BCF4 is formed on the tantalum nitride film, the first tantalum film formed on the tantalum nitride film, the ferromagnetic film formed on the first tantalum film, and the ferromagnetic film. And a laminated film made of the second tantalum film. However, the film other than the ferromagnetic film constituting the barrier conductor film BCF4 includes a tantalum film, a titanium film, a ruthenium film, a tungsten film, a manganese film, or any of these nitride films and nitride nitride films. You may form from a film | membrane.

バリア導体膜ＢＣＦ４に含まれる強磁性体膜は、例えば、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。   The ferromagnetic film included in the barrier conductor film BCF4 is, for example, a nickel film, an iron film, a cobalt film, or an alloy film made of an alloy of these films, or the nickel film, the iron film, the cobalt film, and The alloy film is formed so as to include any one of films in which any one element of chromium, molybdenum, aluminum, silicon, zirconium, and boron is added.

続いて、配線溝ＷＤ３とビアホールＶ２の内部および層間絶縁膜ＩＬ３上に形成されたバリア導体膜ＢＣＦ４上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ３を形成する。この銅膜ＣＦ３は、配線溝ＷＤ３とビアホールＶ２に埋め込まれるように形成される。この銅膜ＣＦ３は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。   Subsequently, a seed film made of, for example, a thin copper film is formed by sputtering on the barrier conductor film BCF4 formed inside the wiring trench WD3 and the via hole V2 and on the interlayer insulating film IL3. Then, a copper film CF3 is formed by an electrolytic plating method using this seed film as an electrode. The copper film CF3 is formed so as to be embedded in the wiring trench WD3 and the via hole V2. The copper film CF3 is formed from a film mainly composed of copper, for example. Specifically, copper (Cu) or a copper alloy (copper (Cu) and aluminum (Al), magnesium (Mg), titanium (Ti), manganese (Mn), iron (Fe), zinc (Zn), zirconium ( Zr), niobium (Nb), molybdenum (Mo), ruthenium (Ru), palladium (Pd), silver (Ag), gold (Au), In (indium), alloys of lanthanoid metals, actinoid metals, etc.) It is formed.

次に、図３０に示すように、層間絶縁膜ＩＬ３上に形成された不要なバリア導体膜ＢＣＦ４および銅膜ＣＦ３をＣＭＰ法で除去する。これにより、配線溝ＷＤ３にバリア導体膜ＢＣＦ４と銅膜ＣＦ３を埋め込んだ配線Ｌ３と、ビアホールＶ２にバリア導体膜ＢＣＦ４と銅膜ＣＦ３とを埋め込んだプラグＰＬＧ３を形成することができる。また、配線Ｌ３と同層で、配線溝ＷＤ３にバリア導体膜ＢＣＦ４と銅膜ＣＦ３を埋め込んだデジット配線ＤＬを形成することができる。本実施の形態１では、バリア導体膜ＢＣＦ４が強磁性体膜を含む構成となっているので、デジット配線ＤＬはクラッド配線構造となっている。   Next, as shown in FIG. 30, unnecessary barrier conductor film BCF4 and copper film CF3 formed on interlayer insulating film IL3 are removed by CMP. Thus, the wiring L3 in which the barrier conductor film BCF4 and the copper film CF3 are embedded in the wiring groove WD3, and the plug PLG3 in which the barrier conductor film BCF4 and the copper film CF3 are embedded in the via hole V2 can be formed. Further, the digit wiring DL can be formed in the same layer as the wiring L3, in which the barrier conductor film BCF4 and the copper film CF3 are embedded in the wiring groove WD3. In the first embodiment, since the barrier conductor film BCF4 includes a ferromagnetic film, the digit wiring DL has a cladding wiring structure.

続いて、配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３の表面に対してプラズマ処理を実施する。このプラズマ処理に本実施の形態１の特徴がある。以下に、本実施の形態１の特徴であるプラズマ処理について説明する。   Subsequently, plasma treatment is performed on the surface of the interlayer insulating film IL3 on which the wiring L3 and the digit wiring DL are formed. This plasma processing has the characteristics of the first embodiment. Hereinafter, the plasma processing which is a feature of the first embodiment will be described.

まず、半導体基板１Ｓをチャンバ内に搬入し、窒素を含有する分子と窒素を含有しない不活性分子とからなる混合ガスをチャンバ内に導入する。このとき、窒素を含有する分子の流量よりも窒素を含有しない不活性分子の流量が多い条件で、混合ガスを導入し、混合ガスをプラズマ化してプラズマ処理を実施する。   First, the semiconductor substrate 1S is carried into the chamber, and a mixed gas composed of molecules containing nitrogen and inert molecules not containing nitrogen is introduced into the chamber. At this time, the mixed gas is introduced under the condition that the flow rate of the inert molecules not containing nitrogen is larger than the flow rate of the molecules containing nitrogen, and the plasma treatment is performed by converting the mixed gas into plasma.

具体的には、窒素を含有する分子としてアンモニアガスを使用し、窒素を含有しない不活性分子として水素ガス、ヘリウム、あるいは、アルゴンを使用する。そして、窒素を含有しない不活性分子（水素ガス、ヘリウム、アルゴン）の流量に対する窒素を含有する分子（アンモニアガス）の流量が２％以下となるようにしてチャンバ内に混合ガスを導入する。このとき実施されるプラズマ処理の条件は、チャンバ内に圧力が５６０Ｐａ、処理時間が２０秒および電力が１５０Ｗとなっている。さらに、このプラズマ処理は、チャンバ内の温度が約２８０℃で実施される。   Specifically, ammonia gas is used as a molecule containing nitrogen, and hydrogen gas, helium, or argon is used as an inert molecule not containing nitrogen. Then, the mixed gas is introduced into the chamber such that the flow rate of the molecule containing nitrogen (ammonia gas) with respect to the flow rate of the inert molecule not containing nitrogen (hydrogen gas, helium, argon) is 2% or less. The conditions for the plasma processing performed at this time are a pressure of 560 Pa in the chamber, a processing time of 20 seconds, and a power of 150 W. Further, this plasma treatment is performed at a temperature in the chamber of about 280 ° C.

このプラズマ処理の利点について説明する。第１の利点は、プラズマ処理の温度が２８０℃であり、アンモニアガスを単独で使用する従来のプラズマ処理の温度（約４００℃）に比べて温度が低くなっている点である。これにより、銅配線から構成されているデジット配線ＤＬの表面にプラズマ処理による熱負荷でヒロックが発生することを抑制できる。つまり、本実施の形態１におけるプラズマ処理では、処理温度を２８０℃程度に低くすることができるため、デジット配線ＤＬの表面にヒロックが発生することを抑制できるのである。なぜなら、ヒロックはプラズマ処理による処理温度が高くなるほど発生しやすい性質を有しているからである。このように本実施の形態１では、デジット配線ＤＬにヒロックが発生することを抑制できるので、デジット配線ＤＬ上に層間絶縁膜を形成し、この層間絶縁膜に対してＣＭＰ処理を実施した場合にヒロックが露出することを抑制できる。これは、ヒロックが露出することによる空洞欠陥の発生を抑制できることを意味する。   The advantages of this plasma treatment will be described. The first advantage is that the temperature of the plasma processing is 280 ° C., which is lower than the temperature of the conventional plasma processing (about 400 ° C.) using ammonia gas alone. Thereby, it can suppress that hillock generate | occur | produces on the surface of the digit wiring DL comprised from the copper wiring by the thermal load by plasma processing. That is, in the plasma processing in the first embodiment, the processing temperature can be lowered to about 280 ° C., so that generation of hillocks on the surface of the digit wiring DL can be suppressed. This is because hillocks tend to be generated as the processing temperature by plasma processing increases. As described above, according to the first embodiment, generation of hillocks in the digit wiring DL can be suppressed. Therefore, when an interlayer insulating film is formed on the digit wiring DL and CMP processing is performed on the interlayer insulating film. Exposure of hillocks can be suppressed. This means that generation of cavity defects due to exposure of hillocks can be suppressed.

空洞欠陥が生じる場合、空洞欠陥が形成されたデジット配線ＤＬ上に磁気抵抗素子の下部電極が形成されることになる。この場合、空洞欠陥が生じたデジット配線の表面の凹凸（ラフネス）を反映して磁気抵抗素子の下部電極が形成される。この結果、下部電極上に固定層を介して配置されるトンネル絶縁膜もデジット配線ＤＬの凹凸が反映されてしまう。このため、トンネル絶縁膜の均一性が劣化して磁気抵抗素子の抵抗値が変動してしまい、ＭＲＡＭの書き換え特性や読み出し特性が劣化してしまう。   When a cavity defect occurs, the lower electrode of the magnetoresistive element is formed on the digit wiring DL in which the cavity defect is formed. In this case, the lower electrode of the magnetoresistive element is formed reflecting the unevenness (roughness) of the surface of the digit wiring where the cavity defect has occurred. As a result, the unevenness of the digit wiring DL is also reflected in the tunnel insulating film disposed on the lower electrode via the fixed layer. For this reason, the uniformity of the tunnel insulating film deteriorates and the resistance value of the magnetoresistive element fluctuates, so that the rewrite characteristics and read characteristics of the MRAM deteriorate.

これに対し、本実施の形態１では、上述したように、空洞欠陥の発生を抑制することができるので、デジット配線ＤＬ上の平坦性を確保することができる。このことから、磁気抵抗素子を構成するトンネル絶縁膜の均一性を維持することができ、ＭＲＡＭの書き換え特性や読み出し特性の劣化を防止することができる。したがって、本実施の形態１では、デジット配線ＤＬ上の平坦性を確保することができ、ＭＲＡＭの特性劣化を抑制できることから、デジット配線ＤＬと磁気抵抗素子との間の距離を近づけることができる。このことは、デジット配線ＤＬを流れる書き換え電流を低減できることを意味している。したがって、本実施の形態１におけるプラズマ処理を実施することにより、デジット配線ＤＬの上面と磁気抵抗素子の下部電極の底面との間の距離を１００ｎｍ以下とする構造を実現することができる。   On the other hand, in the first embodiment, as described above, since the generation of the cavity defect can be suppressed, the flatness on the digit wiring DL can be ensured. Therefore, the uniformity of the tunnel insulating film constituting the magnetoresistive element can be maintained, and deterioration of the rewrite characteristics and read characteristics of the MRAM can be prevented. Therefore, in the first embodiment, the flatness on the digit wiring DL can be ensured and the characteristic deterioration of the MRAM can be suppressed, so that the distance between the digit wiring DL and the magnetoresistive element can be reduced. This means that the rewrite current flowing through the digit line DL can be reduced. Therefore, by performing the plasma treatment in the first embodiment, it is possible to realize a structure in which the distance between the upper surface of the digit wiring DL and the bottom surface of the lower electrode of the magnetoresistive element is 100 nm or less.

さらに第１の利点に関して、本実施の形態１におけるプラズマ処理では、プラズマ処理の処理時間が２０秒であるという短時間である利点も有している。さらに、熱伝導率の高い水素ガスやヘリウムを使用していることにより、半導体基板１Ｓの実温度が処理温度である２８０℃よりも低くなるという利点もある。したがって、チャンバ内の温度を２８０℃で実施するという第１の利点とともに、本実施の形態１では、アンモニアガスを単独で使用する従来のプラズマ処理よりも処理時間が短いことと、熱伝導率の高い水素ガスやヘリウムガスを使用することの相乗効果により、ヒロックの発生を充分に抑制して、デジット配線ＤＬの平坦性を向上することができる顕著な効果が得られる。   Further, regarding the first advantage, the plasma processing in the first embodiment also has an advantage that the processing time of the plasma processing is a short time of 20 seconds. Further, the use of hydrogen gas or helium having a high thermal conductivity has an advantage that the actual temperature of the semiconductor substrate 1S is lower than the processing temperature of 280 ° C. Therefore, in addition to the first advantage that the temperature in the chamber is 280 ° C., the first embodiment has a shorter processing time than the conventional plasma processing using ammonia gas alone, and the thermal conductivity. Due to the synergistic effect of using high hydrogen gas or helium gas, a remarkable effect can be obtained in which generation of hillocks can be sufficiently suppressed and the flatness of the digit wiring DL can be improved.

次に、第２の利点は、プラズマ処理で窒素ガスを使用しないことと、アンモニアガスを不活性ガスで大幅に希釈している点にある。これにより、クラッド配線構造のデジット配線ＤＬに含まれる強磁性体膜の窒化を抑制することができる。   Next, the second advantage is that nitrogen gas is not used in the plasma treatment, and that ammonia gas is greatly diluted with an inert gas. Thereby, nitridation of the ferromagnetic film contained in the digit wiring DL of the clad wiring structure can be suppressed.

例えば、強磁性体膜をＮｉＦｅ合金から形成する場合、アンモニアガスを単独で使用したり、アンモニアガスと窒素ガスの混合ガスを使用する従来のプラズマ処理では、高濃度のアンモニアガスによりＮｉＦｅ合金の一部が窒化され、強磁性体膜がＮｉＦｅ合金とＮｉＦｅＮ合金が混在することになる。この場合、ＮｉＦｅＮ合金が形成される割合は、通常、複数のデジット配線ＤＬごとに異なると考えられる。このため、複数のデジット配線ＤＬに同じ書き換え電流を流しても、デジット配線ＤＬ中の強磁性体膜の窒化されている割合が異なることから、各メモリセルに供給される磁場も異なることになる。このことは、各メモリセルに記憶されている情報を書き換えるために必要な磁場を与えるために、各デジット配線ＤＬに流す書き換え電流が異なることを意味する。つまり、複数のメモリセル間で書き換え電流にばらつきが生じてしまう。   For example, when a ferromagnetic film is formed from a NiFe alloy, conventional plasma treatment using ammonia gas alone or a mixed gas of ammonia gas and nitrogen gas is effective for forming a NiFe alloy with a high concentration of ammonia gas. The portion is nitrided, and the NiFe alloy and NiFeN alloy are mixed in the ferromagnetic film. In this case, it is considered that the ratio of forming the NiFeN alloy is usually different for each of the plurality of digit wirings DL. For this reason, even if the same rewrite current is applied to the plurality of digit wirings DL, the magnetic film supplied to each memory cell is different because the ratio of nitriding of the ferromagnetic film in the digit wiring DL is different. . This means that the rewriting currents flowing through the digit wirings DL are different in order to give a magnetic field necessary for rewriting the information stored in each memory cell. That is, the rewrite current varies among a plurality of memory cells.

これに対し、本実施の形態１におけるプラズマ処理では、窒素ガスを使用せず、かつ、アンモニアガスを不活性ガスで大幅に希釈しているので、デジット配線ＤＬを構成する強磁性体膜の窒化を抑制することができる。このため、強磁性体膜がほぼ窒化されないので、複数のデジット配線ＤＬに含まれるそれぞれの強磁性体膜の組成が均一となる。したがって、複数のデジット配線ＤＬに同じ書き換え電流を流す場合、各メモリセルに供給される磁場もほぼ均一になる。この結果、メモリセル間の書き換え電流のばらつきを低減することができるのである。   On the other hand, in the plasma treatment according to the first embodiment, nitrogen gas is not used, and ammonia gas is significantly diluted with an inert gas. Therefore, nitriding of the ferromagnetic film constituting the digit wiring DL is performed. Can be suppressed. For this reason, since the ferromagnetic film is not substantially nitrided, the composition of each ferromagnetic film included in the plurality of digit wirings DL becomes uniform. Therefore, when the same rewrite current is supplied to the plurality of digit lines DL, the magnetic field supplied to each memory cell is also substantially uniform. As a result, the variation in the rewrite current between the memory cells can be reduced.

ここで、窒素を含有する分子であるアンモニアガスは、銅配線からなるデジット配線ＤＬとバリア絶縁膜との密着性を向上するために使用されるガスである。ただし、このアンモニアガス単独のプラズマ処理を実施すると、処理温度も高くなり、かつ、デジット配線ＤＬに含まれる強磁性体膜の窒化が生じてしまう。そこで、本実施の形態１では、窒素を含有する分子であるアンモニアガスを使用するとともに、水素ガス、ヘリウム、アルゴンなどの不活性分子を混合している。これにより、プラズマ処理の処理温度を低くすることができるとともに、アンモニアガスの濃度を希釈することができる。つまり、本実施の形態１で導入される不活性分子（水素ガス、ヘリウム、アルゴン）は、プラズマ処理温度を低くできる機能を有するとともに、アンモニアガスの濃度を希釈する機能を有しているということができる。この結果、不活性分子を含む本実施の形態１におけるプラズマ処理では、プラズマ処理温度が低くできることにより、ヒロックの発生を抑制でき、デジット配線ＤＬの上面の平坦性を向上できる。また、アンモニアガスの濃度を大幅に希釈することができることにより、デジット配線ＤＬに含まれる強磁性体膜の窒化を抑制できるのである。したがって、デジット配線ＤＬと磁気抵抗素子との距離を短縮し、かつ、デジット配線ＤＬをクラッド配線構造とするＭＲＡＭを容易に実現することができる。すなわち、本実施の形態１における半導体装置の製造方法によれば、書き換え電流の低減と、書き換え電流のばらつきの低減を同時に実現する半導体装置を容易に実現することができる。   Here, the ammonia gas, which is a molecule containing nitrogen, is a gas used for improving the adhesion between the digit wiring DL made of copper wiring and the barrier insulating film. However, when the plasma treatment using only ammonia gas is performed, the treatment temperature increases, and the ferromagnetic film included in the digit wiring DL is nitrided. Therefore, in the first embodiment, ammonia gas that is a molecule containing nitrogen is used, and inert molecules such as hydrogen gas, helium, and argon are mixed. Thereby, it is possible to lower the plasma processing temperature and dilute the concentration of ammonia gas. That is, the inert molecules (hydrogen gas, helium, argon) introduced in the first embodiment have a function of lowering the plasma processing temperature and a function of diluting the concentration of ammonia gas. Can do. As a result, in the plasma treatment according to the first embodiment including the inactive molecules, the plasma treatment temperature can be lowered, so that generation of hillocks can be suppressed and the flatness of the upper surface of the digit wiring DL can be improved. Further, since the concentration of ammonia gas can be significantly diluted, nitridation of the ferromagnetic film included in the digit wiring DL can be suppressed. Therefore, it is possible to easily realize an MRAM in which the distance between the digit wiring DL and the magnetoresistive element is shortened and the digit wiring DL has a clad wiring structure. That is, according to the manufacturing method of the semiconductor device in the first embodiment, it is possible to easily realize a semiconductor device that can simultaneously reduce the rewriting current and reduce the variation in the rewriting current.

なお、本実施の形態１におけるプラズマ処理では、デジット配線ＤＬを形成した層間絶縁膜ＩＬ３とその後形成されるバリア絶縁膜との密着性を向上する観点から、アンモニアガスも含む混合ガスでプラズマ処理を実施している。ただし、デジット配線ＤＬを構成する強磁性体膜の窒化をさらに抑制して、ＭＲＡＭの特性向上を図る観点からは、アンモニアガスを含まないガスでプラズマ処理を実施することもできる。   In the plasma treatment in the first embodiment, the plasma treatment is performed with a mixed gas including ammonia gas from the viewpoint of improving the adhesion between the interlayer insulating film IL3 on which the digit wiring DL is formed and the barrier insulating film formed thereafter. We are carrying out. However, from the viewpoint of further improving the characteristics of the MRAM by further suppressing the nitridation of the ferromagnetic film constituting the digit wiring DL, it is possible to perform the plasma treatment with a gas that does not contain ammonia gas.

つまり、本実施の形態１におけるプラズマ処理を、窒素を含有しない不活性分子からなるガスを使用して実施することもできる。例えば、窒素を含有しない不活性分子からなるガスとして水素ガスを使用することができる。このとき実施されるプラズマ処理の条件は、例えば、水素ガスの流量が１０００ｓｃｃｍ、チャンバ内に圧力が５６０Ｐａ、処理時間が２０秒および電力が１５０Ｗとすることができる。   That is, the plasma treatment in the first embodiment can be performed using a gas composed of inert molecules not containing nitrogen. For example, hydrogen gas can be used as a gas composed of inert molecules not containing nitrogen. The conditions for the plasma processing performed at this time are, for example, a flow rate of hydrogen gas of 1000 sccm, a pressure in the chamber of 560 Pa, a processing time of 20 seconds, and a power of 150 W.

続いて、その後の工程について説明する。図３１に示すように、配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３上に、例えば、ＣＶＤ法を使用することにより、バリア絶縁膜ＢＩＦ４を形成し、このバリア絶縁膜ＢＩＦ４上に層間絶縁膜ＩＬ４を形成する。このバリア絶縁膜ＢＩＦ４は、例えば、ＳｉＮ膜（窒化シリコン膜）、ＳｉＯＮ膜（酸窒化シリコン膜）、ＳｉＣ膜（炭化シリコン膜）、ＳｉＣＮ膜（炭窒化シリコン膜）、ＳｉＣＯ膜のいずれかを含む膜から形成されている。また、層間絶縁膜ＩＬ４は、酸化シリコン膜などから形成されている。このとき、層間絶縁膜ＩＬ３の表面に対して、本実施の形態１によるプラズマ処理が実施されているので、配線Ｌ３、デジット配線ＤＬや層間絶縁膜ＩＬ３とバリア絶縁膜ＢＩＦ４の密着性が向上する。   Subsequently, the subsequent steps will be described. As shown in FIG. 31, a barrier insulating film BIF4 is formed on the interlayer insulating film IL3 on which the wiring L3 and the digit wiring DL are formed by using, for example, a CVD method, and the interlayer insulating is formed on the barrier insulating film BIF4. A film IL4 is formed. The barrier insulating film BIF4 includes, for example, one of a SiN film (silicon nitride film), a SiON film (silicon oxynitride film), a SiC film (silicon carbide film), a SiCN film (silicon carbonitride film), and a SiCO film. It is formed from a film. The interlayer insulating film IL4 is formed from a silicon oxide film or the like. At this time, since the plasma treatment according to the first embodiment is performed on the surface of the interlayer insulating film IL3, the adhesion between the wiring L3, the digit wiring DL, the interlayer insulating film IL3, and the barrier insulating film BIF4 is improved. .

そして、図３２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ４およびバリア絶縁膜ＢＩＦ４を貫通するビアホールＶ３を形成する。このビアホールＶ３の底面で配線Ｌ３の表面が露出することになる。   Then, as shown in FIG. 32, by using a photolithography technique and an etching technique, a via hole V3 penetrating through the interlayer insulating film IL4 and the barrier insulating film BIF4 is formed. The surface of the wiring L3 is exposed at the bottom surface of the via hole V3.

その後、図３３に示すように、ビアホールＶ３を形成した層間絶縁膜ＩＬ４上にバリア導体膜ＢＣＦ５を形成する。具体的に、バリア導体膜ＢＣＦ５は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。言い換えれば、バリア導体膜ＢＣＦ５は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成することができる。   Thereafter, as shown in FIG. 33, a barrier conductor film BCF5 is formed on the interlayer insulating film IL4 in which the via hole V3 is formed. Specifically, the barrier conductor film BCF5 includes tantalum (Ta), titanium (Ti), ruthenium (Ru), tungsten (W), manganese (Mn), and nitrides or silicides thereof, or a laminated film thereof. For example, it can be formed by using a sputtering method. In other words, the barrier conductor film BCF5 is any one of a metal material film made of a metal material of tantalum, titanium, ruthenium, or manganese, or a compound film of this metal material and any element of Si, N, O, or C. It can be formed from such a film.

続いて、ビアホールＶ３の内部および層間絶縁膜ＩＬ４上に形成されたバリア導体膜ＢＣＦ５上に、例えば、タングステン膜ＷＦ２をＣＶＤ法により形成する。なお、タングステン膜ＷＦ２に代えて銅膜を形成してもよい。   Subsequently, for example, a tungsten film WF2 is formed by a CVD method on the inside of the via hole V3 and on the barrier conductor film BCF5 formed on the interlayer insulating film IL4. Note that a copper film may be formed instead of the tungsten film WF2.

次に、図３４に示すように、層間絶縁膜ＩＬ４上に形成された不要なバリア導体膜ＢＣＦ５およびタングステン膜ＷＦ２をＣＭＰ法で除去する。これにより、ビアホールＶ３にバリア導体膜ＢＣＦ５とタングステン膜ＷＦ２を埋め込んだプラグＰＬＧ４を形成することができる。   Next, as shown in FIG. 34, unnecessary barrier conductor film BCF5 and tungsten film WF2 formed on interlayer insulating film IL4 are removed by CMP. Thereby, the plug PLG4 in which the barrier conductor film BCF5 and the tungsten film WF2 are embedded in the via hole V3 can be formed.

そして、図３５に示すように、プラグＰＬＧ４を形成した層間絶縁膜ＩＬ４上に下部電極ＢＥを形成し、この下部電極ＢＥ上に固定層ＦＬを形成する。その後、固定層ＦＬ上にトンネル絶縁膜ＴＩを形成し、このトンネル絶縁膜ＴＩ上に記録層ＲＬを形成する。さらに、記録層ＲＬ上に上部電極ＵＥを形成する。   Then, as shown in FIG. 35, the lower electrode BE is formed on the interlayer insulating film IL4 on which the plug PLG4 is formed, and the fixed layer FL is formed on the lower electrode BE. Thereafter, a tunnel insulating film TI is formed on the fixed layer FL, and a recording layer RL is formed on the tunnel insulating film TI. Further, the upper electrode UE is formed on the recording layer RL.

下部電極ＢＥは、例えば、タンタル膜、窒化タンタル膜、チタン膜、窒化チタン膜、ルテニウム膜、ニッケル鉄クロム（ＮｉＦｅＣｒ）膜、あるいは、これらの積層膜を含む膜から形成される。また、固定層ＦＬは、非磁性膜、反強磁性体膜および強磁性体膜を含む積層膜から形成される。このとき、非磁性層は、タンタル膜、ルテニウム膜、アルミニウム膜、マグネシウム膜などの金属膜から形成される。一方、反強磁性層は、例えば、プラチナマンガン（ＰｔＭｎ）膜、イリジウムマンガン（ＩｒＭｎ）膜などから形成される。さらに、強磁性層は、例えば、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。   The lower electrode BE is formed of, for example, a tantalum film, a tantalum nitride film, a titanium film, a titanium nitride film, a ruthenium film, a nickel iron chromium (NiFeCr) film, or a film including these laminated films. The fixed layer FL is formed of a laminated film including a nonmagnetic film, an antiferromagnetic film, and a ferromagnetic film. At this time, the nonmagnetic layer is formed of a metal film such as a tantalum film, a ruthenium film, an aluminum film, or a magnesium film. On the other hand, the antiferromagnetic layer is formed of, for example, a platinum manganese (PtMn) film, an iridium manganese (IrMn) film, or the like. Furthermore, the ferromagnetic layer is, for example, a nickel film, an iron film, a cobalt film, or an alloy film made of an alloy of these films, or chromium, in the nickel film, the iron film, the cobalt film, and the alloy film, It is formed so as to include any one of films added with any element of molybdenum, aluminum, silicon, zirconium, and boron.

さらに、トンネル絶縁膜ＴＩは、例えば、酸化アルミニウム膜や酸化マグネシウム膜などの金属酸化物膜から形成される。一方、記録層ＲＬは、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成される。また、上部電極ＵＥは、例えば、タンタル膜やルテニウム膜から形成される。   Further, the tunnel insulating film TI is formed of a metal oxide film such as an aluminum oxide film or a magnesium oxide film, for example. On the other hand, the recording layer RL includes a nickel film, an iron film, a cobalt film, or an alloy film made of an alloy of these films, or the nickel film, the iron film, the cobalt film, and the alloy film with chromium, molybdenum, It is formed so as to include any one of films added with any element of aluminum, silicon, zirconium, and boron. Further, the upper electrode UE is formed of, for example, a tantalum film or a ruthenium film.

続いて、図３６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、上部電極ＵＥ、記録層ＲＬ、トンネル絶縁膜ＴＩおよび固定層ＦＬをパターニングする。これにより、記録層ＲＬとトンネル絶縁膜ＴＩと固定層ＦＬを含む磁気抵抗素子ＴＭＲを形成することができる。この磁気抵抗素子ＴＭＲは、デジット配線ＤＬの上方に位置するように形成される。   Subsequently, as shown in FIG. 36, the upper electrode UE, the recording layer RL, the tunnel insulating film TI, and the fixed layer FL are patterned by using a photolithography technique and an etching technique. Thereby, the magnetoresistive element TMR including the recording layer RL, the tunnel insulating film TI, and the fixed layer FL can be formed. The magnetoresistive element TMR is formed so as to be located above the digit wiring DL.

次に、図３７に示すように、磁気抵抗素子ＴＭＲを形成した下部電極ＢＥ上に絶縁膜ＩＦを形成し、この絶縁膜ＩＦ上にレジスト膜ＦＲを形成する。そして、このレジスト膜ＦＲに対して露光・現像処理を施すことにより、レジスト膜ＦＲをパターニングする。レジスト膜ＦＲのパターニングは、下部電極ＢＥを残す領域にレジスト膜ＦＲが残るように行なわれる。   Next, as shown in FIG. 37, an insulating film IF is formed on the lower electrode BE on which the magnetoresistive element TMR is formed, and a resist film FR is formed on the insulating film IF. Then, the resist film FR is patterned by performing exposure / development processing on the resist film FR. The patterning of the resist film FR is performed so that the resist film FR remains in a region where the lower electrode BE is to be left.

そして、図３８に示すように、パターニングしたレジスト膜ＦＲをマスクにしたエッチングにより、絶縁膜ＩＦと下部電極ＢＥを加工する。その後、図３９に示すように、磁気抵抗素子ＴＭＲを形成した層間絶縁膜ＩＬ４上に層間絶縁膜ＩＬ５を形成する。層間絶縁膜ＩＬ５は、例えば、酸化シリコン膜から形成されている。   Then, as shown in FIG. 38, the insulating film IF and the lower electrode BE are processed by etching using the patterned resist film FR as a mask. Thereafter, as shown in FIG. 39, an interlayer insulating film IL5 is formed on the interlayer insulating film IL4 on which the magnetoresistive element TMR is formed. The interlayer insulating film IL5 is made of, for example, a silicon oxide film.

続いて、図４０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ５に配線溝ＷＤ４およびビアホールＶ４を形成する。このとき、ビアホールＶ４は、層間絶縁膜ＩＬ５と絶縁膜ＩＦを貫通して、磁気抵抗素子ＴＭＲの上部電極ＵＥを露出するように形成される。   Subsequently, as shown in FIG. 40, a wiring trench WD4 and a via hole V4 are formed in the interlayer insulating film IL5 by using a photolithography technique and an etching technique. At this time, the via hole V4 is formed so as to penetrate the interlayer insulating film IL5 and the insulating film IF and expose the upper electrode UE of the magnetoresistive element TMR.

次に、図４１に示すように、配線溝ＷＤ４およびビアホールＶ４を形成した層間絶縁膜ＩＬ５上にバリア導体膜ＢＣＦ６を形成する。具体的に、バリア導体膜ＢＣＦ６の構成は、上述した配線Ｌ２の一部や配線Ｌ１の一部を構成するバリア導体膜ＢＣＦ２やバリア導体膜ＢＣＦ３の構成と異なっている。すなわち、バリア導体膜ＢＣＦ６は、透磁率の高い強磁性体膜を含むように構成されている。例えば、バリア導体膜ＢＣＦ６は、窒化タンタル膜と、この窒化タンタル膜上に形成された第１タンタル膜と、第１タンタル膜上に形成された強磁性体膜と、強磁性体膜上に形成された第２タンタル膜とからなる積層膜から構成されている。ただし、バリア導体膜ＢＣＦ６を構成する強磁性体膜以外の膜は、タンタル膜、チタン膜、ルテニウム膜、タングステン膜、マンガン膜、あるいは、これらの窒化物膜や窒化珪化物膜のいずれかを含む膜から形成してもよい。   Next, as shown in FIG. 41, a barrier conductor film BCF6 is formed on the interlayer insulating film IL5 in which the wiring trench WD4 and the via hole V4 are formed. Specifically, the configuration of the barrier conductor film BCF6 is different from the configurations of the barrier conductor film BCF2 and the barrier conductor film BCF3 that constitute part of the wiring L2 and part of the wiring L1 described above. That is, the barrier conductor film BCF6 is configured to include a ferromagnetic film having a high magnetic permeability. For example, the barrier conductor film BCF6 is formed on the tantalum nitride film, the first tantalum film formed on the tantalum nitride film, the ferromagnetic film formed on the first tantalum film, and the ferromagnetic film. And a laminated film made of the second tantalum film. However, the film other than the ferromagnetic film constituting the barrier conductor film BCF6 includes a tantalum film, a titanium film, a ruthenium film, a tungsten film, a manganese film, or any of these nitride films and nitride nitride films. You may form from a film | membrane.

バリア導体膜ＢＣＦ６に含まれる強磁性体膜は、例えば、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。   The ferromagnetic film included in the barrier conductor film BCF6 is, for example, a nickel film, an iron film, a cobalt film, or an alloy film made of an alloy of these films, or the nickel film, the iron film, the cobalt film, and The alloy film is formed so as to include any one of films in which any one element of chromium, molybdenum, aluminum, silicon, zirconium, and boron is added.

その後、図４２に示すように、アルゴンを使用したスパッタエッチング法により、配線溝ＷＤ４の底面およびビアホールＶ４の底面に形成されているバリア導体膜ＢＣＦ６の一部を除去する。具体的には、強磁性体膜および第２タンタル膜を除去する。これにより、配線溝ＷＤ４の側面とビアホールＶ４の側面にだけ強磁性体膜および第２タンタル膜が形成され、配線溝ＷＤ４の底面とビアホールＶ４の側面には窒化タンタル膜および第１タンタル膜が残っていることになる。   Thereafter, as shown in FIG. 42, a part of the barrier conductor film BCF6 formed on the bottom surface of the wiring groove WD4 and the bottom surface of the via hole V4 is removed by a sputter etching method using argon. Specifically, the ferromagnetic film and the second tantalum film are removed. As a result, the ferromagnetic film and the second tantalum film are formed only on the side surface of the wiring groove WD4 and the side surface of the via hole V4, and the tantalum nitride film and the first tantalum film remain on the bottom surface of the wiring groove WD4 and the side surface of the via hole V4. Will be.

続いて、図４３に示すように、配線溝ＷＤ４とビアホールＶ４の側面に形成されたバリア導体膜ＢＣＦ６と層間絶縁膜ＩＬ５上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ４を形成する。この銅膜ＣＦ４は、配線溝ＷＤ４とビアホールＶ４に埋め込まれるように形成される。この銅膜ＣＦ４は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。   Subsequently, as shown in FIG. 43, a seed film made of, for example, a thin copper film is formed by sputtering on the barrier conductor film BCF6 and the interlayer insulating film IL5 formed on the side surfaces of the wiring trench WD4 and the via hole V4. Then, a copper film CF4 is formed by an electrolytic plating method using this seed film as an electrode. The copper film CF4 is formed so as to be embedded in the wiring groove WD4 and the via hole V4. The copper film CF4 is formed from a film mainly composed of copper, for example. Specifically, copper (Cu) or a copper alloy (copper (Cu) and aluminum (Al), magnesium (Mg), titanium (Ti), manganese (Mn), iron (Fe), zinc (Zn), zirconium ( Zr), niobium (Nb), molybdenum (Mo), ruthenium (Ru), palladium (Pd), silver (Ag), gold (Au), In (indium), alloys of lanthanoid metals, actinoid metals, etc.) It is formed.

次に、層間絶縁膜ＩＬ５上に形成された不要な銅膜ＣＦ４をＣＭＰ法で除去する。これにより、銅膜ＣＦ４とバリア導体膜ＢＣＦ６からなるビット線ＢＬを形成することができる。その後、図３に示すように、ビット線ＢＬを構成する銅膜ＣＦ４上にクラッド膜ＣＬＤ１を形成することにより、バリア導体膜ＢＣＦ６と銅膜ＣＦ４とクラッド膜ＣＬＤ１からなるビット線ＢＬを形成することができる。クラッド膜ＣＬＤ１は、例えば、強磁性体膜を含む膜から構成されている。本実施の形態１では、ビット線ＢＬを構成するバリア導体膜ＢＣＦ６およびクラッド膜ＣＬＤ１が強磁性体膜を含む構成となっているので、ビット配線ＢＬはクラッド配線構造となっている。以上のようにして、本実施の形態１における半導体装置を製造することができる。   Next, the unnecessary copper film CF4 formed on the interlayer insulating film IL5 is removed by the CMP method. Thereby, the bit line BL composed of the copper film CF4 and the barrier conductor film BCF6 can be formed. Thereafter, as shown in FIG. 3, the cladding film CLD1 is formed on the copper film CF4 constituting the bit line BL, thereby forming the bit line BL including the barrier conductor film BCF6, the copper film CF4, and the cladding film CLD1. Can do. The clad film CLD1 is composed of a film including a ferromagnetic film, for example. In the first embodiment, since the barrier conductor film BCF6 and the cladding film CLD1 constituting the bit line BL include a ferromagnetic film, the bit wiring BL has a cladding wiring structure. As described above, the semiconductor device according to the first embodiment can be manufactured.

なお、上述したように、バリア絶縁膜ＢＩＦ２〜ＢＩＦ４を堆積する前に、配線Ｌ１〜Ｌ３の表面のプラズマ処理を行うが、これらのプラズマ処理はバリア絶縁膜ＢＩＦ２〜ＢＩＦ４を堆積する装置で行う。プラズマ処理とバリア絶縁膜ＢＩＦ２〜ＢＩＦ４の堆積工程の間において、配線の表面が大気に曝されると、配線の表面の銅が水分により腐食したり、酸素により酸化したりするからである。   As described above, the plasma treatment of the surfaces of the wirings L1 to L3 is performed before depositing the barrier insulating films BIF2 to BIF4. These plasma treatments are performed by an apparatus for depositing the barrier insulating films BIF2 to BIF4. This is because if the surface of the wiring is exposed to the atmosphere between the plasma processing and the barrier insulating film BIF2 to BIF4 deposition process, the copper on the surface of the wiring is corroded by moisture or oxidized by oxygen.

また、バリア導体膜ＢＣＦ４は強磁性体材料を含んでいる。したがって、バリア絶縁膜ＢＩＦ２．ＢＩＦ３を堆積する装置とバリア絶縁膜ＢＩＦ４を堆積する装置を共用すると、バリア絶縁膜ＢＩＦ２、ＢＩＦ３を堆積する際、強磁性体材料による汚染の問題がある。   The barrier conductor film BCF4 contains a ferromagnetic material. Therefore, the barrier insulating film BIF2. If the apparatus for depositing the BIF3 and the apparatus for depositing the barrier insulating film BIF4 are shared, there is a problem of contamination by the ferromagnetic material when depositing the barrier insulating films BIF2 and BIF3.

さらに、上述したようなヒロックの問題を解決するために、バリア絶縁膜ＢＩＦ２、ＢＩＦ３の成膜温度（たとえばその前のプラズマ処理と同じく４００度程度）よりもバリア絶縁膜ＢＩＦ４の成膜温度（たとえばその前のプラズマ処理と同じく２８０度程度）を低い条件にて処理するようにしている。これにより、配線Ｌ３に加えられる熱を抑制して、ヒロックを抑えている。したがって、バリア絶縁膜ＢＩＦ２、ＢＩＦ３を堆積する装置とバリア絶縁膜ＢＩＦ４を堆積する装置は少なくとも異なるものであり、動作も異なる。   Furthermore, in order to solve the hillock problem as described above, the film formation temperature of the barrier insulation film BIF4 (for example, about 400 degrees as in the previous plasma treatment) (for example, about 400 degrees as in the previous plasma treatment). As in the previous plasma treatment, the treatment is performed under low conditions (about 280 degrees). Thereby, the heat applied to the wiring L3 is suppressed and hillocks are suppressed. Therefore, the apparatus for depositing the barrier insulating films BIF2 and BIF3 and the apparatus for depositing the barrier insulating film BIF4 are at least different and their operations are also different.

例えば、バリア絶縁膜ＢＩＦ４を堆積する前のプラズマ処理条件と同じような条件で、バリア絶縁膜ＢＩＦ２、ＢＩＦ３を堆積する前のプラズマ処理を行う場合、異なる装置でプラズマ処理の条件設定を行う必要が出てくるために、チューニングに時間がかかり開発コストや期間が増大する。このため、バリア絶縁膜ＢＩＦ２、ＢＩＦ３を堆積する前のプラズマ処理と、バリア絶縁膜ＢＩＦ４を堆積する前のプラズマ処理条件とを上述のように分けることにより、バリア絶縁膜ＢＩＦ２、ＢＩＦ３を堆積する前のプラズマ処理は従来から踏襲した条件を用いることが可能となりチューニング期間を短縮することができる。さらに、バリア絶縁膜ＢＩＦ２、ＢＩＦ３を堆積する装置を、ＭＲＡＭを含まない半導体装置の製造と共用することも可能となる。   For example, when performing the plasma processing before depositing the barrier insulating films BIF2 and BIF3 under the same conditions as the plasma processing conditions before depositing the barrier insulating film BIF4, it is necessary to set the plasma processing conditions using different apparatuses. As a result, tuning takes time and development costs and time increase. For this reason, the plasma processing conditions before depositing the barrier insulating films BIF2 and BIF3 and the plasma processing conditions before depositing the barrier insulating film BIF4 are separated as described above, so that the barrier insulating films BIF2 and BIF3 are deposited. In this plasma treatment, it is possible to use conditions that have been followed, and the tuning period can be shortened. Further, the apparatus for depositing the barrier insulating films BIF2 and BIF3 can be shared with the manufacture of a semiconductor device not including MRAM.

（実施の形態２）
前記実施の形態１では、図３に示すように、デジット配線ＤＬ上にバリア絶縁膜ＢＩＦ４と層間絶縁膜ＩＬ４を形成し、この層間絶縁膜ＩＬ４上に磁気抵抗素子ＴＭＲを形成する例について説明した。本実施の形態２では、デジット配線ＤＬ上にバリア絶縁膜ＢＩＦ４を形成し、このバリア絶縁膜ＢＩＦ４上に直接磁気抵抗素子ＴＭＲ（下部電極ＢＥを含む）を形成する例について説明する。 (Embodiment 2)
In the first embodiment, as shown in FIG. 3, an example in which the barrier insulating film BIF4 and the interlayer insulating film IL4 are formed on the digit wiring DL and the magnetoresistive element TMR is formed on the interlayer insulating film IL4 has been described. . In the second embodiment, an example in which the barrier insulating film BIF4 is formed on the digit wiring DL and the magnetoresistive element TMR (including the lower electrode BE) is directly formed on the barrier insulating film BIF4 will be described.

図４４は、本実施の形態２における半導体装置の構成を示す断面図である。前記実施の形態１における半導体装置の構成を示す図３と、本実施の形態２における半導体装置の構成を示す図４４はほぼ同様である。異なる点は、図４４において、デジット配線ＤＬ上にバリア絶縁膜ＢＩＦ４を形成し、このバリア絶縁膜ＢＩＦ４上に直接磁気抵抗素子ＴＭＲ（下部電極ＢＥを含む）を形成している点である。   FIG. 44 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment. 3 showing the configuration of the semiconductor device in the first embodiment and FIG. 44 showing the configuration of the semiconductor device in the second embodiment are almost the same. The difference is that in FIG. 44, a barrier insulating film BIF4 is formed on the digit wiring DL, and the magnetoresistive element TMR (including the lower electrode BE) is formed directly on the barrier insulating film BIF4.

本発明の特徴は、例えば、配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３の表面に対してプラズマ処理を実施する点にある。具体的には、半導体基板１Ｓをチャンバ内に搬入し、窒素を含有する分子と窒素を含有しない不活性分子とからなる混合ガスをチャンバ内に導入する。このとき、窒素を含有する分子の流量よりも窒素を含有しない不活性分子の流量が多い条件で、混合ガスを導入し、混合ガスをプラズマ化してプラズマ処理を実施するものである。   A feature of the present invention is that, for example, plasma treatment is performed on the surface of the interlayer insulating film IL3 on which the wiring L3 and the digit wiring DL are formed. Specifically, the semiconductor substrate 1S is carried into the chamber, and a mixed gas composed of molecules containing nitrogen and inert molecules not containing nitrogen is introduced into the chamber. At this time, the mixed gas is introduced under the condition that the flow rate of the inert molecules not containing nitrogen is larger than the flow rate of the molecules containing nitrogen, and the plasma treatment is performed by converting the mixed gas into plasma.

このようなプラズマ処理によれば、ヒロックに起因した空洞欠陥の発生を抑制することができるので、デジット配線ＤＬ上の平坦性を確保することができる。このことから、デジット配線ＤＬと磁気抵抗素子との間の距離を近づけることができる。   According to such plasma treatment, generation of cavity defects due to hillocks can be suppressed, so that flatness on the digit wiring DL can be ensured. Thus, the distance between the digit line DL and the magnetoresistive element can be reduced.

そこで、本実施の形態２では、デジット配線ＤＬ上にバリア絶縁膜ＢＩＦ４を形成し、バリア絶縁膜ＢＩＦ４上に層間絶縁膜ＩＬ４を形成することなく、直接、磁気抵抗素子ＴＭＲ（下部電極ＢＥを含む）を形成しているのである。このように構成されている本実施の形態２における半導体装置によれば、デジット配線ＤＬと磁気抵抗素子ＴＭＲとの間の距離を前記実施の形態１よりも近づけることができるので、さらに、デジット配線ＤＬに流れる書き込み電流を低減できる効果が得られる。   Therefore, in the second embodiment, the barrier insulating film BIF4 is formed on the digit wiring DL, and the magnetoresistive element TMR (including the lower electrode BE is directly included without forming the interlayer insulating film IL4 on the barrier insulating film BIF4. ) Is formed. According to the semiconductor device of the second embodiment configured as described above, the distance between the digit wiring DL and the magnetoresistive element TMR can be made closer than that of the first embodiment. An effect of reducing the write current flowing in the DL can be obtained.

なお、本実施の形態２における半導体装置の製造方法は、層間絶縁膜ＩＬ４を形成しない点を除けば、前記実施の形態１における半導体装置の製造方法と同様であるため、その説明は省略する。   The method for manufacturing the semiconductor device according to the second embodiment is the same as the method for manufacturing the semiconductor device according to the first embodiment, except that the interlayer insulating film IL4 is not formed.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、半導体装置を製造する製造業に幅広く利用することができる。   The present invention can be widely used in the manufacturing industry for manufacturing semiconductor devices.

１ ＣＰＵ
１Ｓ 半導体基板
２ ＭＲＡＭ
３ 周辺回路
４ パワーライン
ＡＴＲ アクセストランジスタ
ＢＣＦ１ バリア導体膜
ＢＣＦ２ バリア導体膜
ＢＣＦ３ バリア導体膜
ＢＣＦ４ バリア導体膜
ＢＣＦ５ バリア導体膜
ＢＣＦ６ バリア導体膜
ＢＥ 下部電極
ＢＩＦ１ バリア絶縁膜
ＢＩＦ２ バリア絶縁膜
ＢＩＦ３ バリア絶縁膜
ＢＩＦ４ バリア絶縁膜
ＢＬ ビット線
ＢＬ１〜ＢＬｎ ビット線
ＣＡ カラムアドレス
ＣＤ１ カラムデコーダ
ＣＤ２ カラムデコーダ
ＣＦ１ 銅膜
ＣＦ２ 銅膜
ＣＦ３ 銅膜
ＣＦ４ 銅膜
ＣＨＰ 半導体チップ
ＣＩＬ コンタクト層間絶縁膜
ＣＬＤ１ クラッド膜
ＣＮＴ１ コンタクトホール
ＣＳ コバルトシリサイド膜
ＣＳＧ１〜ＣＳＧｎ ゲート電極
ＤＦ 空洞欠陥
Ｄｉｎ 入力データ
ＤＬ デジット配線
ＤＬ１〜ＤＬｍ デジット線
Ｄｏｕｔ 出力データ
ＤＲＣ データ読出回路
ＤＷ データ線
ＤＷＣ データ書込回路
ＥＸ 浅いｎ型不純物拡散領域
ＦＬ 固定層
ＦＭ 強磁性体膜
ＦＲ レジスト膜
Ｇ ゲート電極
ＧＯＸ ゲート絶縁膜
Ｈ 磁場
ＨＲＫ ヒロック
Ｉ 電流
ＩＦ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＩＬ５ 層間絶縁膜
Ｌ１ 配線
Ｌ２ 配線
Ｌ３ 配線
ＭＣ メモリセル
ＮＲ 深いｎ型不純物拡散領域
ＰＤ パッド
ＰＦ ポリシリコン膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＰＷＬ ｐ型ウェル
ＲＥ リードイネーブル信号
ＲＬ 記録層
ＲＳＬ 読み出しソース線
ＳＬ１〜ＳＬｍ ソース線
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
ＴＡ タンタル膜
ＴＡ１ タンタル膜
ＴＡ２ タンタル膜
ＴＡＮ 窒化タンタル膜
ＴＡＮ１ 窒化タンタル膜
ＴＩ トンネル絶縁膜
ＴＭＲ 磁気抵抗素子
ＵＥ 上部電極
Ｖ１ ビアホール
Ｖ２ ビアホール
Ｖ３ ビアホール
Ｖ４ ビアホール
ＷＢＬ 書き込みビット線
ＷＣＳＧ１〜ＷＣＳＧｍ ゲート電極
ＷＤ ワード線ドライバ帯
ＷＤ１ 配線溝
ＷＤ２ 配線溝
ＷＤ３ 配線溝
ＷＤ４ 配線溝
ＷＥ ライトイネーブル信号
ＷＦ１ タングステン膜
ＷＦ２ タングステン膜
ＷＬ１〜ＷＬｍ ワード線 1 CPU
1S semiconductor substrate 2 MRAM
3 Peripheral circuit 4 Power line ATR Access transistor BCF1 Barrier conductor film BCF2 Barrier conductor film BCF3 Barrier conductor film BCF4 Barrier conductor film BCF5 Barrier conductor film BCF6 Barrier conductor film BE Lower electrode BIF1 Barrier insulating film BIF2 Barrier insulating film BIF3 Barrier insulating film BIF4 Insulating film BL Bit line BL1 to BLn Bit line CA Column address CD1 Column decoder CD2 Column decoder CF1 Copper film CF2 Copper film CF3 Copper film CF4 Copper film CHP Semiconductor chip CIL Contact interlayer insulation film CLD1 Cladding film CNT1 Contact hole CS Cobalt silicide film CSG1 ~ CSGn Gate electrode DF Cavity defect Din Input data DL digit wiring DL1 ~ DLm Digit line Dout Output data D C Data read circuit DW Data line DWC Data write circuit EX Shallow n-type impurity diffusion region FL Fixed layer FM Ferromagnetic film FR Resist film G Gate electrode GOX Gate insulating film H Magnetic field HRK Hillock I Current IF Insulating film IL1 Interlayer insulating film IL2 interlayer insulating film IL3 interlayer insulating film IL4 interlayer insulating film IL5 interlayer insulating film L1 wiring L2 wiring L3 wiring MC memory cell NR deep n-type impurity diffusion region PD pad PF polysilicon film PLG1 plug PLG2 plug PLG3 plug PLG4 plug PWL p-type well RE Read enable signal RL Recording layer RSL Read source line SL1 to SLm Source line STI Element isolation region SW Side wall TA Tantalum film TA1 Tantalum film TA2 Tantalum film TAN Tantalum nitride film TAN1 Nitrogen Tantalum oxide film TI Tunnel insulating film TMR Magnetoresistive element UE Upper electrode V1 Via hole V2 Via hole V3 Via hole V4 Via hole WBL Write bit line WCSG1 to WCSGm Gate electrode WD Word line driver band WD1 Wiring groove WD2 Wiring groove WD3 Wiring groove D Enable signal WF1 Tungsten film WF2 Tungsten film WL1-WLm Word line

Claims (26)

（ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上方に第１層間絶縁膜を形成する工程と、
（ｃ）前記第１層間絶縁膜に第１溝を形成する工程と、
（ｄ）前記第１溝の側面および底面を覆う第１バリア導体膜を形成し、前記第１バリア導体膜上に前記第１溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第１溝内に第１配線を形成する工程と、
（ｅ）前記第１配線の表面と前記第１層間絶縁膜の表面に対して、窒素を含有する分子からなる第１ガスを使用して第１プラズマ処理を実施する工程と、
（ｆ）前記（ｅ）工程後、前記第１配線および前記第１層間絶縁膜上に銅の拡散を抑制する第１銅拡散防止膜を形成する工程と、
（ｇ）前記第１銅拡散防止膜上に第２層間絶縁膜を形成する工程と、
（ｈ）前記第２層間絶縁膜に第２溝を形成する工程と、
（ｉ）前記第２溝の側面および底面を覆うように、強磁性体膜を含む第２バリア導体膜を形成し、前記第２バリア導体膜上に前記第２溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第２溝内に第２配線を形成する工程と、
（ｊ）前記第２配線の表面と前記第２層間絶縁膜の表面に対して、窒素を含有する分子と窒素を含有しない不活性分子とからなる第２ガスを使用し、かつ、前記窒素を含有する分子の流量よりも前記窒素を含有しない不活性分子の流量が多い条件で、第２プラズマ処理を実施する工程と、
（ｋ）前記（ｊ）工程後、前記第２配線および前記第２層間絶縁膜上に銅の拡散を抑制する第２銅拡散防止膜を形成する工程と、
（ｌ）前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、
（ｍ）前記第３層間絶縁膜上に磁気抵抗素子を形成する工程とを備え、
前記第２配線は、前記第２配線に電流を流すことにより、前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を発生する機能を有する配線であることを特徴とする半導体装置の製造方法。 (A) forming a MISFET on a semiconductor substrate;
(B) forming a first interlayer insulating film above the MISFET;
(C) forming a first groove in the first interlayer insulating film;
(D) forming a first barrier conductor film covering the side and bottom surfaces of the first groove, and forming a copper film mainly composed of copper so as to embed the first groove on the first barrier conductor film; Forming a first wiring in the first groove;
(E) performing a first plasma treatment on the surface of the first wiring and the surface of the first interlayer insulating film using a first gas composed of molecules containing nitrogen;
(F) After the step (e), forming a first copper diffusion preventing film for suppressing copper diffusion on the first wiring and the first interlayer insulating film;
(G) forming a second interlayer insulating film on the first copper diffusion barrier film;
(H) forming a second groove in the second interlayer insulating film;
(I) A second barrier conductor film including a ferromagnetic film is formed so as to cover a side surface and a bottom surface of the second groove, and copper is mainly used to embed the second groove on the second barrier conductor film. Forming a second wiring in the second groove by forming a copper film,
(J) A second gas composed of a molecule containing nitrogen and an inert molecule not containing nitrogen is used for the surface of the second wiring and the surface of the second interlayer insulating film, and the nitrogen is A step of performing the second plasma treatment under a condition that the flow rate of the inert molecules not containing nitrogen is larger than the flow rate of the contained molecules;
(K) After the step (j), a step of forming a second copper diffusion preventing film for suppressing copper diffusion on the second wiring and the second interlayer insulating film;
(L) forming a third interlayer insulating film on the second interlayer insulating film;
(M) forming a magnetoresistive element on the third interlayer insulating film,
The second wiring is a wiring having a function of generating a part of a magnetic field for rewriting information stored in the magnetoresistive element by passing a current through the second wiring. Device manufacturing method. 請求項１記載の半導体装置の製造方法であって、
前記第２ガスに含まれる前記窒素を含有しない不活性分子は、水素ガス、ヘリウムガス、あるいは、アルゴンガスのいずれかから構成されていることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the inert molecule not containing nitrogen contained in the second gas is composed of hydrogen gas, helium gas, or argon gas. 請求項２記載の半導体装置の製造方法であって、
前記第１ガスに含まれる前記窒素を含有する分子は、アンモニアガスであることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 2,
The method for manufacturing a semiconductor device, wherein the nitrogen-containing molecule contained in the first gas is ammonia gas. 請求項３記載の半導体装置の製造方法であって、
前記（ｊ）工程において、前記窒素を含有しない不活性分子の流量に対する前記窒素を含有する分子の流量は、２％以下であることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 3,
In the step (j), the flow rate of the molecule containing nitrogen relative to the flow rate of the inert molecule not containing nitrogen is 2% or less. 請求項２記載の半導体装置の製造方法であって、
前記第２プラズマ処理を実施する際のチャンバ内の温度は、前記第１プラズマ処理を実施する際のチャンバ内の温度よりも低いことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 2,
The method for manufacturing a semiconductor device, wherein a temperature in the chamber when the second plasma treatment is performed is lower than a temperature in the chamber when the first plasma treatment is performed. 請求項２記載の半導体装置の製造方法であって、
前記第２プラズマ処理を実施する時間は、前記第１プラズマ処理を実施する時間よりも短いことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 2,
The method for manufacturing a semiconductor device, wherein a time for performing the second plasma treatment is shorter than a time for performing the first plasma treatment. 請求項１記載の半導体装置の製造方法であって、
前記第２バリア導体膜は、前記第２溝の側面および底面上に形成された窒化タンタル膜と、前記窒化タンタル膜上に形成された第１タンタル膜と、前記第１タンタル膜上に形成された前記強磁性体膜と、前記強磁性体膜上に形成された第２タンタル膜から形成されていることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The second barrier conductor film is formed on the tantalum nitride film formed on the side and bottom surfaces of the second groove, the first tantalum film formed on the tantalum nitride film, and the first tantalum film. A method of manufacturing a semiconductor device, comprising: the ferromagnetic film; and a second tantalum film formed on the ferromagnetic film. 請求項７記載の半導体装置の製造方法であって、
前記強磁性体膜は、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されていることを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 7, comprising:
The ferromagnetic film is a nickel film, an iron film, a cobalt film, or an alloy film made of an alloy of these films, or the nickel film, the iron film, the cobalt film, and the alloy film are made of chromium, molybdenum, A method for manufacturing a semiconductor device, characterized in that the semiconductor device is formed so as to include any one of films added with any element of aluminum, silicon, zirconium, and boron. 請求項８記載の半導体装置の製造方法であって、
前記第１バリア導体膜は、タンタル膜、チタン膜、ルテニウム膜、タングステン膜、マンガン膜、あるいは、これらの窒化物膜や窒化珪化物膜のいずれかを含む膜から形成されていることを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 8, comprising:
The first barrier conductor film is formed of a tantalum film, a titanium film, a ruthenium film, a tungsten film, a manganese film, or a film including any of these nitride films and silicide nitride films. A method for manufacturing a semiconductor device. 請求項９記載の半導体装置の製造方法であって、
前記第１銅拡散防止膜および前記第２銅拡散防止膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜のいずれかを含む膜から形成されていることを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 9, comprising:
The first copper diffusion prevention film and the second copper diffusion prevention film are formed of a film including any one of a SiN film, a SiON film, a SiC film, a SiCN film, and a SiCO film. Production method. 請求項１０記載の半導体装置の製造方法であって、
前記第１層間絶縁膜および前記第２層間絶縁膜は、ＳｉＯＣ膜、ＨＳＱ膜、ＭＳＱ膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜のいずれかの膜を含むように形成されていることを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 10, comprising:
The first interlayer insulating film and the second interlayer insulating film are formed so as to include any one of a SiOC film, an HSQ film, an MSQ film, a TEOS film, a silicon oxide film, and a SiOF film. A method of manufacturing a semiconductor device. （ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上方に第１層間絶縁膜を形成する工程と、
（ｃ）前記第１層間絶縁膜に第１溝を形成する工程と、
（ｄ）前記第１溝の側面および底面を覆う第１バリア導体膜を形成し、前記第１バリア導体膜上に前記第１溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第１溝内に第１配線を形成する工程と、
（ｅ）前記第１配線の表面と前記第１層間絶縁膜の表面に対して、窒素を含有する分子からなる第１ガスを使用して第１プラズマ処理を実施する工程と、
（ｆ）前記（ｅ）工程後、前記第１配線および前記第１層間絶縁膜上に銅の拡散を抑制する第１銅拡散防止膜を形成する工程と、
（ｇ）前記第１銅拡散防止膜上に第２層間絶縁膜を形成する工程と、
（ｈ）前記第２層間絶縁膜に第２溝を形成する工程と、
（ｉ）前記第２溝の側面および底面を覆うように、強磁性体膜を含む第２バリア導体膜を形成し、前記第２バリア導体膜上に前記第２溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第２溝内に第２配線を形成する工程と、
（ｊ）前記第２配線の表面と前記第２層間絶縁膜の表面に対して、窒素を含有しない不活性分子からなる第２ガスを使用して、第２プラズマ処理を実施する工程と、
（ｋ）前記（ｊ）工程後、前記第２配線および前記第２層間絶縁膜上に銅の拡散を抑制する第２銅拡散防止膜を形成する工程と、
（ｌ）前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、
（ｍ）前記第３層間絶縁膜上に磁気抵抗素子を形成する工程とを備え、
前記第２配線は、前記第２配線に電流を流すことにより、前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を発生する機能を有する配線であることを特徴とする半導体装置の製造方法。 (A) forming a MISFET on a semiconductor substrate;
(B) forming a first interlayer insulating film above the MISFET;
(C) forming a first groove in the first interlayer insulating film;
(D) forming a first barrier conductor film covering the side and bottom surfaces of the first groove, and forming a copper film mainly composed of copper so as to embed the first groove on the first barrier conductor film; Forming a first wiring in the first groove;
(E) performing a first plasma treatment on the surface of the first wiring and the surface of the first interlayer insulating film using a first gas composed of molecules containing nitrogen;
(F) After the step (e), forming a first copper diffusion preventing film for suppressing copper diffusion on the first wiring and the first interlayer insulating film;
(G) forming a second interlayer insulating film on the first copper diffusion barrier film;
(H) forming a second groove in the second interlayer insulating film;
(I) A second barrier conductor film including a ferromagnetic film is formed so as to cover a side surface and a bottom surface of the second groove, and copper is mainly used to embed the second groove on the second barrier conductor film. Forming a second wiring in the second groove by forming a copper film,
(J) performing a second plasma treatment on the surface of the second wiring and the surface of the second interlayer insulating film using a second gas composed of inert molecules not containing nitrogen;
(K) After the step (j), a step of forming a second copper diffusion preventing film for suppressing copper diffusion on the second wiring and the second interlayer insulating film;
(L) forming a third interlayer insulating film on the second interlayer insulating film;
(M) forming a magnetoresistive element on the third interlayer insulating film,
The second wiring is a wiring having a function of generating a part of a magnetic field for rewriting information stored in the magnetoresistive element by passing a current through the second wiring. Device manufacturing method. 請求項１２記載の半導体装置の製造方法であって、
前記第２ガスを構成する前記窒素を含有しない不活性分子は、水素ガスであることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 12,
The method for manufacturing a semiconductor device, wherein the nitrogen-free inert molecule constituting the second gas is hydrogen gas. 情報を記憶する磁気抵抗素子と、前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を、電流を流すことにより発生させるクラッド配線とを有する半導体装置の製造方法であって、
（ａ）半導体基板の上方に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜に溝を形成する工程と、
（ｃ）前記溝の側面および底面を覆う膜であって強磁性体膜を含むバリア導体膜を形成し、前記バリア導体膜上に前記溝を埋め込むように銅を主体とする銅膜を形成することにより、前記溝内に前記クラッド配線を形成する工程と、
（ｄ）前記クラッド配線の表面と前記層間絶縁膜の表面に対して、窒素を含有する分子と窒素を含有しない不活性分子とからなるガスを使用し、かつ、前記窒素を含有する分子の流量よりも前記窒素を含有しない不活性分子の流量が多い条件で、プラズマ処理を実施する工程と、
（ｅ）前記（ｄ）工程後、前記クラッド配線および前記層間絶縁膜上に銅の拡散を抑制する銅拡散防止膜を形成する工程と、
（ｆ）前記銅拡散防止膜の上方に前記磁気抵抗素子を形成する工程とを備えることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising: a magnetoresistive element that stores information; and a clad wiring that generates a part of a magnetic field for rewriting information stored in the magnetoresistive element by passing a current;
(A) forming an interlayer insulating film above the semiconductor substrate;
(B) forming a groove in the interlayer insulating film;
(C) forming a barrier conductor film including a ferromagnetic film, covering the side and bottom surfaces of the groove, and forming a copper film mainly composed of copper so as to bury the groove on the barrier conductor film; A step of forming the clad wiring in the groove;
(D) A gas composed of molecules containing nitrogen and inert molecules not containing nitrogen is used with respect to the surface of the clad wiring and the surface of the interlayer insulating film, and the flow rate of the molecules containing nitrogen Performing a plasma treatment under a condition where the flow rate of the inert molecule not containing nitrogen is higher than
(E) after the step (d), a step of forming a copper diffusion preventing film for suppressing copper diffusion on the clad wiring and the interlayer insulating film;
And (f) forming the magnetoresistive element above the copper diffusion prevention film. 請求項１４記載の半導体装置の製造方法であって、
前記ガスに含まれる前記窒素を含有しない不活性分子は、水素ガス、ヘリウムガス、あるいは、アルゴンガスのいずれかから構成されていることを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 14, comprising:
The method for manufacturing a semiconductor device, wherein the inert molecule not containing nitrogen contained in the gas is composed of hydrogen gas, helium gas, or argon gas. 請求項１５記載の半導体装置の製造方法であって、
前記窒素を含有しない不活性分子の流量に対する前記窒素を含有する分子の流量は、２％以下であることを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 15, comprising:
The method of manufacturing a semiconductor device, wherein a flow rate of the molecule containing nitrogen is 2% or less with respect to a flow rate of the inert molecule not containing nitrogen. （ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上方に第１層間絶縁膜を形成する工程と、
（ｃ）前記第１層間絶縁膜に第１溝を形成する工程と、
（ｄ）前記第１溝の側面および底面を覆う第１バリア導体膜を形成し、前記第１バリア導体膜上に前記第１溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第１溝内に第１配線を形成する工程と、
（ｅ）前記第１配線の表面と前記第１層間絶縁膜の表面に対して、窒素を含有する分子からなる第１ガスを使用して第１プラズマ処理を実施する工程と、
（ｆ）前記（ｅ）工程後、前記第１配線および前記第１層間絶縁膜上に銅の拡散を抑制する第１銅拡散防止膜を形成する工程と、
（ｇ）前記第１銅拡散防止膜上に第２層間絶縁膜を形成する工程と、
（ｈ）前記第２層間絶縁膜に第２溝を形成する工程と、
（ｉ）前記第２溝の側面および底面を覆うように、強磁性体膜を含む第２バリア導体膜を形成し、前記第２バリア導体膜上に前記第２溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第２溝内に第２配線を形成する工程と、
（ｊ）前記第２配線の表面と前記第２層間絶縁膜の表面に対して、窒素を含有する分子と窒素を含有しない不活性分子とからなる第２ガスを使用し、かつ、前記窒素を含有する分子の流量よりも前記窒素を含有しない不活性分子の流量が多い条件で、第２プラズマ処理を実施する工程と、
（ｋ）前記（ｊ）工程後、前記第２配線および前記第２層間絶縁膜上に銅の拡散を抑制する第２銅拡散防止膜を形成する工程と、
（ｌ）前記第２銅拡散防止膜上に直接接触するように磁気抵抗素子を形成する工程とを備え、
前記第２配線は、前記第２配線に電流を流すことにより、前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を発生する機能を有する配線であることを特徴とする半導体装置の製造方法。 (A) forming a MISFET on a semiconductor substrate;
(B) forming a first interlayer insulating film above the MISFET;
(C) forming a first groove in the first interlayer insulating film;
(D) forming a first barrier conductor film covering the side and bottom surfaces of the first groove, and forming a copper film mainly composed of copper so as to embed the first groove on the first barrier conductor film; Forming a first wiring in the first groove;
(E) performing a first plasma treatment on the surface of the first wiring and the surface of the first interlayer insulating film using a first gas composed of molecules containing nitrogen;
(F) After the step (e), forming a first copper diffusion preventing film for suppressing copper diffusion on the first wiring and the first interlayer insulating film;
(G) forming a second interlayer insulating film on the first copper diffusion barrier film;
(H) forming a second groove in the second interlayer insulating film;
(I) A second barrier conductor film including a ferromagnetic film is formed so as to cover a side surface and a bottom surface of the second groove, and copper is mainly used to embed the second groove on the second barrier conductor film. Forming a second wiring in the second groove by forming a copper film,
(J) A second gas composed of a molecule containing nitrogen and an inert molecule not containing nitrogen is used for the surface of the second wiring and the surface of the second interlayer insulating film, and the nitrogen is A step of performing the second plasma treatment under a condition that the flow rate of the inert molecules not containing nitrogen is larger than the flow rate of the contained molecules;
(K) After the step (j), a step of forming a second copper diffusion preventing film for suppressing copper diffusion on the second wiring and the second interlayer insulating film;
(L) forming a magnetoresistive element in direct contact with the second copper diffusion barrier film,
The second wiring is a wiring having a function of generating a part of a magnetic field for rewriting information stored in the magnetoresistive element by passing a current through the second wiring. Device manufacturing method. 請求項１７記載の半導体装置の製造方法であって、
前記第２ガスに含まれる前記窒素を含有しない不活性分子は、水素ガス、ヘリウムガス、あるいは、アルゴンガスのいずれかから構成されていることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 17,
The method for manufacturing a semiconductor device, wherein the inert molecule not containing nitrogen contained in the second gas is composed of hydrogen gas, helium gas, or argon gas. 請求項１８記載の半導体装置の製造方法であって、
前記第１ガスに含まれる前記窒素を含有する分子は、アンモニアガスであることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 18,
The method for manufacturing a semiconductor device, wherein the nitrogen-containing molecule contained in the first gas is ammonia gas. 請求項１９記載の半導体装置の製造方法であって、
前記（ｊ）工程において、前記窒素を含有しない不活性分子の流量に対する前記窒素を含有する分子の流量は、２％以下であることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 19,
In the step (j), the flow rate of the molecule containing nitrogen relative to the flow rate of the inert molecule not containing nitrogen is 2% or less. （ａ）半導体基板の上方に形成された溝を有する層間絶縁膜と、
（ｂ）情報を記憶する磁気抵抗素子と、
（ｃ）前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を、電流を流すことにより発生させる機能を有し、かつ、強磁性体膜を含むバリア導体膜と銅を主成分とする銅膜とを前記層間絶縁膜に形成された前記溝に埋め込むように構成されたクラッド配線と、
（ｄ）前記クラッド配線上に形成された銅拡散防止膜とを備え、
前記銅拡散防止膜上に直接接触するように前記磁気抵抗素子が形成されていることを特徴とする半導体装置。 (A) an interlayer insulating film having a groove formed above the semiconductor substrate;
(B) a magnetoresistive element for storing information;
(C) It has a function of generating a part of a magnetic field for rewriting information stored in the magnetoresistive element by passing an electric current, and a barrier conductor film including a ferromagnetic film and copper are mainly used. A clad wiring configured to embed a copper film as a component in the groove formed in the interlayer insulating film;
(D) a copper diffusion prevention film formed on the clad wiring,
The semiconductor device, wherein the magnetoresistive element is formed so as to be in direct contact with the copper diffusion preventing film. 請求項２１記載の半導体装置であって、
前記磁気抵抗素子は、
（ｂ１）前記銅拡散防止膜上に直接接触するように形成された下部電極と、
（ｂ２）前記下部電極上に形成され、磁化の方向が固定されている固定層と、
（ｂ３）前記固定層上に形成されたトンネル絶縁膜と、
（ｂ４）前記トンネル絶縁膜上に形成され、磁化の方向を変えることが可能な記録層とを有し、
前記固定層の磁化の方向と前記記録層の磁化の方向が平行となっている場合の抵抗値と、前記固定層の磁化の方向と前記記録層の磁化の方向が反平行となっている場合の抵抗値が異なることを利用して、前記磁気抵抗素子に情報を記憶することを特徴とする半導体装置。 The semiconductor device according to claim 21, wherein
The magnetoresistive element is
(B1) a lower electrode formed so as to be in direct contact with the copper diffusion prevention film;
(B2) a fixed layer formed on the lower electrode and having a fixed magnetization direction;
(B3) a tunnel insulating film formed on the fixed layer;
(B4) having a recording layer formed on the tunnel insulating film and capable of changing the direction of magnetization;
When the magnetization direction of the fixed layer and the magnetization direction of the recording layer are parallel, and when the magnetization direction of the fixed layer and the magnetization direction of the recording layer are anti-parallel The semiconductor device is characterized in that information is stored in the magnetoresistive element by utilizing the fact that the resistance values of the two differ. 請求項２２記載の半導体装置であって、
前記バリア導体膜は、前記溝の側面および底面上に形成された窒化タンタル膜と、前記窒化タンタル膜上に形成された第１タンタル膜と、前記第１タンタル膜上に形成された前記強磁性体膜と、前記強磁性体膜上に形成された第２タンタル膜から形成されていることを特徴とする半導体装置。 23. The semiconductor device according to claim 22, wherein
The barrier conductor film includes a tantalum nitride film formed on a side surface and a bottom surface of the groove, a first tantalum film formed on the tantalum nitride film, and the ferromagnetic material formed on the first tantalum film. A semiconductor device comprising: a body film; and a second tantalum film formed on the ferromagnetic film. 請求項２３記載の半導体装置であって、
前記強磁性体膜は、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されていることを特徴とする半導体装置。 24. The semiconductor device according to claim 23, wherein
The ferromagnetic film is a nickel film, an iron film, a cobalt film, or an alloy film made of an alloy of these films, or the nickel film, the iron film, the cobalt film, and the alloy film are made of chromium, molybdenum, A semiconductor device formed to include any one of films added with any element of aluminum, silicon, zirconium, and boron. 請求項２４記載の半導体装置であって、
前記銅拡散防止膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜のいずれかを含む膜から形成されていることを特徴とする半導体装置。 25. The semiconductor device according to claim 24, wherein
The copper diffusion prevention film is formed of a film including any one of a SiN film, a SiON film, a SiC film, a SiCN film, and a SiCO film. 請求項２５記載の半導体装置であって、
前記層間絶縁膜は、ＳｉＯＣ膜、ＨＳＱ膜、ＭＳＱ膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜のいずれかの膜を含むように形成されていることを特徴とする半導体装置。 26. The semiconductor device according to claim 25, wherein
The interlayer insulating film is formed to include any one of a SiOC film, an HSQ film, an MSQ film, a TEOS film, a silicon oxide film, or a SiOF film.
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