JP2011100453A - イメージプロセッサ及びそれを含む電子装置及びイメージプロセッシング方法 - Google Patents

Abstract

【課題】多様な解像度のマルチメディアソースに対するイメージプロセッシング能力を向上させることができるイメージプロセッサを提供する。
【解決手段】イメージプロセッサ１００は、ローテーションブロック１２０と、ラインバッファブロック１３０と、スケーリングブロック１４０と、を含む。前記ローテーションブロックは、ローテーション情報に基づいて生成されるアドレスに基づいて、再配列されたソースイメージのピクセルデータをメモリから受信して出力することができる。前記ラインバッファブロックは、前記ローテーションブロックから出力される再配列されたピクセルデータを臨時に保存することができる。前記スケーリングブロックは、前記ラインバッファブロックから出力される再配列されたピクセルデータを水平及び垂直方向にスケーリングすることができる。
【選択図】図１

Description

本発明は、イメージプロセッシング技術に係り、より詳細には、メモリに保存されたソースイメージをローテーションするか、スケーリングすることができるイメージプロセッサ、イメージプロセッシング方法、及び該イメージプロセッサを含む電子装置に関する。

マルチメディアデータを処理するためのイメージプロセッサは、ＪＰＥＧ、ＭＰＥＧ、Ｈ．２６４などの多様なマルチメディアソースに対するイメージプロセッシングを通じてＬＣＤやＴＶのようなディスプレイ装置がマルチメディアイメージをディスプレイするプロセッサである。すなわち、イメージプロセッサは、幾つかの特定解像度に相応するイメージのみをディスプレイできるＬＣＤやＴＶなどが、種類及びサイズによって多様な解像度を有するマルチメディアソースをディスプレイできるようにマルチメディアソースを加工、処理するものである。

このようなイメージプロセッサは、イメージをローテーションするためのローテータ（ｒｏｔａｔｏｒ）とイメージを水平及び垂直方向にスケーリングすることによって、イメージをリサイジング（ｒｅｓｉｚｉｎｇ）するためのスケーラ（ｓｃａｌｅｒ）とを含む。従来のイメージプロセッシング方法において、ローテータとスケーラとは、別途のプロセッサとして具現するのが一般的であった。ローテータとスケーラとが分離されたイメージプロセッサは、イメージプロセッシングのために、少なくとも３〜４回のメモリアクセス（ｍｅｍｏｒｙ ａｃｃｅｓｓ）を必要とし、特に、ムービングイメージ（ｍｏｖｉｎｇ ｉｍａｇｅ）の場合、イメージのサイズ及びそのフォーマットによってバス帯域幅の消耗が激しいという短所を有する。

このようなイメージプロセッサの性能を改善しようと、統合されたそれぞれが分離されたラインバッファを含むローテータとスケーラとを含むイメージプロセッサについての研究が進められた。しかし、ローテータとスケーラとの分離されたラインバッファ（ｌｉｎｅ ｂｕｆｆｅｒ）構造は、イメージプロセッシングのためのゲートカウント（ｇａｔｅ ｃｏｕｎｔ）を増加させ、ローテータ及びスケーラに、全てに対して入力されるイメージサイズを考慮しなければならないという問題点を有する。

本発明が解決しようとする技術的な課題は、ローテータとスケーラとのラインバッファを共有することによって、ゲートカウントを減少させることができ、多様な解像度のマルチメディアソースに対するイメージプロセッシング能力を向上させることができるイメージプロセッサ、それを含む電子装置、及びイメージプロセッシング方法を提供することにある。

前記技術的課題を解決するためのイメージプロセッサは、ローテーションブロックと、ラインバッファブロックと、スケーリングブロックと、を含む。前記ローテーションブロックは、ローテーション情報に基づいて生成されるアドレスに基づいて、再配列されたソースイメージのピクセルデータをメモリから受信して出力することができる。前記ラインバッファブロックは、前記ローテーションブロックから出力される再配列されたピクセルデータを臨時に保存することができる。前記スケーリングブロックは、前記ラインバッファブロックから出力される再配列されたピクセルデータを水平及び垂直方向にスケーリングすることができる。

前記ローテーションブロックは、アドレス発生器と、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）と、を含む。前記アドレス発生器は、前記ローテーション情報に基づいて、前記メモリに保存された前記ソースイメージのピクセルデータを再配列することによって、前記ローテーションされたイメージを生成するためのアドレスを発生させる。前記ＤＭＡは、前記ソースイメージで、前記アドレスに相応するピクセルデータをフェッチ（ｆｅｔｃｈ）して出力することができる。

前記ローテーション情報は、前記ソースイメージをリニア（ｌｉｎｅａｒ）に出力する情報、前記ソースイメージを特定角度でローテーションする情報、前記ソースイメージを特定軸を基準にミラーリング（ｍｉｒｒｏｒｉｎｇ）する情報のうち少なくとも一つを含む。前記ラインバッファブロックは、複数のラインバッファを含み、サーキュラーキュー（ｃｉｒｃｕｌａｒ ｑｕｅｕｅ）方式で前記複数のラインバッファに保存された前記再配列されたピクセルデータを順次に出力することができる。前記ラインバッファのそれぞれは、前記イメージプロセッサが支援する最大サイズのイメージの一つのラインに相応するサイズを有する。前述した本発明の実施形態によるイメージプロセッサは、イメージをディスプレイする多様な電子装置に利用されうる。

前記技術的課題を解決するためのイメージプロセッシング方法は、ローテーション情報に基づいて生成されるアドレスに基づいて、再配列されたソースイメージのピクセルデータをメモリから受信して出力する段階と、前記再配列されたピクセルデータを臨時に保存する段階と、前記臨時に保存された再配列されたピクセルデータを水平及び垂直方向にスケーリングする段階と、を含む。前記再配列されたソースイメージのピクセルデータを前記メモリから受信して出力する段階は、前記ローテーション情報に基づいて、前記メモリに保存された前記ソースイメージのピクセルデータを再配列することによって、前記ローテーションされたイメージを生成するためのアドレスを発生させる段階と、前記ソースイメージで、前記アドレスに相応するピクセルデータをフェッチして出力する段階と、を含む。

前記ローテーション情報は、前記ソースイメージをリニアに出力する情報、前記ソースイメージを特定角度でローテーションする情報、前記ソースイメージを特定軸を基準にミラーリングする情報のうち少なくとも一つを含む。前記再配列されたピクセルデータを臨時に保存する段階は、サーキュラーキュー方式で複数のラインバッファに臨時保存された前記再配列されたピクセルデータを順次に出力する段階を含む。

前記ラインバッファのそれぞれは、前記イメージプロセッサが支援する最大サイズのイメージの一つのラインに相応するサイズを有する。前記再配列されたソースイメージのピクセルデータを前記メモリから受信して出力する段階は、前記再配列されたピクセルデータをサーキュラーキュー方式による循環方式で順次に出力する段階を含む。

前述した本発明の実施形態によるイメージプロセッシング方法は、コンピュータで読み取り可能な記録媒体に保存された前記イメージプロセッシング方法を実行するためのコンピュータプログラムを実行することで具現可能である。

本発明の実施形態によるイメージプロセッサ、それを含む電子装置、及びイメージプロセッシング方法は、ローテーション、ミラーリングなどの処理が行われたイメージをメモリから直接受信するので、メモリから受信されるイメージ全体を保存するための内部メモリを含まない。ローテータとスケーラとがラインバッファを共有することによって、従来のイメージプロセッシング技術に比べてイメージプロセッサのチップサイズを減少させることができる。また、イメージプロセッシング過程での消費電力を減少させることができ、リアルタイムでイメージをディスプレイするためのイメージプロセッシング能力を向上させることができる。

本発明の実施形態によるイメージプロセッサを含む電子装置のブロック図である。 図１のメモリに保存されたソースイメージと図１のラインバッファブロックに保存されたイメージとを示す図。 本発明の実施形態によるイメージプロセッサのラインバッファブロックでのピクセルデータの入出力過程を示す図。 本発明の比較例によるイメージプロセッサのラインバッファブロックでのピクセルデータの入出力過程を示す図。 入力ローテーション方式を用いる本発明の実施形態によるイメージプロセッサのイメージローテーション過程を示す図。 出力ローテーション方式を用いる本発明の比較例によるイメージプロセッサのイメージローテーション過程を示す図。 本発明の実施形態によるイメージプロセッシング方法を示すフローチャート。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載の内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一参照符号は、同一部材を表わす。

図１は、本発明の実施形態によるイメージプロセッサを含む電子装置１０のブロック図である。電子装置１０は、イメージディスプレイのためのイメージプロセッシングを行うカメラ、ＴＶ、ＬＣＤ、ＰＤＰなどであり、携帯用コンピュータ（ｐｏｒｔａｂｌｅｃｏｍｐｕｔｅｒ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｃｅ）、携帯電話機（ｃｅｌｌｕｌａｒ ｔｅｌｅｐｈｏｎｅ）、ＭＰ３プレーヤ、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、カーナビゲーション（ａｕｔｏｍｏｔｉｖｅ ｎａｖｉｇａｔｉｏｎ ｓｙｓｔｅｍ）などの携帯用電子装置であるが、本発明の範囲が、これに限定されるものではない。図１を参照すると、電子装置１０は、メモリ２０、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｔｉ：ＣＰＵ）３０、システムバス４０及びイメージプロセッサ１００を含む。

メモリ２０は、イメージプロセッサ１００が加工するマルチメディアソースを含む各種データを保存し、中央処理装置３０は、電子装置１０の動作に必要な各種の演算を行うことができる。前記イメージプロセッサ１００は、メモリ２０から受信されるイメージをディスプレイ装置がディスプレイできるイメージを含んで処理してシステムバス４０を介してメモリ２０に出力するか、ディスプレイ装置に出力することができる。メモリ２０、中央処理装置３０、及びイメージプロセッサ１００は、システムバス４０を介して互いに連結される。

イメージプロセッサ１００は、コントロールブロック１１０、ローテーションブロック１２０、ラインバッファブロック１３０、スケーリングブロック１４０、出力バッファブロック１５０、出力ＤＭＡ１６０、及びディスプレイインターフェース１７０を含む。ローテーションブロック１２０は、コントロールブロック１１０から受信されるローテーション情報に基づいて生成されるアドレスに基づいて、再配列されたソースイメージのピクセルデータをメモリから受信して出力することができる。

すなわち、ローテーションブロック１２０は、メモリ２０に保存されたソースイメージを受信した後、内部でローテーション動作を行うものではなく、ローテーションされたイメージに対応するアドレスのピクセルデータを、すなわち、ローテーションされたイメージに相応して再配列されたソースイメージアドレスに相応するピクセルデータを、メモリ２０から直接受信してラインバッファブロック１３０に出力することができる。本発明の実施形態によるイメージプロセッサ１００のようにメモリ２０からローテーションされたイメージに相応するピクセルデータを直接受信する動作方式を“入力ローテーション（ｉｎｐｕｔ ｒｏｔａｔｉｏｎ）方式”と言い、メモリからソースイメージを受信した後、内部でローテーション動作を行う方式を“出力ローテーション（ｏｕｔｐｕｔ ｒｏｔａｔｉｏｎ）方式”という。

ローテーションブロック１２０は、アドレス発生器１２２及びＤＭＡ１２４を含む。アドレス発生器１２２は、ローテーション情報に基づいて、メモリ１２０に保存されたソースイメージのピクセルデータを再配列することによって、ローテーションされたイメージを生成するためのアドレスを発生させることができ、ＤＭＡ１２４は、ソースイメージで、アドレスに相応するピクセルデータをフェッチして出力することができる。

システムバス４０から受信される命令に基づいてコントロールブロック１１０で発生するローテーション情報は、メモリ２０に保存されたソースデータを加工するための多様な情報を含む。ローテーション情報は、ノーマル（ｎｏｒｍａｌ）方式、ミラーリング方式、ローテーション（ｒｏｔａｔｉｏｎ）方式のそれぞれについての情報と各方式の組合わせによる情報とを含む。ここで、ノーマル方式とは、メモリ２０をリニアにスキャンしてピクセルデータを出力する方式を意味し、ミラーリング方式とは、特定軸（例えば、Ｘ軸、Ｙ軸、及びＸＹ軸）を基準にミラーリングされたイメージに合わせてメモリ２０をスキャンしてピクセルデータを出力する方式を意味し、ローテーション方式とは、所定の角度（例えば、０°、９０°、１８０°、２７０°）だけローテーションされたイメージに合わせてメモリ２０をスキャンしてピクセルデータを出力する方式を意味する。

ラインバッファブロック１３０は、ローテーションブロック１２０から出力される再配列されたピクセルデータを臨時に保存することができる。ラインバッファブロック１３０に出力される再配列されたピクセルデータは、入力ローテーション方式によって、メモリ２０から受信される。図２は、図１のメモリ２０に保存されたソースイメージと図１のラインバッファブロック１３０に保存されたイメージとを示す。図２を参照すると、ラインバッファブロック１３０には、時計回り方向に９０°回転したイメージが保存されたことが分かる。

すなわち、ラインバッファブロック１３０の第１ラインバッファ１３０Ａには、ソースイメージの第１列のアドレス１１、２１、３１、４１に相応するピクセルデータが再配列されて保存され、第２ラインバッファ１３０Ｂには、ソースイメージの第２列のアドレス１２、２２、３２、４２に相応するピクセルデータが再配列されて保存され、第３ラインバッファ１３０Ｃには、ソースイメージの第３列のアドレス１３、２３、３３、４３に相応するピクセルデータが再配列されて保存され、第４ラインバッファ１３０Ｄには、ソースイメージの第４列のアドレス１４、２４、３４、４４に相応するピクセルデータが再配列されて保存される。参考までに、ソースイメージ及びラインバッファ１３０の数字は、ピクセルデータのアドレスを表わす。

ラインバッファブロック１３０は、再配列されたピクセルデータを保存するための複数のラインバッファを含む。ラインバッファのそれぞれは、イメージプロセッサ１００が支援する最大サイズのイメージの一つのラインに相応するサイズを有する。これは、ラインバッファのそれぞれには、イメージプロセッサ１００によって出力される最大サイズのイメージの一つのラインに相応するピクセルデータが保存されるということを意味する。

ラインバッファブロック１３０は、サーキュラーキュー方式で複数のラインバッファに保存された再配列されたピクセルデータを順次に出力することができる。すなわち、ローテーションブロック１２０から出力される再配列されたピクセルデータは、サーキュラーキュー方式による循環方式でラインバッファブロック１３０に保存することができる。サーキュラーキュー方式でピクセルデータを出力するラインバッファブロック１３０の動作は、以下で、図３を参照して具体的に説明する。図３は、本発明の実施形態によるイメージプロセッサ１００のラインバッファブロック１３０でのピクセルデータの入出力過程を示す。

図３を参照すると、ラインバッファブロック１３０では、トップポインタ（ＴＯＰ ＰＩＩＮＴＥＲ）が移動するにつれて、ラインバッファに保存されたデータが順次に出力され、ピクセルデータが出力されたラインバッファには、次のピクセルデータが順次に入力されることが分かる。図３をさらに具体的に説明すれば、（ａ）段階で、ポインタが位置する第１バッファ１３０ＡのデータＤＡＴＡ１が出力される。（ｂ）段階で、ピクセルデータが出力された第１ラインバッファ１３０Ａには、次のピクセルデータＤＡＴＡ５が入力されてポインタが第２ラインバッファ１３０Ｂに移動することによって、第２ラインバッファ１３０ＢのデータＤＡＴＡ２が出力される。（ｃ）段階で、ピクセルデータが出力された第２ラインバッファ１３０Ｂには、次のピクセルデータＤＡＴＡ６が入力されてポインタが第３ラインバッファ１３０Ｃに移動することによって、３ラインバッファ１３０ＣのピクセルデータＤＡＴＡ３が出力される。次の段階でのピクセルデータの入出力過程は、前述したのと同様に進行する。

図４は、本発明の比較例によるイメージプロセッサのラインバッファブロック１３０’でのピクセルデータの入出力過程を示す。図４に示されたラインバッファブロックのピクセルデータの入出力方式は、シフティング（ｓｈｉｆｔｉｎｇ）方式による方式である。

図４を参照すると、ラインバッファブロック１３０’でトップポインタ（ＴＯＰ ＰＯＩＮＴＥＲ）とボトムポインタ（ＢＯＴＴＯＭ ＰＯＩＮＴＥＲ）とは、常に第１ラインバッファ１３０Ａ及び第４ラインバッファ１３０Ｄに位置し、ピクセルデータを出力するラインバッファは、常にトップポインタが位置する第１ラインバッファであることが分かる。図４をさらに具体的に説明すれば、（ａ）段階で、トップポインタが位置する第１ラインバッファ１３０ＡのピクセルデータＤＡＴＡ１が出力される。（ｂ）段階で、ラインバッファブロック１３０’に保存されたピクセルデータは、トップポインタ方向に隣接したラインバッファにシフティングされ、トップポインタが位置した第１ラインバッファ１３０ＡのピクセルデータＤＡＴＡ２が出力され、ボトムポインタが位置する第４ラインバッファ１３０Ｄには、次のピクセルデータＤＡＴＡ５が入力される。（ｃ）段階で、ラインバッファブロック１３０’に保存されたピクセルデータは、トップポインタ方向に隣接したラインバッファにシフティングされ、トップポインタが位置した第１ラインバッファ１３０ＡのピクセルデータＤＡＴＡ３が出力され、ボトムポインタが位置する第４ラインバッファ１３０Ｄには、次のピクセルデータＤＡＴＡ６が入力される。次の段階でのピクセルデータの入出力過程は、前述したのと同様に進行する。

本発明の実施形態によるイメージプロセッサ１００のラインバッファブロック１３０でのピクセルデータの入出力方式であるサーキュラーキュー方式は、各段階で一つのピクセルデータの出力動作と一つのピクセルデータの入力動作とが行われる。しかし、シフティング方式によれば、各段階では、３個のピクセルデータに対するシフティング動作と一つのピクセルデータの入力動作とが行われる。したがって、サーキュラーキュー方式のピクセルデータの入出力動作を行う本発明の実施形態によるイメージプロセッサ１００は、シフティング方式のピクセルデータの入出力動作を行うイメージプロセッサに比べて、その動作が簡単であり、電力消費もさらに少ない。

スケーリングブロック１４０は、ラインバッファブロック１３０から出力される再配列されたピクセルデータを水平及び垂直方向にスケーリングすることができる。本発明の実施形態によるイメージプロセッサ１００でスケーリングブロック１４０は、入力ローテーション方式でラインバッファブロック１３０に保存されて出力されるピクセルデータに対して直接的なスケーリング動作を行うことによって、ローテーションブロック１２０とラインバッファとを共有する。したがって、本発明の実施形態によるイメージプロセッサ１００は、ローテータとスケーラのそれぞれがラインバッファを有する従来のラインバッファに比べて、チップサイズが小さく、電力消費もさらに少ない。

出力バッファブロック１５０は、スケーリングブロック１４０から出力されるピクセルデータをバッファリングする。出力ＤＭＡ１６０は、出力バッファブロック１５０によってバッファリングされたピクセルデータ（すなわち、ローテーションされたイメージ）をシステムバス４０を介してメモリ２０に出力することができる。そうすると、メモリ２０は、ローテーションされたイメージを保存することができる。ディスプレイインターフェース１７０は、出力バッファブロック１５０から出力されるピクセルデータ（すなわち、ディスプレイ装置の解像度に合わせて加工されたイメージ）を受信してディスプレイ装置に出力することができる。

図５は、入力ローテーション方式を用いる本発明の実施形態によるイメージプロセッサ１００のイメージローテーション過程を示す。図６は、出力ローテーション方式を用いる本発明の比較例によるイメージプロセッサのイメージローテーション過程を示す。参考までに、図５及び図６は、ラインバッファブロックの容量がメモリに保存されたソースイメージの二分の一と仮定したものである。

図５のイメージプロセッサ１００は、入力ローテーション方式によって時計回り方向に９０°ローテーションされたソースイメージの左側部分に相応するピクセルデータを受信した後、時計回り方向に９０°ローテーションされたソースイメージの右側部分に相応するピクセルデータを受信する。しかし、図６のイメージプロセッサは、出力ローテーション方式を用いるので、まずメモリに保存されたソースイメージの全部を受信した後、ソースイメージの左側部分のピクセルデータを時計回り方向に９０°ローテーションし、ソースイメージの左側部分のピクセルデータを時計回り方向に９０°ローテーションする。

したがって、図６のイメージプロセッサは、ソースイメージの全部を保存することができる保存空間がなければ、メモリ２０に保存されたソースイメージをリアルタイムでローテーションしてディスプレイ装置に提供することができない。但し、図６のイメージプロセッサは、ソースイメージの全部を保存することができる保存空間がないとしても、ソースイメージをローテーションしてメモリに保存することはできる。しかし、本発明の実施形態によるイメージプロセッサ１００は、ソースイメージをリアルタイムでローテーションして出力する場合にも、出力ローテーション方式を用いるイメージプロセッサとは異なって、加工しようとするソースイメージの全部を受信するための保存空間を必要としない。

本発明の実施形態によるイメージプロセッサ１００は、多様な形態のパッケージを用いて実装されうる。例えば、本発明の実施形態によるイメージプロセッサ１００は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎＷａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを用いて実装することができる。

図７は、本発明の実施形態によるイメージプロセッシング方法を示すフローチャートである。以下、図１及び図７を参照して、その過程を順次に説明する。
イメージプロセッサ１００のコントロールブロック１１０は、システムバス４０から受信される命令に基づいて、メモリ２０に保存されたソースイメージを加工するためのローテーション情報を発生させ、ローテーションブロック１２０のアドレス発生器１２２は、ローテーション情報に基づいてローテーションされたイメージに相応して、ソースイメージのピクセルデータを再配列するためのアドレスを発生させる（ステップＳ７０）。

そうすると、ＤＭＡ１２４は、このアドレスに応答して、ソースイメージのピクセルデータのうち、このアドレスに相応して再配列されたピクセルデータをフェッチして出力する（ステップＳ７１）。これは、入力ローテーション方式によってローテーションされたイメージに相応するピクセルデータを直接メモリ２０から受信することを意味する。

次いで、ラインバッファブロック１３０は、ＤＭＡ１２４から出力される再配列されたピクセルデータを臨時に保存し、サーキュラーキュー方式によって再配列されたピクセルデータを出力し（ステップＳ７２）、スケーリングブロック１４０は、ラインバッファブロック１３０から出力される再配列されたピクセルデータに対する水平及び垂直方向に対するスケーリング動作を行う（ステップＳ７３）。

本発明の実施形態によるイメージプロセッシング方法は、またコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現可能である。本発明の実施形態によるイメージプロセッシング方法は、コンピュータで読み取り可能な記録媒体に保存された前記イメージプロセッシング方法を実行するためのコンピュータプログラムを実行することで具現可能である。

コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取れるデータが保存されるあらゆる種類の記録装置を含む。
例えば、コンピュータで読み取り可能な記録媒体には、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがある。

また、コンピュータで読み取り可能な記録媒体は、ネットワークで連結されたコンピュータシステムに分散されて、分散方式でコンピュータで読み取り可能なコードが保存されて実行可能である。そして、本発明の実施形態によるイメージプロセッシング方法を具現するための機能的な（ｆｕｎｃｔｉｏｎａｌ）プログラム、コード及びコードセグメントは、本発明が属する技術分野のプログラマによって容易に推論されうる。

本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。

本発明は、イメージプロセッサ及びそれを含む電子装置及びイメージプロセッシング方法に使われる。

１０ 電子装置
２０ メモリ
３０ 中央処理装置（ＣＰＵ）
４０ システムバス
１００ イメージプロセッサ
１１０ コントロールブロック
１２０ ローテーションブロック
１２２ アドレス発生器
１２４ ＤＭＡ
１３０ ラインバッファブロック
１４０ スケーリングブロック
１５０ 出力バッファブロック
１６０ 出力ＤＭＡ
１７０ ディスプレイインターフェース

Claims (10)

1. ローテーション情報に基づいて生成されるアドレスに基づいて、再配列されたソースイメージのピクセルデータをメモリから受信して出力するローテーションブロックと、
   前記ローテーションブロックから出力される再配列されたピクセルデータを臨時に保存するラインバッファブロックと、
   前記ラインバッファブロックから出力される再配列されたピクセルデータを水平及び垂直方向にスケーリングするスケーリングブロックと、
   を含むことを特徴とするイメージプロセッサ。
2. 前記ローテーションブロックは、
   前記ローテーション情報に基づいて、前記メモリに保存された前記ソースイメージのピクセルデータを再配列することによって、前記ローテーションされたイメージを生成するためのアドレスを発生させるアドレス発生器と、
   前記ソースイメージで、前記アドレスに相応するピクセルデータをフェッチして出力するＤＭＡと、
   を含むことを特徴とする請求項１に記載のイメージプロセッサ。
3. 前記ローテーション情報は、
   前記ソースイメージをリニアに出力する情報、前記ソースイメージを特定角度でローテーションする情報、前記ソースイメージを特定軸を基準にミラーリングする情報のうち少なくとも一つを含むことを特徴とする請求項１に記載のイメージプロセッサ。
4. 前記ラインバッファブロックは、
   複数のラインバッファを含み、サーキュラーキュー方式で前記複数のラインバッファに保存された前記再配列されたピクセルデータを順次に出力することを特徴とする請求項１に記載のイメージプロセッサ。
5. 前記ラインバッファのそれぞれは、
   前記イメージプロセッサが支援する最大サイズのイメージの一つのラインに相応するサイズを有することを特徴とする請求項４に記載のイメージプロセッサ。
6. 前記ローテーションブロックから出力される、
   前記再配列されたピクセルデータは、サーキュラーキュー方式による循環方式で前記ラインバッファブロックに保存されることを特徴とする請求項１に記載のイメージプロセッサ。
7. ローテーション情報に基づいて生成されるアドレスに基づいて、再配列されたソースイメージのピクセルデータをメモリから受信して出力するローテーションブロックと、
   前記再配列されたピクセルデータを保存する複数のラインバッファを含み、サーキュラーキュー方式で前記複数のラインバッファに保存された前記再配列されたピクセルデータを順次に出力するラインバッファブロックと、
   前記ラインバッファブロックから出力される再配列されたピクセルデータを水平及び垂直方向にスケーリングするスケーリングブロックと、を含み、
   前記ローテーションブロックは、
   前記ローテーション情報に基づいて、前記メモリに保存された前記ソースイメージのピクセルデータを再配列することによって、前記ローテーションされたイメージを生成するためのアドレスを発生させるアドレス発生器と、
   前記ソースイメージで、前記アドレスに相応するピクセルデータをフェッチして出力するＤＭＡと、
   を含むことを特徴とするイメージプロセッサ。
8. 前記ローテーション情報は、
   前記ソースイメージをリニアに出力する情報、前記ソースイメージを特定角度でローテーションする情報、前記ソースイメージを特定軸を基準にミラーリングする情報のうち少なくとも一つを含むことを特徴とする請求項７に記載のイメージプロセッサ。
9. 前記ラインバッファのそれぞれは、
   前記イメージプロセッサが支援する最大サイズのイメージの一つのラインに相応するサイズを有することを特徴とする請求項７に記載のイメージプロセッサ。
10. 請求項１または請求項７に記載のイメージプロセッサを含む電子装置。

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