JP2011091337A - Ｍｏｓ型イメージセンサ、ｍｏｓ型イメージセンサの駆動方法、撮像装置 - Google Patents

Abstract

【課題】信号電荷をフローティングゲートに注入して該信号電荷に応じた信号を読み出す構造のＭＯＳ型イメージセンサにおいて、フローティングゲート内の信号電荷を消去する新規な構造を提供する。
【解決手段】半導体基板５１内に形成された光電変換部ＰＤ、及び、光電変換部ＰＤに蓄積された電荷が注入される半導体基板５１上方に設けられたフローティングゲートＦＧを含む半導体メモリＷＴを有する画素部５２ａと、フローティングゲートＦＧに注入された電荷に応じた信号を読み出す読み出し部５５とを備え、画素部５２ａが、半導体基板５１とフローティングゲートＦＧとの間に設けられたトンネル絶縁膜７と、半導体基板５１内に設けられた不純物拡散層１２と、不純物拡散層１２の上に形成されたトンネル絶縁膜１５とを含み、フローティングゲートＦＧがトンネル絶縁膜１５の上にまで設けられている。
【選択図】図８

Description

本発明は、ＭＯＳ型イメージセンサ、ＭＯＳ型イメージセンサの駆動方法、撮像装置に関する。

従来のＭＯＳ型イメージセンサは、ローリングシャッタ（フォーカルプレーンシャッタ）方式とよばれるように、各ラインの露光時間は一定であっても、露光開始タイミングがライン毎にずれているため、特に動く被写体を撮像した場合に撮影後の画像が歪むという問題があった。例えば、被写体（電車）が露光期間中に右から左に移動すると、撮影後の被写体（電車）はひし形に変形した画像となる。また、被写体が画面上、下から上に移動すると撮影後の画像は「縮み」、逆に被写体が画面上、上から下に移動すると撮影後の画像は「伸びる」ことになる。

このような問題を解決したＭＯＳ型イメージセンサが、特許文献１に開示されている。特許文献１に開示されたＭＯＳ型イメージセンサは、フローティングゲートを有する半導体メモリを画素部毎に設けている。そして、画素部のフォトダイオードで発生した電荷を該画素部のフローティングゲートに注入し、該フローティングゲートに注入した電荷に応じた信号を読み出す構成となっている。

特許文献１に開示されたＭＯＳ型イメージセンサによれば、ソースフォロアアンプ及び選択トランジスタを有していないため、１画素部あたりのトランジスタ数を少なくすることができ、微細化が進んだ場合でも、感度を向上させることができる。また、フローティングゲートと基板の間の絶縁膜のポテンシャル障壁により電荷が隔離されており、フローティングゲートに注入された電荷に暗電流や過大光による不要電荷が混入しないため、ＳＮを向上させることができる。

特許文献１には、フローティングゲートに注入した電荷の消去方法として、半導体メモリのゲート電極に負電圧を印加し、半導体基板に正電圧を印加することで、フローティングゲート中の電荷を基板側に排出する方法が記載されている。

この方法では、フローティングゲート中の電荷の少なくとも一部がフォトダイオードにも排出されてしまう。このため、消去動作の後に、フォトダイオード内の電荷を例えば別途用意したドレインに完全排出した後でなければ、フォトダイオードの露光を開始することができない。よって、１撮像シーケンスに占める露光期間の割合が少なくなり、信号量の低下（Ｓ／Ｎ劣化）や撮像機会の損失を招いてしまう。

特開２００２−２８０５３７号公報

本発明は、上記事情に鑑みてなされたものであり、信号電荷をフローティングゲートに注入して該信号電荷に応じた信号を読み出す構造のＭＯＳ型イメージセンサにおいて、フローティングゲート内の信号電荷を消去する新規な構造及び方法を提供することを目的とする。

本発明のＭＯＳ型イメージセンサは、半導体基板内に形成され、光電変換によって発生した電荷を蓄積する光電変換部、及び、前記光電変換部に蓄積された電荷が注入される前記半導体基板上方に設けられたフローティングゲート及びこれに対向する位置に設けられたゲート電極を含む半導体メモリを有する画素部と、前記フローティングゲートに注入された電荷に応じた信号を読み出す読み出し部とを備え、前記画素部が、前記半導体基板と前記フローティングゲートとの間に設けられた第一の絶縁膜と、前記半導体基板内に設けられた不純物拡散層と、前記不純物拡散層の上に形成された第二の絶縁膜とを含み、前記フローティングゲート又は前記フローティングゲートと電気的に接続された別のフローティングゲートが、前記第二の絶縁膜の上に設けられている。

本発明の撮像装置は、前記ＭＯＳ型イメージセンサと、前記半導体メモリのゲート電極と前記不純物拡散層とに、それぞれ極性が逆の電圧を印加して、前記フローティングゲート内の電荷を前記第二の絶縁膜をトンネリングさせて前記不純物拡散層に排出する電荷排出駆動を行う駆動部とを備える。

本発明のＭＯＳ型イメージセンサの駆動方法は、前記ＭＯＳ型イメージセンサの駆動方法であって、前記半導体メモリのゲート電極と前記不純物拡散層とに、それぞれ極性が逆の電圧を印加して、前記フローティングゲート内の電荷を前記第二の絶縁膜をトンネリングさせて前記不純物拡散層に排出する。

本発明によれば、信号電荷をフローティングゲートに注入して該信号電荷に応じた信号を読み出す構造のＭＯＳ型イメージセンサにおいて、フローティングゲート内の信号電荷を消去する新規な構造及び方法を提供することができる。

本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図 図１に示したＭＯＳ型イメージセンサにおける画素アレイの概略構成を示す図 図２に示した画素アレイにおける画素部の内部構成を示す等価回路図 図２に示した画素アレイにおける画素部と、図１に示したＭＯＳ型イメージセンサにおける読み出し部及び垂直駆動走査回路の概略構成を示す図 図３に示した画素部の平面レイアウト例を示した図 図５に示したＶＩ−ＶＩ線の断面模式図 図５に示したＶＩＩ−ＶＩＩ線の断面模式図 図５に示したＶＩＩＩ−ＶＩＩＩ線の断面模式図 図３に示した画素部の平面レイアウトの別の例を示した図 図９に示したＸ−Ｘ線の断面模式図 図１に示したＭＯＳ型イメージセンサの駆動方法を説明するタイミングチャート

以下、本発明の実施形態について図面を参照して説明する。

図１は、本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図である。このＭＯＳ型イメージセンサは、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に搭載して用いられる。

図１に示したように、ＭＯＳ型イメージセンサ５は、半導体基板５１に形成された画素アレイ５２、垂直駆動走査回路５３、駆動制御回路５４、読み出し部５５、信号線５６、及び水平駆動走査回路５７を備える。

画素アレイ５２は、詳細は後述するが、二次元状に配列された複数の画素部を含む。後述する例では、複数の画素部が、水平方向に並ぶ複数の画素部からなる画素部行を水平方向に直交する垂直方向に複数並べた配置、又は、垂直方向に並ぶ複数の画素部からなる画素部列を水平方向に複数並べた配置となっている。

垂直駆動走査回路５３は、画素アレイ５２に含まれる複数の画素部の駆動を行うものであり、複数の画素部行を１つずつ選択して駆動することが可能になっている。

駆動制御回路５４は、垂直駆動走査回路５３、読み出し部５５、及び水平駆動走査回路５７を統括制御する。

読み出し部５５は、複数の画素部列の各々に対応して設けられた読み出し回路を含んで構成されている。読み出し部５５の詳細は後述する。

水平駆動走査回路５７は、読み出し部５５に含まれる複数の読み出し回路の各々に接続されたスイッチと、このスイッチをオンオフ制御する制御回路とで構成されている。このスイッチがオンされることにより、読み出し回路で読み出された信号が信号線５６に出力される。

図２は、図１に示したＭＯＳ型イメージセンサにおける画素アレイの概略構成を示す平面模式図である。図２に示すように、画素アレイ５２は、複数の画素部５２ａ（図中Ｐｉｘｅｌと表記）と、容量５２ｂと、読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔと、電荷消去線ＥＬと、信号線ＢＬとを含む。複数の画素部５２ａは、上述したように、半導体基板５１上の水平方向Ｘと垂直方向Ｙに二次元状（図２の例では正方格子状）に配列されている。容量５２ｂは、各画素部列に対応して設けられている。

画素部５２ａは、光を受光してその受光量に応じた電荷を発生すると共に、この発生した電荷に応じた信号を出力するものである。

読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔと、電荷消去線ＥＬは、それぞれ、１つの画素部行に対して１つ設けられている。読み出し制御線ＲＬ、書き込み制御線ＷＬ、リセット制御線ＲＳＴ、及び電荷消去線ＥＬは、それぞれ、対応する画素部行の各画素部５２ａと垂直駆動走査回路５３とに接続されている。リセット電源線Ｖｒｓｔは、対応する画素部行の各画素部５２ａと図示しない電源とに接続されている。

信号線ＢＬは、１つの画素部列に対して１つ設けられている。信号線ＢＬは、それに対応する画素部列の各画素部５２ａと、その画素部列に対応する容量５２ｂと、その画素部列に対応する読み出し部５５内の読み出し回路とに接続されている。

図３は、図２に示した画素アレイ５２における画素部５２ａの概略構成を示した図である。図３に示したように、画素部５２ａは、リセットトランジスタＲＳＴｒと、半導体メモリである書き込みトランジスタＷＴと、読み出しトランジスタＲＴと、光電変換部ＰＤと、電荷消去部ＳＥとを備える。

光電変換部ＰＤは、光電変換して得られた電荷を蓄積するものである。光電変換部ＰＤは、例えば半導体基板５１内に形成されたフォトダイオードで構成されている。例えば、ｎ型シリコン基板に形成したｐウェル層内にｎ型不純物層を形成し、このｎ型不純物層とｐウェル層とのｐｎ接合によってフォトダイオードを形成することができる。このｎ型不純物層の表面にｐ型不純物層を設け、ｎ型不純物層を、ｎ型シリコン基板最表面ではなくｎ型シリコン基板内部に形成した所謂埋め込み型フォトダイオードとすることで、ｎ型不純物層を完全空乏化することができる。なお、半導体基板５１上方に一対の電極とこれらに挟まれた光電変換層を設け、一対の電極の一方と光電変換部ＰＤを電気的に接続し、光電変換層で発生した電荷を光電変換部ＰＤに蓄積する構成としてもよい。

リセットトランジスタＲＳＴｒは、光電変換部ＰＤに蓄積された電荷を排出して、光電変換部ＰＤの電位を所定の電位にリセットするものである。リセットトランジスタＲＳＴｒのゲート電極ＲＧにはリセット制御線ＲＳＴが接続されている。リセットトランジスタＲＳＴｒのドレイン領域には、リセット電源線Ｖｒｓｔが接続されている。

書き込みトランジスタＷＴは、半導体基板５１上に形成されたトンネル絶縁膜上に設けられたフローティングゲートＦＧと、このフローティングゲートＦＧに対向する位置に設けられたゲート電極である書き込みコントロールゲートＷＣＧとを有している。

書き込みトランジスタＷＴのソース領域は、光電変換部ＰＤとなっている。書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧは書き込み制御線ＷＬに接続されている。この書き込みコントロールゲートＷＣＧに書き込み制御線ＷＬを介して書き込み電圧が印加されることで、ファウラ−ノルドハイム（Ｆ−Ｎ）トンネル電流を用いて電荷を注入するＦＮトンネル注入、ダイレクトトンネル注入等により、光電変換部ＰＤに蓄積された電荷がフローティングゲートＦＧに注入されて蓄積される。

なお、図３の例では、書き込みトランジスタＷＴを、ドレイン領域を省略した２端子構造としており、これにより構成の簡略化を図っている。

２端子デバイスとしては、抵抗、コイル、コンデンサ、ダイオード等があり、スイッチング、信号増幅のようなアクティブ（能動）デバイスでは存在しない。また、一般的なＭＯＳ型イメージセンサにおける画素選択、リセット、信号記録、及び信号読み出し等を行うためのアクティブデバイスであるトランジスタは２端子では機能しないことは常識として理解され、だれも試みることすらなかった。しかし、図３に示した画素部５２ａの構成は、書き込みトランジスタＷＴと読み出しトランジスタＲＴとでフローティングゲートＦＧを共有した構造をとっているため、書き込みトランジスタＷＴを２端子構造としても問題ないことが分かった。

これは、読み出しトランジスタＲＴ側において信号の読み出しを行うことができるため、書き込みトランジスタＷＴについては、専ら書き込み（フローティングゲートＦＧへの電荷注入）及び消去（フローティングゲートＦＧからの電荷引き抜き）の電荷移動だけができれば良いからである。このため、ＭＯＳ型イメージセンサ５では、書き込みトランジスタＷＴを２端子構造としている。なお、書き込みトランジスタＷＴは、ドレイン領域を設けた３端子構造であっても良い。

読み出しトランジスタＲＴは、書き込みトランジスタＷＴのフローティングゲートＦＧと電気的に接続されたフローティングゲートＦＧと、読み出し制御線ＲＬ及び電荷消去線ＥＬｂに接続されたゲート電極である読み出しコントロールゲートＲＣＧと、ソース領域と、ドレイン領域とを有する３端子構造のＭＯＳトランジスタである。

読み出しトランジスタＲＴのソース領域は接地されている。読み出しトランジスタＲＴのドレイン領域は信号線ＢＬに接続されている。読み出しトランジスタＲＴのフローティングゲートＦＧは、書き込みトランジスタＷＴのフローティングゲートＦＧと一体化されていても良いし、書き込みトランジスタＷＴのフローティングゲートＦＧとは別にして、２つのフローティングゲートを配線で接続してあっても良い。図３の例では、読み出しトランジスタＲＴのフローティングゲートＦＧと、書き込みトランジスタＷＴのフローティングゲートＦＧは一体化されている。

電荷消去部ＳＥは、半導体基板５１内に形成された不純物拡散層１２を備え、この不純物拡散層１２の上にまで、フローティングゲートＦＧが延びて設けられている。不純物拡散層１２には電荷消去線ＥＬａが接続されている。

図４は、図２に示した画素部５２ａと図１に示した読み出し部５５及び垂直駆動走査回路５３の内部構成を示す図である。

図４に示したように、垂直駆動走査回路５３は、スイッチ５３ａと、スイッチ５３ｂと、スイッチ５３ｃと、スイッチ５３ｄと、スイッチ５３ｅと、制御回路５３ｆとを備える。

スイッチ５３ａは、全ての画素部行に対応して設けられ、対応する画素部行の読み出し制御線ＲＬと、読み出し部５５内のＤＡ変換器５５１との間に接続されている。このスイッチ５３ａは、読み出し部５５内の読み出し制御回路５５０によってオンオフ制御される。

スイッチ５３ｂは、全ての画素部行に対応して設けられ、対応する画素部行の書き込み制御線ＷＬとＷＣＧ電圧制御部５８との間に接続されている。このスイッチ５３ｂは、垂直駆動走査回路５３内の制御回路５３ｆによってオンオフ制御される。ＷＣＧ電圧制御部５８は、ＭＯＳ型イメージセンサ５を搭載する撮像装置に含まれる。

ＷＣＧ電圧制御部５８は、光電変換部ＰＤに蓄積された電荷をフローティングゲートＦＧに注入する電荷書き込み動作時には、トンネル絶縁膜を電荷がトンネリングできる程度の大きさの書き込み電圧を出力する。また、ＷＣＧ電圧制御部５８は、フローティングゲートＦＧに注入された電荷を不純物拡散層１２に排出する電荷消去動作時には、フローティングゲートＦＧに注入された電荷を不純物拡散層１２に排出するために書き込みコントロールゲートＷＣＧに印加すべき消去電圧を出力する。

スイッチ５３ｃは、全ての画素部行に対応して設けられ、対応する画素部行のリセット制御線ＲＳＴとリセットパルス供給部５９との間に接続されている。このスイッチ５３ｃは、垂直駆動走査回路５３内の制御回路５３ｆによってオンオフ制御される。リセットパルス供給部５９は、ＭＯＳ型イメージセンサ５を搭載する撮像装置に含まれる。

リセットパルス供給部５９は、リセットトランジスタＲＳＴｒをオンするためのリセットパルスを生成して出力する。制御回路５３ｆは、光電変換部ＰＤの露光開始直前等の光電変換部ＰＤをリセットすべきタイミングにおいてのみ、スイッチ５３ｃをオンし、それ以外はスイッチ５３ｃをオフする。

スイッチ５３ｄは、全ての画素部行に対応して設けられ、対応する画素部行の電荷消去線ＥＬａと消去電圧供給部６０との間に接続されている。スイッチ５３ｅは、全ての画素部行に対応して設けられ、対応する画素部行の電荷消去線ＥＬｂと消去電圧供給部６０との間に接続されている。スイッチ５３ｄ，５３ｅは、垂直駆動走査回路５３内の制御回路５３ｆによってオンオフ制御される。消去電圧供給部６０は、ＭＯＳ型イメージセンサ５を搭載する撮像装置に含まれる。

消去電圧供給部６０は、電荷消去動作時には、読み出しコントロールゲートＲＣＧに印加すべき消去電圧を電荷消去線ＥＬｂに供給し、不純物拡散層１２に印加すべき消去電圧を電荷消去線ＥＬａに供給する。制御回路５３ｆは、電荷消去動作時においてのみスイッチ５３ｄ，５３ｅをオンし、それ以外はスイッチ５３ｄ，５３ｅをオフする。

読み出し部５５は、全ての画素部列で共通に設けられた読み出し制御回路５５０、ＤＡ変換器５５１、カウンタ５５２、及びプリチャージ回路５５３と、画素部列毎に独立して設けられた読み出し回路５５４とを備える。

読み出し回路５５４は、トランジスタ５５４ａ，５５４ｂと、センスアンプ５５４ｃと、ラッチ回路５５４ｄとを備える。

トランジスタ５５４ａは、対応する画素部列の信号線ＢＬとセンスアンプ５５４ｃの間に設けられ、信号線ＢＬとセンスアンプ５５４ｃとの接続制御を行う。トランジスタ５５４ｂは、対応する画素部列の信号線ＢＬとプリチャージ回路５５３との間に設けられ、プリチャージ回路５５３から供給する電圧の信号線ＢＬへの供給制御を行う。

センスアンプ５５４ｃは、トランジスタ５５４ａを介して接続される信号線ＢＬの電圧を監視し、この電圧が変化したときに検出信号をラッチ回路５５４ｄに出力する。例えば、信号線ＢＬの電圧が降下したことを検出しセンスアンプ出力を反転させる。

ラッチ回路５５４ｄは、検出信号が入力された時点でのカウンタ５５２のカウント値を保持する。

カウンタ５５２は、Ｎ−ｂｉｔカウンタ（例えばＮ＝８〜１２）であり、駆動制御回路５４の指示により、カウント値を初期値にリセットして、カウントを開始する。ＤＡ変換器５５１は、カウンタ５５２のカウント値（Ｎ個の１、０の組み合わせ）をアナログ信号に変換して、単調変化（例えば漸増又は漸減）する読み出し電圧を各画素部行の読み出し制御線ＲＬにスイッチ５３ａを介して供給する。

読み出し制御回路５５０は、トランジスタ５５４ａ，５５４ｂのオンオフを制御する。また、読み出し制御回路５５０は、垂直駆動走査回路５３に含まれるスイッチ５３ａのオンオフ制御を行い、任意の画素部行の読み出し制御線ＲＬに読み出し電圧を供給する制御を行う。

プリチャージ回路５５３は、トランジスタ５５４ｂを介して接続される信号線ＢＬに所定の電圧を供給して、信号線ＢＬに接続された容量５２ｂをプリチャージする。

ここで、この読み出し部５５による信号読み出し動作を説明する。まず、スイッチ５５４ｂをオンして容量５２ｂをプリチャージし、スイッチ５５４ａをオンして信号線ＢＬとセンスアンプ５５４ｃを導通する。容量５２ｂがプリチャージされた状態でスイッチ５３ａをオンし、読み出しコントロールゲートＲＣＧに読み出し電圧の印加を開始する。

読み出し電圧の印加開始後、この読み出し電圧が読み出しトランジスタＲＴの閾値電圧を越えた時点で読み出しトランジスタＲＴが導通し、このとき、プリチャージされていた信号線ＢＬの電位が降下する。これがセンスアンプ５５４ｃによって検出されて反転信号が出力される。

ラッチ回路５５４ｄは、この反転信号を受けた時点における読み出し電圧の値に対応するカウント値を保持（ラッチ）する。これにより、該カウント値を、読み出しトランジスタＲＴの閾値電圧に対応した信号（フローティングゲートＦＧに注入された電荷量に対応する信号）として読み出して保持することができる。

なお、読み出しトランジスタＲＴの閾値電圧に対応した信号の読み出しは、読み出し部５５以外の他の構成でも実現可能である。

例えば、容量５２ｂの代わりに定電流源を設け、読み出しコントロールゲートＲＣＧに一定電圧を印加した状態で、この定電流源により読み出しトランジスタＲＴのドレイン領域に一定電流を流して読み出しトランジスタＲＴ及び該定電流源をソースフォロア回路として動作させる。そして、読み出しトランジスタＲＴのソース領域の電圧を検知することで、読み出しトランジスタＲＴの閾値電圧に対応する信号を読み出すことができる。

図５は、図３に示した画素部５２ａの平面レイアウト例を示した平面模式図である。図５に示した例では、光電変換部ＰＤの左隣にリセットトランジスタＲＳＴｒが配置され、光電変換部ＰＤの右隣に、書き込みトランジスタＷＴと読み出しトランジスタＲＴと電荷消去部ＳＥとが垂直方向に並べて配置されている。

光電変換部ＰＤの左には少し離間してリセットトランジスタＲＳＴｒのドレイン領域９が配置されている。ドレイン領域９と光電変換部ＰＤとの間にはリセットトランジスタＲＳＴｒのゲート電極ＲＧが配置されている。

図５の例では、書き込みトランジスタＷＴのフローティングゲートＦＧと読み出しトランジスタＲＴのフローティングゲートＦＧとが一体化されており、このフローティングゲートＦＧは、書き込みトランジスタＷＴの形成領域から読み出しトランジスタＲＴの形成領域を通り、電荷消去部ＳＥの形成領域までに渡って垂直方向に延びた直線形状となっている。

書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧは、フローティングゲートＦＧの水平方向左側の側面の一部と、水平方向右側の側面の一部と、垂直方向上側の側面とに対向するように略Ｕ字状（Ｕの字を上下反転させた形状）に形成されている。書き込みコントロールゲートＷＣＧとフローティングゲートＦＧとの間には、略Ｕ字形状のゲート絶縁膜８が形成されている。

読み出しトランジスタＲＴの形成領域には、読み出しトランジスタＲＴのドレイン領域１０とソース領域１１がフローティングゲートＦＧを挟んで水平方向に配置されている。読み出しトランジスタＲＴの読み出しコントロールゲートＲＣＧは、ドレイン領域１０とソース領域１１で挟まれたフローティングゲートＦＧ上方に形成されている。

電荷消去部ＳＥの形成領域には、フローティングゲートＦＧが存在し、これと重なる位置に不純物拡散層１２が形成されている。

光電変換部ＰＤは、書き込みトランジスタＷＴと重ならない位置（破線で示した書き込みトランジスタＷＴの形成領域よりも外側）から、書き込みトランジスタＷＴと重なる位置にまで渡って形成されている。光電変換部ＰＤは、半導体基板５１内に形成された不純物層で構成されるが、この不純物層のうち、書き込みトランジスタＷＴと重なる部分には符号２ｂを付し、それ以外の部分には符号２ａを付してある。

図６は、図５に示したＶＩ−ＶＩ線断面模式図である。図６に示すように、フローティングゲートＦＧ下方の半導体基板５１（この例ではｐ型シリコン基板）内の表面部には、光電変換部ＰＤからフローティングゲートＦＧに注入する電荷（図６の例では電子）とは反対極性の電荷を多数キャリアとする導電型（図６の例ではｐ型）の半導体層４が形成されている。半導体層４は、平面視において書き込みトランジスタＷＴに含まれるフローティングゲートＦＧの全体と重なるように配置されている。半導体層４は、図６の例では、半導体基板５１にｐ型不純物（例えばボロン）を注入することで形成することができる。

図６に示すように、光電変換部ＰＤは、半導体基板５１内に形成されたｎ型不純物層２ａ，２ｂで構成されている。光電変換部ＰＤは、半導体基板５１の表面から所定距離の深さに配置されており、光電変換部ＰＤと半導体基板５１表面との間には光電変換部ＰＤと反対導電型のｐ型不純物層３が形成されている。このような構成により、光電変換部ＰＤは所謂埋め込み型となり、完全空乏化される。

図６に示すように、光電変換部ＰＤは、半導体基板５１内において、書き込みトランジスタＷＴが形成された領域以外の領域から、当該領域内の半導体層４の下方まで延在して形成されている。図６ではｎ型不純物層２ａとｎ型不純物層２ｂを破線で分けているが、これらは実際には一体化して形成される。

図６に示すように、書き込みコントロールゲートＷＣＧは、フローティングゲートＦＧの側部に対向する位置に配置されている。そして、書き込みコントロールゲートＷＣＧとフローティングゲートＦＧの側部との間、及び、書き込みコントロールゲートＷＣＧと半導体基板５１との間には、ゲート絶縁膜８が形成されている。

図６に示すように、フローティングゲートＦＧと半導体基板５１との間には、電荷がトンネリングできる程度の厚みをもった絶縁膜７（以下、電荷注入用トンネル絶縁膜７という）が形成されている。半導体基板５１のうち、図５に示した平面視において各構成要素が設けられていない領域には、素子分離層６が形成されている。

このＭＯＳ型イメージセンサ５では、フローティングゲートＦＧ下方の半導体基板５１内の表面部に半導体層４を設けることにより、フローティングゲートＦＧ下方の半導体基板５１内に発生する空乏層での電圧消費量の増大を防いでいる。この半導体層４を設けることで、電荷注入用トンネル絶縁膜７に加わる電位差を大きくすることができる。この結果、書き込み電圧を大きくすることなしに、光電変換部ＰＤからフローティングゲートＦＧへの電荷注入効率を高めることができる。

図７は、図５に示すＶＩＩ−ＶＩＩ線断面模式図である。読み出しトランジスタＲＴのドレイン領域１０とソース領域１１の間の半導体基板５１上には、半導体基板５１表面に垂直な方向の厚みが、図６に示した電荷注入用トンネル絶縁膜７より大きいゲート絶縁膜１４が形成されている。ゲート絶縁膜１４の上にはフローティングゲートＦＧが形成され、フローティングゲートＦＧの上には、絶縁膜１３が形成されている。この絶縁膜１３の上に読み出しコントロールゲートＲＣＧが形成されている。

図８は、図５に示すＶＩＩＩ−ＶＩＩＩ線断面模式図である。図８に示すように、不純物拡散層１２は、フローティングゲートＦＧ下方の半導体基板５１内に形成されている。そして、不純物拡散層１２とフローティングゲートＦＧとの間には、半導体基板５１表面に垂直な方向の厚みが、図６に示した電荷注入用トンネル絶縁膜７より大きく、かつ、図７に示したゲート絶縁膜１４より小さい絶縁膜１５（以下、電荷消去用トンネル絶縁膜１５という）が設けられている。

図９は、図３に示した画素部の平面レイアウトの別の例を示した図である。図１０は、図９に示したＸ−Ｘ線の断面模式図である。図９に示すレイアウトは、電荷消去部ＳＥの不純物拡散層１２を、フローティングゲートＦＧの片側から両側まで跨ぐように形成した点が図５とは異なる。

このように、このＭＯＳ型イメージセンサ５では、光電変換部ＰＤ、リセットトランジスタＲＳＴｒ、書き込みトランジスタＷＴ、及び読み出しトランジスタＲＴの他に、電荷消去部ＳＥを設けている。電荷消去部ＳＥの不純物拡散層１２は、光電変換部ＰＤからフローティングゲートＦＧに注入される電荷と同じ極性の電荷を多数キャリアとする半導体で形成されている。例えば、フローティングゲートＦＧに注入される電荷が電子であればｎ型半導体、正孔であればｐ型半導体で形成される。

また、不純物拡散層１２の上には、電荷消去用トンネル絶縁膜１５が設けられ、この上にフローティングゲートＦＧが設けられた構成となっている。そして、不純物拡散層１２には、電荷消去線ＥＬａが接続されており、スイッチ５３ｄがオンしたときに、消去電圧供給部６０から消去電圧が印加されるようになっている。

つまり、電荷消去動作時には、書き込みコントロールゲートＷＣＧと読み出しコントロールゲートＲＣＧと不純物拡散層１２にそれぞれ消去電圧が印加される。書き込みコントロールゲートＷＣＧと読み出しコントロールゲートＲＣＧに印加する消去電圧と、不純物拡散層１２に印加する消去電圧の極性を反対にすることにより、フローティングゲートＦＧに蓄積されていた電荷は、電荷消去用トンネル絶縁膜１５をトンネリングして、不純物拡散層１２へと排出される。このような機構により、電荷消去部ＳＥは、フローティングゲートＦＧ内の電荷を消去する仕組みとなっている。

なお、電荷注入用トンネル絶縁膜７と、読み出しトランジスタＲＴのゲート絶縁膜１４と、電荷消去用トンネル絶縁膜１５のそれぞれの厚みは、電荷注入用トンネル絶縁膜７＜電荷消去用トンネル絶縁膜１５＜ゲート絶縁膜１４となっている。これは、以下のような理由（１）、（２）による。

（１）電荷書き込み動作、信号読み出し動作の際には、書き込みコントロールゲートＷＣＧ及び読み出しコントロールゲートＲＣＧに正電圧を印加する。特に電荷書き込み動作時には例えば１５Ｖ程度の電圧を印加するが、この時、電荷注入用トンネル絶縁膜７には電荷がトンネルすることが必要だが、ゲート絶縁膜１４及び電荷消去用トンネル絶縁膜１５には電荷がトンネルしてはならない。これは、読み出しトランジスタＲＴのソース、ドレイン及び不純物拡散層１２中の電荷がフローティングゲートＦＧに注入されるとそれがノイズ源となりＳ／Ｎが劣化するためである。よって、電荷書き込み動作時には、電荷注入用トンネル絶縁膜７には電荷がトンネルし、ゲート絶縁膜１４及び電荷消去用トンネル絶縁膜１５には電荷がトンネルしないような条件にて、それぞれの膜厚を決定する必要がある。したがって、電荷注入用トンネル絶縁膜７＜電荷消去用トンネル絶縁膜１５，ゲート絶縁膜１４の条件が成り立つ。なお、電荷書き込み動作時に書き込みコントロールゲートＷＣＧに印加する書き込み電圧を１５Ｖとした場合、電荷注入用トンネル絶縁膜７の厚みが１ｎｍ〜３ｎｍ、電荷消去用トンネル絶縁膜１５の厚みが２ｎｍ〜１０ｎｍ程度であれば、Ｓ／Ｎ劣化を十分に防ぐことができる。

（２）読み出しトランジスタＲＴのゲート絶縁膜１４にトンネル電流が流れると、ゲート絶縁膜１４中のトラップ等に電荷が捕獲され、その結果、読み出しトランジスタＲＴの閾値電圧が変化し、正確な信号読み出しができなくなってしまう。よって、この閾値電圧の変化を無くすために、ゲート絶縁膜１４を厚くし、全ての駆動シーケンスにおいて、ゲート絶縁膜１４にトンネル電流が流れないようにする必要がある。また、電荷消去用トンネル絶縁膜１５は、電荷書き込み動作時及び信号読み出し動作時には電荷がトンネルせず、電荷消去動作時には電荷がトンネルする程度の厚みにしておく必要がある。したがって、電荷消去用トンネル絶縁膜１５＜ゲート絶縁膜１４の条件が成り立つ。

次に、以上のように構成されたＭＯＳ型イメージセンサの駆動方法について説明する。

図１１は、図１に示したＭＯＳ型イメージセンサの駆動方法を説明するタイミングチャートである。図１１において、“ＷＣＧ／ＲＣＧ”は、書き込みコントロールゲートＷＣＧ及び読み出しコントロールゲートＲＣＧに印加される電圧を示している。“ＤＤ”は、不純物拡散層１２に印加される消去電圧を示している。“ＲＧ”は、リセットトランジスタＲＳＴｒのゲート電極ＲＧに印加される電圧を示している。図１１は、ＭＯＳ型イメージセンサ５をローリングシャッタ駆動して動画撮影する場合のタイミングチャートであり、ｎ行目の画素部行に印加される各電圧を示してある。

Ｎフレームの直前の（Ｎ−１）フレームの露光期間で光電変換部ＰＤに蓄積された電荷がフローティングゲートＦＧに注入された後、制御回路５３ｆがｎ行目の画素部行に対応するスイッチ５３ｃをオンして、リセットトランジスタＲＳＴｒのゲート電極にリセットパルスを印加する。これにより、リセットトランジスタＲＳＴｒがオンし、光電変換部ＰＤに蓄積されている電荷がリセットトランジスタＲＳＴｒのドレイン領域９に排出される。次に、制御回路５３ｆは、ｎ行目の画素部行に対応するスイッチ５３ｃをオフし、ｎ行目の画素部行のＮフレームの露光期間を開始する。

露光期間の開始後、（Ｎ−１）フレームの信号読み出し動作が開始する。まず、読み出し制御回路５５０が、全ての画素部列に対応するトランジスタ５５４ａ，５５４ｂをオンして、信号線ＢＬとセンスアンプ５５４ｃを導通し、信号線ＢＬの電位をプリチャージする。次に、読み出し制御回路５５０が、ｎ行目の画素部行に対応するスイッチ５３ａをオンし、ｎ行目の画素部行の各画素部５２ａの読み出しコントロールゲートＲＣＧに読み出し電圧の供給を開始する。なお、スイッチ５３ａのオンと同時に、カウンタ５５２はカウント値をリセットし、カウントをスタートする。

読み出し電圧がある値を超えた瞬間、読み出しトランジスタＲＴのドレイン信号が流れ、信号線ＢＬの容量５２ｂに蓄積された電荷がディスチャージし、信号線ＢＬの電位がプリチャージ前の値に戻る。その時のデジタルカウント値がラッチ回路５５４ｄにラッチ（保持）される。

ｎ行目の画素部行の各画素部５２ａから信号（デジタルカウント値）が読み出され、ラッチ回路５５４ｄにラッチされると、読み出し制御回路５５０は、トランジスタ５５４ａ，５５４ｂとｎ行目の画素部行に対応するスイッチ５３ａをオフにする。

次に、水平駆動走査回路５７の制御により、１つの画素部列に対応するラッチ回路５５４ｄが選択されると、このラッチ回路５５４ｄから信号線５６に信号が読み出されてＭＯＳ型イメージセンサ５外部に出力される。水平駆動走査回路５７は全ての画素部列に対応するラッチ回路５５４ｄを順次選択し、１ライン分の信号を読み出す。これにより、（Ｎ−１）フレームの信号読み出し動作を終了する。

信号読み出し動作の終了後、電荷消去動作に移り、制御回路５３ｆが、ｎ行目の画素部行に対応するスイッチ５３ｂ，スイッチ５３ｄ，スイッチ５３ｅをオンし、書き込みコントロールゲートＷＣＧと読み出しコントロールゲートＲＣＧに同レベルの負電圧を印加し、不純物拡散層１２に正電圧を印加する。これにより、フローティングゲートＦＧ内の電荷は不純物拡散層１２へと排出される。

次に、制御回路５３ｆは、ｎ行目の画素部行に対応するスイッチ５３ｂ，スイッチ５３ｄ，スイッチ５３ｅをオフして電荷消去動作を終了する。

電荷消去動作の終了後、Ｎフレーム目の露光期間終了タイミングになると、制御回路５３ｆがｎ行目の画素部行に対応するスイッチ５３ｂをオンして、書き込みコントロールゲートＷＣＧに正の書き込み電圧を印加する。これにより、Ｎフレームの露光開始から光電変換部ＰＤに蓄積された電荷がフローティングゲートＦＧに注入される。書き込み電圧の印加中も光電変換部ＰＤには光が入ってくるため、この光による電荷もフローティングゲートＦＧに注入される。制御回路５３ｆが、ｎ行目の画素部行に対応するスイッチ５３ｂをオフすると、ｎ行目の画素部行の露光期間が終了する。この後は、光電変換部ＰＤのリセット、Ｎフレームの信号読み出し、電荷消去、（Ｎ＋１）フレームの電荷書き込みの動作が繰り返し行われる。なお、信号読み出し動作は、露光期間に光電変換部ＰＤに蓄積された電荷をフローティングゲートＦＧに注入する書き込み動作終了後から電荷消去動作開始までの間であればいつ行ってもよい。また、光電変換部ＰＤのリセット動作は、Ｎフレームの信号読み出し動作の後又はこの動作の実施中に行ってもよい。

以上のように、ＭＯＳ型イメージセンサ５によれば、書き込みコントロールゲートＷＣＧ及び読み出しコントロールゲートＲＣＧに負電圧を印加し、電荷消去部ＳＥの不純物拡散層１２に正電圧を印加することで、フローティングゲートＦＧ内の電荷を不純物拡散層１２に排出することができる。この構成によれば、フローティングゲートＦＧ内の電荷が光電変換部ＰＤに排出されることがない。このため、電荷消去動作後に光電変換部ＰＤのリセットを行わなくとも、露光を開始することができる。つまり、露光期間中に電荷消去動作を実施することができ、１フレーム期間に占める露光期間の割合が減ってしまうのを防ぐことができる。

また、ＭＯＳ型イメージセンサ５によれば、フローティングゲートＦＧ下方の半導体基板５１内の表面部に設けられた半導体層４により、書き込みコントロールゲートＷＣＧに印加する書き込み電圧を大きくしなくとも、トンネル絶縁膜７に加わる電圧を大きくすることができる。この結果、消費電力を抑えながら、電荷注入効率を向上させることができる。

また、このＭＯＳ型イメージセンサ５では、図６に示したように、書き込みコントロールゲートＷＣＧを、フローティングゲートＦＧの側部に対向する位置に配置している。この構成により、書き込みコントロールゲートＷＣＧとフローティングゲートＦＧのオーバーラップ面積が大きくなり、書き込みコントロールゲートＷＣＧ／ゲート絶縁膜８／フローティングゲートＦＧで構成される容量を大きくすることができる。この結果、電荷注入用トンネル絶縁膜７に加わる電圧を大きくすることができ、電荷注入効率を更に向上させることができる。

また、このＭＯＳ型イメージセンサ５では、光電変換部ＰＤを、光を受光する領域から半導体層４の下方まで延在させた構成としている。このように、半導体層４の下（好ましくは半導体層４と平面視で重なる範囲の全て）まで光電変換部ＰＤを延在させることで、光電変換部ＰＤの電荷をＦＮトンネル注入或いはダイレクトトンネル注入によってフローティングゲートＦＧに注入する場合に、書き込みコントロールゲートＷＣＧに印加した電圧によってほぼ垂直方向に光電変換部ＰＤからフローティングゲートＦＧに電界を加えることができる。この結果、光電変換部ＰＤの電荷がフローティングゲートＦＧの方向に向かって加速されやすくなり、効率的にトンネル電流を発生させることができる。

なお、これまでの説明では、信号として読み出す電荷を電子として説明したが、これを正孔とした場合には、図５〜図１０とそれに対応する説明において、ｎ型とｐ型を全て逆にし、印加電圧を逆極性にすればよい。

また、以上の説明では、光電変換部ＰＤをフォトダイオードとし、このフォトダイオードで発生した電荷をフローティングゲートＦＧに注入するものとしたが、これに限らない。半導体基板内の光電変換部ＰＤの代わりに電荷を蓄積するための電荷蓄積部（例えばｎ型不純物層）を設け、半導体基板上方には、一対の電極とこれらで挟まれた光電変換層を設け、一対の電極の一方と電荷蓄積部を電気的に接続し、光電変換層で発生した電荷を電荷蓄積部に蓄積させて、この電荷をフローティングゲートＦＧに注入する構成としてもよい。

以上説明してきたように、本明細書には次の事項が開示されている。

開示されたＭＯＳ型イメージセンサは、半導体基板内に形成され、光電変換によって発生した電荷を蓄積する光電変換部、及び、前記光電変換部に蓄積された電荷が注入される前記半導体基板上方に設けられたフローティングゲート及びこれに対向する位置に設けられたゲート電極を含む半導体メモリを有する画素部と、前記フローティングゲートに注入された電荷に応じた信号を読み出す読み出し部とを備え、前記画素部が、前記半導体基板と前記フローティングゲートとの間に設けられた第一の絶縁膜と、前記半導体基板内に設けられた不純物拡散層と、前記不純物拡散層の上に形成された第二の絶縁膜とを含み、前記フローティングゲート又は前記フローティングゲートと電気的に接続された別のフローティングゲートが、前記第二の絶縁膜の上に設けられている。

この構成により、不純物拡散層にフローティングゲート内の電荷を引き抜くことが可能になる。このため、フローティングゲート内の電荷が光電変換部に移動することはなく、１フレーム期間に占める露光期間の割合が少なくなってしまうのを防ぐことができる。

開示されたＭＯＳ型イメージセンサは、前記第一の絶縁膜の前記半導体基板表面に垂直な方向の厚みが、前記第二の絶縁膜の前記半導体基板表面に垂直な方向の厚みよりも小さい。

この構成により、フローティングゲートに電荷を注入するときに、不純物拡散層からフローティングゲートに電荷が注入されてしまうのを防ぐことが可能になる。

開示されたＭＯＳ型イメージセンサは、前記画素部が、前記フローティングゲートと電気的に接続されたフローティングゲートを有し前記フローティングゲートに注入された電荷量に応じて閾値電圧が変化する読み出しトランジスタを含み、前記読み出し部が、前記読み出しトランジスタの閾値電圧に対応する信号を読み出すものであり、前記読み出しトランジスタの前記フローティングゲートと前記半導体基板の間にある第三の絶縁膜の前記半導体基板表面に垂直な方向の厚みが、前記第二の絶縁膜の前記半導体基板表面に垂直な方向の厚みよりも大きい。

この構成により、第三の絶縁膜中のトラップに電荷が捕獲されてしまうのを防ぐことができ、信号読み出し動作を正確に行うことが可能になる。

開示されたＭＯＳ型イメージセンサは、前記不純物拡散層が、前記フローティングゲートに注入される電荷と同極性の電荷を多数キャリアとする半導体で形成されている。

開示されたＭＯＳ型イメージセンサは、前記半導体がｎ型半導体である。

開示された撮像装置は、前記ＭＯＳ型イメージセンサと、前記半導体メモリのゲート電極と前記不純物拡散層とに、それぞれ極性が逆の電圧を印加して、前記フローティングゲート内の電荷を前記第二の絶縁膜をトンネリングさせて前記不純物拡散層に排出する電荷排出駆動を行う駆動部とを備える。

開示されたＭＯＳ型イメージセンサの駆動方法は、前記ＭＯＳ型イメージセンサの駆動方法であって、前記半導体メモリのゲート電極と前記不純物拡散層とに、それぞれ極性が逆の電圧を印加して、前記フローティングゲート内の電荷を前記第二の絶縁膜をトンネリングさせて前記不純物拡散層に排出する。

５ ＭＯＳ型イメージセンサ
４ 半導体層
７ 電荷注入用トンネル絶縁膜
１２ 不純物拡散層
１５ 電荷消去用トンネル絶縁膜
５１ 半導体基板
５２ａ 画素部
５５ 読み出し部
ＦＧ フローティングゲート
ＰＤ 光電変換部
ＷＴ 書き込みトランジスタ
ＲＴ 読み出しトランジスタ
ＷＣＧ 書き込みコントロールゲート
ＲＣＧ 読み出しコントロールゲート

Claims (7)

1. 半導体基板内に形成され、光電変換によって発生した電荷を蓄積する光電変換部、及び、前記光電変換部に蓄積された電荷が注入される前記半導体基板上方に設けられたフローティングゲート及びこれに対向する位置に設けられたゲート電極を含む半導体メモリを有する画素部と、
   前記フローティングゲートに注入された電荷に応じた信号を読み出す読み出し部とを備え、
   前記画素部が、前記半導体基板と前記フローティングゲートとの間に設けられた第一の絶縁膜と、前記半導体基板内に設けられた不純物拡散層と、前記不純物拡散層の上に形成された第二の絶縁膜とを含み、
   前記フローティングゲート又は前記フローティングゲートと電気的に接続された別のフローティングゲートが、前記第二の絶縁膜の上に設けられているＭＯＳ型イメージセンサ。
2. 請求項１記載のＭＯＳ型イメージセンサであって、
   前記第一の絶縁膜の前記半導体基板表面に垂直な方向の厚みが、前記第二の絶縁膜の前記半導体基板表面に垂直な方向の厚みよりも小さいＭＯＳ型イメージセンサ。
3. 請求項１又は２記載のＭＯＳ型イメージセンサであって、
   前記画素部が、前記フローティングゲートと電気的に接続されたフローティングゲートを有し前記フローティングゲートに注入された電荷量に応じて閾値電圧が変化する読み出しトランジスタを含み、
   前記読み出し部が、前記読み出しトランジスタの閾値電圧に対応する信号を読み出すものであり、
   前記読み出しトランジスタの前記フローティングゲートと前記半導体基板の間にある第三の絶縁膜の前記半導体基板表面に垂直な方向の厚みが、前記第二の絶縁膜の前記半導体基板表面に垂直な方向の厚みよりも大きいＭＯＳ型イメージセンサ。
4. 請求項１〜３のいずれか１項記載のＭＯＳ型イメージセンサであって、
   前記不純物拡散層が、前記フローティングゲートに注入される電荷と同極性の電荷を多数キャリアとする半導体で形成されているＭＯＳ型イメージセンサ。
5. 請求項４記載のＭＯＳ型イメージセンサであって、
   前記半導体がｎ型半導体であるＭＯＳ型イメージセンサ。
6. 請求項１〜５のいずれか１項記載のＭＯＳ型イメージセンサと、
   前記半導体メモリのゲート電極と前記不純物拡散層とに、それぞれ極性が逆の電圧を印加して、前記フローティングゲート内の電荷を前記第二の絶縁膜をトンネリングさせて前記不純物拡散層に排出する電荷排出駆動を行う駆動部とを備える撮像装置。
7. 請求項１〜５のいずれか１項記載のＭＯＳ型イメージセンサの駆動方法であって、
   前記半導体メモリのゲート電極と前記不純物拡散層とに、それぞれ極性が逆の電圧を印加して、前記フローティングゲート内の電荷を前記第二の絶縁膜をトンネリングさせて前記不純物拡散層に排出するＭＯＳ型イメージセンサの駆動方法。

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