JP2011077841A - 電子装置 - Google Patents

電子装置 Download PDF

Info

Publication number
JP2011077841A
JP2011077841A JP2009227499A JP2009227499A JP2011077841A JP 2011077841 A JP2011077841 A JP 2011077841A JP 2009227499 A JP2009227499 A JP 2009227499A JP 2009227499 A JP2009227499 A JP 2009227499A JP 2011077841 A JP2011077841 A JP 2011077841A
Authority
JP
Japan
Prior art keywords
filter circuit
component
electronic device
semiconductor device
circuit unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009227499A
Other languages
English (en)
Other versions
JP2011077841A5 (ja
Inventor
Koichi Hasegawa
浩一 長谷川
Fumio Harima
史生 播磨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009227499A priority Critical patent/JP2011077841A/ja
Priority to US12/923,607 priority patent/US20110074523A1/en
Priority to CN2010105015240A priority patent/CN102034766A/zh
Publication of JP2011077841A publication Critical patent/JP2011077841A/ja
Publication of JP2011077841A5 publication Critical patent/JP2011077841A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1905—Shape
    • H01L2924/19051—Impedance matching structure [e.g. balun]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Filters And Equalizers (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体装置のフィルタ回路に高調波成分の周波数帯域に対応する共振回路部を設けて、所望周波数成分以外の高調波成分を、半導体装置を実装する実装基板を介して、ＧＮＤに落とす。このとき、高調波成分は、実装基板の寄生インダクタンス成分と、別の共振回路部とを介して、フィルタ回路に戻ってしまう。その結果、高調波成分において、設計値からリジェクション量が減少してしまう。
【解決手段】実装基板の寄生インダクタンスのうち、半導体装置の共振回路部のＧＮＤと別の共振回路部のＧＮＤとの間の寄生インダクタンス成分を大きく設けることによって、高調波成分のリジェクション量の低下を抑制し、寄生インダクタンスを含まない理想的な場合と同等のリジェクション量を得ることができる。
【選択図】図４

Description

本発明は、半導体装置と、この半導体装置を実装する実装基板と、この半導体装置及び実装基板を具備する電子装置とに係り、特に、フィルタ回路を含む半導体装置と、この半導体装置を実装する実装基板と、この半導体装置及び実装基板を具備する電子装置とに係る。
マイクロ波無線システムにおいて、使用周波数以外の周波数への電力漏洩は規格化、禁止されている。その為、システムを構成する各種電源、信号処理回路から発生する低周波ノイズや、送受信部の増幅器より発生する高調波信号等を大きく減衰させる為、各種フィルタを挿入するのが一般的である。これらのフィルタ回路は、一般的に、受動素子であるインダクタとキャパシタにより構成される。
近年、携帯機器搭載等の為、該モジュールの小型化が進むにつれ、該受動素子を、それまでは個別部品の組み合わせであったものを、半導体チップ上にパターニングされたスパイラルインダクタやキャパシタを使用する事で更なる小型化を図り、増幅用の能動素子と同一の半導体チップ上に構成したＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ：モノリシックマイクロ波集積回路）等への展開がなされている。
一方、半導体チップ上にパターニングしたスパイラルインダクタは、小型化、低面積化には有効だが、高いＱ値を得ることが困難であり、特性面において不利になる事があるため、インダクタンス素子の一部をＱ値の高いボンディングワイヤに置換する手法もとられている。
図１（ａ）〜図１（ｃ）は、フィルタ回路を有する半導体装置と、この半導体装置を実装する実装基板との、従来技術による一般的な実施例について説明するための図である。図１（ａ）は、従来技術における、半導体チップ上にフィルタ回路を有する半導体装置の、ＰＫＧ（ＰａｃＫａＧｅ：パッケージ）を含む内部構造の、フィルタ回路部近傍における構成について説明するための上面図である。図１（ｂ）は、従来技術における、半導体チップ上にフィルタ回路を有する半導体装置のＰＫＧを実装する実装基板の構成について説明するための上面図である。図１（ｃ）は、図１（ａ）の半導体装置を、図１（ｂ）の実装基板に破線に沿って実装した際の、Ａ方向から見た透過断面図である。
半導体装置は、半導体チップ１と、ＬＦ（Ｌｅａｄ Ｆｒａｍｅ：リードフレーム）マウントエリア２と、複数のＬＦピン端子３と、モールド樹脂４と、複数のボンディングワイヤ１０ａ〜１０ｃとを具備する。この半導体チップ１は、フィルタ回路部と、フィルタ回路入力部７と、フィルタ回路出力部８とを具備する。フィルタ回路部は、複数のボンディングパッド９ａ〜９ｃと、複数のスパイラルインダクタパターン５ａ〜５ｅと、複数のキャパシタパターン６ａ〜６ｃとを具備する。
実装基板は、実装基板材１５と、実装基板表面メッキパターン１１、１２ａ、１２ｂと、実装基板裏面メッキパターン１３とを具備する。実装基板表面メッキパターン１１、１２ａ、１２ｂは、ＰＫＧ中央部エリア１１と、ＰＫＧ中央部エリア１１と接続されたピン部エリア１２ａと、ＰＫＧ中央部エリアとは非接続のピン部エリア１２ｂとを具備する。実装基板材１５は、スルーホール１４を具備する。
実装基板は、筐体１６の上にマウントされている。ＬＦマウントエリア２と、ＬＦピン端子３と、モールド樹脂４とを含むＰＫＧは、実装基板の上にマウントされている。このとき、ＬＦマウントエリア２は実装基板表面メッキパターンのＰＫＧ中央部エリア１１に接続されており、ＬＦピン端子３は実装基板表面メッキパターンのピン部１２ａ、１２ｂに接続されている。
半導体集積回路の半導体チップ１は、ＬＦ２の上にマウントされている。半導体チップ１がマウントされているＬＦマウントエリア２と、複数のＬＦピン端子３とは、モールド樹脂４によって固定されている。
複数のボンディングワイヤ１０ａ〜１０ｃのそれぞれにおける一方の端部は、ＬＦマウントエリア２に接続されている。また、複数のボンディングワイヤ１０ａ〜１０ｃのそれぞれにおける他方の端部は、複数のボンディングパッド９ａ〜９ｃにそれぞれ接続されている。半導体チップ１のフィルタ回路部において、複数のボンディングパッド９ａ〜９ｃは、複数のスパイラルインダクタパターン５ａ〜５ｃのそれぞれにおける一方の端部に、それぞれ接続されている。複数のスパイラルインダクタパターン５ａ〜５ｃのそれぞれにおける他方の端部は、複数のキャパシタパターン６ａ〜６ｃのそれぞれにおける一方の端部に、それぞれ接続されている。キャパシタパターン６ａにおける他方の端部は、フィルタ回路入力部７に接続されている。キャパシタパターン６ｂにおける他方の端部は、複数のスパイラルインダクタパターン５ｄ、５ｅのそれぞれにおける一方の端部に接続されている。キャパシタパターン６ｃにおける他方の端部は、フィルタ回路出力部８に接続されている。スパイラルインダクタパターン５ｄにおける他方の端部は、フィルタ回路入力部７に接続されている。スパイラルインダクタパターン５ｅにおける他方の端部は、フィルタ回路出力部８に接続されている。
実装基板表面のＰＫＧ中央部エリア１１は、スルーホール１４の一方の端部に接続されている。スルーホール１４の他方の端部は、実装基板裏面メッキパターン１３に接続されている。
スパイラルインダクタ５ａ〜５ｃは、キャパシタ６ａ〜６ｃにそれぞれ接続されて、合計３つの共振回路としてそれぞれ動作する。これら３つの共振回路は、ボンディングパッド９ａ〜９ｃおよびボンディングワイヤ１０ａ〜１０ｃをそれぞれ介してＬＦマウントエリア２に接続されている。これら３つの共振回路は、高調波等の減衰させたい周波数成分をＧＮＤ（ＧｒｏｕＮＤ）と接続された（接地された）ＬＦマウントエリア２に逃がす。その結果、フィルタ回路は、フィルタ回路入力部７から入力した信号に対して高調波成分等を減衰させた信号を、フィルタ回路出力部８から出力する動作を行う。
このフィルタ回路を、ａ、ｂ、ｃの３つの部分に分けて考える。部分ａには、スパイラルインダクタパターン５ａと、キャパシタパターン６ａと、ボンディングパッド９ａと、ボンディングワイヤ１０ａとが含まれる。部分ｂには、スパイラルインダクタパターン５ｂと、キャパシタパターン６ｂと、ボンディングパッド９ｂと、ボンディングワイヤ１０ｂとが含まれる。部分ｃには、スパイラルインダクタパターン５ｃと、キャパシタパターン６ｃと、ボンディングパッド９ｃと、ボンディングワイヤ１０ｃとが含まれる。
このとき、入力信号の基本周波数（ｆ０）成分に対して、フィルタ回路の部分ａおよび部分ｂは２倍の高調波（２ｆ０）に、同じく部分ｃは３倍の高調波（３ｆ０）に、それぞれ対応する共振回路を有する。
図２は、図１（ａ）〜図１（ｃ）の従来技術による半導体装置のフィルタ回路における、寄生成分を考慮した等価回路について説明するための回路図である。この等価回路は、フィルタ回路入力部７と、第１の部分回路ａと、第２の部分回路ｂと、第３の部分回路と、２つのインダクタンス５ｄ、５ｅと、２つのパス１８ａ、１８ｂと、ＧＮＤと、フィルタ回路出力部８とを具備する。第１の部分回路ａは、キャパシタパターン６ａと、スパイラルインダクタパターン５ａと、ボンディングワイヤ１０ａと、第１のパス１７ａとを具備する。第２の部分回路ｂは、キャパシタパターン６ｂと、スパイラルインダクタパターン５ｂと、ボンディングワイヤ１０ｂと、第２のパス１７ｂとを具備する。第３の部分回路ｃは、キャパシタパターン６ｃと、スパイラルインダクタパターン５ｃと、ボンディングワイヤ１０ｃと、第３のパス１７ｃとを具備する。
各ボンディングワイヤ１０ａ〜１０ｃの接続先であるＬＦマウントエリア２は、理想的なＧＮＤではない。現実的には、各ボンディングワイヤ１０ａ〜１０ｃと、ＧＮＤとの接続は、実装基板表面メッキパターンのＰＫＧ中央部エリア１１やスルーホール１４ｄを経由している。したがって、これらの経由に対応する第１〜第３のパス１７ａ、１７ｂ、１７ｃのそれぞれは、寄生インダクタンス成分を有する。
一方、ボンディングワイヤ１０ａからＬＦマウントエリア２を経由してボンディングワイヤ１０ｂと接続するパス１８ａと、ボンディングワイヤ１０ｂからＬＦマウントエリア２を経由してボンディングワイヤ１０ｃと接続するパス１８ｂも、それぞれ寄生インダクタンス成分を有する。
なお、従来例の場合、
パス１７ａ〜１７ｃの長さ＞＞パス１８ａ、１８ｂの長さ
となっており、パス１７ａ〜１７ｃおよびパス１８ａ、１８ｂの寄生インダクタンス成分はそれぞれの長さにほぼ比例するため、
パス１７ａ〜１７ｃの寄生インダクタンス成分＞＞パス１８ａ、１８ｂの寄生インダクタンス成分
が成り立っている。なお、パス１７ａ〜１７ｃの寄生インダクタンスはフィルタ回路におけるインダクタンス５ａ〜５ｅと比較して十分に小さいため、パス１７ａ〜１７ｃの寄生インダクタンス成分をそれぞれ同程度の値Ｌ＿ＧＮＤとみなせる。同様に、パス１８ａ、１８ｂの寄生インダクタンス成分をそれぞれ同程度の値Ｌ＿ＧＮＤ＿ＩＳＯとみなせる。
フィルタ回路入力部７は、第４のスパイラルインダクタパターン５ｄにおける一方の端部と、キャパシタパターン６ａにおける一方の端部とに接続されている。キャパシタパターン６ａにおける他方の端部は、スパイラルインダクタパターン５ａにおける一方の端部に接続されている。スパイラルインダクタパターン５ａにおける他方の端部は、ボンディングワイヤ１０ａにおける一方の端部に接続されている。ボンディングワイヤ１０ａにおける他方の端部は、第１のパス１８ａにおける一方の端部と、第１のパス１７ａにおける一方の端部とに接続されている。第１のパス１７ａにおける他方の端部は、ＧＮＤに接続されている。
第４のスパイラルインダクタパターン５ｄにおける他方の端部は、第５のスパイラルインダクタパターン５ｄにおける一方の端部と、キャパシタパターン６ｂにおける一方の端部とに接続されている。キャパシタパターン６ｂにおける他方の端部は、スパイラルインダクタパターン５ｂにおける一方の端部に接続されている。スパイラルインダクタパターン５ｂにおける他方の端部は、ボンディングワイヤ１０ｂにおける一方の端部に接続されている。ボンディングワイヤ１０ｂにおける他方の端部は、第１のパス１８ａにおける他方の端部と、第２のパス１８ｂにおける一方の端部と、第２のパス１７ｂにおける一方の端部とに接続されている。第２のパス１７ｂにおける他方の端部は、ＧＮＤに接続されている。
第５のスパイラルインダクタパターン５ｅにおける他方の端部は、フィルタ回路出力部８と、キャパシタパターン６ｃにおける一方の端部とに接続されている。キャパシタパターン６ｃにおける他方の端部は、スパイラルインダクタパターン５ｃにおける一方の端部に接続されている。スパイラルインダクタパターン５ｃにおける他方の端部は、ボンディングワイヤ１０ｃにおける一方の端部に接続されている。ボンディングワイヤ１０ｃにおける他方の端部は、第２のパス１８ｂにおける他方の端部と、第３のパス１７ｃにおける一方の端部とに接続されている。第３のパス１７ｃにおける他方の端部は、ＧＮＤに接続されている。
上記に関連して、特許文献１（特開平２−３４０１４号公報）には、複合半導体装置に係る記載が開示されている。この複合半導体装置は、高入力インピーダンスを有するトランジスタにインダクタとキャパシタからなる内部整合回路を設けて最適入力インピーダンスに変換している。
また、特許文献２（特開平８−２７４２６３号公報）には、ノイズフィルターに係る記載が開示されている。このノイズフィルターは、半導体基板上に第１の絶縁膜を介して第１の金属配線をスパイラル状に形成している。このノイズフィルターは、第１の金属配線の上に第２の絶縁膜を介して第２の金属配線をスパイラル状に対向させて形成している。このノイズフィルターは、第１の金属配線を信号線として動作させ、第２の金属配線と半導体基板が同電位（接地）となるように、第２の金属配線の引出電極と、半導体基板が導電性ペーストで接着されているところのリードフレームとが、ボンディングワイヤで接続されている。
また、特許文献３（特開２００２−９３８４５号公報）には、集積化信号フィルタに係る記載が開示されている。この集積化信号フィルタは、信号フィルタを含み、複数のボンディングパッドを有する集積回路、前記集積回路を搭載するように構成され、複数のボンディングパッドを有する集積回路キャリア基板、および２個のボンディングパッド間につながれて、前記信号フィルタに付随する誘導性要素として構成されたボンディングワイヤを含む。
また、特許文献４（ＷＯ２００３／０９４２３２号公報）には、半導体装置に係る記載が開示されている。この半導体装置は、封止体と、複数のリードと、タブと、半導体チップと、第１の複数の導電性のワイヤと、第２の複数の導電性のワイヤとを有する。ここで、封止体は、絶縁樹脂からなる。複数のリードは、封止体の周囲に沿って、封止体の内外に亘って設けられている。タブは、主面および裏面を有する。半導体チップは、主面および裏面を有しており、その主面上に複数の電極端子と、それぞれが複数の半導体素子によって構成される複数の回路部とを有する。第１の複数の導電性のワイヤは、複数の電極端子とリードとを接続する。第２の複数の導電性のワイヤは、複数の電極端子に第１の電位を供給するために、複数の電極端子とタブの主面とを接続する。半導体チップの裏面は前記タブの主面上に固定されている。複数の回路部は、第１の回路部、第２の回路部を含んでいる。複数の電極端子は、第１の回路部に外部信号を入力するための第１の電極端子と、第１の回路部に第１の電位を供給するための第２の電極端子と、第２の回路部と接続する第３の電極端子と、第２の回路部に第１の電位を供給するための第４の電極端子とを有している。複数のリードは、第１のリードと、第２のリードと、第１のリードと第２のリードの間に配置された第３のリードとを含んでいる。第１の電極端子は導電性のワイヤを介して第１のリードと接続している。第２の電極端子は導電性のワイヤを介して第３のリードと接続している。第３の電極端子は導電性のワイヤを介して第２のリードと接続している。第４の電極端子は導電性のワイヤを介してタブと接続している。第３のリードとタブは分離されている。
特開平２−３４０１４号公報 特開平８−２７４２６３号公報 特開２００２−９３８４５号公報 ＷＯ２００３／０９４２３２号公報
図５は、従来技術による半導体のフィルタ回路における、寄生成分を無視した理想的な信号通過特性を計算機シミュレーションした結果について説明するためのグラフである。入力信号の基本周波数（ｆ０）を２．４５ＧＨｚとし、２倍の高調波（２ｆ０）となる４．９ＧＨｚおよび、３倍の高調波（３ｆ０）となる７．３５ＧＨｚを通過阻止（リジェクト）するフィルタ回路の信号通過特性（Ｓ２１）を示している。このグラフにおいて、横軸はフィルタ回路の入力信号の周波数を表し、縦軸はフィルタの信号通過特性を表す。
このグラフにおいて、第１の線Ｓ（２，１）は、寄生成分を無視した理想的な接地条件におけるフィルタ回路の信号通過特性を表し、このとき２ｆ０のリジェクション量は、入力信号に対する通過信号の比として第１の線Ｓ（２，１）上のマーカ（１）に表される。第２の線Ｓ（４，３）は、寄生成分を含む従来例におけるフィルタ回路特性を表し、同様に２ｆ０のリジェクション量は第２の線Ｓ（４，３）上のマーカ（２）に表される。このグラフにおいて、第１の線は、第１の条件におけるフィルタ回路特性を表す。第２の線は、第２の条件におけるフィルタ回路特性を表す。第３の線「Ｒｅｆ」は、基準となる条件におけるフィルタ回路特性を表す。
図３は、図１（ａ）〜図１（ｃ）の従来技術による半導体装置のフィルタ回路における、寄生成分を無視した理想的な等価回路について説明するための回路図である。図３の回路図は、図２の回路図から、２本のパス１８ａ、１８ｂと、３本のパス１７ａ〜１７ｃとを取り除いたものに等しいのでさらなる詳細な説明は省略する。
図３のような理想的なフィルタ回路の等価回路を用いた計算機シミュレーションなどで回路設計を行いながら、実際の組み立て仕様として図１（ａ）〜図１（ｃ）のような構造を採用した場合、図２の等価回路における２本のパス１８ａ、１８ｂおよび３本のパス１７ａ〜１７ｃに含まれる寄生インダクタンス成分の影響が現れる。すなわち、実際には
３本のパス１７ａ〜１７ｃにおける寄生インダクタンス成分（Ｌ＿ＧＮＤ）＞＞２本のパス１８ａ、１８ｂにおける寄生インダクタンス成分（Ｌ＿ＧＮＤ＿ＩＳＯ）
となる。
その結果、本来は２ｆ０の共振回路を構成するフィルタ回路部ａおよびフィルタ回路ｂにより２ｆ０をＧＮＤに落とすことでリジェクションを図る筈の周波数（この例では２ｆ０）成分が、実際にはフィルタ回路部ａと、対応するパス１８ａと、フィルタ回路部ｂとを経由してフィルタ回路出力部８に現れる。この効果により、従来例では理想的な条件よりリジェクション量が少ない。
また、パス１７ａ〜１７ｃの寄生インダクタ成分は、ＰＫＧ内の半導体装置ではなく、実装基板材１５に形成されたスルーホール１４の長さおよび径などにより変化する。したがって、実装基板のパターンが異なると、フィルタ回路のリジェクション量も変化してしまう。
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による電子装置は、半導体装置と、実装基板とを具備する。ここで、実装基板は、半導体装置を実装し、かつ、所定の電位に接続されるものである。半導体装置は、入力信号のうち、所望周波数成分以外の高調波成分を実装基板に落とし、かつ、所望周波数成分を出力するためのフィルタ回路部を具備する。フィルタ回路部は、実装基板における寄生インダクタンス成分よりも大きいインダクタンス成分を具備する。
本発明の電子装置によれば、半導体装置のフィルタ回路において、寄生インダクタンスによる高調波成分のリジェクション量の低下を抑制することで、寄生インダクタンスを含まない理想的な場合と同等のリジェクション量を得ることができ、高調波成分のリジェクション量が増加する。
図１（ａ）〜図１（ｃ）は、フィルタ回路を有する半導体装置と、この半導体装置を実装する実装基板との、従来技術による一般的な実施例について説明するための図である。図１（ａ）は、従来技術における、半導体チップ上にフィルタ回路を有する半導体装置の、ＰＫＧ（ＰａｃＫａＧｅ：パッケージ）を含む内部構造の、フィルタ回路部近傍における構成について説明するための上面図である。図１（ｂ）は、従来技術における、半導体チップ上にフィルタ回路を有する半導体装置のＰＫＧを実装する実装基板の構成について説明するための上面図である。図１（ｃ）は、図１（ａ）の半導体装置を、図１（ｂ）の実装基板に破線に沿って実装した際の、Ａ方向から見た透過断面図である。 図２は、図１（ａ）〜図１（ｃ）の従来技術または図４（ａ）〜図４（ｃ）の本発明による電子装置のフィルタ回路における、寄生成分を考慮した等価回路について説明するための回路図である。 図３は、図１（ａ）〜図１（ｃ）の従来技術または図４（ａ）〜図４（ｃ）の本発明による半導体装置のフィルタ回路における、寄生成分を無視した理想的なフィルタ回路の等価回路について説明するための回路図である。 図４（ａ）〜図４（ｃ）は、本発明の実施形態による電子装置の構成について説明するための図である。図４（ａ）は、本実施形態における、半導体チップ上にフィルタ回路を有する半導体装置の、ＰＫＧ（ＰａｃＫａＧｅ：パッケージ）を含む内部構造の、フィルタ回路部近傍について説明するための上面図である。図４（ｂ）は、本実施形態における、半導体チップ上にフィルタ回路を有する半導体装置のＰＫＧを実装する実装基板のパターンについて説明するための上面図である。図４（ｃ）は、図４（ａ）の半導体装置を、図４（ｂ）の実装基板に破線に沿って実装した電子装置の、Ａ方向から見た透過断面図である。 図５は、従来技術による半導体または本発明による電子装置のフィルタ回路における特性の計算機シミュレーションを行った結果について説明するためのグラフである。 図６は、本発明による電子装置のフィルタ回路における特性の計算機シミュレーションを行った結果について説明するためのグラフである。 図７は、本発明の第２の実施形態による電子装置の透過断面図である。
添付図面を参照して、本発明による半導体装置と、この半導体装置を実装する実装基板と、この半導体装置及び実装基板を具備する電子装置とを実施するための形態を以下に説明する。
（第１の実施形態）
図４（ａ）〜図４（ｃ）は、本発明の実施形態による電子装置の構成について説明するための図である。図４（ａ）は、本実施形態における、半導体チップ上にフィルタ回路を有する半導体装置の、ＰＫＧ（ＰａｃＫａＧｅ：パッケージ）を含む内部構造の、フィルタ回路部近傍について説明するための上面図である。図４（ｂ）は、本実施形態における、半導体チップ上にフィルタ回路を有する半導体装置のＰＫＧを実装する実装基板のパターンについて説明するための上面図である。図４（ｃ）は、図４（ａ）の半導体装置を、図４（ｂ）の実装基板に破線に沿って実装した電子装置の、Ａ方向から見た透過断面図である。
本実施形態による電子装置は、半導体チップ１と、ＬＦ（Ｌｅａｄ Ｆｒａｍｅ：リードフレーム）マウントエリア２と、複数のＬＦピン端子３と、モールド樹脂４と、複数のボンディングワイヤ１０ａ〜１０ｃとを具備する。この半導体チップ１は、フィルタ回路部と、フィルタ回路入力部７と、フィルタ回路出力部８とを具備する。フィルタ回路部は、複数のボンディングパッド９ａ〜９ｃと、複数のスパイラルインダクタパターン５ａ〜５ｅと、複数のキャパシタパターン６ａ〜６ｃとを具備する。
本実施形態による実装基板は、実装基板材１５と、実装基板表面メッキパターン１１、１２ａ、１２ｂと、実装基板裏面メッキパターン１３とを具備する。実装基板表面メッキパターン１１、１２ａ、１２ｂは、ＰＫＧ中央部エリア１１と、ＰＫＧ中央部エリアとは非接続のピン部エリア１２ａ、１２ｂとを具備する。実装基板材１５は、スルーホール１４ａ、１４ｂを具備する。
本実施形態による実装基板は、筐体１６の上にマウントされている。ＬＦマウントエリア２と、ＬＦピン端子３と、モールド樹脂４とを含むＰＫＧは、実装基板の上にマウントされている。このとき、ＬＦマウントエリア２は実装基板表面メッキパターンのＰＫＧ中央部エリア１１に接続されており、ＬＦピン端子３は実装基板表面メッキパターンのピン部１２ａ、１２ｂに接続されている。
半導体集積回路の半導体チップ１は、ＬＦ２の上にマウントされている。半導体チップ１がマウントされているＬＦマウントエリア２と、複数のＬＦピン端子３とは、モールド樹脂４によって固定されている。
複数のボンディングワイヤ１０ａ、１０ｃのそれぞれにおける一方の端部は、ＬＦマウントエリア２に接続されており、ボンディングワイヤ１０ｂの一方の端部はＬＦピン端子３に接続されている。また、複数のボンディングワイヤ１０ａ〜１０ｃのそれぞれにおける他方の端部は、複数のボンディングパッド９ａ〜９ｃにそれぞれ接続されている。半導体チップ１のフィルタ回路部において、複数のボンディングパッド９ａ〜９ｃは、複数のスパイラルインダクタパターン５ａ〜５ｃのそれぞれにおける一方の端部に、それぞれ接続されている。複数のスパイラルインダクタパターン５ａ〜５ｃのそれぞれにおける他方の端部は、複数のキャパシタパターン６ａ〜６ｃのそれぞれにおける一方の端部に、それぞれ接続されている。キャパシタパターン６ａにおける他方の端部は、フィルタ回路入力部７に接続されている。キャパシタパターン６ｂにおける他方の端部は、複数のスパイラルインダクタパターン５ｄ、５ｅのそれぞれにおける一方の端部に接続されている。キャパシタパターン６ｃにおける他方の端部は、フィルタ回路出力部８に接続されている。スパイラルインダクタパターン５ｄにおける他方の端部は、フィルタ回路入力部７に接続されている。スパイラルインダクタパターン５ｅにおける他方の端部は、フィルタ回路出力部８に接続されている。
実装基板表面のＰＫＧ中央部エリア１１は、スルーホール１４ａの一方の端部に接続されている。スルーホール１４ａの他方の端部は、実装基板裏面メッキパターン１３に接続されている。
スパイラルインダクタ５ａ〜５ｃは、キャパシタ６ａ〜６ｃにそれぞれ接続されて、合計３つの共振回路としてそれぞれ動作する。これら３つの共振回路は、ボンディングパッド９ａ〜９ｃおよびボンディングワイヤ１０ａ〜１０ｃをそれぞれ介してＬＦマウントエリア２に接続されている。これら３つの共振回路は、高調波等の減衰させたい周波数成分をＧＮＤと接続されたＬＦマウントエリア２に逃がす。その結果、フィルタ回路は、フィルタ回路入力部７から入力した信号に対して高調波成分等を減衰させた信号を、フィルタ回路出力部８から出力する動作を行う。
このフィルタ回路を、ａ、ｂ、ｃの３つの部分に分けて考える。部分ａには、スパイラルインダクタパターン５ａと、キャパシタパターン６ａと、ボンディングパッド９ａと、ボンディングワイヤ１０ａとが含まれる。部分ｂには、スパイラルインダクタパターン５ｂと、キャパシタパターン６ｂと、ボンディングパッド９ｂと、ボンディングワイヤ１０ｂとが含まれる。部分ｃには、スパイラルインダクタパターン５ｃと、キャパシタパターン６ｃと、ボンディングパッド９ｃと、ボンディングワイヤ１０ｃとが含まれる。
このとき、入力信号の基本周波数（ｆ０）成分に対して、フィルタ回路の部分ａおよび部分ｂは２倍の高調波（２ｆ０）に、同じく部分ｃは３倍の高調波（３ｆ０）に、それぞれ対応する共振回路を有する。
図２は、図４（ａ）〜図４（ｃ）の本実施形態による電子装置のフィルタ回路における、寄生成分を考慮した等価回路について説明するための回路図である。この等価回路は、フィルタ回路入力部７と、第１の部分回路ａと、第２の部分回路ｂと、第３の部分回路ｃと、２つのインダクタンス５ｄ、５ｅと、２つのパス１８ａ、１８ｂと、ＧＮＤと、フィルタ回路出力部８とを具備する。第１の部分回路ａは、キャパシタパターン６ａと、スパイラルインダクタパターン５ａと、ボンディングワイヤ１０ａと、第１のパス１７ａとを具備する。第２の部分回路ｂは、キャパシタパターン６ｂと、スパイラルインダクタパターン５ｂと、ボンディングワイヤ１０ｂと、第２のパス１７ｂとを具備する。第３の部分回路ｃは、キャパシタパターン６ｃと、スパイラルインダクタパターン５ｃと、ボンディングワイヤ１０ｃと、第３のパス１７ｃとを具備する。
各ボンディングワイヤ１０ａ〜１０ｃの接続先であるＬＦマウントエリア２は、理想的なＧＮＤではない。現実的には、各ボンディングワイヤ１０ａ〜１０ｃと、ＧＮＤとの接続は、実装基板表面メッキパターンのＰＫＧ中央部エリア１１やスルーホール１４ｄ経由している。したがって、これらの経由に対応する第１〜第３のパス１７ａ、１７ｂ、１７ｃのそれぞれは、寄生インダクタンス成分を有する。なお、寄生成分を無視した理想的な等価回路は、従来技術の説明で用いた図３と同じになる。
一方、ボンディングワイヤ１０ａからＬＦマウントエリア２を経由してボンディングワイヤ１０ｂと接続するパス１８ａと、ボンディングワイヤ１０ｂからＬＦマウントエリア２を経由してボンディングワイヤ１０ｃと接続するパス１８ｂも、それぞれ寄生インダクタンス成分を有する。
なお、本実施形態の場合、
パス１８の長さ＞パス１７の長さ
となっており、パス１７ａ〜１７ｃおよびパス１８ａ、１８ｂの寄生インダクタンス成分はそれぞれの長さにほぼ比例するため、
パス１７ａ〜１７ｃの寄生インダクタンス成分＜パス１８ａ、１８ｂの寄生インダクタンス成分
の関係が成り立っている。なお、パス１７ａ〜１７ｃの寄生インダクタンスはフィルタ回路におけるインダクタンス５ａ〜５ｅと比較して十分に小さいため、パス１７ａ〜１７ｃの寄生インダクタンス成分をそれぞれ同程度の値Ｌ＿ＧＮＤとみなせる。同様に、パス１８ａ、１８ｂの寄生インダクタンス成分をそれぞれ同程度の値Ｌ＿ＧＮＤ＿ＩＳＯとみなせる。
表１は、本発明による電子装置のフィルタ回路の信号通過特性における２倍の高調波（２ｆ０）リジェクション量を計算機シミュレーションにより求めた結果について説明するための表である。ボンディングワイヤ１０ａ〜１０ｃ（ＧＮＤワイヤ）が接続するＬＦマウントエリア２を基点として、パス１７ａ〜ｃおよびパス１８ａ、１８ｂを経由してＧＮＤとなる筐体１６へ至るまでの寄生インダクタンス成分の変更に応じた信号通過特性の変化を示している。
Figure 2011077841
図５は、本発明による電子装置のフィルタ回路における信号通過特性の計算機シミュレーションを行った結果について説明するためのグラフである。入力信号の基本周波数（ｆ０）を２．４５ＧＨｚとし、２倍の高調波（２ｆ０）となる４．９ＧＨｚおよび、３倍の高調波（３ｆ０）となる７．３５ＧＨｚを通過阻止（リジェクト）するフィルタ回路の信号通過特性（Ｓ２１）を示している。このグラフにおいて、横軸はフィルタ回路における入力信号の周波数を表し、縦軸はフィルタ回路の信号通過特性を表す。図５に描かれた４本のグラフは、表１の項目「図５中の表記」におけるＳ（２，１）からＳ（８，７）にそれぞれ対応し、２ｆ０のリジェクション量は入力信号に対する通過信号の比としてマーカ（１）〜（４）に表され、値が小さいほどリジェクション量が大きいことを示す。
図６は、本発明による電子装置のフィルタ回路における特性の計算機シミュレーションを行った結果について説明するためのグラフである。このグラフにおいて、横軸はＬ＿ＧＮＤ＿ＩＳＯ／Ｌ＿ＧＮＤの比率を表し、縦軸はフィルタ回路による２ｆ０のリジェクション量を表す。
パス１７ａ〜１７ｃにおける寄生インダクタンスＬ＿ＧＮＤは、スルーホールの条件などによって変化する。表１におけるＬ＿ＧＮＤとしては、基板厚を０．２ｍｍとし、スルーホール半径をφ０．２ｍｍとし、メッキ厚を１７μｍとした場合の電磁界シミュレーション結果を用いている。この電磁界シミュレーション結果において、１穴あたりのインダクタンスは０．０６ｎＨであった。そこで、表１ではＬ＿ＧＮＤ＝０．０６ｎＨとし、パス１８ａ、１８ｂにおける寄生インダクタンスＬ＿ＧＮＤ＿ＩＳＯをＬ＿ＧＮＤとの比率で表現して比較した。
計算機シミュレーションの結果、
Ｌ＿ＧＮＤ＿ＩＳＯ／Ｌ＿ＧＮＤ＜０．５
の場合では、共振回路が２個の場合のリジェクション量が−３２．８ｄＢとなり、共振回路が１個のときのリジェクション量である−３６．７ｄＢよりもリジェクション量が少ないことがわかる。また、
Ｌ＿ＧＮＤ＿ＩＳＯ／Ｌ＿ＧＮＤ＝０．５
の場合に、共振回路が１個の場合と２個の場合のリジェクション量がそれぞれ−３６．７ｄＢと等しくなり、
Ｌ＿ＧＮＤ＿ＩＳＯ／Ｌ＿ＧＮＤ＞０．５
の場合に、共振回路を２個に増加することでリジェクション量を大きくする効果が得られることがわかる。
本実施形態１では、
Ｌ＿ＧＮＤ＿ＩＳＯ／Ｌ＿ＧＮＤ≧１
に相当する寄生インダクタンス比が得られるため、リジェクション量は−４０．５ｄＢとなり、従来例と比べてリジェクション量が７．７ｄＢ増加している。
（第２の実施形態）
図７は、本発明の第２の実施形態による電子装置の透過断面図である。本実施形態による電子装置も、第１の実施形態と同様に、半導体装置と、この半導体装置を実装する実装基板とを具備する。なお、本実施形態による半導体装置の、ＰＫＧを含む内部構造の、フィルタ回路部近傍に係る上面図は、図４（ａ）と同じであるので省略する。また、本実施形態による、半導体チップ上にフィルタ回路を有する半導体装置のＰＫＧを実装する基板のパターンに係る上面図は、図４（ｂ）と同じであるので省略する。言い換えれば、図７は、本実施形態において、図４（ａ）の半導体装置を、図４（ｂ）の実装基板に破線に沿って実装した際の、Ａ方向から見た透過断面図である。
本実施形態による電子装置と、本発明の第１の実施形態による電子装置との違いは、実装基板裏面メッキパターン１３にある。すなわち、本発明の第１の実施形態による電子装置では、実装基板裏面メッキパターン１３が、２つの共振回路ａ、ｂに共通するパターンであった。しかし、本実施形態による半導体装置では、実装基板裏面メッキパターン１３は、２つの共振回路ａ、ｂの間で分離されている。
本実施形態による電子装置におけるその他の構成は、本発明の第１の実施形態と同じであるので、その詳細な説明を省略する。
本実施形態の条件に基づく計算機シミュレーション結果は、表１の行における「実施例２」と、図５のグラフにおけるＳ（８，７）と２ｆ０マーカ（４）と、図６のグラフにおける横軸の値「８」に対応する点とに対応する。これらの結果から判るように、本実施形態によれば、理想回路とほぼ同等のリジェクション量が得られている。
その理由について説明する。本実施形態によれば、同一共振回路において
Ｌ＿ＧＮＤ＿ＩＳＯ／Ｌ＿ＧＮＤ＞＞１
すなわち
Ｌ＿ＧＮＤ＿ＩＳＯ＞＞Ｌ＿ＧＮＤ
とすることが可能となる。その結果、本来ＧＮＤに落とすことでリジェクションを図る筈の周波数成分が、共振回路ａと、対応するパス１８と、共振回路ｂとを経由して戻り、フィルタ回路出力部８に再び現れる現象を、大幅に抑制することが出来る。なお、本実施形態における、このリジェクション対象の周波数成分とは、周波数が２ｆ０の２倍波である。
以上に説明したように、本発明によれば、以下の効果が得られる。すなわち、半導体チップ上にパターン形成されたフィルタ回路のうち、ＧＮＤワイヤを有するフィルタ回路において、寄生インダクタンスによる高調波成分のリジェクション量の低下を抑制することで、寄生インダクタンスを含まない理想的な場合と同等のリジェクション量を得ることができ、高調波成分のリジェクション量が増加する。
１ 半導体チップ
５ａ〜５ｃ スパイラルインダクタパターン
６ａ〜６ｃ キャパシタパターン
７ フィルタ回路入力部
８ フィルタ回路出力部
９ａ〜９ｃ ボンディングパッド
２ リードフレーム（マウントエリア）
３ リードフレーム（ピン端子）
４ モールド樹脂
１０ａ〜１０ｃ ボンディングワイヤ（ＧＮＤ接続用）
１１ 実装基板表面メッキパターン（ＰＫＧ中央部）
１２ 実装基板表面メッキパターン（ピン部）
１３ 実装基板裏面メッキパターン
１４ スルーホール
１５ 実装基板材
１６ 筐体
１７ 寄生インダクタンス成分（Ｌ＿ＧＮＤ）に対応するパス
１８ インダクタンス成分（Ｌ＿ＧＮＤ＿ＩＳＯ）に対応するパス

Claims (8)

  1. 半導体装置と、
    前記半導体装置を実装し、かつ、所定の電位に接続される実装基板と
    を具備し、
    前記半導体装置は、
    入力信号のうち、所望周波数成分以外の高調波成分を前記実装基板に向けて流し、かつ、前記所望周波数成分を出力するためのフィルタ回路部
    を具備し、
    前記フィルタ回路部は、
    前記実装基板における寄生インダクタンス成分よりも大きいインダクタンス成分
    を具備する
    電子装置。
  2. 請求項１に記載の電子装置において、
    前記フィルタ回路部は、
    前記高調波成分の周波数帯域に対応する共振回路部
    を具備する
    電子装置。
  3. 請求項２に記載の電子装置において、
    前記共振回路部は、
    前記インダクタンス成分と、
    前記インダクタンス成分に直列に接続されたキャパシタと
    を具備し、
    前記インダクタンス成分と、前記キャパシタにおける容量との組み合わせは、前記高調波成分の周波数帯域に対応する
    電子装置。
  4. 請求項２または３に記載の電子装置において、
    前記フィルタ回路部は、
    前記共振回路部以外の、別の共振回路部
    をさらに具備し、
    前記共振回路部は、前記所望周波数成分以外で、かつ、前記高調波成分以外の、別の高調波成分の周波数帯域に対応する
    電子装置。
  5. 請求項４に記載の電子装置において、
    前記フィルタ回路部は、
    前記入力信号を入力する入力部と、
    前記所望周波数成分を出力する出力部と、
    前記入力部と、前記出力部との間に接続されたインダクタと
    をさらに具備し、
    前記共振回路部と、前記別の共振回路部とのそれぞれにおける一方の端部は、前記インダクタの両端に接続され、
    前記共振回路部と、前記別の共振回路部とのそれぞれにおける他方の端部は、前記実装基板における前記寄生インダクタンス成分の両端に接続されている
    電子装置。
  6. 請求項５に記載の電子装置において、
    前記実装基板は、
    前記寄生インダクタンス成分の一方の端部に接続された第１の裏面ＧＮＤパターンと、
    前記寄生インダクタンス成分の他方の端部に接続された第２の裏面ＧＮＤパターンと
    を具備し、
    前記第１および前記第２の裏面ＧＮＤパターンは、絶縁されている
    電子装置。
  7. 請求項１〜６のいずれかに記載の電子装置における
    半導体装置。
  8. 請求項１〜６のいずれかに記載の電子装置における
    実装基板。
JP2009227499A 2009-09-30 2009-09-30 電子装置 Pending JP2011077841A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009227499A JP2011077841A (ja) 2009-09-30 2009-09-30 電子装置
US12/923,607 US20110074523A1 (en) 2009-09-30 2010-09-29 Electronic device
CN2010105015240A CN102034766A (zh) 2009-09-30 2010-09-30 电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009227499A JP2011077841A (ja) 2009-09-30 2009-09-30 電子装置

Publications (2)

Publication Number Publication Date
JP2011077841A true JP2011077841A (ja) 2011-04-14
JP2011077841A5 JP2011077841A5 (ja) 2012-03-29

Family

ID=43779656

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009227499A Pending JP2011077841A (ja) 2009-09-30 2009-09-30 電子装置

Country Status (3)

Country Link
US (1) US20110074523A1 (ja)
JP (1) JP2011077841A (ja)
CN (1) CN102034766A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056332B2 (en) * 2016-09-05 2018-08-21 Renesas Electronics Corporation Electronic device with delamination resistant wiring board

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049242A (ja) * 2007-08-21 2009-03-05 Tdk Corp 電子部品内蔵基板

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5105172A (en) * 1990-08-31 1992-04-14 Texas Instruments Incorporated Monolithically realizable radio frequency bias choke
US5095285A (en) * 1990-08-31 1992-03-10 Texas Instruments Incorporated Monolithically realizable harmonic trapping circuit
US5063177A (en) * 1990-10-04 1991-11-05 Comsat Method of packaging microwave semiconductor components and integrated circuits
US6294966B1 (en) * 1999-12-31 2001-09-25 Hei, Inc. Interconnection device
US7660562B2 (en) * 2004-06-21 2010-02-09 M/A-Com Technology Solutions Holdings, Inc. Combined matching and filter circuit
JP2006165830A (ja) * 2004-12-06 2006-06-22 Renesas Technology Corp 電子装置、ローパスフィルタ、および電子装置の製造方法
US7667557B2 (en) * 2005-12-06 2010-02-23 Tdk Corporation Thin-film bandpass filter using inductor-capacitor resonators
US7532092B2 (en) * 2006-06-20 2009-05-12 Tdk Corporation Grounding strategy for filter on planar substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049242A (ja) * 2007-08-21 2009-03-05 Tdk Corp 電子部品内蔵基板

Also Published As

Publication number Publication date
CN102034766A (zh) 2011-04-27
US20110074523A1 (en) 2011-03-31

Similar Documents

Publication Publication Date Title
US11387810B2 (en) High-frequency module
JP2011120105A (ja) 半導体装置
JP5931851B2 (ja) ノイズ抑制構造を有する回路基板
JP5154262B2 (ja) 電子部品
US10068857B2 (en) Semiconductor package assembly
US11658641B2 (en) High-frequency module
JPH07235632A (ja) コンデンサユニットおよびコンデンサユニット内蔵電子回路装置
JP2015061258A (ja) Ｅｂｇ構造体、半導体デバイスおよび回路基板
US7501915B2 (en) High frequency module
US11558035B2 (en) Multiplexer
US20230238941A1 (en) Radio-frequency module
US9640530B2 (en) Semiconductor device
JP2011077841A (ja) 電子装置
JP4124618B2 (ja) 半導体装置
JP5412372B2 (ja) 半導体実装装置
JP2015035554A (ja) 半導体装置
US20120211903A1 (en) Semiconductor device
JP2006279603A (ja) 弾性表面波装置
TWI778766B (zh) 濾波器積體電路
TW201917866A (zh) 半導體封裝組件
CN117559954A (zh) 一种滤波器、双工器、多工器和通信设备
JP2020141237A (ja) 高周波フロントエンド回路
CN113839646A (zh) 声表面波装置阻抗匹配器
JPH08340059A (ja) 半導体デバイスパッケージングシステム
JP2013258341A (ja) 高周波モジュール

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120214

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130318

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130509

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131002