JP2011076708A - Shift register circuit - Google Patents
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Abstract
Description
本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。 The present invention relates to a shift register circuit, and more particularly to a shift register circuit composed of only field effect transistors of the same conductivity type used in, for example, a scanning line driving circuit of an image display device.
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間で一巡する周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行なわれる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行なうシフトレジスタを用いることができる。 In an image display device such as a liquid crystal display device (hereinafter “display device”), a gate line (scanning line) is provided for each pixel row (pixel line) of a display panel in which a plurality of pixels are arranged in a matrix, and a display signal is displayed. The display image is updated by sequentially selecting and driving the gate lines in a cycle of one horizontal period. As such a gate line driving circuit (scanning line driving circuit) for sequentially selecting and driving the pixel lines, that is, the gate lines, a shift register that performs a shift operation that makes a round in one frame period of the display signal can be used. .
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１〜４）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。
The shift register used in the gate line driver circuit is preferably composed of only field effect transistors of the same conductivity type in order to reduce the number of steps in the manufacturing process of the display device. For this reason, various shift registers composed only of N-type or P-type field effect transistors and display devices equipped with the shift registers have been proposed (for example,
従来のシフトレジスタでは、出力段のトランジスタのゲート電極が接続するノード（具体的には、特許文献１のFig.2におけるノードＰ１およびＰ２）のリーク電流に起因する問題が存在する。 In the conventional shift register, there is a problem due to the leakage current of the node (specifically, the nodes P1 and P2 in FIG. 2 of Patent Document 1) to which the gate electrode of the output stage transistor is connected.
例えば、シフトレジスタの出力端子とその出力信号を規定するクロック端子との間に接続するトランジスタのゲート電極ノード（Ｐ１）にリーク電流が生じると、出力端子が放電するときの当該トランジスタのインピーダンスが大きくなり、当該放電に要する時間が長くなる。そのため、出力信号の立ち下り時間が長くなって、上記クロック端子に入力されるクロック信号に追随できなくなる。その結果、表示装置のゲート線駆動回路における出力信号の立下り時間が長くなると、複数のゲート線が同時に駆動されて表示が正常に行なわれなくなるという問題が生じる（詳細は後述する）。 For example, when a leak current is generated in the gate electrode node (P1) of a transistor connected between the output terminal of the shift register and a clock terminal that defines the output signal, the impedance of the transistor when the output terminal is discharged increases. Thus, the time required for the discharge becomes longer. For this reason, the fall time of the output signal becomes long and the clock signal input to the clock terminal cannot be followed. As a result, when the fall time of the output signal in the gate line driving circuit of the display device becomes long, there arises a problem that a plurality of gate lines are simultaneously driven and display is not normally performed (details will be described later).
また、シフトレジスタの出力端子と基準電圧端子との間に接続するトランジスタのゲート電極ノード（Ｐ２）にリーク電流が生じると、当該トランジスタのＯＮ状態（導通状態）におけるインピーダンスが大きくなる。つまり、シフトレジスタの出力インピーダンスが高くなるので、出力端子の電位が不安定になることが懸念される。それにより表示装置のゲート線駆動回路の出力信号が不安定になった場合も、表示が正常に行なわれなくなるという問題が生じる（これも詳細は後述する）。 Further, when a leak current is generated in the gate electrode node (P2) of the transistor connected between the output terminal of the shift register and the reference voltage terminal, the impedance in the ON state (conductive state) of the transistor increases. That is, since the output impedance of the shift register becomes high, there is a concern that the potential of the output terminal becomes unstable. As a result, even when the output signal of the gate line driving circuit of the display device becomes unstable, there arises a problem that display is not normally performed (this will also be described in detail later).
なお、特許文献２のシフトレジスタには、出力端子と電源との間に接続したＮＭＯＳトランジスタ（特許文献２のトランジスタＴ２）のゲート電極ノード（ｎ２）に接続し、当該ノードの電位を固定する反転防止回路（トランジスタＴ７，Ｔ８）が設けられている。上記ＮＭＯＳトランジスタは、出力ラインをＬＯＷレベルにする期間はＯＦＦ状態（遮断状態）を保持する必要がある。反転防止回路は、その出力ラインをＬＯＷレベルにする期間に、上記ＮＭＯＳトランジスタが出力ラインのレベルの変動によって不要にＯＮするのを防止するためのものであり、上記の問題とは異なる課題を解決するものである。
Note that the shift register of
本発明は上記の問題を解決するためになされたものであり、リーク電流に起因する誤動作を防止することが可能なシフトレジスタ回路、並びにそれを搭載する表示装置を提供することを目的とする。 The present invention has been made to solve the above-described problem, and an object thereof is to provide a shift register circuit capable of preventing a malfunction caused by a leakage current, and a display device on which the shift register circuit is mounted.
本発明に係るシフトレジスタ回路は、入力端子および出力端子と、互いに位相の異なる第１および第２クロック信号がそれぞれ入力される第１および第２クロック端子と、第１、第２および第３電圧がそれぞれ供給される第１、第２および第３電圧端子と、前記出力端子と前記第１クロック端子との間に接続する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードと、前記第２トランジスタの制御電極が接続する第２ノードと、前記第２クロック信号に同期して前記第１ノードに前記第１電圧を供給すると共に前記第２ノードに前記第３電圧に対応する電圧を供給し、且つ、前記入力端子の入力信号に基づいて前記第１ノードに前記第２電圧に対応する電圧を供給すると共に前記第２ノードに前記第１電圧を供給する駆動部とを備えるシフトレジスタ回路であって、前記駆動部は、前記第２トランジスタが導通状態になる期間内において、前記第１クロック信号に同期して、前記第２トランジスタの導通状態が維持されるレベルに前記第２ノードを充電する補償回路を備えるものである。 The shift register circuit according to the present invention includes an input terminal, an output terminal, first and second clock terminals to which first and second clock signals having different phases are input, and first, second, and third voltages. Are respectively supplied, a first transistor connected between the output terminal and the first clock terminal, a second transistor for discharging the output terminal, and the second transistor A first node connected to a control electrode of one transistor; a second node connected to a control electrode of the second transistor; and supplying the first voltage to the first node in synchronization with the second clock signal. A voltage corresponding to the third voltage is supplied to the second node, and a voltage corresponding to the second voltage is supplied to the first node based on an input signal of the input terminal. A shift register circuit including both a driving unit for supplying the first voltage to the second node, wherein the driving unit is synchronized with the first clock signal during a period in which the second transistor is in a conductive state. Then, a compensation circuit for charging the second node to a level at which the conduction state of the second transistor is maintained is provided.
本発明に係るシフトレジスタ回路によれば、第２トランジスタが導通状態となる出力端子の非活性状態において、充電された第２ノードにリーク電流が生じてもそれが補償される。よって、出力端子の非活性状態における第２トランジスタのインピーダンスすなわちシフトレジスタ回路の出力インピーダンスの上昇が防止され、動作信頼性が向上する。例えば、シフトレジスタ回路を走査線駆動装置として搭載する表示装置において、誤動作を防止して正常な表示を行うことができる。 According to the shift register circuit of the present invention, even when a leak current is generated in the charged second node in the inactive state of the output terminal where the second transistor is in a conductive state, it is compensated. Therefore, an increase in the impedance of the second transistor in the inactive state of the output terminal, that is, the output impedance of the shift register circuit is prevented, and the operation reliability is improved. For example, in a display device in which a shift register circuit is mounted as a scanning line driver, it is possible to prevent malfunction and perform normal display.
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。 Embodiments of the present invention will be described below with reference to the drawings. In addition, in order to avoid duplication and redundant description, elements having the same or corresponding functions are denoted by the same reference symbols in the respective drawings.
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。
<
FIG. 1 is a schematic block diagram showing a configuration of a display device according to
液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
The liquid
液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ１，ＧＬ２・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ１，ＤＬ２・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。
The liquid
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐおよび共通電極ノードＮＣの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
Each
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
The gate
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤ０〜Ｄ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
The
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
As shown in FIG. 1, the
表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤ０〜Ｄ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤ０〜Ｄ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
In the display signal SIG, display signal bits D0 to D5 corresponding to the display luminance of each
シフトレジスタ５０は、表示信号ＳＩＧの設定が切換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤ０〜Ｄ５の取込を指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
The
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
The latch signal LT input to the
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
The gradation
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ１，Ｎｄ２・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
The
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。
As a result, at the decode output node Nd, a display voltage (one of the gradation voltages V1 to V64) corresponding to the display signal SIG for one pixel line held in the
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ１，Ｎｄ２・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ１，ＤＬ２・・・に出力する。
The
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ１，ＧＬ２・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。
The
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。
1 illustrates the configuration of the liquid
以下、本発明に係るゲート線駆動回路の構成の詳細について説明する。図２は、本発明の実施の形態１に係るゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続した複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４・・・で構成されるシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ１，ＳＲ２・・・の各々を「単位シフトレジスタ回路」と称することとし、これらを「単位シフトレジスタ回路ＳＲ」と総称する）。各単位シフトレジスタ回路ＳＲは、１つの画素ラインすなわちゲート線ＧＬごとに設けられる。
Hereinafter, the details of the configuration of the gate line driving circuit according to the present invention will be described. FIG. 2 is a diagram showing a configuration of the gate
また図２に示すクロック発生器３１は、各々位相が異なる３相のクロック信号Ｃ１，Ｃ２，Ｃ３をゲート線駆動回路３０の単位シフトレジスタ回路ＳＲに入力するものであり、このクロック信号Ｃ１，Ｃ２，Ｃ３は、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。
The
各単位シフトレジスタ回路ＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、第１および第２クロック端子Ａ，Ｂを有している。図２のように、各単位シフトレジスタ回路ＳＲのクロック端子Ａ，Ｂには、クロック発生器３１が出力するクロック信号Ｃ１，Ｃ２，Ｃ３のうちの２つが供給される。また、第１段目（第１ステージ）の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮには、スタートパルスと呼ばれる入力信号が入力され、第２段以降の単位シフトレジスタ回路ＳＲの入力端子ＩＮには、その前段の出力端子ＯＵＴに出力される出力信号が入力される。各単位シフトレジスタ回路ＳＲの出力信号は、水平（又は垂直）走査パルスとしてゲート線ＧＬへと出力される。
Each unit shift register SR has an input terminal IN, an output terminal OUT, and first and second clock terminals A and B. As shown in FIG. 2, two of the clock signals C1, C2, and C3 output from the
この構成のゲート線駆動回路３０によれば、各単位シフトレジスタ回路ＳＲは、クロック信号Ｃ１，Ｃ２，Ｃ３に同期して、前段から入力される入力信号（前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の後段の単位シフトレジスタ回路ＳＲへと出力する（単位シフトレジスタ回路ＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタ回路ＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
According to the gate
図３は、本発明の実施の形態１に係る単位シフトレジスタ回路の構成を示す回路図である。なお、各単位シフトレジスタ回路ＳＲの構成は実質的に同様であるので、以下においては１つの単位シフトレジスタ回路ＳＲの構成についてのみ代表的に説明する。また、単位シフトレジスタ回路ＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであり、本実施の形態においては全てＮ型ＴＦＴであるものとする。 FIG. 3 is a circuit diagram showing a configuration of the unit shift register circuit according to the first embodiment of the present invention. Since the configuration of each unit shift register circuit SR is substantially the same, only the configuration of one unit shift register circuit SR will be representatively described below. Further, all the transistors constituting the unit shift register circuit SR are field effect transistors of the same conductivity type, and in this embodiment, all transistors are N-type TFTs.
単位シフトレジスタ回路ＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子Ａ、第２クロック端子Ｂ、第１電圧が供給される第１電圧端子としての基準電圧端子、所定の第２電圧が供給される第２電圧端子としての第１電源端子ｓ１、並びに、所定の第３電圧が供給される第３電圧端子としての第２電源端子ｓ２を有している。本実施の形態では説明の都合上、シフトレジスタ側の電圧を基準と考え、図３のように、基準電圧端子がグラウンドＧＮＤ（０Ｖレベル）に接続し、第１電源端子ｓ１および第２電源端子ｓ２が共に電源ＶＤＤに接続する例を示す（即ち本実施の形態では、第１電圧は０Ｖ、第２および第３電圧は電源ＶＤＤの電圧である）。但し、実使用では画素側の電圧が基準とされ、例えば図３の第１電源端子ｓ１および第２電源端子ｓ２には１７Ｖ、基準電源端子には−１２Ｖ等が供給される（即ちこの実使用の例では、第１電圧は−１２Ｖ、第２および第３電圧は電源１７Ｖである）。つまり、本実施の形態においては、単位シフトレジスタ回路ＳＲは、対応するゲート線ＧＬの電圧レベルを、選択時に電源ＶＤＤの電圧にし、非選択時に０Ｖにするように動作するものとして説明されるが、実使用においては対応するゲート線ＧＬの電圧レベルを選択時に正電圧（例えば１７Ｖ）、非選択時に負電圧（例えば−１２Ｖ）にするように動作する。 The unit shift register SR includes an input terminal IN, an output terminal OUT, a first clock terminal A, a second clock terminal B, a reference voltage terminal as a first voltage terminal to which a first voltage is supplied, and a predetermined second voltage. A first power supply terminal s1 as a second voltage terminal to be supplied and a second power supply terminal s2 as a third voltage terminal to which a predetermined third voltage is supplied are provided. In the present embodiment, for convenience of explanation, the voltage on the shift register side is considered as a reference, and the reference voltage terminal is connected to the ground GND (0 V level) as shown in FIG. 3, and the first power supply terminal s1 and the second power supply terminal An example is shown in which both s2 are connected to the power supply VDD (that is, in the present embodiment, the first voltage is 0 V, and the second and third voltages are voltages of the power supply VDD). However, in actual use, the voltage on the pixel side is used as a reference. For example, 17V is supplied to the first power supply terminal s1 and the second power supply terminal s2 in FIG. 3, and −12V is supplied to the reference power supply terminal (that is, this actual use). In this example, the first voltage is -12V, and the second and third voltages are the power supply 17V). That is, in the present embodiment, the unit shift register SR is described as operating so that the voltage level of the corresponding gate line GL is set to the voltage of the power supply VDD when selected and 0 V when not selected. In actual use, the voltage level of the corresponding gate line GL operates to be a positive voltage (for example, 17 V) when selected, and to a negative voltage (for example, −12 V) when not selected.
この単位シフトレジスタ回路ＳＲの出力段は、出力端子ＯＵＴと第１クロック端子Ａとの間に接続するトランジスタＴ１（第１トランジスタ）および、当該出力端子ＯＵＴとグラウンドＧＮＤ（基準電圧端子）との間に接続するトランジスタＴ２（第２トランジスタ）により構成されている。図３の如く、トランジスタＴ１のゲート（制御電極）はノードＮ１（第１ノード）に接続し、トランジスタＴ２のゲートはノードＮ２（第２ノード）に接続する。またノードＮ１と第１電源端子ｓ１（電源ＶＤＤ）との間には、トランジスタＴ３が接続し、当該ノードＮ１とグラウンドＧＮＤとの間には、直列接続したトランジスタＴ４，Ｔ７が接続する。 The output stage of the unit shift register circuit SR includes a transistor T1 (first transistor) connected between the output terminal OUT and the first clock terminal A, and between the output terminal OUT and the ground GND (reference voltage terminal). The transistor T2 (second transistor) connected to As shown in FIG. 3, the gate (control electrode) of the transistor T1 is connected to the node N1 (first node), and the gate of the transistor T2 is connected to the node N2 (second node). A transistor T3 is connected between the node N1 and the first power supply terminal s1 (power supply VDD), and transistors T4 and T7 connected in series are connected between the node N1 and the ground GND.
このトランジスタＴ４，Ｔ７は、ノードＮ１に基準電圧（グラウンドＧＮＤの電圧）を供給するためのトランジスタである。図３のように、トランジスタＴ４の一方の主電極であるドレインはノードＮ１に接続し、他方の主電極であるソースはトランジスタＴ７に接続している。トランジスタＴ７は、ノードＮ３とグラウンドＧＮＤとの間に接続する。トランジスタＴ４，Ｔ７のゲートは共にノードＮ２に接続する。ここで、トランジスタＴ４のソースのノード（ここではトランジスタＴ４，Ｔ７間の接続ノード）をノードＮ３と定義する。 The transistors T4 and T7 are transistors for supplying a reference voltage (ground GND voltage) to the node N1. As shown in FIG. 3, the drain which is one main electrode of the transistor T4 is connected to the node N1, and the source which is the other main electrode is connected to the transistor T7. The transistor T7 is connected between the node N3 and the ground GND. The gates of the transistors T4 and T7 are both connected to the node N2. Here, a source node of the transistor T4 (here, a connection node between the transistors T4 and T7) is defined as a node N3.
また、この単位シフトレジスタ回路ＳＲは、第３電源端子ｓ３を有しており、当該第３電源端子ｓ３とノードＮ３との間にトランジスタＴ８が接続している。本実施の形態において、第３電源端子ｓ３は所定の電源ＶＤＭが接続され、トランジスタＴ８のゲートはノードＮ１に接続する。即ち、トランジスタＴ８は、ノードＮ１の電圧レベルが高くなるときにＯＮとなり、第３電源端子ｓ３の電圧（電源ＶＤＭの出力電圧）をノードＮ３に印加するよう動作する。 The unit shift register SR has a third power supply terminal s3, and a transistor T8 is connected between the third power supply terminal s3 and the node N3. In the present embodiment, a predetermined power supply VDM is connected to the third power supply terminal s3, and the gate of the transistor T8 is connected to the node N1. That is, the transistor T8 is turned on when the voltage level of the node N1 becomes high, and operates so as to apply the voltage of the third power supply terminal s3 (the output voltage of the power supply VDM) to the node N3.
ノードＮ２と第２電源端子ｓ２（電源ＶＤＤ）との間にはトランジスタＴ５が接続し、ノードＮ２とグラウンドＧＮＤ（基準電圧端子）との間にはトランジスタＴ６が接続する。また入力端子ＩＮがトランジスタＴ３，Ｔ６のゲートに接続し、第２クロック端子ＢがトランジスタＴ５のゲートに接続する。以上により、本実施の形態に係る単位シフトレジスタ回路ＳＲが構成される。 A transistor T5 is connected between the node N2 and the second power supply terminal s2 (power supply VDD), and a transistor T6 is connected between the node N2 and the ground GND (reference voltage terminal). The input terminal IN is connected to the gates of the transistors T3 and T6, and the second clock terminal B is connected to the gate of the transistor T5. As described above, the unit shift register SR according to the present embodiment is configured.
なお、上記した特許文献１，２を参照すれば明らかであろうが、従来の単位シフトレジスタ回路は、ノードＮ１と基準電圧端子（グラウンドＧＮＤ）との間は、１つのトランジスタが接続するのみである（例えば特許文献１のFig.2に示されるトランジスタ１９参照）。言い換えれば、従来の単位シフトレジスタ回路の構成は、図３に示す回路からトランジスタＴ７，Ｔ８を無くし、トランジスタＴ４のソース（ノードＮ３）をグラウンドＧＮＤに直接接続したものである。
As will be apparent from the above-mentioned
本実施の形態において、トランジスタＴ３〜Ｔ８は、この単位シフトレジスタ回路ＳＲを駆動する駆動部を構成する。この駆動部は、第２クロック端子Ｂに入力されるクロック信号に同期して、ノードＮ１に基準電圧端子（グラウンドＧＮＤ）の電圧を供給すると共にノードＮ２に第２電源端子ｓ２（電源ＶＤＤ）の電圧を供給し、また、入力端子ＩＮの入力信号に基づいてノードＮ１に第１電源端子ｓ１（電源ＶＤＤ）の電圧を供給すると共にノードＮ２に基準電圧端子（グラウンドＧＮＤ）の電圧を供給するように動作するものである。以下、この駆動部を含む本実施の形態に係る単位シフトレジスタ回路ＳＲの具体的な動作を説明する。 In the present embodiment, the transistors T3 to T8 constitute a drive unit that drives the unit shift register SR. This driving unit supplies the voltage of the reference voltage terminal (ground GND) to the node N1 in synchronization with the clock signal input to the second clock terminal B, and the second power supply terminal s2 (power supply VDD) to the node N2. The voltage is supplied, and the voltage of the first power supply terminal s1 (power supply VDD) is supplied to the node N1 based on the input signal of the input terminal IN, and the voltage of the reference voltage terminal (ground GND) is supplied to the node N2. It will work. Hereinafter, a specific operation of the unit shift register SR according to the present embodiment including this driving unit will be described.
図４は、実施の形態１に係る単位シフトレジスタ回路の通常動作を説明するためのタイミング図である。ここでは、単位シフトレジスタ回路ＳＲの第１クロック端子Ａにクロック信号Ｃ１が入力され、第２クロック端子Ｂにクロック信号Ｃ３が入力されるものとして説明を行う（例えば図２における、単位シフトレジスタ回路ＳＲ１，ＳＲ４などがこれに該当する）。また以下では、電源ＶＤＤおよび電源ＶＤＭが出力する電圧レベル（以下、単に「レベル」）を、それぞれ「ＶＤＤ」（ＶＤＤ＞０）、「ＶＤＭ」（ＶＤＭ＞０）と称して説明する。 FIG. 4 is a timing chart for explaining the normal operation of the unit shift register circuit according to the first embodiment. Here, description will be made assuming that the clock signal C1 is input to the first clock terminal A of the unit shift register circuit SR and the clock signal C3 is input to the second clock terminal B (for example, the unit shift register circuit in FIG. 2). SR1, SR4, etc. correspond to this). In the following description, voltage levels output from the power supply VDD and the power supply VDM (hereinafter simply “level”) will be referred to as “VDD” (VDD> 0) and “VDM” (VDM> 0), respectively.
図４に示すように、時刻ｔ0でクロック信号Ｃ３（第２クロック端子Ｂ）のレベルが０ＶからＶＤＤになると、トランジスタＴ５がＯＮ（導通状態）になる。この時点では入力端子ＩＮは０ＶのためトランジスタＴ６はＯＦＦ（遮断状態）であるので、ノードＮ２は充電されてＶＤＤ−Ｖｔｈのレベルになる（Ｖｔｈ：トランジスタのしきい値電圧）。それに伴って、トランジスタＴ４，Ｔ７が共にＯＮになり、ノードＮ１，Ｎ３は０Ｖになる。ノードＮ１が０Ｖになるのに伴いトランジスタＴ１，Ｔ８はＯＦＦになる。 As shown in FIG. 4, at time t 0 when the level of the clock signal C3 (second clock terminal B) becomes VDD from 0V, the transistor T5 becomes ON (conductive state). At this time, since the input terminal IN is 0 V, the transistor T6 is OFF (cut-off state), so that the node N2 is charged and becomes the level of VDD−Vth (Vth: threshold voltage of the transistor). Accordingly, the transistors T4 and T7 are both turned on, and the nodes N1 and N3 are set to 0V. As the node N1 becomes 0V, the transistors T1 and T8 are turned off.
このように、駆動部がノードＮ１にグラウンドＧＮＤの電圧を供給し、ノードＮ２に電源ＶＤＤの電圧をそれぞれ供給すると、トランジスタＴ１がＯＦＦ、トランジスタＴ２がＯＮの状態になるので、ゲート線ＧＬは低インピーダンスの非活性状態（非選択状態）になる。 As described above, when the driving unit supplies the voltage of the ground GND to the node N1 and the voltage of the power supply VDD to the node N2, the transistor T1 is turned off and the transistor T2 is turned on, so that the gate line GL is low. The impedance becomes inactive (non-selected state).
次いで時刻ｔ1でクロック信号Ｃ３が０Ｖに戻ると、トランジスタＴ５はＯＦＦになるが、トランジスタＴ６はＯＦＦのままであるので、ノードＮ２のレベルはＶＤＤ−Ｖｔｈで保持される。 Next, when the clock signal C3 at time t 1 is returned to 0V, and the transistor T5 becomes OFF, the transistor T6 since remains OFF, the level of the node N2 is held at VDD-Vth.
時刻ｔ2で、入力端子ＩＮに入力信号が入力され、当該入力端子ＩＮのレベルがＶＤＤになると、トランジスタＴ３，Ｔ６がＯＮとなる。それによりノードＮ２は放電され０Ｖになり、トランジスタＴ２，Ｔ４，Ｔ７はＯＦＦとなる。トランジスタＴ３がＯＮしているので、今度はノードＮ１が充電されＶＤＤ−Ｖｔｈのレベルになる。それにより、トランジスタＴ１がＯＮになる（通常、ＶＤＤ≫Ｖｔｈであるので、ＶＤＤ−Ｖｔｈ＞Ｖｔｈである）。 In time t 2, the inputted signal is input to the input terminal IN, the level of the input terminal IN is to VDD, the transistors T3, T6 is turned ON. As a result, the node N2 is discharged to 0 V, and the transistors T2, T4, and T7 are turned off. Since the transistor T3 is ON, the node N1 is now charged and becomes the VDD-Vth level. Thereby, the transistor T1 is turned on (normally, VDD >> Vth, so VDD−Vth> Vth).
このように、駆動部が、ノードＮ１に電源ＶＤＤの電圧を供給し、ノードＮ２にグラウンドＧＮＤの電圧を供給すると、トランジスタＴ１がＯＮ、トランジスタＴ２がＯＦＦの状態になる。但し、この時点では、クロック信号Ｃ１（第１クロック端子Ａ）は０Ｖであるので出力端子ＯＵＴは０Ｖから変位しない。即ち、この時点でもゲート線ＧＬは低インピーダンスの非活性状態である。 As described above, when the driving unit supplies the voltage of the power supply VDD to the node N1 and the voltage of the ground GND to the node N2, the transistor T1 is turned on and the transistor T2 is turned off. However, at this time, since the clock signal C1 (first clock terminal A) is 0V, the output terminal OUT is not displaced from 0V. That is, even at this time, the gate line GL is in a low impedance inactive state.
本実施の形態では、このときトランジスタＴ８もＯＮになり、ノードＮ３に電源ＶＤＭの電圧が供給される。電圧レベルＶＤＭは、トランジスタＴ８が非飽和領域で動作する程度のレベルであると仮定する。その場合、ノードＮ３のレベルはＶＤＭになる（ＶＤＭがトランジスタＴ８が飽和領域で動作するレベルの場合は、ノードＮ３はＶＤＤ−２×Ｖｔｈのレベルとなる）。 In this embodiment, at this time, the transistor T8 is also turned on, and the voltage of the power supply VDM is supplied to the node N3. The voltage level VDM is assumed to be a level at which the transistor T8 operates in the non-saturated region. In that case, the level of the node N3 becomes VDM (when the VDM is at a level at which the transistor T8 operates in the saturation region, the node N3 has a level of VDD−2 × Vth).
時刻ｔ3で入力端子ＩＮが０Ｖに戻ると、トランジスタＴ３，Ｔ６はＯＦＦになるが、トランジスタＴ４，Ｔ７もＯＦＦであるので、（リーク電流を無視できれば）ノードＮ１のレベルはＶＤＤ−Ｖｔｈのまま保持される。 When the input terminal IN returns to 0V at time t 3 , the transistors T3 and T6 are turned off, but the transistors T4 and T7 are also turned off, so that the level of the node N1 remains VDD−Vth (if the leakage current can be ignored). Retained.
そして時刻ｔ4で、第１クロック端子Ａのクロック信号Ｃ１が０ＶからＶＤＤになると、トランジスタＴ１のゲート・チャネル間容量による容量結合により、ノードＮ１のレベルはクロック信号Ｃ１の上昇に伴って上昇し、２×ＶＤＤ−Ｖｔｈのレベルにまで昇圧される。このクロック信号Ｃ１の上昇過程でも、トランジスタＴ１のゲート・ソース間電圧はＶＤＤ−Ｖｔｈであり、当該トランジスタＴ１は低インピーダンスである。従って、出力ノードＯＵＴはクロック信号Ｃ１の上昇とほぼ同時に充電される。つまり、クロック信号Ｃ１の立ち上がりに追随して出力端子ＯＵＴの出力信号が立ち上がり、ゲート線ＧＬが活性化された選択状態になる。なお、このときのトランジスタＴ１のゲート・ソース間電圧は、当該トランジスタＴ１を非飽和領域で動作させる条件を満たしているので、トランジスタＴ１においてしきい値電圧（Ｖｔｈ）分の電圧降下は生じず、出力端子ＯＵＴはクロック信号Ｃ１と同レベル（ＶＤＤ）になる。 At time t 4 , when the clock signal C1 at the first clock terminal A changes from 0 V to VDD, the level of the node N1 rises with the rise of the clock signal C1 due to capacitive coupling due to the gate-channel capacitance of the transistor T1. The voltage is boosted to a level of 2 × VDD−Vth. Even in the rising process of the clock signal C1, the gate-source voltage of the transistor T1 is VDD-Vth, and the transistor T1 has a low impedance. Therefore, the output node OUT is charged almost simultaneously with the rise of the clock signal C1. That is, the output signal of the output terminal OUT rises following the rise of the clock signal C1, and the gate line GL is activated and becomes a selected state. Note that the voltage between the gate and the source of the transistor T1 at this time satisfies the condition for operating the transistor T1 in the non-saturated region, and therefore no voltage drop corresponding to the threshold voltage (Vth) occurs in the transistor T1. The output terminal OUT is at the same level (VDD) as the clock signal C1.
ノードＮ１は、（リーク電流を無視できれば）クロック信号Ｃ１のレベルが０Ｖに戻る時刻ｔ5まで、２×ＶＤＤ−Ｖｔｈのレベルを保持する。よってクロック信号Ｃ１のレベルが下降する過程でもトランジスタＴ１は低インピーダンスであり、出力端子ＯＵＴのレベルはクロック信号Ｃ１の下降に追随して０Ｖになる。このときノードＮ１のレベルは２×ＶＤＤ−ＶｔｈからＶＤＤだけ下降し、ＶＤＤ−Ｖｔｈになる。よってトランジスタＴ１はＯＮを維持し、ゲート線ＧＬは低インピーダンスの非活性状態になる。 The node N1 holds the level of 2 × VDD−Vth until time t 5 when the level of the clock signal C1 returns to 0V (if the leakage current can be ignored). Therefore, even when the level of the clock signal C1 falls, the transistor T1 has a low impedance, and the level of the output terminal OUT becomes 0 V following the fall of the clock signal C1. At this time, the level of the node N1 drops from 2 × VDD−Vth by VDD to VDD−Vth. Therefore, the transistor T1 is kept ON, and the gate line GL is inactivated with a low impedance.
時刻ｔ6から以降は、上記の動作を繰り返す。但し、ゲート線駆動回路３０は、１フレーム期間で一巡する周期で、ゲート線ＧＬを１本ずつ順に活性化するよう動作必要があるため、１つの単位シフトレジスタ回路ＳＲには、１フレーム期間に１度だけ入力信号が入力される。上の説明は入力端子ＩＮに入力信号が入力されるときの動作であったが、入力信号が入力されない期間も、第１クロック端子Ａおよび第２クロック端子Ｂにはそれぞれクロック信号Ｃ１，Ｃ２は一定周期で入力され続ける。そのためノードＮ２は、クロック信号Ｃ３によりトランジスタＴ５がＯＮする度に繰返し充電されてＶＤＤ−Ｖｔｈのレベルを保持し、それによってノードＮ１は０Ｖに保持される。つまり、入力信号が入力されない間は、出力段のトランジスタＴ１はＯＦＦ、トランジスタＴ２はＯＮの状態が保たれ、対応するゲート線ＧＬは低インピーダンスの非活性状態に維持される。
Since from the time t 6, the above-described operation is repeated. However, since the gate
以上説明した動作をまとめると、単位シフトレジスタ回路ＳＲにおいては、入力端子ＩＮに信号が入力されない間は、ノードＮ２がＶＤＤ−Ｖｔｈのレベルに保たれることで、出力端子ＯＵＴ（ゲート線ＧＬ）は低インピーダンスの０Ｖに維持される。入力端子ＩＮに信号が入力されると、ノードＮ２が０Ｖになると共に、ノードＮ１がＶＤＤ−Ｖｔｈに充電される。次いで第１クロック端子Ａにクロック信号Ｃ１が入力されると、ノードＮ１が２×ＶＤＤ−Ｖｔｈに昇圧され、出力端子ＯＵＴがＶＤＤになりゲート線ＧＬが活性化される（このためノードＮ１は「昇圧ノード」と称されることもある）。その後第２クロック端子Ｂにクロック信号Ｃ３が入力すると、再びノードＮ２はＶＤＤ−Ｖｔｈにリセットされ、ノードＮ１も０Ｖにリセットされて元の状態に戻る（このためノードＮ２は「リセットノード」と称されることもある）。 To summarize the operations described above, in the unit shift register circuit SR, while the signal is not input to the input terminal IN, the node N2 is kept at the level of VDD−Vth, so that the output terminal OUT (gate line GL). Is maintained at a low impedance of 0V. When a signal is input to the input terminal IN, the node N2 becomes 0V and the node N1 is charged to VDD-Vth. Next, when the clock signal C1 is input to the first clock terminal A, the node N1 is boosted to 2 × VDD−Vth, the output terminal OUT becomes VDD, and the gate line GL is activated (therefore, the node N1 is “ Sometimes referred to as a “boost node”). Thereafter, when the clock signal C3 is input to the second clock terminal B, the node N2 is reset to VDD−Vth again, and the node N1 is also reset to 0V to return to the original state (therefore, the node N2 is referred to as “reset node”). Sometimes).
そのように動作する複数の単位シフトレジスタ回路ＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、第１段目の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮに入力された入力信号は、図５に示すタイミング図のように、クロック信号Ｃ１，Ｃ２，Ｃ３に同期したタイミングでシフトされながら、単位シフトレジスタ回路ＳＲ２，ＳＲ３・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ１，ＧＬ２，ＧＬ３・・・を順に駆動することができる。
When a plurality of unit shift register circuits SR operating in this manner are connected in cascade as shown in FIG. 2 to form the gate
なお、図４に実線で示している電圧波形はノードＮ１のリーク電流が無い、理想的な場合の波形を示している。ノードＮ１のリーク電流が生じる場合、ノードＮ１および出力端子ＯＵＴの電圧波形は図４の破線のようになる。即ち、トランジスタＴ３がＯＦＦになる時刻ｔ3以降、ノードＮ１のレベルが時間とともに低下するようになる。そのため、クロック信号Ｃ１のレベルが下降する時刻ｔ5では、トランジスタＴ１のインピーダンスが高くなり、出力端子ＯＵＴの下降がクロック信号Ｃ１の下降に追随しなくなる。つまり、出力端子ＯＵＴのレベルがＶＤＤから０Ｖに遷移するのに時間が掛かるようになり、出力信号すなわちゲート線ＧＬの駆動信号の立ち下がり時間が長くなってしまう。 Note that the voltage waveform indicated by the solid line in FIG. 4 is an ideal waveform without the leakage current of the node N1. When the leakage current of the node N1 occurs, the voltage waveforms at the node N1 and the output terminal OUT are as shown by the broken line in FIG. That is, after the time t 3 when the transistor T3 is OFF, the so level of the node N1 is lowered with time. Therefore, at time t 5 the level of the clock signal C1 is lowered, the impedance of the transistor T1 increases, lowering of the output terminal OUT does not follow the lowering of the clock signal C1. That is, it takes time for the level of the output terminal OUT to transition from VDD to 0 V, and the fall time of the output signal, that is, the drive signal of the gate line GL becomes long.
図４の最下段に示しているように、時刻ｔ6には次段の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴが活性化される。よって、出力信号の立ち下がり時間が長くなると隣接する複数のゲート線ＧＬが同時に選択され、表示が正常に行なわれなくなる。先の述べたように、従来の単位シフトレジスタ回路は、ノードＮ１とグラウンドＧＮＤとの間には１つのトランジスタが接続するのみであり、そのトランジスタにリーク電流が生じるとその問題が引き起こされていた。 As shown at the bottom of FIG. 4, at time t 6 the output terminal OUT of the next stage unit shift register SR is activated. Therefore, when the fall time of the output signal becomes long, a plurality of adjacent gate lines GL are simultaneously selected, and display is not normally performed. As described above, in the conventional unit shift register circuit, only one transistor is connected between the node N1 and the ground GND, and that problem is caused when a leak current is generated in the transistor. .
それに対し本実施の形態では、図３の如くノードＮ１とグラウンドＧＮＤとの間にはトランジスタＴ４とトランジスタＴ７の二つが直列に接続しており、なお且つ、両者間のノードＮ３には電源ＶＤＭに接続するトランジスタＴ８が接続している。トランジスタＴ４，Ｔ７のゲートは共にノードＮ２に接続しているので、トランジスタＴ４，Ｔ７は、同じタイミングでＯＮ／ＯＦＦが切替わる。またトランジスタＴ８のゲートは、ノードＮ１に接続しているので、ノードＮ１のレベルが高いとき（即ちトランジスタＴ４，Ｔ７がＯＦＦのとき）にＯＮとなる。 On the other hand, in this embodiment, two transistors T4 and T7 are connected in series between the node N1 and the ground GND as shown in FIG. 3, and the node N3 between them is connected to the power source VDM. The transistor T8 to be connected is connected. Since the gates of the transistors T4 and T7 are both connected to the node N2, the transistors T4 and T7 are switched ON / OFF at the same timing. Further, since the gate of the transistor T8 is connected to the node N1, it is turned ON when the level of the node N1 is high (that is, when the transistors T4 and T7 are OFF).
従って、上で説明したように図４の時刻ｔ2でトランジスタＴ４，Ｔ７がＯＦＦすると共にノードＮ１のレベルがＶＤＤ−Ｖｔｈになると、トランジスタＴ８がＯＮして、ノードＮ３のレベルはＶＤＭになる。このときのトランジスタＴ４に着目すると、そのゲート（ノードＮ２）は０Ｖ、ドレイン（ノードＮ１）はＶＤＤ−Ｖｔｈ、ソース（ノードＮ３）はＶＤＭ（＞０Ｖ）であるので、当該トランジスタＴ４のゲートはソースに対して負にバイアスされている（以下、この状態を「負バイアス状態」と称する）。このトランジスタＴ４の負バイアス状態は、ノードＮ１が０Ｖにリセットされるときまで（図４の時刻ｔ6まで）続く。結果としてトランジスタＴ４は、ノードＮ１が充電されている期間（時刻ｔ2〜ｔ6）、負バイアス状態になることとなる。 Therefore, when the level of the node N1 with transistor T4, T7 at time t 2 in FIG. As discussed above 4 is OFF becomes VDD-Vth, the transistor T8 is turned ON, the level of the node N3 becomes VDM. When attention is paid to the transistor T4 at this time, the gate (node N2) is 0V, the drain (node N1) is VDD-Vth, and the source (node N3) is VDM (> 0V). (Hereinafter, this state is referred to as a “negative bias state”). Negative bias condition of the transistor T4 is (until time t 6 in FIG. 4) until the node N1 is reset to 0V followed. As a result, the transistor T4 is in a negative bias state during the period in which the node N1 is charged (time t 2 to t 6 ).
図６は、一般的なＮ型トランジスタのゲート・ソース間電圧（ＶGS）とドレイン・ソース間電流（ＩDS）の関係を示すグラフである。図６において縦軸（ＩDS）は対数目盛で表している。Ｎ型トランジスタはＶGS＝０のときはＯＦＦ状態であるが、図６から分かるように、ＶGS＝０のときにはリーク電流ＩOFF1が生じる。特に、表示装置で用いられるアモルファス型ＴＦＴにおけるＶGS＝０のときのリーク電流ＩOFF1は比較的大きく、さらにそれは画像表示のためのバックライトの影響を受けて通常よりも一桁以上増大する傾向にある。 FIG. 6 is a graph showing the relationship between the gate-source voltage (V GS ) and the drain-source current (I DS ) of a general N-type transistor. In FIG. 6, the vertical axis (I DS ) is represented by a logarithmic scale. The N-type transistor is in an OFF state when V GS = 0, but as can be seen from FIG. 6, a leakage current I OFF1 is generated when V GS = 0. In particular, the leakage current I OFF1 when V GS = 0 in an amorphous TFT used in a display device is relatively large, and further, it tends to increase by an order of magnitude or more due to the influence of a backlight for image display. It is in.
従来の単位シフトレジスタ回路の場合、ノードＮ１とグラウンドＧＮＤとの間に接続する唯一のトランジスタのソースはグラウンドＧＮＤのレベルであるので、ＯＦＦ状態のゲート・ソース間電圧は０Ｖであった。従って、従来の単位シフトレジスタ回路では、当該トランジスタに生じるリーク電流ＩOFF1によって、上述の問題が引き起こされていた。 In the case of the conventional unit shift register circuit, since the source of the only transistor connected between the node N1 and the ground GND is at the level of the ground GND, the gate-source voltage in the OFF state is 0V. Therefore, in the conventional unit shift register circuit, the above-described problem is caused by the leakage current I OFF1 generated in the transistor.
それに対し、本実施の形態に係る単位シフトレジスタ回路ＳＲのトランジスタＴ４は、ＯＦＦ状態の間、負バイアス状態（ＶGS＜０）になる。Ｎ型トランジスタにおいてＶGS＜０にすると、図６のように、そのときのリーク電流ＩOFF2は、ＶGS＝０のときのリーク電流ＩOFF1の１／１０００程度になる。 On the other hand, the transistor T4 of the unit shift register SR according to the present embodiment is in a negative bias state (V GS <0) during the OFF state. When V GS <0 in the N-type transistor, as shown in FIG. 6, the leakage current I OFF2 at that time is about 1/1000 of the leakage current I OFF1 when V GS = 0.
従って本実施の形態に係る単位シフトレジスタ回路ＳＲによれば、トランジスタＴ４のリーク電流（即ちノードＮ１のリーク電流）が低減されるので、充電時のノードＮ１のレベルの低下は抑制される。よって、出力端子ＯＵＴがクロック信号Ｃ１のレベルの遷移に追随できなくなるという問題を回避できる。また、出力端子ＯＵＴの出力信号の立ち下がり時間（ゲート線の放電時間）が従来のゲート線駆動回路よりも短くなるので、ゲート線ＧＬの駆動動作におけるタイミングマージンを大きくとることができ、動作信頼性が向上する。従って、当該単位シフトレジスタ回路ＳＲにより構成されたゲート線駆動回路を表示装置に搭載すれば、誤動作を防止でき正常な表示が行われる。 Therefore, according to the unit shift register circuit SR according to the present embodiment, the leakage current of the transistor T4 (that is, the leakage current of the node N1) is reduced, so that the decrease in the level of the node N1 during charging is suppressed. Therefore, the problem that the output terminal OUT cannot follow the transition of the level of the clock signal C1 can be avoided. In addition, since the fall time of the output signal at the output terminal OUT (the discharge time of the gate line) is shorter than that of the conventional gate line driving circuit, the timing margin in the driving operation of the gate line GL can be increased, and the operation reliability is ensured. Improves. Therefore, if a gate line driving circuit constituted by the unit shift register circuit SR is mounted on a display device, malfunction can be prevented and normal display is performed.
なお図３においては、第３電源端子ｓ３に電源ＶＤＭを接続した構成を示したが、第３電源端子ｓ３を第１電源端子ｓ１と同じく電源ＶＤＤに接続させるようにしてもよい。その場合、必要な電源の数を少なくすることができるという利点がある。但し、ＴＦＴの種類によっては、図６の破線で示すようなＩDS−ＶGS特性を示すものがあるので、第３電源端子ｓ３のレベルをＶＤＤ程の高いレベルにすると、トランジスタＴ４のリーク電流の低減効果が小さくなる場合もあるので注意が必要である。 Although FIG. 3 shows the configuration in which the power supply VDM is connected to the third power supply terminal s3, the third power supply terminal s3 may be connected to the power supply VDD in the same manner as the first power supply terminal s1. In that case, there is an advantage that the number of necessary power supplies can be reduced. However, some TFTs exhibit I DS -V GS characteristics as indicated by the broken line in FIG. 6, and therefore when the level of the third power supply terminal s3 is set to a level as high as VDD, the leakage current of the transistor T4 Care should be taken because the reduction effect may be reduced.
また第３電源端子ｓ３に接続させる電源ＶＤＭとしては、電源ＶＤＤの出力を降圧させたものを電圧ＶＤＭとして出力する電源回路を用いてもよい。図７および図８にその例を示す。 Further, as the power supply VDM connected to the third power supply terminal s3, a power supply circuit that outputs a voltage VDM obtained by stepping down the output of the power supply VDD may be used. An example is shown in FIGS.
図７は、電源ＶＤＤの出力電圧を、ダイオード接続したトランジスタがｎ個直列接続して成るトランジスタ群ＤＴ１と容量素子ＣＡとで分圧することにより、電圧ＶＤＭを生成させる電源回路である。電源ＶＤＤに接続したトランジスタ群ＤＴ１と、グラウンドＧＮＤに接続した容量素子ＣＡとの接続ノードを電圧ＶＤＭの出力端子としている。 FIG. 7 shows a power supply circuit that generates a voltage VDM by dividing the output voltage of the power supply VDD by a transistor group DT1 in which n diode-connected transistors are connected in series and a capacitive element CA. A connection node between the transistor group DT1 connected to the power supply VDD and the capacitive element CA connected to the ground GND is used as an output terminal of the voltage VDM.
トランジスタ群ＤＴ１の各々には、しきい値電圧Ｖｔｈの電圧降下が生じるので、ＶＤＭの出力端子にはＶＤＭ＝ＶＤＤ−ｎ×Ｖｔｈが得られる。容量素子ＣＡは、瞬時的な負荷電流に対してＶＤＭのレベルを安定させるよう機能する。また図３の回路構成では、電源ＶＤＭに直流電流は殆ど流れないので、この図７の回路からゲート線駆動回路３０を構成する全ての単位シフトレジスタ回路に電圧ＶＤＭを供給することが可能である。
Since a voltage drop of the threshold voltage Vth occurs in each transistor group DT1, VDM = VDD−n × Vth is obtained at the output terminal of the VDM. Capacitance element CA functions to stabilize the level of VDM against an instantaneous load current. In the circuit configuration of FIG. 3, since almost no direct current flows to the power supply VDM, it is possible to supply the voltage VDM to all the unit shift register circuits constituting the gate
また図８は、電源ＶＤＤの出力電圧を降圧して電圧ＶＤＭを生成する電源回路の他の例である。電源ＶＤＤとグラウンドＧＮＤとの間には、ダイオード接続された３個のトランジスタが直列接続して成るトランジスタ群ＤＴ２と高抵抗素子Ｒ１とが、直列に接続される。高抵抗素子Ｒ１とトランジスタ群ＤＴ２との接続ノードＮ１０は、トランジスタＴＲ１のゲートに接続する。当該トランジスタＴＲ１のドレインは電源ＶＤＤに接続し、ソースは容量素子ＣＡを介してグラウンドＧＮＤに接続する。そして、トランジスタＴＲ１と容量素子ＣＡとの接続ノードを電圧ＶＤＭの出力端子とする。 FIG. 8 shows another example of a power supply circuit that steps down the output voltage of the power supply VDD to generate the voltage VDM. Between the power supply VDD and the ground GND, a transistor group DT2 composed of three diode-connected transistors connected in series and a high resistance element R1 are connected in series. A connection node N10 between the high resistance element R1 and the transistor group DT2 is connected to the gate of the transistor TR1. The drain of the transistor TR1 is connected to the power supply VDD, and the source is connected to the ground GND through the capacitive element CA. A connection node between the transistor TR1 and the capacitive element CA is used as an output terminal of the voltage VDM.
図８において、ノードＮ１０の電圧はほぼ３×Ｖｔｈとなるので、電圧ＶＤＭの出力端子には、それからさらにトランジスタＴＲ１のしきい値電圧分が降下したＶＤＭ＝２×Ｖｔｈが出力される。この式から分かるように、電圧ＶＤＭは電源ＶＤＤのレベル変動に依存しない。従って、より安定した電圧ＶＤＭが生成される効果が得られる。またこの回路でも、図７の回路と同様に、ゲート線駆動回路３０を構成する全ての単位シフトレジスタ回路に電圧ＶＤＭを供給することが可能である。
In FIG. 8, since the voltage at the node N10 is approximately 3 × Vth, VDM = 2 × Vth from which the threshold voltage of the transistor TR1 has further dropped is output to the output terminal of the voltage VDM. As can be seen from this equation, the voltage VDM does not depend on the level fluctuation of the power supply VDD. Therefore, an effect that a more stable voltage VDM is generated can be obtained. Also in this circuit, the voltage VDM can be supplied to all the unit shift register circuits constituting the gate
なお、本実施の形態では第１電源端子ｓ１および第２電源端子ｓ２に、同じ電源ＶＤＤが接続される構成を示したが、本発明の適用は当該構成に限定されるものではなく、それらに互いに異なる電源が接続するものであってもよい。即ち、第２電源端子ｓ２に接続する電源は、トランジスタＴ２，Ｔ４，Ｔ７をＯＮできる程度の電圧を出力する電源であれば、電源ＶＤＤでなくてもよい。またこのことは、以下の実施の形態についても同様である。 In the present embodiment, the same power supply VDD is connected to the first power supply terminal s1 and the second power supply terminal s2. However, the application of the present invention is not limited to this structure, and the present invention is not limited thereto. Different power sources may be connected. That is, the power supply connected to the second power supply terminal s2 may not be the power supply VDD as long as the power supply outputs a voltage that can turn on the transistors T2, T4, and T7. This also applies to the following embodiments.
＜実施の形態２＞
図９は、実施の形態２に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態１では、ノードＮ３に電圧ＶＤＭを印加するためのトランジスタＴ８のゲートをノードＮ１に接続させていたが、実施の形態２ではそれを出力端子ＯＵＴに接続させる。つまり、トランジスタＴ８は出力端子ＯＵＴのレベルがＶＤＤになるときにＯＮするように動作する。
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FIG. 9 is a circuit diagram showing a configuration of a unit shift register circuit according to the second embodiment. In the first embodiment, the gate of the transistor T8 for applying the voltage VDM to the node N3 is connected to the node N1, but in the second embodiment, it is connected to the output terminal OUT. That is, the transistor T8 operates so as to be turned on when the level of the output terminal OUT becomes VDD.
従って本実施の形態においては、図４のタイミング図における時刻ｔ4〜ｔ5の間だけ、ノードＮ３にトランジスタＴ８を介してＶＤＭが印加される。但し、時刻ｔ5〜ｔ6の間はノードＮ３はフローティングになるので、その間もＶＤＭのレベルに維持される。つまり本実施の形態では、時刻ｔ4〜ｔ6の間、トランジスタＴ４が負バイアス状態になり、ノードＮ１のリーク電流が抑制される。 Thus in the present embodiment, only during the time t 4 ~t 5 in the timing diagram of FIG. 4, VDM is applied to the node N3 through the transistor T8. However, between times t 5 ~t 6 node N3 since the floating is maintained at a level of VDM therebetween. That is, in this embodiment, between time t 4 ~t 6, the transistor T4 becomes negative bias state, the leakage current of the node N1 is suppressed.
ノードＮ１のリーク電流を防ぐべき期間は、ノードＮ１が充電された状態でトランジスタＴ３がＯＦＦになる時刻ｔ4から第１クロック端子Ａのクロック信号Ｃ１が立ち下がる時刻ｔ5までの期間であるが、当該リーク電流は、特にノードＮ１のレベルが２×ＶＤＤ−Ｖｔｈにまで上昇する時刻ｔ4〜ｔ5間に生じやすい。従って、本実施の形態のように時刻ｔ4〜ｔ6の間だけトランジスタＴ４が負バイアス状態になる構成にしても、実施の形態１とほぼ同程度にノードＮ１のリーク電流を抑制する効果が得られる。 Period should prevent the leakage current of the node N1, the transistor T3 in a state in which the node N1 is charged is a period from the time t 4 when turned OFF to the time t 5 when the clock signal C1 falls of the first clock terminal A In particular, the leakage current is likely to occur between times t 4 and t 5 when the level of the node N1 rises to 2 × VDD−Vth. Therefore, even in the configuration in which only the transistor T4 between times t 4 ~t 6 as in this embodiment is negative biased, the effect of suppressing the leakage current of the node N1 at almost the same extent as in the first embodiment can get.
さらに本実施の形態では、実施の形態１よりもノードＮ１に接続されるトランジスタの数が少なくなるので、当該ノードＮ１の寄生容量が低減する。従って、第１クロック端子Ａのクロック信号によるノードＮ１の昇圧がより効率的に成されるという効果が得られる。 Further, in this embodiment, the number of transistors connected to the node N1 is smaller than that in the first embodiment, so that the parasitic capacitance of the node N1 is reduced. Therefore, the effect that the boosting of the node N1 by the clock signal of the first clock terminal A is achieved more efficiently is obtained.
なお、本実施の形態においても、電圧レベルＶＤＭの生成手段として図７あるいは図８に示した回路を用いることが可能である。 In the present embodiment also, the circuit shown in FIG. 7 or FIG. 8 can be used as the means for generating the voltage level VDM.
＜実施の形態３＞
図１０は、実施の形態３に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態では、トランジスタＴ１のゲートとノードＮ１との接続がトランジスタＴ９を介して成される。トランジスタＴ９のゲートは、第４電源端子ｓ４に接続する。本実施の形態では、第４電源端子ｓ４を、第１電源端子ｓ１および第２電源端子ｓ２と同様に、電源ＶＤＤに接続させている。ここで、トランジスタＴ１のゲートとトランジスタＴ９との接続ノードをノードＮ４と定義する。
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FIG. 10 is a circuit diagram showing a configuration of a unit shift register circuit according to the third embodiment. In the present embodiment, the connection between the gate of the transistor T1 and the node N1 is made through the transistor T9. The gate of the transistor T9 is connected to the fourth power supply terminal s4. In the present embodiment, the fourth power supply terminal s4 is connected to the power supply VDD similarly to the first power supply terminal s1 and the second power supply terminal s2. Here, a connection node between the gate of the transistor T1 and the transistor T9 is defined as a node N4.
本実施の形態の単位シフトレジスタ回路ＳＲでは、入力端子ＩＮに入力信号が入力されると、ノードＮ１と共にノードＮ４もＶＤＤ−Ｖｔｈのレベルに充電される。その後、第１クロック端子Ａに入力されるクロック信号Ｃ１が０ＶからＶＤＤに遷移すると、ノードＮ４は、トランジスタＴ１のゲート・チャネル間容量による容量結合によって２×ＶＤＤ−Ｖｔｈに昇圧される。しかしノードＮ１は、トランジスタＴ９のソースフォロワ動作によって定まる電圧レベルに設定される。図１０においては、トランジスタＴ９のゲート電圧レベルはＶＤＤであるので、ノードＮ１はＶＤＤ−Ｖｔｈから変化しない。 In the unit shift register SR of the present embodiment, when an input signal is input to the input terminal IN, the node N4 as well as the node N1 are charged to the VDD-Vth level. Thereafter, when the clock signal C1 input to the first clock terminal A transits from 0V to VDD, the node N4 is boosted to 2 × VDD−Vth by capacitive coupling due to the gate-channel capacitance of the transistor T1. However, the node N1 is set to a voltage level determined by the source follower operation of the transistor T9. In FIG. 10, since the gate voltage level of the transistor T9 is VDD, the node N1 does not change from VDD-Vth.
つまり本実施の形態では、図３のタイミング図の時刻ｔ4〜ｔ5の期間に、ノードＮ４は２×ＶＤＤ−Ｖｔｈに昇圧されるが、ノードＮ１はＶＤＤ−Ｖｔｈに保たれる。従って、時刻ｔ4〜ｔ5の期間におけるトランジスタＴ４のドレイン・ソース間電圧は、実施の形態１に比較して小さくなり、当該期間におけるトランジスタＴ４のリーク電流がさらに小さくなるという効果が得られる。 That is, in the present embodiment, the node N4 is boosted to 2 × VDD−Vth during the period of time t 4 to t 5 in the timing chart of FIG. 3, but the node N1 is kept at VDD−Vth. Therefore, the drain-source voltage of the transistor T4 in a period of time t 4 ~t 5 is smaller as compared with the first embodiment, the effect is obtained that the leakage current of the transistor T4 during the period is further reduced.
なお、本実施の形態においては、電源の個数の増加を避けるため、トランジスタＴ９のゲートすなわち第４電源端子ｓ４を、第１電源端子ｓ１および第２電源端子ｓ２と同様に電源ＶＤＤに接続させたが、本発明はこの構成に限られるものではない。第４電源端子ｓ４に接続する電源としては、トランジスタＴ９のソースフォロア動作により、ノードＮ１のレベルをノードＮ３のレベル（ＶＤＭ）に近い値に設定できるものであれば他の電源であってもよく、その場合も上記と同様の効果を得ることができる。 In this embodiment, in order to avoid an increase in the number of power supplies, the gate of the transistor T9, that is, the fourth power supply terminal s4 is connected to the power supply VDD in the same manner as the first power supply terminal s1 and the second power supply terminal s2. However, the present invention is not limited to this configuration. The power supply connected to the fourth power supply terminal s4 may be another power supply as long as the level of the node N1 can be set to a value close to the level (VDM) of the node N3 by the source follower operation of the transistor T9. In this case, the same effect as described above can be obtained.
＜実施の形態４＞
図１１は、実施の形態４に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態は、実施の形態２と実施の形態３とを組み合わせたものである。即ち、トランジスタＴ８のゲートを出力端子ＯＵＴに接続させ、且つ、トランジスタＴ１のゲートとノードＮ１との間に、ゲートが第４電源端子ｓ４に接続するトランジスタＴ９を設けている。なお、本実施の形態においても、第４電源端子ｓ４は電源ＶＤＤに接続させている。
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FIG. 11 is a circuit diagram showing a configuration of a unit shift register circuit according to the fourth embodiment. The present embodiment is a combination of the second embodiment and the third embodiment. That is, the transistor T8 is connected to the output terminal OUT, and the transistor T9 having the gate connected to the fourth power supply terminal s4 is provided between the gate of the transistor T1 and the node N1. In the present embodiment as well, the fourth power supply terminal s4 is connected to the power supply VDD.
実施の形態３では、図１０の如くノードＮ１にはトランジスタが４つ接続することになるため、当該ノードＮ１の寄生容量の増加が懸念される。しかし本実施の形態おいては、実施の形態２の適用によりトランジスタＴ８はノードＮ１に接続しないので、その問題は抑制される。また、実施の形態３と同様に、ノードＮ４が２×ＶＤＤ−Ｖｔｈに昇圧されたときでも、ノードＮ１はＶＤＤ−Ｖｔｈを維持するので、そのときのトランジスタＴ４のドレイン・ソース間電圧は小さくなりリーク電流を抑制できるという効果が得られる。
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＜実施の形態５＞
図１２は、実施の形態５に係る単位シフトレジスタ回路の構成を示す回路図である。当該単位シフトレジスタ回路の構成は、実施の形態４（図１１）とほぼ同じであるが、トランジスタＴ８が接続する第３電源端子ｓ３に、第１電源端子ｓ１および第４電源端子ｓ４と同様に電源ＶＤＤを接続させている点で異なっている。
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FIG. 12 is a circuit diagram showing a configuration of a unit shift register circuit according to the fifth embodiment. The configuration of the unit shift register circuit is almost the same as that of the fourth embodiment (FIG. 11), but the third power supply terminal s3 connected to the transistor T8 is connected to the third power supply terminal s1 and the fourth power supply terminal s4. The difference is that the power supply VDD is connected.
トランジスタＴ９のゲートが接続する第４電源端子ｓ４には電源ＶＤＤが接続しているので、実施の形態４と同様に、ノードＮ４が２×ＶＤＤ−Ｖｔｈに昇圧されたときでも、ノードＮ１はＶＤＤ−Ｖｔｈを維持する。また第３電源端子ｓ３には電源ＶＤＤが接続しているので、そのときのノードＮ３のレベルもＶＤＤ−Ｖｔｈとなる。つまり、トランジスタＴ４のドレイン・ソース間電圧はほぼ０Ｖになり、当該トランジスタＴ４のドレイン・ソース間にリーク電流は流れない。よって結果的に、ノードＮ４すなわちトランジスタＴ１のゲート電圧レベルの低下を抑制できるという効果が得られる。 Since the power supply VDD is connected to the fourth power supply terminal s4 to which the gate of the transistor T9 is connected, even when the node N4 is boosted to 2 × VDD−Vth as in the fourth embodiment, the node N1 remains at VDD. -Vth is maintained. Further, since the power supply VDD is connected to the third power supply terminal s3, the level of the node N3 at that time is also VDD-Vth. That is, the drain-source voltage of the transistor T4 is almost 0 V, and no leak current flows between the drain and source of the transistor T4. Therefore, as a result, an effect is obtained that a decrease in the gate voltage level of the node N4, that is, the transistor T1, can be suppressed.
なお、本実施の形態においては、電源の個数の増加を避け、第３電源端子ｓ３および第４電源端子ｓ４に共に電源ＶＤＤを接続させたが、ノードＮ１のレベルをノードＮ３のレベルをほぼ同じ値に設定できるものであれば他の電源であってもよい。 In the present embodiment, the power supply VDD is connected to both the third power supply terminal s3 and the fourth power supply terminal s4 while avoiding an increase in the number of power supplies, but the level of the node N1 is substantially the same as the level of the node N3. Other power supplies may be used as long as they can be set to values.
＜実施の形態６＞
以上の説明においては、図２のようにゲート線駆動回路３０のシフトレジスタ回路ＳＲを３相のクロック信号Ｃ１，Ｃ２，Ｃ３を用いて動作させる構成を示したが、２相クロック信号を使用しても動作させることも可能である。図１３はその場合におけるゲート線駆動回路３０の構成を示す図である。
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In the above description, the configuration in which the shift register circuit SR of the gate
この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタ回路ＳＲにより構成される。但し、クロック発生器３１は、互いに逆相の２相クロックであるクロック信号Ｃ１１，Ｃ１２を出力するものである。それぞれの単位シフトレジスタ回路ＳＲの第１クロック端子Ａには、隣接する単位シフトレジスタ回路ＳＲ間に、互いに逆相のクロック信号が入力されるよう、そのクロック信号Ｃ１１，Ｃ１２の片方が入力される。また、各単位シフトレジスタ回路ＳＲの第２クロック端子Ｂには、その次段の単位シフトレジスタ回路ＳＲの出力信号が入力される。
Also in this case, the gate
図１４は、ゲート線駆動回路３０を２相クロックＣ１１，Ｃ１２を用いて動作させた場合のタイミング図である。第１段目の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮに入力された入力信号は、クロック信号Ｃ１１，Ｃ１２に同期したタイミングでシフトされながら、単位シフトレジスタ回路ＳＲ２，ＳＲ３・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ１，ＧＬ２，ＧＬ３・・・を順に駆動することができる。
FIG. 14 is a timing chart when the gate
但し、図１３の構成では、各単位シフトレジスタ回路ＳＲの第２クロック端子Ｂに入力されるクロック信号は、その次段の単位シフトレジスタ回路ＳＲの出力信号であるので、当該次段の単位シフトレジスタ回路ＳＲが少なくとも一度動作した後でなければリセットノード（図３におけるノードＮ２）はＶＤＤ−Ｖｔｈのレベルにリセットされず、図１４に示したような通常動作にはならない。従って、通常動作に先立って、ダミーの入力信号を単位シフトレジスタ回路ＳＲの第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、リセットノードと電源ＶＤＤとの間にリセット用のトランジスタを別途設け、通常動作前に予め当該リセットノードを充電するリセット動作を行なってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。 However, in the configuration of FIG. 13, the clock signal input to the second clock terminal B of each unit shift register circuit SR is the output signal of the next unit shift register circuit SR. Unless the register circuit SR operates at least once, the reset node (node N2 in FIG. 3) is not reset to the level of VDD-Vth, and normal operation as shown in FIG. 14 does not occur. Therefore, prior to the normal operation, it is necessary to perform a dummy operation for transmitting a dummy input signal from the first stage to the last stage of the unit shift register circuit SR. Alternatively, a reset transistor may be separately provided between the reset node and the power supply VDD, and a reset operation for charging the reset node in advance before normal operation may be performed. In this case, however, a reset signal line is required separately.
ここで、図１３のように構成されたゲート線駆動回路３０を構成する単位シフトレジスタ回路ＳＲにおけるリーク電流の問題を説明する。説明の簡単のため、図１３の各単位シフトレジスタ回路ＳＲは実施の形態１（図３）の回路構成を有していると仮定する。
Here, the problem of leakage current in the unit shift register circuit SR constituting the gate
図１４の最下段に、図１３のゲート線駆動回路３０の単位シフトレジスタ回路ＳＲ１のノードＮ２における電圧波形を示す。上記のように、各単位シフトレジスタ回路ＳＲの第２クロック端子Ｂに入るクロック信号は、その次段の出力信号であるので、ノードＮ２は１フレーム期間に１回だけ充電されることになる。つまりノードＮ２は１フレーム期間もの間（約１６ｍｓ）フローティングになり、その間充電された電荷を保持しておく必要がある。よってノードＮ２にリーク電流が生じていると、充電されたノードＮ２のレベルを１フレーム期間もの間保持できなくなってしまう。その場合、ゲート線ＧＬの非選択時におけるトランジスタＴ２のインピーダンスすなわちゲート線駆動回路３０の出力インピーダンスが高くなり、表示が不安定になるという問題が生じる。
The voltage waveform at the node N2 of the unit shift register circuit SR1 of the gate
そこで実施の形態６では、ノードＮ２に生じるリーク電流を抑制できる単位シフトレジスタ回路ＳＲを提案する。 Therefore, in the sixth embodiment, a unit shift register SR that can suppress the leakage current generated at the node N2 is proposed.
図１５は、実施の形態６に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態では、トランジスタＴ６とグラウンドＧＮＤ（基準電圧端子）との接続はトランジスタＴ１０を介して成される。即ち、ノードＮ２とグラウンドＧＮＤとの間に、トランジスタＴ６，Ｔ１０が直列に接続している。トランジスタＴ１０のゲートは、トランジスタＴ６のゲートと同様に入力端子ＩＮに接続する。トランジスタＴ６とトランジスタＴ１０との接続点をノードＮ５と定義する。 FIG. 15 is a circuit diagram showing a configuration of a unit shift register circuit according to the sixth embodiment. In the present embodiment, the connection between the transistor T6 and the ground GND (reference voltage terminal) is made through the transistor T10. That is, the transistors T6 and T10 are connected in series between the node N2 and the ground GND. The gate of the transistor T10 is connected to the input terminal IN similarly to the gate of the transistor T6. A connection point between the transistor T6 and the transistor T10 is defined as a node N5.
さらに、本実施の形態では、当該ノードＮ５と第５電源端子ｓ５との間にトランジスタＴ１１が接続する。第５電源端子ｓ５には電源ＶＤＭが接続され、トランジスタＴ１１のゲートはノードＮ２に接続する。 Further, in the present embodiment, the transistor T11 is connected between the node N5 and the fifth power supply terminal s5. The power supply VDM is connected to the fifth power supply terminal s5, and the gate of the transistor T11 is connected to the node N2.
なお、上記した特許文献１，２を参照すれば明らかであろうが、従来の単位シフトレジスタ回路は、ノードＮ２と基準電圧端子（グラウンドＧＮＤ）との間は、１つのトランジスタが接続するのみである（例えば特許文献１のFig.2に示されるトランジスタ２１）。言い換えれば、従来の単位シフトレジスタ回路の構成は、図１５に示す回路からトランジスタＴ１０，Ｔ１１を無くし、トランジスタＴ６のソースをグラウンドＧＮＤに直接接続したものである。
As will be apparent from the above-mentioned
それに対し、本実施の形態では図１５の如く、ノードＮ２とグラウンドＧＮＤとの間にはトランジスタＴ６とトランジスタＴ１０の二つが直列に接続しており、なお且つ、両者間のノードＮ５には、電源ＶＤＭに接続するトランジスタＴ１１が接続している。トランジスタＴ６，Ｔ１０のゲートは共に入力端子ＩＮに接続しているので、トランジスタＴ６とトランジスタＴ１０とは、同じようにＯＮ／ＯＦＦが切替わる。またトランジスタＴ１１は、ゲートがノードＮ２に接続しているので、ノードＮ２のレベルが高いとき（即ちトランジスタＴ６，Ｔ１０がＯＦＦのとき）にＯＮとなる。 On the other hand, in this embodiment, as shown in FIG. 15, two transistors T6 and T10 are connected in series between the node N2 and the ground GND, and the node N5 between them is connected to the power source. A transistor T11 connected to the VDM is connected. Since the gates of the transistors T6 and T10 are both connected to the input terminal IN, the transistors T6 and T10 are switched ON / OFF in the same manner. Since the gate of the transistor T11 is connected to the node N2, the transistor T11 is turned on when the level of the node N2 is high (that is, when the transistors T6 and T10 are turned off).
よって、単位シフトレジスタ回路ＳＲの第２クロック端子Ｂに、クロック信号（次段の出力信号）が入力され、ノードＮ２がＶＤＤ−ＶｔｈになるとトランジスタＴ１１がＯＮし、ノードＮ５に電源ＶＤＭの電圧が供給される。入力端子ＩＮに入力信号が入力されるまでトランジスタＴ６，Ｔ１０はＯＦＦであるため、ノードＮ５のレベルはＶＤＭになる。このときのトランジスタＴ６に着目すると、そのゲート（入力端子ＩＮ）は０Ｖ、ドレイン（ノードＮ２）はＶＤＤ−Ｖｔｈ、ソース（ノードＮ５）はＶＤＭ（＞０Ｖ）である。即ち、当該トランジスタＴ６は負バイアス状態になる。この状態は、入力端子ＩＮの入力信号に基づいて、ノードＮ２が０Ｖに設定されるまでの間続く。 Therefore, when the clock signal (the output signal of the next stage) is input to the second clock terminal B of the unit shift register circuit SR and the node N2 becomes VDD−Vth, the transistor T11 is turned on, and the voltage of the power source VDM is applied to the node N5. Supplied. Since the transistors T6 and T10 are OFF until an input signal is input to the input terminal IN, the level of the node N5 becomes VDM. Focusing on the transistor T6 at this time, its gate (input terminal IN) is 0V, its drain (node N2) is VDD-Vth, and its source (node N5) is VDM (> 0V). That is, the transistor T6 is in a negative bias state. This state continues until the node N2 is set to 0V based on the input signal of the input terminal IN.
このように、本実施の形態に係る単位シフトレジスタ回路ＳＲによれば、ノードＮ２が充電されている間、トランジスタＴ６は負バイアス状態になる。その間は、実施の形態１のトランジスタＴ４と同様の理論（図６参照）により、トランジスタＴ６のリーク電流は抑制される。よって、充電されたノードＮ２のレベルを長時間保持することが可能になる。従って、図１３に示した構成のゲート線駆動回路３０のように、１フレーム期間もの長い間、単位シフトレジスタ回路ＳＲのリセットノード（ノードＮ２）のレベルを維持する必要がある場合に有効である。即ち、ゲート線ＧＬの非選択状態にゲート線駆動回路３０の出力インピーダンスが上昇し表示が不安定になるという問題を防止できる。
Thus, according to the unit shift register circuit SR according to the present embodiment, the transistor T6 is in a negative bias state while the node N2 is being charged. In the meantime, the leakage current of the transistor T6 is suppressed by the same theory as that of the transistor T4 of Embodiment 1 (see FIG. 6). Therefore, the level of the charged node N2 can be held for a long time. Therefore, it is effective when the level of the reset node (node N2) of the unit shift register circuit SR needs to be maintained for as long as one frame period as in the gate
なお、本実施の形態においても、電圧レベルＶＤＭの生成手段として図７あるいは図８に示した回路を用いることが可能である。 In the present embodiment also, the circuit shown in FIG. 7 or FIG. 8 can be used as the means for generating the voltage level VDM.
また、第５電源端子ｓ５に、第２電源端子ｓ２と同じ電源ＶＤＤを接続させてもよい。その場合、ノードＮ２がＶＤＤ−Ｖｔｈに充電されている間、ノードＮ５もＶＤＤ−Ｖｔｈに充電されるようになる。つまり、そのときのトランジスタＴ６のドレイン・ソース間の電圧はほぼ０Ｖになるので、当該トランジスタＴ６にはリーク電流が流れない。従って、ノードＮ２すなわちトランジスタＴ２のゲートの電圧レベルの低下が抑制されるという効果が得られる。また、電源ＶＤＭを電源ＶＤＤにすることにより必要な電源の数を少なくできるという利点がある。 Further, the same power supply VDD as that of the second power supply terminal s2 may be connected to the fifth power supply terminal s5. In that case, the node N5 is also charged to VDD-Vth while the node N2 is charged to VDD-Vth. That is, since the voltage between the drain and source of the transistor T6 at that time is almost 0 V, no leakage current flows through the transistor T6. Therefore, an effect is obtained that a decrease in the voltage level of the node N2, that is, the gate of the transistor T2, is suppressed. Further, there is an advantage that the number of necessary power supplies can be reduced by changing the power supply VDM to the power supply VDD.
なお、以上の説明においては、図１３に示した構成のゲート線駆動回路を前提としたが、図２のように接続した構成でも通常動作を行うことは可能であり、ノードＮ２のリーク電流を抑制することが可能である。そのことは以降の実施の形態に係る単位シフトレジスタ回路ＳＲについても同様である。但し、図２の構成の場合には、第２クロック端子Ｂにはクロック信号Ｃ１〜Ｃ３の何れかが入力されるためノードＮ２はその周期で充電され、１フレーム期間もの長い間フローティングにはならないので、図１３の構成の場合ほどノードＮ２のリーク電流は大きな問題にはならない。 In the above description, the gate line driving circuit having the configuration shown in FIG. 13 is assumed. However, a normal operation is possible even with the configuration as shown in FIG. 2, and the leakage current at the node N2 is reduced. It is possible to suppress. The same applies to the unit shift register SR according to the following embodiments. However, in the case of the configuration of FIG. 2, since any one of the clock signals C1 to C3 is input to the second clock terminal B, the node N2 is charged in that cycle and does not float for as long as one frame period. Therefore, the leakage current of the node N2 is not a big problem as in the configuration of FIG.
＜実施の形態７＞
図１６は、実施の形態７に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態６（図１５）では、トランジスタＴ１１のゲートをノードＮ２に接続させていたが、実施の形態７では、それを第１クロック端子Ａに接続させる。つまり、トランジスタＴ１１は第１クロック端子ＡのレベルがＶＤＤになるときにＯＮするように動作する。
<Embodiment 7>
FIG. 16 is a circuit diagram showing a configuration of a unit shift register circuit according to the seventh embodiment. In the sixth embodiment (FIG. 15), the gate of the transistor T11 is connected to the node N2, but in the seventh embodiment, it is connected to the first clock terminal A. That is, the transistor T11 operates to turn on when the level of the first clock terminal A becomes VDD.
図１５の回路構成では、トランジスタＴ６に僅かなリーク電流が生じてノードＮ２のレベルが低下してしまうと、それに伴ってトランジスタＴ１１のインピーダンスが大きくなるのでノードＮ５のレベルも低下してしまう。その結果、本発明の効果が低減してトランジスタＴ６のリーク電流が増大することが懸念される。 In the circuit configuration of FIG. 15, when a slight leak current is generated in the transistor T6 and the level of the node N2 is lowered, the impedance of the transistor T11 is increased accordingly, and the level of the node N5 is also lowered. As a result, there is a concern that the effect of the present invention is reduced and the leakage current of the transistor T6 is increased.
それに対し、図１６の回路構成図では、トランジスタＴ１１のゲートには１フレーム期間よりも短い周期のクロック信号（図１３のクロック信号Ｃ１１，Ｃ１２の何れか）が入力される。ノードＮ５は当該クロック信号の周期で確実に充電されるので、当該ノードＮ５のレベルはＶＤＭに維持され、本発明の効果が低減するのを防止できる。 On the other hand, in the circuit configuration diagram of FIG. 16, a clock signal having a cycle shorter than one frame period (any one of the clock signals C11 and C12 of FIG. 13) is input to the gate of the transistor T11. Since the node N5 is reliably charged in the cycle of the clock signal, the level of the node N5 is maintained at VDM, and the effect of the present invention can be prevented from being reduced.
また図１３の各単位シフトレジスタ回路ＳＲにおける第１クロック端子Ａには、隣接する単位シフトレジスタ回路ＳＲ間に互いに逆相のクロック信号が入力され、且つ、入力端子ＩＮには前段の（即ち隣接する）単位シフトレジスタ回路ＳＲの出力信号が入力されるので、入力端子ＩＮとトランジスタＴ１１のゲート（第１クロック端子Ａ）とが同時に活性化されることはない。従って、トランジスタＴ１０，Ｔ１１が同時にＯＮになることは無く、トランジスタＴ１０，Ｔ１１を通して電源ＶＤＭからグラウンドＧＮＤへと流れる貫通電流は防止されている。 Further, the first clock terminal A in each unit shift register circuit SR of FIG. 13 receives clock signals having opposite phases to each other between adjacent unit shift register circuits SR, and the input terminal IN has the previous stage (that is, adjacent one). Since the output signal of the unit shift register SR is input, the input terminal IN and the gate (first clock terminal A) of the transistor T11 are not activated simultaneously. Therefore, the transistors T10 and T11 are not turned on at the same time, and a through current flowing from the power source VDM to the ground GND through the transistors T10 and T11 is prevented.
また本実施の形態でも、第５電源端子ｓ５に、第２電源端子ｓ２と同じ電源ＶＤＤを接続させてもよい。その場合、ノードＮ２がＶＤＤ−Ｖｔｈに充電されている間、ノードＮ５もＶＤＤ−Ｖｔｈに充電されるようになる。トランジスタＴ６のソース・ドレイン間の電圧はほぼ０Ｖになるので、リーク電流が流れなくなる。また、必要な電源の数を少なくできるという利点もある。 Also in the present embodiment, the same power supply VDD as that of the second power supply terminal s2 may be connected to the fifth power supply terminal s5. In that case, the node N5 is also charged to VDD-Vth while the node N2 is charged to VDD-Vth. Since the voltage between the source and the drain of the transistor T6 is almost 0 V, the leakage current does not flow. There is also an advantage that the number of necessary power supplies can be reduced.
＜実施の形態８＞
実施の形態６，７では、単位シフトレジスタ回路ＳＲのノードＮ２におけるリーク電流の問題の対策として、トランジスタＴ６のリーク電流を抑制する構成を示した。それに対し、本実施の形態では同問題を解決するために、リーク電流によるノードＮ２のレベル変動を補償することができる単位シフトレジスタ回路を提案する。
<Eighth embodiment>
In the sixth and seventh embodiments, the configuration in which the leakage current of the transistor T6 is suppressed as a countermeasure against the leakage current problem at the node N2 of the unit shift register circuit SR. On the other hand, in this embodiment, in order to solve the problem, a unit shift register circuit capable of compensating for the level fluctuation of the node N2 due to the leakage current is proposed.
図１７は、実施の形態８に係る単位シフトレジスタ回路の構成を示す回路図である。同図に示すように、当該単位シフトレジスタ回路ＳＲは、第６電源端子ｓ６とノードＮ２との間に接続するトランジスタＴ１３と、トランジスタＴ１３のゲート（ノードＮ６と定義する）とノードＮ２との間に接続するトランジスタＴ１２と、ノードＮ６と第１クロック端子Ａとの間に接続する容量素子ＣＢとから成る補償回路を有している。トランジスタＴ１２のゲートは第７電源端子ｓ７に接続する。本実施の形態では、第１電源端子ｓ１、第２電源端子ｓ２、第６電源端子ｓ６および第７電源端子ｓ７は、全て電源ＶＤＤに接続させている。 FIG. 17 is a circuit diagram showing a configuration of a unit shift register circuit according to the eighth embodiment. As shown in the figure, the unit shift register SR includes a transistor T13 connected between the sixth power supply terminal s6 and the node N2, and between the gate of the transistor T13 (defined as the node N6) and the node N2. The compensation circuit includes a transistor T12 connected to the capacitor N1 and a capacitor CB connected between the node N6 and the first clock terminal A. The gate of the transistor T12 is connected to the seventh power supply terminal s7. In the present embodiment, the first power supply terminal s1, the second power supply terminal s2, the sixth power supply terminal s6, and the seventh power supply terminal s7 are all connected to the power supply VDD.
この補償回路は、ノードＮ２に第６電源端子ｓ６（電源ＶＤＤ）の電圧を供給してノードＮ２を充電する回路である。即ち、トランジスタＴ６のリーク電流よりも大きい電流を、第６電源端子ｓ６（電源ＶＤＤ）からトランジスタＴ１３を通してノードＮ２に供給することによって、リーク電流により低下したノードＮ２のレベルを補償するものである。 This compensation circuit is a circuit that charges the node N2 by supplying the voltage of the sixth power supply terminal s6 (power supply VDD) to the node N2. That is, by supplying a current larger than the leakage current of the transistor T6 from the sixth power supply terminal s6 (power supply VDD) to the node N2 through the transistor T13, the level of the node N2 reduced by the leakage current is compensated.
通常動作時において、第２クロック端子Ｂにクロック信号（次段の出力信号）が入力されるとノードＮ２がＶＤＤ−Ｖｔｈに充電される。このときトランジスタＴ１２はＯＮであるので、ノードＮ６もＶＤＤ−Ｖｔｈに充電される。第２クロック端子Ｂが０Ｖになった後、第１クロック端子Ａのクロック信号（Ｃ１１あるいはＣ１２）が０ＶからＶＤＤになると、ノードＮ６は容量素子ＣＢによる容量結合によってほぼ２×ＶＤＤ−Ｖｔｈに昇圧される。 During a normal operation, when a clock signal (next stage output signal) is input to the second clock terminal B, the node N2 is charged to VDD-Vth. At this time, since the transistor T12 is ON, the node N6 is also charged to VDD-Vth. When the clock signal (C11 or C12) of the first clock terminal A changes from 0V to VDD after the second clock terminal B becomes 0V, the node N6 is boosted to approximately 2 × VDD−Vth by capacitive coupling by the capacitive element CB. Is done.
このときトランジスタＴ１２のドレインはノードＮ６、ソースはノードＮ２であるので、トランジスタＴ１２のゲート・ソース間の電圧はＶｔｈ（しきい値電圧）程度である。よって、トランジスタＴ１２はほぼＯＦＦ状態の高インピーダンスであり、当該トランジスタＴ１２には殆ど電流は流れない。よって、第１クロック端子ＡのレベルがＶＤＤの間、ノードＮ６のレベルは２×ＶＤＤ−Ｖｔｈに維持される。またその間は、トランジスタＴ１３がＯＮになるのでノードＮ２のレベルはＶＤＤに上昇する。 At this time, since the drain of the transistor T12 is the node N6 and the source is the node N2, the voltage between the gate and the source of the transistor T12 is about Vth (threshold voltage). Therefore, the transistor T12 has a high impedance in an almost OFF state, and almost no current flows through the transistor T12. Therefore, while the level of the first clock terminal A is VDD, the level of the node N6 is maintained at 2 × VDD−Vth. In the meantime, since the transistor T13 is turned on, the level of the node N2 rises to VDD.
図１３の構成では、第２クロック端子Ｂが０Ｖの状態は約１フレーム期間の長さだけ続くが、その状態の間も第１クロック端子Ａには繰返しクロック信号が入力される。よって、第２クロック端子Ｂが０Ｖの期間、トランジスタＴ１３が繰返しＯＮになってノードＮ２を充電するので、ノードＮ２にリーク電流が生じたとしても、ノードＮ２のレベルは補償されほぼＶＤＤのレベルに保持される。即ち、出力端子ＯＵＴは低インピーダンスの０Ｖを維持することができる。 In the configuration of FIG. 13, the state where the second clock terminal B is 0 V continues for the length of about one frame period, but the clock signal is repeatedly input to the first clock terminal A during this state. Therefore, since the transistor T13 is repeatedly turned ON and the node N2 is charged while the second clock terminal B is 0 V, even if a leakage current occurs in the node N2, the level of the node N2 is compensated and is almost at the VDD level. Retained. That is, the output terminal OUT can maintain a low impedance of 0V.
そして入力信号により入力端子ＩＮのレベルがＶＤＤとなると、トランジスタＴ６がＯＮしてノードＮ２が０Ｖに設定される。するとトランジスタＴ１２のゲート・ソース間の電圧はＶＤＤになるのでトランジスタＴ１２はＯＮし、ノードＮ６は低インピーダンスの０Ｖとなる。よってノードＮ２が０Ｖに設定されている期間は、第１クロック端子ＡのレベルがＶＤＤになってもノードＮ６のレベルは殆ど上昇せず、トランジスタＴ１３はＯＦＦのまま電流を流さない。つまり、ゲート線ＧＬの選択時にノードＮ２のレベルが不要に上昇してトランジスタＴ２がＯＮしてしまうことは無い。なお且つ、トランジスタＴ１３およびトランジスタＴ６を介して電源ＶＤＤからグラウンドＧＮＤへ流れる貫通電流も防止されている。 When the level of the input terminal IN becomes VDD due to the input signal, the transistor T6 is turned on and the node N2 is set to 0V. Then, since the voltage between the gate and the source of the transistor T12 becomes VDD, the transistor T12 is turned on, and the node N6 becomes 0 V having a low impedance. Therefore, during the period when the node N2 is set to 0V, even if the level of the first clock terminal A becomes VDD, the level of the node N6 hardly increases, and the transistor T13 remains OFF and no current flows. That is, when the gate line GL is selected, the level of the node N2 does not increase unnecessarily and the transistor T2 is not turned on. In addition, a through current flowing from the power supply VDD to the ground GND through the transistor T13 and the transistor T6 is also prevented.
このように、本実施の形態に係る単位シフトレジスタ回路ＳＲは、ノードＮ２が充電されてトランジスタＴ２がＯＮする期間内に、当該ＯＮの状態が維持される電圧（ここではＶＤＤ）を当該ノードＮ２に印加して充電する補償回路を備えるので、トランジスタＴ６にリーク電流が生じても、ノードＮ２のレベルは補償される。従って、ゲート線ＧＬの非選択時におけるトランジスタＴ２のインピーダンスの上昇が抑えられる。従って、当該単位シフトレジスタ回路ＳＲにより構成されたゲート線駆動回路を表示装置に搭載すれば、誤動作を防止でき正常な表示が行われる。 As described above, the unit shift register SR according to the present embodiment applies the voltage (here, VDD) that maintains the ON state within the period in which the node N2 is charged and the transistor T2 is turned ON to the node N2 Since the compensation circuit for charging by applying to the transistor T6 is provided, the level of the node N2 is compensated even if a leak current occurs in the transistor T6. Therefore, an increase in the impedance of the transistor T2 when the gate line GL is not selected can be suppressed. Therefore, if a gate line driving circuit constituted by the unit shift register circuit SR is mounted on a display device, malfunction can be prevented and normal display is performed.
なお図１７においては、トランジスタＴ１２のゲートすなわち第７電源端子ｓ７を電源ＶＤＤに接続した。その場合、上述の通りノードＮ２およびノードＮ６の充電直後におけるトランジスタＴ１２のゲート・ソース間の電圧はＶｔｈになりトランジスタＴ１２をほぼＯＦＦ状態にできる。このときトランジスタＴ１２を完全にＯＦＦするようにしたければ、第７電源端子ｓ７の電圧レベルを、例えばＶＤＤ−ＶｔｈあるいはＶＤＤ−２×Ｖｔｈなど、ＶＤＤよりも低くすればよい。 In FIG. 17, the gate of the transistor T12, that is, the seventh power supply terminal s7 is connected to the power supply VDD. In that case, as described above, the voltage between the gate and the source of the transistor T12 immediately after the charging of the node N2 and the node N6 becomes Vth, and the transistor T12 can be almost turned off. At this time, if the transistor T12 is to be completely turned off, the voltage level of the seventh power supply terminal s7 may be set lower than VDD, for example, VDD-Vth or VDD-2 × Vth.
例えば第７電源端子ｓ７のレベルをＶＤＤ−Ｖｔｈに設定すると、ノードＮ６の昇圧時のソース（ノードＮ２）電圧はＶＤＤ−Ｖｔｈであるから、トランジスタＴ１２のゲート・ソース間電圧は０Ｖになり、完全にＯＦＦになる。 For example, when the level of the seventh power supply terminal s7 is set to VDD-Vth, the source (node N2) voltage at the time of step-up of the node N6 is VDD-Vth. Will be turned off.
また例えば、第７電源端子ｓ７のレベルをＶＤＤ−２×Ｖｔｈに設定すると、ノードＮ６の昇圧時においてトランジスタＴ１２のゲート・ソース間電圧は−Ｖｔｈになり、ゲートがソースに対し逆方向にバイアスされるので完全にＯＦＦになる。この場合、第１クロック端子Ａのクロック信号により昇圧される前のノードＮ６のレベルはＶＤＤ−３×Ｖｔｈであるが、昇圧された際には２×ＶＤＤ−３×Ｖｔｈとなる。つまりトランジスタＴ１３のゲート・ソース間電圧は（２×ＶＤＤ−３×Ｖｔｈ）−（ＶＤＤ−Ｖｔｈ）＝ＶＤＤ−２×Ｖｔｈである。通常、ＶＤＤ≫２×Ｖｔｈであるので、トランジスタＴ１３をＯＮさせるには充分である。 For example, when the level of the seventh power supply terminal s7 is set to VDD−2 × Vth, the voltage between the gate and the source of the transistor T12 becomes −Vth when the node N6 is boosted, and the gate is biased in the reverse direction with respect to the source. So it is completely turned off. In this case, the level of the node N6 before being boosted by the clock signal at the first clock terminal A is VDD-3 × Vth, but when boosted, it is 2 × VDD-3 × Vth. That is, the gate-source voltage of the transistor T13 is (2 × VDD−3 × Vth) − (VDD−Vth) = VDD−2 × Vth. Usually, VDD >> 2 × Vth, which is sufficient to turn on the transistor T13.
図１８，図１９は、第７電源端子ｓ７に接続させる電源回路の例である。まず図１８は、電圧レベルＶＤＤ−Ｖｔｈを生成する電源回路であり、電源ＶＤＤの出力をダイオード接続したトランジスタＤＴ３と高抵抗素子Ｒ２とで分圧して出力するものである。なお、容量素子ＣＡはその出力電圧レベルを安定させるためのものである。トランジスタＤＴ３には、そのしきい値電圧Ｖｔｈ分の電圧降下が生じるので、この電源回路の出力電圧レベルとしてＶＤＤ−Ｖｔｈが得られる。 18 and 19 show examples of power supply circuits connected to the seventh power supply terminal s7. First, FIG. 18 shows a power supply circuit that generates the voltage level VDD-Vth, and outputs the power supply VDD divided by the diode-connected transistor DT3 and the high resistance element R2. The capacitive element CA is for stabilizing the output voltage level. Since a voltage drop corresponding to the threshold voltage Vth occurs in the transistor DT3, VDD-Vth is obtained as the output voltage level of the power supply circuit.
一方、図１９は電圧レベルＶＤＤ−２×Ｖｔｈを生成する電源回路の例であり、電源ＶＤＤの出力を、ダイオード接続した２つのトランジスタから成るトランジスタ群ＤＴ４と高抵抗素子Ｒ３とで分圧して出力するものである。トランジスタ群ＤＴ４を構成する２つのトランジスタには、それぞれしきい値電圧Ｖｔｈ分の電圧降下が生じるので、この電源回路の出力電圧レベルとしてＶＤＤ−２×Ｖｔｈが得られる。図１９においても、容量素子ＣＡはその出力電圧レベルを安定させるためのものである。 On the other hand, FIG. 19 shows an example of a power supply circuit that generates the voltage level VDD-2 × Vth. The output of the power supply VDD is divided by a transistor group DT4 composed of two diode-connected transistors and the high resistance element R3, and output. To do. A voltage drop corresponding to the threshold voltage Vth occurs in each of the two transistors constituting the transistor group DT4, so that VDD-2 × Vth is obtained as the output voltage level of the power supply circuit. Also in FIG. 19, the capacitive element CA is for stabilizing the output voltage level.
また、本実施の形態に実施の形態６および７を組み合わせれば、トランジスタＴ６のリーク電流を抑制でき、なお且つ、トランジスタＴ６にリーク電流が生じてもそれに対する補償が成されるので、当該トランジスタＴ６のリーク電流の対策としてさらに高い効果が得られる。 Further, when the sixth and seventh embodiments are combined with this embodiment, the leakage current of the transistor T6 can be suppressed, and even if a leakage current occurs in the transistor T6, compensation is made for the leakage current. A higher effect can be obtained as a countermeasure against the leakage current of T6.
＜実施の形態９＞
図２０は実施の形態９に係る単位シフトレジスタ回路の構成を示す回路図である。同図の如く本実施の形態では、実施の形態８の図１７における容量素子ＣＢとして、ドレインとソースとを接続したトランジスタＴ１４による容量素子を設ける。このようにＭＯＳトランジスタを用いて構成された容量素子は、「ＭＯＳ容量素子」あるいは「チャネル容量素子」と呼ばれている。
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FIG. 20 is a circuit diagram showing a configuration of a unit shift register circuit according to the ninth embodiment. As shown in the figure, in the present embodiment, as the capacitive element CB in FIG. 17 of the eighth embodiment, a capacitive element including a transistor T14 in which a drain and a source are connected is provided. A capacitive element configured using MOS transistors in this way is called a “MOS capacitive element” or a “channel capacitive element”.
図１７の容量素子ＣＢとして、トランジスタＴ１４を用いたＭＯＳ容量素子を使用した場合、ノードＮ６が０Ｖのとき当該トランジスタＴ１４はＯＦＦ状態であり、ソース・ドレイン間にチャネルが形成されないので、ノードＮ６と第１クロック端子Ａとの間に容量が接続していないのと等価になる。よって、ノードＮ２，Ｎ６が０Ｖのときに、第１クロック端子Ａが０ＶからＶＤＤに変化しても、ノードＮ６のレベルは確実に０Ｖの状態を保つようになる。つまり、ゲート線ＧＬの選択時にトランジスタＴ１３を確実にＯＦＦにすることができ、ノードＮ２のレベルが不要に上昇することが防止できる。つまり、ゲート線ＧＬの選択時にトランジスタＴ２がＯＮしてしまうのを、より確実に防止することができる。 When a MOS capacitive element using the transistor T14 is used as the capacitive element CB in FIG. 17, when the node N6 is 0 V, the transistor T14 is in an OFF state, and no channel is formed between the source and the drain. This is equivalent to the case where no capacitor is connected to the first clock terminal A. Therefore, even when the first clock terminal A changes from 0V to VDD when the nodes N2 and N6 are 0V, the level of the node N6 is reliably maintained at 0V. That is, the transistor T13 can be reliably turned off when the gate line GL is selected, and the level of the node N2 can be prevented from being unnecessarily increased. That is, it is possible to more reliably prevent the transistor T2 from being turned on when the gate line GL is selected.
＜実施の形態１０＞
図２１は、本発明の実施の形態１０に係る単位シフトレジスタ回路の構成を示す回路図である。当該単位シフトレジスタ回路ＳＲは、図３の回路構成に対し、トランジスタＴ５，Ｔ６に代えてトランジスタＴ１５〜Ｔ１９を使用したものである。即ち本実施の形態に係る単位シフトレジスタ回路ＳＲの駆動部は、トランジスタＴ３，Ｔ４，Ｔ７，Ｔ８，Ｔ１５〜Ｔ１９により構成される。
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FIG. 21 is a circuit diagram showing a configuration of a unit shift register circuit according to the tenth embodiment of the present invention. The unit shift register circuit SR uses transistors T15 to T19 in place of the transistors T5 and T6 in the circuit configuration of FIG. That is, the drive unit of the unit shift register SR according to the present embodiment includes transistors T3, T4, T7, T8, and T15 to T19.
トランジスタＴ１５，Ｔ１６は、第２電源端子ｓ２（電源ＶＤＤ）と基準電源端子（グラウンドＧＮＤ）との間に直列に接続し、両者間の接続ノードはノードＮ２に接続している。トランジスタＴ１５はダイオード接続されており負荷として機能する。またトランジスタＴ１６のゲートはノードＮ１に接続する。 The transistors T15 and T16 are connected in series between the second power supply terminal s2 (power supply VDD) and the reference power supply terminal (ground GND), and a connection node between them is connected to the node N2. The transistor T15 is diode-connected and functions as a load. The gate of the transistor T16 is connected to the node N1.
トランジスタＴ１７，Ｔ１８は、ノードＮ１と基準電圧端子（グラウンドＧＮＤ）との間に直列に接続し、それらのゲートは共に第２クロック端子Ｂ（第２クロック端子Ｂのクロック信号に同期する信号端子であれば他の端子でもよい）に接続する。両者間の接続ノードをノードＮ７と定義する。トランジスタＴ１９は当該ノードＮ７と第８電源端子ｓ８との間に接続し、そのゲートはノードＮ１に接続する。また本実施の形態では、第８電源端子ｓ８は電源ＶＤＭに接続する。 The transistors T17 and T18 are connected in series between the node N1 and a reference voltage terminal (ground GND), and their gates are both signal terminals synchronized with the clock signal of the second clock terminal B (second clock terminal B). Connect to other terminals if possible. A connection node between the two is defined as a node N7. The transistor T19 is connected between the node N7 and the eighth power supply terminal s8, and its gate is connected to the node N1. In the present embodiment, the eighth power supply terminal s8 is connected to the power supply VDM.
本実施の形態における単位シフトレジスタ回路ＳＲの駆動部は、上で示した実施の形態とは回路構成が異なるが、その動作はほぼ同様である。即ち本実施の形態に係る駆動部も、第２クロック端子Ｂに入力されるクロック信号に同期して、ノードＮ１に基準電圧端子（グラウンドＧＮＤ）の電圧を供給すると共にノードＮ２に第２電源端子ｓ２（電源ＶＤＤ）の電圧を供給し、また、入力端子ＩＮの入力信号に基づいてノードＮ１に第１電源端子ｓ１（電源ＶＤＤ）の電圧を供給すると共にノードＮ２に基準電圧端子（グラウンドＧＮＤ）の電圧を供給するように動作する。以下、その動作について説明する。 The drive unit of the unit shift register circuit SR in the present embodiment has a circuit configuration different from that of the above-described embodiment, but the operation is almost the same. That is, the drive unit according to the present embodiment also supplies the voltage of the reference voltage terminal (ground GND) to the node N1 in synchronization with the clock signal input to the second clock terminal B and the second power supply terminal to the node N2. The voltage of s2 (power supply VDD) is supplied, the voltage of the first power supply terminal s1 (power supply VDD) is supplied to the node N1 based on the input signal of the input terminal IN, and the reference voltage terminal (ground GND) is supplied to the node N2. It operates to supply a voltage of. The operation will be described below.
図２２は、実施の形態１０に係る単位シフトレジスタ回路の動作を説明するためのタイミング図である。ここでも図４での説明と同様に、単位シフトレジスタ回路ＳＲの第１クロック端子Ａにクロック信号Ｃ１が入力され、第２クロック端子Ｂにクロック信号Ｃ３が入力されるものとして説明を行う。 FIG. 22 is a timing chart for explaining the operation of the unit shift register circuit according to the tenth embodiment. Here, similarly to the description in FIG. 4, the description will be made assuming that the clock signal C1 is input to the first clock terminal A and the clock signal C3 is input to the second clock terminal B of the unit shift register circuit SR.
図２２に示すように、時刻ｔ0でクロック信号Ｃ３（第２クロック端子Ｂ）のレベルが０ＶからＶＤＤになると、トランジスタＴ１７，Ｔ１８がＯＮしてノードＮ１のレベルが下がる。するとトランジスタＴ１６がＯＦＦするためノードＮ２はＶＤＤ−Ｖｔｈのレベルになり、それによりトランジスタＴ４，Ｔ７がＯＮしてノードＮ１は０Ｖになる。このときノードＮ３，Ｎ７はノードＮ１と共に０Ｖになる。その結果、トランジスタＴ１がＯＦＦ、トランジスタＴ２がＯＮの状態になるので出力端子ＯＵＴは０Ｖとなり、ゲート線ＧＬは低インピーダンスの非活性状態（非選択状態）になる。 As shown in FIG. 22, when the level of the clock signal C3 (second clock terminal B) becomes VDD from 0V at time t 0, transistor T17, T18 is the level of the node N1 decreases to ON. Then, since the transistor T16 is turned off, the node N2 becomes the level of VDD-Vth, whereby the transistors T4 and T7 are turned on and the node N1 becomes 0V. At this time, the nodes N3 and N7 become 0V together with the node N1. As a result, the transistor T1 is turned off and the transistor T2 is turned on, so that the output terminal OUT is 0 V, and the gate line GL is in a low impedance inactive state (non-selected state).
次いで時刻ｔ1でクロック信号Ｃ３が０Ｖに戻るとトランジスタＴ１７，Ｔ１８はＯＦＦになるが、トランジスタＴ４，Ｔ７はＯＮ、トランジスタＴ１６はＯＦＦのままなので、ノードＮ１は０Ｖ、ノードＮ２はＶＤＤ−Ｖｔｈのレベルから変わらない。 Then at time t 1 when the clock signal C3 is returned to 0V transistors T17, T18 are made OFF, the transistor T4, T7 is ON, the transistor T16 is so remains OFF, the node N1 to 0V, node N2 of VDD-Vth Does not change from level.
そして時刻ｔ2で、入力端子ＩＮに入力信号が入力され、当該入力端子ＩＮのレベルがＶＤＤになると、トランジスタＴ３がＯＮとなりノードＮ１のレベルが上昇する。するとトランジスタＴ１６がＯＮしてノードＮ２は０Ｖになり、それによりトランジスタＴ２，Ｔ４，Ｔ７はＯＦＦするのでノードＮ１はＶＤＤ−Ｖｔｈのレベルになる。 Then in time t 2, the inputted signal is input to the input terminal IN, the level of the input terminal IN is to VDD, the transistor T3 is the level of ON and the node N1 rises. Then, the transistor T16 is turned on and the node N2 becomes 0V, whereby the transistors T2, T4 and T7 are turned off, so that the node N1 is at the level of VDD-Vth.
本実施の形態では、このときトランジスタＴ８，Ｔ１９がＯＮになりノードＮ３，Ｎ７のそれぞれに電源ＶＤＭの電圧が供給され、ノードＮ３，Ｎ７のレベルはＶＤＭになる。即ち、トランジスタＴ４，Ｔ７は共に逆バイアス状態になる。 In this embodiment, at this time, the transistors T8 and T19 are turned on, the voltage of the power supply VDM is supplied to each of the nodes N3 and N7, and the levels of the nodes N3 and N7 become VDM. That is, both transistors T4 and T7 are in a reverse bias state.
そして時刻ｔ3で入力端子ＩＮが０Ｖに戻ると、トランジスタＴ３はＯＦＦになるが、トランジスタＴ４，Ｔ７，Ｔ１７，Ｔ１８もＯＦＦであるので、ノードＮ１はフローティングになる。このときトランジスタＴ４，Ｔ７は共に逆バイアス状態であるのでノードＮ１にリーク電流は殆ど生じず、ノードＮ１のレベルは確実にＶＤＤ−Ｖｔｈのまま保持される。 The input terminal IN is back to 0V at time t 3, the transistor T3 is made OFF, the the transistors T4, T7, T17, T18 also is OFF, the node N1 becomes floating. At this time, since both the transistors T4 and T7 are in the reverse bias state, almost no leakage current is generated at the node N1, and the level of the node N1 is reliably maintained at VDD-Vth.
そして時刻ｔ4で、第１クロック端子Ａのクロック信号Ｃ１が０ＶからＶＤＤになると、トランジスタＴ１のゲート・チャネル間容量による容量結合により、当該ゲートのレベルはクロック信号Ｃ１の上昇に伴って上昇し、ノードＮ１は２×ＶＤＤ−Ｖｔｈのレベルにまで昇圧される。出力端子ＯＵＴはクロック信号Ｃ１の立ち上がりに追随してＶＤＤのレベルになり、それによりゲート線ＧＬが活性化される。 At time t 4 , when the clock signal C1 at the first clock terminal A changes from 0 V to VDD, the level of the gate increases as the clock signal C1 increases due to capacitive coupling due to the gate-channel capacitance of the transistor T1. The node N1 is boosted to a level of 2 × VDD−Vth. The output terminal OUT follows the rising edge of the clock signal C1 and becomes the level of VDD, whereby the gate line GL is activated.
時刻ｔ5でクロック信号Ｃ１が０Ｖになる。ノードＮ１のリーク電流は殆ど生じていないため、このときまでノードＮ１のレベルは２×ＶＤＤ−Ｖｔｈに保たれており、出力端子ＯＵＴのレベルはクロック信号Ｃ１に追随して下降し０Ｖになる。 Clock signal C1 is 0V at time t 5. Since the leakage current of the node N1 hardly occurs, the level of the node N1 is kept at 2 × VDD−Vth until this time, and the level of the output terminal OUT decreases following the clock signal C1 to 0V.
時刻ｔ6以降は上記の動作を繰り返す。但し、ゲート線駆動回路３０は、１フレーム期間で一巡する周期で、ゲート線ＧＬを１個ずつ順に活性化するよう動作するので、１つの単位シフトレジスタ回路ＳＲには、１フレーム期間に１度だけ入力信号が入力される。入力信号が入力されない期間（即ちゲート線ＧＬの非選択時）も第１クロック端子Ａおよび第２クロック端子Ｂにそれぞれクロック信号Ｃ１，Ｃ３が入力される。その間、トランジスタＴ４，Ｔ７はＯＮ、トランジスタＴ１６はＯＦＦであるので、ノードＮ１は０Ｖに、ノードＮ２はＶＤＤ−Ｖｔｈに保たれる。従って、ゲート線ＧＬの非選択時には、トランジスタＴ１がＯＦＦ，トランジスタＴ２がＯＮの状態が保持される。
Time t 6 and later repeat the above operation. However, since the gate
例えば、実施の形態１〜５に示した単位シフトレジスタ回路ＳＲでは、入力信号が入力されない期間において第２クロック端子Ｂが０ＶになるときにノードＮ２がフローティングとなるため、ノードＮ２にリーク電流が生じるとノードＮ２はＶＤＤ−Ｖｔｈのレベルを保持できなくなるという問題が生じる。先に述べたように、特に複数の単位シフトレジスタ回路ＳＲを図１３のように接続して使用する場合、ノードＮ２がフローティングになる期間が１フレーム期間になるので、それは大きな問題となる。そこで本願においても、実施の形態６〜９において、その問題を解決できる単位シフトレジスタ回路ＳＲを提案した。 For example, in the unit shift register SR shown in the first to fifth embodiments, since the node N2 is in a floating state when the second clock terminal B becomes 0 V in a period in which no input signal is input, a leakage current is generated in the node N2. When this occurs, there arises a problem that the node N2 cannot hold the VDD-Vth level. As described above, particularly when a plurality of unit shift register circuits SR are connected and used as shown in FIG. 13, the period during which the node N2 is in a floating state is one frame period, which is a serious problem. Therefore, in the present application, in the sixth to ninth embodiments, the unit shift register circuit SR that can solve the problem is proposed.
それに対し、本実施の形態の単位シフトレジスタ回路ＳＲにおいては、一旦ノードＮ１が０Ｖ、ノードＮ２がＶＤＤ−Ｖｔｈに設定されると、次に入力端子ＩＮがＶＤＤになるまでの間、トランジスタＴ４，Ｔ７がＯＮ、トランジスタＴ１６がＯＦＦに保たれるので、ノードＮ２はフローティングになること無くＶＤＤ−Ｖｔｈのレベルに保持される。言い換えれば、トランジスタＴ３，Ｔ４，Ｔ７，Ｔ５，Ｔ１６がフリップフロップ回路のように機能し、ノードＮ１が０Ｖ、ノードＮ２がＶＤＤ−Ｖｔｈの状態をラッチされた状態になる。従って本実施の形態では、ノードＮ２のリーク電流による上記問題が生じないという利点がある。但し、入力端子ＩＮに入力信号が入力されノードＮ２が０Ｖに設定される間（図２２の時刻ｔ2〜ｔ6）には、トランジスタＴ１５，Ｔ１６を通して電源ＶＤＤからグラウンドＧＮＤへの貫通電流が流れるので、実施の形態１〜９に比較して消費電力が大きくなる。 On the other hand, in the unit shift register SR of the present embodiment, once the node N1 is set to 0V and the node N2 is set to VDD−Vth, the transistor T4 until the input terminal IN becomes VDD next time. Since T7 is kept on and the transistor T16 is kept off, the node N2 is held at the VDD-Vth level without being floated. In other words, the transistors T3, T4, T7, T5, and T16 function like a flip-flop circuit, and the state where the node N1 is 0 V and the node N2 is VDD-Vth is latched. Therefore, this embodiment has an advantage that the above problem due to the leakage current of the node N2 does not occur. However, while an input signal is input to the input terminal IN and the node N2 is set to 0 V (time t 2 to t 6 in FIG. 22), a through current from the power supply VDD to the ground GND flows through the transistors T15 and T16. As a result, the power consumption is larger than in the first to ninth embodiments.
また上で説明したように本実施の形態の単位シフトレジスタ回路ＳＲの駆動部は、ノードＮ１のレベルがＶＤＤ−Ｖｔｈになる期間（トランジスタＴ４，Ｔ７，Ｔ１７，Ｔ１８がＯＦＦの期間、本実施の形態では図２２の時刻ｔ2〜ｔ6）に、トランジスタＴ８，Ｔ１９がＯＮして、ノードＮ３，Ｎ７のそれぞれに電源ＶＤＤの電圧が印加されるよう構成されている。つまりその間は、ノードＮ１とグラウンドＧＮＤとの間に介在するトランジスタＴ４，Ｔ１７は逆バイアス状態になるので、ノードＮ１のリーク電流は低減される。 Further, as described above, the driving unit of the unit shift register circuit SR according to the present embodiment has a period during which the level of the node N1 is VDD-Vth (a period during which the transistors T4, T7, T17, and T18 are OFF). at time t 2 ~t 6) of FIG. 22 in the form, and oN transistors T8, T19 is, the voltage of the power supply VDD to each of the node N3, N7 is configured to be applied. That is, during that period, the transistors T4 and T17 interposed between the node N1 and the ground GND are in a reverse bias state, so that the leakage current of the node N1 is reduced.
従って本実施の形態によれば、充電時のノードＮ１のレベルの低下は抑制される。よって、実施の形態１と同様に、出力端子ＯＵＴがクロック信号Ｃ１のレベルの遷移に追随できなくなるという問題を回避できる。また、出力端子ＯＵＴの出力信号の立ち下がり時間（ゲート線の放電時間）が従来のゲート線駆動回路よりも短くなるので、ゲート線ＧＬの駆動動作におけるタイミングマージンを大きくとることができるようになるという効果も得られる。 Therefore, according to the present embodiment, a decrease in the level of node N1 during charging is suppressed. Therefore, similarly to the first embodiment, the problem that the output terminal OUT cannot follow the level transition of the clock signal C1 can be avoided. In addition, since the fall time of the output signal at the output terminal OUT (the discharge time of the gate line) is shorter than that of the conventional gate line driving circuit, a timing margin in the driving operation of the gate line GL can be increased. The effect is also obtained.
なお図２１においては、第３電源端子ｓ３および第８電源端子ｓ８に電源ＶＤＭを接続した構成を示したが、第１電源端子ｓ１と同じく電源ＶＤＤに接続させるようにしてもよい。その場合、必要な電源の数を少なくすることができるという利点がある。但し、ＴＦＴの種類によっては、図６の破線で示すようなＩDS−ＶGS特性を示すものがあるので、第３電源端子ｓ３および第８電源端子ｓ８のレベルをＶＤＤ程の高いレベルにすると、トランジスタＴ４，Ｔ１７のリーク電流の低減効果が小さくなる場合もあるので注意が必要である。 In FIG. 21, the configuration in which the power supply VDM is connected to the third power supply terminal s3 and the eighth power supply terminal s8 is shown, but it may be connected to the power supply VDD in the same manner as the first power supply terminal s1. In that case, there is an advantage that the number of necessary power supplies can be reduced. However, some TFTs exhibit I DS -V GS characteristics as indicated by broken lines in FIG. 6, and therefore, when the levels of the third power supply terminal s3 and the eighth power supply terminal s8 are set to a level as high as VDD. Note that the effect of reducing the leakage current of the transistors T4 and T17 may be reduced in some cases.
また、本実施の形態では、ノードＮ３に電源ＶＤＭの電圧を印加するための回路（第３電源端子ｓ３およびトランジスタＴ８）と、ノードＮ７に電源ＶＤＭの電圧を印加するための回路（第８電源端子ｓ８およびトランジスタＴ１９）とをそれぞれ個別に設けたが、図２３のようにノードＮ３とノードＮ７とを共通にすれば、それらに電源ＶＤＭの電圧を印加する回路は１つのみでよくなり、回路規模が縮小される。図２３では、トランジスタＴ８が第３電源端子ｓ３の電圧をノードＮ３，Ｎ７の両方に供給する。トランジスタＴ８がＯＮになる期間（ノードＮ１がＶＤＤ−Ｖｔｈになる期間）はトランジスタＴ４，Ｔ７，Ｔ１７，Ｔ１８は全てＯＦＦであるので、上記と同様の動作が可能である。 In the present embodiment, a circuit (third power supply terminal s3 and transistor T8) for applying the voltage of the power supply VDM to the node N3 and a circuit (eighth power supply) for applying the voltage of the power supply VDM to the node N7. The terminal s8 and the transistor T19) are individually provided, but if the node N3 and the node N7 are made common as shown in FIG. 23, only one circuit for applying the voltage of the power supply VDM to them is required. The circuit scale is reduced. In FIG. 23, the transistor T8 supplies the voltage of the third power supply terminal s3 to both the nodes N3 and N7. Since the transistors T4, T7, T17, and T18 are all OFF during the period when the transistor T8 is ON (the period when the node N1 is VDD-Vth), the same operation as described above is possible.
＜実施の形態１１＞
図２４は、実施の形態１１に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態１０では、ノードＮ３，Ｎ７に電圧ＶＤＭを印加するためのトランジスタＴ８，Ｔ１９のゲートをノードＮ１に接続させていたが、実施の形態１１ではそれらを出力端子ＯＵＴに接続させる。つまり、トランジスタＴ８，Ｔ１９は出力端子ＯＵＴのレベルがＶＤＤになるときにＯＮするように動作する。
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FIG. 24 is a circuit diagram showing a configuration of a unit shift register circuit according to the eleventh embodiment. In the tenth embodiment, the gates of the transistors T8 and T19 for applying the voltage VDM to the nodes N3 and N7 are connected to the node N1, but in the eleventh embodiment, they are connected to the output terminal OUT. That is, the transistors T8 and T19 operate so as to turn on when the level of the output terminal OUT becomes VDD.
よって、本実施の形態においては、図２２のタイミング図における時刻ｔ4〜ｔ5の間だけ、ノードＮ３，Ｎ７に電圧ＶＤＭが印加される。但し、時刻ｔ5〜ｔ6の間はノードＮ３，Ｎ７はフローティングになり、その間もＶＤＭのレベルに維持される。つまり本実施の形態では、時刻ｔ4〜ｔ6の間、トランジスタＴ４，Ｔ１７が負バイアス状態になり、ノードＮ１のリーク電流が抑制される。 Therefore, in this embodiment, only during the time t 4 ~t 5 in the timing diagram of FIG. 22, the voltage VDM is applied to the node N3, N7. However, the node N3, N7 between times t 5 ~t 6 becomes floating, are maintained at a level of VDM therebetween. That is, in this embodiment, between time t 4 ~t 6, transistors T4, T17 is negative bias state, the leakage current of the node N1 is suppressed.
従って、本実施の形態によれば、上記の実施の形態２の効果が得られる。即ち、実施の形態１とほぼ同程度にノードＮ１のリーク電流を抑制する効果が得られる。また、実施の形態１０よりもノードＮ１に接続されるトランジスタの数が少なくなるので、当該ノードＮ１の寄生容量が低減し、第１クロック端子Ａのクロック信号によるノードＮ１の昇圧がより効率的に成されるという効果が得られる。 Therefore, according to the present embodiment, the effect of the second embodiment can be obtained. That is, the effect of suppressing the leakage current of the node N1 can be obtained to the same extent as in the first embodiment. Further, since the number of transistors connected to the node N1 is smaller than that in the tenth embodiment, the parasitic capacitance of the node N1 is reduced, and the boosting of the node N1 by the clock signal at the first clock terminal A is more efficiently performed. The effect of being achieved is obtained.
また図示は省略するが、本実施の形態においても、ノードＮ３とノードＮ７とを共通にしてもよい。その場合、ノードＮ３，Ｎ７に電源ＶＤＭの電圧を印加する回路は１つのみでよくなり、回路規模を縮小することができる。 Although illustration is omitted, also in the present embodiment, the node N3 and the node N7 may be shared. In that case, only one circuit applies the voltage of the power supply VDM to the nodes N3 and N7, and the circuit scale can be reduced.
＜実施の形態１２＞
図２５は、実施の形態１０に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態では、実施の形態１０の単位シフトレジスタ回路ＳＲに実施の形態３の技術を適用する。即ち、本実施の形態に係る単位シフトレジスタ回路ＳＲは、図２１の回路のトランジスタＴ１のゲート（ノードＮ４）とノードＮ１との接続が、トランジスタＴ９を介して成されるよう構成したものである。トランジスタＴ９のゲートが接続する第４電源端子ｓ４は、第１電源端子ｓ１および第２電源端子ｓ２と同様に、電源ＶＤＤに接続している。
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FIG. 25 is a circuit diagram showing a configuration of a unit shift register circuit according to the tenth embodiment. In the present embodiment, the technique of the third embodiment is applied to the unit shift register circuit SR of the tenth embodiment. That is, the unit shift register SR according to the present embodiment is configured such that the connection between the gate (node N4) of the transistor T1 and the node N1 in the circuit of FIG. 21 is made through the transistor T9. . The fourth power supply terminal s4 to which the gate of the transistor T9 is connected is connected to the power supply VDD similarly to the first power supply terminal s1 and the second power supply terminal s2.
この単位シフトレジスタ回路ＳＲでは、トランジスタＴ１のゲート（ノードＮ４）が、２×ＶＤＤ−Ｖｔｈのレベルに昇圧される期間（図２２の時刻ｔ4〜ｔ5）においても、ノードＮ１はトランジスタＴ９のソースフォロワ動作によって定まる電圧レベルに設定される。図２５においては、トランジスタＴ９のゲート電圧レベルはＶＤＤであるので、ノードＮ１はＶＤＤ−Ｖｔｈから変化しない。従って、時刻ｔ4〜ｔ5の期間におけるトランジスタＴ４のドレイン・ソース間電圧（ノードＮ１，Ｎ３間電圧）およびトランジスタＴ１７のドレイン・ソース間電圧（ノードＮ１，Ｎ７間電圧）は、実施の形態１０に比較して小さくなり、当該期間におけるトランジスタＴ４のリーク電流がさらに小さくなるという効果が得られる。
In the unit shift register SR, the gate of the transistor T1 (node N4) is also in the period that is boosted to a level of 2 × VDD-Vth (time t 4 ~t 5 in FIG. 22), the node N1 of the transistor T9 The voltage level is determined by the source follower operation. In FIG. 25, since the gate voltage level of the transistor T9 is VDD, the node N1 does not change from VDD-Vth. Therefore, the drain-source voltage (node N1, N3 between voltage) and the drain-source voltage (the voltage between the nodes N1, N7) transistor T17 of the transistor T4 in a period of time t 4 ~t 5 is an
なお、本実施の形態においては、トランジスタＴ９のゲートすなわち第４電源端子ｓ４を、第１電源端子ｓ１および第２電源端子ｓ２と同様に電源ＶＤＤに接続させたが、トランジスタＴ９のソースフォロア動作により、ノードＮ１のレベルをノードＮ３，Ｎ７のレベル（ＶＤＭ）に近い値に設定できるものであれば他の電源であってもよく、その場合も上記と同様の効果を得ることができる。 In the present embodiment, the gate of the transistor T9, that is, the fourth power supply terminal s4 is connected to the power supply VDD similarly to the first power supply terminal s1 and the second power supply terminal s2, but the source follower operation of the transistor T9. As long as the level of the node N1 can be set to a value close to the level (VDM) of the nodes N3 and N7, another power source may be used. In this case, the same effect as described above can be obtained.
＜実施の形態１３＞
図２６は、実施の形態１３に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態は、実施の形態１１と実施の形態１２とを組み合わせたものである。即ち、トランジスタＴ８，Ｔ１９のゲートを出力端子ＯＵＴに接続させ、且つ、トランジスタＴ１のゲートとノードＮ１との間に、ゲートが第４電源端子ｓ４に接続するトランジスタＴ９を設けている。本実施の形態においても、第４電源端子ｓ４は電源ＶＤＤに接続させている。
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FIG. 26 is a circuit diagram showing a configuration of a unit shift register circuit according to the thirteenth embodiment. The present embodiment is a combination of the eleventh embodiment and the twelfth embodiment. In other words, the transistors T8 and T19 have their gates connected to the output terminal OUT, and the transistor T9 whose gate is connected to the fourth power supply terminal s4 is provided between the gate of the transistor T1 and the node N1. Also in the present embodiment, the fourth power supply terminal s4 is connected to the power supply VDD.
上記の実施の形態１２では、図２５に示したようにノードＮ１にはトランジスタが７つ接続することになるため、当該ノードＮ１の寄生容量の増加が懸念される。しかし本実施の形態おいては、実施の形態１１の適用によりトランジスタＴ８，Ｔ１９がノードＮ１に接続しないので、その問題は抑制される。また、実施の形態１２と同様に、ノードＮ４が２×ＶＤＤ−Ｖｔｈに昇圧されたときでも、ノードＮ１はＶＤＤ−Ｖｔｈを維持するので、そのときのトランジスタＴ４，Ｔ１９のドレイン・ソース間電圧は小さくなりリーク電流を抑制できるという効果が得られる。 In the twelfth embodiment, since seven transistors are connected to the node N1 as shown in FIG. 25, there is a concern about an increase in parasitic capacitance of the node N1. However, in the present embodiment, the problem is suppressed because the transistors T8 and T19 are not connected to the node N1 by applying the eleventh embodiment. Similarly to the twelfth embodiment, even when the node N4 is boosted to 2 × VDD−Vth, the node N1 maintains VDD−Vth. Therefore, the drain-source voltage of the transistors T4 and T19 at that time is The effect of reducing the leakage current can be obtained.
＜実施の形態１４＞
図２７は、実施の形態１４に係る単位シフトレジスタ回路の構成を示す回路図である。当該単位シフトレジスタ回路の構成は、実施の形態１３（図２６）の回路に実施の形態５を適用し、第３電源端子ｓ３および第８電源端子ｓ８に、第１電源端子ｓ１および第４電源端子ｓ４と同様に電源ＶＤＤを接続させる。
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FIG. 27 is a circuit diagram showing a configuration of a unit shift register circuit according to the fourteenth embodiment. As the configuration of the unit shift register circuit, the fifth embodiment is applied to the circuit of the thirteenth embodiment (FIG. 26), and the first power supply terminal s1 and the fourth power supply are connected to the third power supply terminal s3 and the eighth power supply terminal s8. Similarly to the terminal s4, the power supply VDD is connected.
トランジスタＴ９のゲートが接続する第４電源端子ｓ４には電源ＶＤＤが接続しているので、実施の形態１３と同様に、ノードＮ４が２×ＶＤＤ−Ｖｔｈに昇圧されたときでも、ノードＮ１はＶＤＤ−Ｖｔｈを維持する。また第３電源端子ｓ３および第８電源端子ｓ８には電源ＶＤＤが接続しているので、そのときのノードＮ３のレベルもＶＤＤ−Ｖｔｈとなる。つまり、トランジスタＴ４およびトランジスタＴ１７のドレイン・ソース間電圧は共にほぼ０Ｖになり、当該トランジスタＴ４，Ｔ１７のドレイン・ソース間にリーク電流は流れない。よって結果的に、ノードＮ４すなわちトランジスタＴ１のゲート電圧レベルの低下を抑制できるという効果が得られる。 Since the power supply VDD is connected to the fourth power supply terminal s4 to which the gate of the transistor T9 is connected, even when the node N4 is boosted to 2 × VDD−Vth as in the thirteenth embodiment, the node N1 remains at VDD. -Vth is maintained. Further, since the power supply VDD is connected to the third power supply terminal s3 and the eighth power supply terminal s8, the level of the node N3 at that time is also VDD−Vth. That is, the drain-source voltages of the transistors T4 and T17 are both approximately 0 V, and no leak current flows between the drains and sources of the transistors T4 and T17. Therefore, as a result, an effect is obtained that a decrease in the gate voltage level of the node N4, that is, the transistor T1, can be suppressed.
なお、本実施の形態においては、電源の個数の増加を避け、第３電源端子ｓ３、第４電源端子ｓ４並びに第８電源端子ｓ８に電源ＶＤＤを接続させたが、ノードＮ１の昇圧時にノードＮ１，Ｎ４，Ｎ７のレベルをほぼ同じ値に設定できるものであれば他の電源であってもよい。 In this embodiment, the power supply VDD is connected to the third power supply terminal s3, the fourth power supply terminal s4, and the eighth power supply terminal s8 while avoiding an increase in the number of power supplies, but the node N1 is increased when the node N1 is boosted. , N4, and N7 may be other power sources as long as they can be set to substantially the same value.
＜実施の形態１５＞
例えば実施の形態１の単位シフトレジスタ回路ＳＲでは、図３に示したように、第３電源端子ｓ３に接続する電源ＶＤＭおよびトランジスタＴ７，Ｔ８を用いて、トランジスタＴ４を負バイアス状態にすることで、ノードＮ１のリーク電流を抑制する構成を示した。本実施の形態ではそれらを用いることなく、トランジスタＴ４を負バイアス状態にすることが可能な単位シフトレジスタ回路ＳＲを提案する。
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For example, in the unit shift register SR of the first embodiment, as shown in FIG. 3, by using the power supply VDM connected to the third power supply terminal s3 and the transistors T7 and T8, the transistor T4 is brought into a negative bias state. The configuration for suppressing the leakage current of the node N1 is shown. This embodiment proposes a unit shift register circuit SR that can put the transistor T4 in a negative bias state without using them.
図２８は、実施の形態１５に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態では、トランジスタＴ４のソースであるノードＮ３を出力端子ＯＵＴに接続させる。上述の通り、この回路においては、図３に示した第３電源端子ｓ３（電源ＶＤＭ）およびトランジスタＴ７，Ｔ８は不要である。 FIG. 28 is a circuit diagram showing a configuration of a unit shift register circuit according to the fifteenth embodiment. In this embodiment, the node N3 that is the source of the transistor T4 is connected to the output terminal OUT. As described above, this circuit does not require the third power supply terminal s3 (power supply VDM) and the transistors T7 and T8 shown in FIG.
図３から分かるように、トランジスタＴ２およびトランジスタＴ７は、共にソースがグラウンドＧＮＤに接続し、ゲートがノードＮ２に接続しているので、両者はほぼ同じタイミングでＯＮ／ＯＦＦが切替わるよう動作する。従って、図２８のように、ノードＮ３とグラウンドＧＮＤとの間に（トランジスタＴ７に代えて）トランジスタＴ２を接続させても、図３の回路と同様の通常動作を行うことが可能である。 As can be seen from FIG. 3, since both the transistor T2 and the transistor T7 have their sources connected to the ground GND and their gates connected to the node N2, both operate so as to be switched ON / OFF at substantially the same timing. Therefore, even if the transistor T2 is connected between the node N3 and the ground GND (in place of the transistor T7) as shown in FIG. 28, the normal operation similar to the circuit of FIG. 3 can be performed.
但し、図２８の単位シフトレジスタ回路ＳＲでは、ノードＮ３が出力端子ＯＵＴに接続しているので、出力端子ＯＵＴのレベルがＶＤＤのときにノードＮ３のレベルもＶＤＤになる。即ち本実施の形態では、図４のタイミング図の時刻ｔ4〜ｔ5の期間にノードＮ３のレベルがＶＤＤになるように動作する。従って、当該期間はトランジスタＴ４が負バイアス状態になり、ノードＮ１のリーク電流が抑制される。 However, in the unit shift register circuit SR of FIG. 28, since the node N3 is connected to the output terminal OUT, the level of the node N3 is also VDD when the level of the output terminal OUT is VDD. That is, in this embodiment, the level of the period to the node N3 at time t 4 ~t 5 of the timing diagram of FIG. 4 operates so as to VDD. Therefore, during this period, the transistor T4 is in a negative bias state, and the leakage current of the node N1 is suppressed.
図４のタイミング図を参照し、ノードＮ１のリーク電流を防ぐべき期間は、ノードＮ１が充電された状態でトランジスタＴ３がＯＦＦになる時刻ｔ4から第１クロック端子Ａのクロック信号Ｃ１が立ち下がる時刻ｔ5までの期間であるが、当該リーク電流は、特にノードＮ１のレベルが２×ＶＤＤ−Ｖｔｈにまで上昇する時刻ｔ4〜ｔ5の間に生じやすい。従って、本実施の形態のように時刻ｔ4〜ｔ5の間だけトランジスタＴ４が負バイアス状態になる構成であっても、実施の形態１とほぼ同程度にノードＮ１のリーク電流を抑制する効果が得られる。
Referring to the timing diagram of FIG. 4, period should prevent the leakage current of the node N1, the clock signal C1 of the first clock terminal A from the time t 4 when the transistor T3 is turned OFF falls in a state where the node N1 is charged is a period between time t 5, the leakage current is likely to occur between times t 4 ~t 5 particularly increased to
また本実施の形態では、実施の形態１と比較して、必要なトランジスタおよび電源の数を少なくできるので、回路規模を縮小化できる。また、ノードＮ１に接続されるトランジスタの数も少なくなるので、当該ノードＮ１の寄生容量が低減し、第１クロック端子Ａのクロック信号によるノードＮ１の昇圧がより効率的に成されるという効果も得られる。 Further, in this embodiment, the number of necessary transistors and power supplies can be reduced as compared with the first embodiment, so that the circuit scale can be reduced. In addition, since the number of transistors connected to the node N1 is reduced, the parasitic capacitance of the node N1 is reduced, and the boosting of the node N1 by the clock signal of the first clock terminal A is more efficiently achieved. can get.
＜実施の形態１６＞
図２９は、本発明の実施の形態１６に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態では、実施の形態１０の単位シフトレジスタ回路ＳＲに実施の形態１５の技術を適用する。
<Embodiment 16>
FIG. 29 is a circuit diagram showing a configuration of a unit shift register circuit according to Embodiment 16 of the present invention. In the present embodiment, the technique of the fifteenth embodiment is applied to the unit shift register circuit SR of the tenth embodiment.
本実施の形態では、ノードＮ３（トランジスタＴ４のソース）およびノードＮ７（トランジスタＴ１７，Ｔ１８間の接続ノード）を共に出力端子ＯＵＴに接続させる。本実施の形態においては、図２１に示した第３電源端子ｓ３および第８電源端子ｓ８（電源ＶＤＭ）、トランジスタＴ７，Ｔ８，Ｔ１９は不要である。 In the present embodiment, the node N3 (source of the transistor T4) and the node N7 (connection node between the transistors T17 and T18) are both connected to the output terminal OUT. In the present embodiment, the third power supply terminal s3 and the eighth power supply terminal s8 (power supply VDM) and the transistors T7, T8, and T19 shown in FIG. 21 are unnecessary.
ノードＮ３とグラウンドＧＮＤとの間に（トランジスタＴ７に代えて）トランジスタＴ２を接続させても、動作上の問題が無いことは実施の形態１５で説明したとおりである。 As described in the fifteenth embodiment, there is no problem in operation even if the transistor T2 is connected between the node N3 and the ground GND (in place of the transistor T7).
一方、図２２に示した単位シフトレジスタ回路ＳＲの通常動作におけるトランジスタＴ２，Ｔ１７，Ｔ１８の振る舞いに着目すると、トランジスタＴ１７，Ｔ１８がＯＮするときにはトランジスタＴ２もＯＮになり、且つ、トランジスタＴ２がＯＦＦして出力端子ＯＵＴのレベルがＶＤＤになるときにはトランジスタＴ１７，Ｔ１８はＯＦＦしているため、ノードＮ１７を出力端子ＯＵＴに接続させても動作上の問題は生じない。 On the other hand, paying attention to the behavior of the transistors T2, T17, and T18 in the normal operation of the unit shift register SR shown in FIG. 22, when the transistors T17 and T18 are turned on, the transistor T2 is also turned on, and the transistor T2 is turned off. Thus, when the level of the output terminal OUT becomes VDD, the transistors T17 and T18 are OFF. Therefore, even if the node N17 is connected to the output terminal OUT, no operational problem occurs.
なお、当該通常動作では、第２クロック端子Ｂのクロック信号に基づいてノードＮ１を０Ｖに設定する必要があるため、トランジスタＴ１８を省略することはできない。ノードＮ１とグラウンドＧＮＤ間にはトランジスタＴ２も接続してはいるが、実施の形態１０で説明したように当該トランジスタＴ２は、ノードＮ１のレベルが下がりトランジスタＴ１６がＯＮして、ノードＮ２のレベルが上昇することによりはじめてＯＮするので、実質的にトランジスタＴ２を通してノードＮ１を放電させることはできないからである。 In the normal operation, the node T1 needs to be set to 0 V based on the clock signal at the second clock terminal B, and thus the transistor T18 cannot be omitted. Although the transistor T2 is also connected between the node N1 and the ground GND, as described in the tenth embodiment, the level of the node T1 is lowered and the transistor T16 is turned on, and the level of the node N2 is reduced. This is because the node N1 cannot be discharged substantially through the transistor T2 because it is turned ON only when it rises.
図２９の単位シフトレジスタ回路ＳＲでは、ノードＮ３，Ｎ７が出力端子ＯＵＴに接続しているので、出力端子ＯＵＴのレベルがＶＤＤのときにノードＮ３，Ｎ７のレベルもＶＤＤになる。即ち本実施の形態では、図４のタイミング図の時刻ｔ4〜ｔ5の期間にノードＮ３，Ｎ７のレベルがＶＤＤになるように動作する。従って、当該期間はトランジスタＴ４，Ｔ１７が負バイアス状態になり、ノードＮ１のリーク電流が抑制される。 In the unit shift register SR of FIG. 29, since the nodes N3 and N7 are connected to the output terminal OUT, when the level of the output terminal OUT is VDD, the levels of the nodes N3 and N7 are also VDD. That is, in this embodiment, the level of the period to the node N3, N7 time t 4 ~t 5 of the timing diagram of FIG. 4 operates so as to VDD. Accordingly, the transistors T4 and T17 are in a negative bias state during this period, and the leakage current of the node N1 is suppressed.
図２２のタイミング図を参照し、ノードＮ１のリーク電流を防ぐべき期間は、ノードＮ１が充電された状態でトランジスタＴ３がＯＦＦになる時刻ｔ4から第１クロック端子Ａのクロック信号Ｃ１が立ち下がる時刻ｔ5までの期間であるが、当該リーク電流は、特にノードＮ１のレベルが２×ＶＤＤ−Ｖｔｈにまで上昇する時刻ｔ4〜ｔ5間に生じやすい。従って、本実施の形態のように時刻ｔ4〜ｔ5の間だけトランジスタＴ４，Ｔ１７が負バイアス状態になる構成であっても、実施の形態１５とほぼ同程度にノードＮ１のリーク電流を抑制する効果が得られる。 Referring to the timing diagram of FIG. 22, the period should prevent the leakage current of the node N1, the clock signal C1 of the first clock terminal A from the time t 4 when the transistor T3 is turned OFF falls in a state where the node N1 is charged Although it is a period up to time t 5 , the leak current is likely to occur particularly between time t 4 and time t 5 when the level of the node N1 rises to 2 × VDD−Vth. Accordingly, even in a configuration in which only the transistor T4, T17 between times t 4 ~t 5 as in this embodiment is negative biased state, the leakage current of the node N1 at almost the same extent as the fifteenth embodiment inhibition Effect is obtained.
また本実施の形態では、実施の形態１０と比較して、必要なトランジスタおよび電源の数を少なくできるので、回路規模を縮小化できる。また、ノードＮ１に接続されるトランジスタの数も少なくなるので、当該ノードＮ１の寄生容量が低減し、第１クロック端子Ａのクロック信号によるノードＮ１の昇圧がより効率的に成されるという効果も得られる。 Further, in this embodiment, since the number of necessary transistors and power supplies can be reduced as compared with the tenth embodiment, the circuit scale can be reduced. In addition, since the number of transistors connected to the node N1 is reduced, the parasitic capacitance of the node N1 is reduced, and the boosting of the node N1 by the clock signal of the first clock terminal A is more efficiently achieved. can get.
＜実施の形態１７＞
表示装置においては、例えばゲート線ＧＬとデータ線ＤＬとの間の寄生容量による結合によるデータ線ＤＬからのノイズなどが、ゲート線ＧＬの非選択時の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴに加わる可能性がある。
<Embodiment 17>
In the display device, for example, noise from the data line DL due to coupling due to parasitic capacitance between the gate line GL and the data line DL is applied to the output terminal OUT of the unit shift register circuit SR when the gate line GL is not selected. there is a possibility.
例えば実施の形態１５の単位シフトレジスタ回路ＳＲ（図２８）において、ゲート線ＧＬの非選択時にはノードＮ２のレベルはＶＤＤ−Ｖｔｈであるので、トランジスタＴ４はＯＮしている。そのとき出力端子ＯＵＴにゲート線ＧＬからのノイズが加わると、当該ノイズはトランジスタＴ４を通してノードＮ１に伝達される。それによりトランジスタＴ１がＯＮしてしまうと、非選択時にも関わらず対応するゲート線ＧＬが活性化され、表示が正常に行われなくなるという誤動作の問題が懸念される。 For example, in the unit shift register SR (FIG. 28) of the fifteenth embodiment, when the gate line GL is not selected, the level of the node N2 is VDD-Vth, so that the transistor T4 is ON. At that time, when noise from the gate line GL is applied to the output terminal OUT, the noise is transmitted to the node N1 through the transistor T4. As a result, when the transistor T1 is turned on, the corresponding gate line GL is activated despite the non-selection, and there is a concern about a malfunction that the display is not normally performed.
図３０は、実施の形態１７に係る単位シフトレジスタ回路の構成を示す回路図である。同図の如く、当該単位シフトレジスタ回路においては、ノードＮ３は出力端子ＯＵＴに接続しない。 FIG. 30 is a circuit diagram showing a configuration of a unit shift register circuit according to the seventeenth embodiment. As shown in the figure, in the unit shift register circuit, the node N3 is not connected to the output terminal OUT.
ノードＮ３と第１クロック端子Ａとの間にトランジスタＴ２１が接続し、ノードＮ３とグラウンドＧＮＤ（基準電圧端子）との間にトランジスタＴ２２が接続する。即ち、トランジスタＴ２１，Ｔ２２の組とトランジスタＴ１，Ｔ２の組とは互いに並列接続している。当該トランジスタＴ２１のゲートは、トランジスタＴ１のゲートと同じくノードＮ１に接続し、当該トランジスタＴ２２のゲートはトランジスタＴ２と同じくノードＮ２に接続する。それらを除いては、図２８と同様の構成である。 The transistor T21 is connected between the node N3 and the first clock terminal A, and the transistor T22 is connected between the node N3 and the ground GND (reference voltage terminal). That is, the set of transistors T21 and T22 and the set of transistors T1 and T2 are connected in parallel to each other. The gate of the transistor T21 is connected to the node N1 like the gate of the transistor T1, and the gate of the transistor T22 is connected to the node N2 like the transistor T2. Except for these, the configuration is the same as in FIG.
トランジスタＴ２１，Ｔ２２は、それぞれトランジスタＴ１，Ｔ２と同じ動作を行うため、ノードＮ３のレベルと出力端子ＯＵＴのレベルとは全く同じように遷移する。結果として、この図３０の単位シフトレジスタ回路ＳＲは、実施の形態１５の単位シフトレジスタ回路と同じ動作を行うこととなる。即ち本実施の形態においても、図４のタイミング図の時刻ｔ4〜ｔ5の期間にトランジスタＴ４が負バイアス状態になり、ノードＮ１のリーク電流が抑制される。 Since the transistors T21 and T22 perform the same operation as the transistors T1 and T2, respectively, the level of the node N3 and the level of the output terminal OUT change in exactly the same way. As a result, the unit shift register circuit SR of FIG. 30 performs the same operation as the unit shift register circuit of the fifteenth embodiment. That also in this embodiment, the transistor T4 becomes negative bias state during the time period from t 4 ~t 5 of the timing diagram of FIG. 4, the leakage current of the node N1 is suppressed.
但し本実施の形態においては、実施の形態１５と異なり出力端子ＯＵＴとノードＮ３との間は分離されている。従って、出力端子ＯＵＴにゲート線ＧＬからのノイズが加わっても、それがノードＮ１に伝達されることが防止され、上記の誤動作の問題を回避することができる。 However, in the present embodiment, unlike the fifteenth embodiment, the output terminal OUT and the node N3 are separated. Therefore, even if noise from the gate line GL is added to the output terminal OUT, it is prevented from being transmitted to the node N1, and the above malfunction problem can be avoided.
＜実施の形態１８＞
本実施の形態では、実施の形態１６の単位シフトレジスタ回路ＳＲ（図２９）に実施の形態１７の技術を適用する。
<Embodiment 18>
In the present embodiment, the technique of the seventeenth embodiment is applied to the unit shift register circuit SR (FIG. 29) of the sixteenth embodiment.
図３１は、実施の形態１８に係る単位シフトレジスタ回路の構成を示す回路図である。同図の如く、当該単位シフトレジスタ回路においては、ノードＮ３と出力端子ＯＵＴとは接続しない。 FIG. 31 is a circuit diagram showing a configuration of a unit shift register circuit according to the eighteenth embodiment. As shown in the figure, in the unit shift register circuit, the node N3 and the output terminal OUT are not connected.
実施の形態１７と同様に、ノードＮ３と第１クロック端子Ａとの間に、ゲートがノードＮ１に接続するトランジスタＴ２１が接続し、ノードＮ３とグラウンドＧＮＤ（基準電圧端子）との間に、ゲートがノードＮ２に接続するトランジスタＴ２２が接続する。それらを除いては、図２９と同様の構成である。 As in the seventeenth embodiment, a transistor T21 having a gate connected to the node N1 is connected between the node N3 and the first clock terminal A, and a gate is connected between the node N3 and the ground GND (reference voltage terminal). Is connected to the transistor T22 connected to the node N2. Except for these, the configuration is the same as in FIG.
トランジスタＴ２１，Ｔ２２は、それぞれトランジスタＴ１，Ｔ２と同じ動作を行うため、ノードＮ３のレベルと出力端子ＯＵＴのレベルとは全く同じように遷移する。結果として、この図３１の単位シフトレジスタ回路ＳＲは、実施の形態１６の単位シフトレジスタ回路と同じ動作を行うこととなる。即ち本実施の形態においても、図４のタイミング図の時刻ｔ4〜ｔ5の期間にトランジスタＴ４，Ｔ１７が負バイアス状態になり、ノードＮ１のリーク電流が抑制される。 Since the transistors T21 and T22 perform the same operation as the transistors T1 and T2, respectively, the level of the node N3 and the level of the output terminal OUT change in exactly the same way. As a result, the unit shift register circuit SR of FIG. 31 performs the same operation as the unit shift register circuit of the sixteenth embodiment. That also in this embodiment, the transistors T4, T17 to the period of time t 4 ~t 5 of the timing diagram of FIG. 4 is a negative bias state, the leakage current of the node N1 is suppressed.
但し本実施の形態においては、実施の形態１６と異なり出力端子ＯＵＴとノードＮ３との間は分離されているので、出力端子ＯＵＴにゲート線ＧＬからのノイズが加わることによる上記の誤動作の問題を回避することができる。 However, in the present embodiment, unlike the sixteenth embodiment, the output terminal OUT and the node N3 are separated from each other. Therefore, the problem of the malfunction due to the noise from the gate line GL being applied to the output terminal OUT is eliminated. It can be avoided.
３０ ゲート線駆動回路、ＳＲ 単位シフトレジスタ回路、ＧＬ ゲート線、Ｔ１〜Ｔ２１ トランジスタ、Ｎ１〜Ｎ７ ノード、Ａ 第１クロック端子、Ｂ 第２クロック端子、ＩＮ 入力端子、ＯＵＴ 出力端子、ＧＮＤ グラウンド、ＶＤＤ，ＶＤＭ 電源、ｓ１〜ｓ８ 電源端子、ＣＢ 容量素子。 30 gate line drive circuit, SR unit shift register circuit, GL gate line, T1 to T21 transistors, N1 to N7 nodes, A first clock terminal, B second clock terminal, IN input terminal, OUT output terminal, GND ground, VDD , VDM power supply, s1-s8 power supply terminal, CB capacitive element.
Claims (3)
互いに位相の異なる第１および第２クロック信号がそれぞれ入力される第１および第２クロック端子と、
第１、第２および第３電圧がそれぞれ供給される第１、第２および第３電圧端子と、
前記出力端子と前記第１クロック端子との間に接続する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードと、
前記第２トランジスタの制御電極が接続する第２ノードと、
前記第２クロック信号に同期して前記第１ノードに前記第１電圧を供給すると共に前記第２ノードに前記第３電圧に対応する電圧を供給し、且つ、前記入力端子の入力信号に基づいて前記第１ノードに前記第２電圧に対応する電圧を供給すると共に前記第２ノードに前記第１電圧を供給する駆動部とを備えるシフトレジスタ回路であって、
前記駆動部は、
前記第２トランジスタが導通状態になる期間内において、前記第１クロック信号に同期して、前記第２トランジスタの導通状態が維持されるレベルに前記第２ノードを充電する補償回路を備える
ことを特徴とするシフトレジスタ回路。 Input and output terminals;
First and second clock terminals to which first and second clock signals having different phases are respectively input;
First, second and third voltage terminals to which the first, second and third voltages are respectively supplied;
A first transistor connected between the output terminal and the first clock terminal;
A second transistor for discharging the output terminal;
A first node to which a control electrode of the first transistor is connected;
A second node to which the control electrode of the second transistor is connected;
The first voltage is supplied to the first node in synchronization with the second clock signal, the voltage corresponding to the third voltage is supplied to the second node, and based on the input signal of the input terminal A shift register circuit including a driving unit that supplies a voltage corresponding to the second voltage to the first node and supplies the first voltage to the second node;
The drive unit is
A compensation circuit for charging the second node to a level at which the conduction state of the second transistor is maintained in synchronization with the first clock signal within a period in which the second transistor is in the conduction state. A shift register circuit.
前記補償回路は、
所定の第４および第５電圧がそれぞれ供給される第４および第５電圧端子と、
前記第２ノードと前記第４電圧端子との間に接続する第３トランジスタと、
前記第３トランジスタの制御電極と前記第２ノードとの間に接続し、制御電極が前記第５電圧端子に接続した第４トランジスタと、
前記第３トランジスタの制御電極と前記第１クロック端子との間に接続する容量素子とを含む
ことを特徴とするシフトレジスタ回路。 The shift register circuit according to claim 1,
The compensation circuit includes:
Fourth and fifth voltage terminals to which predetermined fourth and fifth voltages are respectively supplied;
A third transistor connected between the second node and the fourth voltage terminal;
A fourth transistor connected between the control electrode of the third transistor and the second node, the control electrode being connected to the fifth voltage terminal;
A shift register circuit comprising: a capacitor connected between a control electrode of the third transistor and the first clock terminal.
前記容量素子は、ＭＯＳ（Metal-Oxide Semiconductor）容量素子である
ことを特徴とするシフトレジスタ回路。 A shift register circuit according to claim 2,
2. The shift register circuit according to claim 1, wherein the capacitive element is a MOS (Metal-Oxide Semiconductor) capacitive element.
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