JP2011072075A - Power semiconductor drive - Google Patents
Power semiconductor drive Download PDFInfo
- Publication number
- JP2011072075A JP2011072075A JP2009219062A JP2009219062A JP2011072075A JP 2011072075 A JP2011072075 A JP 2011072075A JP 2009219062 A JP2009219062 A JP 2009219062A JP 2009219062 A JP2009219062 A JP 2009219062A JP 2011072075 A JP2011072075 A JP 2011072075A
- Authority
- JP
- Japan
- Prior art keywords
- power semiconductor
- drive
- circuit
- semiconductor element
- pwm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、インバータやコンバータを構成する電力用半導体を駆動する電力用半導体駆動装置に関する。 The present invention relates to a power semiconductor drive device for driving a power semiconductor constituting an inverter or a converter.
ＩＧＢＴなどの電力用半導体素子を上アーム及び下アームとして直列接続し、交互にオンとなるように駆動するインバータにおいて、上下アームが同時にオンして短絡電流が流れることを防止するため、上下アームの素子が同時にオフとなる時間であるデッドタイムを設けている。 In an inverter in which power semiconductor elements such as IGBTs are connected in series as an upper arm and a lower arm and are driven so as to be alternately turned on, the upper and lower arms are simultaneously turned on to prevent short circuit current from flowing. A dead time which is a time when the elements are simultaneously turned off is provided.
このデッドタイムは、電力用半導体素子やその駆動回路の遅延時間等を考慮して、電力用半導体素子入力部でのデッドタイムが下記の式（１）を満たすようスイッチング信号を出力する制御部により予め設定される。 This dead time is determined by a control unit that outputs a switching signal so that the dead time at the power semiconductor element input unit satisfies the following formula (1) in consideration of the delay time of the power semiconductor element and its drive circuit. It is set in advance.
Ｔdead' ＝Ｔdead＋Ｔd-on−Ｔd-off ＞ ０ …（１）
Ｔdead ：制御部にて生成されるデッドタイム
Ｔdead' ：電力用半導体素子入力部でのデッドタイム
Ｔd-on ：オン遅延時間
Ｔd-off ：オフ遅延時間
（Ｔd-on,Ｔd-offには、信号の上昇時間Ｔr や下降時間Ｔf を含む）
また従来のインバータにおいて、電力用半導体を駆動するためのＰＷＭ信号は、高電圧部から低電圧部へのノイズを防止したり安全性を確保するために、フォトカプラを介して駆動回路に供給される。
Tdead '= Tdead + Td-on-Td-off> 0 (1)
Tdead: Dead time generated by the control unit Tdead ': Dead time at the power semiconductor element input unit Td-on: On delay time Td-off: Off delay time (Td-on, Td-off includes a signal Including rise time Tr and fall time Tf)
In the conventional inverter, the PWM signal for driving the power semiconductor is supplied to the drive circuit via the photocoupler in order to prevent noise from the high voltage part to the low voltage part and to ensure safety. The
フォトカプラは、入力電流により発光ダイオードが発光し、この光をフォトトランジスタで出力電流に変換している。しかしフォトトランジスタのベースキャリアのライフタイムの影響と、コレクタからベースへ負帰還がかかるミラー積分効果により、フォトトランジスタがオフからオンに変化するために要するオン遅延時間よりも、オンからオフに変化するために要するオフ遅延時間の方が大幅に長くなる（非特許文献１）。 In the photocoupler, a light emitting diode emits light by an input current, and this light is converted into an output current by a phototransistor. However, because of the influence of the lifetime of the base carrier of the phototransistor and the Miller integration effect that negative feedback from the collector to the base changes from the on delay time required for the phototransistor to change from off to on, it changes from on to off. The off-delay time required for is significantly longer (Non-patent Document 1).
従って、フォトトランジスタ分の遅延時間がＴd-on−Ｔd-off ＜０であるため、式（１）において、Ｔdead' として正の値を確保するためには、デッドタイムＴdeadとして大きな値を設ける必要があった。 Accordingly, since the delay time for the phototransistor is Td-on-Td-off <0, in order to secure a positive value as Tdead 'in the equation (1), it is necessary to provide a large value as the dead time Tdead. was there.
この問題に対して、特許文献１に記載の技術では、インバータの駆動回路において、駆動信号の立ち上がり時間または立下り時間に遅延を与える位相調整回路を設けている。これにより、駆動回路全体としての立ち上がり遅延時間と立下り遅延時間を等しくすることで、インバータ回路の駆動に必要なデッドタイムを低減し、インバータの出力特性向上を図っている。 To solve this problem, the technique described in Patent Document 1 includes a phase adjustment circuit that delays the rise time or fall time of the drive signal in the drive circuit of the inverter. Thus, the dead time required for driving the inverter circuit is reduced by making the rise delay time and the fall delay time as the whole drive circuit equal, thereby improving the output characteristics of the inverter.
しかしながら上記従来の駆動回路は、駆動信号の立ち上がりまたは立ち下がりに遅延時間を付加する位相調整回路を新たに設けることにより、駆動回路全体としての立ち上がり遅延時間と立ち下がり遅延時間を合わせるという構成になっていたため、駆動回路を構成する部品点数が増大し、それに伴いインバータのサイズ・コストの増大を招くという問題点があった。 However, the conventional driving circuit has a configuration in which the rising delay time and the falling delay time of the entire driving circuit are matched by newly providing a phase adjustment circuit that adds a delay time to the rising or falling edge of the driving signal. Therefore, there is a problem that the number of parts constituting the drive circuit is increased, and accordingly, the size and cost of the inverter are increased.
上記課題を解決するために本発明は、上側アームの電力用半導体素子及び下側アームの電力用半導体素子を駆動するそれぞれの駆動パルス信号をそれぞれ電圧指令値に基づいて生成するＰＷＭ制御部と、上側アームの電力用半導体素子及び下側アームの電力用半導体素子を駆動する駆動回路と、前記駆動パルス信号を電気的に絶縁してＰＷＭ制御部から駆動回路に伝える絶縁伝達回路と、を備えた電力用半導体駆動装置において、前記絶縁伝達回路による上側アーム用駆動パルス信号の伝達極性と下側アーム用駆動パルス信号の伝達極性とを互いに異ならせたことを要旨とする。 In order to solve the above problems, the present invention includes a PWM control unit that generates drive pulse signals for driving the power semiconductor elements of the upper arm and the power semiconductor elements of the lower arm based on the voltage command values, A drive circuit that drives the power semiconductor element of the upper arm and the power semiconductor element of the lower arm, and an insulation transmission circuit that electrically insulates the drive pulse signal and transmits the drive pulse signal from the PWM control unit to the drive circuit. The power semiconductor drive device is characterized in that the transmission polarity of the upper arm drive pulse signal and the transmission polarity of the lower arm drive pulse signal by the insulation transmission circuit are different from each other.
本発明によれば、インバータのサイズ・コストの増大を招くことなく、絶縁伝達回路に起因するオン・オフ遅延差に相当するデッドタイムを低減することが可能となり、電圧使用率を向上させることができるという効果がある。 According to the present invention, it is possible to reduce the dead time corresponding to the ON / OFF delay difference caused by the insulated transmission circuit without increasing the size and cost of the inverter, and to improve the voltage usage rate. There is an effect that can be done.
以下、本発明の実施の形態について、図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図１は、本発明に係る電力用半導体駆動回路の実施例１を用いたモータ・インバータシステムの構成を示す構成図である。図１において、インバータ回路３０は、ＤＣ電源３１と、コンデンサ３２と、電力用半導体素子３３ｕｐ〜３３ｗｎにより構成され、モータジェネレータ（以下、ＭＧと略す）５０を駆動するための３相交流電圧を出力する。ＤＣ電源３１とコンデンサ３２は、安定したＤＣ電源を供給し、電力用半導体素子３３ｕｐ〜３３ｗｎは、例えばＩＧＢＴやＭＯＳ−ＦＥＴ、ダイオードにより構成され、ゲートに与えられる駆動信号に基づいてスイッチング動作を行う。 FIG. 1 is a configuration diagram showing a configuration of a motor / inverter system using a first embodiment of a power semiconductor drive circuit according to the present invention. In FIG. 1, an inverter circuit 30 includes a DC power source 31, a capacitor 32, and power semiconductor elements 33up to 33wn, and outputs a three-phase AC voltage for driving a motor generator (hereinafter abbreviated as MG) 50. To do. The DC power supply 31 and the capacitor 32 supply a stable DC power supply, and the power semiconductor elements 33up to 33wn are constituted by, for example, IGBTs, MOS-FETs, and diodes, and perform a switching operation based on a drive signal applied to the gate. .
電流センサ４０は、インバータ回路３０から出力される３相交流電流Ｉｕ，Ｉｖ，Ｉｗを検出する。位置センサ６０は、ＭＧ５０における回転子の位置を検出する。
Current sensor 40 detects three-phase alternating currents Iu, Iv, and Iw output from inverter circuit 30. The
ＰＷＭ制御部１０は、電流センサ４０及び位置センサ６０が検出した情報に基づき制御演算を行い、電力用半導体素子３３ｕｐ〜３３ｗｎをスイッチングさせるためのＰＷＭ信号を生成する。
The
駆動部２０ｕｐ〜２０ｗｎは、ＰＷＭ制御部１０からのＰＷＭ信号を入力とし、電力用半導体素子３３ｕｐ〜３３ｗｎに対する駆動信号を出力する。インバータ回路３０は、高電圧のＤＣ電源３１で作動するため、駆動部２０ｕｐ〜２０ｗｎの内部には、低電圧部であるＰＷＭ制御部と高電圧部との絶縁を行う絶縁伝達回路が設けられて、高電圧部から低電圧部へのノイズによる誤動作防止や人体などの安全性を確保している。
The drive units 20up to 20wn receive the PWM signal from the
図２は、実施例１のＰＷＭ制御部１０及びＵ相の１アーム分の電力用半導体素子３３ｕｐ、３３ｕｎと、その駆動部２０ｕｐ、２０ｕｎを抽出したブロック図である。尚、図示しないがＶ相、Ｗ相も同様である。
FIG. 2 is a block diagram in which the
ＰＷＭ制御部１０は、制御演算部１１、ＰＷＭ信号生成部１２、及びＰＷＭ出力部１３から構成される。制御演算部１１は、指令値と電流センサ４０及び位置センサ６０が検出した情報に基づきＭＧ５０を制御するためのＵ相指令値、Ｖ相指令値、Ｗ相指令値を演算して出力する。ＰＷＭ信号生成部１２は、制御演算部１１が出力した各相の指令値とキャリア（例えば三角波）との比較により、電力用半導体素子３３ｕｐ〜３３ｗｎをオン／オフするためのＰＷＭ信号を生成して、ＰＷＭ出力部１３へ出力する。
The
ＰＷＭ出力部１３は、上側アームのＰＷＭ信号を極性反転すること無く、絶縁伝達回路２１ａを駆動するために電流増幅して出力する増幅器１３ａと、下側アームのＰＷＭ信号を極性反転した電流増幅して絶縁伝達回路２１ｂを駆動する反転増幅器１３ｂとを備えている。
The PWM output unit 13 does not invert the polarity of the PWM signal of the upper arm, and amplifies the current by amplifying and outputting the current to drive the
駆動部２０ｕｐは、絶縁伝達回路２１ａと、増幅器２２ａから構成される。駆動部２０ｕｎは、絶縁伝達回路２１ｂと、反転増幅器２２ｂから構成される。
The drive unit 20up includes an
絶縁伝達回路２１ａ、２１ｂは、内部構成が等しく、例えば図８に示すような絶縁伝達回路２１である。絶縁縁伝達回路２１ａ，２１ｂは、フォトカプラなどの絶縁伝達素子を用いて構成され、ＰＷＭ制御部１０より出力されたＰＷＭ信号を電気的に絶縁して、高電圧部である増幅器２２ａ、反転増幅器２２ｂに伝達する。
The
図８において、フォトカプラ７１は、発光ダイオード７１ａとフォトトランジスタ７１ｂから構成される。発光ダイオード７１ａのカソードは入力端子Ｉｎに接続され、発光ダイオード７１ａのアノードは、抵抗７２を介して低電圧装置（ＰＷＭ制御部１０）の電源（例えば、＋５Ｖ）に接続されている。フォトトランジスタ７１ｂのエミッタは高電圧装置（インバータ回路３０）の接地に接続され、フォトトランジスタ７１ｂのコレクタは、抵抗７３を介して高電圧装置の制御用電源に接続されている。
In FIG. 8, the
上記構成の絶縁伝達回路２１において、入力端子Ｉｎが高レベルのとき、発光ダイオード７１ａには電流が流れず、発光ダイオード７１は発光しない。従って、フォトトランジスタ７１ｂには、光が入射せず、コレクタ電流も流れないために、出力端子Ｏｕｔは、抵抗７３でプルアップされた高レベルとなる。入力端子Ｉｎが低レベルのとき、抵抗７２を介して発光ダイオード７１ａに電流が流れて、発光ダイオード７１が発光する。従って、フォトトランジスタ７１ｂには、光が入射してコレクタ電流が流れ、出力端子Ｏｕｔは、低レベルとなる。従って、絶縁伝達回路２１は、正論理の入力を正論理の出力（または負論理の入力を負論理の出力）に伝達する回路となっている。
In the
増幅器２２ａは、絶縁伝達回路２１から入力された正論理のＰＷＭ信号を電流増幅し、電力用半導体素子３３ｕｐのゲートに出力する。反転増幅器２２ｂは、絶縁伝達回路２１から入力された負論理のＰＷＭ信号を電流増幅するとともに極性反転して、電力用半導体素子３３ｕｎのゲートに出力する。
The
本実施例では、ＰＷＭ出力部１３から駆動部２０ｕｐへ出力する上アーム側のＰＷＭ信号（点ｕｐ２）を正論理とし、ＰＷＭ出力部１３から駆動部２０ｕｎへ出力する下アーム側のＰＷＭ信号（点ｕｎ２）を負論理とする具体例にて説明した。これを上下アーム逆に構成することも可能であり、どちらも同様の効果が得られる。 In the present embodiment, the upper arm side PWM signal (point up2) output from the PWM output unit 13 to the drive unit 20up is positive logic, and the lower arm side PWM signal (point is output from the PWM output unit 13 to the drive unit 20un). This has been described with a specific example in which un2) is negative logic. It is also possible to configure this upside down, and the same effect can be obtained in both cases.
従来は、ＰＷＭ出力部１３から駆動部２０ｕｐ、２０ｕｎへ出力する上下アームの駆動信号は同じ極性でＰＷＭ信号を出力していた。しかしながら、フォトカプラを用いた絶縁伝達回路２１ａ、２１ｂは、Ｔd-on よりもＴd-offが遅いために、電力用半導体素子３３ｕｐ，３３ｕｎのゲート端子でのデッドタイムＴdead' はＴd-on とＴd-offのオン・オフ遅延差に相当する時間の分、減少するため、あらかじめこの分を考慮してＰＷＭ制御部１０にてデッドタイムを生成しなければならなかった。
Conventionally, the upper and lower arm drive signals output from the PWM output unit 13 to the drive units 20up and 20un output PWM signals with the same polarity. However, since the
図３は、本実施例の動作を示すタイミング図であり、図２における各点の電圧波形を示している。図３（ａ）は、点ｕｐ１の信号（＝点ｕｐ２の信号）であり、ＰＷＭ信号生成部１２及びＰＷＭ出力部１３が出力する上側アーム駆動信号である。図３（ｂ）は、点ｕｐ３の信号であり、（ａ）の信号で駆動される絶縁伝達回路２１ａ（フォトカプラ）出力のオン／オフ状態を示す。図３（ｃ）は、点ｕｐ４の信号であり、上側アームである電力用半導体素子３３ｕｐのゲート電圧である。図３（ｄ）は、点ｕｎ１の信号であり、ＰＷＭ信号生成部１２が出力する下側アーム駆動信号である。図３（ｅ）は、点ｕｎ２の信号であり、ＰＷＭ出力部１３が出力する下側アーム駆動信号であり、（ｄ）の信号の極性を反転した信号となる。図３（ｆ）は、点ｕｎ３の信号であり、（ｅ）の信号で駆動される絶縁伝達回路２１ｂのフォトカプラのオン／オフ状態を示す。図３（ｇ）は、点ｕｎ４の信号であり、下側アームである電力用半導体素子３３ｕｎのゲート電圧である。
FIG. 3 is a timing chart showing the operation of this embodiment, and shows voltage waveforms at respective points in FIG. FIG. 3A shows a signal at point up 1 (= signal at point up 2), which is an upper arm drive signal output from the PWM
図３（ａ）、（ｄ）から明らかなように、ＰＷＭ信号生成部１２は、上側アーム駆動信号と下側アーム駆動信号とが共にオフとなるデッドタイムＴdeadを立ち上がり時及び立ち下がり時に等しく設けている。
As apparent from FIGS. 3A and 3D, the
そして図３（ａ）の点ｕｐ１の電圧が立ち下がると、絶縁伝達回路２１ａのフォトカプラがオフからオンへ遷移し、Ｔd-off-up遅れて、電力用半導体素子３３ｕｐがオンからオフへ遷移する。次いで、図３（ａ）の点ｕｐ１の電圧が立ち下がりからＴdead経過後に、図３（ｄ）の点ｕｎ１の電圧が立ち上がり、図３（ｅ）の点ｕｎ２の電圧が立ち下がる。これにより、図３（ｆ）に示すように、絶縁伝達回路２１ｂのフォトカプラがオフからオンへ遷移する。そして、図３（ｄ）の点ｕｎ１の電圧の立ち上がりからＴd-on-un遅れて、電力用半導体素子３３ｕｎがオフからオンへ遷移する。従って、上側アームの電力用半導体素子３３ｕｐがオフしてから、下側アームの電力用半導体素子３３ｕｎがオンするまでの時間をＴdead' とすると、式（２）となる。
When the voltage at the point up1 in FIG. 3A falls, the photocoupler of the
Ｔdead' ＝Ｔdead＋Ｔd-on-un−Ｔd-off-up …（２）
ここで、絶縁伝達回路２１ａのオフからオンへの遅延時間Ｔd-off-upと、絶縁伝達回路２１ｂのオフからオンへの遅延時間Ｔd-on-un とは、素子のばらつきの範囲内でほぼ等しく、Ｔd-on-un ≒Ｔd-off-upなので、式（３）が成立する。
Ｔdead' ≒Ｔdead …（３）
Tdead '= Tdead + Td-on-un-Td-off-up (2)
Here, the delay time Td-off-up from off to on of the
Tdead '≒ Tdead (3)
また、図３（ｄ）の点ｕｎ１の電圧が立ち下がると、図３（ｅ）の点ｕｎ２の電圧が立ち上がり、絶縁伝達回路２１ｂのフォトカプラがオンからオフへ遷移する。しかし、背景技術で説明したように、フォトカプラのオンからオフへの遷移は、オフからオンへの遷移に比べて時間が掛かる。図３（ｄ）の点ｕｎ１の電圧の立ち下がりから、Ｔd-off-un遅れて、点ｕｎ４の電圧が立ち下がり、下側アームの電力用半導体素子３３ｕｎがオンからオフへ遷移する。
When the voltage at the point un1 in FIG. 3D falls, the voltage at the point un2 in FIG. 3E rises, and the photocoupler of the
一方、図３（ｅ）の点ｕｎ１の電圧の立ち下がりからＴdead遅れて、図３（ａ）の点ｕｐ１の電圧が立ち上がる。点ｕｐ１の電圧の立ち上がりにより絶縁伝達回路２１ｂａフォトカプラがオンからオフへ遷移する。しかし、上述のように、フォトカプラのオンからオフへの遷移は、オフからオンへの遷移に比べて時間が掛かる。図３（ａ）の点ｕｐ１の電圧の立ち上がりから、Ｔd-on-up 遅れて、点ｕｐ４の電圧が立ち下がり、上側アームの電力用半導体素子３３ｕｐがオフからオンへ遷移する。従って、下側アームの電力用半導体素子３３ｕｎがオフしてから、上側アームの電力用半導体素子３３ｕｐがオンするまでの時間をＴdead' とすると、式（４）となる。 On the other hand, the voltage at the point up1 in FIG. 3A rises with a delay of Tdead from the fall of the voltage at the point un1 in FIG. The insulation transfer circuit 21ba photocoupler transitions from on to off by the rise of the voltage at the point up1. However, as described above, the transition from on to off of the photocoupler takes more time than the transition from off to on. The voltage at the point up4 falls with a delay of Td-on-up from the rise of the voltage at the point up1 in FIG. 3A, and the power semiconductor element 33up of the upper arm changes from off to on. Therefore, if the time from when the lower-arm power semiconductor element 33un is turned off to when the upper-arm power semiconductor element 33up is turned on is Tdead ', Expression (4) is obtained.
Ｔdead' ＝Ｔdead＋Ｔd-on-up−Ｔd-off-un …（４）
ここで、絶縁伝達回路２１ｂのオンからオフへの遅延時間Ｔd-off-unと、絶縁伝達回路２１ａのオンからオフへの遅延時間Ｔd-on-up とは、素子のばらつきの範囲内でほぼ等しく、Ｔd-off-un≒Ｔd-on-upなので、式（５）が成立する。
Ｔdead' ≒Ｔdead …（５）
Tdead '= Tdead + Td-on-up-Td-off-un (4)
Here, the delay time Td-off-un from on to off of the
Tdead '≒ Tdead (5)
このように、本実施例では、ＰＷＭ出力部３１は、上側アーム駆動信号を正論理で、下側アーム駆動信号を負論理で出力しているために、上側アーム駆動信号の絶縁伝達回路２１ａがオンからオフに変わる場合には、下側アーム駆動信号の絶縁伝達回路２１ｂがオンからオフに変わり、上側アーム駆動信号の絶縁伝達回路２１ａがオフからオンに遷移する場合には、下側アーム駆動信号の絶縁伝達回路２１ｂがオフからオンに遷移するというように、同じ方向へ絶縁伝達回路２１ａ，２１ｂが切り替わる。
As described above, in this embodiment, the PWM output unit 31 outputs the upper arm drive signal with positive logic and the lower arm drive signal with negative logic. When switching from on to off, the lower arm drive signal
従って、式（３），（５）で示したように、Ｔd-on-un ≒Ｔd-off-up、またＴd-off-un≒Ｔd-on-up となるため、Ｔdead≒Ｔdead' となり、ＰＷＭ制御部１０で生成したデッドタイムがそのまま電力用半導体素子のゲートに与えられることになる。従って、Ｔdeadを設定するうえで考慮していた絶縁伝達回路２１に起因するオン・オフ遅延差に相当するデッドタイムを低減することが可能となる。
Therefore, as shown in the equations (3) and (5), Td-on-un≈Td-off-up and Td-off-un≈Td-on-up, so that Tdead≈Tdead ′ The dead time generated by the
以上説明したように本実施例によれば、インバータのサイズ・コストの増大を招くことなく、デッドタイムを低減することが可能となり、ＰＷＭ制御におけるパルスの利用率が向上し、出力特性のよいインバータを提供することができるという効果がある。 As described above, according to this embodiment, the dead time can be reduced without increasing the size and cost of the inverter, the pulse utilization rate in PWM control is improved, and the inverter has good output characteristics. There is an effect that can be provided.
次に、本発明に係る電力用半導体駆動回路の実施例２を説明する。実施例２の全体システム構成は図１と同じである。図４は、実施例２のＰＷＭ制御部１０及びＵ相の１アーム分の電力用半導体素子３３ｕｐ、３３ｕｎと、その駆動部２０ｕｐ、２０ｕｎを抽出したブロック図である。図２に対し、指令値補正部１４を追加している。Ｖ相、Ｗ相も同様な指令値補正部１４を備える。その他の構成は、図２と同様であるので、同じ構成要素には、同じ符号を付与して重複する説明を省略する。
Next, a second embodiment of the power semiconductor drive circuit according to the present invention will be described. The overall system configuration of the second embodiment is the same as that shown in FIG. FIG. 4 is a block diagram in which the
指令値補正部１４は、制御演算部１１から受けた電圧指令値に対し、所定の値だけ高電圧側にオフセットしてＰＷＭ信号生成部１２に出力する機能を有する。
The command
実施例１の動作タイミング図である図３の（ａ）の点ＵＰ１の電圧波形において、ＰＷＭ信号生成部１２が生成した上アーム側のＰＷＭ信号の高レベル区間をＴh-upとおき、図３（ｃ）の点ｕｐ４におけるＰＷＭ信号の高レベル区間をＴh-up' とおく。
In the voltage waveform at point UP1 in FIG. 3A which is an operation timing chart of the first embodiment, the high-level section of the upper arm side PWM signal generated by the PWM
このとき、Ｔh-up' ＝Ｔh-up＋（Ｔd-off-up−Ｔd-on-up ）の関係にあり、図３の例では絶縁伝達回路２１ａのオン／オフ遅延差の影響により、Ｔd-off-up＜Ｔd-on-upであるため、電力用半導体素子３３ｕｐのゲートに達するＰＷＭ信号は、ＰＷＭ制御部１０が生成したＰＷＭパルス幅よりも｜Ｔd-off-up−Ｔd-on-up｜ほど短くなる。同様に、図３（ｄ）に示す下アーム側の点ｕｎ１におけるＰＷＭ信号の高レベル区間をＴh-unとおき、図３（ｇ）の点ｕｎ４におけるＰＷＭ信号の高レベル区間をＴh-un' とおく。
At this time, there is a relationship Th-up '= Th-up + (Td-off-up-Td-on-up). In the example of FIG. 3, Td- is caused by the influence of the on / off delay difference of the insulating
このとき、Ｔh-un' ＝Ｔh-un＋（Ｔd-off-un−Ｔd-on-un ）の関係にあり、図３の例では絶縁伝達回路２１ｂのオン／オフ遅延差の影響によりＴd-off-un＞Ｔd-on-un であるため、電力用半導体素子３３ｕｎのゲートに達するＰＷＭ信号はＰＷＭ制御部１０が生成したＰＷＭパルス幅よりも｜Ｔd-off-un−Ｔd-on-un｜程度長くなる。
At this time, the relationship is Th-un '= Th-un + (Td-off-un-Td-on-un). In the example of FIG. 3, Td-off is affected by the on / off delay difference of the insulating
指令値補正部１４は、制御演算部１１の制御演算結果である電圧指令値に対し、所定の値だけ高電圧側にオフセットしてＰＷＭ信号生成部１２へ出力させる。これにより、上述した上アーム側電力用半導体３３ｕｐへ出力される駆動信号と下アーム側電力用半導体３３ｕｎへ出力される駆動信号のパルス幅の不均衡およびそれに伴うインバータ出力電圧の低電圧側へのオフセットがキャンセルされ、インバータ出力における電圧利用率が向上するという効果がある。
The command
本実施例では、上アーム側の駆動部２０ｕｐを正論理とし、下アーム側の駆動部２０ｕｎを負論理とする具体例にて説明した。これを上下アーム逆に構成し、上アーム側の駆動部２０ｕｐに入力されるＰＷＭ信号を負論理とし、下アーム側の駆動部２０ｕｎに入力されるＰＷＭ信号を正論理とした場合には、指令値補正部１４は制御演算部１１から受けた電圧指令値に対し、所定の値だけ低電圧側にオフセットしてＰＷＭ信号生成部１２に出力することにより、上記同様の効果を得ることができる。
The present embodiment has been described with a specific example in which the upper arm side drive unit 20up is positive logic and the lower arm side drive unit 20un is negative logic. When this is configured in the opposite direction of the upper and lower arms, the PWM signal input to the upper arm side drive unit 20up is negative logic, and the PWM signal input to the lower arm side drive unit 20un is positive logic, The
以上説明したように本実施例によれば、インバータのサイズ・コストの増大を招くことなく、デッドタイムを低減することが可能となり、ＰＷＭ制御におけるパルスの利用率が向上し、出力特性のよいインバータを提供することができるという効果がある。 As described above, according to this embodiment, the dead time can be reduced without increasing the size and cost of the inverter, the pulse utilization rate in PWM control is improved, and the inverter has good output characteristics. There is an effect that can be provided.
また本実施例によれば、ＰＷＭ信号生成部へ出力する電圧指令値を所定値だけ正または負にオフセットさせる指令値補正部を設けたので、上アーム側電力用半導体へ出力される駆動信号と下アーム側電力用半導体へ出力される駆動信号のパルス幅の不均衡およびそれに伴うインバータ出力電圧のオフセットがキャンセルされ、インバータ出力における電圧利用率が向上するという効果がある。 In addition, according to the present embodiment, the command value correction unit for offsetting the voltage command value output to the PWM signal generation unit by a predetermined value positively or negatively is provided, so that the drive signal output to the upper arm side power semiconductor and There is an effect that the imbalance of the pulse width of the drive signal output to the lower arm side power semiconductor and the accompanying offset of the inverter output voltage are canceled, and the voltage utilization rate at the inverter output is improved.
次に、本発明に係る電力用半導体駆動回路の実施例３を説明する。実施例３の全体システム構成は図１と同じである。図５は、ＰＷＭ制御部１０及び３アーム分の電力用半導体素子３３ｕｐ，３３ｕｎ，３３ｖｐ，３３ｖｎ，３３ｗｐ，３３ｗｎとその駆動部２０ｕｐ，２０ｕｎ，２０ｖｐ，２０ｖｎ，２０ｗｐ，２０ｗｎを抽出した本実施例の構成を示すブロック図である。
Next, a third embodiment of the power semiconductor drive circuit according to the present invention will be described. The overall system configuration of the third embodiment is the same as that shown in FIG. FIG. 5 shows the
ＰＷＭ制御部１０が動作停止するような故障が発生し、ＰＷＭ信号の入力が停止すると、絶縁伝達回路２１ａ，２１ｂは、その信号伝達が遮断するため、出力は高レベルとなる。例えば実施例１に従い、Ｕ相上アーム側の駆動部２０ｕｐを正論理、Ｕ相下アーム側の駆動部２０ｕｎを負論理、Ｖ相上アーム側の駆動部２０ｖｐを負論理、Ｖ相下アーム側の駆動部２０ｖｎに正論理の回路を配置してインバータを構成した場合、ＰＷＭ制御部１０全体が動作停止するような故障が発生すると、Ｕ相上アーム側の駆動部２０ｕｐとＶ相下アーム側の駆動部２０ｖｎは、対応する電力用半導体素子３３ｕｐ，３３ｖｎのゲートに高レベルの信号を出力し続け、これらをオンさせてしまう。その結果、ＭＧ５０のＵ相巻線とＶ相巻線に強電電圧が印加され続けることになり、過電流に至ってしまう。
When a failure that stops the operation of the
本実施例は、図５のように、インバータを構成する３相の各上アーム同士、下アーム同士それぞれで、電力用半導体素子の駆動回路のオン、オフを同一極性の論理にて構成することにより、絶縁伝達回路２１ａ，２１ｂへの入力信号が遮断されるような故障が発生した場合であっても、上アームの電力用半導体素子と下アームの電力用半導体素子が同時にオンすることはない。従って、絶縁伝達回路２１ａ，２１ｂの入力が遮断されるようなＰＷＭ制御部１０の故障時において、上下アーム間を貫通する過電流の発生を未然に防ぐことが可能となる。
In this embodiment, as shown in FIG. 5, the three-phase upper arms and the lower arms constituting the inverter are configured to turn on and off the power semiconductor element drive circuit with the same polarity logic. Thus, even when a failure occurs that interrupts the input signals to the insulating
また実施例２にて説明した、上アームのＰＷＭ信号の極性と下アームのＰＷＭ信号の極性とを異ならせて絶縁伝達回路２１ａ，２１ｂにより伝達する構成により発生するインバータ出力電圧オフセットについては、本構成をとることにより３相ともに同一方向にオフセットすることになるため、線間電圧においてキャンセルされるという効果がある。
Further, the inverter output voltage offset generated by the configuration in which the polarity of the PWM signal of the upper arm and the polarity of the PWM signal of the lower arm, which are described in the second embodiment, are transmitted by the insulating
図５では３相の各上アーム同士を正論理、３相の各下アーム同士を負論理にて構成したが、逆に各上アーム同士を負論理、各下アーム同士を正論理にて構成することでも同様の効果を得ることができる。 In FIG. 5, the upper arms of the three phases are configured with positive logic, and the lower arms of the three phases are configured with negative logic. Conversely, the upper arms are configured with negative logic and the lower arms are configured with positive logic. By doing so, the same effect can be obtained.
以上説明したように本実施例によれば、インバータのサイズ・コストの増大を招くことなく、デッドタイムを低減することが可能となり、ＰＷＭ制御におけるパルスの利用率が向上し、出力特性のよいインバータを提供することができるという効果がある。 As described above, according to this embodiment, the dead time can be reduced without increasing the size and cost of the inverter, the pulse utilization rate in PWM control is improved, and the inverter has good output characteristics. There is an effect that can be provided.
また、本実施例によれば、インバータを構成する３相の各上アーム同士、下アーム同士それぞれで、電力用半導体素子の駆動回路のオン、オフを同一極性の論理にて構成することにより、絶縁伝達回路２１ａ，２１ｂの入力が遮断されるようなＰＷＭ制御部１０の故障時において、上下アーム間を貫通する過電流の発生を未然に防ぐことができるという効果がある。
In addition, according to the present embodiment, the upper and lower arms of the three phases constituting the inverter are configured to turn on and off the drive circuit of the power semiconductor element with the same polarity logic. There is an effect that it is possible to prevent the occurrence of overcurrent penetrating between the upper and lower arms in the event of a failure of the
次に、本発明に係る電力用半導体駆動回路の実施例４を説明する。実施例４の全体システム構成は図１と同じである。図６は、ＰＷＭ制御部１０及び３アーム分の電力用半導体素子３３ｕｐ，３３ｕｎ，３３ｖｐ，３３ｖｎ，３３ｗｐ，３３ｗｎとその駆動部２０ｕｐ，２０ｕｎ，２０ｖｐ，２０ｖｎ，２０ｗｐ，２０ｗｎを抽出した本実施例の構成を示すブロック図である。図５に対し、Ｕ相、Ｖ相、Ｗ相のそれぞれのＰＷＭ信号を監視するＰＷＭ監視回路２３を３つ追加している。ＰＷＭ監視回路２３は、絶縁伝達回路２１ａから受けたＰＷＭ信号を監視し、高レベル状態が一定時間（例えば、ＰＷＭのキャリア周期）以上継続したら、電力用半導体素子３３ｕｐ，３３ｖｐ，３３ｗｐへ出力するゲート駆動信号を強制的に低レベルにするシャットダウン動作を行う。
Next, a power semiconductor drive circuit according to a fourth embodiment of the present invention will be described. The overall system configuration of the fourth embodiment is the same as that shown in FIG. FIG. 6 shows the present embodiment in which the
実施例３の図５の構成において、ＰＷＭ制御部１０が動作停止するような故障が発生して、ＰＷＭ信号の入力が停止すると、絶縁伝達回路２１ａは、その信号伝達がオフするため、出力は高レベルとなる。従って、電力用半導体素子３３ｕｐ，３３ｖｐ，３３ｗｐのゲートに高レベルの信号を出力し続けることになり、これら全てを同時にオンさせてしまう。これは３相短絡の状態であるため、ＭＧ５０の回転中にこの状態が継続すると誘起電圧により過電流に至る。
In the configuration of FIG. 5 of the third embodiment, when a failure that stops the operation of the
本実施例においては、ＰＷＭ制御部１０が動作停止するような故障が発生すると、ＰＷＭ監視回路２３がこの故障を検出し、電力用半導体素子３３ｕｐ，３３ｖｐ，３３ｗｐへ出力するゲート駆動信号を強制的に低レベルにするシャットダウン動作を行う。これにより、電力用半導体素子３３ｕｐ，３３ｖｐ，３３ｗｐが共にオフとなり、ＭＧ５０に過電流が流れることはない。
In this embodiment, when a failure that causes the
以上説明したように本実施例によれば、インバータのサイズ・コストの増大を招くことなく、デッドタイムを低減することが可能となり、ＰＷＭ制御におけるパルスの利用率が向上し、出力特性のよいインバータを提供することができるという効果がある。 As described above, according to this embodiment, the dead time can be reduced without increasing the size and cost of the inverter, the pulse utilization rate in PWM control is improved, and the inverter has good output characteristics. There is an effect that can be provided.
また本実施例によれば、絶縁伝達回路２１ａ，２１ｂの入力が遮断されるようなＰＷＭ制御部１０の故障時において、上下アーム間を貫通する過電流の発生を未然に防ぐことが可能となるという効果がある。
Further, according to the present embodiment, it is possible to prevent the occurrence of an overcurrent that passes between the upper and lower arms when the
また本実施例によれば、ＰＷＭ制御部１０が動作停止するような故障が発生し、ＰＷＭ信号の入力が停止しても、絶縁伝達回路２１の高レベル出力状態が一定時間経過した後は、上側アームの電力用半導体素子３３ｕｐ，３３ｖｐ，３３ｗｐをオフさせるため、ＰＷＭ制御部１０の故障時に３相短絡による過電流を防ぐことができるという効果がある。
Further, according to the present embodiment, even when a failure that causes the
次に、本発明に係る電力用半導体駆動回路の実施例５を説明する。実施例５の全体システム構成は図１と同じである。図７は、ＰＷＭ制御部１０及び３アーム分の電力用半導体素子３３ｕｐ，３３ｕｎ，３３ｖｐ，３３ｖｎ，３３ｗｐ，３３ｗｎとその駆動部２０ｕｐ，２０ｕｎ，２０ｖｐ，２０ｖｎ，２０ｗｐ，２０ｗｎを抽出した本実施例の構成を示すブロック図である。図５に対し、ＰＷＭ相互監視回路２４ａ，２４ｂ，２４ｃを各相の駆動部２０ｕｐ，２０ｖｐ，２０ｗｐに追加している。
Next, a fifth embodiment of the power semiconductor drive circuit according to the present invention will be described. The overall system configuration of the fifth embodiment is the same as that shown in FIG. FIG. 7 shows the present embodiment in which the
ＰＷＭ相互監視回路２４ａ，２４ｂ，２４ｃは、それぞれが属する相の絶縁伝達回路２１ａの出力の論理値及び他の２相の絶縁伝達回路２１ａの出力の論理値を入力し、これら３入力の論理値を相互に監視し合う。そして、ＰＷＭ相互監視回路２４ａ，２４ｂ，２４ｃのいずれか１回路でも３つの論理値が互いに等しい状態が一定時間（例えば、ＰＷＭのキャリア周期）以上継続する状態を検出したら、残りのＰＷＭ相互監視回路へ異常検出信号を出力する。これにより、ＰＷＭ制御部１０が動作停止するような故障が発生した場合、それぞれの相の上側アームの電力用半導体素子３３ｕｐ，３３ｖｐ，３３ｗｐを共にオフさせる機能を有する。
The PWM
以上説明したように本実施例によれば、インバータのサイズ・コストの増大を招くことなく、デッドタイムを低減することが可能となり、ＰＷＭ制御におけるパルスの利用率が向上し、出力特性のよいインバータを提供することができるという効果がある。 As described above, according to this embodiment, the dead time can be reduced without increasing the size and cost of the inverter, the pulse utilization rate in PWM control is improved, and the inverter has good output characteristics. There is an effect that can be provided.
また本実施例によれば、絶縁伝達回路２１ａ，２１ｂの入力が遮断されるようなＰＷＭ制御部１０の故障時において、上下アーム間を短絡する過電流の発生を未然に防ぐことが可能となるという効果がある。
Further, according to this embodiment, it is possible to prevent the occurrence of an overcurrent that short-circuits the upper and lower arms when the
さらに本実施例によれば、ＰＷＭ制御部１０が動作停止するような故障が発生し、ＰＷＭ信号の入力が停止しても、上側アームの電力用半導体素子３３ｕｐ，３３ｖｐ，３３ｗｐをオフさせるため、ＰＷＭ制御部１０の故障時に３相短絡による過電流を防ぐことができるという効果がある。
Furthermore, according to the present embodiment, even if a failure that causes the
１０：ＰＷＭ制御部
１１：制御演算部
１２：ＰＷＭ信号生成部
１３：ＰＷＭ出力部
１３ａ：増幅器
１３ｂ：反転増幅器
１４：指令値補正部
２０ｕｐ，２０ｕｎ，２０ｖｐ，２０ｖｎ，２０ｗｐ，２０ｗｎ：駆動部
２１ａ，２１ｂ：絶縁伝達回路
２２ａ：増幅器
２２ｂ：反転増幅器
２３：ＰＷＭ監視回路
２４ａ，２４ｂ，２４ｃ：ＰＷＭ相互監視回路
３０：インバータ回路
３１：ＤＣ電源
３２：コンデンサ
３３ｕｐ，３３ｕｎ，３３ｖｐ，３３ｖｎ，３３ｗｐ，３３ｗｎ：電力用半導体素子
４０：電流センサ
５０：モータ・ジェネレータ（ＭＧ）
６０：位置センサ
７１：フォトカプラ
７１ａ：発光ダイオード
７１ｂ：フォトトランジスタ
７２，７３：抵抗
10: PWM control unit 11: control calculation unit 12: PWM signal generation unit 13:
60: Position sensor 71:
Claims (5)
上側アームの電力用半導体素子を駆動する第１の駆動回路と、
下側アームの電力用半導体素子を駆動する第２の駆動回路と、
第１の駆動パルス信号を電気的に絶縁して第１の駆動回路に伝える第１の絶縁伝達回路と、
第２の駆動パルス信号を電気的に絶縁して第２の駆動回路に伝える第２の絶縁伝達回路と、
を備えた電力用半導体駆動装置において、
第１の絶縁伝達回路による伝達極性と第２の絶縁伝達回路による伝達極性とを互いに異ならせたことを特徴とする電力用半導体駆動装置。 A PWM controller that generates a first drive pulse signal for driving the power semiconductor element of the upper arm and a second drive pulse signal for driving the power semiconductor element of the lower arm based on the voltage command values, respectively;
A first drive circuit for driving the power semiconductor element of the upper arm;
A second drive circuit for driving the power semiconductor element of the lower arm;
A first insulation transmission circuit that electrically insulates and transmits a first drive pulse signal to the first drive circuit;
A second insulation transmission circuit that electrically insulates and transmits a second drive pulse signal to the second drive circuit;
In a power semiconductor drive device comprising:
A power semiconductor drive device, wherein a transmission polarity by a first insulation transmission circuit and a transmission polarity by a second insulation transmission circuit are different from each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009219062A JP2011072075A (en) | 2009-09-24 | 2009-09-24 | Power semiconductor drive |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009219062A JP2011072075A (en) | 2009-09-24 | 2009-09-24 | Power semiconductor drive |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011072075A true JP2011072075A (en) | 2011-04-07 |
Family
ID=44016801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009219062A Pending JP2011072075A (en) | 2009-09-24 | 2009-09-24 | Power semiconductor drive |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011072075A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112350676A (en) * | 2019-08-08 | 2021-02-09 | 株式会社东芝 | Semiconductor amplifier circuit and semiconductor circuit |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109469A (en) * | 1984-11-01 | 1986-05-27 | Mitsubishi Electric Corp | Current detector of inverter circuit |
| JPH0678525A (en) * | 1992-08-21 | 1994-03-18 | Mitsubishi Electric Corp | Driver circuit |
| JPH07263973A (en) * | 1993-11-30 | 1995-10-13 | Kaiser Aerospace & Electron Corp | Low power loss amplifier for analogue signal using cf-zvs-mrc |
| JPH09172782A (en) * | 1995-12-20 | 1997-06-30 | Meidensha Corp | Main circuit protection device for inverter |
| JP2000083384A (en) * | 1998-09-04 | 2000-03-21 | Matsushita Electric Ind Co Ltd | On delay time monitoring circuit |
| JP2004064947A (en) * | 2002-07-31 | 2004-02-26 | Meidensha Corp | Voltage controller for voltage-type pwm inverter |
| JP2005348548A (en) * | 2004-06-04 | 2005-12-15 | Yaskawa Electric Corp | Inverter device |
| JP2008125178A (en) * | 2006-11-09 | 2008-05-29 | Honda Motor Co Ltd | Motor controller |
| JP2008220001A (en) * | 2007-03-01 | 2008-09-18 | Honda Motor Co Ltd | Power converter |
-
2009
- 2009-09-24 JP JP2009219062A patent/JP2011072075A/en active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109469A (en) * | 1984-11-01 | 1986-05-27 | Mitsubishi Electric Corp | Current detector of inverter circuit |
| JPH0678525A (en) * | 1992-08-21 | 1994-03-18 | Mitsubishi Electric Corp | Driver circuit |
| JPH07263973A (en) * | 1993-11-30 | 1995-10-13 | Kaiser Aerospace & Electron Corp | Low power loss amplifier for analogue signal using cf-zvs-mrc |
| JPH09172782A (en) * | 1995-12-20 | 1997-06-30 | Meidensha Corp | Main circuit protection device for inverter |
| JP2000083384A (en) * | 1998-09-04 | 2000-03-21 | Matsushita Electric Ind Co Ltd | On delay time monitoring circuit |
| JP2004064947A (en) * | 2002-07-31 | 2004-02-26 | Meidensha Corp | Voltage controller for voltage-type pwm inverter |
| JP2005348548A (en) * | 2004-06-04 | 2005-12-15 | Yaskawa Electric Corp | Inverter device |
| JP2008125178A (en) * | 2006-11-09 | 2008-05-29 | Honda Motor Co Ltd | Motor controller |
| JP2008220001A (en) * | 2007-03-01 | 2008-09-18 | Honda Motor Co Ltd | Power converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112350676A (en) * | 2019-08-08 | 2021-02-09 | 株式会社东芝 | Semiconductor amplifier circuit and semiconductor circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5433608B2 (en) | Power converter | |
| US10038380B2 (en) | Apparatus for controlling insulating gate-type semiconductor element, and power conversion apparatus using apparatus for controlling insulating gate-type semiconductor element | |
| JP6150757B2 (en) | Load drive device | |
| JP5345764B2 (en) | Microcomputer for motor control and control method therefor | |
| JP6398949B2 (en) | Semiconductor device driving apparatus | |
| JP2011067065A (en) | Motor driving apparatus | |
| JP2011205838A (en) | Motor drive | |
| JP2011239489A (en) | Motor driving apparatus | |
| JPWO2012105266A1 (en) | Motor drive device | |
| JP2010028894A (en) | Motor driving apparatus and control method thereof | |
| JP2009303338A (en) | Motor driving device and control method of motor driving device | |
| JP6367744B2 (en) | Power converter | |
| JP2013118777A (en) | Short circuit failure detecting device for inverter and motor control device | |
| JP2010141990A (en) | Power conversion apparatus | |
| WO2018029888A1 (en) | Motor control device | |
| JPWO2017130668A1 (en) | Power converter | |
| JP2013187940A (en) | Power conversion device | |
| JP2012034528A (en) | Power conversion device | |
| JP2013511247A (en) | Inverter | |
| JP2014217151A (en) | Power conversion device and overcurrent protection method for the same | |
| JP2013123356A (en) | Apparatus and method for controlling switching element for dc motor | |
| JP2010268662A (en) | Failure detector of inverter | |
| JP6131874B2 (en) | Inverter circuit failure detection method, drive device, and motor drive system | |
| JP2011072075A (en) | Power semiconductor drive | |
| JP2010093996A (en) | Power conversion device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120725 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130710 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130723 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130919 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140304 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140331 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20141021 |