JP2011071384A

JP2011071384A - Semiconductor device and method of manufacturing the same

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Publication number: JP2011071384A
Application number: JP2009222047A
Authority: JP
Inventors: Yasuaki Hashiba; 祥晶橋場
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-09-28
Filing date: 2009-09-28
Publication date: 2011-04-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device in which a silicide region and a non-silicide region are mixed such that poor silicide forming due to remaining silicide protection film between narrow gate electrodes of the silicide region, is prevented, and silicidation reaction in the non-silicide region is also surely prevented. <P>SOLUTION: A method of manufacturing a semiconductor device having a silicide region A and a non-silicide region B on the same semiconductor substrate is as follows. A first silicon oxide film 104 deposited so as to cover a gate electrode 103 all over a semiconductor substrate 101 is etched to form an offset side wall 104a whose cross section is in the I-character shape on the side face of the gate electrode 103 in the silicide region A. A silicide protection film 104b is formed in the non-silicide region B. Subsequently, after forming an inside side wall 106, an outside side wall 107, and an impurity diffusion layer 108, a metal silicide layer 110 is formed on the gate electrode 103 and impurity diffusion layer 108 in the silicide region A. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、金属シリサイド層を有する半導体装置及びその製造方法に関し、特に、シリサイド構造の素子領域と非シリサイド構造の素子領域とを同一基板上に有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device having a metal silicide layer and a manufacturing method thereof, and more particularly to a semiconductor device having an element region having a silicide structure and an element region having a non-silicide structure on the same substrate and a manufacturing method thereof.

近年の半導体装置においては、ゲート電極、及びソース・ドレイン領域の不純物拡散層にサリサイドプロセスを用いて金属シリサイドを形成して低抵抗化することにより、回路素子の高速化の実現が要求されている。 In recent semiconductor devices, it is required to increase the speed of circuit elements by forming metal silicide in the gate electrode and impurity diffusion layers in the source / drain regions using a salicide process to reduce the resistance. .

しかしながら、半導体素子を抵抗素子として使用する場合には、シリサイド層の抵抗が非常に小さいため、不純物拡散層をシリサイド化することは好ましくない。そこで、同一半導体基板上にシリサイド構造の素子領域と非シリサイド構造の素子領域とを混在させる半導体装置の製造方法が用いられている。 However, when a semiconductor element is used as a resistance element, it is not preferable to silicide the impurity diffusion layer because the resistance of the silicide layer is very small. In view of this, a method for manufacturing a semiconductor device is used in which an element region having a silicide structure and an element region having a non-silicide structure are mixed on the same semiconductor substrate.

図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）に、従来の半導体装置の製造方法を示している（例えば、特許文献１参照）。なお、図中において、向かって左側の領域が、シリサイド構造の素子が形成されるシリサイド領域１０Ａであり、向かって右側の領域が、シリサイド構造の素子が形成されない非シリサイド領域１０Ｂである。 5A to 5C and FIGS. 6A to 6C show a conventional method for manufacturing a semiconductor device (see, for example, Patent Document 1). In the drawing, the region on the left side toward the left is a silicide region 10A in which a silicide structure element is formed, and the region on the right side in the figure is a non-silicide region 10B in which a silicide structure element is not formed.

まず、図５（ａ）に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばシリコンからなる半導体基板３０１の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域３０２を選択的に形成する。これにより、半導体基板３０１にシリサイド領域１０Ａと非シリサイド領域１０Ｂとが形成される。続いて、公知の技術により、半導体基板３０１上にゲート電極３０３を形成する。続いて、ゲート電極３０３をマスクにして、所望の不純物を用いたイオン注入法により、シリサイド領域１０Ａ及び非シリサイド領域１０Ｂにおけるゲート電極３０３の側方下に接合深さが比較的浅い低濃度不純物拡散領域３００を自己整合的に形成する。続いて、例えばＣＶＤ法を用いて、半導体基板３０１上の全面に、ゲート電極３０３を覆うように、例えばシリコン酸化膜からなる絶縁膜３０４を形成する。 First, as shown in FIG. 5A, an element isolation region 302 in which an insulating film is embedded in a trench on a semiconductor substrate 301 made of, for example, silicon by, for example, an embedded element isolation (Shallow Trench Isolation: STI) method. Are selectively formed. Thereby, the silicide region 10A and the non-silicide region 10B are formed in the semiconductor substrate 301. Subsequently, a gate electrode 303 is formed on the semiconductor substrate 301 by a known technique. Subsequently, by using the gate electrode 303 as a mask, low-concentration impurity diffusion with a relatively shallow junction depth is formed laterally below the gate electrode 303 in the silicide region 10A and the non-silicide region 10B by ion implantation using a desired impurity. Region 300 is formed in a self-aligned manner. Subsequently, an insulating film 304 made of, for example, a silicon oxide film is formed on the entire surface of the semiconductor substrate 301 by using, for example, a CVD method so as to cover the gate electrode 303.

次に、図５（ｂ）に示すように、絶縁膜３０４に対して異方性エッチングを行うことにより、ゲート電極３０３の側面に、絶縁膜３０４からなるオフセットサイドウォール３０４ａを形成する。 Next, as shown in FIG. 5B, an offset sidewall 304 a made of the insulating film 304 is formed on the side surface of the gate electrode 303 by performing anisotropic etching on the insulating film 304.

次に、図５（ｃ）に示すように、例えばＣＶＤ法を用いて、半導体基板３０１の全面に、ゲート電極３０３を覆うように、シリコン酸化膜及びシリコン窒化膜（図示せず）をこの順で堆積した後、異方性エッチングを行う。これにより、ゲート電極３０３の側面上に、オフセットサイドウォール３０４ａを介して、断面形状がＬ字状のシリコン酸化膜からなる内側サイドウォール３０５と該内側サイドウォール３０５上に形成されたシリコン窒化膜からなる外側サイドウォール３０６とを形成する。 Next, as shown in FIG. 5C, a silicon oxide film and a silicon nitride film (not shown) are formed in this order on the entire surface of the semiconductor substrate 301 so as to cover the gate electrode 303 by using, for example, a CVD method. Then, anisotropic etching is performed. As a result, the inner side wall 305 made of a silicon oxide film having an L-shaped cross section and the silicon nitride film formed on the inner side wall 305 are formed on the side surface of the gate electrode 303 via the offset side wall 304a. The outer side wall 306 is formed.

次に、図６（ａ）に示すように、ゲート電極３０３、オフセットサイドウォール３０４ａ、内側サイドウォール３０５、及び該外側サイドウォール３０６をマスクにして、所望の不純物を用いたイオン注入法により、半導体基板３０１における外側サイドウォール３０６の外側方下に、低濃度不純物拡領域３００よりも深い接合深さを有するソース・ドレイン領域３０９を自己整合的に形成する。続いて、例えばＣＶＤ法を用いて、半導体基板３０１の全面に、シリサイドプロテクション膜となるＣＶＤ酸化膜を堆積する。続いて、フォトリソグラフィー法及びエッチング技術を用いて、シリサイド領域を開口するレジストパターン３０８を形成した後、該レジストパターン３０８を用いたエッチングにより、ＣＶＤ酸化膜におけるシリサイド領域１０Ａに存在する部分を除去することにより、非シリサイド領域１０Ａにおけるシリサイド反応を防止するＣＶＤ酸化膜からなるシリサイドプロテクション膜３０７を形成する。 Next, as shown in FIG. 6A, a semiconductor is formed by ion implantation using a desired impurity using the gate electrode 303, the offset sidewall 304a, the inner sidewall 305, and the outer sidewall 306 as a mask. A source / drain region 309 having a junction depth deeper than that of the low-concentration impurity expansion region 300 is formed in a self-aligned manner below the outer side wall 306 in the substrate 301. Subsequently, a CVD oxide film serving as a silicide protection film is deposited on the entire surface of the semiconductor substrate 301 by using, for example, a CVD method. Subsequently, a resist pattern 308 opening the silicide region is formed by using a photolithography method and an etching technique, and then a portion existing in the silicide region 10A in the CVD oxide film is removed by etching using the resist pattern 308. Thus, a silicide protection film 307 made of a CVD oxide film for preventing a silicide reaction in the non-silicide region 10A is formed.

次に、図６（ｂ）に示すように、レジストパターン３０８を除去した後に、例えばＰＶＤ法などを用いて、半導体基板３０１の全面に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、又はチタン（Ｔｉ）などからなる高融点金属膜３１０を堆積する。 Next, as shown in FIG. 6B, after the resist pattern 308 is removed, for example, by using the PVD method or the like, the entire surface of the semiconductor substrate 301 is, for example, nickel (Ni), cobalt (Co), or titanium ( A refractory metal film 310 made of Ti) or the like is deposited.

次に、図６（ｃ）に示すように、適当な熱処理を加えることにより、シリサイド領域１０Ａにおいて、ゲート電極３０３上及びソース・ドレイン領域３０９上の高融点金属膜３１０をシリサイド化してシリサイド層３１１を形成する。このとき、非シリサイド領域１０Ｂでは、ゲート電極３０３上及びソース・ドレイン領域３０９上には、十分な膜厚のシリサイドプロテクション膜が存在しているため、その上に形成されている高融点金属膜３１０がシリサイド化することはない。その後、硫酸過水などを用いたエッチングにより、未反応の高融点金属膜３１０を選択的に除去する。このようにして、同一の半導体基板３０１上に、シリサイド領域１０Ａでは、ゲート電極３０３上及びソース・ドレイン領域３０９上にシリサイド層３１１が形成されたシリサイド構造の素子を形成する一方で、非シリサイド領域１０Ｂでは、ゲート電極３０３上及びソース・ドレイン領域３０９上にはシリサイド層３１１が形成されない非シリサイド構造の素子を形成する。 Next, as shown in FIG. 6C, by applying an appropriate heat treatment, the refractory metal film 310 on the gate electrode 303 and the source / drain region 309 is silicided in the silicide region 10A to form a silicide layer 311. Form. At this time, in the non-silicide region 10B, a silicide protection film having a sufficient thickness exists on the gate electrode 303 and the source / drain region 309, and therefore, the refractory metal film 310 formed thereon is formed. Will not be silicided. Thereafter, the unreacted refractory metal film 310 is selectively removed by etching using sulfuric acid / hydrogen peroxide. In this manner, in the silicide region 10A on the same semiconductor substrate 301, an element having a silicide structure in which the silicide layer 311 is formed on the gate electrode 303 and the source / drain region 309 is formed, while the non-silicide region is formed. In 10B, a non-silicide structure element in which the silicide layer 311 is not formed is formed on the gate electrode 303 and the source / drain region 309.

特開２００４−１４６６１６号公報JP 2004-146616 A

ところで、上記従来の半導体装置の製造方法によると、シリサイドプロテクション膜３０７としてＣＶＤ酸化膜を堆積する際、シリサイド領域１０Ａに形成された隣り合うゲート電極３０３の間隔が狭い場合には、ゲート電極間の間隔（具体的には、断面形状がＬ字状の内側サイドウォール３０４ａにおける底部の向かい合う端部同士の間隔）の半分以上の膜厚を堆積させると、図７（ａ）の領域７Ａにおいて、横方向から成長する膜同士がくっついてしまい、本来堆積させたい膜厚以上の膜が堆積してしまうことになる。 By the way, according to the above-described conventional method for manufacturing a semiconductor device, when a CVD oxide film is deposited as the silicide protection film 307, if the interval between the adjacent gate electrodes 303 formed in the silicide region 10A is narrow, the gap between the gate electrodes is reduced. When a film thickness of half or more of the interval (specifically, the interval between the end portions facing each other at the bottom of the inner sidewall 304a having an L-shaped cross section) is deposited, in the region 7A of FIG. Films growing from the direction stick to each other, and a film having a thickness larger than that originally desired is deposited.

さらに、この場合、シリサイド領域１０Ａにおけるシリサイドプロテクション膜３０７をエッチングする際、上記図７（ａ）に示す領域７Ａ及びその周辺領域において狙いよりも厚く堆積されたシリサイドプロテクション膜３０７の膜厚と、それ以外の領域において狙い通りの膜厚が堆積されたシリサイドプロテクション膜３０７の膜厚との膜厚差が存在しているため、図７（ｂ）に示す領域７Ａにおいて、シリサイドプロテクション膜３０７の酸化膜残渣３０７ａが発生し易くなる。その結果、当該領域７Ａにおいて、シリサイド層３１１の形成不良が生じ、接合リークが増大するなどの問題が発生する。 Further, in this case, when etching the silicide protection film 307 in the silicide region 10A, the thickness of the silicide protection film 307 deposited thicker than intended in the region 7A and its peripheral region shown in FIG. Since there is a film thickness difference with the film thickness of the silicide protection film 307 in which the target film thickness is deposited in the other area, the oxide film of the silicide protection film 307 in the area 7A shown in FIG. Residue 307a is likely to occur. As a result, the formation of the silicide layer 311 is caused in the region 7A, and problems such as increased junction leakage occur.

一方で、シリサイド領域１０Ａに形成された隣り合うゲート電極３０３の間隔が狭い場合に、上記酸化膜残渣３０７の発生を防止するために、シリサイドプロテクション膜３０７の堆積膜厚を小さくすると、非シリサイド領域１０Ｂにおいて、シリサイドプロテクション膜３０７の十分な膜厚の確保が困難になる。その結果、本来シリサイド化させたくない非シリサイド領域１０Ｂにおいて、シリサイド層が形成されてしまうという問題が発生する。 On the other hand, if the deposited film thickness of the silicide protection film 307 is reduced in order to prevent the generation of the oxide film residue 307 when the interval between the adjacent gate electrodes 303 formed in the silicide region 10A is narrow, the non-silicide region In 10B, it becomes difficult to secure a sufficient thickness of the silicide protection film 307. As a result, there arises a problem that a silicide layer is formed in the non-silicide region 10B which is not originally desired to be silicided.

前記に鑑み、本発明の目的は、シリサイド領域においてシリサイド層の形成不良を生じさせず、非シリサイド領域においてシリサイド層が形成されないように、同一半導体基板上に、シリサイド領域と非シリサイド領域とを混在させることを可能とする半導体装置の製造方法及びその製造方法によって製造された半導体装置を提供することである。 In view of the above, an object of the present invention is to mix a silicide region and a non-silicide region on the same semiconductor substrate so that a silicide layer is not poorly formed in the silicide region and a silicide layer is not formed in the non-silicide region. It is an object to provide a method of manufacturing a semiconductor device that can be performed and a semiconductor device manufactured by the manufacturing method.

前記の目的を達成するために、本発明の第１の側面に係る半導体装置は、同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置であって、半導体基板における第１の素子形成領域及び第２の素子形成領域上に形成されたゲート電極と、第１の素子形成領域において、ゲート電極の側面に形成された第１のシリコン酸化膜からなる断面Ｉ字状のオフセットサイドウォールと、第２の素子形成領域において、半導体基板上及びゲート電極の側面に形成された第１のシリコン酸化膜からなるシリサイドプロテクション膜と、第１の素子形成領域では、オフセットサイドウォールの側面及び半導体基板上に形成され、第２の素子形成領域では、シリサイドプロテクション膜の側面及び底面に形成された、第２のシリコン酸化膜からなる断面Ｌ字状の内側サイドウォールと、第１の素子形成領域及び第２の素子形成領域において、内側サイドウォールの内側の側面及び底面上に形成されたシリコン窒化膜からなる外側サイドウォールと、半導体基板における外側サイドウォールの側方下の領域に形成された不純物拡散層と、第１の素子形成領域において、ゲート電極上及び不純物拡散層上に形成された金属シリサイド層とを備えている。 In order to achieve the above object, a semiconductor device according to a first aspect of the present invention includes a first element formation region that is a silicide region and a second element formation region that is a non-silicide region in the same semiconductor substrate. A gate electrode formed on the first element formation region and the second element formation region in the semiconductor substrate, and a first electrode formed on a side surface of the gate electrode in the first element formation region. An offset sidewall having an I-shaped cross section made of one silicon oxide film, and a silicide protection film made of a first silicon oxide film formed on the semiconductor substrate and on the side surface of the gate electrode in the second element formation region; In the first element formation region, it is formed on the side surface of the offset sidewall and on the semiconductor substrate. In the second element formation region, the silicide protection is formed. An inner sidewall having an L-shaped cross section made of a second silicon oxide film, formed on the side surface and the bottom surface of the silicon film, and on the inner side of the inner sidewall in the first element formation region and the second element formation region An outer sidewall made of a silicon nitride film formed on the side surface and the bottom surface; an impurity diffusion layer formed in a region below the outer sidewall of the semiconductor substrate; and a gate electrode in the first element formation region. And a metal silicide layer formed on the impurity diffusion layer.

本発明の第２の側面に係る半導体装置は、同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置であって、半導体基板における第１の素子形成領域及び第２の素子形成領域上に形成されたゲート電極と、第２の素子形成領域において、半導体基板上及びゲート電極の側面に形成された第１のシリコン酸化膜からなるシリサイドプロテクション膜と、第１の素子形成領域では、ゲート電極の側面に形成され、並びに、第２の素子形成領域では、シリサイドプロテクション膜の内側の側面及び底面に形成された、絶縁膜からなる断面Ｉ字状のオフセットサイドウォールと、第１の素子形成領域では、オフセットサイドウォールの側面及び半導体基板上に形成され、並びに、第２の素子形成領域では、オフセットサイドウォールの側面及びシリサイドプロテクション膜の内側の底面に形成された、第２のシリコン酸化膜からなる断面Ｌ字状の内側サイドウォールと、第１の素子形成領域及び第２の素子形成領域において、内側サイドウォールの内側の側面及び底面上に形成されたシリコン窒化膜からなる外側サイドウォールと、半導体基板における外側サイドウォールの側方下の領域に形成された不純物拡散層と、第１の素子形成領域において、ゲート電極上及び不純物拡散層上に形成された金属シリサイド層とを備えている。 A semiconductor device according to a second aspect of the present invention is a semiconductor device including a first element formation region that is a silicide region and a second element formation region that is a non-silicide region in the same semiconductor substrate, A gate electrode formed on the first element formation region and the second element formation region in the substrate, and a first silicon oxide film formed on the semiconductor substrate and on the side surface of the gate electrode in the second element formation region In the first element formation region, the silicide protection film is formed on the side surface of the gate electrode, and in the second element formation region, the insulating film is formed on the inner side surface and the bottom surface of the silicide protection film. The offset sidewall having an I-shaped cross section and the first element formation region are formed on the side surface of the offset sidewall and on the semiconductor substrate. Further, in the second element formation region, an inner sidewall having an L-shaped cross section made of a second silicon oxide film, formed on the side surface of the offset sidewall and the inner bottom surface of the silicide protection film, and the first element In the formation region and the second element formation region, formed in an outer side wall made of a silicon nitride film formed on the inner side surface and the bottom surface of the inner side wall, and in a region under the side of the outer side wall in the semiconductor substrate. And an impurity diffusion layer and a metal silicide layer formed on the gate electrode and the impurity diffusion layer in the first element formation region.

本発明の第１又は第２の側面に係る半導体装置において、シリサイドプロテクション膜として、第１のシリコン酸化膜の代わりに、酸化ハフニウム膜、酸化ジルコニウム膜、又は酸化タンタル膜からなる高誘電率膜が用いられてもよい。 In the semiconductor device according to the first or second aspect of the present invention, a high dielectric constant film made of a hafnium oxide film, a zirconium oxide film, or a tantalum oxide film is used as a silicide protection film instead of the first silicon oxide film. May be used.

本発明の第１の側面に係る半導体装置の製造方法は、同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置の製造方法であって、第１の素子形成領域及び第２の素子形成領域において、半導体基板上にゲート電極を形成する工程（ａ）と、半導体基板上の全面に、ゲート電極を覆うように第１のシリコン酸化膜を堆積する工程（ｂ）と、第２の素子形成領域を覆うレジストパターンを用いて、第１のシリコン酸化膜をエッチングすることにより、の素子形成領域では、ゲート電極の側面に第１のシリコン酸化膜からなる断面Ｉ字状のオフセットサイドウォールを形成すると共に、第２の素子形成領域では、第１のシリコン酸化膜からなるシリサイドプロテクション膜を形成する工程（ｃ）と、第１の素子形成領域及び第２の素子形成領域において、半導体基板の全面に、シリコン窒化膜及び第２のシリコン酸化膜をこの順で堆積する工程（ｄ）と、シリコン窒化膜及び第２のシリコン酸化膜をエッチングすることにより、第１の素子形成領域では、オフセットサイドウォールの側面及び半導体基板上に、並びに、第２の素子形成領域では、シリサイドプロテクション膜の側面及び底面に、シリコン窒化膜からなる断面Ｌ字状の内側サイドウォールを形成すると共、第１の素子形成領域及び第２の素子形成領域では、内側サイドウォールの内側の側面及び底面上に、第２のシリコン酸化膜からなる外側サイドウォールを形成する工程（ｅ）と、半導体基板における外側サイドウォールの側方下の領域に不純物拡散層を形成する工程（ｆ）と、半導体基板の全面に高融点金属膜を堆積することにより、第１の素子形成領域において、ゲート電極上及び不純物拡散層上に金属シリサイド層を形成する工程（ｇ）とを備える。 According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device including a first element formation region that is a silicide region and a second element formation region that is a non-silicide region in the same semiconductor substrate. The method includes a step (a) of forming a gate electrode on a semiconductor substrate in a first element formation region and a second element formation region, and a first surface so as to cover the gate electrode over the entire surface of the semiconductor substrate. The silicon oxide film is deposited on the side surface of the gate electrode in the element forming region by etching the first silicon oxide film using the step (b) of depositing the silicon oxide film and the resist pattern covering the second element forming region. An offset sidewall having an I-shaped cross section made of the first silicon oxide film is formed, and a silicide protector made of the first silicon oxide film is formed in the second element formation region. A step (c) of forming a silicon film, and a step of depositing a silicon nitride film and a second silicon oxide film in this order over the entire surface of the semiconductor substrate in the first element formation region and the second element formation region. (D) and by etching the silicon nitride film and the second silicon oxide film, in the first element formation region, on the side surface of the offset sidewall and on the semiconductor substrate, and in the second element formation region, An inner sidewall having an L-shaped cross section made of a silicon nitride film is formed on the side surface and the bottom surface of the silicide protection film, and in the first element formation region and the second element formation region, the inner side surface of the inner sidewall and A step (e) of forming an outer side wall made of a second silicon oxide film on the bottom surface, and a region under the side of the outer side wall in the semiconductor substrate; Forming the impurity diffusion layer (f) and depositing a refractory metal film over the entire surface of the semiconductor substrate, a metal silicide layer is formed on the gate electrode and the impurity diffusion layer in the first element formation region. Step (g).

本発明の第１の側面に係る半導体装置の製造方法は、同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置の製造方法であって、第１の素子形成領域及び第２の素子形成領域において、半導体基板上にゲート電極を形成する工程（ａ）と、半導体基板上の全面に、ゲート電極を覆うように第１のシリコン窒化膜を形成する工程（ｂ）と、第２の素子形成領域を覆うレジストパターンを用いて、第１のシリコン酸化膜をエッチングすることにより、第１の素子形成領域における第１のシリコン酸化膜を除去すると共に、第２の素子形成領域では、第１のシリコン酸化膜からなるシリサイドプロテクション膜を形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板の全面に、絶縁膜を堆積した後、該絶縁膜をエッチングすることにより、第１の素子形成領域では、ゲート電極の側面に、及び、第２の素子形成領域では、シリサイドプロテクション膜の側面に、絶縁膜からなる断面Ｉ字状のオフセットサイドウォールを形成する工程（ｄ）と、第１の素子形成領域及び第２の素子形成領域において、半導体基板の全面に、第２のシリコン酸化膜及びシリコン窒化膜をこの順で堆積する工程（ｅ）と、第２のシリコン酸化膜及びシリコン窒化膜をエッチングすることにより、第１の素子形成領域では、オフセットサイドウォールの側面及び半導体基板上に、並びに、第２の素子形成領域では、オフセットサイドウォールの側面及びシリサイドプロテクション膜の内側の底面に、第２のシリコン酸化膜からなる断面Ｌ字状の内側サイドウォールを形成すると共、第１の素子形成領域及び第２の素子形成領域では、内側サイドウォールの内側の側面及び底面上に、シリコン窒化膜からなる外側サイドウォールを形成する工程（ｆ）と、半導体基板における外側サイドウォールの側方下の領域に不純物拡散層を形成する工程（ｇ）と、半導体基板の全面に高融点金属膜を堆積することにより、第１の素子形成領域において、ゲート電極上及び不純物拡散層上に金属シリサイド層を形成する工程（ｈ）とを備える。 According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device including a first element formation region that is a silicide region and a second element formation region that is a non-silicide region in the same semiconductor substrate. The method includes a step (a) of forming a gate electrode on a semiconductor substrate in a first element formation region and a second element formation region, and a first surface so as to cover the gate electrode over the entire surface of the semiconductor substrate. The first silicon oxide film is etched by using the resist pattern covering the second element formation region by the step (b) of forming the silicon nitride film, and the first silicon in the first element formation region After removing the oxide film and forming a silicide protection film made of the first silicon oxide film in the second element formation region (c) and after the step (c), the semiconductor After the insulating film is deposited on the entire surface of the plate, the insulating film is etched to thereby form the side surface of the gate electrode in the first element formation region and the side surface of the silicide protection film in the second element formation region. And (d) forming an offset sidewall having an I-shaped cross section made of an insulating film, and a second silicon oxide film on the entire surface of the semiconductor substrate in the first element formation region and the second element formation region. And the step (e) of depositing the silicon nitride film in this order, and the second silicon oxide film and the silicon nitride film are etched, so that the first element formation region is formed on the side surface of the offset sidewall and on the semiconductor substrate. In the second element formation region, the second silicon oxide film is formed on the side surface of the offset sidewall and the bottom surface inside the silicide protection film. In addition, in the first element formation region and the second element formation region, an outer sidewall made of a silicon nitride film is formed on the inner side surface and the bottom surface of the inner sidewall. A step (f) of forming, a step (g) of forming an impurity diffusion layer in a region below the outer side wall of the semiconductor substrate, and a refractory metal film deposited on the entire surface of the semiconductor substrate And (h) forming a metal silicide layer on the gate electrode and the impurity diffusion layer.

本発明の一側面によると、シリサイド構造の素子を有するシリサイド領域と非シリサイド構造の素子を有する非シリサイド領域とを有するトランジスタが混在する半導体装置を同一基板上に形成する際に、デバイスが微細化しゲート間距離が狭くなった際にも、非シリサイド領域においてシリサイドプロテクション膜の十分な膜厚を確保しながら、シリサイド領域におけるシリサイドプロテクション膜の膜残りによるシリサイド層の形成不良を防止した半導体装置が実現される。 According to one aspect of the present invention, when a semiconductor device including a transistor having a silicide region having a silicide structure element and a non-silicide region having a non-silicide structure element is formed over the same substrate, the device is miniaturized. Even when the gate-to-gate distance is reduced, a semiconductor device is realized in which a sufficient silicide protection film thickness is ensured in the non-silicide region and a silicide layer formation failure due to the remaining silicide protection film in the silicide region is prevented. Is done.

図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。1A to 1C are cross-sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps. 図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。2A to 2C are cross-sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps. 図３（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。3A to 3C are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps. 図４（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。4A to 4C are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps. 図５（ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示す断面図である。5A to 5C are cross-sectional views showing a conventional method of manufacturing a semiconductor device in the order of steps. 図６（ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示す断面図である。6A to 6C are cross-sectional views showing a conventional method of manufacturing a semiconductor device in the order of steps. 図７（ａ）及び（ｂ）は、従来の半導体装置の製造方法による課題を説明するための断面図である。FIGS. 7A and 7B are cross-sectional views for explaining a problem caused by a conventional method for manufacturing a semiconductor device.

以下、本発明の各実施形態について図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について説明する。 (First embodiment)
A semiconductor device and a manufacturing method thereof according to the first embodiment of the present invention will be described.

図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）に、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図中において、向かって左側の領域が、シリサイド構造の素子が形成されるシリサイド領域Ａ（第１の素子形成領域）であり、向かって右側の領域が、シリサイド構造の素子が形成されない非シリサイド領域Ｂ（第２の素子形成領域）である。 FIGS. 1A to 1C and FIGS. 2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps. In the drawing, the left region is a silicide region A (first element formation region) where a silicide structure element is formed, and the right region is a region where no silicide structure element is formed. This is a silicide region B (second element formation region).

まず、図１（ａ）に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばシリコンからなる半導体基板１０１の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０２を選択的に形成する。これにより、半導体基板１０１にシリサイド領域Ａと非シリサイド領域Ｂとが形成される。続いて、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板１０１上に例えばポリシリコン膜又はアモルファスシリコン膜からなる膜厚１００ｎｍのゲート電極形成膜を成長させた後、フォトリソグラフィー法及びドライエッチング法により、該ゲート電極形成膜をパターンニングしてゲート電極１０３を形成する。続いて、ゲート電極１０３をマスクにして、リソグラフィー法及び所望の不純物を用いたイオン注入法により、シリサイド領域Ａ及び非シリサイド領域Ｂにおけるゲート電極１０３の側方下に接合深さが比較的浅い低濃度不純物拡散領域１００を自己整合的に形成する。続いて、例えばＣＶＤ法を用いて、半導体基板１０１上の全面に、ゲート電極１０３を覆うように、例えばシリコン酸化膜又はシリコン窒化膜からなる膜厚６ｎｍの絶縁膜１０４を形成する。なお、ここで、低濃度不純物拡散領域１００を形成する工程は、絶縁膜１０４を形成する工程の後に実施しても構わない。 First, as shown in FIG. 1A, an element isolation region 102 in which an insulating film is embedded in a trench on a semiconductor substrate 101 made of, for example, silicon by, for example, a buried element isolation (Shallow Trench Isolation: STI) method. Are selectively formed. As a result, silicide regions A and non-silicide regions B are formed in the semiconductor substrate 101. Subsequently, a gate electrode formation film having a thickness of 100 nm made of, for example, a polysilicon film or an amorphous silicon film is grown on the semiconductor substrate 101 by using, for example, a CVD (Chemical Vapor Deposition) method, and then photolithography and dry etching are performed. The gate electrode 103 is formed by patterning the gate electrode formation film by a method. Subsequently, with the gate electrode 103 as a mask, the junction depth is relatively low below the side of the gate electrode 103 in the silicide region A and the non-silicide region B by lithography and ion implantation using a desired impurity. The concentration impurity diffusion region 100 is formed in a self-aligning manner. Subsequently, an insulating film 104 having a thickness of 6 nm made of, for example, a silicon oxide film or a silicon nitride film is formed on the entire surface of the semiconductor substrate 101 by using, for example, a CVD method so as to cover the gate electrode 103. Here, the step of forming the low-concentration impurity diffusion region 100 may be performed after the step of forming the insulating film 104.

次に、図１（ｂ）に示すように、フォトリソグラフィー法及びドライエッチング法により、非シリサイド領域Ｂを覆うレジストパターン１０５を形成する。続いて、該レジストパターン１０５を用いて異方性エッチングすることにより、シリサイド領域Ａでは、ゲート電極１０３の側面に絶縁膜１０４からなるオフセットサイドウォール１０４ａを形成すると共に、非シリサイド領域Ｂでは、絶縁膜１０４からなるシリサイドプロテクション膜１０４ｂを形成する。 Next, as shown in FIG. 1B, a resist pattern 105 covering the non-silicide region B is formed by photolithography and dry etching. Subsequently, by performing anisotropic etching using the resist pattern 105, an offset sidewall 104a made of an insulating film 104 is formed on the side surface of the gate electrode 103 in the silicide region A, and in the non-silicide region B, insulation is performed. A silicide protection film 104b made of the film 104 is formed.

次に、図１（ｃ）に示すように、レジストパターン１０５を除去し、例えばＣＶＤ法を用いて、半導体基板１０１の全面に、ゲート電極１０３を覆うように、例えば膜厚１０ｎｍのシリコン酸化膜及び例えば膜厚３０ｎｍのシリコン窒化膜（図示せず）をこの順で堆積した後、異方性エッチングを行う。これにより、ゲート電極１０３の側面上に、オフセットサイドウォール１０４ａ又はシリサイドプロテクション膜１０４ｂを介して、断面形状がＬ字状のシリコン酸化膜からなる内側サイドウォール１０６と該内側サイドウォール１０６上に形成されたシリコン窒化膜からなる外側サイドウォール１０７とを形成する。続いて、ゲート電極１０３、オフセットサイドウォール１０４ａ、内側サイドウォール１０６、及び該外側サイドウォール１０７をマスクにして、所望の不純物を用いたイオン注入法により、半導体基板１０１における外側サイドウォール１０７の外側方下に、低濃度不純物拡領域１００よりも深い接合深さを有するソース・ドレイン領域１０８を自己整合的に形成する。 Next, as shown in FIG. 1C, the resist pattern 105 is removed, and a silicon oxide film of, eg, a 10 nm-thickness is formed on the entire surface of the semiconductor substrate 101 to cover the gate electrode 103 using, eg, CVD. For example, after a silicon nitride film (not shown) having a thickness of 30 nm is deposited in this order, anisotropic etching is performed. As a result, on the side surface of the gate electrode 103, the inner sidewall 106 made of a silicon oxide film having an L-shaped cross section is formed on the inner sidewall 106 via the offset sidewall 104a or the silicide protection film 104b. An outer sidewall 107 made of a silicon nitride film is formed. Subsequently, using the gate electrode 103, the offset sidewall 104a, the inner sidewall 106, and the outer sidewall 107 as a mask, the outer side of the outer sidewall 107 in the semiconductor substrate 101 is formed by ion implantation using a desired impurity. A source / drain region 108 having a junction depth deeper than that of the low concentration impurity expansion region 100 is formed in a self-aligned manner.

次に、図２（ａ）に示すように、例えばＰＶＤ（Phisical Vapor Depostion）法などを用いて、半導体基板１０１の全面に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、及びチタン（Ｔｉ）などのうちの少なくとも１つを含んでなる高融点金属膜１０９を堆積する。 Next, as shown in FIG. 2A, for example, nickel (Ni), cobalt (Co), titanium (Ti), etc. are formed on the entire surface of the semiconductor substrate 101 by using, for example, a PVD (Phisical Vapor Depostion) method. A refractory metal film 109 including at least one of them is deposited.

次に、図２（ｂ）に示すように、適当な熱処理を加えることにより、シリサイド領域Ａにおいて、ゲート電極１０３上及びソース・ドレイン領域１０８上の高融点金属膜１０９をシリサイド化してシリサイド層１１０を形成する。このとき、非シリサイド領域Ｂでは、ゲート電極１０３上及びソース・ドレイン領域１０８上には、十分な膜厚のシリサイドプロテクション膜１０４ｂが存在しているため、その上に形成されている高融点金属膜１０９がシリサイド化することはない。その後、例えば硫酸過水などを用いたエッチングにより、未反応の高融点金属膜１０９を選択的に除去する。このようにして、同一の半導体基板１０１上に、シリサイド領域Ａでは、ゲート電極１０３上及びソース・ドレイン領域１０８上にシリサイド層１１０が形成されたシリサイド構造の素子を形成する一方で、非シリサイド領域Ｂでは、ゲート電極１０３上及びソース・ドレイン領域１０８上にはシリサイド層１１０が形成されない非シリサイド構造の素子を形成する。 Next, as shown in FIG. 2B, by applying an appropriate heat treatment, the refractory metal film 109 on the gate electrode 103 and the source / drain region 108 is silicided in the silicide region A to form the silicide layer 110. Form. At this time, in the non-silicide region B, the silicide protection film 104b having a sufficient thickness is present on the gate electrode 103 and the source / drain region 108, so that the refractory metal film formed thereon is formed. 109 is not silicided. Thereafter, the unreacted refractory metal film 109 is selectively removed by etching using, for example, sulfuric acid / hydrogen peroxide. In this manner, in the silicide region A on the same semiconductor substrate 101, an element having a silicide structure in which the silicide layer 110 is formed on the gate electrode 103 and the source / drain region 108 is formed, while the non-silicide region is formed. In B, an element having a non-silicide structure in which the silicide layer 110 is not formed is formed on the gate electrode 103 and the source / drain regions 108.

次に、図２（ｃ）に示すように、例えばＣＶＤ法などにより、半導体基板１０１の全面に、コンタクトホール形成時のエッチングストップ膜となる例えば膜厚３０ｎｍのシリコン窒化膜からなるコンタクトライナー膜１１１を堆積し、続いて、例えば膜厚３００ｎｍのシリコン酸化膜からなる層間絶縁膜１１２を堆積する。続いて、レジストパターンを用いたドライエッチングにより、コンタクトライナー膜１１１及び層間絶縁膜１１２に、下端がシリサイド層１１０に到達するコンタクトホールを形成した後、該コンタクトーホールに例えばタングステンなどを埋め込んでコンタクトプラグ１１３を形成する。 Next, as shown in FIG. 2C, a contact liner film 111 made of, for example, a 30 nm-thickness silicon nitride film serving as an etching stop film for forming contact holes on the entire surface of the semiconductor substrate 101 by, eg, CVD. deposited, followed by, for example, an interlayer insulating film 112 made of a silicon oxide film having a thickness of 300 nm. Subsequently, a contact hole whose lower end reaches the silicide layer 110 is formed in the contact liner film 111 and the interlayer insulating film 112 by dry etching using a resist pattern, and then, for example, tungsten is buried in the contact hole to make contact. Plug 113 is formed.

以上のように、本実施形態に係る半導体装置の製造方法によると、シリサイド構造の素子を有するシリサイド領域と非シリサイド構造の素子を有する非シリサイド領域とを有する半導体装置を同一基板上に形成する際に、シリサイドプロテクション膜をサイドウォール形成前に形成することにより、デバイスが微細化しゲート間距離が狭くなった際にも、非シリサイド領域においてシリサイドプロテクション膜の十分な膜厚を確保しながら、シリサイド領域におけるシリサイドプロテクション膜の膜残りによるシリサイド層の形成不良を防止した半導体装置を製造できる。 As described above, according to the method of manufacturing a semiconductor device according to the present embodiment, when a semiconductor device having a silicide region having a silicide structure element and a non-silicide region having a non-silicide structure element is formed on the same substrate. In addition, by forming the silicide protection film before forming the sidewall, even when the device is miniaturized and the distance between the gates is reduced, the silicide region is secured while ensuring a sufficient thickness of the silicide protection film in the non-silicide region. Thus, a semiconductor device can be manufactured in which the formation failure of the silicide layer due to the remaining film of the silicide protection film is prevented.

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について説明する。 (Second Embodiment)
A semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described.

図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）に、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図中において、向かって左側の領域が、シリサイド構造の素子が形成されるシリサイド領域Ａであり、向かって右側の領域が、シリサイド構造の素子が形成されない非シリサイド領域Ｂである。 FIGS. 3A to 3C and FIGS. 4A to 4C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps. In the figure, the region on the left side toward the left is a silicide region A where a silicide-structured element is formed, and the region on the right side is a non-silicide region B where no silicide-structured element is formed.

まず、図３（ａ）に示すように、例えば埋め込み素子分離（ＳＴＩ）法により、例えばシリコンからなる半導体基板２０１の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域２０２を選択的に形成する。これにより、半導体基板２０１にシリサイド領域Ａと非シリサイド領域Ｂとが形成される。続いて、例えばＣＶＤ法を用いて、半導体基板２０１上に例えばポリシリコン膜又はアモルファスシリコン膜からなる膜厚１００ｎｍのゲート電極形成膜を成長させた後、フォトリソグラフィー法及びドライエッチング法により、該ゲート電極形成膜をパターンニングしてゲート電極２０３を形成する。続いて、ゲート電極２０３をマスクにして、リソグラフィー法、及び所望の不純物を用いたイオン注入法により、シリサイド領域Ａ及び非シリサイド領域Ｂにおけるゲート電極２０３の側方下に接合深さが比較的浅い低濃度不純物拡散領域２００を自己整合的に形成する。続いて、例えばＣＶＤ法を用いて、半導体基板２０１上の全面に、ゲート電極２０３を覆うように、例えばシリコン酸化膜からなる膜厚６ｎｍの絶縁膜２０４を形成する。なお、ここで、低濃度不純物拡散領域２００を形成する工程は、絶縁膜２０４を形成する工程の後に実施しても構わない。 First, as shown in FIG. 3A, an element isolation region 202 in which an insulating film is buried in a trench is selectively formed on a semiconductor substrate 201 made of, for example, silicon by, for example, a buried element isolation (STI) method. Form. As a result, silicide regions A and non-silicide regions B are formed in the semiconductor substrate 201. Subsequently, a gate electrode formation film having a thickness of 100 nm made of, for example, a polysilicon film or an amorphous silicon film is grown on the semiconductor substrate 201 by using, for example, CVD, and then the gate is formed by photolithography and dry etching. The gate electrode 203 is formed by patterning the electrode formation film. Subsequently, with the gate electrode 203 as a mask, the junction depth is relatively shallow below the side of the gate electrode 203 in the silicide region A and the non-silicide region B by lithography and ion implantation using a desired impurity. The low concentration impurity diffusion region 200 is formed in a self-aligning manner. Subsequently, an insulating film 204 made of, for example, a silicon oxide film is formed on the entire surface of the semiconductor substrate 201 by using, for example, a CVD method so as to cover the gate electrode 203. Here, the step of forming the low concentration impurity diffusion region 200 may be performed after the step of forming the insulating film 204.

次に、図３（ｂ）に示すように、フォトリソグラフィー法及びドライエッチング法により、非シリサイド領域Ｂを覆うレジストパターン２０５を形成する。続いて、該レジストパターン２０５を用いて等方性エッチングすることにより、シリサイド領域Ａにおける絶縁膜２０４のみを完全に除去すると共に、非シリサイド領域Ｂでは、残存する絶縁膜２０４からなるシリサイドプロテクション膜２０４ｂを形成する。 Next, as shown in FIG. 3B, a resist pattern 205 that covers the non-silicide region B is formed by photolithography and dry etching. Subsequently, by performing isotropic etching using the resist pattern 205, only the insulating film 204 in the silicide region A is completely removed, and in the non-silicide region B, a silicide protection film 204b made of the remaining insulating film 204 is formed. Form.

次に、図３（ｃ）に示すように、例えばＣＶＤ法を用いて、半導体基板２０１上の全面に、ゲート電極２０３を覆うように、例えばシリコン酸化膜又はシリコン窒化膜からなる膜厚１０ｎｍの絶縁膜を形成した後、異方性エッチングにより、ゲート電極２０３の各側面に、該絶縁膜からなるオフセットサイドウォール２１５を形成する。続いて、例えばＣＶＤ法を用いて、半導体基板２０１の全面に、ゲート電極２０３を覆うように、例えば膜厚１０ｎｍのシリコン酸化膜及び例えば膜厚３０ｎｍのシリコン窒化膜（図示せず）をこの順で堆積した後、異方性エッチングを行う。これにより、ゲート電極２０３の側面上に、オフセットサイドウォール２１５を介して、断面形状がＬ字状のシリコン酸化膜からなる内側サイドウォール２０６と該内側サイドウォール２０６上に形成されたシリコン窒化膜からなる外側サイドウォール２０７とを形成する。続いて、ゲート電極２０３、シリサイドプロテクション膜２０４ｂ、オフセットサイドウォール２１５ａ、内側サイドウォール２０６、及び該外側サイドウォール２０７をマスクにして、所望の不純物を用いたイオン注入法により、半導体基板２０１における外側サイドウォール２０７の外側方下に、低濃度不純物拡領域２００よりも深い接合深さを有するソース・ドレイン領域２０９を自己整合的に形成する。 Next, as shown in FIG. 3C, for example, a CVD method is used to cover the entire surface of the semiconductor substrate 201 with a film thickness of 10 nm made of, for example, a silicon oxide film or a silicon nitride film so as to cover the gate electrode 203. After forming the insulating film, an offset sidewall 215 made of the insulating film is formed on each side surface of the gate electrode 203 by anisotropic etching. Subsequently, a silicon oxide film having a thickness of 10 nm and a silicon nitride film (not shown) having a thickness of 30 nm, for example, are formed in this order on the entire surface of the semiconductor substrate 201 by using, for example, a CVD method so as to cover the gate electrode 203. Then, anisotropic etching is performed. As a result, the inner sidewall 206 made of a silicon oxide film having an L-shaped cross section and the silicon nitride film formed on the inner sidewall 206 are formed on the side surface of the gate electrode 203 via the offset sidewall 215. The outer side wall 207 is formed. Subsequently, by using the gate electrode 203, the silicide protection film 204b, the offset sidewall 215a, the inner sidewall 206, and the outer sidewall 207 as a mask, an outer side of the semiconductor substrate 201 is formed by ion implantation using a desired impurity. A source / drain region 209 having a junction depth deeper than that of the low-concentration impurity expansion region 200 is formed in a self-aligned manner below the wall 207.

次に、図４（ａ）に示すように、例えばＰＶＤ法などを用いて、半導体基板２０１の全面に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、及びチタン（Ｔｉ）などのうちの少なくとも１つを含んでなる高融点金属膜２０９を堆積する。 Next, as illustrated in FIG. 4A, at least one of nickel (Ni), cobalt (Co), titanium (Ti), and the like is formed on the entire surface of the semiconductor substrate 201 using, for example, a PVD method. A refractory metal film 209 including one is deposited.

次に、図４（ｂ）に示すように、適当な熱処理を加えることにより、シリサイド領域Ａにおいて、ゲート電極２０３上及びソース・ドレイン領域２０９上の高融点金属膜１０９をシリサイド化してシリサイド層２１１を形成する。このとき、非シリサイド領域Ｂでは、ゲート電極２０３上及びソース・ドレイン領域２０９上には、十分な膜厚のシリサイドプロテクション膜２０４ｂが存在しているため、その上に形成されている高融点金属膜２１０がシリサイド化することはない。その後、例えば硫酸過水などを用いたエッチングにより、未反応の高融点金属膜２１０を選択的に除去する。このようにして、同一の半導体基板２０１上に、シリサイド領域Ａでは、ゲート電極２０３上及びソース・ドレイン領域２０９上にシリサイド層２１１が形成されたシリサイド構造の素子を形成する一方で、非シリサイド領域Ｂでは、ゲート電極２０３上及びソース・ドレイン領域２０９上にはシリサイド層２１１が形成されない非シリサイド構造の素子を形成する。 Next, as shown in FIG. 4B, by applying an appropriate heat treatment, the refractory metal film 109 on the gate electrode 203 and the source / drain region 209 is silicided in the silicide region A to form a silicide layer 211. Form. At this time, in the non-silicide region B, the silicide protection film 204b having a sufficient thickness is present on the gate electrode 203 and the source / drain region 209, so that the refractory metal film formed thereon is formed. 210 is not silicided. Thereafter, the unreacted refractory metal film 210 is selectively removed by etching using, for example, sulfuric acid / hydrogen peroxide. In this way, on the same semiconductor substrate 201, in the silicide region A, an element having a silicide structure in which the silicide layer 211 is formed on the gate electrode 203 and the source / drain region 209 is formed, while the non-silicide region is formed. In B, an element having a non-silicide structure in which the silicide layer 211 is not formed is formed on the gate electrode 203 and the source / drain region 209.

次に、図４（ｃ）に示すように、例えばＣＶＤ法などにより、半導体基板１０１の全面に、コンタクトホール形成時のエッチングストップ膜となる例えば膜厚３０ｎｍのシリコン窒化膜からなるコンタクトライナー膜１１１を堆積し、続いて、例えば膜厚３００ｎｍのシリコン酸化膜からなる層間絶縁膜１１２を堆積する。続いて、レジストパターンを用いたドライエッチングにより、コンタクトライナー膜１１１及び層間絶縁膜１１２に、下端がシリサイド層１１０に到達するコンタクトホールを形成した後、該コンタクトーホールに例えばタングステンなどを埋め込んでコンタクトプラグ１１３を形成する。 Next, as shown in FIG. 4C, a contact liner film 111 made of, for example, a 30 nm-thickness silicon nitride film serving as an etching stop film when forming contact holes is formed on the entire surface of the semiconductor substrate 101 by, eg, CVD. Subsequently, an interlayer insulating film 112 made of, for example, a 300 nm-thickness silicon oxide film is deposited. Subsequently, a contact hole whose lower end reaches the silicide layer 110 is formed in the contact liner film 111 and the interlayer insulating film 112 by dry etching using a resist pattern, and then, for example, tungsten is buried in the contact hole to make contact. Plug 113 is formed.

なお、以上の第１及び第２の実施形態では、シリサイドプロテクション膜としてシリコン酸化膜を例として用いたが、酸化ハフニウム膜、酸化ジルコニウム膜、又は酸化タンタル膜などからなる高誘電率膜を用いることもできる。 In the first and second embodiments described above, a silicon oxide film is used as an example of the silicide protection film, but a high dielectric constant film made of a hafnium oxide film, a zirconium oxide film, a tantalum oxide film, or the like is used. You can also.

また、オフセットサイドウォールとしてシリコン酸化膜を用いた場合、内側サイドウォールとしてシリコン窒化膜、外側サイドウォールとしてシリコン酸化膜を用いてもよく、オフセットサイドウォールとしてシリコン窒化膜を用いた場合、内側サイドウォールとしてシリコン酸化膜、外側サイドウォールとしてシリコン窒化膜を用いてもよい。 Further, when a silicon oxide film is used as the offset sidewall, a silicon nitride film may be used as the inner sidewall, and a silicon oxide film may be used as the outer sidewall, and when a silicon nitride film is used as the offset sidewall, the inner sidewall A silicon oxide film may be used, and a silicon nitride film may be used as the outer sidewall.

本発明は、シリサイド構造の素子領域と非シリサイド構造の素子領域とを同一基板上に有する半導体装置及びその製造方法にとって有用である。 The present invention is useful for a semiconductor device having an element region having a silicide structure and an element region having a non-silicide structure on the same substrate and a method for manufacturing the same.

１００、２００低濃度不純物拡散領域
１０１、２０１半導体基板
１０２、２０２素子分離酸化膜
１０３、２０３ゲート電極
１０４、２０４シリコン酸化膜
１０４ａ、２１５オフセットサイドウォール
１０４ｂ、２０４ｂシリサイドプロテクション膜
１０５、２０５レジストパターン
１０６、２０６内側サイドウォール
１０７、２０７外側サイドウォール
１０８、２０９ソース・ドレイン領域
１０９、２１０高融点金属膜
１１０、２１１シリサイド層
１１１、２１２コンタクトライナー膜
１１２、２１３層間絶縁膜 100, 200 Low-concentration impurity diffusion regions 101, 201 Semiconductor substrate 102, 202 Element isolation oxide film 103, 203 Gate electrode 104, 204 Silicon oxide film 104a, 215 Offset sidewall 104b, 204b Silicide protection film 105, 205 Resist pattern 106, 206 Inner side walls 107 and 207 Outer side walls 108 and 209 Source / drain regions 109 and 210 Refractory metal films 110 and 211 Silicide layers 111 and 212 Contact liner films 112 and 213 Interlayer insulating films

Claims

同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置であって、
前記半導体基板における前記第１の素子形成領域及び前記第２の素子形成領域上に形成されたゲート電極と、
前記第１の素子形成領域において、前記ゲート電極の側面に形成された第１のシリコン酸化膜からなる断面Ｉ字状のオフセットサイドウォールと、前記第２の素子形成領域において、前記半導体基板上及び前記ゲート電極の側面に形成された前記第１のシリコン酸化膜からなるシリサイドプロテクション膜と、
前記第１の素子形成領域では、前記オフセットサイドウォールの側面及び前記半導体基板上に形成され、並びに、前記第２の素子形成領域では、前記シリサイドプロテクション膜の側面及び底面に形成された、第２のシリコン酸化膜からなる断面Ｌ字状の内側サイドウォールと、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記内側サイドウォールの内側の側面及び底面上に形成されたシリコン窒化膜からなる外側サイドウォールと、
前記半導体基板における前記外側サイドウォールの側方下の領域に形成された不純物拡散層と、
前記第１の素子形成領域において、前記ゲート電極上及び前記不純物拡散層上に形成された金属シリサイド層とを備えている、半導体装置。 A semiconductor device comprising a first element formation region that is a silicide region and a second element formation region that is a non-silicide region in the same semiconductor substrate,
A gate electrode formed on the first element formation region and the second element formation region in the semiconductor substrate;
In the first element formation region, an offset sidewall having an I-shaped cross section made of a first silicon oxide film formed on the side surface of the gate electrode, and in the second element formation region, on the semiconductor substrate and A silicide protection film made of the first silicon oxide film formed on a side surface of the gate electrode;
The first element formation region is formed on a side surface of the offset sidewall and the semiconductor substrate, and the second element formation region is formed on a side surface and a bottom surface of the silicide protection film. An inner sidewall having an L-shaped cross section made of a silicon oxide film,
In the first element formation region and the second element formation region, an outer sidewall made of a silicon nitride film formed on the inner side surface and the bottom surface of the inner sidewall,
An impurity diffusion layer formed in a region under the side of the outer sidewall in the semiconductor substrate;
A semiconductor device comprising: a metal silicide layer formed on the gate electrode and the impurity diffusion layer in the first element formation region.

同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置であって、
前記半導体基板における前記第１の素子形成領域及び前記第２の素子形成領域上に形成されたゲート電極と、
前記第２の素子形成領域において、前記半導体基板上及び前記ゲート電極の側面に形成された第１のシリコン酸化膜からなるシリサイドプロテクション膜と、
前記第１の素子形成領域では、前記ゲート電極の側面に形成され、並びに、前記第２の素子形成領域では、前記シリサイドプロテクション膜の内側の側面及び底面に形成された、絶縁膜からなる断面Ｉ字状のオフセットサイドウォールと、
前記第１の素子形成領域では、前記オフセットサイドウォールの側面及び前記半導体基板上に形成され、並びに、前記第２の素子形成領域では、前記オフセットサイドウォールの側面及び前記シリサイドプロテクション膜の内側の底面に形成された、第２のシリコン酸化膜からなる断面Ｌ字状の内側サイドウォールと、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記内側サイドウォールの内側の側面及び底面上に形成されたシリコン窒化膜からなる外側サイドウォールと、
前記半導体基板における前記外側サイドウォールの側方下の領域に形成された不純物拡散層と、
前記第１の素子形成領域において、前記ゲート電極上及び前記不純物拡散層上に形成された金属シリサイド層とを備えている、半導体装置。 A semiconductor device comprising a first element formation region that is a silicide region and a second element formation region that is a non-silicide region in the same semiconductor substrate,
A gate electrode formed on the first element formation region and the second element formation region in the semiconductor substrate;
In the second element formation region, a silicide protection film made of a first silicon oxide film formed on the semiconductor substrate and on the side surface of the gate electrode;
In the first element formation region, a cross section I made of an insulating film is formed on the side surface of the gate electrode, and in the second element formation region, it is formed on the inner side surface and the bottom surface of the silicide protection film. Character-shaped offset sidewall,
In the first element formation region, the side surface of the offset sidewall and the semiconductor substrate are formed. In the second element formation region, the side surface of the offset sidewall and the bottom surface inside the silicide protection film. An inner sidewall having an L-shaped cross section made of a second silicon oxide film,
In the first element formation region and the second element formation region, an outer sidewall made of a silicon nitride film formed on the inner side surface and the bottom surface of the inner sidewall,
An impurity diffusion layer formed in a region under the side of the outer sidewall in the semiconductor substrate;
A semiconductor device comprising: a metal silicide layer formed on the gate electrode and the impurity diffusion layer in the first element formation region.

請求項１又は２に記載の半導体装置において、
前記シリサイドプロテクション膜として、前記第１のシリコン酸化膜の代わりに、酸化ハフニウム膜、酸化ジルコニウム膜、又は酸化タンタル膜からなる高誘電率膜が用いられている、半導体装置。 The semiconductor device according to claim 1 or 2,
A semiconductor device in which a high dielectric constant film made of a hafnium oxide film, a zirconium oxide film, or a tantalum oxide film is used as the silicide protection film instead of the first silicon oxide film.

同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置の製造方法であって、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記半導体基板上にゲート電極を形成する工程（ａ）と、
前記半導体基板上の全面に、前記ゲート電極を覆うように第１のシリコン酸化膜を堆積する工程（ｂ）と、
前記第２の素子形成領域を覆うレジストパターンを用いて、前記第１のシリコン酸化膜をエッチングすることにより、前記第１の素子形成領域では、前記ゲート電極の側面に前記第１のシリコン酸化膜からなる断面Ｉ字状のオフセットサイドウォールを形成すると共に、前記第２の素子形成領域では、前記第１のシリコン酸化膜からなるシリサイドプロテクション膜を形成する工程（ｃ）と、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記半導体基板の全面に、シリコン窒化膜及び第２のシリコン酸化膜をこの順で堆積する工程（ｄ）と、
前記シリコン窒化膜及び前記第２のシリコン酸化膜をエッチングすることにより、前記第１の素子形成領域では、前記オフセットサイドウォールの側面及び前記半導体基板上に、並びに、前記第２の素子形成領域では、前記シリサイドプロテクション膜の側面及び底面に、前記シリコン窒化膜からなる断面Ｌ字状の内側サイドウォールを形成すると共、前記第１の素子形成領域及び前記第２の素子形成領域では、前記内側サイドウォールの内側の側面及び底面上に、前記第２のシリコン酸化膜からなる外側サイドウォールを形成する工程（ｅ）と、
前記半導体基板における前記外側サイドウォールの側方下の領域に不純物拡散層を形成する工程（ｆ）と、
前記半導体基板の全面に高融点金属膜を堆積することにより、前記第１の素子形成領域において、前記ゲート電極上及び前記不純物拡散層上に金属シリサイド層を形成する工程（ｇ）とを備える、半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a first element formation region that is a silicide region and a second element formation region that is a non-silicide region in the same semiconductor substrate,
(A) forming a gate electrode on the semiconductor substrate in the first element formation region and the second element formation region;
Depositing a first silicon oxide film on the entire surface of the semiconductor substrate so as to cover the gate electrode;
The first silicon oxide film is etched on the side surface of the gate electrode in the first element forming region by etching the first silicon oxide film using a resist pattern covering the second element forming region. Forming an offset sidewall having an I-shaped cross section and forming a silicide protection film made of the first silicon oxide film in the second element formation region;
A step (d) of depositing a silicon nitride film and a second silicon oxide film in this order on the entire surface of the semiconductor substrate in the first element formation region and the second element formation region;
By etching the silicon nitride film and the second silicon oxide film, in the first element formation region, on the side surface of the offset sidewall and the semiconductor substrate, and in the second element formation region In addition, an L-shaped inner sidewall made of the silicon nitride film is formed on the side surface and the bottom surface of the silicide protection film, and the inner side is formed in the first element forming region and the second element forming region. Forming an outer side wall made of the second silicon oxide film on the inner side surface and bottom surface of the wall (e);
A step (f) of forming an impurity diffusion layer in a region under the side of the outer sidewall in the semiconductor substrate;
Depositing a refractory metal film on the entire surface of the semiconductor substrate to form a metal silicide layer on the gate electrode and the impurity diffusion layer in the first element formation region (g). A method for manufacturing a semiconductor device.

同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置の製造方法であって、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記半導体基板上にゲート電極を形成する工程（ａ）と、
前記半導体基板上の全面に、前記ゲート電極を覆うように第１のシリコン窒化膜を形成する工程（ｂ）と、
前記第２の素子形成領域を覆うレジストパターンを用いて、前記第１のシリコン酸化膜をエッチングすることにより、前記第１の素子形成領域における前記第１のシリコン酸化膜を除去すると共に、前記第２の素子形成領域では、前記第１のシリコン酸化膜からなるシリサイドプロテクション膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記半導体基板の全面に、絶縁膜を堆積した後、該絶縁膜をエッチングすることにより、前記第１の素子形成領域では、前記ゲート電極の側面に、及び、前記第２の素子形成領域では、前記シリサイドプロテクション膜の側面に、前記絶縁膜からなる断面Ｉ字状のオフセットサイドウォールを形成する工程（ｄ）と、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記半導体基板の全面に、第２のシリコン酸化膜及びシリコン窒化膜をこの順で堆積する工程（ｅ）と、
前記第２のシリコン酸化膜及び前記シリコン窒化膜をエッチングすることにより、前記第１の素子形成領域では、前記オフセットサイドウォールの側面及び前記半導体基板上に、並びに、前記第２の素子形成領域では、前記オフセットサイドウォールの側面及び前記シリサイドプロテクション膜の内側の底面に、前記第２のシリコン酸化膜からなる断面Ｌ字状の内側サイドウォールを形成すると共、前記第１の素子形成領域及び前記第２の素子形成領域では、前記内側サイドウォールの内側の側面及び底面上に、前記シリコン窒化膜からなる外側サイドウォールを形成する工程（ｆ）と、
前記半導体基板における前記外側サイドウォールの側方下の領域に不純物拡散層を形成する工程（ｇ）と、
前記半導体基板の全面に高融点金属膜を堆積することにより、前記第１の素子形成領域において、前記ゲート電極上及び前記不純物拡散層上に金属シリサイド層を形成する工程（ｈ）とを備える、半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a first element formation region that is a silicide region and a second element formation region that is a non-silicide region in the same semiconductor substrate,
(A) forming a gate electrode on the semiconductor substrate in the first element formation region and the second element formation region;
Forming a first silicon nitride film on the entire surface of the semiconductor substrate so as to cover the gate electrode;
Etching the first silicon oxide film using a resist pattern covering the second element formation region removes the first silicon oxide film in the first element formation region, and In the element formation region 2, a step (c) of forming a silicide protection film made of the first silicon oxide film;
After the step (c), an insulating film is deposited on the entire surface of the semiconductor substrate, and then the insulating film is etched so that, in the first element formation region, on the side surface of the gate electrode, and (D) forming an offset sidewall having an I-shaped cross section made of the insulating film on a side surface of the silicide protection film in the second element formation region;
A step (e) of depositing a second silicon oxide film and a silicon nitride film in this order over the entire surface of the semiconductor substrate in the first element formation region and the second element formation region;
By etching the second silicon oxide film and the silicon nitride film, in the first element formation region, on the side surface of the offset sidewall and on the semiconductor substrate, and in the second element formation region In addition, an L-shaped inner sidewall made of the second silicon oxide film is formed on a side surface of the offset sidewall and an inner bottom surface of the silicide protection film, and the first element forming region and the first In the element formation region 2, a step (f) of forming an outer sidewall made of the silicon nitride film on the inner side surface and the bottom surface of the inner sidewall;
A step (g) of forming an impurity diffusion layer in a region under the side of the outer sidewall in the semiconductor substrate;
And (h) forming a metal silicide layer on the gate electrode and the impurity diffusion layer in the first element formation region by depositing a refractory metal film on the entire surface of the semiconductor substrate. A method for manufacturing a semiconductor device.