JP2011066435A - 半導体デバイスの絶縁 - Google Patents

半導体デバイスの絶縁 Download PDF

Info

Publication number
JP2011066435A
JP2011066435A JP2010246006A JP2010246006A JP2011066435A JP 2011066435 A JP2011066435 A JP 2011066435A JP 2010246006 A JP2010246006 A JP 2010246006A JP 2010246006 A JP2010246006 A JP 2010246006A JP 2011066435 A JP2011066435 A JP 2011066435A
Authority
JP
Japan
Prior art keywords
trench portion
trench
base film
forming
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010246006A
Other languages
English (en)
Other versions
JP5707098B2 (ja
Inventor
Bee Kim Hong
キム，ホン ベ
Armin Tilke
アーミン，ティルケ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2011066435A publication Critical patent/JP2011066435A/ja
Application granted granted Critical
Publication of JP5707098B2 publication Critical patent/JP5707098B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】半導体デバイスの絶縁構造の構造、および、形成方法を提供する。
【解決手段】当該絶縁構造は、底部が最上部よりも広くなっており、半導体デバイスの大きさを調整できる。第１のエッチングプロセスが、第１のトレンチ部分２２６を形成するために用いられ、第２のエッチングプロセスまたは酸化工程が、第１のトレンチ部分２２６の下に第２のトレンチ部分２２８を形成するために用いられる。第２のトレンチ部分は、第１のトレンチ部分よりも広い。一形態では、下地膜２２２が、第１のトレンチ部分の間、第１のトレンチ部分の側壁上に形成されてもよい（この第１のトレンチ部分は、第２のエッチングプロセスの間、第１のトレンチ部分の側壁を保護する）。あるいは、他の形態では、下地膜２２２が、第１のトレンチ部分の側壁上に堆積されていてもよい。
【選択図】図３

Description

発明の詳細な説明
〔技術分野〕
本発明は、概して、半導体デバイスの製造に関するものであり、特に、半導体デバイスの絶縁の形成に関するものである。
〔発明の背景〕
半導体デバイスは、例えば、パーソナルコンピュータ、携帯電話、デジタルカメラ、および、他の電子機器といった様々な用途に用いられている。通常、半導体デバイスは、半導体基板上に、順に絶縁（または誘電）層、導体層、半導体層の材料を堆積し、これら様々な層をリソグラフィを用いてパターニングして、上記半導体基板上に回路部品および回路素子を形成することによって形成される。
トランジスタは、半導体デバイスにおいて広く用いられている素子である。例えば、１つの集積回路（ＩＣ）の上には、数百万のトランジスタが設けられている場合もある。半導体デバイスの製造に用いられる一般的なトランジスタは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。
近年のＭＯＳＦＥＴプロセスでは、１種のドーピングを用いて、正または負のチャネルトランジスタを形成してきた。相補型金属酸化膜半導体（ＣＭＯＳ）デバイスと呼ばれているより最近の構成では、図１の断面図に示したような相補型構造を有する正および負のチャネルデバイスが用いられている。ＣＭＯＳデバイスの製造には、より多くの製造工程およびより多くのトランジスタを用いる必要があるが、ＣＭＯＳデバイスは、省電力化できるとともに、小型化および高速化して製造することができるという点で有利である。
ＣＭＯＳデバイスの正および負のチャネルデバイスは、通常、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタおよびｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタと呼ばれている。ＰＭＯＳトランジスタは、ｎ型ウェル（例えば、ｎ型の不純物が注入されたウェル）に形成される。ＮＭＯＳトランジスタは、ｐ型ウェルに形成される。ＣＭＯＳトランジスタを形成するために、通常、例えば基材１０２または基板に不純物を注入する。これによって、ｐ型ウェルおよびｎ型ウェルが形成される。当該技術分野においてトレンチ分離（ＳＴＩ）領域１０４と呼ばれている絶縁領域が、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのｎ型ウェルとｐ型ウェルとの間に形成される。このＳＴＩ領域１０４は、基材１０２内において、幅Ｗおよび深さＤを有している。ＳＴＩ領域は、通常、例えばｎ型ウェルおよびｐ型ウェルの最大ドーピング濃度での深さ（例えば、約０.５〜１.０μｍ）で、基材１０２内に広がっている。
基材１０２およびＳＴＩ領域１０４の上にゲート誘電体１０６を堆積し、当該ゲート誘電体１０６の上にゲート材料１０８を堆積する。ゲート材料１０８およびゲート誘電体１０６を、リソグラフィによってパターニングすることにより、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートおよびゲート誘電体が形成される。次に、ｐ型ウェルおよびｎ型ウェルの上面に不純物を注入することにより、例えば、トランジスタのｎ型およびｐ型のソースドレイン領域が形成される。ゲート１０８およびゲート誘電体１０６の側壁上に、側壁スペーサ（図示せず）を形成してもよいし、ＣＭＯＳデバイス１００の製造を完了する（例えば、絶縁層を堆積し、コンタクトを形成することにより、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの領域を電気的に接触させる）ために、他のプロセスステップ（図示せず）を続けてもよい。
ＣＭＯＳトランジスタのＳＴＩ領域１０４を形成する従来の方法には、いくつかの問題点がある。ＳＴＩ領域１０４は、ｐ型ウェルとｎ型ウェルとを分離している。ｐ型ウェルおよびｎ型ウェルは注入されるので、それらは、基材１０２内の特定の深さにおいて、最大の不純物濃度を有している。ＳＴＩ領域１０４のトレンチは、最大のウェル不純物濃度よりも低い濃度で広がっている必要がある。ソース／ドレイン（ＳＤ）領域において一方のウェル（例えば、ｎ型ウェルのｐ型ＳＤ、および、ｐ型ウェルのｎ型ＳＤ）から始まる空乏領域が隣接するウェルに達すると、絶縁破壊電圧に達する。空乏領域は、不純物濃度が高い場合、例えばＳＴＩ領域１０４のトレンチの底部の周りに、ほんのわずかに成長する。したがって、ＳＴＩ底部領域の幅は、ＳＴＩ領域の絶縁性能にとって最も重要である。したがって、ＳＴＩ領域１０４のトレンチ底部は、空乏領域のパンチスルーが生じることなく両方のウェルの全域に十分に高い電圧を印加できる程度に、十分に広くなければならない。同様の状況が、２つのＳＤ領域間を絶縁するために、同じウェル（例えば、ＳＴＩ領域によって絶縁された１つのｐ型ウェルにおける２つのｎ型ＳＤ、または、ＳＴＩ領域によって絶縁された１つのｎ型ウェルにおける２つのｐ型ＳＤ）においても存在する。
従来のＳＴＩ領域１０４における他の問題は、ｐ型ウェルおよびｎ型ウェルが深い程、ＳＴＩ領域１０４を深くする必要があることである。ＳＴＩ領域１０４のトレンチをより深く形成するために、注入プロセスのためのマスク用のフォトレジスト層をより厚く形成する必要がある。このため、ＣＭＯＳデバイス１００を調整または小型化することは困難である。
さらに、ＳＴＩ領域１０４を形成すると、リソグラフィ工程において不可避である重ね合わせの公差に起因する不整合が生じ、その結果、図２に示したように、ＳＴＩ領域１０４は、ｐ型ウェルとｎ型ウェルとの間に当該ウェルに接するように配置されていないか、あるいは、ｐ型ウェルとｎ型ウェルとの接合部１１０ａに中心がない状態になる。例えば、ＳＴＩ領域１０４のトレンチは、ｐ型ウェルおよびｎ型ウェルの接合部１１０ａからＸだけずれている点１１０ｂ（例えば、図２ではｎ型ウェル内）を中心としている。この不整合により、例えばデバイス１００の不具合が生じる。
したがって、従来技術において求められていることは、半導体デバイスの絶縁構造およびその製造方法を改善することである。
〔発明の概要〕
半導体デバイスのＳＴＩ領域を形成する新たな方法を提供する本発明の好ましい実施の形態によって、通常は、上記問題および他の問題が解決または回避されるとともに、技術的利点が得られる。底部が広く上部が狭い逆形状を有するＳＴＩ領域が形成される。
本発明の好ましい実施の形態では、半導体デバイスの絶縁構造の形成方法は、基材を設ける工程と、上記基材に第１のエッチングプロセスを施して、上記基材の中に第１のトレンチ部分を形成する工程（上記第１のエッチングプロセスは、第１のバイアス電力レベルを含み、上記第１のトレンチ部分は、第１幅を有する）と、上記基材に第２のエッチングプロセスを施して、上記基材の中の第１のトレンチ部分の下に第２のトレンチ部分を形成する工程（上記第２のエッチングプロセスは第２のバイアス電力レベルを含み、上記第２のトレンチ部分は第２幅を有する。上記第２のバイアス電力レベルは第１のバイアス電力レベルよりも高く、第２幅は第１幅よりも広い）と、第１のトレンチ部分および第２のトレンチ部分を絶縁材によって充填する工程とを含んでいる。
本発明の他の好ましい実施の形態では、半導体デバイスの絶縁構造の形成方法は、基材を設ける工程と、上記基材に第１のエッチングプロセスを施して、上記基材の中に第１のトレンチ部分を形成する工程（上記第１のトレンチ部分は第１幅を有している）と、上記第１のトレンチ部分の上に保護下地膜を形成する工程（上記保護下地膜の厚さは５０ｎｍ未満である）と、上記第１のトレンチ部分の少なくとも底面から保護下地膜を除去する工程と、上記基材に第２のエッチングプロセスを施して、上記基材の中の第１のトレンチ部分の下に第２のトレンチ部分を形成する工程（上記第２のトレンチ部分は第２幅を有しており、上記第２幅は上記第１幅よりも広い）と、上記第１のトレンチ部分および第２のトレンチ部分を、絶縁材によって充填する工程とを含んでいる。
本発明のさらに他の好ましい実施の形態では、半導体デバイスの絶縁構造の形成方法は、基材を設ける工程と、上記基材に第１プロセスを施して、上記基材の中に第１のトレンチ部分を形成する工程（上記第１のトレンチ部分は第１幅を有し、上記第１プロセスは第１のエッチングプロセス含んでいる）と、上記第１のトレンチ部分の上に保護下地膜を形成する工程（上記保護下地膜は、窒化物、炭素含有材料、またはポリマーを含んでいる）と、上記第１のトレンチ部分の少なくとも底面から保護下地膜を除去する工程と、上記基材に第２プロセスを施して、上記基材の中の第１のトレンチ部分の下に第２のトレンチ部分を形成する工程（上記第２のトレンチ部分は第２幅を有し、上記第２幅は上記第１幅よりも広い）と、少なくとも上記第１のトレンチ部分を絶縁材によって充填する工程と、を含んでいる。
本発明の他の好ましい実施の形態では、半導体デバイスは、上面を有する基材と、上記基材の中に形成された絶縁領域とを含んでいる。上記絶縁領域は、基材の上面に隣接した第１部分を含んでいる。上記第１部分は、第１幅を有するとともに、側壁を含んでいる。上記絶縁領域は、上記第１部分の下に配置された第２部分を含んでいる。上記第２部分は第２幅を有し、当該第２幅は上記第１幅よりも広い。上記絶縁領域は、第１のトレンチ部分および第２のトレンチ部分の中に配置された絶縁材を含んでいる。上記絶縁材と上記基材との間では、下地膜が、第１のトレンチ部分の側壁に沿って位置していない。
本発明の好ましい実施の形態の利点は、ＳＴＩ領域の新たな形成方法およびその構造を提供することを含んでいる。上記ＳＴＩ領域は、上部にある第１部分の側壁に位置する任意の保護下地膜が非常に薄くなっているので、上部よりも底部の方が広くなっている。トレンチは絶縁材によって容易に充填され、その結果、隙間なく充填される。一実施の形態では、トレンチの充填工程において、トレンチの上部ではなく下部に、隙間が形成されてもよい。この新たなＳＴＩ領域は小型化され得るので、半導体デバイスをさらに小型化することができる。
以下に続く本発明の詳細な説明をよりよく理解できるように、本発明の形態の特徴および技術的利点について概略的に説明した。本発明の請求項の主題を構成する本発明の実施の形態の他の特徴および利点については、以下に記載する。当業者は、本発明と同じ目的を実行するための他の構成またはプロセスを変更または設計するための基礎として、開示された構想および特定の実施の形態を容易に用いることができることを、理解する必要がある。さらに、当業者は、このような同様の構成が、請求項に記載の本発明の精神および範囲から逸脱しないことを理解する必要がある。
〔図面の簡単な説明〕
本発明および本発明の利点をより完全に理解するために、添付図面と共に以下の説明を参照する。添付図面は次の通りである。
図１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に形成されたＳＴＩ領域を有する、従来のＣＭＯＳデバイスの断面図である。
図２は、従来のＳＴＩ形成において発生し得る問題である、不整合を示す図である。
図３は、本発明における逆形状を有する新たなＳＴＩ領域の実施の一形態を示す図である。
図４〜図６および図７Ａは、本発明における様々な製造段階にある半導体デバイスの実施の一形態を示す断面図であって、２工程のエッチングプロセスによってＳＴＩ領域が形成される様子を示す断面図である。
図７Ｂは、トレンチに絶縁材が充填される前にＳＴＩ領域トレンチ内に形成される任意の下地膜、およびトレンチの下部に形成される空隙を示す図である。
図８〜図１０は、本発明におけるＳＴＩ領域を形成するための、好ましい別の方法の実施の一形態を示す図であって、トレンチの上部領域内に保護下地膜が形成される様子を示す図である。
図１１〜図１３は、本発明におけるＳＴＩ領域を形成するための、好ましい更に別の方法の実施の一形態を示す図であって、トレンチの上部を窒化物からなる下地膜によって保護すると共に、局所的な酸化プロセスを用いてトレンチの下部を拡大する方法を示す図である。
図１４〜図１７は、本発明におけるＳＴＩ領域を形成するための、好ましい更に別の方法の実施の一形態を示す図であって、窒化物からなる保護下地膜の形成後にエッチングプロセスによってトレンチを深化させる方法を示す図である。
それぞれの図において対応している数字および符号は、特に記載がない限りは同じ構成を示している。これらの図面は、好ましい実施の形態に関連した形態を分かりやすく示すためのものであって、サイズを規定するために描かれたものでは必ずしもない。
〔実施の形態の詳細な説明〕
好ましい実施形態の実施および使用について以下に詳述する。しかし本発明は、様々な具体的状況において応用可能な多くの概念を提供していることについて理解されたい。本明細書に記載の具体的な実施の形態は、単に本発明の具体的な実施および使用方法を示したものであって、本発明の範囲を限定するものではない。
本発明について、具体的状況における好ましい実施の形態、すなわちＣＭＯＳトランジスタ用のＳＴＩ領域の形成における実施の形態について説明する。しかし本発明は、半導体デバイス用の他の絶縁構造、およびその形成方法にも応用可能である。
米国特許第６、３７６、２８６号「Field Effect Transistor With Non-floating Body and Methods for Forming Same on a Bulk Silicon Wafer」issued on April 23, 2002 to Juは、最上部が薄く、底部が広いＳＴＩ領域の形成方法を開示している。同特許は本明細書に参照として援用される。ＳＴＩ領域の最上部に二酸化珪素の保護下地膜が形成され、当該保護下地膜は、広いトレンチ底部のエッチングプロセス中に、トレンチの最上部を保護する。しかし、上記保護下地膜は厚く（５００〜１、０００オングストローム）、またトレンチの下部に向かうにしたがって特に厚くなるため、後のプロセス工程におけるトレンチの充填が困難になり得る。
本発明の実施の形態は、最上部が薄く底部が広いＳＴＩ領域を形成するための、新規でありかつ改善された方法を含んでいる。
図３には、本発明の一実施の形態に従った半導体デバイス２００用の新たなＳＴＩ領域２２２／２２４の断面図が示されている。ＳＴＩ領域２２２／２２４は、最上面を有する半導体基材２０２内に形成されている。ＳＴＩ領域すなわち絶縁領域２２２／２２４は、基材２０２の最上面に隣接した第１部分２２６を有している。第１部分２２６は、第１幅ｄ１および側壁を有している。第１部分２２６は、距離ｄ２分、基材２０２内に延びている。絶縁領域２２２／２２４は、第１部分２２６の下に配置された第２部分２２８を有している。第２部分２２８は、第１幅ｄ１よりも大きい第２幅ｄ４を有している。第２部分２２８は、図示されているように、各側において第１部分２２６よりも距離ｄ３分、広いことが好ましい。第２部分２２８は、第１部分２２６の下に、距離ｄ５分、延びている。ＳＴＩ領域２２２／２２４は、図示されているように、例えば、基材２０２内の地点２３０まで延びており、ＣＭＯＳデバイスのｐ型ウェルとｎ型ウェルとの間に形成されている。あるいは、ＳＴＩ領域２２２／２２４は、半導体デバイス２００の別のデバイスまたは部品内（例えばｎ型ウェルとｐ型ウェルとの間）に形成されていてよい。ＳＴＩ領域２２２／２２４は、二酸化珪素などの絶縁材２２４によって充填される。
例えば、第１幅ｄ１は約１００ｎｍまたはそれ未満であることが好ましく、第２幅ｄ４は約１５０ｎｍまたはそれ未満であることが好ましい。しかし第１幅ｄ１および第２幅ｄ４は他の大きさであってもよく、例えば上記の値よりも大きくてもよい。ＳＴＩ領域２２２／２２４が逆形状をしているため、本発明の実施の形態によれば、第１幅ｄ１および第２幅ｄ４を縮小することができるため有利である。あるいは、第１幅ｄ１および第２幅ｄ４は、例えば２００ｎｍより大きくてもよい。第２部分２２８が、各側において第１部分２２６よりも広くなっている距離ｄ３は、例えば約２０ｎｍまたはそれ以上であることが好ましい。例えば、距離ｄ２は約２００ｎｍまたはそれ未満であってよく、距離ｄ５は約２００ｎｍまたはそれ未満であってよい。一部の実施の形態では、距離ｄ２は、ＳＴＩ領域２２２／２２４に対するトレンチの全深さｄ２＋ｄ５の半分であることが好ましい。あるいは、ｄ１、ｄ２、ｄ３、ｄ４、およびｄ５は、例えば別の大きさであってもよい。別の例として、一部の実施の形態では、第２部分２２８の深さ（すなわち距離ｄ５）は、第１部分２２６の深さ（すなわち距離ｄ２）より小さくてもよい。
ＳＴＩ領域２２２／２２４は、ＳＴＩ領域の第１部分２２６と第２部分２２８とを有するトレンチの側壁上および底面上に形成された任意の下地膜２２２を含んでいてもよい。ＳＴＩ領域２２２／２２４は、第２部分２２８上には形成されていないが（図３には示されていないため、図１０の４６０を参照）、第１部分２２６の側壁上に形成されている任意の下地膜をさらに含んでいてもよい。任意の下地膜４６０の厚みは、約５０ｎｍまたはそれ未満であることが好ましく、約２５ｎｍまたはそれ未満であることがさらに好ましい。任意の下地膜４６０は、ポリマー、ＳｉＯ２、ＳｉｘＮｙ、ＳｉＣ、これらの組み合わせ、またはこれらの複数の層を含んでいてよい。これについては、本明細書において詳しく説明する。
次に、新たなＳＴＩ領域の製造方法について説明する。図４〜図６および図７Ａは、本発明の好ましい実施の形態に従った、様々な製造段階にある半導体デバイス３００の断面図であって、２工程のエッチングプロセスによってＳＩＴ領域３５２または３５４が形成される様子を示している。まず、基材３０２が設けられる。基材３０２は、例えば、絶縁層によって覆われたシリコンまたは別の半導体材料からなる半導体基板を含み得る。基材３０２は、別の能動部品または回路（図示せず）をさらに備えていてもよい。基材３０２は、例えば単結晶シリコンを酸化珪素で覆ったものを含んでいてもよい。基材３０２は、別の導電層、またはトランジスタ、ダイオード等の別の半導体素子を備えていてもよい。シリコンの代わりに、ＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、またはＳｉＣなどの化合物半導体を用いてもよい。基材３０２は、例えばバルクＳｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、またはシリコンオンインシュレータ（ＳＯＩ）基板などをさらに含んでいてもよい。
基材３０２上にパッド酸化物３４０が形成される。パッド酸化物３４０は、例えば約４ｎｍの二酸化珪素（ＳｉＯ２）を含んでいてもよいが、代わりに別の寸法の別の材料を含んでいてもよい。パッド酸化物３４０上にパッド窒化物３４２が形成される。パッド窒化物３４２は、例えば約１００ｎｍの窒化珪素（ＳｉｘＮｙ）を含んでいてよいが、代わりに別の寸法の別の材料を含んでいてもよい。
半導体デバイス３００は、例えば、第１の領域３４４および第２の領域３４６を有していてよい。例えば、第１の領域３４４は、狭いＳＴＩ領域が形成される領域を含み、そして第２の領域３４６は、広いＳＴＩ領域が形成される領域を含んでいる。例えば、第１の領域３４４内のＳＴＩ領域の幅は、約８０ｎｍまたはそれ未満であってよく、第２の領域３４６内のＳＴＩ領域の幅は、約５００ｎｍまたはそれ未満であってよい。あるいは、半導体デバイス３００の表面全体に渡って、例えば１つ、２つ以上、あるいは連続的な幅を有するＳＴＩ領域が形成されるようにしてもよい。
図５に示されているように、基材３０２に第１のエッチングプロセス３４８が施されて、基材３０２内部に第１のトレンチ部分が形成される。パッド窒化物３４２の最上面にフォトレジストおよび／またはハードマスク（図示せず）が堆積されて、ＳＴＩ領域に対する所望のパターンを用いたリソグラフィによってパターン形成される。第１のエッチングプロセス３４８は、例えばシリコンなどの基材３０２をエッチングするように適応された反応性イオンエッチング（ＲＩＥ）を含んでいることが好ましい。第１のエッチングプロセス３４８は、例えば基材３０２の最上面の法線方向に対して優先的にエッチングする異方性エッチングであることが好ましい。第１のエッチングプロセス３４８が所定の時間続けられて、その結果、基材３０２が所定の量または距離ｄ２分エッチングされる。第１のエッチングプロセス３４８では、バイアス電力レベルが用いられることが好ましく、また第１のトレンチ部分は、第１幅を有していることが好ましい。
次に、図６に示されているように、基材３０２に第２のエッチングプロセス３５０が施され（図示されていないが、パッド窒化物３４２上のフォトレジストおよび／またはハードマスクは残留している）、基材３０２内の第１のトレンチ部分の下に第２のトレンチ部分が形成される。第２のエッチングプロセス３５０は、例えば非方向優先的にエッチングされる等方性エッチングであることが好ましい。一実施の形態では、第２のエッチングプロセス３５０では、第１のトレンチ部分上部の側壁が大幅にエッチングされることのないバイアス電力レベルが選択されることが好ましい。第２のエッチングプロセスでは、第１のバイアス電力レベルよりも大きい第２のバイアス電力レベルが用いられることが好ましい。第２のトレンチ部分は、第１のトレンチ部分の第１幅よりも大きい第２幅を有している。
一実施の形態では、第１のエッチングプロセス３４８の結果、第１のトレンチ部分上部の側壁上に、ポリマーを含有した薄い保護下地膜（図６には示されていないため、図９および図１０を参照）が形成される。上記薄い保護下地膜は、例えば、第１のエッチングプロセス３４８の結果生成されるシリコンポリマーを含んでいてもよい。上記任意の薄い保護下地膜は、例えば、第２のエッチングプロセス３５０中に第１のトレンチ部分の側壁がエッチングされないように補助する。
次に、第１のトレンチ部分および第２のトレンチ部分に、図７Ａに示されているように絶縁材３５２が充填されるか、または、図７Ｂに示されているように絶縁材３５４が充填される。この充填プロセスは、一実施例として、図７Ａに示されているように、スピンオングラス（ＳＯＧ）３５２を堆積する工程を含んでいてもよい。別の実施例として、上記充填プロセスは、図７Ｂに示すように、アスペクト比の高い充填プロセス（例えば、Applied Materials, Inc.製のHARPTM）を用いて珪酸エチル（tetra ethyl oxysilane：ＴＥＯＳ）などの絶縁体をコンフォーマルに堆積する工程を含んでいてもよい。また、別の絶縁体を用いた別のプロセスによって、第１のトレンチ部分および第２のトレンチ部分を充填させてもよい。
絶縁材３５２は、半導体デバイス内のＳＴＩに対して一般的に用いられる誘電体（例えば、二酸化珪素など）を含んでいることが好ましい。HARPTMのようなコンフォーマルな充填法を用いてＳＴＩ領域を充填する場合は、図７Ｂに示されるように、第２のトレンチ部分内に空隙３５６が形成される可能性がある。しかし、都合のよいことに、空隙３５６はＳＴＩトレンチ下部中で整然と並び、例えばショートを形成することによって、上記空隙３５６が絶縁特性に影響を与えることはない。
本発明の好ましい実施の形態によれば、第１のトレンチ部分の側壁上に形成される任意の薄い保護下地膜は非常に薄いため（例えば約２０ｎｍまたはそれ未満）、当該保護下地膜によって、絶縁材３５２または３５４によるトレンチの充填が阻害されることがないため、有利である。特に、一実施の形態では、例えば、エッチングプロセス中に形成されるポリマーを含有した保護下地膜は、後の洗浄工程において除去される。さらに、例えば酸化珪素または窒化物材料を含有した保護下地膜はトレンチ充填プロセス前に除去され得るため、当該保護下地膜が充填プロセスに影響を及ぼすことは全くない。
図４〜図６、図７Ａ、および図７Ｂに示される実施の形態では、例えば、第１のエッチングプロセス３４８では第１の電源電力レベルを用い、そして第２のエッチングプロセス３５０では、第１の電源電力レベルより大きい第２の電源電力レベルが用いられる。例えば、第１のエッチングプロセス３４８の第１の電源電力レベルは、約１００〜３００ワットの範囲内（例えば、約３００ワットまたはそれ未満）であり得、デュアルプラズマソース（ＤＰＳ）プラズマエッチングプロセスが用いられる。そして、例えば、第２のエッチングプロセス３５０の第２の電源電力レベルは、約５００〜８００ワットの範囲内（例えば、約５００ワットまたはそれ以上）であり得、ＤＰＳエッチングプロセスが用いられる。しかし、第１のエッチングプロセス３４８および第２のエッチングプロセス３５０に対して、別の電源電力レベルを用いてもよい。一実施の形態では、第１のエッチングプロセス３４８では第１の圧力が用いられ、そして第２のエッチングプロセス３５０では、第１の圧力より高い第２の圧力が用いられることが好ましい。例えば、第１の圧力は約５〜２０ミリトール（ｍＴ）の範囲内（例えば、約２０ｍＴまたはそれ未満）であってよく、そして第２の圧力は約５０〜８０ｍＴの範囲内（例えば、約５０ｍＴまたはそれ以上）であってよいが、上記以外の圧力レベルを用いてもよい。別の実施の形態では、第１のエッチングプロセス３４８では第１のバイアス電力レベルが用いられ、そして第２のエッチングプロセス３５０では、第１のバイアス電力レベルより大きい第２のバイアス電力レベルが用いられる。例えば、第１のバイアス電力レベルは、約５０ワットまたはそれ未満の低いバイアス電力（ＢＰ）であってよく、そして第２のバイアス電力レベルは、約２００ワットまたはそれ以上の高いＢＰであってよい。しかし、第１のエッチングプロセス３４８および第２のエッチングプロセス３５０に対して別のバイアス電力レベルを用いてもよい。
図７Ｂは、トレンチに絶縁材を充填する前にＳＴＩ領域トレンチ内に形成される、任意の下地膜３２２を示している。上記下地膜は、例えば、約５〜１０ｎｍのＳｉＯ２を含有していてもよいし、代わりに別の材料が用いられてもよい。任意の下地膜３２２は、例えば、第１および第２のエッチングプロセス後に、基材３０２の側壁を修復するために用いられてもよい。
図８〜図１０は、本発明の一実施の形態に従ってＳＴＩ領域を形成するための好ましい別の方法を示す図であって、トレンチの最上領域内に保護下地膜４６０が形成される様子を示す図である。図８〜図１０では、これまでの図において用いられた部材番号と同じ部材番号が用いられている。
この実施の形態では、図５に示されている第１のエッチングプロセス３４８後に、基材４０２上に薄い保護下地膜４６０が堆積される。上記薄い保護下地膜４６０は、図１０に示すように、第２のエッチングプロセス４６６の間、第１のトレンチ部分の側壁を保護する。
下地膜４６０は、ＳｉＯ２、ＳｉｘＮｙ、ＳｉＣ、これらの組み合わせ、またはこれらの複数の層を含んでいることが好ましい。一部の実施の形態では、下地膜４６０は、第２のエッチングプロセス中に基材４０２などのシリコン基板を良好に保護することができるＳｉｘＮｙまたはＳｉＣなどの材料を含んでいることがより好ましい。図８に示すように、下地膜４６０はコンフォーマルであり、パッド窒化物４４２の最上面上、パッド窒化物４４２の側壁上、パッド酸化物４４０上、および基材４０２上、さらに第１のトレンチ部分の底面上に均等に体積されることが好ましい。下地膜４６０は、例えば化学気相成長法（ＣＶＤ）によって形成され得る。
下地膜４６０は薄く形成されることが好ましいため、第１のトレンチ部分内の基材４０２の側壁上に存在していることによって、後の製造工程におけるトレンチの充填工程を阻害することはない。下地膜４６０の厚さは、例えば、５０ｎｍ未満であることが好ましい。下地膜４６０の厚さは、例えば、約２５ｎｍまたはそれ未満であることがより好ましく、１０ｎｍまたはそれ未満であることが最も好ましいが、これ以外の厚みであってもよい。
下地膜４６０は異方性エッチングされ、第１のトレンチ部分の底面４６２から下地膜４６０が除去され、図９に示されている構造が得られる。なお下地膜４６０は、パッド窒化物４４２の最上面４６４から除去されてもよい（図示せず）。次に、第２のエッチングプロセス４６６が行われる。これによって、図１０に示されているように、第１のトレンチ部分の下に、第１のトレンチ部分より広い第２のトレンチ部分が形成される。そして、図７Ａおよび図７Ｂを参照しながら説明したように、トレンチが充填される。
一実施の形態では、本明細書において前述したように、下地膜４６０は別々の堆積工程において堆積されるのではなく、図９に示すように、第１のエッチングプロセス３４８中に形成される。下地膜４６０の堆積は、第１のエッチングプロセス３４８の副産物として生じ、下地膜４６０は、第１のトレンチ部分の側壁に形成および堆積される。この実施の形態では、下地膜４６０は、例えば、基材４０２を形成するシリコンからなるポリマー、第１のエッチングプロセス３４８に用いられる材料、そして場合によっては基材４０２上またはエッチングプロセス３４８が行われるチャンバ内に存在する破片、溶剤、および／または微粒子を含んでいる。この実施の形態では、薄い保護下地膜４６０を形成するための追加的な工程が不要であり、第１のエッチングプロセス３４８後に下地膜４６０が自然に形成されるため有利である。例えば、この実施の形態では、下地膜４６０を形成できるように、第１のエッチングプロセス３４８を選択および調節してもよい。
しかし一部の実施の形態では、故意に、あるいは第１のエッチングプロセス３４８を行った結果としても、下地膜４６０は形成されない。これらの実施の形態では、例えば、第２のエッチングプロセス３５０中における第１のトレンチ部分の側壁の除去またはエッチングが最小限になるように、第１のエッチングプロセスのパラメータが選択および調節される（図６を参照）。
次に、本発明の一実施の形態を製造した実験結果の一例について説明する。上部にパッド酸化物３４０およびパッド窒化物３４２が形成された基材３０２（図４参照）などの基材上において、ブレイクスルーエッチングプロセス（break-through etch process）が行われて、パッド酸化物３４０およびパッド窒化物３４２に開口またはパターンが形成される。上記ブレイクスルーエッチングプロセスは、約１２ｍＴまたはそれ未満、電源電力約３００またはそれ未満、ＢＰ約１５０ワットまたはそれ未満で、ＣＦ４を用いて約１０秒またはそれ未満行われる。第１のエッチングプロセス３４８（図５を参照）は、圧力約２０ｍＴまたはそれ未満、電源電力約３００ワットまたはそれ未満、ＢＰ約５０ワットまたはそれ未満、そしてＨｅＯ２およびＨＢＲを用いて行われる。第２のエッチングプロセス３５０（図６を参照）は、圧力約５０ｍＴまたはそれ以上、電源電力約５００ワットまたはそれ以上、ＢＰ約２００ワットまたはそれ未満、そしてＨｅＯ２およびＣＦ４を用いて行われる。下地膜を形成するための追加的な堆積工程は不要であり、また第１のエッチングプロセス３４８中に形成されたポリマーによって、第１のトレンチ部分上部が保護される。例えば、底部が丸みを帯び、最上部の幅が約１６０〜１９０ｎｍ、底部の幅が約１７５〜２００ｎｍのＳＴＩトレンチ構造が得られる。
図１１〜図１３は、トレンチの上部を窒化物からなる下地膜によって保護すると共に、局所的な酸化プロセスを用いてＳＴＩ領域用のトレンチの底部を拡大する、本発明の一実施の形態によるＳＴＩ領域を形成するための好ましいさらに別の方法を示す図である。図１１〜図１３においてもまた、これまでの図において用いられた部材番号と同じ部材番号が用いられている。次に図１１に示すように、図５に示されているエッチングプロセス３４８のような第１のエッチングプロセスによって、ＳＴＩトレンチの第１の部分が形成されている。この実施の形態では、第１のエッチングプロセス３４８によって形成されるトレンチの第１の部分が、ＳＴＩ領域に対するトレンチの所望の深さのほぼ全体と等しい距離ｄ６を有するように形成されることが好ましい。例えば、第１のエッチングプロセス３４８によって形成されるトレンチの第１の部分は、トレンチの深さ全体（例えば、図１２および図１３に示されている（距離ｄ６＋距離ｄ７））の約４分の３またはそれ以上の距離ｄ６を有していてもよく、約８分の７またはそれ以上であることがさらに好ましい。距離ｄ６は、例えば約３００ｎｍまたはそれ以上であり得るが、別の長さであってもよい。
図１１に示されているように、トレンチの第１の部分の側壁上および底面上に、薄い酸化物下地膜５７０が形成される。薄い酸化物下地膜５７０は、例えば炉内酸化（furnace oxidation）または急速熱酸化（rapid thermal oxidation：ＲＴＯ）によって形成され得るが、代わりに別の方法を用いてもよい。薄い酸化物下地膜５７０の厚みは、例えば約５ｎｍまたはそれ未満であり得るが、これ以外の厚みであってもよい。
薄い酸化物下地膜５７０上に、薄い保護下地膜５６０が形成される。薄い保護下地膜５６０は、例えば前述した図８〜図１０に示されている薄い保護下地膜４６０と同じ材料および寸法を有していることが好ましいが、一実施の形態においては、窒化物を含んでいることが好ましい。薄い保護下地膜５６０は異方性エッチングされて、第１のトレンチ部分の底面から保護下地膜５６０が除去される。この結果、露出された第１のトレンチ部分の底部には、図１１に示すように、薄い酸化物下地膜５７０を有する構造が得られる。図示されているように、下地膜５６０はまた、パッド窒化物５４２の最上面から除去される。
次に、図１１に示されているように、基材５０２に酸化プロセス５７２が施され、図１２に示すように、トレンチの底部において薄い酸化物下地膜５７０が厚化する。基材５０２に選択酸化（ＬＯＣＯＳ）プロセスを施すことによってトレンチの第１の部分の底部において酸化物を成長させ、当該酸化物（例えばＳｉＯ２）で充填されたトレンチの第１の部分の下に、トレンチの第２の部分を形成させるようにしてもよい。例えば、酸素含有ガスの存在する炉内において、温度約９００Ｃにて約６０分間、基材５０２に対して炉内酸化を行ってもよいし、上記以外の周囲パラメータを用いてもよい。酸化物で充填されたトレンチの第２の部分の厚みを含む距離ｄ７は、例えば約３０ｎｍまたはそれ以上であることが好ましいが、別の厚みであってもよい。また、上記ＬＯＣＯＳプロセスは、例えば約３０ｎｍまたはそれ以上の距離ｄ８分、横方向にも酸化を生じさせることができるので有利である。
図７Ａおよび図７Ｂを参照しながら説明したように、トレンチの残りの部分（例えば、トレンチの第１の部分の上部）には、絶縁充填材５５２または５５４が充填される。薄い保護下地膜５６０は、例えばＬＯＣＯＳプロセス中に酸化しない窒化物のような材料を含んでいることが好ましく、トレンチの第１の部分の上部が酸化物材料によって充填されることを阻止し、さらにＳＴＩ領域をより良好かつより均等に、そして空隙のないように充填できるため有利である。
図１４〜図１７は、本発明の一実施の形態による、ＳＴＩ領域を形成するための好ましいなおさらに別の方法を示す図である。図１４〜図１７では、これまでの図において用いられた部材番号と同じ部材番号が用いられている。この実施の形態では、図１１を参照しながら説明したように、薄い酸化物下地膜６７０と側壁を保護する窒化物下地膜６６０とがトレンチの第１の部分内に形成された後において、トレンチの下部が図１６に示されているように酸化される前に、ＲＩＥなどのエッチングプロセスによってトレンチが距離ｄ１０分、深化される。これについては図１５に示されている。
この実施の形態では、ＳＴＩ領域に対するトレンチの第１の部分上部は、基材６０２の最上面から下の距離がｄ９であることが好ましい。距離ｄ９は、トレンチの全深さ（例えば、図１６および図１７に示されている（ｄ９＋ｄ１０＋ｄ１１）の合計）の約３分の２またはそれ以上であることが好ましい。図１５に示されているように、エッチングプロセスによって、トレンチの第１の部分の底部の酸化物下地膜６７０が除去されるとともに、距離ｄ１０分、トレンチが深化される。次に、図１２を参照しながら説明したような酸化プロセスによって、トレンチの保護されていない底部（例えば、下地膜６７０によって保護されていないトレンチの底部）が酸化される。
上記酸化プロセスによって、図１６に示されているように、下地膜６７０によって保護されている第１の部分の下にあるトレンチ部分に酸化物６７４が充填されると共に、基材６０２内において、横方向に距離ｄ１２分、さらに下方向に距離ｄ１１分、酸化物６７４が形成される。例えば、距離ｄ９は約３００ｎｍまたはそれ未満、距離ｄ１０は約５０ｎｍまたはそれ以上、距離ｄ１１およびｄ１２は約３０ｎｍまたはそれ以上であることが好ましい。しかし距離ｄ９、ｄ１０、ｄ１１、およびｄ１２は上記以外の長さであってもよい。酸化プロセス前にトレンチを深化させることによって、例えば、横方向への酸化プロセスがより効果的になる。
図７Ａおよび図７Ｂを参照しながら説明したように、酸化プロセス後に、トレンチ上部に絶縁材６５２／６５４が充填される。
図１１〜図１３、および図１４〜図１７に示されている実施の形態では、トレンチの第２の部分下部への酸化プロセスによって、第２の部分下部が実質的に充填される。このため、例えば、空隙を形成することなくトレンチの第１の部分上部を充填することが容易になる。
本発明の実施の形態の利点は、半導体デバイス２００、３００、４００、５００、および６００のＳＴＩ領域２２２／２２４（図３）、３５２（図７Ａ）、３５４（図７Ｂ）、５５２／５５４／５７４（図１３）、および６５２／６５４／６７４（図１７）を形成するための新たな方法を提供することを含んでいる。ＳＴＩ領域２２２／２２４、３５２、３５４、５５２／５５４／５７４、および６５２／６５４／６７４は、最上部よりも底部において広く、さらに第１の部分上部の側壁上にある任意の保護下地膜４６０、５６０、および６６０が非常に薄いため、ＳＴＩ領域に対するトレンチへの絶縁材の充填が容易であり、結果として空隙を形成せずに充填を行うことができる。一実施の形態では、トレンチの下部に空隙が形成される場合があるが、上部には形成されない。別の実施の形態では、ＳＴＩ領域が充填される前に保護下地膜４６０、５６０、および６６０が除去されるため、例えばＳＴＩ領域トレンチの充填がさらに容易になる。
ＳＴＩ領域２２２／２２４、３５２、３５４、５５２／５５４／５７４、および６５２／６５４／６７４の形状によって、半導体デバイスの寸法をさらに小さくすることができる。基材２０２、３０２、４０２、５０２、および６０２の上面に隣接した能動領域は、互いに近接して配置させてもよく、また下部領域では、トレンチの第２の部分下部の絶縁材によって、絶縁が改善される。
本発明の実施の形態およびその利点について詳しく説明してきたが、特許請求の範囲によって規定された本発明の精神および範囲を逸脱することなく、本明細書において様々な変更、置換、および修正を加えることができることについて理解されたい。例えば、本明細書に記載されている多くの特徴、機能、プロセス、および材料は、本発明の範囲内において変更可能であることは、当業者であれば容易に理解できるであろう。さらに、本発明の応用範囲は、本明細書に記載のプロセス、機器、製造、組成物、手段、方法、および工程の具体的実施の形態に限定されるものではない。当業者であれば本発明の開示内容から容易に理解できるように、本明細書に記載されている実施の形態とほぼ同一の機能を行う、あるいはほぼ同様の結果をもたらす既存または後発のプロセス、機器、製造、組成物、手段、方法、および工程は、本発明に従って利用することができる。従って、このようなプロセス、機器、製造、組成物、手段、方法、または工程は、特許請求の範囲内に包含される。
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に形成されたＳＴＩ領域を有する、従来技術によるＣＭＯＳデバイスの断面図である。 従来技術によるＳＴＩ形成において発生し得る不整合の問題を示す図である。 本発明の一実施形態に従って逆形状を有する新たなＳＴＩ領域を示す図である。 本発明の好ましい実施形態に従った様々な製造段階にある半導体デバイスの断面図であって、２工程に渡るエッチングプロセスによってＳＴＩ領域が形成される様子を示す図である。 本発明の好ましい実施形態に従った様々な製造段階にある半導体デバイスの断面図であって、２工程に渡るエッチングプロセスによってＳＴＩ領域が形成される様子を示す図である。 本発明の好ましい実施形態に従った様々な製造段階にある半導体デバイスの断面図であって、２工程に渡るエッチングプロセスによってＳＴＩ領域が形成される様子を示す図である。 本発明の好ましい実施形態に従った様々な製造段階にある半導体デバイスの断面図であって、２工程に渡るエッチングプロセスによってＳＴＩ領域が形成される様子を示す図である。 トレンチに絶縁材が充填される前にＳＴＩ領域トレンチ内に任意の下地膜が形成され、そしてトレンチ下部に空隙が形成された状態を示す図である。 本発明の一実施形態に従ってＳＴＩ領域を形成するための好ましい別の方法を示す図であって、トレンチの最上領域内に保護下地膜が形成される様子を示す図である。 本発明の一実施形態に従ってＳＴＩ領域を形成するための好ましい別の方法を示す図であって、トレンチの最上領域内に保護下地膜が形成される様子を示す図である。 本発明の一実施形態に従ってＳＴＩ領域を形成するための好ましい別の方法を示す図であって、トレンチの最上領域内に保護下地膜が形成される様子を示す図である。 トレンチの上部を窒化物下地膜によって保護すると共に、局所的な酸化プロセスを用いてトレンチの下部を拡大する、本発明の一実施形態に従ってＳＴＩ領域を形成するための好ましいさらに別の方法を示す図である。 トレンチの上部を窒化物下地膜によって保護すると共に、局所的な酸化プロセスを用いてトレンチの下部を拡大する、本発明の一実施形態に従ってＳＴＩ領域を形成するための好ましいさらに別の方法を示す図である。 トレンチの上部を窒化物下地膜によって保護すると共に、局所的な酸化プロセスを用いてトレンチの下部を拡大する、本発明の一実施形態に従ってＳＴＩ領域を形成するための好ましいさらに別の方法を示す図である。 保護窒化物下地膜の形成後にエッチングプロセスによってトレンチを深化させる、本発明の一実施形態従ってＳＴＩ領域を形成するための好ましいなおさらに別の方法を示す図である。 保護窒化物下地膜の形成後にエッチングプロセスによってトレンチを深化させる、本発明の一実施形態従ってＳＴＩ領域を形成するための好ましいなおさらに別の方法を示す図である。 保護窒化物下地膜の形成後にエッチングプロセスによってトレンチを深化させる、本発明の一実施形態従ってＳＴＩ領域を形成するための好ましいなおさらに別の方法を示す図である。 保護窒化物下地膜の形成後にエッチングプロセスによってトレンチを深化させる、本発明の一実施形態従ってＳＴＩ領域を形成するための好ましいなおさらに別の方法を示す図である。

Claims (19)

  1. 基材を設ける工程と、
    上記基材に第１のエッチングプロセスを施して、上記基材中に第１のトレンチ部分を形成する工程であって、上記第１のトレンチ部分は第１幅を有している工程と、
    上記第１のトレンチ部分の上に、厚さが５０ｎｍ未満である保護下地膜を形成する工程と、
    上記第１のトレンチ部分の少なくとも底面から、上記保護下地膜を除去する工程と、
    上記基材に第２のエッチングプロセスを施して、上記基材の中の上記第１のトレンチ部分の下に第２のトレンチ部分を形成する工程であって、上記第２のトレンチ部分は第２幅を有しており、上記第２幅は上記第１幅よりも広い工程と、
    上記第１のトレンチ部分および上記第２のトレンチ部分を、絶縁材によって充填する工程と、を含む半導体デバイスの絶縁構造の形成方法。
  2. 上記保護下地膜を形成する工程は、ポリマー、酸化物、窒化物、または炭素含有材料を形成する工程を含んでいる請求項１に記載の方法。
  3. 上記保護下地膜を形成する工程は、ＳｉＯ２、ＳｉｘＮｙ若しくはＳｉＣ、または、これらを組み合わせたもの、または、これらの複数の層を形成する工程を含んでいる請求項２に記載の方法。
  4. 上記保護下地膜を形成する工程は、厚さが略２５ｎｍ未満である下地膜を形成する工程を含んでいる請求項１に記載の方法。
  5. 上記保護下地膜を形成する工程は、上記第１のトレンチ部分の側壁に保護下地膜を形成する工程と、さらに、上記第１のトレンチ部分および上記第２のトレンチ部分を絶縁材によって充填する前に、上記第１のトレンチ部分の側壁から上記保護下地膜を除去する工程と、を含む請求項１に記載の方法。
  6. 基材を設ける工程と、
    上記基材に第１プロセスを施して、上記基材中に第１のトレンチ部分を形成する工程であって、上記第１のトレンチ部分は第１幅を有し、上記第１プロセスは第１のエッチングプロセス含む工程と、
    上記第１のトレンチ部分の上に、窒化物、炭素含有材料、またはポリマーを含んでいる保護下地膜を形成する工程と、
    上記第１のトレンチ部分の少なくとも底面から、保護下地膜を除去する工程と、
    上記基材に第２プロセスを施して、上記基材の中の上記第１のトレンチ部分の下に第２のトレンチ部分を形成する工程であって、上記第２のトレンチ部分は第２幅を有し、上記第２幅は上記第１幅よりも広い工程と、
    少なくとも上記第１のトレンチ部分を絶縁材によって充填する工程と、を含む半導体デバイスの絶縁構造の形成方法。
  7. 上記保護下地膜を形成する工程は、厚さが略５０ｎｍよりも薄い下地膜を形成する工程を含んでいる請求項６に記載の方法。
  8. 上記保護下地膜を形成する工程は、ＳｉｘＮｙ若しくはＳｉＣ、これらを組み合わせたもの、これらの複数の層、これらを組み合わせたものに更にＳｉＯ２を含むもの、または、これらの複数の層に更にＳｉＯ２を含む層を形成する工程を含んでいる請求項６に記載の方法。
  9. 上記基材に第２プロセスを施す工程は、上記基材に第２のエッチングプロセスを施す工程を含み、
    上記少なくとも第１のトレンチ部分を絶縁材によって充填する工程は、さらに、上記第２のトレンチ部分を絶縁材によって充填する工程を含んでいる請求項６に記載の方法。
  10. 上記基材に第２プロセスを施す工程は、第１のトレンチ部分の底面を酸化する工程を含み、
    上記第２のトレンチ部分は、上記第１のトレンチ部分の下に位置する上記基材の酸化された部分を含んでいる請求項６に記載の方法。
  11. 上記第１のトレンチ部分の底面を酸化する工程は、選択酸化（ＬＯＣＯＳ）プロセスを含んでいる請求項１０に記載の方法。
  12. 上記第１のトレンチ部分の底面を酸化する前に、さらに、上記基材に第２のエッチングプロセスを施す工程を含んでいる請求項１０に記載の方法。
  13. 上記保護下地膜を形成する前に、さらに、上記第１のトレンチ部分の上に酸化物の下地膜を形成する工程を含んでいる請求項１０に記載の方法。
  14. 上面を有する基材と、
    上記基材の中に形成された絶縁領域と、を含む半導体デバイスであって、
    上記絶縁領域は、上記基材の上面に隣接した第１部分を含み、
    上記第１部分は、第１幅を有するとともに、側壁を含み、
    上記絶縁領域は、上記第１部分の下に配置された第２部分を含み、
    上記第２部分は第２幅を有するとともに、上記第２幅は第１幅よりも広く、
    上記絶縁領域は、上記第１のトレンチ部分および上記第２のトレンチ部分の中に配置された絶縁材を含み、
    上記絶縁材と上記基材の間では、下地膜が、上記第１のトレンチ部分の側壁に沿って位置していない半導体デバイス。
  15. さらに、上記第１部分の側壁上に配置された第１の下地膜を含み、上記第１の下地膜の厚さは５０ｎｍ未満である請求項１４に記載の半導体デバイス。
  16. 上記第１の下地膜は、ポリマー、ＳｉＯ２、ＳｉｘＮｙ若しくはＳｉＣ、これらを組み合わせたもの、または、これらの複数の層を含んでいる請求項１５に記載の半導体デバイス。
  17. さらに、上記第１のトレンチ部分内の上記第１の下地膜の上、並びに上記第２のトレンチ部分の側壁および底面の上、に配置された第２の下地膜を含んでいる請求項１５に記載の半導体デバイス。
  18. 上記第１の下地膜は、ポリマー、ＳｉｘＮｙ若しくはＳｉＣ、これらを組み合わせたもの、または、これらの複数の層を含み、
    さらに、上記第１の下地膜と上記絶縁領域の第１部分の側壁との間に配置された第２の下地膜を含み、上記第２の下地膜は酸化物を含んでいる請求項１５に記載の半導体デバイス。
  19. さらに、上記絶縁領域の第１側面に隣接して配置された第１のトランジスタと、上記絶縁領域の第２側面に隣接して配置された第２のトランジスタとを含み、
    半導体デバイスは、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを含んでいる、請求項１４に記載の半導体デバイス。
JP2010246006A 2005-09-09 2010-11-02 半導体デバイスの絶縁 Expired - Fee Related JP5707098B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/223,232 2005-09-09
US11/223,232 US20070059897A1 (en) 2005-09-09 2005-09-09 Isolation for semiconductor devices

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006245921A Division JP2007110096A (ja) 2005-09-09 2006-09-11 半導体デバイスの絶縁

Publications (2)

Publication Number Publication Date
JP2011066435A true JP2011066435A (ja) 2011-03-31
JP5707098B2 JP5707098B2 (ja) 2015-04-22

Family

ID=37596318

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2006245921A Pending JP2007110096A (ja) 2005-09-09 2006-09-11 半導体デバイスの絶縁
JP2010246006A Expired - Fee Related JP5707098B2 (ja) 2005-09-09 2010-11-02 半導体デバイスの絶縁

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2006245921A Pending JP2007110096A (ja) 2005-09-09 2006-09-11 半導体デバイスの絶縁

Country Status (4)

Country Link
US (1) US20070059897A1 (ja)
EP (2) EP1763074A3 (ja)
JP (2) JP2007110096A (ja)
TW (1) TW200711036A (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070235783A9 (en) * 2005-07-19 2007-10-11 Micron Technology, Inc. Semiconductor constructions, memory arrays, electronic systems, and methods of forming semiconductor constructions
US7772672B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Semiconductor constructions
KR100772709B1 (ko) * 2005-12-13 2007-11-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조방법
TWI278067B (en) * 2006-01-09 2007-04-01 Nanya Technology Corp Method for fabricating a recessed-gate MOS transistor device
KR100689514B1 (ko) * 2006-01-23 2007-03-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
TWI309067B (en) * 2006-03-15 2009-04-21 Nanya Technology Corp Method for fabricating a recessed-gate mos transistor device
US7799694B2 (en) * 2006-04-11 2010-09-21 Micron Technology, Inc. Methods of forming semiconductor constructions
US7601607B2 (en) * 2006-05-15 2009-10-13 Chartered Semiconductor Manufacturing, Ltd. Protruded contact and insertion of inter-layer-dielectric material to match damascene hardmask to improve undercut for low-k interconnects
US7709320B2 (en) * 2006-06-28 2010-05-04 International Business Machines Corporation Method of fabricating trench capacitors and memory cells using trench capacitors
KR100745934B1 (ko) * 2006-06-30 2007-08-02 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US7858476B2 (en) * 2006-10-30 2010-12-28 Hynix Semiconductor Inc. Method for fabricating semiconductor device with recess gate
KR100827538B1 (ko) * 2006-12-28 2008-05-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7723818B2 (en) * 2007-05-22 2010-05-25 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7838353B2 (en) * 2008-08-12 2010-11-23 International Business Machines Corporation Field effect transistor with suppressed corner leakage through channel material band-edge modulation, design structure and method
US8125037B2 (en) 2008-08-12 2012-02-28 International Business Machines Corporation Field effect transistor with channel region edge and center portions having different band structures for suppressed corner leakage
JP2010153598A (ja) * 2008-12-25 2010-07-08 Sharp Corp 半導体装置及びその製造方法
US8525188B2 (en) 2010-11-19 2013-09-03 Institute of Microelectronics, Chinese Academy of Sciences Shallow trench isolation structure and method for forming the same
CN102468213B (zh) * 2010-11-19 2014-10-01 中国科学院微电子研究所 沟槽隔离结构及其形成方法
CN102694007B (zh) * 2011-03-22 2014-11-19 中国科学院微电子研究所 半导体结构及其制造方法
CN103094286B (zh) * 2011-11-08 2015-08-19 上海华虹宏力半导体制造有限公司 浅槽隔离结构进行离子注入的方法
US20130187159A1 (en) 2012-01-23 2013-07-25 Infineon Technologies Ag Integrated circuit and method of forming an integrated circuit
US8927387B2 (en) * 2012-04-09 2015-01-06 International Business Machines Corporation Robust isolation for thin-box ETSOI MOSFETS
US9646871B2 (en) * 2014-07-22 2017-05-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with shallow trench isolation and manufacturing method thereof
CN104658914B (zh) * 2015-02-15 2018-10-26 上海华虹宏力半导体制造有限公司 一种改善形貌的深沟槽制造方法及深沟槽
US10181490B2 (en) * 2017-04-03 2019-01-15 Omnivision Technologies, Inc. Cross talk reduction for high dynamic range image sensors
US10453738B2 (en) 2017-12-22 2019-10-22 Texas Instruments Incorporated Selective etches for reducing cone formation in shallow trench isolations
KR102420163B1 (ko) * 2018-01-18 2022-07-12 삼성전자주식회사 집적회로 소자 및 그 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5743438A (en) * 1980-08-29 1982-03-11 Toshiba Corp Semiconductor device and manufacture thereof
JPS60150644A (ja) * 1984-01-18 1985-08-08 Toshiba Corp 相補型半導体装置及びその製造方法
JPS63151047A (ja) * 1986-12-16 1988-06-23 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置の製造方法
JPH05267446A (ja) * 1991-10-31 1993-10-15 Sgs Thomson Microelectron Inc トレンチ分離領域
JPH10107137A (ja) * 1996-07-08 1998-04-24 Toshiba Corp 半導体装置およびその製造方法
US6251750B1 (en) * 1999-09-15 2001-06-26 United Microelectronics Corp. Method for manufacturing shallow trench isolation
JP2001244325A (ja) * 2000-02-28 2001-09-07 Denso Corp 半導体装置の製造方法及び絶縁ゲート型パワー素子
JP2002043413A (ja) * 2000-07-25 2002-02-08 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2002270684A (ja) * 2001-01-25 2002-09-20 Chartered Semiconductor Mfg Ltd 多量にドーピングしたシリコンを除去するためにミクロ機械加工技術を用いて風船形の浅いトレンチ分離を形成する方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4726879A (en) * 1986-09-08 1988-02-23 International Business Machines Corporation RIE process for etching silicon isolation trenches and polycides with vertical surfaces
DE3809218C2 (de) * 1987-03-20 1994-09-01 Mitsubishi Electric Corp Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung
US5498566A (en) * 1993-11-15 1996-03-12 Lg Semicon Co., Ltd. Isolation region structure of semiconductor device and method for fabricating the same
US6110798A (en) * 1996-01-05 2000-08-29 Micron Technology, Inc. Method of fabricating an isolation structure on a semiconductor substrate
WO1999067817A1 (en) * 1998-06-22 1999-12-29 Applied Materials, Inc. Silicon trench etching using silicon-containing precursors to reduce or avoid mask erosion
EP1043769A1 (en) * 1999-04-07 2000-10-11 STMicroelectronics S.r.l. Process for manufacturing a semiconductor material wafer comprising single-crystal regions separated by insulating material regions, in particular for manufacturing intergrated power devices, and wafer thus obtained
US7045468B2 (en) * 1999-04-09 2006-05-16 Intel Corporation Isolated junction structure and method of manufacture
US6071823A (en) * 1999-09-21 2000-06-06 Promos Technology, Inc Deep trench bottle-shaped etch in centura mark II NG
US6376286B1 (en) * 1999-10-20 2002-04-23 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
US6833079B1 (en) * 2000-02-17 2004-12-21 Applied Materials Inc. Method of etching a shaped cavity
US6544838B2 (en) * 2001-03-13 2003-04-08 Infineon Technologies Ag Method of deep trench formation with improved profile control and surface area
JP2004186557A (ja) * 2002-12-05 2004-07-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6825086B2 (en) * 2003-01-17 2004-11-30 Sharp Laboratories Of America, Inc. Strained-silicon channel CMOS with sacrificial shallow trench isolation oxide liner
KR100525797B1 (ko) * 2003-06-18 2005-11-02 동부아남반도체 주식회사 소자분리막 구조 및 제조 방법
US7122437B2 (en) * 2003-12-19 2006-10-17 Infineon Technologies Ag Deep trench capacitor with buried plate electrode and isolation collar

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5743438A (en) * 1980-08-29 1982-03-11 Toshiba Corp Semiconductor device and manufacture thereof
JPS60150644A (ja) * 1984-01-18 1985-08-08 Toshiba Corp 相補型半導体装置及びその製造方法
JPS63151047A (ja) * 1986-12-16 1988-06-23 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置の製造方法
JPH05267446A (ja) * 1991-10-31 1993-10-15 Sgs Thomson Microelectron Inc トレンチ分離領域
JPH10107137A (ja) * 1996-07-08 1998-04-24 Toshiba Corp 半導体装置およびその製造方法
US6251750B1 (en) * 1999-09-15 2001-06-26 United Microelectronics Corp. Method for manufacturing shallow trench isolation
JP2001244325A (ja) * 2000-02-28 2001-09-07 Denso Corp 半導体装置の製造方法及び絶縁ゲート型パワー素子
JP2002043413A (ja) * 2000-07-25 2002-02-08 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2002270684A (ja) * 2001-01-25 2002-09-20 Chartered Semiconductor Mfg Ltd 多量にドーピングしたシリコンを除去するためにミクロ機械加工技術を用いて風船形の浅いトレンチ分離を形成する方法

Also Published As

Publication number Publication date
US20070059897A1 (en) 2007-03-15
EP1763074A2 (en) 2007-03-14
EP1763074A3 (en) 2011-06-01
JP2007110096A (ja) 2007-04-26
JP5707098B2 (ja) 2015-04-22
TW200711036A (en) 2007-03-16
EP2463895A1 (en) 2012-06-13

Similar Documents

Publication Publication Date Title
JP5707098B2 (ja) 半導体デバイスの絶縁
JP2007110096A5 (ja)
US9548356B2 (en) Shallow trench isolation structures
TWI484567B (zh) 半導體結構與其製造方法
US7883987B2 (en) Semiconductor devices and methods of manufacture thereof
JP2005251973A (ja) 半導体装置の製造方法と半導体装置
JP2003273206A (ja) 半導体装置とその製造方法
US8691661B2 (en) Trench with reduced silicon loss
US8685831B2 (en) Trenches with reduced silicon loss
TWI253114B (en) Semiconductor device with trench isolation structure and method for fabricating the same
US9502280B2 (en) Two-step shallow trench isolation (STI) process
US20060145287A1 (en) Method for forming shallow trench isolation in semiconductor device
KR20080106319A (ko) 확장된 영역을 갖는 트렌치 분리 구조
US20080268589A1 (en) Shallow trench divot control post
JP2003273207A (ja) 半導体装置の製造方法
US20090170276A1 (en) Method of Forming Trench of Semiconductor Device
KR100691016B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20070001740A (ko) 반도체소자의 트랜치 소자분리막 형성방법
US7563654B2 (en) Method of manufacturing semiconductor device for formation of pin transistor
KR100827531B1 (ko) 반도체 소자 및 그 제조 방법
JP2006024718A (ja) 半導体装置およびその製造方法
KR20080029268A (ko) 반도체 소자의 소자분리막 및 그 형성방법
KR20050058816A (ko) 트렌치 내의 스페이서를 구비한 반도체 소자 및 그 제조방법
JP2006351735A (ja) Ｍｏｓ型トランジスタの製造方法及びｍｏｓ型トランジスタ
KR20060060207A (ko) 반도체 소자의 매립방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130313

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130507

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130807

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130812

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140507

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140709

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150302

R150 Certificate of patent or registration of utility model

Ref document number: 5707098

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees