JP2011066070A - 多結晶薄膜、その成膜方法、及び薄膜トランジスタ - Google Patents
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Abstract
【課題】十分に結晶化された多結晶薄膜を提供する。
【解決手段】インジウム元素及び酸素元素を含有した非晶質膜をスパッタリング装置で成膜し加熱することで、X線回折測定において2θが25deg〜35degの範囲に観測される(222)配向のロッキングカーブの半値全幅が0.4deg以下である多結晶薄膜を形成する。又、金属酸化物をスパッタリングによって成膜するに際し、プラズマの照射を2〜5秒間隔として成膜しその後結晶化する。
【選択図】なし
【解決手段】インジウム元素及び酸素元素を含有した非晶質膜をスパッタリング装置で成膜し加熱することで、X線回折測定において2θが25deg〜35degの範囲に観測される(222)配向のロッキングカーブの半値全幅が0.4deg以下である多結晶薄膜を形成する。又、金属酸化物をスパッタリングによって成膜するに際し、プラズマの照射を2〜5秒間隔として成膜しその後結晶化する。
【選択図】なし
Description
本発明は、多結晶薄膜、その成膜方法、薄膜トランジスタ及びその製造方法に関する。
近年、表示装置の発展は目覚ましく、液晶表示装置やEL表示装置等、種々の表示装置がパソコンやワープロ等のOA機器へ活発に導入されている。これらの表示装置は、いずれも表示素子を透明導電膜で挟み込んだサンドイッチ構造を有している。
上記の表示装置を駆動させる薄膜トランジスタ(TFT)等のスイッチング素子には、現在、シリコン系の半導体膜が主に使用されている。それは、シリコン系薄膜は安定性、及び加工性が良く、また、スイッチング速度が速い等の特徴があるためである。このシリコン系薄膜は、一般に化学蒸気析出法(CVD)法により作製されている。
しかしながら、シリコン系薄膜が非晶質の場合、スイッチング速度が比較的遅く、高速な動画等を表示する場合は画像を表示できないという難点を有している。また、結晶質のシリコン系薄膜の場合には、スイッチング速度は比較的速いが、結晶化するために800℃以上の高温や、レーザーによる加熱等が必要であり、製造時に多大なエネルギーと工程を要する。また、シリコン系の薄膜は、電圧素子としても性能は優れているものの、電流を流した場合、その特性の経時変化が問題となっている。
シリコン系薄膜よりも安定性に優れるとともに、ITO膜と同等の光透過率を有する透明半導体膜を得るための材料等として、酸化インジウム、酸化ガリウム及び酸化亜鉛からなるスパッタリングターゲットや、酸化亜鉛と酸化マグネシウムからなる透明半導体薄膜が提案されている(例えば、特許文献1)。酸化インジウム、酸化ガリウム及び酸化亜鉛、又は酸化亜鉛と酸化マグネシウムからなる透明半導体膜は、弱酸でのエッチング性が非常に早いという特徴がある。しかしながら、金属薄膜のエッチング液でもエッチングされるため、透明半導体膜上の金属薄膜をエッチングする場合に、半導体膜も同時にエッチングされてしまうことがある。そのため、透明半導体膜上の金属薄膜だけを選択的にエッチングする場合には不適であった。
一方、酸化インジウムの結晶質を含む膜、特に多結晶膜は、酸素欠損を生成しやすく、成膜時の酸素分圧を上げたり、酸化処理等をしても、キャリアー密度を2×10+17cm−3にすることが困難と考えられていた。そのために、半導体膜又はTFTとしての試みはほとんどなされていなかった。
また、特許文献2には酸化インジウムに正2価の金属酸化物を含有させたビックスバイト構造を有する酸化インジウム半導体膜が記載されている。正2価の金属酸化物を含有させることにより、キャリアー濃度を低減する試みがなされている。しかしながら、正2価の金属酸化物の場合、ビックスバイト構造のエネルギーバンド構造のバンドギャップ内に不純物順位を形成することがあり、これが、移動度を低下させる場合がある。
特許文献3には、結晶質の酸化インジウム薄膜を用いた薄膜トランジスタが記載されている。しかしながら、チャンネル部分のトラップ密度が高くなる場合があった。このため、S値を十分に低減できないことや、ノーマリーオンのトランジスタになる等の問題があった。また、薄膜中のトラップ密度が高いと、トラップによりオフ電流値が十分低減できないという問題があった。
この点について、特許文献3では酸化インジウム薄膜の膜厚を20nmとすることにより、オフ電流値が低減できることが記載されている。しかしながら、膜厚を20nmに制御して、均一に、かつ大面積に成膜することは技術的に難しい。そのため、TFTの特性がばらつく原因となる可能性があった。
この点について、特許文献3では酸化インジウム薄膜の膜厚を20nmとすることにより、オフ電流値が低減できることが記載されている。しかしながら、膜厚を20nmに制御して、均一に、かつ大面積に成膜することは技術的に難しい。そのため、TFTの特性がばらつく原因となる可能性があった。
また、特許文献3には、酸化インジウムからなる活性層(チャネル層)を備えたTFTの製造方法が記載されている。具体的に、アモルファスの酸化インジウム膜に熱処理して結晶化するTFTの製造法が記載されている。この方法で得られるTFTは、FET特性を有している。しかし、結晶化が不十分であるため半導体薄膜のキャリアー密度が十分低減できていない。そのため、FET特性ではノーマリーオンを示している。結晶化が不十分であることは、XRDスペクトルから考察される(222)配向面のピークの半値幅が広いことから把握できる。
本発明の目的は、十分に結晶化された多結晶薄膜を提供することである。
本発明者らは、スパッタリングによる成膜を間欠的にすることで、均一かつ平坦な非晶質のIn2O3薄膜の成膜ができ、この薄膜を加熱結晶化することにより、TFT用薄膜として優れた性能を有する多結晶薄膜が得られることを見出し、本発明を完成させた。
本発明によれば、以下の多結晶薄膜、その成膜方法、及び薄膜トランジスタが提供される。
1.インジウム元素及び酸素元素を含有し、X線回折測定において2θが25deg〜35degの範囲に観測される(222)配向のロッキングカーブの半値全幅が0.4deg以下である多結晶薄膜。
2.前記(222)配向のロッキングカーブの半値全幅が0.3deg以下である1に記載の多結晶薄膜。
3.金属酸化物をスパッタリングによって成膜するに際し、プラズマの照射を2〜5秒間隔として成膜する工程と、
前記工程で得た膜を結晶化する工程とを有する、1又は2に記載の多結晶薄膜の成膜方法。
4.前記プラズマ照射の照射軸を、成膜対象に対し45〜90°とする3に記載の多結晶薄膜の成膜方法。
5.前記成膜工程時の、チャンバ内の排気圧力を5×10−4〜1×10−3Paとする3又は4に記載の多結晶薄膜の成膜方法。
6.前記成膜工程時に、アルゴン、酸素、水素、水蒸気及び窒素から選択されるいずれかの1つ以上の導入ガスを用い、スパッタ圧を0.1〜0.6×10−1Paとする3〜5のいずれかに記載の多結晶薄膜の成膜方法。
7.金属酸化物をスパッタリングによって成膜するに際し、スパッタリングチャンバ内の排気圧力を5×10−4〜1×10−3Paとする多結晶薄膜の成膜方法。
8.金属酸化物をスパッタリングによって成膜するに際し、アルゴン、酸素、水素、水蒸気及び窒素から選択されるいずれかの1つ以上の導入ガスを用い、スパッタ圧を0.1〜0.6×10−1Paとする多結晶薄膜の成膜方法。
9.前記成膜工程時のスパッタリング出力を、50〜150W/4インチφとする3〜8のいずれかに記載の多結晶薄膜の成膜方法。
10.前記成膜工程時の酸素濃度を5〜20体積%とする3〜9のいずれかに記載の多結晶薄膜の成膜方法。
11.前記金属酸化物が、金属酸化物を構成する全金属原子に対しインジウム原子を0.1〜100原子%含有する3〜10のいずれかに記載の多結晶薄膜の成膜方法。
12.前記結晶化工程が、前記成膜工程で得た膜を、酸素10〜40体積%及び窒素10〜80体積%を含む混合ガス雰囲気下にて、150〜450℃で0.1〜1200分間熱処理する工程である3〜11のいずれかに記載の多結晶薄膜の成膜方法。
13.前記結晶化工程の前後に、プラズマアッシング処理及び/又はUVオゾン照射処理する工程を有する、12に記載の多結晶薄膜の成膜方法。
14.上記3〜13のいずれかの成膜方法により成膜された多結晶薄膜を有する薄膜トランジスタ。
15.チャンネルエッチ型の薄膜トランジスタである14に記載の薄膜トランジスタ。
16.エッチストッパー型の薄膜トランジスタである14に記載の薄膜トランジスタ。
本発明によれば、以下の多結晶薄膜、その成膜方法、及び薄膜トランジスタが提供される。
1.インジウム元素及び酸素元素を含有し、X線回折測定において2θが25deg〜35degの範囲に観測される(222)配向のロッキングカーブの半値全幅が0.4deg以下である多結晶薄膜。
2.前記(222)配向のロッキングカーブの半値全幅が0.3deg以下である1に記載の多結晶薄膜。
3.金属酸化物をスパッタリングによって成膜するに際し、プラズマの照射を2〜5秒間隔として成膜する工程と、
前記工程で得た膜を結晶化する工程とを有する、1又は2に記載の多結晶薄膜の成膜方法。
4.前記プラズマ照射の照射軸を、成膜対象に対し45〜90°とする3に記載の多結晶薄膜の成膜方法。
5.前記成膜工程時の、チャンバ内の排気圧力を5×10−4〜1×10−3Paとする3又は4に記載の多結晶薄膜の成膜方法。
6.前記成膜工程時に、アルゴン、酸素、水素、水蒸気及び窒素から選択されるいずれかの1つ以上の導入ガスを用い、スパッタ圧を0.1〜0.6×10−1Paとする3〜5のいずれかに記載の多結晶薄膜の成膜方法。
7.金属酸化物をスパッタリングによって成膜するに際し、スパッタリングチャンバ内の排気圧力を5×10−4〜1×10−3Paとする多結晶薄膜の成膜方法。
8.金属酸化物をスパッタリングによって成膜するに際し、アルゴン、酸素、水素、水蒸気及び窒素から選択されるいずれかの1つ以上の導入ガスを用い、スパッタ圧を0.1〜0.6×10−1Paとする多結晶薄膜の成膜方法。
9.前記成膜工程時のスパッタリング出力を、50〜150W/4インチφとする3〜8のいずれかに記載の多結晶薄膜の成膜方法。
10.前記成膜工程時の酸素濃度を5〜20体積%とする3〜9のいずれかに記載の多結晶薄膜の成膜方法。
11.前記金属酸化物が、金属酸化物を構成する全金属原子に対しインジウム原子を0.1〜100原子%含有する3〜10のいずれかに記載の多結晶薄膜の成膜方法。
12.前記結晶化工程が、前記成膜工程で得た膜を、酸素10〜40体積%及び窒素10〜80体積%を含む混合ガス雰囲気下にて、150〜450℃で0.1〜1200分間熱処理する工程である3〜11のいずれかに記載の多結晶薄膜の成膜方法。
13.前記結晶化工程の前後に、プラズマアッシング処理及び/又はUVオゾン照射処理する工程を有する、12に記載の多結晶薄膜の成膜方法。
14.上記3〜13のいずれかの成膜方法により成膜された多結晶薄膜を有する薄膜トランジスタ。
15.チャンネルエッチ型の薄膜トランジスタである14に記載の薄膜トランジスタ。
16.エッチストッパー型の薄膜トランジスタである14に記載の薄膜トランジスタ。
本発明により、十分に結晶化された多結晶薄膜が提供できる。この薄膜は、キャリアー密度を十分に低減しているため、TFTに使用することにより、高移動度かつノーマリーオフであるTFTが得られる。
本発明の多結晶薄膜は、インジウム元素及び酸素元素を含有し、X線回折測定においてロッキングカーブの25deg〜35degの範囲に観測される(222)配向の半値全幅が0.4deg以下であることを特徴とする。本条件を満たす薄膜は、結晶性のよい半導体膜である。
ここで、ロッキングカーブはRigaku社製SmartLabにより測定し、(222)配向ピークの半値全幅を算出して求めたものである。半値幅は、まずロッキングカーブの25deg〜35degの範囲でバックグラウンドを差し引き、その後、Lorentz型関数、Gauss型関数、Voigt型関数のいずれかを用いて、ピークをフィットしたものの半値全幅である。
バックグラウンドを差し引く方法としては、例えば、バックグラウンドを関数で表現し、ロッキングカーブのグラフの値から差し引く方法、基板のXRDスペクトルの測定値をロッキングカーブのグラフの値から差し引く方法等が挙げられる。
ここで、ロッキングカーブはRigaku社製SmartLabにより測定し、(222)配向ピークの半値全幅を算出して求めたものである。半値幅は、まずロッキングカーブの25deg〜35degの範囲でバックグラウンドを差し引き、その後、Lorentz型関数、Gauss型関数、Voigt型関数のいずれかを用いて、ピークをフィットしたものの半値全幅である。
バックグラウンドを差し引く方法としては、例えば、バックグラウンドを関数で表現し、ロッキングカーブのグラフの値から差し引く方法、基板のXRDスペクトルの測定値をロッキングカーブのグラフの値から差し引く方法等が挙げられる。
ロッキングカーブの配向ピークの半値全幅は、結晶性、均一性を示し、幅が狭いほど結晶性の高い均一な多結晶であることを示している。そのため、酸化インジウム結晶に見られる(222)配向ピークの半値全幅は0.3deg以下であることが好ましい。
本発明の多結晶薄膜は、例えば、金属酸化物をスパッタリングによって成膜するに際し、成膜対象へのプラズマの照射を間欠的にすることにより成膜し、その後、加熱することにより得ることができる。具体的に、スパッタの照射を2〜5秒間隔として成膜する工程と、この工程で得た膜を結晶化する工程と、を有する成膜方法によって得ることができる。
成膜工程としては、例えば、金属酸化物からなるスパッタリングターゲットを使用した公転プラズマ法による成膜が採用できる。
成膜工程としては、例えば、金属酸化物からなるスパッタリングターゲットを使用した公転プラズマ法による成膜が採用できる。
図1は公転プラズマ法を利用したスパッタリングによる成膜方法を説明するための概念図である。図1(a)はスパッタリング装置の真空チャンバ内を図示したものであり、(b)はターゲットシャッターの概略上面図である。チャンバ内には、円板状の基板ホルダー1があり、円板の中心を軸として回転するように設置されている。基板ホルダー1に対向する位置にスパッタリングターゲット2が設置されている。基板ホルダー1とスパッタリングターゲット2の間には、ターゲットシャッター3が設けられている。ターゲットシャッター3は、ターゲット1をプラズマにてスパッタすることで発生するスパッタ粒子の進行方向や堆積箇所を制御するものである。
本装置では、基板ホルダー1に取り付けられた基板4は、ホルダー1の回転により円軌道を描いて移動する(公転)。そのため、基板はターゲットシャッター3の開口部3’上を一定の周期で通過することになる。基板がターゲットシャッターの開口部付近上に位置するときのみ、スパッタ粒子が基板に到達し、堆積することになる。尚、図1(a)の点線矢印はスパッタ粒子の進行方向を示している。
本発明では、スパッタの照射を2〜5秒間隔として成膜する。例えば、上記の装置では、基板ホルダー1の回転速度やターゲットシャッター3の開口部3’の形状を調整することにより、照射時間を制御する。照射時間は2〜5秒間とし、照射間(未照射時間)を1〜15秒間とする。
基板にスパッタ粒子を堆積させて、薄膜を形成する。膜の厚さは用途等を考慮して適宜調整すればよいが、通常、薄膜トランジスタ用途では10nm〜60nmが好ましく、20nm〜50nmがより好ましく、20nm〜40nmがさらに好ましく、特に好ましくは20nm〜30nmである。半導体層の膜厚が10nm以下は工業的に均一な薄膜を得ることが難しく、また60nm以上では成膜時間が長くなり、薄膜トランジスタの性能が低下する。
基板にスパッタ粒子を堆積させて、薄膜を形成する。膜の厚さは用途等を考慮して適宜調整すればよいが、通常、薄膜トランジスタ用途では10nm〜60nmが好ましく、20nm〜50nmがより好ましく、20nm〜40nmがさらに好ましく、特に好ましくは20nm〜30nmである。半導体層の膜厚が10nm以下は工業的に均一な薄膜を得ることが難しく、また60nm以上では成膜時間が長くなり、薄膜トランジスタの性能が低下する。
本発明ではスパッタ照射の照射軸を、成膜対象に対し30°〜90°とすることが好ましく、さらに45°〜90°が好ましく、特に90°(垂直、図1(a)の点線矢印方向)とすることが好ましい。これにより均一でターゲットとの組成ズレが少ない薄膜を得ることができる。
成膜工程前の、チャンバ内の排気圧力は5×10−4〜8×10−3Paとすることが好ましく、さらに、8×10−4〜7×10−3Paとすることが好ましく、特に1×10−3〜5×10−3Paとすることが好ましい。これにより、成膜直後に均一な非晶質膜を得ることができ、加熱処理後に結晶性の良い半導体薄膜を得ることができる。排気圧力が5×10−4Pa未満では、成膜時に低質な結晶が生成してしまうことがあり、加熱処理後も均一な多結晶膜が得られない可能性がある。また排気圧力が8×10−3Pa超では基板から薄膜が剥離してしまう可能性がある。
成膜工程時におけるスパッタガスは、アルゴン、酸素、水素、水蒸気及び窒素から選択される1つ又は2つ以上の導入ガスを用いることが好ましい。また、スパッタ圧は0.1〜0.6×10−1Paとすることが好ましい。
また、成膜工程時のスパッタリング出力は、50〜150W/4インチφとすることが好ましい。
成膜工程時の酸素濃度は5〜20体積%とすることが好ましい。
また、成膜工程時のスパッタリング出力は、50〜150W/4インチφとすることが好ましい。
成膜工程時の酸素濃度は5〜20体積%とすることが好ましい。
ターゲットである金属酸化物は、金属酸化物を構成する全金属原子に対しインジウム原子を0.1〜100原子%含有するものが好ましい。例えば、酸化インジウムや、酸化インジウムに対して、酸化亜鉛(ZnO)を0.1wt%〜8wt%含有するもの、酸化インジウムに対して、酸化ガリウム(Ga2O3)を0.1wt%〜8wt%含有するもの、酸化インジウムに対して、酸化銅(CuO)を0.05wt%〜7wt%含有するもの等が挙げられる。
上述した成膜工程で得た膜は非晶質(アモルファス)であり、加熱等により結晶化させることにより、本発明の多結晶薄膜を得る。結晶化には、酸素の存在下にランプアニ―ル装置、レーザーアニール装置、熱風加熱装置、接触加熱装置等を用いることができる。
本発明では、上述した成膜工程で形成したアモルファス薄膜を結晶化させることにより、XRDスペクトルから見られる半値幅が狭く、結晶性の良い半導体膜が得られる。
本発明では、上述した成膜工程で形成したアモルファス薄膜を結晶化させることにより、XRDスペクトルから見られる半値幅が狭く、結晶性の良い半導体膜が得られる。
結晶化工程としては、成膜工程で得た膜を、酸素10〜40体積%及び窒素10〜80体積%を含む混合ガス雰囲気下にて、加熱処理することが好ましい。処理温度は150〜450℃が好ましい。150℃未満では、半導体膜が十分に結晶化しない場合があり、450℃超では、基板や半導体膜にダメージを与える場合がある。熱処理温度は、180℃〜350℃がさらに好ましく、特に200℃〜300℃が好ましい。
処理時間は0.1〜1200分間が好ましい。熱処理時間が0.1分未満では、熱処理時間が短すぎて膜の結晶化が不十分となる場合があり、1200分超では時間が掛かりすぎ生産的ではない。熱処理時間は、1分〜600分がさらに好ましく、特に5分〜60分が好ましい。
処理時間は0.1〜1200分間が好ましい。熱処理時間が0.1分未満では、熱処理時間が短すぎて膜の結晶化が不十分となる場合があり、1200分超では時間が掛かりすぎ生産的ではない。熱処理時間は、1分〜600分がさらに好ましく、特に5分〜60分が好ましい。
本発明では、結晶化工程の前後に、プラズマアッシング処理及び/又はUVオゾン照射処理することが好ましい。これにより、パターニング、保護膜(又はエッチストッパー)等の各作製工程により、半導体膜中の酸素が抜け、キャリアー密度が低下することを防ぐことができる。
尚、本発明の薄膜は、成膜時の薄膜表面の温度を、40〜60℃である高温域と、35℃以下である低温域とに制御し、これら温度域を交互に繰り返して成膜することによっても得ることができる。この成膜方法では、反跳アルゴンによるダメージによってスパッタ粒子となったインジウム元素と酸素元素の、基板上における結合阻害を低減できる。そのため、良質な非晶質膜を形成でき、これを加熱処理することで多結晶薄膜を形成することが期待できる。
ここで、基板上に成膜された薄膜の表面温度は、例えば、四線式白金測温抵抗体を使用した電位差計四端子抵抗測定法や、赤外線放射測定による温度センサーにより測定できる。
ここで、基板上に成膜された薄膜の表面温度は、例えば、四線式白金測温抵抗体を使用した電位差計四端子抵抗測定法や、赤外線放射測定による温度センサーにより測定できる。
成膜工程においては、高温域での成膜を0.1〜3秒間、好ましくは0.5〜2秒間とし、低温域での成膜を1〜10秒間、好ましくは1.5〜5秒間とし、高温域での成膜と低温域での成膜を交互に繰り返すことが好ましい。
高温域及び低温域について、例えば、成膜対象にプラズマを照射することで、高温域の条件を形成することができ、プラズマの照射を停止することで低温域の条件を形成できる。
また、スパッタリングターゲットの背面にマグネットを配置し、これを揺動させることによっても、高温域と低温域を変動させることができる。
この場合、マグネットの揺動の周期は15秒〜45秒とすることが好ましく、特に、15秒〜30秒とすることが好ましい。
高温域及び低温域について、例えば、成膜対象にプラズマを照射することで、高温域の条件を形成することができ、プラズマの照射を停止することで低温域の条件を形成できる。
また、スパッタリングターゲットの背面にマグネットを配置し、これを揺動させることによっても、高温域と低温域を変動させることができる。
この場合、マグネットの揺動の周期は15秒〜45秒とすることが好ましく、特に、15秒〜30秒とすることが好ましい。
また、本発明の薄膜は、金属酸化物をスパッタリングによって成膜するに際し、スパッタリングチャンバ内の排気圧力を5×10−4〜1×10−3Paとすることによっても成膜できる。
さらに、金属酸化物をスパッタリングによって成膜するに際し、アルゴン、酸素、水素、水蒸気及び窒素から選択されるいずれかの1つ以上の導入ガスを用い、スパッタ圧を0.1〜0.6×10−1Paとすることによっても成膜できる。
さらに、金属酸化物をスパッタリングによって成膜するに際し、アルゴン、酸素、水素、水蒸気及び窒素から選択されるいずれかの1つ以上の導入ガスを用い、スパッタ圧を0.1〜0.6×10−1Paとすることによっても成膜できる。
本発明の多結晶薄膜は、薄膜トランジスタの構成層に好適に使用できる。以下、薄膜トランジスタに適用した例を説明する。
図2は、本発明の薄膜トランジスタの実施形態を示す概略断面図である。
薄膜トランジスタは、基板10及び絶縁膜30の間にゲート電極20を挟持しており、ゲート絶縁膜30上には半導体膜40が活性層として積層されている。さらに、半導体膜40の端部付近を覆うようにしてソース電極50及びドレイン電極52がそれぞれ設けられている。半導体膜40、ソース電極50及びドレイン電極52で囲まれた部分にチャンネル部60を形成している。
尚、図2の薄膜トランジスタはいわゆるチャンネルエッチ型薄膜トランジスタである。本発明の薄膜トランジスタは、チャンネルエッチ型薄膜トランジスタに限定されず、本技術分野で公知の素子構成を採用できる。例えば、エッチストッパー型の薄膜トランジスタでもよい。
薄膜トランジスタは、基板10及び絶縁膜30の間にゲート電極20を挟持しており、ゲート絶縁膜30上には半導体膜40が活性層として積層されている。さらに、半導体膜40の端部付近を覆うようにしてソース電極50及びドレイン電極52がそれぞれ設けられている。半導体膜40、ソース電極50及びドレイン電極52で囲まれた部分にチャンネル部60を形成している。
尚、図2の薄膜トランジスタはいわゆるチャンネルエッチ型薄膜トランジスタである。本発明の薄膜トランジスタは、チャンネルエッチ型薄膜トランジスタに限定されず、本技術分野で公知の素子構成を採用できる。例えば、エッチストッパー型の薄膜トランジスタでもよい。
図3は、本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。尚、上述した薄膜トランジスタと同じ構成部材には同じ番号を付し、その説明を省略する。
薄膜トランジスタは、エッチストッパー型の薄膜トランジスタである。薄膜トランジスタは、チャンネル部60を覆うようにエッチストッパー70が形成されている点を除き、上述した薄膜トランジスタと同じ構成である。半導体膜40の端部付近及びエッチストッパー70の端部付近を覆うようにしてソース電極50及びドレイン電極52がそれぞれ設けられている。
薄膜トランジスタは、エッチストッパー型の薄膜トランジスタである。薄膜トランジスタは、チャンネル部60を覆うようにエッチストッパー70が形成されている点を除き、上述した薄膜トランジスタと同じ構成である。半導体膜40の端部付近及びエッチストッパー70の端部付近を覆うようにしてソース電極50及びドレイン電極52がそれぞれ設けられている。
本発明の薄膜トランジスタは、半導体膜40に上述した本発明の多結晶薄膜を使用している。この薄膜は、キャリアー密度を十分に低減しているため、トランジスタに使用することにより、高移動度かつノーマリーオフとなる。
本発明の薄膜トランジスタにおいて、基板、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極等の構成部材は、公知のものが使用でき、特に限定されない。
例えば、各電極にはAl、Cu、Au等の金属薄膜が使用でき、ゲート絶縁膜には、酸化シリコン膜、酸化ハフニウム膜等の酸化物薄膜を使用できる。
例えば、各電極にはAl、Cu、Au等の金属薄膜が使用でき、ゲート絶縁膜には、酸化シリコン膜、酸化ハフニウム膜等の酸化物薄膜を使用できる。
本発明の薄膜トランジスタは、上述した成膜工程でアモルファス薄膜(多結晶薄膜の前駆体)を成膜する成膜工程と、この膜を結晶化する工程を含む。尚、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極等の構成部材は、公知の方法により形成できる。
例えば、基板上にAl、Cu、Au等の金属薄膜からなるゲート電極を形成し、その上に、酸化シリコン膜、酸化ハフニウム膜等からなる酸化物薄膜をゲート絶縁膜として形成する。その上に、金属マスクを装着して必要な部分だけに上述した本発明の製造方法により金属酸化物からなるアモルファス膜を形成する。その後、金属マスクを用いて、必要部分にソース・ドレイン電極を形成することで、薄膜トランジスタを製造することができる。
本発明の薄膜トランジスタの製造方法では、アモルファス薄膜の形成後、薄膜を結晶化する。結晶化工程は、酸化処理を兼ねていてもよい。
アモルファス薄膜の結晶化には、酸素の存在下にランプアニ―ル装置、レーザーアニール装置、熱風加熱装置、接触加熱装置等を用いることができる。処理条件は、上述した多結晶薄膜の結晶化工程と同様である。
尚、アモルファス薄膜の結晶化は、膜の形成後、すぐに実施してもよく、また、ソース・ドレイン電極等、他の構成部材の形成後に実施してもよい。
アモルファス薄膜の結晶化には、酸素の存在下にランプアニ―ル装置、レーザーアニール装置、熱風加熱装置、接触加熱装置等を用いることができる。処理条件は、上述した多結晶薄膜の結晶化工程と同様である。
尚、アモルファス薄膜の結晶化は、膜の形成後、すぐに実施してもよく、また、ソース・ドレイン電極等、他の構成部材の形成後に実施してもよい。
本発明の製造方法は、特に、チャンネルエッチ型の薄膜トランジスタの製造方法に適している。本発明の多結晶薄膜は結晶質であるため、Al等の金属薄膜からソース・ドレイン電極及びチャンネル部を形成する方法として、フォトリソグラフィを使用したエッチング工程を採用できる。即ち、金属薄膜を除去するエッチング液では、半導体膜(多結晶薄膜)はエッチングされず、金属薄膜を選択的にエッチングできる。尚、エッチストッパー型の薄膜トランジスタの製造方法であってもよい。
実施例1
(A)薄膜トランジスタの作製
図4に示す逆スタガ型のチャンネルエッチ型の薄膜トランジスタを作製した。
100nm厚みの熱酸化膜(SiO2膜)付きの導電性シリコン基板(KSTワールド社製)10を使用した。熱酸化膜がゲート絶縁膜30として機能し、導電性シリコン部(n型高ドープSi)がゲート電極20として機能する。
ゲート絶縁膜30上に、酸化インジウムターゲット(純度99.9%)を用いて、公転プラズマスパッタリング法で50nmの半導体膜40を成膜した。
尚、公転プラズマスパッタリング装置は新港精機製(チャンバサイズ1100mm×480mm)を使用し、以下の条件で成膜した。
(A)薄膜トランジスタの作製
図4に示す逆スタガ型のチャンネルエッチ型の薄膜トランジスタを作製した。
100nm厚みの熱酸化膜(SiO2膜)付きの導電性シリコン基板(KSTワールド社製)10を使用した。熱酸化膜がゲート絶縁膜30として機能し、導電性シリコン部(n型高ドープSi)がゲート電極20として機能する。
ゲート絶縁膜30上に、酸化インジウムターゲット(純度99.9%)を用いて、公転プラズマスパッタリング法で50nmの半導体膜40を成膜した。
尚、公転プラズマスパッタリング装置は新港精機製(チャンバサイズ1100mm×480mm)を使用し、以下の条件で成膜した。
・スパッタの形式:図1(a)に示す装置を使用し、基板を基板ホルダー中心を軸として公転(公転速度:6rpm)させ、スパッタを間欠照射した。照射時間は2〜5秒間とし、照射間を1〜15秒間とした。
・基板に対するプラズマの照射角:90°
・チャンバ内の排気圧力:5×10−4Pa
・スパッタガス:Ar
・スパッタ圧:1.2×10−1Pa
・プラズマ出力:RF100W/4φ
・ターゲットと基板間の距離(T−S距離):10cm
・基板温度(ホルダー側):室温
・成膜速度:5nm/min
・連続成膜時間:10分間
・基板に対するプラズマの照射角:90°
・チャンバ内の排気圧力:5×10−4Pa
・スパッタガス:Ar
・スパッタ圧:1.2×10−1Pa
・プラズマ出力:RF100W/4φ
・ターゲットと基板間の距離(T−S距離):10cm
・基板温度(ホルダー側):室温
・成膜速度:5nm/min
・連続成膜時間:10分間
半導体膜40を所望の形状にパターニングした。レジストとしてOFPR♯800(東京応化工業製)を使用し、塗布、プレベーク(80℃、5分)、露光した。現像後、ポストベーク(120℃、5分)し、硝酸第二セリウムアンモニウム(CAN)にてエッチングした。
パターニングした半導体膜40を、大気下300℃で60分熱処理して結晶化した。
パターニングした半導体膜40を、大気下300℃で60分熱処理して結晶化した。
その後、半導体膜の上端部周辺及び側部に、リフトオフにてTi(50nm)/Au(100nm)/Ti(50nm)からなるソース電極及びドレイン電極を形成した。尚、レジストにはOFPR♯800を使用し、各電極層は
RFスパッタ法で形成した。
このようにしてソース・ドレイン電極間間隙(L)が10μm、幅(W)が20μmである図4の構成を有する薄膜トランジスタを作製した。
RFスパッタ法で形成した。
このようにしてソース・ドレイン電極間間隙(L)が10μm、幅(W)が20μmである図4の構成を有する薄膜トランジスタを作製した。
(B)半導体膜の評価
石英ガラス基板上に、上記(A)の公転スパッタリングと同じ条件にて半導体膜を形成した。その後、熱風加熱炉内で、空気中、300℃で60分間熱処理した。得られた半導体膜のX線回折(XRD)測定をしたところ、酸化インジウムの結晶ピークが観察された。これにより、半導体膜が結晶質であることが確認できた。
石英ガラス基板上に、上記(A)の公転スパッタリングと同じ条件にて半導体膜を形成した。その後、熱風加熱炉内で、空気中、300℃で60分間熱処理した。得られた半導体膜のX線回折(XRD)測定をしたところ、酸化インジウムの結晶ピークが観察された。これにより、半導体膜が結晶質であることが確認できた。
実施例2
実施例1で作製した薄膜トランジスタについて、評価直前にアニール処理(条件:130℃,1時間)した。アニール処理したものを実施例1と同様にして評価した。
実施例1で作製した薄膜トランジスタについて、評価直前にアニール処理(条件:130℃,1時間)した。アニール処理したものを実施例1と同様にして評価した。
実施例3
実施例1において、ソース・ドレイン電極間間隙(L)を20μmとし、実施例2と同様にアニール処理した他は、実施例1と同様にして薄膜トランジスタを作製し、半導体膜を評価した。
実施例1において、ソース・ドレイン電極間間隙(L)を20μmとし、実施例2と同様にアニール処理した他は、実施例1と同様にして薄膜トランジスタを作製し、半導体膜を評価した。
実施例4
ソース・ドレイン電極の幅(W)を100μmとした他は、実施例3と同様にして薄膜トランジスタを作製し、半導体膜を評価した。
ソース・ドレイン電極の幅(W)を100μmとした他は、実施例3と同様にして薄膜トランジスタを作製し、半導体膜を評価した。
実施例5
実施例1において、酸化インジウムターゲットに代えて、酸化インジウム−酸化亜鉛(IZO:登録商標)ターゲット(In2O3:95wt%、ZnO:5wt%)を用い、実施例2と同様にアニール処理した他は、実施例1と同様にして薄膜トランジスタを作製し、半導体膜を評価した。
実施例1において、酸化インジウムターゲットに代えて、酸化インジウム−酸化亜鉛(IZO:登録商標)ターゲット(In2O3:95wt%、ZnO:5wt%)を用い、実施例2と同様にアニール処理した他は、実施例1と同様にして薄膜トランジスタを作製し、半導体膜を評価した。
実施例6
実施例1において、酸化インジウムターゲットに代えて、酸化インジウム−酸化ガリウム(IGO)ターゲット(In2O3:95wt%、Ga2O3:5wt%)を用い、実施例2と同様にアニール処理した他は、実施例1と同様にして薄膜トランジスタを作製し、半導体膜を評価した。
実施例1において、酸化インジウムターゲットに代えて、酸化インジウム−酸化ガリウム(IGO)ターゲット(In2O3:95wt%、Ga2O3:5wt%)を用い、実施例2と同様にアニール処理した他は、実施例1と同様にして薄膜トランジスタを作製し、半導体膜を評価した。
評価
上記実施例1−6で作製した薄膜トランジスタについて、オンオフ(on/off)比、オフ電流、電界効果移動度(μ)S値及び閾値電圧(Vth)を評価した。半導体パラメーターアナライザー(ケースレーインスツルメンツ社製4200SCS)を用い、室温、遮光環境下(シールドボックス内)で測定した。尚、ドレイン電圧(Vd)は1Vとした。
また、半導体膜のX線回折により、結晶性又は非晶性について評価した。結果を表1に示す。また、薄膜の(222)配向のロッキングカーブから求めた半値全幅及び薄膜形成時における薄膜表面の温度を表2に示す。
図5−7に実施例1,5,6で作製した薄膜の(222)配向のロッキングカーブを示す。尚、実施例2−4のロッキングカーブは実施例1と同様である。
上記実施例1−6で作製した薄膜トランジスタについて、オンオフ(on/off)比、オフ電流、電界効果移動度(μ)S値及び閾値電圧(Vth)を評価した。半導体パラメーターアナライザー(ケースレーインスツルメンツ社製4200SCS)を用い、室温、遮光環境下(シールドボックス内)で測定した。尚、ドレイン電圧(Vd)は1Vとした。
また、半導体膜のX線回折により、結晶性又は非晶性について評価した。結果を表1に示す。また、薄膜の(222)配向のロッキングカーブから求めた半値全幅及び薄膜形成時における薄膜表面の温度を表2に示す。
図5−7に実施例1,5,6で作製した薄膜の(222)配向のロッキングカーブを示す。尚、実施例2−4のロッキングカーブは実施例1と同様である。
本発明の多結晶薄膜は、薄膜トランジスタ、半導体メモリー、発光ダイオード素子、レーザー素子等の構成部材として好適である。
本発明の薄膜トランジスタは、ディスプレイ用パネル、RFIDタグ、X線ディテクタパネル・指紋センサー・フォトセンサー等のセンサー等に好適に使用できる。
本発明の薄膜トランジスタは、ディスプレイ用パネル、RFIDタグ、X線ディテクタパネル・指紋センサー・フォトセンサー等のセンサー等に好適に使用できる。
1 基板ホルダー
2 スパッタリングターゲット
3 ターゲットシャッター
3’ 開口部
4 基板
10 基板
20 ゲート電極
30 ゲート絶縁膜
40 半導体膜(多結晶膜)
50 ソース電極
52 ドレイン電極
60 チャンネル部
70 エッチストッパー
2 スパッタリングターゲット
3 ターゲットシャッター
3’ 開口部
4 基板
10 基板
20 ゲート電極
30 ゲート絶縁膜
40 半導体膜(多結晶膜)
50 ソース電極
52 ドレイン電極
60 チャンネル部
70 エッチストッパー
Claims (16)
- インジウム元素及び酸素元素を含有し、X線回折測定において2θが25deg〜35degの範囲に観測される(222)配向のロッキングカーブの半値全幅が0.4deg以下である多結晶薄膜。
- 前記(222)配向のロッキングカーブの半値全幅が0.3deg以下である請求項1に記載の多結晶薄膜。
- 金属酸化物をスパッタリングによって成膜するに際し、プラズマの照射を2〜5秒間隔として成膜する工程と、
前記工程で得た膜を結晶化する工程とを有する、請求項1又は2に記載の多結晶薄膜の成膜方法。 - 前記プラズマ照射の照射軸を、成膜対象に対し45〜90°とする請求項3に記載の多結晶薄膜の成膜方法。
- 前記成膜工程時の、チャンバ内の排気圧力を5×10−4〜1×10−3Paとする請求項3又は4に記載の多結晶薄膜の成膜方法。
- 前記成膜工程時に、アルゴン、酸素、水素、水蒸気及び窒素から選択されるいずれかの1つ以上の導入ガスを用い、スパッタ圧を0.1〜0.6×10−1Paとする請求項3〜5のいずれかに記載の多結晶薄膜の成膜方法。
- 金属酸化物をスパッタリングによって成膜するに際し、スパッタリングチャンバ内の排気圧力を5×10−4〜1×10−3Paとする多結晶薄膜の成膜方法。
- 金属酸化物をスパッタリングによって成膜するに際し、アルゴン、酸素、水素、水蒸気及び窒素から選択されるいずれかの1つ以上の導入ガスを用い、スパッタ圧を0.1〜0.6×10−1Paとする多結晶薄膜の成膜方法。
- 前記成膜工程時のスパッタリング出力を、50〜150W/4インチφとする請求項3〜8のいずれかに記載の多結晶薄膜の成膜方法。
- 前記成膜工程時の酸素濃度を5〜20体積%とする請求項3〜9のいずれかに記載の多結晶薄膜の成膜方法。
- 前記金属酸化物が、金属酸化物を構成する全金属原子に対しインジウム原子を0.1〜100原子%含有する請求項3〜10のいずれかに記載の多結晶薄膜の成膜方法。
- 前記結晶化工程が、前記成膜工程で得た膜を、酸素10〜40体積%及び窒素10〜80体積%を含む混合ガス雰囲気下にて、150〜450℃で0.1〜1200分間熱処理する工程である請求項3〜11のいずれかに記載の多結晶薄膜の成膜方法。
- 前記結晶化工程の前後に、プラズマアッシング処理及び/又はUVオゾン照射処理する工程を有する、請求項12に記載の多結晶薄膜の成膜方法。
- 請求項3〜13のいずれかの成膜方法により成膜された多結晶薄膜を有する薄膜トランジスタ。
- チャンネルエッチ型の薄膜トランジスタである請求項14に記載の薄膜トランジスタ。
- エッチストッパー型の薄膜トランジスタである請求項14に記載の薄膜トランジスタ。
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013004555A (ja) * | 2011-06-13 | 2013-01-07 | Idemitsu Kosan Co Ltd | 薄膜トランジスタ |
CN103325817A (zh) * | 2012-03-23 | 2013-09-25 | 索尼公司 | 薄膜晶体管、薄膜晶体管制造方法及电子设备 |
JP2013222812A (ja) * | 2012-04-16 | 2013-10-28 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその製造方法 |
JPWO2013021632A1 (ja) * | 2011-08-11 | 2015-03-05 | 出光興産株式会社 | 薄膜トランジスタ |
WO2016068635A1 (ko) * | 2014-10-30 | 2016-05-06 | 한국생산기술연구원 | 비정질막 및 질소를 포함하는 나노구조막의 제조방법 |
WO2017073174A1 (ja) * | 2015-10-26 | 2017-05-04 | 株式会社ブイ・テクノロジー | X線撮像素子の製造方法 |
WO2017212363A1 (en) * | 2016-06-06 | 2017-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Sputtering apparatus, sputtering target, and method for forming semiconductor film with the sputtering apparatus |
CN113474626A (zh) * | 2019-02-06 | 2021-10-01 | 日东电工株式会社 | 温度传感器薄膜、导电薄膜及其制造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5541959A (en) * | 1978-09-18 | 1980-03-25 | Sanyo Shinku Kogyo Kk | Production of indium oxide transparent conductive film through sputtering |
JPH06350046A (ja) * | 1993-06-08 | 1994-12-22 | Matsushita Electric Ind Co Ltd | 誘電体薄膜の製造方法及び製造装置 |
JPH08167479A (ja) * | 1994-12-14 | 1996-06-25 | Toppan Printing Co Ltd | 透明導電膜及びその製造方法 |
WO2008117739A1 (ja) * | 2007-03-23 | 2008-10-02 | Idemitsu Kosan Co., Ltd. | 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法 |
WO2008126492A1 (ja) * | 2007-04-05 | 2008-10-23 | Idemitsu Kosan Co., Ltd. | 電界効果型トランジスタ及び電界効果型トランジスタの製造方法 |
WO2009034953A1 (ja) * | 2007-09-10 | 2009-03-19 | Idemitsu Kosan Co., Ltd. | 薄膜トランジスタ |
-
2009
- 2009-09-15 JP JP2009213381A patent/JP2011066070A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5541959A (en) * | 1978-09-18 | 1980-03-25 | Sanyo Shinku Kogyo Kk | Production of indium oxide transparent conductive film through sputtering |
JPH06350046A (ja) * | 1993-06-08 | 1994-12-22 | Matsushita Electric Ind Co Ltd | 誘電体薄膜の製造方法及び製造装置 |
JPH08167479A (ja) * | 1994-12-14 | 1996-06-25 | Toppan Printing Co Ltd | 透明導電膜及びその製造方法 |
WO2008117739A1 (ja) * | 2007-03-23 | 2008-10-02 | Idemitsu Kosan Co., Ltd. | 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法 |
WO2008126492A1 (ja) * | 2007-04-05 | 2008-10-23 | Idemitsu Kosan Co., Ltd. | 電界効果型トランジスタ及び電界効果型トランジスタの製造方法 |
WO2009034953A1 (ja) * | 2007-09-10 | 2009-03-19 | Idemitsu Kosan Co., Ltd. | 薄膜トランジスタ |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013004555A (ja) * | 2011-06-13 | 2013-01-07 | Idemitsu Kosan Co Ltd | 薄膜トランジスタ |
JPWO2013021632A1 (ja) * | 2011-08-11 | 2015-03-05 | 出光興産株式会社 | 薄膜トランジスタ |
CN103325817A (zh) * | 2012-03-23 | 2013-09-25 | 索尼公司 | 薄膜晶体管、薄膜晶体管制造方法及电子设备 |
JP2013201211A (ja) * | 2012-03-23 | 2013-10-03 | Sony Corp | 薄膜トランジスタ、薄膜トランジスタの製造方法および電子機器 |
JP2013222812A (ja) * | 2012-04-16 | 2013-10-28 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその製造方法 |
US9362411B2 (en) | 2012-04-16 | 2016-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
WO2016068635A1 (ko) * | 2014-10-30 | 2016-05-06 | 한국생산기술연구원 | 비정질막 및 질소를 포함하는 나노구조막의 제조방법 |
WO2017073174A1 (ja) * | 2015-10-26 | 2017-05-04 | 株式会社ブイ・テクノロジー | X線撮像素子の製造方法 |
WO2017212363A1 (en) * | 2016-06-06 | 2017-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Sputtering apparatus, sputtering target, and method for forming semiconductor film with the sputtering apparatus |
US11309181B2 (en) | 2016-06-06 | 2022-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Sputtering apparatus, sputtering target, and method for forming semiconductor film with the sputtering apparatus |
CN113474626A (zh) * | 2019-02-06 | 2021-10-01 | 日东电工株式会社 | 温度传感器薄膜、导电薄膜及其制造方法 |
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