JP2011061051A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、1つの半導体層に異なる種類の半導体素子が搭載された半導体装置に関する。 The present invention relates to a semiconductor device in which different types of semiconductor elements are mounted on one semiconductor layer.
近年、1つの半導体層に異なる種類の半導体素子が搭載された半導体装置の開発が進められている。例えば、スイッチング用の半導体素子と還流用の半導体素子が1つの半導体層に搭載された半導体装置が開発されている。この種の半導体装置は、用途に応じて様々な電気制御回路に組み込まれて用いられる。例えば、直流電力を交流電力に変換するインバータ回路は、この種の半導体装置の複数個が接続されることによって構成されている。 In recent years, development of semiconductor devices in which different types of semiconductor elements are mounted on one semiconductor layer has been underway. For example, a semiconductor device in which a switching semiconductor element and a refluxing semiconductor element are mounted on one semiconductor layer has been developed. This type of semiconductor device is used by being incorporated into various electric control circuits depending on the application. For example, an inverter circuit that converts DC power to AC power is configured by connecting a plurality of semiconductor devices of this type.
特許文献1及び特許文献2には、インバータ回路に用いられる半導体装置の一例が開示されている。これらの半導体装置では、横型のIGBT(Lateral Insulated Gate Bipolar Transistor:以下、LIGBTという)と還流用ダイオード(Free Wheeling Diode:以下、FWDという)が1つのSOI(Semiconductor on Insulator)基板に搭載されている。
図10及び図11に、特許文献1で開示される半導体装置の構成を概略して示す。図10に、半導体装置の平面レイアウトを示す。図11に、図10のXI−XI線に対応した断面図を示す。図10及び図11に示されるように、SOI基板の半導体層にトレンチ絶縁分離部が設けられており、そのトレンチ絶縁分離部によって半導体層の一部が2つの素子領域に区画されている。一方の素子領域にはLIGBTが配置されており、他方の素子領域にはFWDが配置されている。
10 and 11 schematically show the configuration of the semiconductor device disclosed in
図10に示されるように、LIGBTは、実装面積を小さくするために、コレクタ電極の周囲をエミッタ電極が一巡する構成を備えている。FWDも同様に、実装面積を小さくするために、カソード電極の周囲をアノード電極が一巡する構成を備えている。コレクタ電極とカソード電極は、SOI基板の上方を横方向に伸びて配設されている接続配線を介して電気的に接続されている。エミッタ電極とアノード電極も、SOI基板の上方を横方向に伸びて配設されている接続配線を介して電気的に接続されている。 As shown in FIG. 10, the LIGBT has a configuration in which the emitter electrode makes a round around the collector electrode in order to reduce the mounting area. Similarly, the FWD has a configuration in which the anode electrode makes a round around the cathode electrode in order to reduce the mounting area. The collector electrode and the cathode electrode are electrically connected to each other via a connection wiring that extends in the lateral direction above the SOI substrate. The emitter electrode and the anode electrode are also electrically connected through a connection wiring arranged extending in the lateral direction above the SOI substrate.
図11に示されるように、LIGBTのコレクタ電極とFWDのカソード電極を接続する接続配線の一部は、LIGBT及びFWDのn−型の耐圧保持領域(ドリフト領域ともいう)の上方を横方向に伸びて配設されている。通常、コレクタ電極とカソード電極を接続する接続配線には高電圧が印加されている。このため、この接続配線が耐圧保持領域の上方に配設されていると、この接続配線の電位に誘起されて耐圧保持領域の表面の電子濃度が増加し、耐圧保持領域のチャージバランスが崩れてしまう。この結果、耐圧保持領域は、電位分布が不均一となり、逆バイアス時の空乏層の伸びが抑制され、耐圧が低下してしまう。 As shown in FIG. 11, a part of the connection wiring connecting the collector electrode of the LIGBT and the cathode electrode of the FWD is laterally above the n − type breakdown voltage holding region (also referred to as a drift region) of the LIGBT and FWD. It is extended and arranged. Usually, a high voltage is applied to the connection wiring connecting the collector electrode and the cathode electrode. For this reason, if this connection wiring is disposed above the breakdown voltage holding region, the electron concentration on the surface of the breakdown voltage holding region increases due to the potential of the connection wiring, and the charge balance of the breakdown voltage holding region is lost. End up. As a result, in the breakdown voltage holding region, the potential distribution becomes non-uniform, and the expansion of the depletion layer at the time of reverse bias is suppressed, and the breakdown voltage decreases.
例えば、半導体層と接続配線の間に設けられている層間絶縁膜をより厚く形成すれば、半導体層と接続配線の間の距離を大きく確保することができるので、接続配線の影響を抑えることができる。しかしながら、層間絶縁膜をより厚く形成すると、放熱性の低下及び製造コストの増加の点で問題となる。 For example, if the interlayer insulating film provided between the semiconductor layer and the connection wiring is formed thicker, it is possible to secure a large distance between the semiconductor layer and the connection wiring, thereby suppressing the influence of the connection wiring. it can. However, if the interlayer insulating film is formed thicker, there is a problem in terms of a decrease in heat dissipation and an increase in manufacturing cost.
また、ボンディングワイヤを用いて接続配線を形成すれば、半導体層と接続配線の間の距離を大きく確保することができるので、接続配線の影響を抑えることができる。しかしながら、ボンディングワイヤは、破損等による信頼性の低下及び製造コストの増加の点で問題となる。 In addition, if the connection wiring is formed using a bonding wire, a large distance can be ensured between the semiconductor layer and the connection wiring, so that the influence of the connection wiring can be suppressed. However, the bonding wire becomes a problem in terms of a decrease in reliability due to breakage or the like and an increase in manufacturing cost.
上記の説明では、特許文献1で開示される半導体装置を例にして、接続配線に起因した耐圧低下の課題を説明したが、同様の課題は特許文献2で開示される半導体装置にも存在する。また、同様の課題は、LIGBTとFWDを1つの半導体層に搭載した半導体装置に限らず、異なる種類の半導体素子を1つの半導体層に搭載する半導体装置において広く存在する。
In the above description, the problem of the breakdown voltage reduction caused by the connection wiring has been described using the semiconductor device disclosed in
本明細書で開示される技術は、新規で斬新なレイアウトを採用することにより、耐圧の低下が抑制される半導体装置を提供することを目的としている。 An object of the technology disclosed in this specification is to provide a semiconductor device in which a decrease in breakdown voltage is suppressed by adopting a new and novel layout.
本明細書で開示される半導体装置は、半導体層と、第1種類の第1半導体素子と、第2種類の第2半導体素子を備えている。第1半導体素子と第2半導体素子は、異なる種類の半導体素子である。第1半導体素子は、半導体層の第1素子領域に配置されており、第1主電極と第2主電極を備えている。第2半導体素子は、半導体層の第2素子領域に配置されており、第3主電極と第4主電極を備えている。第1素子領域と第2素子領域は、半導体層を平面視したときに、隣接部において第1方向に沿って並んでいる。第1半導体素子は、半導体層を平面視したときに、隣接部において第1主電極と第2主電極が第2方向に間隔を置いて配置されており、第1主電極と第2主電極の間を電流が流れるように構成されている。第2半導体素子も、半導体層を平面視したときに、隣接部において第3主電極と第4主電極が第2方向に間隔を置いて配置されており、第3主電極と第4主電極の間を電流が流れるように構成されている。第2方向は、第1方向に対して直交する方向である。ここで、隣接部において、第1半導体素子の第1主電極と第2半導体素子の第3主電極が接している。さらに、隣接部において、第1半導体素子の第2主電極と第2半導体素子の第4主電極も接している。この構成によると、第1半導体素子の第1主電極と第2半導体素子の第3主電極を接続する接続配線が不要となる。同様に、第1半導体素子の第2主電極と第2半導体素子の第4主電極を接続する接続配線も不要となる。このため、本明細書で開示される半導体装置では、従来の半導体装置のように、接続配線に起因して半導体層内の電位分布が不均一となる事態が抑制される。本明細書で開示される半導体装置では、斬新なレイアウトを採用することにより、耐圧の低下が抑制される。 The semiconductor device disclosed in this specification includes a semiconductor layer, a first type of first semiconductor element, and a second type of second semiconductor element. The first semiconductor element and the second semiconductor element are different types of semiconductor elements. The first semiconductor element is disposed in the first element region of the semiconductor layer and includes a first main electrode and a second main electrode. The second semiconductor element is disposed in the second element region of the semiconductor layer and includes a third main electrode and a fourth main electrode. The first element region and the second element region are arranged along the first direction in the adjacent portion when the semiconductor layer is viewed in plan. In the first semiconductor element, when the semiconductor layer is viewed in plan, the first main electrode and the second main electrode are arranged at an interval in the second direction at adjacent portions, and the first main electrode and the second main electrode It is comprised so that an electric current may flow between. Also in the second semiconductor element, when the semiconductor layer is viewed in plan, the third main electrode and the fourth main electrode are arranged at an interval in the second direction in the adjacent portion, and the third main electrode and the fourth main electrode are arranged. It is comprised so that an electric current may flow between. The second direction is a direction orthogonal to the first direction. Here, in the adjacent portion, the first main electrode of the first semiconductor element and the third main electrode of the second semiconductor element are in contact with each other. Further, in the adjacent portion, the second main electrode of the first semiconductor element and the fourth main electrode of the second semiconductor element are also in contact. According to this configuration, the connection wiring for connecting the first main electrode of the first semiconductor element and the third main electrode of the second semiconductor element becomes unnecessary. Similarly, the connection wiring for connecting the second main electrode of the first semiconductor element and the fourth main electrode of the second semiconductor element is also unnecessary. For this reason, in the semiconductor device disclosed in this specification, a situation in which the potential distribution in the semiconductor layer becomes non-uniform due to the connection wiring as in the conventional semiconductor device is suppressed. In the semiconductor device disclosed in this specification, a reduction in breakdown voltage is suppressed by adopting a novel layout.
本明細書で開示される半導体装置は、第1トレンチ絶縁分離部と第2トレンチ絶縁分離部をさらに備えているのが望ましい。第1トレンチ絶縁分離部は、半導体層を貫通している。第2トレンチ絶縁分離部は、第1トレンチ絶縁分離部から離れているとともに、半導体層を貫通している。第1素子領域及び第2素子領域は、第1トレンチ絶縁分離部と第2トレンチ絶縁分離部で挟まれた半導体層の素子領域に配置されている。第1半導体素子は、第1主電極が第1トレンチ絶縁分離部側に配置されており、第2主電極が第2トレンチ絶縁分離部側に配置されている。第2半導体素子は、第3主電極が第1トレンチ絶縁分離部側に配置されており、第4主電極が第2トレンチ絶縁分離部側に配置されている。この半導体装置では、トレンチ絶縁分離部によって区画された半導体層の素子領域に、第1半導体素子と第2半導体素子が設けられている。 The semiconductor device disclosed in this specification desirably further includes a first trench isolation and a second trench isolation. The first trench isolation portion penetrates the semiconductor layer. The second trench isolation part is separated from the first trench isolation part and penetrates the semiconductor layer. The first element region and the second element region are disposed in the element region of the semiconductor layer sandwiched between the first trench isolation part and the second trench isolation part. In the first semiconductor element, the first main electrode is disposed on the first trench isolation portion side, and the second main electrode is disposed on the second trench isolation portion side. In the second semiconductor element, the third main electrode is disposed on the first trench insulation isolation part side, and the fourth main electrode is disposed on the second trench insulation isolation part side. In this semiconductor device, the first semiconductor element and the second semiconductor element are provided in the element region of the semiconductor layer partitioned by the trench isolation portion.
本明細書で開示される半導体装置では、第1トレンチ絶縁分離部が、半導体層を平面視したときに一巡しているのが望ましい。また、第2トレンチ絶縁分離部が、半導体層を平面視したときに第1トレンチ絶縁分離部の周囲を一巡しているのが望ましい。これにより、第1トレンチ絶縁分離部と第2トレンチ絶縁分離部で挟まれた素子領域も、半導体層を平面視したときに一巡している。この形態の半導体装置によると、異なる種類の第1半導体素子と第2半導体素子を小さい実装面積で搭載することができる。 In the semiconductor device disclosed in this specification, it is desirable that the first trench insulation isolation portion makes a round when the semiconductor layer is viewed in plan. In addition, it is desirable that the second trench insulation isolation part makes a round around the first trench insulation isolation part when the semiconductor layer is viewed in plan. As a result, the element region sandwiched between the first trench isolation portion and the second trench isolation portion also makes a round when the semiconductor layer is viewed in plan. According to the semiconductor device of this embodiment, different types of first semiconductor elements and second semiconductor elements can be mounted with a small mounting area.
本明細書で開示される半導体装置では、第1トレンチ絶縁分離部と第2トレンチ絶縁分離部で挟まれた素子領域が、半導体層を平面視したときに、少なくとも一方向に沿って2往復するのが望ましい。この形態の半導体装置によると、半導体層に占める素子領域の面積を大きくすることができ、実装面積を小さく抑えることができる。 In the semiconductor device disclosed in this specification, the element region sandwiched between the first trench isolation portion and the second trench isolation portion reciprocates twice along at least one direction when the semiconductor layer is viewed in plan view. Is desirable. According to the semiconductor device of this embodiment, the area of the element region occupying the semiconductor layer can be increased, and the mounting area can be reduced.
本明細書で開示される半導体装置は、第3トレンチ絶縁分離部をさらに備えているのが望ましい。第3トレンチ絶縁分離部は、第1端部と第2端部を有しており、半導体層を貫通している。第1端部が第1トレンチ絶縁分離部に接しており、第2端部が第2トレンチ絶縁分離部に接している。さらに、第3トレンチ絶縁分離部は、第1素子領域と第2素子領域を隔てている。この形態の半導体装置によると、第3トレンチ絶縁分離部によって第1半導体素子と第2半導体素子を電気的に分離することができる。例えば、第1半導体素子と第2半導体素子に採用される構成によっては、第1半導体素子と第2半導体素子の間に寄生の素子構造が形成されることがある。そのような場合でも、第3トレンチ絶縁分離部が設けられていると、その寄生の素子構造を介して寄生電流が流れることが防止される。 The semiconductor device disclosed in this specification desirably further includes a third trench isolation portion. The third trench isolation portion has a first end and a second end, and penetrates the semiconductor layer. The first end is in contact with the first trench isolation and the second end is in contact with the second trench isolation. Furthermore, the third trench isolation portion separates the first element region and the second element region. According to the semiconductor device of this aspect, the first semiconductor element and the second semiconductor element can be electrically separated by the third trench isolation part. For example, depending on the configuration employed for the first semiconductor element and the second semiconductor element, a parasitic element structure may be formed between the first semiconductor element and the second semiconductor element. Even in such a case, the provision of the third trench isolation portion prevents the parasitic current from flowing through the parasitic element structure.
本明細書で開示される半導体装置では、第1半導体素子と第2半導体素子に任意の半導体素子を採用することができる。なかでも、第1半導体素子に横型のIGBTを採用し、第2半導体素子に横型の還流用ダイオードを採用することができる。これらの半導体素子を採用した半導体装置は、インバータに好適に用いることができる。 In the semiconductor device disclosed in this specification, any semiconductor element can be employed as the first semiconductor element and the second semiconductor element. In particular, a lateral IGBT can be employed as the first semiconductor element, and a lateral reflux diode can be employed as the second semiconductor element. A semiconductor device employing these semiconductor elements can be suitably used for an inverter.
本明細書で開示される技術によると、第1半導体素子と第2半導体素子が1つの半導体層に搭載される半導体装置において、接続配線を用いることなく、第1半導体素子の1つの主電極と第2半導体素子の1つの主電極を接触させることができる。これにより、接続配線を利用した場合に生じる半導体層内の電位分布の不均一化を回避することができる。 According to the technique disclosed in this specification, in a semiconductor device in which a first semiconductor element and a second semiconductor element are mounted on one semiconductor layer, one main electrode of the first semiconductor element can be formed without using connection wiring. One main electrode of the second semiconductor element can be brought into contact. As a result, it is possible to avoid non-uniform potential distribution in the semiconductor layer that occurs when the connection wiring is used.
まず、本明細書で開示される技術の特徴のいくつかを整理しておく。
(特徴1)
本明細書で開示される半導体装置には、異なる種類の半導体素子が搭載される。各半導体素子は、一対の主電極を備えており、一方が第1トレンチ絶縁分離側に配置されており、他方が第2トレンチ絶縁分離側に配置されている。一対の主電極間を流れる電流の向きはどちらでもよい。なお、異なる半導体素子が隣接する隣接部において、一方の半導体素子の一対の電極間を流れる電流の向きと他方の半導体素子の一対の電極間を流れる電流の向きは略平行であり、且つ同じ向きであるのが望ましい。異なる種類の半導体素子は、スイッチング素子とスイッチング素子の組合せでもよく、スイッチング素子と還流ダイオードの組合せでもよい。スイッチング素子は、トランジスタであるのが望ましく、例えば、IGBT、MISFET、MOSFET、HEMTであるのが望ましい。
(特徴2)
半導体素子の一方の主電極が少なくとも第1トレンチ絶縁分離部の上方に配設されており、半導体素子の他方の主電極が少なくとも第2トレンチ絶縁分離部の上方に配設されているのが望ましい。
(特徴3)
半導体素子の一方の主電極が直接的に接する第1半導体領域は、第1トレンチ絶縁分離部の側面に接しているのが望ましい。また、半導体素子の他方の主電極が直接的に接する第2半導体領域は、第2トレンチ絶縁分離部の側面に接しているのが望ましい。
(特徴4)
半導体素子の一方の主電極が直接的に接する第1半導体領域は、平面視したときに、第1トレンチ絶縁分離部に沿って設けられているのが望ましい。さらに、半導体素子の他方の主電極が直接的に接する第2半導体領域も、平面視したときに、第2トレンチ絶縁分離部に沿って設けられているのが望ましい。
(特徴5)
本明細書で開示される半導体装置は、SOI基板に搭載されるのが望ましい。異なる半導体素子は、SOI基板の半導体層に形成されるのが望ましい。
First, some of the features of the technology disclosed in this specification will be summarized.
(Feature 1)
Different types of semiconductor elements are mounted on the semiconductor device disclosed in this specification. Each semiconductor element includes a pair of main electrodes, one of which is disposed on the first trench isolation side and the other is disposed on the second trench isolation side. The direction of the current flowing between the pair of main electrodes may be either. Note that, in adjacent portions where different semiconductor elements are adjacent, the direction of the current flowing between the pair of electrodes of one semiconductor element is substantially parallel to the direction of the current flowing between the pair of electrodes of the other semiconductor element. It is desirable that The different types of semiconductor elements may be a combination of switching elements and switching elements, or a combination of switching elements and free-wheeling diodes. The switching element is preferably a transistor, for example, an IGBT, a MISFET, a MOSFET, or a HEMT.
(Feature 2)
It is desirable that one main electrode of the semiconductor element is disposed at least above the first trench isolation portion, and the other main electrode of the semiconductor element is disposed at least above the second trench isolation portion. .
(Feature 3)
The first semiconductor region that is in direct contact with one main electrode of the semiconductor element is preferably in contact with the side surface of the first trench isolation portion. In addition, it is desirable that the second semiconductor region in direct contact with the other main electrode of the semiconductor element is in contact with the side surface of the second trench isolation portion.
(Feature 4)
The first semiconductor region that is in direct contact with one main electrode of the semiconductor element is preferably provided along the first trench isolation portion when viewed in plan. Furthermore, it is desirable that the second semiconductor region in direct contact with the other main electrode of the semiconductor element is also provided along the second trench isolation portion when seen in a plan view.
(Feature 5)
The semiconductor device disclosed in this specification is preferably mounted on an SOI substrate. The different semiconductor elements are preferably formed in the semiconductor layer of the SOI substrate.
図1に、インバータモジュールに組み込まれているインバータ回路100の回路構成の概略を示す。インバータ回路100は、高圧直流電源300とモータ400の間に設けられており、高圧直流電源300から供給される直流電力を交流電力に変換し、その交流電力をモータ400に供給する。なお、高圧直流電源300から供給される直流電力は、一般的にコンバータによって昇圧されることが多く、そのコンバータもインバータモジュール内に組み込まれていることが多い。高圧直流電源300とインバータ回路100の間には、コンデンサ200が設けられており、直流電力を平滑化している。
FIG. 1 shows an outline of a circuit configuration of an
図1に示されるように、インバータ回路100は、6つの半導体装置111〜116を備えている。後述するように、6つの半導体装置111〜116は、1つのSOI基板に搭載されており、1チップで構成されている。なお、6つの半導体装置111〜116は、それぞれが別個のSOI基板に搭載されてもよい。各半導体装置111〜116は、トランジスタTr1〜Tr6と、そのトランジスタTr1〜Tr6に並列に接続されている還流用のダイオードD1〜D6を備えている。トランジスタTr1〜Tr6には、横型のIGBT(Lateral Insulated Gate Bipolar Transistor:以下、LIGBTという)が採用されている。還流用のダイオードD1〜D6には、還流用のダイオード(Free Wheeling Diode:以下、FWDという)が採用されている。各トランジスタTr1〜Tr6のゲートには、図示しないインバータ駆動回路からゲート制御信号が印加されている。
As shown in FIG. 1, the
図1に示されるように、インバータ回路100は、高圧直流電源300の高圧配線100Hと低圧配線100Lの間に並列に接続されているU相アーム、V相アーム及びW相アームを備えている。U相アームは、中間ノードNm1を介して直列に接続された半導体装置111,112で構成されている。V相アームは、中間ノードNm2を介して直列に接続された半導体装置113,114で構成されている。W相アームは、中間ノードNm3を介して直列に接続された半導体装置115,116で構成されている。
As shown in FIG. 1, the
各中間ノードNm1〜Nm3は、各相出力線Uout、Vout、Woutに接続されている。各相出力線Uout、Vout、Woutは、3相のモータ400の各相コイルの一端に接続されている。各相コイルの他端は、中性点に共通接続される。なお、この例のモータ400は3相であるが、本明細書で開示される技術は、相数を限定することなく様々な交流電動機に適用可能である。
The intermediate nodes Nm1 to Nm3 are connected to the phase output lines Uout, Vout, Wout. Each phase output line Uout, Vout, Wout is connected to one end of each phase coil of the three-
上記したように、6つの半導体装置111〜116はいずれも、LIGBTとFWDで構成されており、共通した形態を備えている。以下、図2〜5を参照して、インバータ回路100を構成する6つの半導体装置111〜116のうちの1つを具体的に説明する。図2は、半導体装置のレイアウトを示す平面図である。図3は、半導体装置に配設される各電極のレイアウトを図2に重ねた平面図である。図4は、図2のIV−IV線に対応した断面図であり、隣接部におけるLIGBTの断面図を示す。図5は、図2のV−V線に対応した断面図であり、隣接部におけるFWDの断面図を示す。
As described above, all of the six
図2に示されるように、SOI基板20の半導体層26には、半導体層26を貫通する第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14が設けられている。第1トレンチ絶縁分離部12は、SOI基板20を平面視したときに一巡している。第2トレンチ絶縁分離部14は、第1トレンチ絶縁分離部12から離れて設けられており、SOI基板20を平面視したときに第1トレンチ絶縁分離部12の周囲を一巡している。第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14は、角部を除いて平行に伸びており、その間隔は一定である。
As shown in FIG. 2, the
第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14で挟まれた素子領域16,18は、周辺の半導体層26から分離されている。第1素子領域16と第2素子領域18は、SOI基板20を平面視したときに、隣接部11において隣接している。具体的には、第1素子領域16と第2素子領域18は、隣接部11において、第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14を結ぶ方向(x軸方向)に直交する方向(y軸方向)に沿って対向するように並んでいる。第1素子領域16にLIGBTが設けられており、第2素子領域18にFWDが設けられている。なお、この例は一例であり、第1素子領域16と第2素子領域18のレイアウトは、必要に応じて様々で態様をとることができる。例えば、第1素子領域16と第2素子領域18は、x軸方向に沿って対向するように並んでいてもよく、その他の方向に沿って対向するように並んでいてもよい。また、複数の第1素子領域16と複数の第2素子領域18が設けられていてもよい。
The
次に、図4に、隣接部11近傍におけるLIGBTの断面図を示す。図4に示されるように、SOI基板20は、半導体支持層22と埋込み絶縁層24と半導体層26を備えている。半導体支持層22は、n型又はp型の不純物が高濃度に導入された単結晶のシリコンで形成されている。埋込み絶縁層24は、酸化シリコンで形成されている。半導体層26は、n型の不純物が低濃度に導入された単結晶のシリコンで形成されている。
Next, FIG. 4 shows a cross-sectional view of the LIGBT in the vicinity of the
図4に示されるように、LIGBTは、第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14で挟まれた第1素子領域16に形成されている。第1トレンチ絶縁分離部12は、半導体層26を貫通して埋込み絶縁層24まで達しており、酸化シリコンの酸化膜12aとその酸化膜12aで被覆されたポリシリコンの芯部12bとを備えている。第2トレンチ絶縁分離部14も同様に、半導体層26を貫通して埋込み絶縁層24まで達しており、酸化シリコンの酸化膜14aとその酸化膜14aで被覆されたポリシリコンの芯部14bとを備えている。
As shown in FIG. 4, the LIGBT is formed in the
図4に示されるように、LIGBTは、p+型のボディコンタクト領域31と、n+型のエミッタ領域32と、p型のボディ領域33と、n−型のドリフト領域34と、n+型の埋込み領域35と、n型のバッファ領域36と、p+型のコレクタ領域37を備えている。
As shown in FIG. 4, the LIGBT includes a p + type
ボディコンタクト領域31、エミッタ領域32及びボディ領域33は、半導体層26の表層部のうちの第2トレンチ絶縁分離部14側に設けられている。特に、ボディコンタクト領域31及びボディ領域33は、第2トレンチ絶縁分離部14の側面に接している。エミッタ領域32は、ボディ領域33によってドリフト領域34から隔てられている。ドリフト領域34は、ボディ領域33とバッファ領域36の間に設けられており、LIGBTがオフしたときに電位差を保持する領域である。埋込み領域35は、半導体層26の裏層部に設けられており、第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14の間に亘って設けられている。バッファ領域36及びコレクタ領域37は、半導体層26の表層部のうちの第1トレンチ絶縁分離部12側に設けられている。特に、バッファ領域36及びコレクタ領域37は、第1トレンチ絶縁分離部12の側面に接している。コレクタ領域37は、バッファ領域36によってドリフト領域34から隔てられている。なお、これらの断面構造は、第1素子領域16の全体に亘って共通している。したがって、ボディコンタクト領域31、エミッタ領域32及びボディ領域33は、SOI基板20を平面視したときに、第2トレンチ絶縁分離部14の側面に沿って第1素子領域16の全体に亘って設けられている。同様に、バッファ領域36とコレクタ領域37は、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12の側面に沿って第1素子領域16の全体に亘って設けられている。
The
図4に示されるように、LIGBTはさらに、層間絶縁膜41と、コレクタ電極42と、LOCOS(Local Oxidation of Silicon)酸化膜43と、ゲート電極44と、プレーナゲート部47と、エミッタ電極48を備えている。
As shown in FIG. 4, the LIGBT further includes an
層間絶縁膜41は、SOI基板20の表面を被覆しており、酸化シリコンで形成されている。コレクタ電極42は、第1トレンチ絶縁分離部12側の層間絶縁膜41の表面に配設されている。特に、コレクタ電極42は、第1トレンチ絶縁分離部12の上方にも配設されている。コレクタ電極42は、SOI基板20を平面視したときに、少なくとも第1トレンチ絶縁分離部12に沿って第1トレンチ絶縁分離部12の上方に配設されている。さらに、コレクタ電極42は、一部が層間絶縁膜41を貫通して伸びているとともにコレクタ領域37に接触部42aを介して接している。接触部42aは、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12に沿って第1素子領域16の全体に亘って設けられている。また、コレクタ電極42は、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12から第2トレンチ絶縁分離部14の向き(図4の場合、左向き)において、バッファ領域36を超えて配設されていないのが望ましい。
The
LOCOS酸化膜43は、ドリフト領域34の表面に設けられており、酸化シリコンで形成されている。ゲート電極44は、コレクタ電極42とエミッタ電極48の間の層間絶縁膜41の表面に配設されている。ゲート電極44は、一部が層間絶縁膜41を貫通して伸びているとともにプレーナゲート部47に接している。プレーナゲート部47は、プレーナ電極45とゲート絶縁膜46を有しており、エミッタ領域32とドリフト領域34を隔てているボディ領域33の表面に対向している。プレーナ電極45は、ゲート絶縁膜46の表面とLOCOS酸化膜43の表面の一部を被覆しており、不純物が高濃度に導入されたポリシリコンで形成されている。ゲート絶縁膜46は、酸化シリコンで形成されている。
The
エミッタ電極48は、第2トレンチ絶縁分離部14側の層間絶縁膜41の表面に配設されている。特に、エミッタ電極48は、第2トレンチ絶縁分離部14の上方にも配設されている。エミッタ電極48は、SOI基板20を平面視したときに、少なくとも第2トレンチ絶縁分離部14に沿って第2トレンチ絶縁分離部14の上方に配設されている。さらに、エミッタ電極48は、一部が層間絶縁膜41を貫通して伸びているとともにボディコンタクト領域31及びエミッタ領域32に接触部48aを介して接している。接触部48aは、SOI基板20を平面視したときに、第2トレンチ絶縁分離部14に沿って第1素子領域16の全体に亘って設けられている。上述したように、隣接部11において、コレクタ電極42とエミッタ電極48はx軸方向に間隔を置いて配置されており、ゲート電極44はその間隔内に配置されている。
The
図5に示されるように、FWDでは、いくつかの構成がLIGBTの構成と共通している。以下では、LIGBTと相違する構成のみを説明し、共通する構成には共通の符号を付し、その説明を省略する。FWDは、p+型のアノードコンタクト領域131と、p型のアノード領域133と、n型のカソード領域136と、n+型のカソードコンタクト領域137と、カソード電極142と、アノード電極148を備えている点でLIGBTから相違する。
As shown in FIG. 5, in the FWD, some configurations are common to the LIGBT configurations. In the following, only the configuration different from the LIGBT will be described, common configurations will be denoted by common reference numerals, and description thereof will be omitted. The FWD includes a p + type
アノードコンタクト領域131及びアノード領域133は、半導体層26の表層部のうちの第2トレンチ絶縁分離部14側に設けられている。特に、アノードコンタクト領域131及びアノード領域133は、第2トレンチ絶縁分離部14の側面に接している。また、アノード領域133は、LIGBTのボディ領域33と同一の製造工程で作製されており、ボディ領域33と同一のドーパント、濃度及び拡散深さを有している。カソード領域136及びカソードコンタクト領域137は、半導体層26の表層部のうちの第1トレンチ絶縁分離部12側に設けられている。特に、カソード領域136及びカソードコンタクト領域137は、第1トレンチ絶縁分離部12の側面に接している。また、カソード領域136は、LIGBTのバッファ領域36と同一の製造工程で作製されており、バッファ領域36と同一のドーパント、濃度及び拡散深さを有している。なお、これらの断面構造は、第2素子領域18の全体に亘って共通している。したがって、アノードコンタクト領域131及びアノード領域133は、SOI基板20を平面視したときに、第2トレンチ絶縁分離部14の側面に沿って第2素子領域18の全体に亘って設けられている。同様に、カソード領域136及びカソードコンタクト領域137は、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12の側面に沿って第2素子領域18の全体に亘って設けられている。
The
また、LIGBTのボディ領域33とFWDのアノード領域133は、図2に示される隣接部11において接触している。このため、これらのp型領域33,133は、SOI基板20を平面視したときに、第2トレンチ絶縁分離部14の側面に沿って素子領域16,18内を一巡している。さらに、LIGBTのバッファ領域36とFWDのカソード領域136も、図2に示される隣接部11において接触している。このため、これらのn型領域36,136も、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12の側面に沿って素子領域16,18内を一巡している。
Further, the
カソード電極142は、第1トレンチ絶縁分離部12側の層間絶縁膜41の表面に配設されている。特に、カソード電極142は、第1トレンチ絶縁分離部12の上方にも配設されている。カソード電極142は、SOI基板20を平面視したときに、少なくとも第1トレンチ絶縁分離部12に沿って第1トレンチ絶縁分離部12の上方に配設されている。さらに、カソード電極142は、一部が層間絶縁膜41を貫通して伸びているとともにカソードコンタクト領域137に接触部137aを介して接している。接触部137aは、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12に沿って第2素子領域18の全体に亘って設けられている。また、カソード電極142は、平面視したときに、第1トレンチ絶縁分離部12から第2トレンチ絶縁分離部14の向き(図5の場合、左向き)において、カソード領域136を超えて配設されていないのが望ましい。
The
アノード電極148は、第2トレンチ絶縁分離部14側の層間絶縁膜41の表面に配設されている。特に、アノード電極148は、第2トレンチ絶縁分離部14の上方にも配設されている。アノード電極148は、SOI基板20を平面視したときに、少なくとも第2トレンチ絶縁分離部14に沿って第2トレンチ絶縁分離部14の上方に配設されている。さらに、アノード電極148は、一部が層間絶縁膜41を貫通して伸びているとともにアノードコンタクト領域131に接触部148aを介して接している。接触部148aは、SOI基板20を平面視したときに、第2トレンチ絶縁分離部14に沿って第2素子領域18の全体に亘って設けられている。また、アノード電極148は、一部が層間絶縁膜41を貫通して伸びているとともにプレーナ電極45にも接しているのが望ましい。さらに、アノード電極148は、平面視したときに、第2トレンチ絶縁分離部14から第1トレンチ絶縁分離部12の向き(図5の場合、右向き)において、プレーナ電極45を越えて配設されていないのが望ましい。上述したように、隣接部11において、カソード電極142とアノード電極148はx軸方向に間隔を置いて配置されている。
The
また、LIGBTのエミッタ電極48の接触部48aとFWDのアノード電極148の接触部148aは、図2に示される隣接部11において隣接している。このため、これらの接触部48a,148aは、SOI基板20を平面視したときに、第2トレンチ絶縁分離部14に沿って一巡している。さらに、LIGBTのコレクタ電極42の接触部42aとFWDのカソード電極142の接触部142aも、図2に示される隣接部11において隣接している。このため、これらの接触部42a,142aは、SOI基板20を平面視したときに、第1トレンチ絶縁分離部12に沿って一巡している。
Further, the
LIGBTのコレクタ電極42、ゲート電極44、エミッタ電極48、及びFWDのカソード電極142、アノード電極148は、蒸着技術を利用して、同一の製造工程で作製されている。これら電極の材料には、アルミニウムが用いられている。図3に示されるように、LIGBTのコレクタ電極42とFWDのカソード電極142は、平面視したときに、第1トレンチ絶縁分離部12の内側の範囲に設けられている。すなわち、LIGBTのコレクタ電極42とFWDのカソード電極142は、1つの共通電極である。この1つの共通電極上にコレクタ・カソード用ボンディングパッド19が設けられている。また、LIGBTのエミッタ電極48とFWDのアノード電極148は、第2トレンチ絶縁分離部14の外側の範囲に設けられている。すなわち、LIGBTのエミッタ電極48とFWDのアノード電極148も、1つの共通電極である。この1つの共通電極上にエミッタ・アノード用ボンディングパッド15が設けられている。
The
本実施例の半導体装置では、LIGBTのコレクタ電極42とFWDのカソード電極142は1つの共通電極として構成されている。このため、コレクタ電極42とカソード電極142を接続する接続配線が不要である。さらに、LIGBTのエミッタ電極48とFWDのアノード電極148も1つの共通電極として構成されている。このため、エミッタ電極48とアノード電極148を接続する接続配線も不要である。これにより、これら接続配線がLIGBT及びFWDのドリフト領域34の上方を伸びることがない。したがって、本実施例の半導体装置では、図10及び図11で示される従来構造のように、ドリフト領域の電位分布が不均一化するという事態が発生しない。
In the semiconductor device of this embodiment, the
また、図3に示されるように、本実施例の半導体装置では、LIGBTのコレクタ電極42及びFWDのカソード電極142の共通電極が内側に配置されており、LIGBTのエミッタ電極48及びFWDのアノード電極148の共通電極がそれを取囲むように周囲に配置されている。図1に示されるように、LIGBTのコレクタ電極42及びFWDのカソード電極142は高圧直流電源300の高圧側に接続されており、LIGBTのエミッタ電極48及びFWDのアノード電極148が高圧直流電源300の低圧側に接続されている。すなわち、本実施例の半導体装置では、高圧側の共通電極を取囲むように低圧側の共通電極が設けられている。上述したように、本実施例のインバータ回路は、1つのSOI基板20に図1に示す半導体装置111〜116が搭載されている。したがって、低圧側の共通電極を周囲に配置することで、複数の半導体装置間の電圧差を小さく抑えることができる。
Further, as shown in FIG. 3, in the semiconductor device of this embodiment, the common electrode of the
さらに、図6に、第1素子領域16と第2素子領域18が隣接する隣接部11の拡大平面図を示す。図6に示されるように、LIGBTとFWDを隣接して設けられていると、LIGBTのエミッタ領域32、ボディ領域33、ドリフト領域34、及びFWDのカソード領域136で構成される寄生MOSが存在する。しかしながら、本実施例の半導体装置では、LIGBTとFWDの全体の面積に比べて、LIGBTとFWDの接する隣接部11の面積が小さい。このため、LIGBTがオンしたときに、図6の破線矢印で示されるような寄生MOSが動作する現象が特に問題となることがない。この結果、本実施例の半導体装置では、LIGBTがオンしたときに、IGBT動作が支配的となり、低いオン電圧が得られる。
FIG. 6 is an enlarged plan view of the
なお、図7及び図8に示されるように、本実施例の半導体装置はさらに、第3トレンチ絶縁分離部13を備えているのが望ましい。第3トレンチ絶縁分離部13は、第1端部13Aが第1トレンチ絶縁分離部12に接しており、第2端部13Bが第2トレンチ絶縁分離部14に接している。第1素子領域16と第2素子領域18は、第3トレンチ絶縁分離部13によって分離されている。第3トレンチ絶縁分離部13が設けられていると、LIGBTからFWDに電子が流入することが防止される。この結果、LIGBTがオンしたときに、寄生MOSが動作する現象を完全に防止することができる。
As shown in FIGS. 7 and 8, the semiconductor device of this embodiment preferably further includes a third
図9は、第2実施例の半導体装置のレイアウトを示す平面図である。第1実施例の半導体装置と共通する構成要素には共通の符号を付し、その説明を省略する。第2実施例の半導体装置では、第1トレンチ絶縁分離部12と第2トレンチ絶縁分離部14で挟まれた素子領域16,18の一部が、SOI基板20を平面視したときに、y軸方向に沿って往復していることを特徴としている。この例では、素子領域16,18の一部が、y軸方向に沿って4往復している。換言すると、第1トレンチ絶縁分離部12で囲まれた半導体層26の一部52が、SOI基板20を平面視したときに、櫛歯状の形態を有している、ということもできる。このような形態を採用することにより、半導体層26に占める素子領域16,18の面積を大きくすることができ、実装面積を小さく抑えることができる。
FIG. 9 is a plan view showing the layout of the semiconductor device of the second embodiment. Constituent elements common to the semiconductor device of the first embodiment are denoted by common reference numerals and description thereof is omitted. In the semiconductor device of the second embodiment, when part of the
また、図9に示されるように、本実施例の半導体装置では、FWDが内側に配置されており、LIGBTがそれを取囲むように配置されている。一般的に、LIGBTは、スイッチング損失が大きいことから、動作中の発熱量がFWDよりも大きい。したがって、発熱量の小さいFWDを中央部に配置し、発熱量の多いLIGBTを周囲に配置すると、半導体装置の全体の温度分布が均一化され、中央部が局所的に高温になる事態を抑制することができる。これにより、高温による半導体装置の誤作動及び破損が抑制される。 Further, as shown in FIG. 9, in the semiconductor device of this embodiment, the FWD is arranged on the inner side and the LIGBT is arranged so as to surround it. Generally, since LIGBT has a large switching loss, the amount of heat generated during operation is larger than that of FWD. Therefore, when the FWD having a small heat generation amount is arranged in the central portion and the LIGBT having a large heat generation amount is arranged around, the entire temperature distribution of the semiconductor device is made uniform, and the situation where the central portion becomes locally high is suppressed. be able to. Thereby, malfunction and damage of the semiconductor device due to high temperature are suppressed.
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
上記の実施例では、SOI基板の半導体材料にシリコンが用いられている。この例に代えて、他の半導体材料を用いてもよい。例えば、窒化ガリウム、炭化珪素、ガリウム砒素等の化合物半導体を用いてもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
In the above embodiment, silicon is used as the semiconductor material of the SOI substrate. Instead of this example, other semiconductor materials may be used. For example, a compound semiconductor such as gallium nitride, silicon carbide, or gallium arsenide may be used.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
11:隣接部
12:第1トレンチ絶縁分離部
13:第3トレンチ絶縁分離部
14:第2トレンチ絶縁分離部
16:第1素子領域
18:第2素子領域
20:SOI基板
22:半導体支持層
24:埋込み絶縁層
26:半導体層
42:コレクタ電極
142:カソード電極
48:エミッタ電極
148:アノード電極
11: Adjacent portion 12: First trench isolation portion 13: Third trench isolation portion 14: Second trench isolation portion 16: First element region 18: Second element region 20: SOI substrate 22: Semiconductor support layer 24 : Buried insulating layer 26: semiconductor layer 42: collector electrode 142: cathode electrode 48: emitter electrode 148: anode electrode
Claims (6)
前記半導体層の第1素子領域に配置されており、第1主電極と第2主電極を有する第1種類の第1半導体素子と、
前記半導体層の第2素子領域に配置されており、第3主電極と第4主電極を有する第2種類の第2半導体素子と、を備えており、
前記第1素子領域と前記第2素子領域は、前記半導体層を平面視したときに、隣接部において第1方向に沿って並んでおり、
前記第1半導体素子は、前記半導体層を平面視したときに、前記隣接部において前記第1主電極と前記第2主電極が前記第1方向に対して直交する第2方向に間隔を置いて配置されており、その第1主電極と第2主電極の間を電流が流れるように構成されており、
前記第2半導体素子は、前記半導体層を平面視したときに、前記隣接部において前記第3主電極と前記第4主電極が前記第2方向に間隔を置いて配置されており、その第3主電極と第4主電極の間を電流が流れるように構成されており、
前記第1半導体素子の第1主電極と前記第2半導体素子の第3主電極が接しており、
前記第1半導体素子の第2主電極と前記第2半導体素子の第4主電極が接している半導体装置。 A semiconductor layer;
A first type of first semiconductor element disposed in a first element region of the semiconductor layer and having a first main electrode and a second main electrode;
A second type of second semiconductor element that is disposed in the second element region of the semiconductor layer and has a third main electrode and a fourth main electrode;
The first element region and the second element region are arranged along the first direction in adjacent portions when the semiconductor layer is viewed in plan view,
In the first semiconductor element, when the semiconductor layer is viewed in plan, the first main electrode and the second main electrode are spaced apart in a second direction orthogonal to the first direction in the adjacent portion. Arranged so that a current flows between the first main electrode and the second main electrode,
In the second semiconductor element, when the semiconductor layer is viewed in plan, the third main electrode and the fourth main electrode are arranged at an interval in the second direction in the adjacent portion. It is configured such that current flows between the main electrode and the fourth main electrode,
The first main electrode of the first semiconductor element is in contact with the third main electrode of the second semiconductor element;
A semiconductor device in which a second main electrode of the first semiconductor element is in contact with a fourth main electrode of the second semiconductor element.
その第1トレンチ絶縁分離部から離れているとともに、前記半導体層を貫通する第2トレンチ絶縁分離部と、をさらに備えており、
前記第1素子領域及び第2素子領域は、前記第1トレンチ絶縁分離部と前記第2トレンチ絶縁分離部で挟まれた素子領域に配置されており、
前記第1半導体素子は、前記第1主電極が前記第1トレンチ絶縁分離部側に配置されており、前記第2主電極が前記第2トレンチ絶縁分離部側に配置されており、
前記第2半導体素子は、前記第3主電極が前記第1トレンチ絶縁分離部側に配置されており、前記第4主電極が前記第2トレンチ絶縁分離部側に配置されている請求項1に記載の半導体装置。 A first trench isolation portion penetrating the semiconductor layer;
A second trench isolation portion that is separated from the first trench isolation portion and penetrates the semiconductor layer, and
The first element region and the second element region are disposed in an element region sandwiched between the first trench isolation portion and the second trench isolation portion,
In the first semiconductor element, the first main electrode is disposed on the first trench isolation portion, the second main electrode is disposed on the second trench isolation portion,
The said 2nd semiconductor element WHEREIN: The said 3rd main electrode is arrange | positioned at the said 1st trench insulation isolation | separation part side, The said 4th main electrode is arrange | positioned at the said 2nd trench insulation isolation | separation part side. The semiconductor device described.
前記第2トレンチ絶縁分離部は、前記半導体層を平面視したときに前記第1トレンチ絶縁分離部の周囲を一巡している請求項2に記載の半導体装置。 The first trench insulation isolation part is circled when the semiconductor layer is viewed in plan,
3. The semiconductor device according to claim 2, wherein the second trench isolation part makes a round around the first trench isolation part when the semiconductor layer is viewed in plan.
その第3トレンチ絶縁分離部は、前記第1端部が前記第1トレンチ絶縁分離部に接しており、前記第2端部が前記第2トレンチ絶縁分離部に接しており、前記第1素子領域と前記第2素子領域を隔てている請求項2〜4のいずれか一項に記載の半導体装置。 A third trench insulation isolation portion having a first end portion and a second end portion and penetrating the semiconductor layer;
The third trench isolation portion has the first end portion in contact with the first trench isolation portion, the second end portion in contact with the second trench isolation portion, and the first element region. The semiconductor device as described in any one of Claims 2-4 which has separated the said 2nd element area | region.
前記第2半導体素子が横型の還流用ダイオードである請求項1〜5のいずれか一項に記載の半導体装置。 The first semiconductor element is a lateral IGBT;
The semiconductor device according to claim 1, wherein the second semiconductor element is a horizontal reflux diode.
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