JP2011055557A - Head separated camera apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To eliminate a phase difference between a video signal and a clock signal and to decrease the number of cores of a cable. <P>SOLUTION: A head separated camera apparatus includes an imaging means, a control means for controlling the imaging means, and a connection means for connecting the imaging means and the control means. The imaging means comprises: a sensor for capturing a digital video image; a superimposing means for superimposing a video signal, a synchronizing signal and a clock signal for restoring the video image captured by the sensor as serial data; and a transmitting means for transmitting the serial data to the control means. The control means comprises: a receiving means for receiving the serial data; a separating means for separating the serial data received by the receiving means into the video signal, the synchronizing signal and the clock signal; a video processing means for performing video processing using the video signal, the synchronizing signal and the clock signal separated by the separating means; and a timing signal generating means for outputting a synchronizing signal for driving and a clock signal for driving to the sensor. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

この発明は、撮像部とそれを制御する制御部とが分離されたヘッド分離型カメラ装置に関する。   The present invention relates to a head-separated camera device in which an imaging unit and a control unit that controls the imaging unit are separated.

周知のように、ヘッド分離型カメラ装置は、例えばＣＭＯＳ（Complementary Metal-Oxide Semiconductor）センサ等の固体撮像素子を内蔵した撮像部と、この撮像部の固体撮像素子に対して駆動用制御信号を与えるとともに、固体撮像素子の出力に信号処理を施して映像信号を得る制御部とがそれぞれ別体に構成されている。撮像部と制御部とは、複数の信号ラインを束ねたケーブルを介して接続されている。   As is well known, the head-separated camera device provides an imaging unit including a solid-state imaging device such as a CMOS (Complementary Metal-Oxide Semiconductor) sensor and a drive control signal to the solid-state imaging device of the imaging unit. In addition, a control unit that performs signal processing on the output of the solid-state imaging device to obtain a video signal is configured separately. The imaging unit and the control unit are connected via a cable in which a plurality of signal lines are bundled.

一般的に、ヘッド分離型カメラ装置は、人間が入ることのできない狭小領域の点検等を行なうことを目的として開発されている。そのため、撮像部は、構成部材を可能な限り減らし、小型化することが望まれている。さらに、撮像部と制御部とを接続するケーブルは、長いものを用いることが望まれている。   In general, the head-separated camera device has been developed for the purpose of inspecting a narrow area where a human cannot enter. Therefore, it is desired that the imaging unit be reduced in size by reducing the number of constituent members as much as possible. Furthermore, it is desired to use a long cable for connecting the imaging unit and the control unit.

特許文献１には、制御ユニット部がカメラヘッド部に制御信号を送出した時点から、カメラヘッド部を経由して制御ユニット部に戻ってくるまでの遅延量を検出するパルス遅延検出部と、カメラヘッド部に設けられたタイミングジェネレータが発生させるクロック信号とＣＣＤによる撮像データ信号との位相差を検出する位相遅延検出部とを有する撮像装置であって、制御ユニット部で遅延のない撮像データを受信する技術が開示されている。   Patent Document 1 discloses a pulse delay detection unit that detects a delay amount from when the control unit unit sends a control signal to the camera head unit until it returns to the control unit unit via the camera head unit, and a camera. An imaging apparatus having a phase delay detection unit for detecting a phase difference between a clock signal generated by a timing generator provided in a head unit and an imaging data signal by a CCD, and receiving imaging data without delay by a control unit unit Techniques to do this are disclosed.

特開２００５−３１１５３５号公報JP 2005-31535 A

特許文献１のようにアナログセンサを用いる場合、駆動信号を与えることで映像出力は得られる。しかしながら、デジタルセンサを用いる場合、駆動信号を与えることに加え、制御が必要になる。多くのデジタル出力のセンサは、ＳｏＣ（System On Chip）であり、センサチップそのものが多機能化しており、駆動信号以外に各機能制御（設定）が必要になる。さらに、撮像部と制御部とが分離した場合、撮像部からの出力がデジタルの場合はアナログの場合と比べて線数が増えるため、ケーブルの芯数が多極化する。   When an analog sensor is used as in Patent Document 1, a video output can be obtained by supplying a drive signal. However, when a digital sensor is used, control is required in addition to providing a drive signal. Many digital output sensors are SoC (System On Chip), the sensor chip itself is multifunctional, and each function control (setting) is required in addition to the drive signal. Furthermore, when the imaging unit and the control unit are separated, the number of wires increases when the output from the imaging unit is digital compared to the case of analog, so the number of cores of the cable becomes multipolar.

そこで、この発明は、制御部が撮像部から送信される映像信号とクロック信号とに位相差をなくすと共にケーブルの芯数を減らすことを可能とするヘッド分離型カメラ装置を提供することを目的とする。   Accordingly, an object of the present invention is to provide a head-separated camera device in which the control unit can eliminate the phase difference between the video signal and the clock signal transmitted from the imaging unit and reduce the number of cores of the cable. To do.

この発明に係るヘッド分離型カメラ装置は、撮像手段と、前記撮像手段を制御する制御手段と、前記撮像手段と前記制御手段とを接続する接続手段とを有し、前記撮像手段は、デジタル映像を撮影するセンサと、前記センサで撮影した前記映像を復元するためのビデオ信号、同期信号、クロック信号をシリアルデータとして重畳する重畳手段と、前記シリアルデータを前記制御手段へ送信する送信手段と、を有し、前記制御手段は、前記シリアルデータを受信する受信手段と、前記受信手段で受信した前記シリアルデータを前記ビデオ信号、前記同期信号、前記クロック信号に分離する分離手段と、前記分離手段で分離した前記ビデオ信号、前記同期信号、前記クロック信号を用いて映像処理する映像処理手段と、前記センサに駆動用の同期信号と駆動用のクロック信号とを出力するタイミング信号発生手段とを有する。   The head-separated camera device according to the present invention includes an imaging unit, a control unit that controls the imaging unit, and a connection unit that connects the imaging unit and the control unit. A superimposing unit that superimposes a video signal, a synchronization signal, and a clock signal for restoring the video captured by the sensor as serial data, a transmitting unit that transmits the serial data to the control unit, The control means includes a receiving means for receiving the serial data, a separating means for separating the serial data received by the receiving means into the video signal, the synchronization signal, and the clock signal, and the separating means Video processing means for performing video processing using the video signal, the synchronization signal, and the clock signal separated in step S, and synchronization for driving the sensor And a timing signal generating means for outputting a No. clock signal for driving.

上記した発明によれば、制御部が撮像部から送信される映像信号とクロック信号とに位相差をなくすと共にケーブルの芯数を減らすことができる。   According to the above-described invention, the control unit can eliminate the phase difference between the video signal and the clock signal transmitted from the imaging unit, and can reduce the number of cores of the cable.

第１の実施形態に係るヘッド分離型カメラの信号処理系を説明するために示すブロック構成図。The block block diagram shown in order to demonstrate the signal processing system of the head separation type camera concerning a 1st embodiment. 第１の実施形態に係るヘッド分離型カメラの変形例の信号処理系を説明するために示すブロック構成図。The block block diagram shown in order to demonstrate the signal processing system of the modification of the head separation type camera which concerns on 1st Embodiment. 第１の実施形態に係るセンサ部の構成をさらに詳細に説明するブロック図。The block diagram explaining the structure of the sensor part which concerns on 1st Embodiment further in detail. 第１の実施形態に係るＶＩＤＥＯ、ＨＤとＶＤ、ＣＬＫ２のタイミングを概略的に示す波形図。FIG. 6 is a waveform diagram schematically showing the timing of VIDEO, HD, VD, and CLK2 according to the first embodiment. 第１の実施形態に撮像部を構成するデバイスの制御の一例を示すブロック図。The block diagram which shows an example of control of the device which comprises an imaging part in 1st Embodiment. 第１の実施形態に係る撮像部から制御部に伝送するシリアルデータの送信方法を概略的に説明するための図。The figure for demonstrating schematically the transmission method of the serial data transmitted to the control part from the imaging part which concerns on 1st Embodiment. 第２の実施形態に係るヘッド分離型カメラの信号処理系を説明するために示すブロック構成図。The block block diagram shown in order to demonstrate the signal processing system of the head separation type camera concerning a 2nd embodiment. 第２の実施形態に係るヘッド分離型カメラの信号処理系の変形例のを説明するために示すブロック構成図。The block block diagram shown in order to demonstrate the modification of the signal processing system of the head separation type camera which concerns on 2nd Embodiment. 第２の実施形態に係るセンサ部の構成をさらに詳細に説明するブロック図。The block diagram explaining the structure of the sensor part which concerns on 2nd Embodiment further in detail. 第２の実施形態に係るＶＩＤＥＯ、ＨＤとＶＤ、ＣＬＫ２のタイミングを概略的に示す波形図。FIG. 9 is a waveform diagram schematically showing the timing of VIDEO, HD, VD, and CLK2 according to the second embodiment.

以下、実施の形態について図面を参照して詳細に説明する。図１は、第１の実施形態に係るヘッド分離型カメラの信号処理系を示している。すなわち、このヘッド分離型カメラは、撮像部１０とそれを制御する制御部２０とをカメラケーブル３０で接続する構成である。   Hereinafter, embodiments will be described in detail with reference to the drawings. FIG. 1 shows a signal processing system of a head-separated camera according to the first embodiment. That is, the head-separated camera is configured such that the imaging unit 10 and the control unit 20 that controls the imaging unit 10 are connected by the camera cable 30.

撮像部１０は、センサ部１０１、パラレル／シリアル変換部１０２、ＬＶＤＳ（Low Voltage Differential Signaling）受信部１０３を備える。制御部２０は、ＭＰＵ（Micro Processing Unit）２０１、第１のクロック発振器２０２、第２のクロック発振器２０３、切替部２０４、ＴＧ（Timing Generator、タイミング信号発生器）２０５、ＬＶＤＳ送信部２０６、イコライザ２０７、シリアル／パラレル変換部２０８、映像信号処理部２０９、映像出力部２１０、切替部２１１を備える。ＭＰＵ２０１は、外部から供給されたユーザによる操作情報を受け、それが反映されるように撮像部１０および制御部２０を構成する各部を制御する。図１の破線は、ＭＰＵ２０１によるコントロール信号線（ＣＴＲＬ信号線）を示している。   The imaging unit 10 includes a sensor unit 101, a parallel / serial conversion unit 102, and an LVDS (Low Voltage Differential Signaling) receiving unit 103. The control unit 20 includes an MPU (Micro Processing Unit) 201, a first clock oscillator 202, a second clock oscillator 203, a switching unit 204, a TG (Timing Generator, timing signal generator) 205, an LVDS transmission unit 206, and an equalizer 207. A serial / parallel conversion unit 208, a video signal processing unit 209, a video output unit 210, and a switching unit 211. The MPU 201 receives operation information from the user supplied from the outside, and controls each part of the imaging unit 10 and the control unit 20 so that the information is reflected. A broken line in FIG. 1 indicates a control signal line (CTRL signal line) by the MPU 201.

各部の動作は、信号の流れに沿って説明する。はじめに、第１のクロック発振器２０２は、所定のパルス特性のクロック信号を発振する。第２のクロック発振器２０３は、第１のクロック発振器２０２のパルス特性と異なるクロック信号を発振する。切替部２０４は、ＭＰＵ２０１の制御に応じて、第１のクロック発振器２０２または第２のクロック発振器２０３で発振したクロック信号のいずれかに切り替えてＴＧ２０５に第１のクロック信号（ＣＬＫ１）として供給する。制御部２０には、第１のクロック発振器２０２または第２のクロック発振器２０３のうち最低一つ設けられていればよい。制御部２０には、映像出力の種類に応じて、クロック発振器の数を増やせばよい。   The operation of each part will be described along the signal flow. First, the first clock oscillator 202 oscillates a clock signal having a predetermined pulse characteristic. The second clock oscillator 203 oscillates a clock signal different from the pulse characteristics of the first clock oscillator 202. The switching unit 204 switches to one of the clock signals oscillated by the first clock oscillator 202 or the second clock oscillator 203 according to the control of the MPU 201 and supplies it to the TG 205 as the first clock signal (CLK1). The control unit 20 may be provided with at least one of the first clock oscillator 202 and the second clock oscillator 203. The control unit 20 may increase the number of clock oscillators according to the type of video output.

ＴＧ２０５は、ＣＬＫ１を基にしてセンサ部１０１の駆動制御タイミングを生成する。ＴＧ２０５は、水平同期信号（ＨＳ）、垂直同期信号（ＶＳ）、センサ駆動用の第２のクロック信号（ＣＬＫ２）を生成する。ＴＧ２０５は、撮像部１０の小型化のため、制御部２０に設けられていると好ましいが、撮像部１０に設けられていてもよい。   The TG 205 generates the drive control timing of the sensor unit 101 based on CLK1. The TG 205 generates a horizontal synchronization signal (HS), a vertical synchronization signal (VS), and a second clock signal (CLK2) for driving the sensor. The TG 205 is preferably provided in the control unit 20 in order to reduce the size of the imaging unit 10, but may be provided in the imaging unit 10.

ＬＶＤＳ送信部２０６は、ＭＰＵ２０１の制御に応じて、ＨＳ、ＶＳ、ＣＬＫ２を制御信号ケーブル３０１を介して、撮像部１０のＬＶＤＳ受信部１０２に供給する。ここでは、ＨＳ、ＶＳ、ＣＬＫ２を高速伝送するためにＬＶＤＳ送信部２０６とＬＶＤＳ受信部１０２を用いているが、他のインターフェースを用いてもよい。   The LVDS transmission unit 206 supplies HS, VS, and CLK2 to the LVDS reception unit 102 of the imaging unit 10 via the control signal cable 301 under the control of the MPU 201. Here, the LVDS transmission unit 206 and the LVDS reception unit 102 are used for high-speed transmission of HS, VS, and CLK2, but other interfaces may be used.

ＬＶＤＳ受信部１０２は、ＭＰＵ２０１の制御に応じて、ＨＳ、ＶＳ、ＣＬＫ２をセンサ部１０１に供給する。センサ部１０１は、例えばＣＭＯＳセンサなどのデジタルセンサを有する。センサ部１０１は、ＨＳ、ＶＳ、ＣＬＫ２に基づいて、センサ部１０１の受光面に結像された光学像を、光学像を復元するために映像信号（ＶＩＤＥＯ）、映像水平同期信号（ＨＤ）、映像垂直同期信号（ＶＤ）、第３のクロック信号（ＣＬＫ３）に変換して供給する。ここで、ＶＩＤＥＯ、ＨＤ，ＶＤをセンサ出力信号とする。   The LVDS receiving unit 102 supplies HS, VS, and CLK2 to the sensor unit 101 in accordance with the control of the MPU 201. The sensor unit 101 includes a digital sensor such as a CMOS sensor, for example. Based on HS, VS, and CLK2, the sensor unit 101 converts an optical image formed on the light receiving surface of the sensor unit 101 into a video signal (VIDEO), a video horizontal synchronization signal (HD), A video vertical synchronizing signal (VD) and a third clock signal (CLK3) are converted and supplied. Here, VIDEO, HD, and VD are used as sensor output signals.

パラレル／シリアル変換部１０３は、ＭＰＵ２０１の制御に応じて、ＶＩＤＥＯ、ＨＤ、ＶＤ、ＣＬＫ３を混合して重畳したシリアルデータに変換する。パラレル／シリアル変換部１０３は、例えば、ＣＬＫ３にセンサ出力信号を埋め込んで同時送信する。パラレル／シリアル変換部１０３は、送信部の機能も有する。パラレル／シリアル変換部１０３は、シリアルデータをデータ信号ケーブル３０２を介して、制御部２０のイコライザ２０７に供給する。イコライザ２０７は、ＭＰＵ２０１の制御に応じて、シリアルデータを増幅する。ここでは、パラレル／シリアル変換部１０３としてシリアライザ、シリアル／パラレル変換部２０８としてデシリアライザ、デシリアライザの前段にイコライザ２０７を設けているが、イコライザ２０７を用いなくてもよい。   The parallel / serial conversion unit 103 mixes VIDEO, HD, VD, and CLK3 and converts them into superimposed serial data under the control of the MPU 201. For example, the parallel / serial conversion unit 103 embeds a sensor output signal in CLK3 and transmits it simultaneously. The parallel / serial conversion unit 103 also has a function of a transmission unit. The parallel / serial conversion unit 103 supplies serial data to the equalizer 207 of the control unit 20 via the data signal cable 302. The equalizer 207 amplifies the serial data according to the control of the MPU 201. Here, a serializer is provided as the parallel / serial conversion unit 103, a deserializer is provided as the serial / parallel conversion unit 208, and an equalizer 207 is provided before the deserializer. However, the equalizer 207 may not be used.

シリアル／パラレル変換部２０８は、イコライザ２０７で増幅したシリアルデータをＶＩＤＥＯ、ＨＤ、ＶＤ、ＣＬＫ３とするパラレルデータに分離する。シリアル／パラレル変換部２０８は、受信部の機能も有する。シリアル／パラレル変換部２０８は、ＶＩＤＥＯ、ＨＤ、ＶＤを映像信号処理部２０９に供給する。シリアル／パラレル変換部２０８は、ＣＬＫ３を切替部２１１に供給する。切替部２１１は、ＭＰＵ２０１の制御に応じて、ＣＬＫ１またはＣＬＫ３を適宜切り替えて映像信号処理部２０９に供給する。ここでは、映像信号処理部２０９に供給された信号をＣＬＫとする。切替部２１１は、撮像部１０が制御部２０から分離したとき、映像出力を保つために機能する。   The serial / parallel converter 208 separates the serial data amplified by the equalizer 207 into parallel data of VIDEO, HD, VD, and CLK3. The serial / parallel conversion unit 208 also has a function of a reception unit. The serial / parallel converter 208 supplies VIDEO, HD, and VD to the video signal processor 209. The serial / parallel conversion unit 208 supplies CLK3 to the switching unit 211. The switching unit 211 appropriately switches CLK1 or CLK3 according to the control of the MPU 201 and supplies it to the video signal processing unit 209. Here, the signal supplied to the video signal processing unit 209 is CLK. The switching unit 211 functions to maintain video output when the imaging unit 10 is separated from the control unit 20.

映像信号処理部２０９は、ＶＩＤＥＯ、ＨＤ、ＶＤ、ＣＬＫに対して予め設定された所定の信号処理を施す。映像信号処理部２０９は、信号処理したＶＩＤＥＯ、ＨＤ、ＶＤ、ＣＬＫを映像出力部２１０に供給する。映像出力部２１０は、ＶＩＤＥＯ、ＨＤ、ＶＤ、ＣＬＫを所定規格のビデオ信号に変換して図示しないモニタに画像を出力する。   The video signal processing unit 209 performs predetermined signal processing set in advance on VIDEO, HD, VD, and CLK. The video signal processing unit 209 supplies the signal-processed VIDEO, HD, VD, and CLK to the video output unit 210. The video output unit 210 converts VIDEO, HD, VD, and CLK into a predetermined standard video signal and outputs an image to a monitor (not shown).

図２は、第１の実施形態に係るヘッド分離型カメラの変形例を示している。ヘッド分離型カメラは、図２に示すように、図１から第２のクロック発振器２０３、切替部２０４、切替部２１１を除いて簡略化することもできる。制御部２０は、第１のクロック発振器２０２を１種類設ければよい。第１のクロック発振器２０２は、ＴＧ２０５に直接ＣＬＫ１を供給する。   FIG. 2 shows a modification of the head-separated camera according to the first embodiment. As shown in FIG. 2, the head-separated camera can be simplified by removing the second clock oscillator 203, the switching unit 204, and the switching unit 211 from FIG. The control unit 20 only needs to provide one type of the first clock oscillator 202. The first clock oscillator 202 supplies CLK1 directly to the TG 205.

図３は、センサ部１０１の構成をさらに詳細に説明するブロック図である。センサ部１０１は、センサ素子１０１１、Ａ／Ｄ（Analog/Digital）変換部１０１２、Ｉ／Ｏ（Input/Output）１０１３、タイミング制御部１０１４を備えている。センサ素子１０１１は、入射された被写体の光学像を受光面に結像する。Ａ／Ｄ変換部１０１２は、光学像に対応したデジタルの映像信号に変換する。Ｉ／Ｏ１０１３は、ＶＩＤＥＯ、ＨＤとＶＤをクロック信号でラッチして、異なる信号線でパラレル／シリアル変換部１０２に供給する。タイミング回路１０１４は、センサ素子１０１１、Ａ／Ｄ変換部１０１２、Ｉ／Ｏ１０１３にクロック信号を供給する。   FIG. 3 is a block diagram illustrating the configuration of the sensor unit 101 in more detail. The sensor unit 101 includes a sensor element 1011, an A / D (Analog / Digital) conversion unit 1012, an I / O (Input / Output) 1013, and a timing control unit 1014. The sensor element 1011 forms an optical image of the incident subject on the light receiving surface. The A / D converter 1012 converts the digital image signal corresponding to the optical image. The I / O 1013 latches VIDEO, HD, and VD with a clock signal, and supplies them to the parallel / serial conversion unit 102 through different signal lines. The timing circuit 1014 supplies a clock signal to the sensor element 1011, the A / D conversion unit 1012, and the I / O 1013.

図４は、センサ部１０１から出力するＶＩＤＥＯ、ＨＤとＶＤ、ＣＬＫ３およびセンサ部１０１に入力するＣＬＫ２のタイミングを概略的に示す波形図である。ＶＩＤＥＯ、ＨＤとＶＤ、ＣＬＫ３は、ＣＬＫ２に比べて遅延し位相がずれる。ＣＬＫ２は、ＣＬＫ３に比べて半周期先である。一方で、ＶＩＤＥＯ、ＨＤとＶＤ、ＣＬＫ３の信号は、センサ素子１０１１から全て出力するので位相は揃う。   FIG. 4 is a waveform diagram schematically showing the timing of VIDEO, HD and VD, CLK3 output from the sensor unit 101, and CLK2 input to the sensor unit 101. VIDEO, HD and VD, CLK3 are delayed and out of phase with respect to CLK2. CLK2 is half a cycle ahead of CLK3. On the other hand, the VIDEO, HD, VD, and CLK3 signals are all output from the sensor element 1011, so the phases are aligned.

第１の実施形態によれば、撮像部１０はＶＩＤＥＯとＣＬＫ３を同ｃｈで制御部１０に伝送できるため、データ信号ケーブル３０２の芯数を減らせる。   According to the first embodiment, since the imaging unit 10 can transmit VIDEO and CLK3 to the control unit 10 through the same channel, the number of cores of the data signal cable 302 can be reduced.

第１の実施形態では、位相の揃ったＶＩＤＥＯ、ＨＤとＶＤ、ＣＬＫ３を用いて制御部２０の映像信号処理部２０９で信号処理するため、映像出力部２１０から出力される画像に乱れは生じない。第１の実施形態では、画像は、ＴＧ２０５が生成した駆動タイミングからずれて出力されるが、全体として表示時間が遅延するのみなので、問題は生じない。   In the first embodiment, signal processing is performed by the video signal processing unit 209 of the control unit 20 using VIDEO, HD, VD, and CLK3 having the same phase, so that the image output from the video output unit 210 is not disturbed. . In the first embodiment, the image is output with a shift from the drive timing generated by the TG 205, but there is no problem because the display time is only delayed as a whole.

図５は、撮像部１０を構成するデバイスの制御の一例を示すブロック図である。ここでは、撮像部１０に記録部１０４としてＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）が設けられている例である。記録部１０４は、撮像部１０に設けられていてもいなくてもよい。図１に示すように、撮像部１０を制御するための駆動信号としては、ＨＳ、ＶＳ、ＣＬＫの３系統である。撮像部１０と制御部２０の間の制御信号は、選択信号（ＣＳ）、クロック信号（ＣＬＫ）、データ入力信号（ＳＤＩ）、データ出力信号（ＳＤＯ）の４系統である。ここでは、Ｉ／Ｏエキスパンダ１０５にとってＳＤＩとした。Ｉ／Ｏエキスパンダ１０５は、複数のデバイス選択信号やリセット信号などを分岐制御できる。さらに、撮像部１０から制御部２０に送信する映像信号（Ｖｉｄｅｏ（例えばパラレル１２ｂｉｔ）、ＨＤ、ＶＤ、ＣＬＫ）は最大４ｃｈにシリアル化されている。ここで、Ｖｉｄｅｏは、１４ｂｉｔ、２４ｂｉｔなどもあるがビット数は問わない。   FIG. 5 is a block diagram illustrating an example of control of devices that constitute the imaging unit 10. In this example, the imaging unit 10 is provided with an EEPROM (Electrically Erasable Programmable Read-Only Memory) as the recording unit 104. The recording unit 104 may or may not be provided in the imaging unit 10. As shown in FIG. 1, there are three systems of HS, VS, and CLK as drive signals for controlling the imaging unit 10. Control signals between the imaging unit 10 and the control unit 20 are four systems of a selection signal (CS), a clock signal (CLK), a data input signal (SDI), and a data output signal (SDO). Here, SDI is used for the I / O expander 105. The I / O expander 105 can branch-control a plurality of device selection signals, reset signals, and the like. Furthermore, video signals (Video (for example, parallel 12 bits), HD, VD, CLK) transmitted from the imaging unit 10 to the control unit 20 are serialized to a maximum of 4ch. Here, although Video has 14 bits, 24 bits, etc., the number of bits does not matter.

したがって、合計の差動信号（ＬＶＤＳ）は１１ペアとなる。カメラケーブル３０としては、汎用的なPower Over Camera Link規格ケーブルがある。このケーブルは、１１ペア２２本の差動信号用の電線と２本の電源用の電線と２本のＧＮＤ用の電線で構成されており、カメラケーブル３０として使用可能となる。したがって、ユーザに対して安価なヘッド分離型カメラ装置を提供できる。さらに、カメラケーブル３０の芯数が減ると、細くてやわらかいカメラケーブル３０をヘッド分離型カメラ装置に用いることができる。   Therefore, the total differential signal (LVDS) is 11 pairs. As the camera cable 30, there is a general-purpose Power Over Camera Link standard cable. This cable includes 11 pairs of 22 differential signal wires, two power supply wires, and two GND wires, and can be used as the camera cable 30. Therefore, an inexpensive head-separated camera device can be provided to the user. Further, when the number of cores of the camera cable 30 is reduced, the thin and soft camera cable 30 can be used for the head separation type camera device.

次に、撮像部１０から制御部２０に伝送するシリアルデータの送信方法について説明する。撮像部１０は、シリアルデータを数ペアのｃｈ（第１の実施形態では最大４ｃｈとしている）にて差動信号化して、信号ケーブル３０２を介して制御部２０へ伝送する。ＭＰＵ２０１は、センサ部１０１の解像度によって撮像部１０から制御部２０への伝送に使用するｃｈ数を切り替える。センサ部１０１の解像度によって伝送レートが変化する場合、ＭＰＵ２０１は、シリアル／パラレル変換部１０３に入力するＣＬＫのクロック周波数を変えられる。したがって、消費電力を低減できる。例えば、解像度が１０８０ｐであれば、周波数帯域は１４８ＭＨｚである。解像度が７２０ｐであれば、周波数帯域は７４ＭＨｚである。   Next, a method for transmitting serial data transmitted from the imaging unit 10 to the control unit 20 will be described. The imaging unit 10 converts the serial data into a differential signal using several pairs of channels (maximum of 4 channels in the first embodiment), and transmits the differential signal to the control unit 20 via the signal cable 302. The MPU 201 switches the number of channels used for transmission from the imaging unit 10 to the control unit 20 according to the resolution of the sensor unit 101. When the transmission rate changes depending on the resolution of the sensor unit 101, the MPU 201 can change the clock frequency of CLK input to the serial / parallel conversion unit 103. Therefore, power consumption can be reduced. For example, if the resolution is 1080p, the frequency band is 148 MHz. If the resolution is 720p, the frequency band is 74 MHz.

図６は、撮像部１０から制御部２０に伝送するシリアルデータの送信方法を概略的に説明するための図である。図６（１）は、シリアルデータを４ｃｈにて５ＭＨｚで伝送する例である。図６（２）は、シリアルデータを４ｃｈにて１０ＭＨｚで伝送する例である。図６（３）は、シリアルデータを２ｃｈにて１０ＭＨｚで伝送する例である。図６（４）は、シリアルデータを２ｃｈにて２０ＭＨｚで伝送する例である。   FIG. 6 is a diagram for schematically explaining a method of transmitting serial data transmitted from the imaging unit 10 to the control unit 20. FIG. 6A shows an example in which serial data is transmitted at 4 MHz on 4 channels. FIG. 6B is an example in which serial data is transmitted at 4 MHz on 4 channels. FIG. 6 (3) is an example of transmitting serial data at 10 MHz on 2ch. FIG. 6 (4) is an example in which serial data is transmitted at 2 MHz on 2ch.

伝送経路の周波数特性から、低い周波数で伝送する方が伝送信号の波形が劣化しにくいため、伝送距離を長くできる。同じデータ量を伝送する場合、図６（３）（または図６（４））の状態で伝送するよりも図６（１）（または図６（２））の状態で伝送することで、伝送経路での信号劣化を防ぐことができる。また、送信側でのパラレル／シリアル変換、受信側でのシリアル／パラレル変換の際に、クロック信号を基準にｎ進倍の伝送用クロック信号の生成とその信号から元のクロック信号と同じ周波数のクロック信号の生成が行われるが、この際にはなるべくｃｈあたりの伝送周波数が同じ方が回路動作は安定である。２種類のデータ量を同じ伝送経路を使って送信するとき、図６（２）の半分のデータ量を伝送する場合は、図６（１）の状態で伝送するよりも図６（３）の状態で伝送する方が回路動作は安定する。   From the frequency characteristics of the transmission path, the transmission distance can be increased because the waveform of the transmission signal is less likely to deteriorate when transmitting at a lower frequency. When the same amount of data is transmitted, transmission is performed by transmitting in the state of FIG. 6 (1) (or FIG. 6 (2)) rather than transmitting in the state of FIG. 6 (3) (or FIG. 6 (4)). Signal degradation in the path can be prevented. Also, during parallel / serial conversion on the transmission side and serial / parallel conversion on the reception side, generation of an n-ary multiple transmission clock signal based on the clock signal and the same frequency as the original clock signal from that signal A clock signal is generated. At this time, the circuit operation is more stable when the transmission frequency per channel is the same as possible. When two types of data amounts are transmitted using the same transmission path, when half the amount of data in FIG. 6 (2) is transmitted, the amount of data in FIG. 6 (3) is more than that in FIG. 6 (1). The circuit operation is more stable when transmitted in a state.

次に、第２の実施形態について説明する。図７は、第２の実施形態に係るヘッド分離型カメラの信号処理系を示している。第１の実施形態と同一部分には同一符号を付して説明を省略する。第２の実施形態では、ＬＶＤＳ受信部１０２は、パラレル／シリアル変換部１０３にＣＬＫ２を供給する。パラレル／シリアル変換部１０３は、ＭＰＵ２０１の制御に応じて、光学像を復元するために、センサ部１０１が出力するＶＩＤＥＯ、ＨＤ、ＶＤとＬＶＤＳ受信部１０２から供給されたＣＬＫ２を混合してシリアルデータに変換する。つまり、第２の実施形態では、第１の実施形態と異なり、センサ駆動用としてＴＧ２０５が発生させたＣＬＫ２を用いてセンサ出力信号をシリアライズしている。   Next, a second embodiment will be described. FIG. 7 shows a signal processing system of the head-separated camera according to the second embodiment. The same parts as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the second embodiment, the LVDS receiver 102 supplies CLK2 to the parallel / serial converter 103. The parallel / serial conversion unit 103 mixes VIDEO, HD, VD output from the sensor unit 101 and CLK2 supplied from the LVDS reception unit 102 to restore serial data by restoring the optical image according to the control of the MPU 201. Convert to That is, in the second embodiment, unlike the first embodiment, the sensor output signal is serialized using CLK2 generated by the TG 205 for driving the sensor.

図８は、第２の実施形態に係るヘッド分離型カメラの変形例を示している。ヘッド分離型カメラは、図８に示すように、図７から第２のクロック発振器２０３、切替部２０４、切替部２１１を除いて簡略化することもできる。制御部２０は、第１のクロック発振器２０２を１種類設ければよい。第１のクロック発振器２０２は、ＴＧ２０５に直接ＣＬＫ１を供給する。   FIG. 8 shows a modification of the head-separated camera according to the second embodiment. As shown in FIG. 8, the head-separated camera can be simplified by removing the second clock oscillator 203, the switching unit 204, and the switching unit 211 from FIG. The control unit 20 only needs to provide one type of the first clock oscillator 202. The first clock oscillator 202 supplies CLK1 directly to the TG 205.

図９は、第２の実施形態に係るセンサ部１０１の構成をさらに詳細に説明するブロック図である。第１の実施形態と同一部分には同一符号を付して説明を省略する。第２の実施形態では、Ｉ／Ｏ１０１３の後段に遅延回路１０１５を設けている。遅延回路１０１５は、例えば遅延素子で構成された回路である。遅延回路１０１５は、センサ出力信号をＣＬＫ／ｎだけ遅延させるように、ＭＰＵ２０１の制御に応じて、セットアップ／ホールドタイムを調整する。   FIG. 9 is a block diagram for explaining the configuration of the sensor unit 101 according to the second embodiment in more detail. The same parts as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the second embodiment, a delay circuit 1015 is provided after the I / O 1013. The delay circuit 1015 is a circuit composed of, for example, a delay element. The delay circuit 1015 adjusts the setup / hold time according to the control of the MPU 201 so as to delay the sensor output signal by CLK / n.

図１０は、センサ部１０１から出力するＶＩＤＥＯ、ＨＤとＶＤ、パラレル／シリアル変換部１０３に入力されるＣＬＫ２のタイミングを概略的に示す波形図である。ＶＩＤＥＯ、ＨＤとＶＤは、遅延回路１０５によって、任意のタイミングだけ遅延させられるため、ＣＬＫ２の位相と揃う。   FIG. 10 is a waveform diagram schematically showing the timing of VIDEO, HD and VD output from the sensor unit 101, and CLK2 input to the parallel / serial conversion unit 103. Since VIDEO, HD and VD are delayed by an arbitrary timing by the delay circuit 105, they are aligned with the phase of CLK2.

撮像部１０は、ＴＧ２０５が発生させたセンサ駆動用のＣＬＫを使用して、制御部２０にシリアルデータを送信している。そのため、第２の実施形態に係るヘッド分離型カメラ装置は、記第１の実施形態よりも、センサ部１０１のＣＬＫジッタ性能に左右されないデジタル伝送システムを構築できる。さらに、ＶＩＤＥＯ、ＨＤとＶＤ、ＣＬＫ２を安定した状態で伝送距離を延ばすことができる。   The imaging unit 10 uses the sensor driving CLK generated by the TG 205 to transmit serial data to the control unit 20. Therefore, the head-separated camera device according to the second embodiment can construct a digital transmission system that is less influenced by the CLK jitter performance of the sensor unit 101 than in the first embodiment. Furthermore, the transmission distance can be extended in a stable state of VIDEO, HD and VD, CLK2.

なお、この発明は上記した実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を種々変形して具体化することができる。また、上記した実施の形態に開示されている複数の構成要素を適宜に組み合わせることにより、種々の発明を形成することができる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除しても良いものである。さらに、異なる実施の形態に係る構成要素を適宜組み合わせても良いものである。   Note that the present invention is not limited to the above-described embodiments as they are, and can be embodied by variously modifying the constituent elements without departing from the scope of the invention in the implementation stage. Various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the above-described embodiments. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements according to different embodiments may be appropriately combined.

１０…撮像部、２０…制御部、３０…カメラケーブル、１０１…センサ部、１０２…パラレル／シリアル変換部、１０３…ＬＶＤＳ受信部、２０１…ＭＰＵ、２０２…第１のクロック発振器、２０３…第２のクロック発振器、２０４…切替部、２０５…ＴＧ、２０６…ＬＶＤＳ送信部、２０７…イコライザ、２０８…シリアル／パラレル変換部、２０９…映像信号処理部、２１０…映像出力部、２１１…切替部、３０１…制御信号ケーブル、３０２…データ信号ケーブル、１０１５…遅延回路。   DESCRIPTION OF SYMBOLS 10 ... Imaging part, 20 ... Control part, 30 ... Camera cable, 101 ... Sensor part, 102 ... Parallel / serial conversion part, 103 ... LVDS receiving part, 201 ... MPU, 202 ... 1st clock oscillator, 203 ... 2nd Clock oscillator, 204 ... switching unit, 205 ... TG, 206 ... LVDS transmission unit, 207 ... equalizer, 208 ... serial / parallel conversion unit, 209 ... video signal processing unit, 210 ... video output unit, 211 ... switching unit, 301 ... control signal cable, 302 ... data signal cable, 1015 ... delay circuit.

Claims (17)

撮像手段と、前記撮像手段を制御する制御手段と、前記撮像手段と前記制御手段とを接続する接続手段とを有するヘッド分離型カメラ装置において、
前記撮像手段は、
デジタル映像を撮影するセンサと、
前記センサで撮影した前記映像を復元するためのビデオ信号、同期信号、クロック信号をシリアルデータとして重畳し、前記制御手段へ送信する送信手段と、
前記制御手段から供給された前記クロック信号を受信し、前記センサと前記送信手段に分配する受信手段と、
を有し、
前記制御手段は、
前記シリアルデータを受信する受信手段と、
前記受信手段で受信した前記シリアルデータを前記ビデオ信号、前記同期信号、前記クロック信号に分離する分離手段と、
前記分離手段で分離した前記ビデオ信号、前記同期信号、前記クロック信号を用いて映像処理する映像処理手段と、
前記クロック信号を、前記撮像手段の前記受信手段に対して出力するタイミング信号発生手段と、
を有するヘッド分離型カメラ装置。 In a head-separated camera apparatus comprising: an imaging unit; a control unit that controls the imaging unit; and a connection unit that connects the imaging unit and the control unit.
The imaging means includes
A sensor that captures digital images;
A transmission means for superimposing a video signal, a synchronization signal, and a clock signal for restoring the video imaged by the sensor as serial data and transmitting the serial data to the control means;
Receiving means for receiving the clock signal supplied from the control means and distributing the clock signal to the sensor and the transmitting means;
Have
The control means includes
Receiving means for receiving the serial data;
Separating means for separating the serial data received by the receiving means into the video signal, the synchronization signal, and the clock signal;
Video processing means for processing video using the video signal, the synchronization signal, and the clock signal separated by the separation means;
Timing signal generating means for outputting the clock signal to the receiving means of the imaging means;
A head-separated camera device having 前記センサは、前記クロック信号の入力に基づいて、前記ビデオ信号、前記同期信号を前記送信手段に出力し、前記送信手段は、前記クロック信号を前記ビデオ信号、前記同期信号と重畳する請求項１記載のヘッド分離型カメラ装置。   The sensor outputs the video signal and the synchronization signal to the transmission unit based on the input of the clock signal, and the transmission unit superimposes the clock signal on the video signal and the synchronization signal. The head-separated camera device as described. 前記撮像手段は、前記センサが出力する前記ビデオ信号と前記同期信号を前記クロック信号と位相が揃うように遅延させる遅延手段を有する請求項２記載のヘッド分離型カメラ装置。   3. The head-separated camera device according to claim 2, wherein the imaging unit includes a delay unit that delays the video signal output from the sensor and the synchronization signal so that the phases of the video signal and the synchronization signal are aligned with the clock signal. 前記送信手段は、前記シリアルデータを１ｃｈまたは複数ｃｈの伝送ラインを使用して送信する請求項１記載のヘッド分離型カメラ装置。   The head-separated camera device according to claim 1, wherein the transmission unit transmits the serial data using a transmission line of one channel or a plurality of channels. 前記送信手段は、伝送レートに応じて使用するｃｈ数を切り替える請求項３記載のヘッド分離型カメラ装置。   The head-separated camera device according to claim 3, wherein the transmission unit switches the number of channels to be used according to a transmission rate. 前記接続手段は、Power Over Camera Link規格ケーブルを使用する請求項１記載のヘッド分離型カメラ装置。   The head-separated camera device according to claim 1, wherein the connection means uses a Power Over Camera Link standard cable. 撮像部と、前記撮像部で撮像された映像信号に対して映像処理を行う制御部と、前記撮像部と前記制御部とを接続する接続部とを有するヘッド分離型カメラ装置において、
前記制御部は、
前記撮像部に対して、クロック信号を出力するタイミング信号送信手段を有し、
前記撮像部は、
前記制御部から供給された前記クロック信号を受信し、分配する受信手段と、
前記受信手段から供給される前記クロック信号を用いてデジタル映像を撮影するセンサと、
前記センサで撮影した前記映像信号に、前記受信手段から供給されるクロック信号を重畳し、シリアルデータとして送信する送信手段と、
を有するヘッド分離型カメラ装置。 In a head-separated camera device having an imaging unit, a control unit that performs video processing on a video signal captured by the imaging unit, and a connection unit that connects the imaging unit and the control unit,
The controller is
Timing signal transmission means for outputting a clock signal to the imaging unit,
The imaging unit
Receiving means for receiving and distributing the clock signal supplied from the control unit;
A sensor for taking a digital image using the clock signal supplied from the receiving means;
Transmitting means for superimposing a clock signal supplied from the receiving means on the video signal photographed by the sensor, and transmitting as serial data;
A head-separated camera device having 前記撮像部は、前記センサが出力する前記映像信号を前記クロック信号と位相が揃うように遅延させる遅延手段を有する請求項７記載のヘッド分離型カメラ装置。   8. The head-separated camera device according to claim 7, wherein the imaging unit includes a delay unit that delays the video signal output from the sensor so that the phase of the video signal is aligned with the clock signal. 前記送信手段は、前記シリアルデータを１ｃｈまたは複数ｃｈの伝送ラインを使用して送信する請求項７記載のヘッド分離型カメラ装置。   8. The head-separated camera device according to claim 7, wherein the transmission means transmits the serial data using a 1ch or multiple ch transmission line. 前記送信手段は、伝送レートに応じて使用するｃｈ数を切り替える請求項９記載のヘッド分離型カメラ装置。   The head-separated camera device according to claim 9, wherein the transmission unit switches the number of channels to be used according to a transmission rate. 前記タイミング信号送信手段は、
第１のクロック信号を発生する第１のクロック発生器と、
第２のクロック信号を発生する第２のクロック発生器と、
前記第１のクロック信号または第２のクロック信号を切替えて出力する切替部と
を有する請求項７記載のヘッド分離型カメラ装置。 The timing signal transmission means includes:
A first clock generator for generating a first clock signal;
A second clock generator for generating a second clock signal;
The head-separated camera device according to claim 7, further comprising: a switching unit that switches and outputs the first clock signal or the second clock signal. 前記接続部は、Power Over Camera Link規格ケーブルを使用する請求項７記載のヘッド分離型カメラ装置。   8. The head-separated camera device according to claim 7, wherein the connection unit uses a Power Over Camera Link standard cable. 映像信号に対して映像処理を行う制御部に、接続部を介して接続されるヘッド分離型カメラ装置の撮像部において、
接続された前記制御部から供給されたクロック信号を受信し、分配する受信手段と、
前記受信手段から供給される前記クロック信号を用いてデジタル映像を撮影するセンサと、
前記センサで撮影した前記映像を復元するための前記映像信号に、前記受信手段から供給されるクロック信号を重畳し、シリアルデータとして送信する送信手段と、
を有するヘッド分離型カメラ装置の撮像部。 In the imaging unit of the head-separated camera device connected to the control unit that performs video processing on the video signal via the connection unit,
Receiving means for receiving and distributing a clock signal supplied from the connected control unit;
A sensor for taking a digital image using the clock signal supplied from the receiving means;
Transmitting means for superimposing a clock signal supplied from the receiving means on the video signal for restoring the video imaged by the sensor, and transmitting as serial data;
An imaging unit of a head-separated camera device having 前記撮像部は、更に前記センサが出力する前記映像信号を前記クロック信号と位相が揃うように遅延させる遅延手段を有する請求項１３記載のヘッド分離型カメラ装置の撮像部。   The imaging unit of a head-separated camera device according to claim 13, wherein the imaging unit further includes delay means for delaying the video signal output from the sensor so that the phase of the video signal is aligned with the clock signal. 前記送信手段は、前記シリアルデータを１ｃｈまたは複数ｃｈの伝送ラインを使用して送信する請求項１３記載のヘッド分離型カメラ装置の撮像部。   14. The imaging unit of a head-separated camera device according to claim 13, wherein the transmission means transmits the serial data using a 1ch or multiple ch transmission line. 前記送信手段は、伝送レートに応じて使用するｃｈ数を切り替える請求項１５記載のヘッド分離型カメラ装置の撮像部。   The imaging unit of the head-separated camera device according to claim 15, wherein the transmission unit switches the number of channels to be used according to a transmission rate. 撮像部と、前記撮像部で撮像された映像信号に対して映像処理を行う制御部と、前記撮像部と前記制御部とを接続する接続部とを有するヘッド分離型カメラ装置の撮像方法において、
前記制御部から、クロック信号を出力し、
前記撮像部で、前記制御部から供給された前記クロック信号を受信手段で受信して、センサ及び送信手段に分配し、
前記センサで、前記受信手段で受信した前記クロック信号を用いてデジタル映像を撮影し、
前記センサで撮影した前記映像に、前記受信手段から供給されるクロック信号を重畳し、シリアルデータとして送信し、
前記制御部で、映像処理を行う、
ヘッド分離型カメラ装置の撮像方法。 In an imaging method of a head-separated camera device, comprising: an imaging unit; a control unit that performs video processing on a video signal captured by the imaging unit; and a connection unit that connects the imaging unit and the control unit.
From the control unit, output a clock signal,
In the imaging unit, the clock signal supplied from the control unit is received by the reception unit, and distributed to the sensor and the transmission unit,
The sensor uses the clock signal received by the receiving means to capture a digital video,
A clock signal supplied from the receiving unit is superimposed on the video imaged by the sensor, and transmitted as serial data.
The control unit performs video processing.
An imaging method for a head-separated camera device.
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