JP2011055055A - Amplifier circuit, signal strength detection circuit, and offset voltage adjustment method - Google Patents
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Abstract
Description
本発明は、縦続に結合された複数の増幅段を有する増幅回路及び信号検出回路とそのオフセット電圧調整方法に係り、特に、オフセット電圧を適切に調整できる増幅回路及び信号検出回路に関するものである。 The present invention relates to an amplifier circuit and a signal detection circuit having a plurality of amplification stages coupled in cascade and an offset voltage adjusting method thereof, and more particularly to an amplifier circuit and a signal detection circuit capable of appropriately adjusting an offset voltage.
一般に無線通信を行う通信装置においては、受信アンプのゲインや送信電力を適正な範囲に調整するための指標としてＲＳＳＩ（Received Signal Strength Indicator：受信信号強度表示信号）が用いられる。下記の非特許文献１には、中間周波信号の増幅とＲＳＳＩの検出を行う回路が記載されている。 Generally, in a communication apparatus that performs wireless communication, RSSI (Received Signal Strength Indicator) is used as an index for adjusting the gain and transmission power of a reception amplifier to an appropriate range. Non-Patent Document 1 below describes a circuit that performs amplification of an intermediate frequency signal and detection of RSSI.
図１２は、非特許文献１に記載される中間周波信号の増幅回路及びＲＳＳＩの検出回路の構成を示す図である。
図１２に示す回路は、縦続接続された７段のゲインセル回路１０２−１〜１０２−７によって中間周波数信号ＩＦ＿ｉｎを増幅する振幅制限アンプ１００と、振幅制限アンプ１００の出力信号を増幅する差動アンプ１０４と、中間周波数信号ＩＦ＿ｉｎを整流する整流器１０３−１と、ゲインセル回路１０２−１〜１０２−７の出力信号を整流する整流器１０３−２〜１０３−８と、ローパスフィルタを構成する抵抗Ｒ１０３及びキャパシタＣ１０２の並列回路とを有する。
FIG. 12 is a diagram illustrating a configuration of an intermediate frequency signal amplification circuit and an RSSI detection circuit described in Non-Patent Document 1.
The circuit shown in FIG. 12 includes an amplitude limiting amplifier 100 that amplifies the intermediate frequency signal IF_in using cascaded seven-stage gain cell circuits 102-1 to 102-7, and a differential amplifier that amplifies the output signal of the amplitude limiting amplifier 100. 104, a rectifier 103-1 for rectifying the intermediate frequency signal IF_in, rectifiers 103-2 to 103-8 for rectifying output signals of the gain cell circuits 102-1 to 102-7, a resistor R103 and a capacitor constituting a low-pass filter C102 parallel circuit.
ゲインセル回路１０２−１〜１０２−６は、それぞれ一定のゲインを有する差動アンプであり、中間周波信号ＩＦ＿ｉｎの振幅が増大すると後段のゲインセル回路から順に出力信号が飽和する。 The gain cell circuits 102-1 to 102-6 are differential amplifiers each having a constant gain, and when the amplitude of the intermediate frequency signal IF_in increases, the output signals are saturated sequentially from the subsequent gain cell circuit.
整流器１０３−１は、中間周波信号ＩＦ＿ｉｎを整流する。整流器１０３−２〜１０３−８は、ゲインセル回路１０２−１〜１０２−７の各出力信号を整流する。整流器１０３−１〜１０３−８は、整流結果を電流として出力する。 The rectifier 103-1 rectifies the intermediate frequency signal IF_in. The rectifiers 103-2 to 103-8 rectify the output signals of the gain cell circuits 102-1 to 102-7. The rectifiers 103-1 to 103-8 output the rectification result as a current.
整流器１０３−１〜１０３−８の各出力端子は、ノードＮ１０１において共通に接続される。これにより、整流器１０３−１〜１０３−８の出力電流がノードＮ１０１において加算される。抵抗Ｒ１０３及びキャパシタＣ１０２の並列回路（ローパスフィルタ）は、ノードＮ１０１において加算された電流に含まれる高周波成分（中間周波数成分）を除去する。 The output terminals of the rectifiers 103-1 to 103-8 are connected in common at the node N101. Thereby, the output currents of rectifiers 103-1 to 103-8 are added at node N101. A parallel circuit (low-pass filter) of the resistor R103 and the capacitor C102 removes a high frequency component (intermediate frequency component) included in the current added at the node N101.
整流器１０３−１〜１０３−８の各出力電流は、中間周波信号ＩＦ＿ｉｎを整流した信号であることから、ノードＮ１０１に発生する信号ＲＳＳＩ＿ｏｕｔは、中間周波信号ＩＦ＿ｉｎの整流波形に含まれる高周波成分をローパスフィルタ（Ｒ１０３，Ｃ１０２）で除去した信号となる。すなわち、信号ＲＳＳＩ＿ｏｕｔは、中間周波信号ＩＦ＿ｉｎの振幅（信号強度）に応じて増減する信号となる。また、中間周波信号ＩＦ＿ｉｎの信号強度の増大に伴って後段のゲインセル回路から順に出力信号が飽和することから、信号ＲＳＳＩ＿ｏｕｔは、中間周波信号ＩＦ＿ｉｎの信号強度を区分的線形近似による擬似的な対数値で表した信号となる。
このように、図１２に示す回路では、中間周波信号ＩＦ＿ｉｎの信号強度の対数値を示す信号ＲＳＳＩ＿ｏｕｔが得られるため、限られた電圧範囲内において信号強度の広範囲な変化を検出できる。
Since each output current of the rectifiers 103-1 to 103-8 is a signal obtained by rectifying the intermediate frequency signal IF_in, the signal RSSI_out generated at the node N101 low-passes the high frequency component included in the rectified waveform of the intermediate frequency signal IF_in. The signal is removed by the filter (R103, C102). That is, the signal RSSI_out is a signal that increases or decreases in accordance with the amplitude (signal strength) of the intermediate frequency signal IF_in. Further, since the output signal saturates in order from the subsequent gain cell circuit as the signal strength of the intermediate frequency signal IF_in increases, the signal RSSI_out is a pseudo logarithmic value obtained by piecewise linear approximation of the signal strength of the intermediate frequency signal IF_in. The signal is expressed as
Thus, in the circuit shown in FIG. 12, since the signal RSSI_out indicating the logarithmic value of the signal intensity of the intermediate frequency signal IF_in is obtained, a wide range change in the signal intensity can be detected within a limited voltage range.
一方、図１２に示す回路は、直流のオフセット電圧を負帰還制御によって除去するため、抵抗Ｒ１０１，Ｒ１０２及びキャパシタＣ１０１よりなるローパスフィルタと、オフセット減算回路１０１を有する。
ローパスフィルタ（Ｒ１０１，Ｒ１０２，Ｃ１０１）は、終段のゲインセル回路１０２−６から高周波成分を除去した直流のオフセット電圧成分を抽出してオフセット減算回路１０１に入力する。オフセット減算回路１０１は、ローパスフィルタ（Ｒ１０１，Ｒ１０２，Ｃ１０１）により抽出されたオフセット電圧成分を中間周波信号ＩＦ＿ｉｎから減算し、その減算結果を初段のゲインセル回路１０２−１に入力する。
On the other hand, the circuit shown in FIG. 12 includes a low-pass filter including resistors R101 and R102 and a capacitor C101 and an offset subtracting circuit 101 in order to remove a DC offset voltage by negative feedback control.
The low-pass filters (R101, R102, C101) extract a DC offset voltage component from which a high-frequency component has been removed from the final-stage gain cell circuit 102-6, and input the extracted component to the offset subtraction circuit 101. The offset subtraction circuit 101 subtracts the offset voltage component extracted by the low-pass filter (R101, R102, C101) from the intermediate frequency signal IF_in, and inputs the subtraction result to the first stage gain cell circuit 102-1.
図１３は、非特許文献１に記載されるオフセット減算回路１０１の構成を示す図である。
図１３に示すオフセット減算回路１０１は、ＮＭＯＳ型のトランジスタＭ１０１〜Ｍ１０４，Ｍ１０７〜Ｍ１１０と、ＰＭＯＳ型のトランジスタＭ１０５，Ｍ１０６を有する。トランジスタＭ１０１及びＭ１０２は増幅用の差動対を構成し、トランジスタＭ１０３及びＭ１０４はオフセット減算用の差動対を構成し、トランジスタＭ１０９は増幅用差動対に一定電流を流す定電流源を構成し、トランジスタＭ１１０はオフセット減算用差動対に一定電流を流す定電流源を構成し、トランジスタＭ１０５，Ｍ１０６は差動対の負荷抵抗を構成し、トランジスタＭ１０７，１０８はダイオード接続された負荷抵抗を構成する。
FIG. 13 is a diagram illustrating a configuration of the offset subtraction circuit 101 described in Non-Patent Document 1.
The offset subtracting circuit 101 shown in FIG. 13 includes NMOS transistors M101 to M104 and M107 to M110, and PMOS transistors M105 and M106. The transistors M101 and M102 constitute an amplification differential pair, the transistors M103 and M104 constitute an offset subtraction differential pair, and the transistor M109 constitutes a constant current source for supplying a constant current to the amplification differential pair. The transistor M110 constitutes a constant current source for supplying a constant current to the offset subtraction differential pair, the transistors M105 and M106 constitute a load resistance of the differential pair, and the transistors M107 and 108 constitute a diode-connected load resistance. To do.
トランジスタＭ１０１及びＭ１０２のソースが共通に接続され、その共通のソースがトランジスタ１０９を介してグランド電位ＧＮＤに接続される。トランジスタＭ１０３及びＭ１０４のソースが共通に接続され、その共通のソースがトランジスタ１１０を介してグランド電位ＧＮＤに接続される。
トランジスタＭ１０１及びＭ１０４のドレインが共通に接続され、その共通のドレインがトランジスタＭ１０５を介して電源電圧ＶＤＤに接続されるとともに、トランジスタＭ１０７を介してグランド電位ＧＮＤに接続される。トランジスタＭ１０２及びＭ１０３のドレインが共通に接続され、その共通のドレインがトランジスタＭ１０６を介して電源電圧ＶＤＤに接続されるとともに、トランジスタＭ１０８を介してグランド電位ＧＮＤに接続される。
トランジスタＭ１０９及びＭ１１０のゲートに一定のバイアス電圧Ｖｂｉａｓ２が入力され、トランジスタＭ１０５及びＭ１０６のゲートに一定のバイアス電圧Ｖｂｉａｓ１が入力される。
The sources of the transistors M101 and M102 are connected in common, and the common source is connected to the ground potential GND through the transistor 109. The sources of the transistors M103 and M104 are connected in common, and the common source is connected to the ground potential GND through the transistor 110.
The drains of the transistors M101 and M104 are connected in common, and the common drain is connected to the power supply voltage VDD through the transistor M105 and to the ground potential GND through the transistor M107. The drains of the transistors M102 and M103 are connected in common, and the common drain is connected to the power supply voltage VDD through the transistor M106 and to the ground potential GND through the transistor M108.
A constant bias voltage Vbias2 is input to the gates of the transistors M109 and M110, and a constant bias voltage Vbias1 is input to the gates of the transistors M105 and M106.
中間周波信号ＩＦ＿ｉｎは、差動電圧として正相電圧Ｖｉｎ＋と逆相電圧Ｖｉｎ−を含んでおり、正相電圧Ｖｉｎ＋がトランジスタＭ１０１のゲートに入力され、逆相電圧Ｖｉｎ−がトランジスタＭ１０２のゲートに入力される。
ローパスフィルタ（Ｒ１０１，Ｒ１０２，Ｃ１０１）より出力されるオフセット電圧成分は、差動電圧として正相電圧Ｖｏｓ＋と逆相電圧Ｖｏｓ−を含んでおり、正相電圧Ｖｏｓ＋がトランジスタＭ１０３のゲートに入力され、逆相電圧Ｖｏｓ−がトランジスタＭ１０４のゲートに入力される。
オフセット減算回路１０１から出力される差動電圧は、正相電圧Ｖｏｕｔ＋と逆相電圧Ｖｏｕｔ−を含んでおり、トランジスタＭ１０２及びＭ１０３の共通接続されたドレインから正相電圧Ｖｏｕｔ＋が出力され、トランジスタＭ１０１及びＭ１０４の共通接続されたドレインから逆相電圧Ｖｏｕｔ−が出力される。
The intermediate frequency signal IF_in includes a positive phase voltage Vin + and a negative phase voltage Vin− as differential voltages. The positive phase voltage Vin + is input to the gate of the transistor M101, and the negative phase voltage Vin− is input to the gate of the transistor M102. Is done.
The offset voltage component output from the low-pass filter (R101, R102, C101) includes a positive phase voltage Vos + and a negative phase voltage Vos− as differential voltages, and the positive phase voltage Vos + is input to the gate of the transistor M103. The negative phase voltage Vos− is input to the gate of the transistor M104.
The differential voltage output from the offset subtraction circuit 101 includes a positive phase voltage Vout + and a negative phase voltage Vout−, and the positive phase voltage Vout + is output from the drains connected in common to the transistors M102 and M103. The negative phase voltage Vout− is output from the commonly connected drains of M104.
オフセット電圧成分の正相電圧Ｖｏｓ＋が逆相電圧Ｖｏｓ−より高くなると、トランジスタＭ１０３の電流がトランジスタＭ１０４の電流に対して相対的に増大し、正相電圧Ｖｏｕｔ＋が逆相電圧Ｖｏｕｔ−に対して相対的に低下する。その結果、初段のゲインセル回路１０２−１に入力される直流電圧成分が負側に変化し、これに応じて、終段のゲインセル回路１０２−７から出力される直流のオフセット電圧成分も負側に変化する。逆に、オフセット電圧成分の正相電圧Ｖｏｓ＋が逆相電圧Ｖｏｓ−に対して相対的に低くなると、初段のゲインセル回路１０２−１に入力される直流電圧成分が正側に変化し、これに応じて、終段のゲインセル回路１０２−７から出力される直流のオフセット電圧成分も正側に変化する。このように、図１２に示す回路では、終段のゲインセル回路１０２−７から出力される直流のオフセット電圧成分が減少するように負帰還制御が働く。 When the positive phase voltage Vos + of the offset voltage component becomes higher than the negative phase voltage Vos−, the current of the transistor M103 increases relative to the current of the transistor M104, and the positive phase voltage Vout + is relative to the negative phase voltage Vout−. Decline. As a result, the DC voltage component input to the first-stage gain cell circuit 102-1 changes to the negative side, and accordingly, the DC offset voltage component output from the final-stage gain cell circuit 102-7 also decreases to the negative side. Change. Conversely, when the positive phase voltage Vos + of the offset voltage component becomes relatively lower than the negative phase voltage Vos−, the DC voltage component input to the first-stage gain cell circuit 102-1 changes to the positive side, and accordingly Thus, the DC offset voltage component output from the final-stage gain cell circuit 102-7 also changes to the positive side. As described above, in the circuit shown in FIG. 12, the negative feedback control works so that the DC offset voltage component output from the gain cell circuit 102-7 at the final stage is reduced.
ところで、図１２に示す回路には次のような問題がある。 Incidentally, the circuit shown in FIG. 12 has the following problems.
図１２に示す回路では、最終段のゲインセル回路１０２−７において出力される信号の直流オフセット電圧がゼロに近づくように、初段のゲインセル回路１０２−１に入力される直流電圧が調整される。この方法では、個々のゲインセル回路（１０２−１〜１０２−７）において生じる直流オフセット電圧が調整されていないため、途中の段で発生した直流オフセット電圧がそのまま増幅されてしまう。その結果、最終段のゲインセル回路１０２−７のオフセット電圧がゼロに調整されていても、途中の段において入力される直流オフセット電圧が許容範囲を超えてしまう場合がある。
ゲインセル回路に許容範囲を超える直流オフセット電圧が入力されると、動作点のバランスが崩れてしまい、出力信号の歪みが増大し、結果として所望のゲインが得られなくなるという問題が生じる。
In the circuit shown in FIG. 12, the DC voltage input to the first-stage gain cell circuit 102-1 is adjusted so that the DC offset voltage of the signal output from the final-stage gain cell circuit 102-7 approaches zero. In this method, since the DC offset voltage generated in each gain cell circuit (102-1 to 102-7) is not adjusted, the DC offset voltage generated in the middle stage is amplified as it is. As a result, even if the offset voltage of the gain cell circuit 102-7 in the final stage is adjusted to zero, the DC offset voltage input in the middle stage may exceed the allowable range.
When a DC offset voltage exceeding the allowable range is input to the gain cell circuit, the balance of the operating points is lost, and distortion of the output signal increases, resulting in a problem that a desired gain cannot be obtained.
本発明はかかる事情に鑑みてなされたものであり、その目的は、縦続に結合された複数の増幅段においてそれぞれ発生するオフセット電圧を適切に調整できる増幅回路及び信号強度検出回路と、そのオフセット電圧調整方法を提供することにある。 The present invention has been made in view of such circumstances, and an object thereof is to provide an amplifier circuit and a signal intensity detection circuit that can appropriately adjust offset voltages generated in a plurality of amplification stages coupled in cascade, and the offset voltage. It is to provide an adjustment method.
本発明の第１の観点は、縦続に結合された複数の増幅段を有する増幅回路に関するものであり、上記増幅回路は、上記複数の増幅段の入力電圧をそれぞれゼロに設定する入力電圧設定回路と、上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整するオフセット調整回路と、終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する検出回路とを備える。上記増幅段は、上記オフセット調整回路の制御に応じてオフセット電圧が変化し、上記オフセット調整回路は、一の増幅段の上記オフセット電圧を調整する場合、当該調整対象の増幅段の入力電圧をゼロに設定するように上記入力電圧設定回路を制御した状態で当該調整対象の増幅段のオフセット電圧を変化させ、当該変化の過程で終段の上記増幅段の出力電圧がゼロ付近にあることを上記検出回路が検出すると、当該調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する。 A first aspect of the present invention relates to an amplifying circuit having a plurality of amplifying stages coupled in cascade, wherein the amplifying circuit sets an input voltage of each of the amplifying stages to zero. An offset adjustment circuit that sequentially adjusts the offset voltages of the plurality of amplification stages from the final stage toward the first stage, and a detection circuit that detects whether or not the output voltage of the amplification stage at the final stage is near zero. Prepare. The offset voltage of the amplification stage changes according to the control of the offset adjustment circuit. When the offset adjustment circuit adjusts the offset voltage of one amplification stage, the input voltage of the amplification stage to be adjusted is set to zero. The offset voltage of the amplification stage to be adjusted is changed in a state where the input voltage setting circuit is controlled so that the output voltage of the final amplification stage is near zero in the process of the change. When the detection circuit detects, the offset voltage of the amplification stage to be adjusted is held, and the input voltage setting circuit is controlled so as to cancel the zero setting of the input voltage of the amplification stage to be adjusted.
上記第１の観点に係る増幅回路によれば、縦続に結合された複数の増幅段の終段から初段に向かって順にオフセット電圧の調整が行われる。一の増幅段の上記オフセット電圧が調整される場合、当該調整対象の増幅段の入力電圧がゼロに設定された状態で、当該調整対象の増幅段のオフセット電圧が可変される。オフセット電圧の変化の過程で終段の上記増幅段の出力電圧がゼロ付近にあることが検出されると、当該調整対象の増幅段のオフセット電圧が保持されるとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定が解除される。 According to the amplifier circuit according to the first aspect, the offset voltage is adjusted in order from the final stage of the plurality of amplification stages coupled in cascade toward the first stage. When the offset voltage of one amplification stage is adjusted, the offset voltage of the amplification stage to be adjusted is varied in a state where the input voltage of the amplification stage to be adjusted is set to zero. When it is detected that the output voltage of the final amplification stage is near zero in the course of the change in the offset voltage, the offset voltage of the amplification stage to be adjusted is held and the amplification stage of the adjustment stage is adjusted. The zero setting of the input voltage is canceled.
好適に、上記入力電圧設定回路は、上記増幅段に信号電圧を入力する入力端子対を上記オフセット調整回路の制御に従って短絡するスイッチ回路を含み、上記オフセット調整回路は、上記調整対象の増幅段の上記入力端子対を短絡するように上記スイッチ回路を制御した状態で上記オフセット電圧調整を行い、上記オフセット電圧調整が完了すると、当該調整対象の増幅段の入力短絡状態を解除するように上記スイッチ回路を制御する。 Preferably, the input voltage setting circuit includes a switch circuit that short-circuits an input terminal pair for inputting a signal voltage to the amplification stage according to the control of the offset adjustment circuit, and the offset adjustment circuit includes the amplification stage to be adjusted. The switch circuit adjusts the offset voltage while controlling the switch circuit so as to short-circuit the input terminal pair. When the offset voltage adjustment is completed, the switch circuit is configured to cancel the input short-circuit state of the amplification stage to be adjusted. To control.
好適に、上記オフセット調整回路は、上記複数の増幅段のオフセット電圧調整を開始するとき、全ての上記増幅段の上記入力端子対を短絡するように上記スイッチ回路を制御し、一の増幅段の上記オフセット電圧調整が完了すると、当該一の増幅段の入力短絡状態を解除するように上記スイッチ回路を制御する。 Preferably, the offset adjustment circuit controls the switch circuit to short-circuit the input terminal pairs of all the amplification stages when starting the offset voltage adjustment of the plurality of amplification stages, and When the offset voltage adjustment is completed, the switch circuit is controlled so as to cancel the input short-circuit state of the one amplification stage.
好適に、上記増幅段は、入力される差動電圧を増幅し、当該増幅結果を差動電圧として出力する差動増幅回路を含む。 Preferably, the amplification stage includes a differential amplifier circuit that amplifies the input differential voltage and outputs the amplification result as a differential voltage.
好適に、上記差動増幅回路は、共通の電流源に接続され、上記入力差動電圧に応じた差動電流を出力するトランジスタ対と、上記差動電流の一方の電流経路に設けられた第１負荷抵抗及び上記差動電流の他方の電流経路に設けられた第２負荷抵抗を含み、上記差動電流に応じて上記第１負荷抵抗に生じる電圧と上記第２負荷抵抗に生じる電圧との差に応じた差動電圧を出力する負荷回路とを有し、上記第１負荷抵抗及び上記第２負荷抵抗の少なくとも一方が、上記オフセット調整回路の制御に応じてその抵抗値が変化する可変抵抗である。
あるいは、上記差動増幅回路は、共通の電流源に接続され、上記入力差動電圧に応じた差動電流を出力するトランジスタ対と、上記差動電流に応じた差動電圧を出力する負荷回路と、上記トランジスタ対の２つのトランジスタと上記電流源との間の電流経路の少なくとも一方に設けられた抵抗を含む抵抗回路とを有してよい。また、上記抵抗回路の上記抵抗が、上記オフセット調整回路の制御に応じてその抵抗値が変化する可変抵抗であってもよい。
Preferably, the differential amplifier circuit is connected to a common current source, outputs a differential current corresponding to the input differential voltage, and a first provided in one current path of the differential current. One load resistor and a second load resistor provided in the other current path of the differential current, and a voltage generated in the first load resistor and a voltage generated in the second load resistor according to the differential current A load circuit that outputs a differential voltage corresponding to the difference, and at least one of the first load resistor and the second load resistor has a variable resistance whose resistance value changes according to the control of the offset adjustment circuit It is.
Alternatively, the differential amplifier circuit is connected to a common current source, and a transistor pair that outputs a differential current corresponding to the input differential voltage and a load circuit that outputs a differential voltage corresponding to the differential current And a resistor circuit including a resistor provided in at least one of the current paths between the two transistors of the transistor pair and the current source. Further, the resistance of the resistance circuit may be a variable resistance whose resistance value changes according to the control of the offset adjustment circuit.
好適に、上記可変抵抗は、並列接続された複数のトランジスタを含むトランジスタ回路と、上記トランジスタ回路に含まれる上記複数のトランジスタのうち、上記オフセット調整回路の制御に応じて選択した一部のトランジスタの電流経路を遮断する遮断回路とを含む。 Preferably, the variable resistor includes a transistor circuit including a plurality of transistors connected in parallel, and a part of the plurality of transistors selected in accordance with the control of the offset adjustment circuit among the plurality of transistors included in the transistor circuit. And a cut-off circuit for cutting off the current path.
好適に、上記検出回路は、終段の上記増幅段から出力される差動電圧の一方の電圧が他方の電圧より高い場合に第１信号を出力し、当該一方の電圧が当該他方の電圧より低い場合に第２信号を出力し、上記オフセット調整回路は、上記検出回路の出力信号が上記第１信号から上記第２信号へ若しくは上記第２信号から上記第１信号へ変化したとき、上記調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する。 Preferably, the detection circuit outputs the first signal when one voltage of the differential voltage output from the final amplification stage is higher than the other voltage, and the one voltage is higher than the other voltage. When the output signal of the detection circuit is changed from the first signal to the second signal or from the second signal to the first signal, the second adjustment signal is output. The input voltage setting circuit is controlled so as to hold the offset voltage of the target amplification stage and cancel the zero setting of the input voltage of the target amplification stage.
本発明の第２の観点に係る信号強度検出回路は、縦続に結合された複数の上記増幅段と、上記複数の増幅段からそれぞれ出力される信号に基づいて、初段の上記増幅段に入力される信号の強度を示す信号強度表示信号を生成する信号生成回路と、上記入力電圧設定回路と、上記オフセット調整回路と、上記検出回路とを備える。 The signal strength detection circuit according to the second aspect of the present invention is input to the first amplification stage based on the plurality of amplification stages coupled in cascade and the signals respectively output from the plurality of amplification stages. A signal generation circuit for generating a signal intensity display signal indicating the intensity of the signal, the input voltage setting circuit, the offset adjustment circuit, and the detection circuit.
好適に、上記信号生成回路は、上記複数の増幅段からそれぞれ出力される信号の振幅に応じた振幅信号を生成する複数の振幅検出回路と、上記複数の振幅検出回路において生成される複数の上記振幅信号を合成し、当該合成結果に応じた上記信号強度表示信号を出力する信号合成回路とを有する。 Preferably, the signal generation circuit includes a plurality of amplitude detection circuits that generate amplitude signals corresponding to the amplitudes of signals output from the plurality of amplification stages, and the plurality of amplitude detection circuits that are generated in the plurality of amplitude detection circuits. A signal synthesis circuit that synthesizes the amplitude signal and outputs the signal intensity display signal corresponding to the synthesis result.
本発明の第３の観点は、縦続に結合された複数の増幅段を有する増幅回路のオフセット電圧調整方法に関するものであり、上記オフセット電圧調整方法は、上記複数の増幅段の入力電圧をそれぞれゼロに設定するゼロ電圧入力工程と、上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整する複数の調整工程とを有し、上記調整工程は、調整対象の増幅段のオフセット電圧を変化させる第１の工程と、上記第１の工程において、終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する第２の工程と、上記第２の工程において終段の上記増幅段の出力電圧がゼロ付近にあることが検出されると、上記調整対象の増幅段のオフセット電圧を保持し、当該調整対象の増幅段に対する上記入力電圧のゼロ設定を解除する第３の工程とを含む。 According to a third aspect of the present invention, there is provided an offset voltage adjustment method for an amplifier circuit having a plurality of amplification stages coupled in cascade, wherein the offset voltage adjustment method reduces the input voltages of the plurality of amplification stages to zero. And a plurality of adjustment steps for sequentially adjusting the offset voltages of the plurality of amplification stages from the final stage toward the first stage, and the adjustment process includes the offset voltage of the amplification stage to be adjusted. In the first step, a second step of detecting whether the output voltage of the final amplification stage is near zero, and a final step in the second step. When the output voltage of the amplification stage is detected to be near zero, the offset voltage of the amplification stage to be adjusted is held, and the zero setting of the input voltage for the amplification stage to be adjusted is canceled. And a step.
本発明によれば、縦続に結合された複数の増幅段においてそれぞれ発生するオフセット電圧を適切に調整できる。 According to the present invention, it is possible to appropriately adjust the offset voltages respectively generated in a plurality of amplification stages coupled in cascade.
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る信号強度検出回路の構成の一例を示す図である。
図１に示す信号強度検出回路は、縦続に結合された６段の差動アンプ１０−１〜１０−６と、スイッチ回路２０−１〜２０−６と、オフセット調整回路３０と、検出回路４０と、信号生成回路５０とを有する。信号生成回路５０は、振幅検出回路５１−１〜５１−６と、ローパスフィルタ５２とを有する。
差動アンプ１０−１〜１０−６は、本発明における増幅段の一例である。
スイッチ回路２０−１〜２０−６は、本発明におけるスイッチ回路の一例である。
オフセット調整回路３０は、本発明におけるオフセット調整回路の一例である。
検出回路４０は、本発明における検出回路の一例である。
信号生成回路５０は、本発明における信号生成回路の一例である。
振幅検出回路５１−１〜５１−６は、本発明における振幅検出回路の一例である。
<First Embodiment>
FIG. 1 is a diagram showing an example of a configuration of a signal strength detection circuit according to the first embodiment of the present invention.
The signal strength detection circuit shown in FIG. 1 includes six stages of differential amplifiers 10-1 to 10-6 connected in cascade, switch circuits 20-1 to 20-6, an offset adjustment circuit 30, and a detection circuit 40. And a signal generation circuit 50. The signal generation circuit 50 includes amplitude detection circuits 51-1 to 51-6 and a low-pass filter 52.
The differential amplifiers 10-1 to 10-6 are an example of an amplification stage in the present invention.
The switch circuits 20-1 to 20-6 are examples of the switch circuit in the present invention.
The offset adjustment circuit 30 is an example of an offset adjustment circuit in the present invention.
The detection circuit 40 is an example of the detection circuit in the present invention.
The signal generation circuit 50 is an example of a signal generation circuit in the present invention.
The amplitude detection circuits 51-1 to 51-6 are examples of the amplitude detection circuit in the present invention.
差動アンプ１０−１〜１０−６は、入力される差動電圧を所定のゲインで増幅し、その増幅結果を差動電圧として出力する。
初段の差動アンプ１０−１は、信号強度の検出対象となる差動信号Ｓｉｎを入力して増幅し、その増幅結果を後段の差動アンプ１０−２に出力する。差動アンプ１０−ｋ（「ｋ」は２から５までの整数を示す。以下同じ。）は、前段の差動アンプ１０−（ｋ−１）から入力した差動信号を増幅し、その増幅結果を後段の差動アンプ１０−（ｋ＋１）に出力する。終段の差動アンプ１０−６は、前段の差動アンプ１０−５から入力した差動信号を増幅し、その増幅結果を差動信号Ｓｏｕｔとして出力する。
The differential amplifiers 10-1 to 10-6 amplify the input differential voltage with a predetermined gain, and output the amplification result as a differential voltage.
The first-stage differential amplifier 10-1 receives and amplifies the differential signal Sin that is a signal intensity detection target, and outputs the amplification result to the subsequent-stage differential amplifier 10-2. The differential amplifier 10-k ("k" represents an integer from 2 to 5. The same applies hereinafter) amplifies the differential signal input from the previous-stage differential amplifier 10- (k-1) and amplifies the amplified signal. The result is output to the subsequent differential amplifier 10- (k + 1). The final-stage differential amplifier 10-6 amplifies the differential signal input from the previous-stage differential amplifier 10-5, and outputs the amplification result as a differential signal Sout.
差動アンプ１０−１〜１０−６は、オフセット調整回路３０の制御に応じてそれぞれオフセット電圧が変化するように構成されている。すなわち、差動アンプ１０−ｉ（「ｉ」は１から６までの整数を示す。以下同じ。）は、オフセット調整回路３０が生成する調整信号Ａｉに応じてオフセット電圧が変化する。 The differential amplifiers 10-1 to 10-6 are configured such that the offset voltage changes according to the control of the offset adjustment circuit 30. That is, the differential amplifier 10-i (“i” represents an integer from 1 to 6. The same applies hereinafter) has an offset voltage that changes according to the adjustment signal Ai generated by the offset adjustment circuit 30.
図２は、差動アンプ１０−ｉ（ｉ＝１〜６）の構成の一例を示す図である。
図２に示す差動アンプ１０−ｉは、定電流源１１と、ＮＭＯＳ型のトランジスタＭ１，Ｍ２を含むトランジスタ対１２と、調整信号Ａｉに応じて抵抗値が変化する可変抵抗１３，１４とを有する。
トランジスタ対１２は、本発明におけるトランジスタ対の一例である。
可変抵抗１３，１４は、本発明における可変抵抗の一例である。
FIG. 2 is a diagram illustrating an example of the configuration of the differential amplifier 10-i (i = 1 to 6).
A differential amplifier 10-i shown in FIG. 2 includes a constant current source 11, a transistor pair 12 including NMOS transistors M1 and M2, and variable resistors 13 and 14 whose resistance values change according to the adjustment signal Ai. Have.
The transistor pair 12 is an example of a transistor pair in the present invention.
The variable resistors 13 and 14 are examples of variable resistors in the present invention.
トランジスタＭ１及びＭ２のソースが共通に接続され、その共通のソースが定電流源１１に接続される。定電流源１１は、トランジスタＭ１のソース電流とトランジスタＭ２のソース電流との和を一定に保つ。トランジスタＭ１のドレインが可変抵抗１３を介して電源電圧ＶＤＤに接続され、トランジスタＭ２のドレインが可変抵抗１４を介して電源電圧ＶＤＤに接続される。 The sources of the transistors M1 and M2 are connected in common, and the common source is connected to the constant current source 11. The constant current source 11 keeps the sum of the source current of the transistor M1 and the source current of the transistor M2 constant. The drain of the transistor M1 is connected to the power supply voltage VDD through the variable resistor 13, and the drain of the transistor M2 is connected to the power supply voltage VDD through the variable resistor 14.
差動アンプ１０−ｉに入力される差動電圧は、正相電圧Ｖｉｎ＋と逆相電圧Ｖｉｎ−を含んでおり、正相電圧Ｖｉｎ＋がトランジスタＭ１のゲートに入力され、逆相電圧Ｖｉｎ−がトランジスタＭ２のゲートに入力される。
差動アンプ１０−ｉから出力される差動電圧は、正相電圧Ｖｏｕｔ＋と逆相電圧Ｖｏｕｔ−を含んでおり、トランジスタＭ２のドレインと可変抵抗１４との接続ノードから正相電圧Ｖｏｕｔ＋が出力され、トランジスタＭ１のドレインと可変抵抗１３との接続ノードから逆相電圧Ｖｏｕｔ−が出力される。
The differential voltage input to the differential amplifier 10-i includes a positive phase voltage Vin + and a negative phase voltage Vin−, the positive phase voltage Vin + is input to the gate of the transistor M1, and the negative phase voltage Vin− is a transistor. Input to the gate of M2.
The differential voltage output from the differential amplifier 10-i includes the positive phase voltage Vout + and the negative phase voltage Vout−, and the positive phase voltage Vout + is output from the connection node between the drain of the transistor M2 and the variable resistor 14. The negative phase voltage Vout− is output from the connection node between the drain of the transistor M1 and the variable resistor 13.
可変抵抗１３，１４の詳細な構成について、図３，図４を参照して説明する。 A detailed configuration of the variable resistors 13 and 14 will be described with reference to FIGS.
図３は、可変抵抗１３，１４の一構成例を示す図である。
図３の例において、可変抵抗１３はＰＭＯＳ型のトランジスタＭ３及びＭ３−１〜Ｍ３−ｊとスイッチ回路ＳＷ１−１〜ＳＷ１−ｊを有し、可変抵抗１４はＰＭＯＳ型のトランジスタＭ４及びＭ４−１〜Ｍ４−ｊとスイッチ回路ＳＷ２−１〜ＳＷ２−ｊを有する。
スイッチ回路ＳＷ１−１〜ＳＷ１−ｊ並びにＳＷ２−１〜ＳＷ２−ｊは、本発明における遮断回路の一例である。
FIG. 3 is a diagram illustrating a configuration example of the variable resistors 13 and 14.
In the example of FIG. 3, the variable resistor 13 includes PMOS transistors M3 and M3-1 to M3-j and switch circuits SW1-1 to SW1-j, and the variable resistor 14 includes PMOS transistors M4 and M4-1. To M4-j and switch circuits SW2-1 to SW2-j.
The switch circuits SW1-1 to SW1-j and SW2-1 to SW2-j are examples of the cutoff circuit in the present invention.
トランジスタＭ３及びＭ３−１〜Ｍ３−ｊは、トランジスタＭ１のドレインと電源電圧ＶＤＤとの間に並列に接続される。トランジスタＭ３のゲートには、バイアス電圧Ｖｂ１が入力される。トランジスタＭ３−ｎ（「ｎ」は１からｊまでの整数を示す。以下同じ。）のゲートには、スイッチ回路ＳＷ１−ｎを介してバイアス電圧Ｖｂ１が入力される。スイッチ回路ＳＷ１−ｎは、オフセット調整回路３０から供給される調整信号Ａｉに応じて、トランジスタＭ３−ｎのゲートにバイアス電圧Ｖｂ１を入力するか、又は、トランジスタＭ３−ｎのゲートとソースを接続する。
トランジスタＭ４及びＭ４−１〜Ｍ４−ｊは、トランジスタＭ２のドレインと電源電圧ＶＤＤとの間に並列に接続される。トランジスタＭ４のゲートには、バイアス電圧Ｖｂ１が入力される。トランジスタＭ４−ｎのゲートには、スイッチ回路ＳＷ２−ｎを介してバイアス電圧Ｖｂ１が入力される。スイッチ回路ＳＷ２−ｎは、オフセット調整回路３から供給される調整信号Ａｉに応じて、トランジスタＭ４−ｎのゲートにバイアス電圧Ｖｂ１を入力するか、又は、トランジスタＭ４−ｎのゲートとソースを接続する。
The transistors M3 and M3-1 to M3-j are connected in parallel between the drain of the transistor M1 and the power supply voltage VDD. A bias voltage Vb1 is input to the gate of the transistor M3. The bias voltage Vb1 is input to the gate of the transistor M3-n (“n” represents an integer from 1 to j; the same applies hereinafter) via the switch circuit SW1-n. The switch circuit SW1-n inputs the bias voltage Vb1 to the gate of the transistor M3-n or connects the gate and source of the transistor M3-n according to the adjustment signal Ai supplied from the offset adjustment circuit 30. .
The transistors M4 and M4-1 to M4-j are connected in parallel between the drain of the transistor M2 and the power supply voltage VDD. A bias voltage Vb1 is input to the gate of the transistor M4. The bias voltage Vb1 is input to the gate of the transistor M4-n via the switch circuit SW2-n. The switch circuit SW2-n inputs the bias voltage Vb1 to the gate of the transistor M4-n or connects the gate and source of the transistor M4-n according to the adjustment signal Ai supplied from the offset adjustment circuit 3. .
トランジスタＭ３−ｎのゲートにバイアス電圧Ｖｂ１が入力されるようにスイッチ回路ＳＷ１−ｎが設定されると、トランジスタＭ３−ｎにはバイアス電圧Ｖｂ１に応じた電流が流れる。他方、トランジスタＭ３−ｎのゲートとソースが接続されるようにスイッチ回路ＳＷ１−ｎが設定されると、トランジスタＭ３−ｎはオフ状態となってその電流経路が遮断される。従って、調整信号Ａｉに応じてスイッチ回路ＳＷ１−１〜ＳＷ１−ｊの接続が切り替えられることにより、トランジスタＭ３−１〜Ｍ３−ｊに流れる電流が変化し、これに応じて可変抵抗１３の抵抗値が変化することになる。
可変抵抗１４についても同様であり、調整信号Ａｉに応じてスイッチ回路ＳＷ２−１〜ＳＷ２−ｊの設定が切り替えられることによりその抵抗値が変化することになる。
When the switch circuit SW1-n is set so that the bias voltage Vb1 is input to the gate of the transistor M3-n, a current corresponding to the bias voltage Vb1 flows through the transistor M3-n. On the other hand, when the switch circuit SW1-n is set so that the gate and source of the transistor M3-n are connected, the transistor M3-n is turned off and the current path is cut off. Therefore, when the connection of the switch circuits SW1-1 to SW1-j is switched according to the adjustment signal Ai, the current flowing through the transistors M3-1 to M3-j changes, and the resistance value of the variable resistor 13 is changed accordingly. Will change.
The same applies to the variable resistor 14, and the resistance value is changed by switching the setting of the switch circuits SW2-1 to SW2-j in accordance with the adjustment signal Ai.
図４は、可変抵抗１３，１４の他の構成例を示す図である。
図４の例において、可変抵抗１３はＰＭＯＳ型のトランジスタＭ３及びＭ３−１〜Ｍ３−ｊとスイッチ回路ＳＷ３−１〜ＳＷ３−ｊを有し、可変抵抗１４はＰＭＯＳ型のトランジスタＭ４及びＭ４−１〜Ｍ４−ｊとスイッチ回路ＳＷ４−１〜ＳＷ４−ｊを有する。
スイッチ回路ＳＷ３−１〜ＳＷ１−ｊ並びにＳＷ４−１〜ＳＷ４−ｊは、本発明における遮断回路の一例である。
FIG. 4 is a diagram illustrating another configuration example of the variable resistors 13 and 14.
In the example of FIG. 4, the variable resistor 13 includes PMOS transistors M3 and M3-1 to M3-j and switch circuits SW3-1 to SW3-j, and the variable resistor 14 includes PMOS transistors M4 and M4-1. To M4-j and switch circuits SW4-1 to SW4-j.
The switch circuits SW3-1 to SW1-j and SW4-1 to SW4-j are examples of the cutoff circuit in the present invention.
トランジスタＭ３及びＭ３−１〜Ｍ３−ｊは、トランジスタＭ１のドレインと電源電圧ＶＤＤとの間に並列に接続されており、その各ゲートにはバイアス電圧Ｖｂ１が入力される。スイッチ回路ＳＷ３−ｎは、トランジスタＭ３−ｎのドレインとトランジスタＭ１のドレインとの間の電流経路に設けられており、調整信号Ａｉに応じてオン又はオフする。スイッチ回路ＳＷ４−ｎは、トランジスタＭ４−ｎのドレインとトランジスタＭ２のドレインとの間の電流経路に設けられており、調整信号Ａｉに応じてオン又はオフする。 The transistors M3 and M3-1 to M3-j are connected in parallel between the drain of the transistor M1 and the power supply voltage VDD, and a bias voltage Vb1 is input to each gate. The switch circuit SW3-n is provided in a current path between the drain of the transistor M3-n and the drain of the transistor M1, and is turned on or off according to the adjustment signal Ai. The switch circuit SW4-n is provided in a current path between the drain of the transistor M4-n and the drain of the transistor M2, and is turned on or off according to the adjustment signal Ai.
スイッチ回路ＳＷ３−ｎがオンするように設定されると、トランジスタＭ３−ｎにはバイアス電圧Ｖｂ１に応じた電流が流れる。他方、スイッチ回路ＳＷ３−ｎがオフするように設定されると、トランジスタＭ３−ｎの電流が遮断される。従って、調整信号Ａｉに応じてスイッチ回路ＳＷ３−１〜ＳＷ３−ｊのオンオフが切り替えられることにより、トランジスタＭ３−１〜Ｍ３−ｊに流れる電流が変化し、これに応じて可変抵抗１３の抵抗値が変化することになる。
可変抵抗１４についても同様であり、調整信号Ａｉに応じてスイッチ回路ＳＷ４−１〜ＳＷ４−ｊの設定が切り替えられることによりその抵抗値が変化することになる。
When the switch circuit SW3-n is set to be turned on, a current corresponding to the bias voltage Vb1 flows through the transistor M3-n. On the other hand, when the switch circuit SW3-n is set to be turned off, the current of the transistor M3-n is cut off. Accordingly, when the switch circuits SW3-1 to SW3-j are turned on / off according to the adjustment signal Ai, the current flowing through the transistors M3-1 to M3-j changes, and the resistance value of the variable resistor 13 is changed accordingly. Will change.
The same applies to the variable resistor 14, and the resistance value is changed by switching the setting of the switch circuits SW4-1 to SW4-j in accordance with the adjustment signal Ai.
なお、図４の例ではトランジスタＭ３−ｎ（Ｍ４−ｎ）のドレイン側に直列にスイッチ回路ＳＷ３−ｎ（ＳＷ４−ｎ）を設けているが、このスイッチ回路ＳＷ３−ｎ（ＳＷ４−ｎ）はトランジスタＭ３−ｎ（Ｍ４−ｎ）のソース側に直列に設けてもよい。
以上が、可変抵抗１３，１４についての説明である。
In the example of FIG. 4, the switch circuit SW3-n (SW4-n) is provided in series on the drain side of the transistor M3-n (M4-n). The transistor M3-n (M4-n) may be provided in series on the source side.
The above is the description of the variable resistors 13 and 14.
図１に戻る。
信号生成回路５０は、差動アンプ１０−１〜１０−６の各段から出力される信号に基づいて、差動信号Ｓｉｎの強度を示す信号強度表示信号ＳＩを生成する。例えば、信号生成回路５０は、差動アンプ１０−１〜１０−６の各段から出力される信号の振幅を加算した結果に応じた信号強度表示信号ＳＩを生成する。
Returning to FIG.
The signal generation circuit 50 generates a signal strength display signal SI indicating the strength of the differential signal Sin based on signals output from the respective stages of the differential amplifiers 10-1 to 10-6. For example, the signal generation circuit 50 generates the signal strength display signal SI according to the result of adding the amplitudes of the signals output from the respective stages of the differential amplifiers 10-1 to 10-6.
振幅検出回路５１−ｉ（ｉ＝１〜６）は、差動アンプ１０−ｉから出力される差動信号の振幅に応じた振幅信号を生成する。例えば振幅検出回路５１−ｉは、差動アンプ１０−ｉの出力差動信号を全波整流若しくは半波整流し、その整流波形を持った電流を振幅信号として出力する。 The amplitude detection circuit 51-i (i = 1 to 6) generates an amplitude signal corresponding to the amplitude of the differential signal output from the differential amplifier 10-i. For example, the amplitude detection circuit 51-i performs full-wave rectification or half-wave rectification on the output differential signal of the differential amplifier 10-i, and outputs a current having the rectified waveform as an amplitude signal.
振幅検出回路５１−１〜５１−６の振幅信号の出力端子は、ノードＮ１において共通に接続される。これにより、振幅検出回路５１−１〜５１−６から電流として出力される振幅信号がノードＮ１において合成（加算）される。
なお、振幅検出回路５１−１〜５１−６の出力端子が共通接続されたノードＮ１を含む回路は、本発明における信号合成回路の一例である。
The amplitude signal output terminals of the amplitude detection circuits 51-1 to 51-6 are connected in common at the node N1. As a result, the amplitude signals output as currents from the amplitude detection circuits 51-1 to 51-6 are combined (added) at the node N1.
The circuit including the node N1 to which the output terminals of the amplitude detection circuits 51-1 to 51-6 are commonly connected is an example of the signal synthesis circuit in the present invention.
ローパスフィルタ５２は、ノードＮ１において合成された振幅検出回路５１−１〜５１−６の振幅信号に含まれる高周波成分（脈動成分）を除去する。図１の例において、ローパスフィルタ５２は、ノードＮ１と電源電圧ＶＤＤとの間に並列接続された抵抗Ｒ１とキャパシタＣ１を含む。
ローパスフィルタ５２によって高周波成分を除去された振幅信号の合成結果が、ノードＮ１において信号強度表示信号ＳＩとして出力される。
The low-pass filter 52 removes high-frequency components (pulsation components) included in the amplitude signals of the amplitude detection circuits 51-1 to 51-6 synthesized at the node N1. In the example of FIG. 1, the low-pass filter 52 includes a resistor R1 and a capacitor C1 connected in parallel between the node N1 and the power supply voltage VDD.
The synthesized result of the amplitude signal from which the high-frequency component has been removed by the low-pass filter 52 is output as the signal strength display signal SI at the node N1.
スイッチ回路２０−ｉ（ｉ＝１〜６）は、差動アンプ１０−ｉの差動電圧の入力端子対に接続される。スイッチ回路２０−ｉは、オフセット調整回路３０の制御に従って差動アンプ１０−ｉの入力端子対を短絡することにより、差動アンプ１０−ｉの入力電圧をゼロに設定する。 The switch circuit 20-i (i = 1 to 6) is connected to the differential voltage input terminal pair of the differential amplifier 10-i. The switch circuit 20-i sets the input voltage of the differential amplifier 10-i to zero by short-circuiting the input terminal pair of the differential amplifier 10-i according to the control of the offset adjustment circuit 30.
検出回路４０は、終段の差動アンプ１０−６から出力される差動信号Ｓｏｕｔの電圧がゼロ付近にあるか否かを検出する。例えば検出回路４０は、差動信号Ｓｏｕｔにおける正相電圧Ｖａと逆相電圧Ｖｂの大小関係を比較するコンパレータとして動作する。具体的には、検出回路４０は、正相電圧Ｖａが逆相電圧Ｖｂより高い場合に「０」（ローレベル）、正相電圧Ｖａが逆相電圧Ｖｂより低い場合に「１」（ハイレベル）となる検出信号Ｚｄｅｔを出力する。 The detection circuit 40 detects whether or not the voltage of the differential signal Sout output from the final-stage differential amplifier 10-6 is near zero. For example, the detection circuit 40 operates as a comparator that compares the magnitude relationship between the positive phase voltage Va and the negative phase voltage Vb in the differential signal Sout. Specifically, the detection circuit 40 is “0” (low level) when the positive phase voltage Va is higher than the negative phase voltage Vb, and “1” (high level) when the positive phase voltage Va is lower than the negative phase voltage Vb. ) Is output.
オフセット調整回路３０は、差動アンプ１０−１〜１０−６のオフセット電圧を終段から初段に向かって順に調整する。すなわち、オフセット調整回路３０は、差動アンプ１０−６，１０−５，…，１０−２，１０−１の順番でオフセット電圧調整を行う。 The offset adjustment circuit 30 adjusts the offset voltages of the differential amplifiers 10-1 to 10-6 in order from the final stage to the first stage. That is, the offset adjustment circuit 30 performs the offset voltage adjustment in the order of the differential amplifiers 10-6, 10-5, ..., 10-2, 10-1.
オフセット調整回路３０は、第ｉ段の差動アンプ１０−ｉ（ｉ＝１〜６）のオフセット電圧を調整する場合、差動アンプ１０−ｉの入力電圧がゼロになるようにスイッチ回路２０−ｉを短絡させた状態で、差動アンプ１０−ｉのオフセット電圧を変化させる。すなわちオフセット調整回路３０は、スイッチ回路２０−ｉをオンに設定した状態で、調整信号Ａｉにより差動アンプ１０−ｉのオフセット電圧を変化させる。また、オフセット調整回路３０は、このオフセット電圧の変化の過程において、検出回路４０の検出結果（検出信号Ｚｄｅｔ）を監視する。そして、差動信号Ｓｏｕｔの電圧がゼロ付近にあることを検出回路４０が検出すると（検出信号Ｚｄｅｔの値が「１」から「０」若しくは「０」から「１」へ変化すると）、オフセット調整回路３０は、差動アンプ１０−ｉのオフセット電圧を保持するとともに、スイッチ回路２０−ｉをオンからオフに切り替えて差動アンプ１０−ｉの入力電圧のゼロ設定を解除する。 The offset adjustment circuit 30 adjusts the offset voltage of the i-th differential amplifier 10-i (i = 1 to 6) so that the input voltage of the differential amplifier 10-i becomes zero. With i short-circuited, the offset voltage of the differential amplifier 10-i is changed. That is, the offset adjustment circuit 30 changes the offset voltage of the differential amplifier 10-i by the adjustment signal Ai in a state where the switch circuit 20-i is set to ON. Further, the offset adjustment circuit 30 monitors the detection result (detection signal Zdet) of the detection circuit 40 in the process of changing the offset voltage. When the detection circuit 40 detects that the voltage of the differential signal Sout is near zero (when the value of the detection signal Zdet changes from “1” to “0” or “0” to “1”), the offset adjustment is performed. The circuit 30 holds the offset voltage of the differential amplifier 10-i and switches the switch circuit 20-i from on to off to cancel the zero setting of the input voltage of the differential amplifier 10-i.
オフセット調整回路３０は、例えば、調整信号Ａ１〜Ａ６を記憶するレジスタを有する。オフセット調整回路３０は、差動アンプ１０−ｉのオフセット電圧調整において、差動信号Ｓｏｕｔの電圧がゼロ付近にあることを検出回路４０が検出したとき、調整信号Ａｉを上記のレジスタに記憶する。その後、オフセット調整回路３０は、レジスタに記憶した一定の調整信号Ａｉを差動アンプ１０−ｉに入力する。 The offset adjustment circuit 30 includes, for example, a register that stores adjustment signals A1 to A6. When the detection circuit 40 detects that the voltage of the differential signal Sout is near zero in the offset voltage adjustment of the differential amplifier 10-i, the offset adjustment circuit 30 stores the adjustment signal Ai in the register. Thereafter, the offset adjustment circuit 30 inputs the constant adjustment signal Ai stored in the register to the differential amplifier 10-i.
ここで、図１に示す信号強度検出回路における入力信号強度の検出動作について説明する。 Here, the operation of detecting the input signal strength in the signal strength detection circuit shown in FIG. 1 will be described.
振幅検出回路５１−１〜５１−６において生成される各振幅信号は、差動アンプ１０−１〜１０−６において増幅された差動信号Ｓｉｎの振幅を検出した信号であるため、これらの振幅信号を合成（加算）して高周波成分（脈動成分）を除去することにより得られる信号強度表示信号ＳＩは、差動信号Ｓｉｎの振幅（信号強度）に応じて増減する信号となる。 Each amplitude signal generated in the amplitude detection circuits 51-1 to 51-6 is a signal obtained by detecting the amplitude of the differential signal Sin amplified in the differential amplifiers 10-1 to 10-6. The signal intensity display signal SI obtained by synthesizing (adding) the signals and removing the high-frequency component (pulsation component) is a signal that increases or decreases according to the amplitude (signal intensity) of the differential signal Sin.
また、差動信号Ｓｉｎの振幅が増大するにつれて、縦続接続された差動アンプ１０−１〜１０−６の出力信号が後段側から順に飽和する。すなわち、過大な振幅を持つ差動信号が差動アンプに入力された場合、トランジスタＭ１及びＭ２の一方が導通状態になるとともに他方が遮断状態になるため、正相電圧Ｖｏｕｔ＋と逆相電圧Ｖｏｕｔ−のレベルが定電流源１１の電流値と可変抵抗１３，１４の抵抗値に応じた一定のレベルに制限される（図２）。振幅検出回路５１−１〜５１−６の振幅信号が高ゲイン側から順に飽和していくと、振幅信号の加算結果として得られる信号強度表示信号ＳＩは、差動信号Ｓｉｎの信号強度の擬似的な対数値を表す信号となる。 Further, as the amplitude of the differential signal Sin increases, the output signals of the cascade-connected differential amplifiers 10-1 to 10-6 are saturated sequentially from the subsequent stage side. That is, when a differential signal having an excessive amplitude is input to the differential amplifier, one of the transistors M1 and M2 is turned on and the other is turned off, so that the positive phase voltage Vout + and the negative phase voltage Vout− Is limited to a certain level according to the current value of the constant current source 11 and the resistance values of the variable resistors 13 and 14 (FIG. 2). When the amplitude signals of the amplitude detection circuits 51-1 to 51-6 are sequentially saturated from the high gain side, the signal strength display signal SI obtained as a result of adding the amplitude signals is a pseudo signal strength of the differential signal Sin. Signal representing a logarithmic value.
このように、図１に示す信号強度検出回路では、差動信号Ｓｉｎの信号強度の対数値を示す信号強度表示信号ＳＩが得られるため、限られた電圧範囲内において信号強度の広範囲な変化を検出できる。 As described above, in the signal strength detection circuit shown in FIG. 1, since the signal strength display signal SI indicating the logarithmic value of the signal strength of the differential signal Sin can be obtained, a wide range of changes in signal strength can be achieved within a limited voltage range. It can be detected.
次に、図１に示す信号強度検出回路のオフセット電圧調整動作について、図５〜図７を参照して説明する。 Next, the offset voltage adjustment operation of the signal strength detection circuit shown in FIG. 1 will be described with reference to FIGS.
図５は、図１に示す信号強度検出回路におけるオフセット電圧調整の全体の流れを例示するフローチャートである。
図６は、図５に示すフローチャートにおける各差動アンプのオフセット電圧調整工程（ＳＴ１０３〜ＳＴ１０８）のフローを例示する図である。
図７は、図２に示す差動アンプ（１０−１〜１０−６）において可変抵抗１３，１４の抵抗値ｒ１３，ｒ１４を変化させたときの正相電圧Ｖａ及び逆相電圧Ｖｂの変化、並びに、検出信号Ｚｄｅｔの変化を説明するための図である。図７（Ａ），（Ｂ）の横軸は可変抵抗１３の抵抗値ｒ１３及び可変抵抗１４の抵抗値ｒ１４の変化を表し、図７（Ａ）の縦軸は正相電圧Ｖａ及び逆相電圧Ｖｂを表し、図７（Ｂ）の縦軸は検出信号Ｚｄｅｔのレベルを表す。
FIG. 5 is a flowchart illustrating the overall flow of offset voltage adjustment in the signal strength detection circuit shown in FIG.
FIG. 6 is a diagram illustrating a flow of the offset voltage adjustment process (ST103 to ST108) of each differential amplifier in the flowchart shown in FIG.
7 shows changes in the positive phase voltage Va and the negative phase voltage Vb when the resistance values r13 and r14 of the variable resistors 13 and 14 are changed in the differential amplifier (10-1 to 10-6) shown in FIG. And it is a figure for demonstrating the change of the detection signal Zdet. 7A and 7B, the horizontal axis represents changes in the resistance value r13 of the variable resistor 13 and the resistance value r14 of the variable resistor 14, and the vertical axis in FIG. 7A represents the positive phase voltage Va and the negative phase voltage. Vb is represented, and the vertical axis in FIG. 7B represents the level of the detection signal Zdet.
まずステップＳＴ１０１において、オフセット調整回路３０は、差動アンプ１０−１〜１０−６の入力電圧が全てゼロになるように、スイッチ回路２０−１〜２０−６を全てオン状態に設定する。これにより、差動信号Ｓｏｕｔの電圧は、終段の差動アンプ１０−６のオフセット電圧と等しくなる。 First, in step ST101, the offset adjustment circuit 30 sets all the switch circuits 20-1 to 20-6 to the on state so that the input voltages of the differential amplifiers 10-1 to 10-6 are all zero. As a result, the voltage of the differential signal Sout becomes equal to the offset voltage of the final-stage differential amplifier 10-6.
またステップＳＴ１０２において、オフセット調整回路３０は、差動アンプ１０−１〜１０−６の可変抵抗１３，１４（図２）を所定の初期値に設定する。例えば、オフセット調整回路３０は、各差動アンプにおける可変抵抗１３の抵抗値ｒ１３が最大値、可変抵抗１４の抵抗値ｒ１４が最小値となるように調整信号Ａ１〜Ａ６を初期設定する。これにより、終段の差動アンプ１０−６において抵抗値ｒ１４が抵抗値ｒ１３より十分小さくなるため、可変抵抗１４の電圧降下が可変抵抗１３の電圧降下に比べて相対的に小さくなり、差動アンプ１０−６から出力される正相電圧Ｖａが逆相電圧Ｖｂより相対的に高くなる（図７（Ａ））。差動アンプ１０−６のオフセット電圧は、正側（Ｖａ＞Ｖｂ）の極性の最大値となる。また、このとき、検出信号Ｚｄｅｔは「０」（ローレベル）になる（図７（Ｂ））。 In step ST102, the offset adjustment circuit 30 sets the variable resistors 13 and 14 (FIG. 2) of the differential amplifiers 10-1 to 10-6 to a predetermined initial value. For example, the offset adjustment circuit 30 initializes the adjustment signals A1 to A6 so that the resistance value r13 of the variable resistor 13 in each differential amplifier is the maximum value and the resistance value r14 of the variable resistor 14 is the minimum value. As a result, in the differential amplifier 10-6 at the final stage, the resistance value r14 is sufficiently smaller than the resistance value r13, so that the voltage drop of the variable resistor 14 becomes relatively smaller than the voltage drop of the variable resistor 13, and the differential The positive phase voltage Va output from the amplifier 10-6 is relatively higher than the negative phase voltage Vb (FIG. 7A). The offset voltage of the differential amplifier 10-6 is the maximum value of the positive polarity (Va> Vb). At this time, the detection signal Zdet becomes “0” (low level) (FIG. 7B).
ステップＳＴ１０１，ＳＴ１０２において初期設定を行った後、オフセット調整回路３０は、まず終段の差動アンプ１０−６についてオフセット電圧調整を行う（ステップＳＴ１０３） After initial setting in steps ST101 and ST102, the offset adjustment circuit 30 first performs offset voltage adjustment for the final stage differential amplifier 10-6 (step ST103).
ステップＳＴ２０１において、オフセット調整回路３０は、検出回路４０の検出信号Ｚｄｅｔが「１」か否かを判定する。初期状態において検出信号Ｚｄｅｔは「０」になっているので、オフセット調整回路３０はステップＳＴ２０２に移行し、可変抵抗１３，１４の調整が可能か否かを判定する。初期状態の抵抗値ｒ１３，ｒ１４は調整可能なので、オフセット調整回路３０はステップＳＴ２０３に移行する。ステップＳＴ２０３において、オフセット調整回路３０は、抵抗値ｒ１３が最大値から１段階小さくなり、抵抗値ｒ１４が最小値から１段階大きくなるように差動アンプ１０−６の調整信号Ａ６を変更する。抵抗値ｒ１３が小さくなるとともに抵抗値ｒ１４が大きくなると、図７（Ａ）に示すように、正相電圧Ｖａが低下するとともに逆相電圧Ｖｂが上昇するため、差動アンプ１０−６のオフセット電圧（Ｖａ−Ｖｂ）が低下する。 In step ST201, the offset adjustment circuit 30 determines whether or not the detection signal Zdet of the detection circuit 40 is “1”. Since the detection signal Zdet is “0” in the initial state, the offset adjustment circuit 30 proceeds to step ST202 and determines whether or not the variable resistors 13 and 14 can be adjusted. Since the initial resistance values r13 and r14 can be adjusted, the offset adjustment circuit 30 proceeds to step ST203. In step ST203, the offset adjustment circuit 30 changes the adjustment signal A6 of the differential amplifier 10-6 so that the resistance value r13 is decreased by one step from the maximum value and the resistance value r14 is increased by one step from the minimum value. When the resistance value r13 decreases and the resistance value r14 increases, as shown in FIG. 7A, the positive phase voltage Va decreases and the reverse phase voltage Vb increases, so that the offset voltage of the differential amplifier 10-6 increases. (Va-Vb) decreases.
そしてオフセット調整回路３０は、再びステップＳＴ２０１に戻り、検出回路４０の検出信号Ｚｄｅｔが「１」か否かを判定する。検出信号Ｚｄｅｔが「０」の場合、オフセット調整回路３０は、上記と同様にステップＳＴ２０２，ＳＴ２０３を実行する。ステップＳＴ２０３が実行されることにより、抵抗値ｒ１３が更に１段階小さくなるとともに抵抗値ｒ１４が更に１段階大きくなり、差動アンプ１０−６のオフセット電圧（Ｖａ−Ｖｂ）が更に低下する。オフセット調整回路３０は、検出信号Ｚｄｅｔが「０」から「１」に変化するまでステップＳＴ２０１〜ＳＴ２０３を繰り返す。 Then, the offset adjustment circuit 30 returns to step ST201 again, and determines whether or not the detection signal Zdet of the detection circuit 40 is “1”. When the detection signal Zdet is “0”, the offset adjustment circuit 30 executes steps ST202 and ST203 as described above. By executing step ST203, the resistance value r13 is further decreased by one step, the resistance value r14 is further increased by one step, and the offset voltage (Va-Vb) of the differential amplifier 10-6 is further decreased. The offset adjustment circuit 30 repeats steps ST201 to ST203 until the detection signal Zdet changes from “0” to “1”.
差動アンプのオフセット電圧には、抵抗値ｒ１３と抵抗値ｒ１４の違いに起因するオフセット成分のほか、トランジスタＭ１，Ｍ２の特性（スレッショルド電圧、直流ゲイン等）のばらつきに起因するオフセット成分が含まれている。検出回路４０の検出信号Ｚｄｅｔが「０」から「１」に変化するとき、このような種々の要因により生じるオフセット電圧がほぼゼロになっている。 The offset voltage of the differential amplifier includes an offset component due to variations in characteristics of the transistors M1 and M2 (threshold voltage, DC gain, etc.) in addition to the offset component due to the difference between the resistance value r13 and the resistance value r14. ing. When the detection signal Zdet of the detection circuit 40 changes from “0” to “1”, the offset voltage caused by such various factors is almost zero.
オフセット調整回路３０は、検出信号Ｚｄｅｔが「０」から「１」に変化すると、ステップＳＴ２０１からステップＳＴ２０５へ移行し、そのときの抵抗値ｒ１３及びｒ１４を保持する。具体的には、オフセット調整回路３０は、検出信号Ｚｄｅｔが「０」から「１」に変化したときの調整信号Ａ６を不図示のレジスタに記憶する。以降、オフセット調整回路３０は、レジスタに記憶した調整信号Ａ６を差動アンプ１０−６に入力する。すなわち、オフセット調整回路３０は、オフセット電圧がゼロ付近になるように調整された差動アンプ１０−６の抵抗値ｒ１３及びｒ１４を維持する。
このようにして差動アンプ１０−６のオフセット電圧調整が完了すると、オフセット調整回路３０は、スイッチ回路２０−６をオン状態からオフ状態に切り替え、差動アンプ１０−６の入力電圧のゼロ設定を解除する（ステップＳＴ２０６）。
When the detection signal Zdet changes from “0” to “1”, the offset adjustment circuit 30 proceeds from step ST201 to step ST205, and holds the resistance values r13 and r14 at that time. Specifically, the offset adjustment circuit 30 stores the adjustment signal A6 when the detection signal Zdet changes from “0” to “1” in a register (not shown). Thereafter, the offset adjustment circuit 30 inputs the adjustment signal A6 stored in the register to the differential amplifier 10-6. That is, the offset adjustment circuit 30 maintains the resistance values r13 and r14 of the differential amplifier 10-6 adjusted so that the offset voltage is close to zero.
When the offset voltage adjustment of the differential amplifier 10-6 is completed in this way, the offset adjustment circuit 30 switches the switch circuit 20-6 from the on state to the off state, and sets the input voltage of the differential amplifier 10-6 to zero. Is released (step ST206).
なお、抵抗値ｒ１３を最大値から最小値へ変化させるとともに抵抗値ｒ１４を最少値から最大値へ変化させたにも関わらず検出信号Ｚｄｅｔが「１」へ変化しない場合、オフセット調整回路３０はステップＳＴ２０２からステップＳＴ２０４へ移行する。ステップＳＴ２０４において、オフセット調整回路３０は、オフセット電圧の調整に不具合が生じたことを示すエラー信号を図示しない上位装置等に出力する。 If the detection signal Zdet does not change to “1” even though the resistance value r13 is changed from the maximum value to the minimum value and the resistance value r14 is changed from the minimum value to the maximum value, the offset adjustment circuit 30 performs the step. The process proceeds from ST202 to step ST204. In step ST204, the offset adjustment circuit 30 outputs an error signal indicating that a failure has occurred in the adjustment of the offset voltage to a host device (not shown) or the like.
差動アンプ１０−６のオフセット電圧調整が完了すると、次にオフセット調整回路３０は、その前段の差動アンプ１０−５についてオフセット電圧調整を行う（ステップＳＴ１０４）。 When the offset voltage adjustment of the differential amplifier 10-6 is completed, the offset adjustment circuit 30 next performs the offset voltage adjustment for the differential amplifier 10-5 at the preceding stage (step ST104).
差動アンプ１０−６のオフセット電圧調整が完了したとき、スイッチ回路２０−６がオフ状態に設定されるため、差動アンプ１０−５の出力電圧が差動アンプ１０−６を介して差動信号Ｓｏｕｔとして出力される。このとき、差動アンプ１０−６のオフセット電圧がほぼゼロに調整されているため、差動信号Ｓｏｕｔは差動アンプ１０−６のオフセット電圧成分をほとんど含んでおらず、前段の差動アンプ１０−５の出力電圧にほぼ比例する。また、このとき、差動アンプ１０−５の入力電圧がスイッチ回路２０−５によりゼロに設定されているため、差動アンプ１０−５の出力電圧はそのオフセット電圧と等しくなっている。従って、差動信号Ｓｏｕｔの電圧は、差動アンプ１０−５のオフセット電圧にほぼ比例した電圧となっている。 When the offset voltage adjustment of the differential amplifier 10-6 is completed, the switch circuit 20-6 is set to an off state, so that the output voltage of the differential amplifier 10-5 is differentially transmitted via the differential amplifier 10-6. Output as signal Sout. At this time, since the offset voltage of the differential amplifier 10-6 is adjusted to almost zero, the differential signal Sout hardly includes the offset voltage component of the differential amplifier 10-6, and the differential amplifier 10 in the previous stage. It is almost proportional to the output voltage of -5. At this time, since the input voltage of the differential amplifier 10-5 is set to zero by the switch circuit 20-5, the output voltage of the differential amplifier 10-5 is equal to the offset voltage. Therefore, the voltage of the differential signal Sout is substantially proportional to the offset voltage of the differential amplifier 10-5.
上記のように、差動信号Ｓｏｕｔの電圧が差動アンプ１０−５のオフセット電圧にほぼ比例しているため、そのオフセット電圧の調整は、終段の差動アンプ１０−６と同様に、差動信号Ｓｏｕｔの電圧をゼロへ近づけるように行われる。
すなわち、オフセット調整回路３０は、検出回路４０の検出信号Ｚｄｅｔに基づいて、差動信号Ｓｏｕｔの電圧がほぼゼロになるように差動アンプ１０−５の調整信号Ａ５を調整する。差動アンプ１０−５のオフセット電圧調整は、例えば既に説明した図６に示すフローに沿って行われる。ステップＳＴ１０２の初期設定によって抵抗値ｒ１４が抵抗値ｒ１３より十分小さくなっているため、フローの初期において検出信号Ｚｄｅｔは「０」になっている。オフセット調整回路３０は、検出信号Ｚｄｅｔが「０」から「１」に変化するまで、抵抗値ｒ１４を増大させるとともに抵抗値ｒ１３を減少させる（ステップＳＴ２０１〜ＳＴ２０３）。検出信号Ｚｄｅｔが「０」から「１」に変化すると、オフセット調整回路３０は、そのときの調整信号Ａ５をレジスタに記憶し（ステップＳＴ２０５）、スイッチ回路２０−５をオン状態からオフ状態へ切り替える（ステップＳＴ２０６）。
As described above, since the voltage of the differential signal Sout is substantially proportional to the offset voltage of the differential amplifier 10-5, the adjustment of the offset voltage is the same as the differential amplifier 10-6 at the final stage. This is performed so that the voltage of the dynamic signal Sout approaches zero.
That is, the offset adjustment circuit 30 adjusts the adjustment signal A5 of the differential amplifier 10-5 so that the voltage of the differential signal Sout becomes substantially zero based on the detection signal Zdet of the detection circuit 40. The offset voltage adjustment of the differential amplifier 10-5 is performed, for example, according to the flow shown in FIG. Since the resistance value r14 is sufficiently smaller than the resistance value r13 by the initial setting in step ST102, the detection signal Zdet is “0” in the initial stage of the flow. The offset adjustment circuit 30 increases the resistance value r14 and decreases the resistance value r13 until the detection signal Zdet changes from “0” to “1” (steps ST201 to ST203). When the detection signal Zdet changes from “0” to “1”, the offset adjustment circuit 30 stores the adjustment signal A5 at that time in the register (step ST205), and switches the switch circuit 20-5 from the on state to the off state. (Step ST206).
オフセット調整回路３０は、上記と同様なオフセット電圧調整を、更に前段の差動アンプについても行う（ステップＳＴ１０５〜ＳＴ１０８）。
各ステップにおいてオフセット電圧が調整されるとき、調整対象の差動アンプから出力されるオフセット電圧は、後段の差動アンプを介して検出回路４０に入力される。このとき、後段の差動アンプは既にオフセット電圧調整が完了しているため、検出回路４０に入力される電圧は、後段の差動アンプのオフセット電圧による誤差をほとんど含んでいない。従って、オフセット調整回路３０は、検出回路４０の検出信号Ｚｄｅｔに基づいて、調整対象の差動アンプのオフセット電圧を調整できる。
The offset adjustment circuit 30 performs the same offset voltage adjustment as described above for the previous differential amplifier (steps ST105 to ST108).
When the offset voltage is adjusted in each step, the offset voltage output from the differential amplifier to be adjusted is input to the detection circuit 40 via the subsequent differential amplifier. At this time, since the offset voltage adjustment of the subsequent stage differential amplifier has already been completed, the voltage input to the detection circuit 40 includes almost no error due to the offset voltage of the subsequent stage differential amplifier. Therefore, the offset adjustment circuit 30 can adjust the offset voltage of the differential amplifier to be adjusted based on the detection signal Zdet of the detection circuit 40.
以上説明したように、本実施形態によれば、縦続に直流結合された差動アンプ１０−１〜１０−６のオフセット電圧が終段から初段に向かって順に調整される。第ｉ段目の差動アンプ１０−ｉが調整される場合、その差動アンプ１０−ｉの入力電圧がゼロに設定された状態で、終段の差動アンプ１０−６の出力電圧がゼロ付近にあるか否かをモニターしながら、差動アンプ１０−ｉのオフセット電圧が可変される。そして、差動アンプ１０−６の出力電圧がゼロ付近にあることが検出されると、そのときの差動アンプ１０−ｉのオフセット電圧が保持されるとともに、差動アンプ１０−ｉの入力電圧のゼロ設定が解除される。
従って、本実施形態によれば、縦続接続された複数段の差動アンプのオフセット電圧をそれぞれゼロ付近に調整することができる。各段のオフセット電圧を調整することにより、前段のオフセット電圧が増幅されて後段に伝搬されることによる過大なオフセット電圧の発生を防止できる。従って、許容範囲を超えるオフセット電圧が差動アンプに入力されることによる信号の歪みの増大を効果的に抑制して、所望のゲインを得ることができる。
As described above, according to this embodiment, the offset voltages of the differential amplifiers 10-1 to 10-6 that are DC-coupled in cascade are adjusted in order from the final stage to the first stage. When the i-th differential amplifier 10-i is adjusted, the output voltage of the final-stage differential amplifier 10-6 is zero while the input voltage of the differential amplifier 10-i is set to zero. The offset voltage of the differential amplifier 10-i is varied while monitoring whether it is in the vicinity. When it is detected that the output voltage of the differential amplifier 10-6 is near zero, the offset voltage of the differential amplifier 10-i at that time is held and the input voltage of the differential amplifier 10-i The zero setting of is canceled.
Therefore, according to the present embodiment, it is possible to adjust the offset voltages of the cascaded differential amplifiers in the vicinity of zero, respectively. By adjusting the offset voltage of each stage, it is possible to prevent the occurrence of an excessive offset voltage due to amplification of the offset voltage of the previous stage and propagation to the subsequent stage. Therefore, a desired gain can be obtained by effectively suppressing an increase in signal distortion caused by an offset voltage exceeding the allowable range being input to the differential amplifier.
また、図１２に示す従来の回路では、過大なオフセット電圧に起因する信号の歪みによって所望のゲインが得られないため、微小信号を十分に増幅できず、最小受信感度が劣化するという問題がある。本実施形態によれば、各段のオフセット電圧をゼロ付近に調整することによって所望のゲインが得られるため、最少受信感度の劣化を有効に防止できる。 Further, in the conventional circuit shown in FIG. 12, since a desired gain cannot be obtained due to signal distortion caused by an excessive offset voltage, there is a problem that a minute signal cannot be sufficiently amplified and the minimum receiving sensitivity is deteriorated. . According to this embodiment, since a desired gain can be obtained by adjusting the offset voltage of each stage to near zero, it is possible to effectively prevent the deterioration of the minimum reception sensitivity.
更に、図１２に示す従来の回路では、オフセット電圧を除去するためにオフセット減算回路を設けているが、このオフセット減算回路は信号系に挿入されたアンプであり、図１３に示すように定常的な電流が流れる回路構成になっているため、消費電力が大きいという問題がある。本実施形態によれば、図２に示すように可変抵抗の抵抗値を可変させることによってオフセット電圧の調整を行うため、信号系にアンプを設ける従来の回路に比べて消費電力を低減できる。 Further, in the conventional circuit shown in FIG. 12, an offset subtracting circuit is provided to remove the offset voltage. This offset subtracting circuit is an amplifier inserted in the signal system, and is steady as shown in FIG. There is a problem that power consumption is large because of a circuit configuration in which a large current flows. According to the present embodiment, since the offset voltage is adjusted by varying the resistance value of the variable resistor as shown in FIG. 2, the power consumption can be reduced compared to a conventional circuit in which an amplifier is provided in the signal system.
また、図１２に示す従来の回路では、オフセット電圧を除去するためにローパスフィルタ（Ｃ１０１，Ｒ１０１，Ｒ１０２）を帰還回路として設けているが、帰還系を安定させるためにはローパスフィルタのカットオフ周波数を十分低くする必要があり、そのため、キャパシタＣ１０１の容量値や抵抗Ｒ１０１，Ｒ１０２の抵抗値がかなり大きくなる。ＩＣの内部にローパスフィルタを形成する場合、ポリシリコン抵抗や拡散抵抗などの抵抗素子、ポリシリコンや金属等の電極を形成したキャパシタ、ＭＯＳ構造のキャパシタなどが一般に用いられる。抵抗値や容量値が大きくなると、これらの抵抗素子やキャパシタを形成するために広いチップ面積が必要になるという問題が生じる。本実施形態によれば、そのようなローパスフィルタの帰還回路を用いることなくオフセット電圧を調整できるため、従来の回路に比べてチップ面積を小さくすることができ、コストを削減できる。 In the conventional circuit shown in FIG. 12, the low-pass filter (C101, R101, R102) is provided as a feedback circuit in order to remove the offset voltage. However, in order to stabilize the feedback system, the cutoff frequency of the low-pass filter is provided. Needs to be sufficiently low, and therefore, the capacitance value of the capacitor C101 and the resistance values of the resistors R101 and R102 become considerably large. When a low pass filter is formed inside an IC, a resistance element such as a polysilicon resistor or a diffused resistor, a capacitor formed with an electrode such as polysilicon or metal, or a capacitor having a MOS structure is generally used. When the resistance value and the capacitance value increase, there arises a problem that a large chip area is required to form these resistance elements and capacitors. According to the present embodiment, since the offset voltage can be adjusted without using such a low-pass filter feedback circuit, the chip area can be reduced as compared with the conventional circuit, and the cost can be reduced.
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
<Second Embodiment>
Next, a second embodiment of the present invention will be described.
第２の実施形態に係る信号強度検出回路は、差動アンプ１０−１〜１０−６の回路構成に関して第１の実施形態に係る信号強度検出回路と異なっており、他の構成要素については第１の実施形態に係る信号強度検出回路と同様である。 The signal strength detection circuit according to the second embodiment is different from the signal strength detection circuit according to the first embodiment with respect to the circuit configuration of the differential amplifiers 10-1 to 10-6. This is the same as the signal strength detection circuit according to the first embodiment.
図８は、第２の実施形態に係る信号強度検出回路における差動アンプ１０−ｉ（ｉ＝１〜６）の構成の一例を示す図である。
図８に示す差動アンプ１０−ｉは、定電流源１１と、ＮＰＮ型のバイポーラトランジスタＭ１Ａ，Ｍ２Ａを含むトランジスタ対１２Ａと、抵抗１３Ａ，１４Ａと、調整信号Ａｉに応じて抵抗値が変化する可変抵抗１５，１６とを有する。
トランジスタ対１２Ａは、本発明におけるトランジスタ対の一例である。
抵抗１３Ａ及び１４Ａを含む回路は、本発明における負荷回路の一例である。
可変抵抗１５，１６は、本発明における可変抵抗の一例である。
FIG. 8 is a diagram illustrating an example of the configuration of the differential amplifier 10-i (i = 1 to 6) in the signal strength detection circuit according to the second embodiment.
The differential amplifier 10-i illustrated in FIG. 8 has a resistance value that changes according to the constant current source 11, a transistor pair 12A including NPN bipolar transistors M1A and M2A, resistors 13A and 14A, and an adjustment signal Ai. Variable resistors 15 and 16.
The transistor pair 12A is an example of a transistor pair in the present invention.
The circuit including the resistors 13A and 14A is an example of a load circuit in the present invention.
The variable resistors 15 and 16 are examples of variable resistors in the present invention.
トランジスタＭ１Ａのエミッタが、可変抵抗１５を介して定電流源１１に接続される。また、トランジスタＭ２Ａのエミッタが、可変抵抗１６を介して定電流源１１に接続される。定電流源１１は、トランジスタＭ１Ａのエミッタ電流とトランジスタＭ２Ａのエミッタ電流との和を一定に保つ。トランジスタＭ１Ａのコレクタが抵抗１３Ａを介して電源電圧ＶＤＤに接続され、トランジスタＭ２Ａのコレクタが抵抗１４Ａを介して電源電圧ＶＤＤに接続される。 The emitter of the transistor M1A is connected to the constant current source 11 via the variable resistor 15. Further, the emitter of the transistor M2A is connected to the constant current source 11 via the variable resistor 16. The constant current source 11 keeps the sum of the emitter current of the transistor M1A and the emitter current of the transistor M2A constant. The collector of the transistor M1A is connected to the power supply voltage VDD via the resistor 13A, and the collector of the transistor M2A is connected to the power supply voltage VDD via the resistor 14A.
差動アンプ１０−ｉに入力される差動電圧のうち、正相電圧Ｖｉｎ＋がトランジスタＭ１Ａのベースに入力され、逆相電圧Ｖｉｎ−がトランジスタＭ２Ａのベースに入力される。
差動アンプ１０−ｉから出力される差動電圧のうち、正相電圧Ｖｏｕｔ＋がトランジスタＭ２Ａのコレクタと抵抗１４Ａとの接続ノードから出力され、逆相電圧Ｖｏｕｔ−がトランジスタＭ１Ａのドレインと抵抗１３Ａとの接続ノードから出力される。
Of the differential voltages input to the differential amplifier 10-i, the positive phase voltage Vin + is input to the base of the transistor M1A, and the negative phase voltage Vin− is input to the base of the transistor M2A.
Among the differential voltages output from the differential amplifier 10-i, the positive phase voltage Vout + is output from the connection node between the collector of the transistor M2A and the resistor 14A, and the negative phase voltage Vout− is output from the drain of the transistor M1A and the resistor 13A. Is output from the connection node.
可変抵抗１５，１６は、例えば図３，図４に示すように複数の並列接続されたトランジスタ（バイポーラトランジスタ，ＭＯＳＦＥＴ等）を含んでおり、調整信号Ａｉに応じて各トランジスタの電流を制御する。 The variable resistors 15 and 16 include a plurality of parallel-connected transistors (bipolar transistors, MOSFETs, etc.) as shown in FIGS. 3 and 4, for example, and control the current of each transistor in accordance with the adjustment signal Ai.
本実施形態に係る信号強度検出回路におけるオフセット電圧の調整動作は、基本的に第１の実施形態に係る信号強度検出回路と同様であり、例えば図５，図６のフローチャートに沿って行われる。 The adjustment operation of the offset voltage in the signal strength detection circuit according to the present embodiment is basically the same as that of the signal strength detection circuit according to the first embodiment, and is performed, for example, according to the flowcharts of FIGS.
図９は、図８に示す差動アンプにおいて可変抵抗１５，１６の抵抗値ｒ１５，ｒ１６を変化させたときの正相電圧Ｖａ及び逆相電圧Ｖｂの変化、並びに、検出信号Ｚｄｅｔの変化を説明するための図である。図９（Ａ），（Ｂ）の横軸は可変抵抗１５の抵抗値ｒ１５及び可変抵抗１６の抵抗値ｒ１６の変化を表し、図９（Ａ）の縦軸は正相電圧Ｖａ及び逆相電圧Ｖｂを表し、図９（Ｂ）の縦軸は検出信号Ｚｄｅｔのレベルを表す。 FIG. 9 illustrates changes in the positive phase voltage Va and the negative phase voltage Vb and changes in the detection signal Zdet when the resistance values r15 and r16 of the variable resistors 15 and 16 are changed in the differential amplifier shown in FIG. It is a figure for doing. 9A and 9B represent changes in the resistance value r15 of the variable resistor 15 and the resistance value r16 of the variable resistor 16, and the vertical axis in FIG. 9A represents the normal phase voltage Va and the negative phase voltage. Vb is represented, and the vertical axis in FIG. 9B represents the level of the detection signal Zdet.
本実施形態では、各差動アンプの可変抵抗１５，１６の抵抗値を初期設定するステップＳＴ１０２（図５）において、抵抗値ｒ１５を最小値に設定するとともに抵抗値ｒ１６を最大値に設定する。すなわち、抵抗値ｒ１６を抵抗値ｒ１５に比べて十分に大きくする。これにより、各差動アンプのオフセット電圧調整の初期状態において、可変抵抗１６に流れる電流が可変抵抗１５に流れる電流に比べて小さくなり、正相電圧Ｖｉｎ＋が逆相電圧Ｖｉｎ−に比べて高くなる。調整対象の差動アンプにおいて正相電圧Ｖｉｎ＋が逆相電圧Ｖｉｎ−より高くなると、最終段の差動アンプ１０−６においても正相電圧Ｖａが逆相電圧Ｖｂより高くなる（図９（Ａ））。その結果、オフセット電圧調整の初期状態において、検出信号Ｚｄｅｔは「０」（ローレベル）になる（図９（Ｂ））。 In the present embodiment, in step ST102 (FIG. 5) for initially setting the resistance values of the variable resistors 15 and 16 of each differential amplifier, the resistance value r15 is set to the minimum value and the resistance value r16 is set to the maximum value. That is, the resistance value r16 is made sufficiently larger than the resistance value r15. Thereby, in the initial state of offset voltage adjustment of each differential amplifier, the current flowing through the variable resistor 16 becomes smaller than the current flowing through the variable resistor 15, and the positive phase voltage Vin + becomes higher than the negative phase voltage Vin−. . When the positive-phase voltage Vin + becomes higher than the negative-phase voltage Vin− in the differential amplifier to be adjusted, the positive-phase voltage Va becomes higher than the negative-phase voltage Vb also in the final-stage differential amplifier 10-6 (FIG. 9A). ). As a result, in the initial state of the offset voltage adjustment, the detection signal Zdet becomes “0” (low level) (FIG. 9B).
検出信号Ｚｄｅｔが「０」の場合、本実施形態では、可変抵抗１５，１６の抵抗値を変更するステップＳＴ２０３（図６）において、抵抗値ｒ１５が１段階大きくなるとともに抵抗値ｒ１６が１段階小さくなるように調整信号Ａｉが変更される。抵抗値ｒ１５が大きくなるとともに抵抗値ｒ１６が小さくなると、図９（Ａ）に示すように、正相電圧Ｖａが低下するとともに逆相電圧Ｖｂが上昇するため、差動アンプ１０−６のオフセット電圧（Ｖａ−Ｖｂ）が低下する。差動アンプ１０−６のオフセット電圧がゼロに近づいて、検出信号Ｚｄｅｔが「０」から「１」に立ち上がるまで、抵抗値ｒ１５，ｒ１６の変更が繰り返される。 When the detection signal Zdet is “0”, in this embodiment, in step ST203 (FIG. 6) in which the resistance values of the variable resistors 15 and 16 are changed, the resistance value r15 increases by one step and the resistance value r16 decreases by one step. Thus, the adjustment signal Ai is changed. When the resistance value r15 increases and the resistance value r16 decreases, as shown in FIG. 9A, the positive phase voltage Va decreases and the reverse phase voltage Vb increases, so that the offset voltage of the differential amplifier 10-6 increases. (Va-Vb) decreases. The resistance values r15 and r16 are repeatedly changed until the offset voltage of the differential amplifier 10-6 approaches zero and the detection signal Zdet rises from “0” to “1”.
このように、本実施形態においても、第１の実施形態と同様に、各差動アンプにおいて発生するオフセット電圧を調整できるため、第１の実施形態と同様の効果を奏することができる。 As described above, also in the present embodiment, since the offset voltage generated in each differential amplifier can be adjusted as in the first embodiment, the same effects as in the first embodiment can be obtained.
以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。 As mentioned above, although several embodiment of this invention was described, this invention is not limited only to embodiment mentioned above, Various modifications are included.
上述の実施形態では、オフセット電圧調整を開始する際、全差動アンプの入力電圧をゼロに設定するとともに全差動アンプの可変抵抗を所定の初期値に設定しているが（図５，ステップＳＴ１０１，ＳＴ１０２）、本発明はこれに限定されない。本発明の他の実施形態では、例えば図１０，図１１に示すように、各差動アンプの調整を行う際に入力電圧のゼロ設定と可変抵抗の初期設定を行うようにしてもよい。 In the above embodiment, when the offset voltage adjustment is started, the input voltage of the fully differential amplifier is set to zero and the variable resistance of the fully differential amplifier is set to a predetermined initial value (FIG. 5, step). ST101, ST102), the present invention is not limited to this. In another embodiment of the present invention, for example, as shown in FIGS. 10 and 11, when adjusting each differential amplifier, zero setting of the input voltage and initial setting of the variable resistor may be performed.
図１０は、本発明の他の実施形態に係る信号強度検出回路におけるオフセット電圧調整の全体の流れを例示するフローチャートであり、終段（１０−６）から初段（１０−１）に向かって順にオフセット電圧調整（ＳＴ１２１〜ＳＴ１２６）を行うことを示している。
図１１は、図１０に示すフローチャートにおける各差動アンプのオフセット電圧調整工程（ＳＴ２２１、ＳＴ２２２、ＳＴ２０１〜ＳＴ２０６）のフローを例示する図である。各差動アンプのオフセット電圧調整を開始するとき、その差動アンプの入力電圧がゼロに設定され（ステップＳＴ２２１）、可変抵抗が所定の初期値に設定される（ステップＳＴ２２２）。後に続くフローは図６に示すフローチャートと同じである。
FIG. 10 is a flow chart illustrating the overall flow of offset voltage adjustment in a signal strength detection circuit according to another embodiment of the present invention, in order from the final stage (10-6) to the initial stage (10-1). It shows that offset voltage adjustment (ST121 to ST126) is performed.
FIG. 11 is a diagram illustrating a flow of the offset voltage adjustment process (ST221, ST222, ST201 to ST206) of each differential amplifier in the flowchart shown in FIG. When starting the offset voltage adjustment of each differential amplifier, the input voltage of the differential amplifier is set to zero (step ST221), and the variable resistor is set to a predetermined initial value (step ST222). The subsequent flow is the same as the flowchart shown in FIG.
更に本発明の他の実施形態では、差動アンプの入力電圧のゼロ設定及び可変抵抗の初期設定のうち、一方の設定をオフセット電圧調整前の全ての差動アンプについて一律に行い、他方の設定を各差動アンプのオフセット電圧調整開始時に行うようにしてもよい。 Furthermore, in another embodiment of the present invention, one of the zero setting of the differential amplifier input voltage and the initial setting of the variable resistance is uniformly performed for all the differential amplifiers before the offset voltage adjustment, and the other setting is performed. May be performed at the start of offset voltage adjustment of each differential amplifier.
また、上述した実施形態では、差動アンプの入力電圧をゼロに設定するため、差動アンプの入力端子対を短絡するスイッチ回路（２０−１〜２０−６）を設けているが、本発明はこれに限定されない。本発明の他の実施形態では、例えば、差動アンプの入力端子対に共通のバイアス電圧を入力してもよい。この場合、前段の差動アンプと後段の差動アンプとの接続ラインを遮断するようにスイッチ回路を設けてもよい。 In the above-described embodiment, the switch circuit (20-1 to 20-6) for short-circuiting the input terminal pair of the differential amplifier is provided to set the input voltage of the differential amplifier to zero. Is not limited to this. In another embodiment of the present invention, for example, a common bias voltage may be input to the input terminal pair of the differential amplifier. In this case, a switch circuit may be provided so as to cut off the connection line between the front-stage differential amplifier and the rear-stage differential amplifier.
また、図２に例示する差動アンプでは、トランジスタ対の２つのトランジスタ（Ｍ１，Ｍ２）に接続される負荷抵抗が何れも可変抵抗（１３，１４）になっているが、本発明はこれに限定されない。本発明の他の実施形態では、トランジスタ対の２つのトランジスタに接続される負荷抵抗の一方を可変抵抗、他方を固定値の抵抗にしてもよい。 In the differential amplifier illustrated in FIG. 2, the load resistors connected to the two transistors (M1, M2) of the transistor pair are all variable resistors (13, 14). It is not limited. In another embodiment of the present invention, one of the load resistors connected to the two transistors of the transistor pair may be a variable resistor and the other may be a fixed value resistor.
また、図８に例示する差動アンプでは、トランジスタ対の２つのトランジスタ（Ｍ１Ａ，Ｍ２Ａ）と電流源（１１）との間の２つの電流経路にそれぞれ可変抵抗（１５，１６）が設けられているが、本発明はこれに限定されない。本発明の他の実施形態では、トランジスタ対の２つのトランジスタと電流源との間の２つの電流経路のうち、一方の電流経路にのみ可変抵抗を設け、他方の電流経路には固定値の抵抗を設けるようにしてもよい。 In the differential amplifier illustrated in FIG. 8, variable resistors (15, 16) are provided in two current paths between the two transistors (M1A, M2A) of the transistor pair and the current source (11), respectively. However, the present invention is not limited to this. In another embodiment of the present invention, a variable resistor is provided only in one of the two current paths between the two transistors of the transistor pair and the current source, and a fixed resistance is provided in the other current path. May be provided.
また、図２に示す差動アンプにおいて可変抵抗（１３，１４）を構成するトランジスタ（ＳＷ１−１〜ＳＷ１−ｊ，ＳＷ２−１〜ＳＷ２−ｊ）は、全て同一のサイズに形成されていてもよいし、一部若しくは全部のトランジスタが異なるサイズに形成されていてもよい。後者の場合、例えば、一連のトランジスタのサイズ（ＭＯＳトランジスタの場合、例えばチャネル幅Ｗとチャネル長Ｌの比「Ｗ／Ｌ」）に規則的な重み付けを与えてもよい。また、この場合、抵抗値の粗調整を行う場合は比較的サイズの大きい（電流値の大きい）トランジスタを制御し、抵抗値の微調整を行う場合は比較的サイズの小さい（電流値の小さい）トランジスタを制御するようにしてもよい。 Further, the transistors (SW1-1 to SW1-j, SW2-1 to SW2-j) constituting the variable resistors (13, 14) in the differential amplifier shown in FIG. 2 may all be formed to the same size. Alternatively, some or all of the transistors may be formed in different sizes. In the latter case, for example, a regular weight may be given to the size of a series of transistors (in the case of a MOS transistor, for example, the ratio “W / L” between the channel width W and the channel length L). In this case, when the resistance value is roughly adjusted, a transistor having a relatively large size (a large current value) is controlled, and when the resistance value is finely adjusted, the transistor is relatively small (a current value is small). The transistor may be controlled.
また、上記の実施形態では、オフセット電圧調整の初期において差動アンプのオフセット電圧を正相側の最大値に設定しているが、本発明はこれに限定されない。本発明の他の実施形態では、オフセット電圧調整の初期における差動アンプのオフセット電圧を逆相側の最大値に設定してもよいし、正相電圧と逆相電圧の中間付近に設定してもよい。 In the above embodiment, the offset voltage of the differential amplifier is set to the maximum value on the positive phase side in the initial stage of the offset voltage adjustment, but the present invention is not limited to this. In another embodiment of the present invention, the offset voltage of the differential amplifier at the initial stage of the offset voltage adjustment may be set to the maximum value on the negative phase side, or set near the middle between the positive phase voltage and the negative phase voltage. Also good.
また、上述の実施形態では、各差動アンプのオフセット電圧を正相側の最大値から逆相側の最小値へ一方向に変化させているが、本発明はこれに限定されない。本発明の他の実施形態では、調整の初期段階においてオフセット電圧を一方向へ粗く変化させ、最終段のオフセット電圧の極性が反転する度に、オフセット電圧の変化方向を反転させるとともにオフセット電圧の変化量を段階的に細かくするようにしてもよい。これにより、オフセット電圧がゼロ付近になる最適な調整点を効率的に探索することができる。 In the above-described embodiment, the offset voltage of each differential amplifier is changed in one direction from the maximum value on the positive phase side to the minimum value on the negative phase side, but the present invention is not limited to this. In another embodiment of the present invention, the offset voltage is roughly changed in one direction at the initial stage of adjustment, and the change direction of the offset voltage is reversed and the offset voltage is changed every time the polarity of the offset voltage of the final stage is reversed. The amount may be made finer in steps. Thereby, it is possible to efficiently search for an optimal adjustment point where the offset voltage is near zero.
また、上述した実施形態では、並列接続した複数のトランジスタによって可変抵抗を構成しているが、本発明はこれに限定されない。本発明の他の実施形態では、ポリシリコン抵抗等の複数の抵抗素子を有した抵抗回路により可変抵抗を構成し、各抵抗素子と直列若しくは並列に設けられたスイッチ回路をオン又はオフさせることにより、抵抗回路の全体の抵抗値を変化させるようにしてもよい。 In the embodiment described above, the variable resistor is configured by a plurality of transistors connected in parallel, but the present invention is not limited to this. In another embodiment of the present invention, a variable resistor is configured by a resistor circuit having a plurality of resistance elements such as polysilicon resistors, and a switch circuit provided in series or in parallel with each resistance element is turned on or off. The resistance value of the entire resistance circuit may be changed.
また、上述した実施形態では差動入力差動出力型のアンプが縦続接続された構成を例を挙げているが、本発明の増幅段はこのような差動アンプに限定されない。例えば、シングル入力シングル出力型のアンプが縦続接続された構成や、差動入力シングル出力型のアンプとシングル入力差動出力型のアンプが交互に縦続接続された構成についても本発明は適用可能である。 In the above-described embodiment, a configuration in which differential input / differential output type amplifiers are cascade-connected is given as an example. However, the amplification stage of the present invention is not limited to such a differential amplifier. For example, the present invention can also be applied to a configuration in which single-input single-output amplifiers are cascade-connected, or a configuration in which differential-input single-output amplifiers and single-input differential-output amplifiers are alternately connected in cascade. is there.
また、本発明においてアンプや可変抵抗に用いられるトランジスタの種類は任意であり、ＭＯＳトランジスタでもバイポーラトランジスタでもよい。 In the present invention, the type of transistor used for the amplifier and the variable resistor is arbitrary, and may be a MOS transistor or a bipolar transistor.
また、本発明において縦続接続される増幅段の段数は任意であり、５段以下でも７段以上でもよい。 Further, in the present invention, the number of cascade-connected amplification stages is arbitrary, and may be 5 stages or less or 7 stages or more.
１０−１〜１０−６…差動アンプ、１１…電流源、１２，１２Ａ…トランジスタ対、２０−１〜２０−６…スイッチ回路、３０…オフセット調整回路、４０…検出回路、５０…信号生成回路、５１−１〜５１−６…振幅検出回路、５２…ローパスフィルタ、Ｒ１，１３Ａ，１４Ａ…抵抗、１３，１４，１５，１６…可変抵抗、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ３−１〜Ｍ３−ｊ，Ｍ４−１〜Ｍ４−ｊ…ＭＯＳトランジスタ、Ｍ１Ａ，Ｍ２Ａ…バイポーラトランジスタ
10-1 to 10-6: Differential amplifier, 11: Current source, 12, 12A ... Transistor pair, 20-1 to 20-6 ... Switch circuit, 30 ... Offset adjustment circuit, 40 ... Detection circuit, 50 ... Signal generation Circuits, 51-1 to 51-6... Amplitude detection circuit, 52... Low-pass filter, R1, 13A, 14A... Resistors, 13, 14, 15, 16 ... variable resistors, M1, M2, M3, M4, M3-1. M3-j, M4-1 to M4-j ... MOS transistors, M1A, M2A ... bipolar transistors
Claims (11)
上記複数の増幅段の入力電圧をそれぞれゼロに設定する入力電圧設定回路と、
上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整するオフセット調整回路と、
終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する検出回路と、
を備え、
上記増幅段は、上記オフセット調整回路の制御に応じてオフセット電圧が変化し、
上記オフセット調整回路は、一の増幅段の上記オフセット電圧を調整する場合、当該調整対象の増幅段の入力電圧をゼロに設定するように上記入力電圧設定回路を制御した状態で当該調整対象の増幅段のオフセット電圧を変化させ、当該変化の過程で終段の上記増幅段の出力電圧がゼロ付近にあることを上記検出回路が検出すると、当該調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する、
増幅回路。 An amplifier circuit having a plurality of amplification stages coupled in cascade,
An input voltage setting circuit for setting the input voltages of the plurality of amplification stages to zero, and
An offset adjustment circuit for adjusting the offset voltages of the plurality of amplification stages in order from the final stage toward the first stage;
A detection circuit for detecting whether or not the output voltage of the final amplification stage is near zero;
With
In the amplification stage, the offset voltage changes according to the control of the offset adjustment circuit,
When adjusting the offset voltage of one amplification stage, the offset adjustment circuit amplifies the adjustment target while controlling the input voltage setting circuit to set the input voltage of the amplification stage to be adjusted to zero. When the detection circuit detects that the output voltage of the final amplification stage is near zero in the course of the change, while holding the offset voltage of the amplification stage to be adjusted, Controlling the input voltage setting circuit to cancel the zero setting of the input voltage of the amplification stage to be adjusted;
Amplification circuit.
上記オフセット調整回路は、上記調整対象の増幅段の上記入力端子対を短絡するように上記スイッチ回路を制御した状態で上記オフセット電圧調整を行い、上記オフセット電圧調整が完了すると、当該調整対象の増幅段の入力短絡状態を解除するように上記スイッチ回路を制御する、
請求項１に記載の増幅回路。 The input voltage setting circuit includes a switch circuit that short-circuits an input terminal pair for inputting a signal voltage to the amplification stage according to the control of the offset adjustment circuit,
The offset adjustment circuit performs the offset voltage adjustment in a state where the switch circuit is controlled so as to short-circuit the input terminal pair of the amplification stage to be adjusted, and when the offset voltage adjustment is completed, Controlling the switch circuit to release the input short circuit state of the stage;
The amplifier circuit according to claim 1.
請求項２に記載の増幅回路。 The offset adjustment circuit controls the switch circuit to short-circuit the input terminal pairs of all the amplification stages when starting the offset voltage adjustment of the plurality of amplification stages, and the offset voltage of one amplification stage When the adjustment is completed, the switch circuit is controlled to release the input short-circuit state of the one amplification stage.
The amplifier circuit according to claim 2.
請求項２又は３に記載の増幅回路。 The amplification stage includes a differential amplifier circuit that amplifies the input differential voltage and outputs the amplification result as a differential voltage.
The amplifier circuit according to claim 2 or 3.
共通の電流源に接続され、上記入力差動電圧に応じた差動電流を出力するトランジスタ対と、
上記差動電流の一方の電流経路に設けられた第１負荷抵抗及び上記差動電流の他方の電流経路に設けられた第２負荷抵抗を含み、上記差動電流に応じて上記第１負荷抵抗に生じる電圧と上記第２負荷抵抗に生じる電圧との差に応じた差動電圧を出力する負荷回路と、
を有し、
上記第１負荷抵抗及び上記第２負荷抵抗の少なくとも一方は、上記オフセット調整回路の制御に応じてその抵抗値が変化する可変抵抗である、
請求項４に記載の増幅回路。 The differential amplifier circuit is
A transistor pair connected to a common current source and outputting a differential current according to the input differential voltage;
A first load resistor provided in one current path of the differential current, and a second load resistor provided in the other current path of the differential current, wherein the first load resistance according to the differential current A load circuit that outputs a differential voltage corresponding to a difference between a voltage generated in the second load resistor and a voltage generated in the second load resistor;
Have
At least one of the first load resistor and the second load resistor is a variable resistor whose resistance value changes according to the control of the offset adjustment circuit.
The amplifier circuit according to claim 4.
共通の電流源に接続され、上記入力差動電圧に応じた差動電流を出力するトランジスタ対と、
上記差動電流に応じた差動電圧を出力する負荷回路と、
上記トランジスタ対の２つのトランジスタと上記電流源との間の電流経路の少なくとも一方に設けられた抵抗を含む抵抗回路と、
を有し、
上記抵抗回路の上記抵抗は、上記オフセット調整回路の制御に応じてその抵抗値が変化する可変抵抗である、
請求項４に記載の増幅回路。 The differential amplifier circuit is
A transistor pair connected to a common current source and outputting a differential current according to the input differential voltage;
A load circuit that outputs a differential voltage corresponding to the differential current;
A resistor circuit including a resistor provided in at least one of the current paths between the two transistors of the transistor pair and the current source;
Have
The resistor of the resistor circuit is a variable resistor whose resistance value changes according to the control of the offset adjustment circuit.
The amplifier circuit according to claim 4.
並列接続された複数のトランジスタを含むトランジスタ回路と、
上記トランジスタ回路に含まれる上記複数のトランジスタのうち、上記オフセット調整回路の制御に応じて選択した一部のトランジスタの電流経路を遮断する遮断回路と、
を含む、
請求項５又は６に記載の増幅回路。 The variable resistance is
A transistor circuit including a plurality of transistors connected in parallel;
A cutoff circuit that cuts off a current path of a part of the transistors selected according to the control of the offset adjustment circuit among the plurality of transistors included in the transistor circuit;
including,
The amplifier circuit according to claim 5 or 6.
上記オフセット調整回路は、上記検出回路の出力信号が上記第１信号から上記第２信号へ若しくは上記第２信号から上記第１信号へ変化したとき、上記調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する、
請求項４乃至７の何れか一項に記載の増幅回路。 The detection circuit outputs a first signal when one of the differential voltages output from the final amplification stage is higher than the other voltage, and when the one voltage is lower than the other voltage. Outputs a second signal,
The offset adjustment circuit holds the offset voltage of the amplification stage to be adjusted when the output signal of the detection circuit changes from the first signal to the second signal or from the second signal to the first signal. And controlling the input voltage setting circuit to cancel the zero setting of the input voltage of the amplification stage to be adjusted.
The amplifier circuit as described in any one of Claims 4 thru | or 7.
上記複数の増幅段からそれぞれ出力される信号に基づいて、初段の上記増幅段に入力される信号の強度を示す信号強度表示信号を生成する信号生成回路と、
上記複数の増幅段の入力電圧をそれぞれゼロに設定する入力電圧設定回路と、
上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整するオフセット調整回路と、
終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する検出回路と、
を備え、
上記増幅段は、上記オフセット調整回路の制御に応じてオフセット電圧が変化し、
上記オフセット調整回路は、一の増幅段の上記オフセット電圧を調整する場合、当該調整対象の増幅段の入力電圧をゼロに設定するように上記入力電圧設定回路を制御した状態で当該調整対象の増幅段のオフセット電圧を変化させ、当該変化の過程で終段の上記増幅段の出力電圧がゼロ付近にあることを上記検出回路が検出すると、当該調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する、
信号強度検出回路。 A plurality of amplification stages coupled in cascade;
A signal generation circuit that generates a signal intensity display signal indicating the intensity of the signal input to the first amplification stage based on the signals output from the plurality of amplification stages;
An input voltage setting circuit for setting the input voltages of the plurality of amplification stages to zero, and
An offset adjustment circuit for adjusting the offset voltages of the plurality of amplification stages in order from the final stage toward the first stage;
A detection circuit for detecting whether or not the output voltage of the final amplification stage is near zero;
With
In the amplification stage, the offset voltage changes according to the control of the offset adjustment circuit,
When adjusting the offset voltage of one amplification stage, the offset adjustment circuit amplifies the adjustment target while controlling the input voltage setting circuit to set the input voltage of the amplification stage to be adjusted to zero. When the detection circuit detects that the output voltage of the final amplification stage is near zero in the course of the change, while holding the offset voltage of the amplification stage to be adjusted, Controlling the input voltage setting circuit to cancel the zero setting of the input voltage of the amplification stage to be adjusted;
Signal strength detection circuit.
上記複数の増幅段からそれぞれ出力される信号の振幅に応じた振幅信号を生成する複数の振幅検出回路と、
上記複数の振幅検出回路において生成される複数の上記振幅信号を合成し、当該合成結果に応じた上記信号強度表示信号を出力する信号合成回路と、
を有する、
請求項９に記載の信号強度検出回路。 The signal generation circuit is
A plurality of amplitude detection circuits for generating an amplitude signal corresponding to the amplitude of the signal output from each of the plurality of amplification stages;
A signal synthesis circuit that synthesizes the plurality of amplitude signals generated in the plurality of amplitude detection circuits and outputs the signal strength display signal according to the synthesis result;
Having
The signal strength detection circuit according to claim 9.
上記複数の増幅段の入力電圧をそれぞれゼロに設定するゼロ電圧入力工程と、
上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整する複数の調整工程とを有し、
上記調整工程は、
調整対象の増幅段のオフセット電圧を変化させる第１の工程と、
上記第１の工程において、終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する第２の工程と、
上記第２の工程において終段の上記増幅段の出力電圧がゼロ付近にあることが検出されると、上記調整対象の増幅段のオフセット電圧を保持し、当該調整対象の増幅段に対する上記入力電圧のゼロ設定を解除する第３の工程と、
を含む、
オフセット電圧調整方法。
A method of adjusting an offset voltage of an amplifier circuit having a plurality of amplifier stages coupled in cascade,
A zero voltage input step of setting the input voltages of the plurality of amplification stages to zero, and
A plurality of adjustment steps for sequentially adjusting the offset voltages of the plurality of amplification stages from the final stage toward the first stage;
The adjustment process is
A first step of changing the offset voltage of the amplification stage to be adjusted;
In the first step, a second step of detecting whether or not the output voltage of the final amplification stage is near zero;
When it is detected in the second step that the output voltage of the final amplification stage is near zero, the offset voltage of the amplification stage to be adjusted is held and the input voltage to the amplification stage to be adjusted is maintained. A third step of releasing the zero setting of
including,
Offset voltage adjustment method.
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