JP2011054271A - Semiconductor integrated circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce a layout area by dividedly arranging drive circuits of read-word lines and write-word lines. <P>SOLUTION: Magnetic material memory cells MC are arranged in a matrix in a memory array. Read-word lines RWL1 to RWLn and write-bit lines WBL1 to WBLn are arranged corresponding to rows of the magnetic material memory cells. Write-word lines WWL1 to WWLm and read-bit lines RBL1 to RBLm are arranged corresponding to columns of the magnetic material memory cells. Consequently, read-word line drivers 30r and read-word line drivers 30w can be dividedly arranged so as to be adjacent in the different direction with respect to the memory cell array. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。   The present invention relates to a thin film magnetic memory device, and more particularly to a random access memory including a memory cell having a magnetic tunnel junction (MTJ).

低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。   An MRAM (Magnetic Random Memory) device has attracted attention as a storage device capable of storing nonvolatile data with low power consumption. An MRAM device is a storage device that performs non-volatile data storage using a plurality of thin film magnetic bodies formed in a semiconductor integrated circuit and allows random access to each of the thin film magnetic bodies.

特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭ装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。   In particular, in recent years, it has been announced that the performance of an MRAM device is dramatically improved by using a thin film magnetic material using a magnetic tunnel junction (MTJ) as a memory cell. For MRAM devices with memory cells with magnetic tunnel junctions, see “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb 2000. and “Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.

図４１は、磁気トンネル接合部を有するメモリセル（以下単にＭＴＪメモリセルとも称する）の構成を示す概略図である。   FIG. 41 is a schematic diagram showing a configuration of a memory cell having a magnetic tunnel junction (hereinafter also simply referred to as an MTJ memory cell).

図４１を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、磁気トンネル接合部ＭＴＪと接地電位Ｖｓｓとの間に結合される。   Referring to FIG. 41, the MTJ memory cell includes a magnetic tunnel junction MTJ whose resistance value changes according to the data level of stored data, and an access transistor ATR. Access transistor ATR is formed of a field effect transistor, and is coupled between magnetic tunnel junction MTJ and ground potential Vss.

ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。   For MTJ memory cells, write word line WWL for instructing data writing, read word line RWL for instructing data reading, and the level of stored data at the time of data reading and data writing A bit line BL which is a data line for transmitting the electrical signal is disposed.

図４２は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図４２を参照して、磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有する磁性体層（以下、単に固定磁気層とも称する）ＦＬと、自由磁界を有する磁性体層（以下、単に自由磁気層とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬにおいては、記憶データのレベルに応じて、固定磁気層ＦＬと同一方向の磁界および固定磁気層ＦＬと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。 FIG. 42 is a conceptual diagram illustrating the data read operation from the MTJ memory cell.
Referring to FIG. 42, magnetic tunnel junction MTJ includes a magnetic layer having a fixed magnetic field in a certain direction (hereinafter also simply referred to as a fixed magnetic layer) FL and a magnetic layer having a free magnetic field (hereinafter simply referred to as free magnetic layer). VL). A tunnel barrier TB formed of an insulator film is disposed between the fixed magnetic layer FL and the free magnetic layer VL. In the free magnetic layer VL, either one of the magnetic field in the same direction as that of the fixed magnetic layer FL and the magnetic field in a direction different from that of the fixed magnetic layer FL is nonvolatilely written in accordance with the level of stored data.

データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接地電位Ｖｓｓの電流経路に、図示しない制御回路から一定電流として供給されるセンス電流Ｉｓが流れる。   At the time of data reading, access transistor ATR is turned on in response to activation of read word line RWL. As a result, a sense current Is supplied as a constant current from a control circuit (not shown) flows through a current path from the bit line BL to the magnetic tunnel junction MTJ to the access transistor ATR to the ground potential Vss.

磁気トンネル接合部ＭＴＪの抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部ＭＴＪの抵抗値は小さくなる。   The resistance value of the magnetic tunnel junction MTJ changes according to the relative relationship in the magnetic field direction between the fixed magnetic layer FL and the free magnetic layer VL. Specifically, when the magnetic field direction of the pinned magnetic layer FL and the magnetic field direction written in the free magnetic layer VL are the same, the resistance of the magnetic tunnel junction MTJ is greater than when both magnetic field directions are different. The value becomes smaller.

したがって、データ読出時においては、センス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じる電位変化は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電位にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電位レベル変化の監視によってＭＴＪメモリセルの記憶データのレベルを読出すことができる。   Therefore, at the time of data reading, the potential change caused at the magnetic tunnel junction MTJ by the sense current Is differs according to the magnetic field direction stored in the free magnetic layer VL. As a result, if the supply of the sense current Is is started after the bit line BL is once precharged to a high potential, the stored data level of the MTJ memory cell is read by monitoring the potential level change of the bit line BL. Can do.

図４３は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図４３を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。 FIG. 43 is a conceptual diagram illustrating a data write operation for the MTJ memory cell.
Referring to FIG. 43, at the time of data writing, read word line RWL is inactivated and access transistor ATR is turned off. In this state, a data write current for writing a magnetic field in free magnetic layer VL is supplied to write word line WWL and bit line BL. The magnetic field direction of free magnetic layer VL is determined by a combination of directions of data write currents flowing through write word line WWL and bit line BL, respectively.

図４４は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。   FIG. 44 is a conceptual diagram illustrating the relationship between the direction of the data write current and the magnetic field direction during data writing.

図４４を参照して、横軸で示される磁界Ｈｘは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。   Referring to FIG. 44, magnetic field Hx indicated by the horizontal axis indicates the direction of magnetic field H (WWL) generated by the data write current flowing through write word line WWL. On the other hand, the magnetic field Hy indicated on the vertical axis indicates the direction of the magnetic field H (BL) generated by the data write current flowing through the bit line BL.

自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。   The magnetic field direction stored in the free magnetic layer VL is newly written only when the sum of the magnetic fields H (WWL) and H (BL) reaches the region outside the asteroid characteristic line shown in the figure. . That is, when a magnetic field corresponding to the region inside the asteroid characteristic line is applied, the magnetic field direction stored in the free magnetic layer VL is not updated.

したがって、磁気トンネル接合部ＭＴＪの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。磁気トンネル接合部ＭＴＪに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。   Therefore, in order to update the data stored in the magnetic tunnel junction MTJ by the write operation, it is necessary to pass a current through both the write word line WWL and the bit line BL. The magnetic field direction once stored in the magnetic tunnel junction MTJ, that is, the stored data is held in a nonvolatile manner until new data writing is executed.

データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。   Even during the data read operation, sense current Is flows through bit line BL. However, since the sense current Is is generally set to be about 1 to 2 digits smaller than the data write current described above, the stored data in the MTJ memory cell is erroneously read at the time of data reading due to the influence of the sense current Is. The possibility of rewriting is small.

上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリであるＭＲＡＭデバイスを構成する技術が開示されている。   The above-described technical literature discloses a technique for constructing an MRAM device that is a random access memory by integrating such MTJ memory cells on a semiconductor substrate.

ロイ・ショイアーライン（Roy Scheuerlein）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた１０ｎｓ読出・書込の不揮発メモリアレイ（A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９Roy Scheuerlein and 6 others, “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Using FET Switches and Magnetic Tunnel Junctions in Each Cell Junction and FET Switch in each Cell), (USA), 2000 IEICE International Solid Circuit Conference and Technical Papers TA7.2 (2000 IEEE ISSCC Digest of Technical Papers, TA7.2), p. 128-129 ダーラム（M.Durlam）他５名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ（Nonvolatile RAM based on Magnetic Tunnel Junction Elements）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１D. Durlam and five others, “Nonvolatile RAM based on Magnetic Tunnel Junction Elements” (USA), 2000 International Solid State Circuit Conference / Technology of the Institute of Electrical and Electronics Engineers, 2000 Proceedings TA7.3 (2000 IEEE ISSCC Digest of Technical Papers, TA7.3), p. 130-131

図４５は、行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
図４５を参照して、半導体基板上に、ＭＴＪメモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図４５においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。 FIG. 45 is a conceptual diagram showing MTJ memory cells integrated and arranged in a matrix.
Referring to FIG. 45, MTJ memory cells are arranged in a matrix on a semiconductor substrate, whereby a highly integrated MRAM device can be realized. FIG. 45 shows a case where MTJ memory cells are arranged in n rows × m columns (n, m: natural numbers).

既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを配置する必要がある。したがって、行列状に配されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとを配置する必要がある。   As already described, it is necessary to arrange the bit line BL, the write word line WWL, and the read word line RWL for each MTJ memory cell. Therefore, n write word lines WWL1 to WWLn and read word lines RWL1 to RWLn and m bit lines BL1 to BLm are arranged for n × m MTJ memory cells arranged in a matrix. There is a need.

このように、ＭＴＪメモリセルに対しては、読出動作と書込動作とのそれぞれに対応して独立したワード線を設ける構成が一般的である。   As described above, an MTJ memory cell is generally provided with an independent word line corresponding to each of the read operation and the write operation.

図４６は、半導体基板上に配置されたＭＴＪメモリセルの構造図である。
図４６を参照して、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成された金属配線を介して接地電位Ｖｓｓと結合される。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは第３の金属配線層Ｍ３に設けられる。 FIG. 46 is a structural diagram of an MTJ memory cell arranged on a semiconductor substrate.
Referring to FIG. 46, access transistor ATR is formed in p type region PAR on semiconductor main substrate SUB. Access transistor ATR has source / drain regions 110 and 120 which are n-type regions, and a gate 130. Source / drain region 110 is coupled to ground potential Vss through a metal wiring formed in first metal wiring layer M1. For the write word line WWL, a metal wiring formed in the second metal wiring layer M2 is used. The bit line BL is provided in the third metal wiring layer M3.

磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホールに形成された金属膜１５０と、第１および第２の金属配線層Ｍ１およびＭ２と、バリアメタル１４０とを介して、磁気トンネル接合部ＭＴＪと電気的に結合される。バリアメタル１４０は、磁気トンネル接合部ＭＴＪと金属配線との間を電気的に結合するために設けられる緩衝材である。   The magnetic tunnel junction MTJ is disposed between the second metal wiring layer M2 provided with the write word line WWL and the third metal wiring layer M3 provided with the bit line BL. Source / drain region 120 of access transistor ATR is connected to magnetic tunnel junction MTJ through metal film 150 formed in the contact hole, first and second metal wiring layers M1 and M2, and barrier metal 140. Electrically coupled. The barrier metal 140 is a cushioning material provided to electrically couple the magnetic tunnel junction MTJ and the metal wiring.

既に説明したように、ＭＴＪメモリセルにおいては、リードワード線ＲＷＬはライトワード線ＷＷＬとは独立の配線として設けられる。また、ライトワード線ＷＷＬおよびビット線ＢＬは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線ＢＬおよびライトワード線ＷＷＬは金属配線を用いて形成される。   As already described, in the MTJ memory cell, the read word line RWL is provided as a wiring independent of the write word line WWL. The write word line WWL and the bit line BL need to pass a data write current for generating a magnetic field having a magnitude greater than a predetermined value at the time of data writing. Therefore, the bit line BL and the write word line WWL are formed using metal wiring.

一方、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電位を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成されていた。   On the other hand, the read word line RWL is provided to control the gate potential of the access transistor ATR, and it is not necessary to actively flow a current. Therefore, from the viewpoint of increasing the degree of integration, the read word line RWL is formed using a polysilicon layer or a polycide structure in the same wiring layer as the gate 130 without newly providing an independent metal wiring layer. .

このように、ＭＴＪメモリセルを半導体基板上に集積化する場合は、メモリセルに必要とされる配線が多いことから、配線数および配線数が多くなり、製造コストが増大するという問題点がある。また、ビット線ＢＬに多数のＭＴＪメモリセルが常時接続される構成であるので、ビット線ＢＬの寄生容量は比較的大きな値であり、リードワード線ＲＷＬがポリシリコン層やポリサイド構造によって形成されることと合わせて、読出動作の高速化が困難であった。   As described above, when the MTJ memory cell is integrated on the semiconductor substrate, the number of wirings and the number of wirings is increased because of the large number of wirings required for the memory cells, which increases the manufacturing cost. . In addition, since a large number of MTJ memory cells are always connected to the bit line BL, the parasitic capacitance of the bit line BL is relatively large, and the read word line RWL is formed by a polysilicon layer or a polycide structure. At the same time, it is difficult to speed up the reading operation.

また、データ書込時においても、ビット線ＢＬに比較的大きなデータ書込電流を流す必要がある。また書込まれるデータのレベルに応じて、データ書込電流の方向を制御する必要があるため、データ書込電流を制御するための回路が複雑化するという問題点もあった。   Further, it is necessary to pass a relatively large data write current to the bit line BL during data writing. Further, since it is necessary to control the direction of the data write current in accordance with the level of data to be written, there is a problem that a circuit for controlling the data write current becomes complicated.

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ＭＴＪメモリセルを有するＭＲＡＭデバイスにおいて、データ書込電流を供給するための制御回路の構成を簡素化して、製造コストの削減を図ることである。   The present invention has been made to solve such problems, and an object of the present invention is to provide a configuration of a control circuit for supplying a data write current in an MRAM device having MTJ memory cells. It is to simplify and reduce manufacturing costs.

この発明の他の目的は、リードワード線およびライトワード線のドライブ回路を分割配置してレイアウトの自由度を向上させ、レイアウト面積すなわちチップ面積を減少させることである。   Another object of the present invention is to divide and arrange read word line and write word line drive circuits to improve layout flexibility and to reduce layout area, ie, chip area.

この発明のさらに他の目的は、各メモリセルに必要な配線数を削減して、製造コストの削減を図ることである。   Still another object of the present invention is to reduce the number of wirings required for each memory cell and to reduce the manufacturing cost.

請求項１記載の半導体集積回路は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有し、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性化される複数の書込ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、各々が第１および第２のビット線を含む複数のビット線対と、データ書込時において、複数のビット線対のうちのアドレス選択結果に応じて選択される１つに含まれる第１および第２のビット線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、複数のビット線対に対応してそれぞれ設けられ、各々が、データ書込時において第２のデータ書込電流を流すために対応する第１および第２のビット線の間を電気的に結合する複数のビット線電流制御回路とをさらに備える。   The semiconductor integrated circuit according to claim 1 includes a memory array having a plurality of magnetic memory cells arranged in a matrix, each of the plurality of magnetic memory cells being driven by a first data write current and a second data write current. When the applied data write magnetic field is greater than a predetermined magnetic field, the resistance value varies depending on the level of stored data to be written, and is provided corresponding to each row of the magnetic memory cells. , A plurality of write word lines that are selectively activated according to an address selection result for flowing a first data write current and a column of magnetic memory cells are provided, respectively. A plurality of bit line pairs including the first and second bit lines and first and second included in one selected in accordance with an address selection result of the plurality of bit line pairs at the time of data writing Bit line A data write control circuit for setting each of the high potential state and the low potential state and a plurality of bit line pairs are provided corresponding to each of the plurality of bit line pairs. And a plurality of bit line current control circuits for electrically coupling the corresponding first and second bit lines.

請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路であって、データ書込制御回路は、半導体集積回路に対して外部から供給された外部電源電位によって駆動される。   The semiconductor integrated circuit according to claim 2 is the semiconductor integrated circuit according to claim 1, wherein the data write control circuit is driven by an external power supply potential supplied from the outside to the semiconductor integrated circuit.

請求項３記載の半導体集積回路は、請求項２記載の半導体集積回路であって、複数の書込ワード線をアドレス選択結果に応じて選択的に活性状態に駆動するためのワード線駆動回路と、複数の書込ワード線の各々を複数の書込ワード線の非活性状態に対応する電位と結合するためのワード線電流制御回路とをさらに備え、ワード線駆動回路は、外部電源電位によって駆動される。   A semiconductor integrated circuit according to claim 3 is the semiconductor integrated circuit according to claim 2, and a word line driving circuit for selectively driving a plurality of write word lines to an active state according to an address selection result; And a word line current control circuit for coupling each of the plurality of write word lines to a potential corresponding to an inactive state of the plurality of write word lines, and the word line drive circuit is driven by an external power supply potential Is done.

請求項４記載の半導体集積回路は、請求項１記載の半導体集積回路であって、複数のビット線対に共通に設けられ、第１および第２のデータ線によって形成されるデータ線対と、列に対応してそれぞれ設けられ、アドレス選択結果に応じて対応する第１および第２のビット線を第１および第２のデータ線とそれぞれ接続する複数の列選択ゲート回路とを備え、データ書込制御回路は、データ書込時において、第１および第２の内部ノードを高電位状態および低電位状態の一方ずつに設定し、第１および第２の内部ノードと第１および第２のデータ線との接続点は、第２のデータ書込電流の経路を形成する配線の抵抗値が、アドレス選択の対象となる列の位置に関わらずほぼ一定となるように設けられる。   A semiconductor integrated circuit according to claim 4 is the semiconductor integrated circuit according to claim 1, wherein the data line pair is provided in common to the plurality of bit line pairs and formed by the first and second data lines; A plurality of column selection gate circuits provided corresponding to the columns and respectively connecting the first and second bit lines corresponding to the address selection result to the first and second data lines, respectively; The write control circuit sets the first and second internal nodes to one of the high potential state and the low potential state respectively at the time of data writing, and the first and second internal nodes and the first and second data The connection point with the line is provided such that the resistance value of the wiring that forms the path of the second data write current is substantially constant regardless of the position of the column that is the target of address selection.

請求項５記載の半導体集積回路は、請求項４記載の半導体集積回路であって、複数のビット線対は、列に沿った方向に配置され、データ線対は、行に沿った方向に配置され、第１の内部ノードは、先頭の列側の領域において第１のデータ線と接続され、第２の内部ノードは、最終の列側の領域において第２のデータ線と接続される。   The semiconductor integrated circuit according to claim 5 is the semiconductor integrated circuit according to claim 4, wherein the plurality of bit line pairs are arranged in a direction along the column, and the data line pairs are arranged in a direction along the row. The first internal node is connected to the first data line in the first column side region, and the second internal node is connected to the second data line in the final column side region.

請求項６記載の半導体集積回路は、請求項４記載の半導体集積回路であって、複数のビット線対は、列に沿った方向に配置され、データ線対は、行に沿った方向に配置され、第１および第２の内部ノードは、中央の列周辺の領域において、第１および第２のデータ線とそれぞれ接続される。   The semiconductor integrated circuit according to claim 6 is the semiconductor integrated circuit according to claim 4, wherein the plurality of bit line pairs are arranged in a direction along the column, and the data line pairs are arranged in a direction along the row. The first and second internal nodes are connected to the first and second data lines in the area around the central column, respectively.

請求項７記載の半導体集積回路は、請求項１記載の半導体集積回路であって、Ｍ個（Ｍ：２以上の自然数）の列ごとに配置され、第１および第２のデータ線によって形成されるデータ線対と、列に対応してそれぞれ設けられ、アドレス選択結果に応じて対応する第１および第２のビット線を対応する第１および第２のデータ線とそれぞれ接続する複数の列選択ゲート回路とを備え、データ書込制御回路は、データ線対ごとに設けられ、各データ書込制御回路は、データ書込時においてアドレス選択結果に応じて動作して、対応する第１および第２のデータ線を高電位状態および低電位状態の一方ずつに設定する。   The semiconductor integrated circuit according to claim 7 is the semiconductor integrated circuit according to claim 1, which is arranged for each of M (M: a natural number of 2 or more) columns, and is formed by first and second data lines. A plurality of column selections respectively provided corresponding to the data line pairs and columns, and respectively connecting the corresponding first and second bit lines to the corresponding first and second data lines according to the address selection result A gate circuit, and a data write control circuit is provided for each data line pair, and each data write control circuit operates in accordance with an address selection result at the time of data writing, and corresponding first and second Two data lines are set to one of a high potential state and a low potential state.

請求項８記載の半導体集積回路は、請求項７記載の半導体集積回路であって、データ線対は、複数のビット線と同一方向に沿って、対応するＭ個の列の中央部に配置される。   The semiconductor integrated circuit according to claim 8 is the semiconductor integrated circuit according to claim 7, wherein the data line pair is arranged at the center of the corresponding M columns along the same direction as the plurality of bit lines. The

請求項９記載の半導体集積回路は、請求項１記載の半導体集積回路であって、行に対応してそれぞれ設けられ、データ読出時においてアドレス選択結果に応じて活性化されて対応する磁性体メモリセルを対応するビット線対と結合するための複数の読出ワード線と、データ読出時において、アドレス選択結果に応じて選択される複数のビットのうちの１つに含まれる第１および第２のビット線に対してデータ読出電流を供給するためのデータ読出制御回路とをさらに備え、データ読出時において、各ビット線電流制御回路は、対応する第１および第２のビット線の間を開放する。   The semiconductor integrated circuit according to claim 9 is the semiconductor integrated circuit according to claim 1, wherein the magnetic memory is provided corresponding to each row and activated in accordance with an address selection result at the time of data reading, and corresponding to the magnetic memory A plurality of read word lines for coupling a cell to a corresponding bit line pair, and first and second included in one of a plurality of bits selected according to an address selection result at the time of data reading A data read control circuit for supplying a data read current to the bit line, and at the time of data read, each bit line current control circuit opens between the corresponding first and second bit lines. .

請求項１０記載の半導体集積回路は、請求項９記載の半導体集積回路であって、磁性体メモリセルは、それぞれの列において、第１および第２のビット線といずれか一方と結合され、半導体集積回路は、さらに、列に対応してそれぞれ設けられ、第１のビット線のそれぞれと結合される複数の第１のダミーメモリセルと、列に対応してそれぞれ設けられ、第２のビット線のそれぞれと結合される複数の第２のダミーメモリセルと、複数の第１のダミーメモリセルに対応して設けられ、複数の第１のダミーメモリセルを対応する第１のビット線とそれぞれ結合するために、データ読出時においてアドレス選択結果に応じて活性化される第１のダミー読出ワード線と、複数の第２のダミーメモリセルに対応して設けられ、複数の第２のダミーメモリセルを対応する第２のビット線とそれぞれ結合するために、データ読出時においてアドレス選択結果に応じて活性化される第２のダミー読出ワード線と、データ読出時において、複数のワード線のうちの１つおよび第１および第２のダミー読出ワード線のうちの１つを、アドレス選択結果に応じて選択的に活性化するワード線駆動回路をさらに備え、第１および第２のダミーメモリセルの各々は、磁性体メモリセルが記憶データのレベルに応じて有する第１および第２の抵抗値の中間の抵抗値を有する。   The semiconductor integrated circuit according to claim 10 is the semiconductor integrated circuit according to claim 9, wherein the magnetic memory cell is coupled to one of the first and second bit lines in each column, and the semiconductor The integrated circuit further includes a plurality of first dummy memory cells each provided corresponding to the column and coupled to each of the first bit lines, each provided corresponding to the column, and the second bit line A plurality of second dummy memory cells coupled to each of the plurality of first dummy memory cells, and a plurality of first dummy memory cells coupled to the corresponding first bit lines, respectively. Therefore, a first dummy read word line activated in accordance with an address selection result at the time of data reading and a plurality of second dummy memory cells are provided corresponding to the plurality of second dummy memory cells. A second dummy read word line activated in accordance with an address selection result at the time of data reading and a plurality of word lines at the time of data reading in order to couple the cell to the corresponding second bit line, respectively. And a word line driving circuit for selectively activating one of the first and second dummy read word lines according to the address selection result, and the first and second dummy memory cells Each has a resistance value that is intermediate between the first and second resistance values that the magnetic memory cell has according to the level of stored data.

請求項１１記載の半導体集積回路は、請求項９記載の半導体集積回路であって、半導体集積回路に対して外部から供給された外部電源電位を降圧して内部電源電位を生成する電圧降下回路をさらに備え、データ書込制御回路は、外部電源電位によって駆動され、データ読出制御回路は、内部電源電位によって駆動される。   A semiconductor integrated circuit according to an eleventh aspect is the semiconductor integrated circuit according to the ninth aspect, wherein a voltage drop circuit for generating an internal power supply potential by stepping down an external power supply potential supplied from outside to the semiconductor integrated circuit is provided. In addition, the data write control circuit is driven by an external power supply potential, and the data read control circuit is driven by an internal power supply potential.

請求項１２記載の半導体集積回路は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有し、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時においてアドレス選択結果に応じて第１のデータ書込電流を流すための複数の書込ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられる複数のビット線と、複数のビット線対に共通に設けられ、第１および第２のデータ線によって形成されるデータ線対と、データ書込時において、第１および第２のデータ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、列に対応してそれぞれ設けられ、各々が、アドレス選択結果に応じて対応するビット線を第１のデータ線と接続する複数の列選択ゲート回路と、列に対応してそれぞれ設けられ、各々が、データ書込時において第２のデータ書込電流を流すために、対応するビット線と第２のデータ線との間を電気的に結合する複数のビット線電流制御回路とをさらに備える。   The semiconductor integrated circuit according to claim 12 includes a memory array having a plurality of magnetic memory cells arranged in a matrix, each of the plurality of magnetic memory cells being driven by a first and a second data write current. When the applied data write magnetic field is greater than a predetermined magnetic field, the resistance value varies depending on the level of stored data to be written, and is provided corresponding to each row of the magnetic memory cells. , A plurality of write word lines for flowing a first data write current according to the address selection result, a plurality of bit lines respectively provided corresponding to the columns of magnetic memory cells, and a plurality of bit line pairs And a data line pair formed by the first and second data lines, and at the time of data writing, each of the first and second data lines is set to one of a high potential state and a low potential state. A data write control circuit for setting, a plurality of column selection gate circuits each provided corresponding to the column, each connecting a corresponding bit line to the first data line according to the address selection result; A plurality of each of which is provided corresponding to each column and electrically couples between the corresponding bit line and the second data line in order to cause the second data write current to flow during data writing. And a bit line current control circuit.

請求項１３記載の半導体集積回路は、請求項１２記載の半導体集積回路であって、データ書込制御回路は、データ書込時において、第１および第２の内部ノードを高電位状態および低電位状態の一方ずつに設定し、各ビット線電流制御回路は、アドレス選択結果に応じて、対応するビット線と第２のデータ線との間を電気的に結合し、半導体集積回路は、データ読出時においてデータ読出電流を第３の内部ノードに供給するためのデータ読出制御回路と、データ書込時において、第１および第２の内部ノードと第１および第２のデータ線とをそれぞれ結合するための接続切換回路とをさらに備え、接続切換回路は、データ読出時において、第１および第２のデータ線を、第３の内部ノードおよび読出基準電位を供給する第４の内部ノードとそれぞれ電気的に結合し、データ読出制御回路は、読出基準電位と第３の内部ノードとの間の電位差に基づいてデータ読出を行なう。   The semiconductor integrated circuit according to claim 13 is the semiconductor integrated circuit according to claim 12, wherein the data write control circuit sets the first and second internal nodes to a high potential state and a low potential at the time of data writing. Each of the bit line current control circuits is electrically coupled between the corresponding bit line and the second data line according to the address selection result, and the semiconductor integrated circuit performs data reading. A data read control circuit for supplying a data read current to the third internal node at the time, and the first and second internal nodes and the first and second data lines are respectively coupled at the time of data writing And a connection switching circuit for connecting the first and second data lines to the third internal node and the fourth internal node supplying the read reference potential during data reading. Each electrically coupled, the data read control circuit performs data reading based on the potential difference between the read reference potential and a third internal node.

請求項１４記載の半導体集積回路は、請求項１２記載の半導体集積回路であって、データ書込制御回路は、データ書込時において、第１および第２の内部ノードを高電位状態および低電位状態の一方ずつに設定し、各ビット線電流制御回路は、データ読出前のプリチャージ時において対応するビット線と第２のデータ線との間を電気的に結合するとともに、データ読出時において対応するビット線と第２のデータ線との間を電気的に切り離し、半導体集積回路は、データ読出時においてデータ読出電流を第１のデータ線に供給するためのデータ読出制御回路と、データ書込時において、第１および第２の内部ノードと第１および第２のデータ線とをそれぞれ結合するための接続切換回路とをさらに備え、接続切換回路は、プリチャージ時において、第１および第２のデータ線を、読出基準電位を供給する第３および第４の内部ノードとそれぞれ電気的に結合するとともに、データ読出時において、第１および第２のデータ線を第１から第４の内部ノードから切り離し、データ読出制御回路は、読出基準電位と第１のデータ線との間の電位差に基づいてデータ読出を行なう。   The semiconductor integrated circuit according to claim 14 is the semiconductor integrated circuit according to claim 12, wherein the data write control circuit sets the first and second internal nodes to a high potential state and a low potential at the time of data writing. Each bit line current control circuit is set to one of the states, and each bit line current control circuit electrically couples between the corresponding bit line and the second data line at the time of precharge before data reading, and supports at the time of data reading. The bit line and the second data line to be electrically disconnected, and the semiconductor integrated circuit includes a data read control circuit for supplying a data read current to the first data line during data read, and a data write And a connection switching circuit for coupling the first and second internal nodes to the first and second data lines, respectively, and the connection switching circuit is connected during precharging. The first and second data lines are electrically coupled to the third and fourth internal nodes supplying the read reference potential, respectively, and at the time of data reading, the first and second data lines are connected to the first and second data lines. Disconnecting from the first to fourth internal nodes, the data read control circuit performs data read based on the potential difference between the read reference potential and the first data line.

請求項１５記載の半導体集積回路は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性状態に駆動される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ書込時において第２のデータ書込電流を流すための複数の書込データ線と、列に対応してそれぞれ設けられ、データ読出時においてデータ読出電流を流すための複数の読出データ線とを備える。   16. The semiconductor integrated circuit according to claim 15, comprising a memory array having a plurality of magnetic memory cells arranged in a matrix, each of the plurality of magnetic memory cells being driven by the first and second data write currents. A memory unit having different resistance values depending on the level of stored data to be written when the applied data write magnetic field is larger than a predetermined magnetic field, and a memory for passing a data read current through the memory unit during data reading A plurality of read word lines, each of which is provided corresponding to a row of the magnetic memory cells, and for operating the corresponding memory cell selection gate according to the address selection result at the time of data reading; In accordance with the address selection result for supplying the first data write current at the time of data writing provided corresponding to the column of magnetic memory cells, respectively. A plurality of write word lines that are selectively driven in an active state and a plurality of write data lines provided corresponding to the rows, respectively, for flowing a second data write current during data writing; A plurality of read data lines are provided corresponding to the columns, respectively, for flowing a data read current during data read.

請求項１６記載の半導体集積回路は、請求項１５記載の半導体集積回路であって、複数の読出データ線の各々は、対応する行に属する複数の記憶部の各々と各メモリセル選択ゲートを介して電気的に結合される。   A semiconductor integrated circuit according to a sixteenth aspect is the semiconductor integrated circuit according to the fifteenth aspect, wherein each of the plurality of read data lines is connected to each of a plurality of storage units belonging to a corresponding row and each memory cell selection gate. Are electrically coupled.

請求項１７記載の半導体集積回路は、請求項１５記載の半導体集積回路であって、複数の読出データ線の各々と複数の書込ワード線との各々は、同一の共通配線を共有して配置され、半導体集積回路は、活性状態に対応する第１の電位とは異なる第２の電位と各共通配線との間を、データ読出時およびデータ書込時のそれぞれにおいて結合および遮断する電流制御回路をさらに備える。   The semiconductor integrated circuit according to claim 17 is the semiconductor integrated circuit according to claim 15, wherein each of the plurality of read data lines and each of the plurality of write word lines are arranged sharing the same common wiring. In the semiconductor integrated circuit, a current control circuit that couples and cuts off between a second potential different from the first potential corresponding to the active state and each common line at the time of data reading and data writing, respectively. Is further provided.

請求項１８記載の半導体集積回路は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、行および列の一方に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すための複数の書込データ線と、行および列の他方に対応してそれぞれ設けられる複数の共通配線とを備え、複数の共通配線の各々は、データ読出時において、アドレス選択結果に応じてデータ読出電流の供給を選択的に受け、複数の共通配線の各々は、データ書込時において、第２のデータ書込電流を流すために第１の電位に選択的に駆動され、第１の電位とは異なる第２の電位と各共通配線との間を、データ読出時およびデータ書込時のそれぞれにおいて結合および遮断する電流制御回路をさらに備える。   19. The semiconductor integrated circuit according to claim 18, comprising a memory array having a plurality of magnetic memory cells arranged in a matrix, each of the plurality of magnetic memory cells being driven by the first and second data write currents. A memory unit having different resistance values depending on the level of stored data to be written when the applied data write magnetic field is larger than a predetermined magnetic field, and a memory for passing a data read current through the memory unit during data reading A plurality of read word lines, each of which is provided corresponding to a row of the magnetic memory cells, and for operating the corresponding memory cell selection gate according to the address selection result at the time of data reading; A plurality of write data lines provided corresponding to one of the row and the column, respectively, for flowing a first data write current during data writing, A plurality of common wirings respectively provided corresponding to the other of the columns, and each of the plurality of common wirings is selectively supplied with a data read current according to an address selection result at the time of data reading, Each of the common lines is selectively driven to the first potential in order to flow the second data write current during data writing, and a second potential different from the first potential and each common line Is further provided with a current control circuit that couples and cuts off between the two at the time of data reading and data writing.

請求項１９記載の薄膜磁性体記憶装置は、請求項１５記載の薄膜磁性体記憶装置であって、複数の共通配線の各々は、対応する行に属する複数の記憶部の各々と各メモリセル選択ゲートを介して電気的に結合される。   The thin film magnetic memory device according to claim 19 is the thin film magnetic memory device according to claim 15, wherein each of the plurality of common wirings is connected to each of the plurality of storage units belonging to the corresponding row and each memory cell selection. Electrically coupled through the gate.

請求項１記載の半導体集積回路は、データ書込時におけるデータ書込電流を短絡されたビット線対に往復電流として流すことができるので、データ書込電流を制御するための構成を簡素化できる。   In the semiconductor integrated circuit according to the first aspect, since the data write current at the time of data writing can flow as a reciprocating current through the shorted bit line pair, the configuration for controlling the data write current can be simplified. .

請求項２および３記載の半導体集積回路は、データ書込電流を供給するための回路を外部電源電位によって直接駆動するので、請求項１記載の半導体集積回路が奏する効果に加えて、データ書込電流を速やかに供給することができる。   In the semiconductor integrated circuit according to claims 2 and 3, since the circuit for supplying the data write current is directly driven by the external power supply potential, in addition to the effect exhibited by the semiconductor integrated circuit according to claim 1, the data write Current can be supplied promptly.

請求項４から８に記載の半導体集積回路は、アドレス選択の対象となるメモリセル列の位置に関わらずデータ書込電流の電流量をほぼ一定に維持することができる。この結果、請求項１記載の半導体集積回路が奏する効果に加えて、電力消費を無用に増加させることなくそれぞれのメモリセル列に対して書込動作マージンを確保できる。   In the semiconductor integrated circuit according to the fourth to eighth aspects, the amount of data write current can be maintained substantially constant regardless of the position of the memory cell column that is the target of address selection. As a result, in addition to the effect exhibited by the semiconductor integrated circuit according to the first aspect, a write operation margin can be secured for each memory cell column without unnecessarily increasing power consumption.

請求項９および１０に記載の半導体集積回路は、請求項１記載の半導体集積回路が奏する効果に加えて、ビット線およびビット線電流回路を共有してデータ読出動作を実行することができる。   The semiconductor integrated circuit according to claims 9 and 10 can execute the data read operation while sharing the bit line and the bit line current circuit in addition to the effect exhibited by the semiconductor integrated circuit according to claim 1.

請求項１１記載の半導体集積回路は、データ書込電流を供給するための回路を外部電源電位によって直接駆動するとともに、データ読出に関する回路を外部電源電位を降圧した内部電源電位によって駆動するので、請求項９記載の半導体集積回路が奏する効果に加えて、データ書込電流の速やかな供給と、低消費電力化およびデバイスの微細化に対応した信頼性の確保とを両立することができる。   In the semiconductor integrated circuit according to the eleventh aspect, the circuit for supplying the data write current is directly driven by the external power supply potential, and the circuit related to data reading is driven by the internal power supply potential obtained by stepping down the external power supply potential. In addition to the effect exhibited by the semiconductor integrated circuit according to Item 9, it is possible to achieve both the rapid supply of the data write current and the securing of the reliability corresponding to the low power consumption and the miniaturization of the device.

請求項１２記載の半導体集積回路は、データ線対を構成する第１および第２のデータ線の電位レベルの制御によって、開放型のビット線に流されるデータ書込電流の方向を設定できる。したがって、データ書込電流を制御するための構成を簡素化できる。   According to another aspect of the semiconductor integrated circuit of the present invention, the direction of the data write current flowing through the open bit line can be set by controlling the potential level of the first and second data lines constituting the data line pair. Therefore, the configuration for controlling the data write current can be simplified.

請求項１３および１４に記載の半導体集積回路は、請求項１２記載の半導体集積回路が奏する効果に加えて、ビット線およびビット線電流回路を共有してデータ読出動作をさらに実行することができる。   In the semiconductor integrated circuit according to the thirteenth and fourteenth aspects, in addition to the effect exhibited by the semiconductor integrated circuit according to the twelfth aspect, the bit line and the bit line current circuit can be shared to further execute the data read operation.

請求項１５記載の半導体集積回路は、読出ワード線および書込データ線を磁性体メモリセルの行および列にそれぞれ対応させて配置するので、読出ワード線を選択的に駆動するための回路と、書込ワード線のそれぞれを選択的に駆動するための回路とを独立して配置することができる。この結果、レイアウトの自由度を向上させて集積度を高めることができる。   In the semiconductor integrated circuit according to claim 15, since the read word line and the write data line are arranged corresponding to the row and column of the magnetic memory cell, respectively, a circuit for selectively driving the read word line; A circuit for selectively driving each of the write word lines can be arranged independently. As a result, the degree of integration can be increased by improving the degree of freedom of layout.

請求項１６記載の半導体集積回路は、データ読出の対象となる磁性体メモリセルの記憶部のみを読出データ線と結合するので、請求項１５記載の半導体集積回路が奏する効果に加えて、読出データ線の容量を低減してデータ読出を高速化できる。   In the semiconductor integrated circuit according to the sixteenth aspect, only the storage portion of the magnetic memory cell that is the target of data reading is coupled to the read data line. Data read speed can be increased by reducing the line capacitance.

請求項１７記載の半導体集積回路は、データ読出時における読出データ線の機能とデータ書込時における書込ワード線との機能を共通配線に共有することができる。この結果、請求項１５記載の半導体集積回路が奏する効果に加えて、配線数を減らして製造コストを削減できる。   In the semiconductor integrated circuit according to the seventeenth aspect, the function of the read data line at the time of data reading and the function of the write word line at the time of data writing can be shared by the common wiring. As a result, in addition to the effect obtained by the semiconductor integrated circuit according to the fifteenth aspect, the number of wirings can be reduced to reduce the manufacturing cost.

請求項１８記載の半導体集積回路は、データ読出時における読出データ線の機能とデータ書込時における書込ワード線との機能を共通配線に共有することができる。この結果、配線数を減らして製造コストを削減できる。   In the semiconductor integrated circuit according to the eighteenth aspect, the function of the read data line at the time of data reading and the function of the write word line at the time of data writing can be shared by the common wiring. As a result, the manufacturing cost can be reduced by reducing the number of wires.

請求項１９記載の半導体集積回路は、データ読出の対象となる磁性体メモリセルの記憶部のみを共通配線と結合するので、請求項１８記載の半導体集積回路が奏する効果に加えて、データ読出時における共通配線の容量を低減してデータ読出を高速化できる。   In the semiconductor integrated circuit according to the nineteenth aspect, since only the storage portion of the magnetic memory cell to be read data is coupled to the common wiring, in addition to the effect exhibited by the semiconductor integrated circuit according to the eighteenth aspect, The data read speed can be increased by reducing the capacity of the common wiring.

本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。It is a schematic block diagram which shows the whole structure of the MRAM device 1 according to Embodiment 1 of this invention. メモリアレイ１０およびその周辺の実施の形態１に従う構成を詳細に説明するための図である。FIG. 2 is a diagram for explaining in detail a configuration according to the first embodiment around memory array 10 and its periphery. 実施の形態２に従う電源電位の供給系統を説明するブロック図である。FIG. 11 is a block diagram illustrating a power supply potential supply system according to a second embodiment. メモリアレイ１０およびその周辺の実施の形態３に従う構成を示すブロック図である。It is a block diagram which shows the structure according to Embodiment 3 of the memory array 10 and its periphery. メモリアレイ１０およびその周辺の実施の形態３の変形例１に従う構成を示すブロック図である。FIG. 10 is a block diagram showing a configuration according to a first modification of the third embodiment of the memory array 10 and its surroundings. メモリアレイ１０およびその周辺の実施の形態３の変形例２に従う構成を示すブロック図である。It is a block diagram which shows the structure according to the modification 2 of Embodiment 3 of the memory array 10 and its periphery. メモリアレイ１０およびその周辺の実施の形態３の変形例３に従う構成を示すブロック図である。It is a block diagram which shows the structure according to the modification 3 of Embodiment 3 of the memory array 10 and its periphery. 実施の形態４に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。FIG. 11 is a block diagram showing a portion related to data writing in the configuration around memory array 10 according to the fourth embodiment. 実施の形態４の変形例１に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。FIG. 16 is a block diagram showing a portion related to data writing in a configuration around memory array 10 according to a first modification of the fourth embodiment. 実施の形態４の変形例２に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。FIG. 17 is a block diagram showing a portion related to data writing in a configuration around a memory array 10 according to a second modification of the fourth embodiment. 実施の形態４の変形例３に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。FIG. 20 is a block diagram showing a portion related to data writing in a configuration around a memory array 10 according to a third modification of the fourth embodiment. メモリアレイ１０およびその周辺の実施の形態５に従う構成を示すブロック図である。It is a block diagram which shows the structure according to Embodiment 5 of the memory array 10 and its periphery. 電流切換回路５６の構成を示すブロック図である。3 is a block diagram showing a configuration of a current switching circuit 56. FIG. メモリアレイ１０およびその周辺の実施の形態５の変形例に従う構成を示すブロック図である。It is a block diagram which shows the structure according to the modification of Embodiment 5 of the memory array 10 and its periphery. 電流切換回路５８の構成を示すブロック図である。3 is a block diagram showing a configuration of a current switching circuit 58. FIG. 本発明の実施の形態６に従うＭＲＡＭデバイス２の全体構成を示す概略ブロック図である。It is a schematic block diagram which shows the whole structure of the MRAM device 2 according to Embodiment 6 of this invention. 実施の形態６に従うメモリアレイ１０の構成を示すブロック図である。FIG. 10 is a block diagram showing a configuration of a memory array 10 according to a sixth embodiment. 実施の形態６に従うＭＴＪメモリセルの接続態様を示す回路図である。FIG. 23 is a circuit diagram showing a connection mode of MTJ memory cells according to a sixth embodiment. 実施の形態６に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。FIG. 23 is a timing chart for describing data writing and data reading with respect to an MTJ memory cell according to the sixth embodiment. 実施の形態６に従うＭＴＪメモリセルの配置を説明する構造図である。FIG. 17 is a structural diagram illustrating an arrangement of MTJ memory cells according to a sixth embodiment. 実施の形態６の変形例１に従うメモリアレイ１０の構成を示すブロック図である。FIG. 22 is a block diagram showing a configuration of a memory array 10 according to a first modification of the sixth embodiment. 実施の形態６の変形例１に従うＭＴＪメモリセルの接続態様を示す回路図である。FIG. 29 is a circuit diagram showing a connection mode of MTJ memory cells according to the first modification of the sixth embodiment. 実施の形態６の変形例１に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。FIG. 29 is a timing chart for illustrating data writing and data reading for an MTJ memory cell according to the first modification of the sixth embodiment. 実施の形態６の変形例１に従うＭＴＪメモリセルの配置を説明する構造図である。FIG. 29 is a structural diagram illustrating an arrangement of MTJ memory cells according to a first modification of the sixth embodiment. 実施の形態６の変形例２に従うメモリアレイ１０の構成を示すブロック図である。FIG. 22 is a block diagram showing a configuration of a memory array 10 according to a second modification of the sixth embodiment. 実施の形態６の変形例２に従うＭＴＪメモリセルの接続態様を示す回路図である。FIG. 32 is a circuit diagram showing a connection mode of MTJ memory cells according to a second modification of the sixth embodiment. 実施の形態６の変形例２に従うＭＴＪメモリセルの配置を示す構造図である。FIG. 32 is a structural diagram showing an arrangement of MTJ memory cells according to a second modification of the sixth embodiment. 実施の形態６の変形例３に従うメモリアレイ１０の構成を示すブロック図である。FIG. 22 is a block diagram showing a configuration of a memory array 10 according to a third modification of the sixth embodiment. 実施の形態６の変形例３に従うＭＴＪメモリセルの接続態様を示す回路図である。FIG. 29 is a circuit diagram showing a connection mode of MTJ memory cells according to a third modification of the sixth embodiment. 実施の形態６の変形例３に従うＭＪＴメモリセルの配置を示す構造図である。FIG. 29 is a structural diagram showing an arrangement of an MJT memory cell according to a third modification of the sixth embodiment. 実施の形態６の変形例４に従うメモリアレイ１０の構成を示すブロック図である。FIG. 22 is a block diagram showing a configuration of a memory array 10 according to a fourth modification of the sixth embodiment. 実施の形態６の変形例４に従うＭＴＪメモリセルの接続態様を示す回路図である。FIG. 28 is a circuit diagram showing a connection mode of MTJ memory cells according to a fourth modification of the sixth embodiment. 実施の形態６の変形例４に従うＭＴＪメモリセルの配置を示す構造図である。FIG. 29 is a structural diagram showing an arrangement of MTJ memory cells according to a fourth modification of the sixth embodiment. 実施の形態６の変形例５に従うメモリアレイ１０の構成を示すブロック図である。FIG. 25 is a block diagram showing a configuration of a memory array 10 according to a fifth modification of the sixth embodiment. 実施の形態６の変形例５に従うＭＴＪメモリセルの接続態様を示す回路図である。FIG. 25 is a circuit diagram showing a connection mode of MTJ memory cells according to a fifth modification of the sixth embodiment. 実施の形態６の変形例５に従うＭＴＪメモリセルの配置を示す構造図である。FIG. 29 is a structural diagram showing an arrangement of MTJ memory cells according to a fifth modification of the sixth embodiment. 実施の形態６の変形例６に従うメモリアレイ１０の構成を示すブロック図である。FIG. 25 is a block diagram showing a configuration of a memory array 10 according to a sixth modification of the sixth embodiment. 実施の形態６の変形例６に従うＭＴＪメモリセルの接続態様を示す回路図である。FIG. 29 is a circuit diagram showing a connection mode of MTJ memory cells according to a sixth modification of the sixth embodiment. 実施の形態６の変形例６に従うＭＴＪメモリセルの配置を示す構造図である。FIG. 25 is a structural diagram showing an arrangement of MTJ memory cells according to a sixth modification of the sixth embodiment. 実施の形態６の変形例６に従うＭＴＪメモリセルの配置の他の例を示す構造図である。FIG. 38 is a structural diagram showing another example of the arrangement of MTJ memory cells according to the sixth modification of the sixth embodiment. 磁気トンネル接合部を有するメモリセルの構成を示す概略図である。It is the schematic which shows the structure of the memory cell which has a magnetic tunnel junction part. ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。It is a conceptual diagram explaining the data read-out operation | movement from an MTJ memory cell. ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。It is a conceptual diagram explaining the data write-in operation | movement with respect to an MTJ memory cell. データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。It is a conceptual diagram explaining the relationship between the direction of a data write current at the time of data writing, and a magnetic field direction. 行列状に集積配置されたＭＴＪメモリセルを示す概念図である。It is a conceptual diagram which shows the MTJ memory cell integratedly arranged by the matrix form. 半導体基板上に配置されたＭＴＪメモリセルの構造図である。2 is a structural diagram of an MTJ memory cell disposed on a semiconductor substrate. FIG.

以下において、本発明の実施の形態について図面を参照して詳細に説明する。
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[Embodiment 1]
FIG. 1 is a schematic block diagram showing an overall configuration of an MRAM device 1 according to the first embodiment of the present invention.

図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。   Referring to FIG. 1, MRAM device 1 performs random access in response to external control signal CMD and address signal ADD, and executes input of write data DIN and output of read data DOUT.

ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、ｎ行×ｍ列に行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成は後ほど詳細に説明するが、ＭＴＪメモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列にそれぞれ対応して設けられる折返し型で構成されるビット線対が配置される。ビット線対は、ビット線ＢＬおよび／ＢＬによって構成される。なお以下においては、ビット線ＢＬおよび／ＢＬの組をビット線対ＢＬＰとも総称する。   The MRAM device 1 includes a control circuit 5 that controls the overall operation of the MRAM device 1 in response to a control signal CMD, and a memory array 10 having a plurality of MTJ memory cells arranged in a matrix of n rows × m columns. Prepare. Although the configuration of the memory array 10 will be described in detail later, a plurality of write word lines WWL and read word lines RWL are arranged corresponding to the rows of MTJ memory cells, respectively. In addition, a bit line pair configured in a folded type provided corresponding to each column of MTJ memory cells is arranged. The bit line pair is constituted by bit lines BL and / BL. In the following, a set of bit lines BL and / BL is also collectively referred to as a bit line pair BLP.

ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じてメモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じてメモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいてリードワード線ＲＷＬおよびライトワード線ＷＷＬを選択的に活性化するためのワード線ドライバ３０と、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出およびデータ書込時において、データ書込電流±Ｉｗおよびセンス電流Ｉｓを流すための読出／書込制御回路５０，６０とを備える。   The MRAM device 1 further includes a row decoder 20 that performs row selection in the memory array 10 according to the row address RA indicated by the address signal ADD, and a column in the memory array 10 according to the column address CA indicated by the address signal ADD. A column decoder 25 for performing selection, a word line driver 30 for selectively activating read word line RWL and write word line WWL based on a row selection result of row decoder 20, and a write word at the time of data writing A word line current control circuit 40 for supplying a data write current to the line WWL, and a read / write control circuit 50 for supplying a data write current ± Iw and a sense current Is during data reading and data writing, 60.

図２は、メモリアレイ１０およびその周辺の実施の１に従う構成を詳細に説明するための図である。   FIG. 2 is a diagram for explaining in detail the configuration according to the first embodiment of memory array 10 and its periphery.

図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される、図４１に示した構成を有するＭＪＴメモリセルＭＣを有する。ＭＴＪメモリセルの行（以下、単にメモリセル行とも称する）に対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設けられる。   Referring to FIG. 2, memory array 10 includes MJT memory cells MC having the configuration shown in FIG. 41 arranged in n rows × m columns (n, m: natural numbers). Read word lines RWL1 to RWLn and write word lines WWL1 to WWLn are provided corresponding to MTJ memory cell rows (hereinafter also simply referred to as memory cell rows).

ＭＴＪメモリセルの列（以下、単にメモリセル列とも称する）に対応して、ビット線対を構成するビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍがそれぞれ設けられる。   Corresponding to a column of MTJ memory cells (hereinafter also simply referred to as a memory cell column), bit lines BL1, / BL1 to BLm, / BLm constituting a bit line pair are provided.

なお、以下においては、ライトワード線、リードワード線、ビット線およびビット線対を総括的に表現する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬ（／ＢＬ）およびＢＬＰをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添字を付してＲＷＬ１，ＷＷＬ１のように表記するものとする。   In the following, when the write word line, the read word line, the bit line, and the bit line pair are collectively expressed, they are represented using the symbols WWL, RWL, BL (/ BL), and BLP, respectively. When specific write word lines, read word lines, and bit lines are indicated, suffixes are added to these symbols, and they are expressed as RWL1 and WWL1.

ライトワード線ＷＷＬ１〜ＷＷＬｎは、ワード線電流制御回路４０によって、接地電位Ｖｓｓと結合される。これによって、ワード線ドライバ３０によって選択状態（高電位状態：電源電位Ｖｃｃ）に活性化されたライトワード線ＷＷＬにデータ書込電流Ｉｐが流れる。   Write word lines WWL1 to WWLn are coupled to ground potential Vss by word line current control circuit 40. As a result, data write current Ip flows through write word line WWL activated by word line driver 30 to a selected state (high potential state: power supply potential Vcc).

列デコーダ２５は、コラムアドレスＣＡのデコード結果に応じて、メモリセル列に対応してそれぞれ設けられるコラム選択線ＣＳＬ１〜ＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。   Column decoder 25 activates one of column select lines CSL1 to CSLm provided corresponding to each memory cell column to a selected state (H level) according to the decoding result of column address CA.

データＩ／Ｏ線対ＤＩ／ＯＰは、データ書込時におけるデータ書込電流±Ｉｗおよびデータ読出時におけるセンス電流Ｉｓを伝達する。すなわち、データ読出時とデータ書込時において共有される。データＩ／Ｏ線対ＤＩ／ＯＰは、データ線ＩＯおよび／ＩＯを含む。   Data I / O line pair DI / OP transmits data write current ± Iw at the time of data writing and sense current Is at the time of data reading. That is, it is shared during data reading and data writing. Data I / O line pair DI / OP includes data lines IO and / IO.

次に、読出／書込制御回路５０に含まれるコラム選択ゲートＣＳＧ１〜ＣＳＧｍ、データ書込電流制御回路５１およびデータ読出回路５２の構成について説明する。   Next, the configuration of column selection gates CSG1 to CSGm, data write current control circuit 51, and data read circuit 52 included in read / write control circuit 50 will be described.

コラム選択ゲートＣＳＧ１〜ＣＳＧｍは、メモリセル列に対応してそれぞれ配置される。コラム選択ゲートＣＳＧ１〜ＣＳＧｍのうちのいずれか１個は、列デコーダ２５の列選択結果に応じてオン状態となり、データＩ／Ｏ線対ＤＩ／ＯＰを構成するデータ線ＩＯおよび／ＩＯを、対応するビット線ＢＬおよび／ＢＬとそれぞれ結合する。   Column selection gates CSG1 to CSGm are arranged corresponding to the memory cell columns, respectively. Any one of column selection gates CSG1 to CSGm is turned on in accordance with the column selection result of column decoder 25, and corresponds to data lines IO and / IO constituting data I / O line pair DI / OP. Are coupled to bit lines BL and / BL, respectively.

たとえば、コラム選択ゲートＣＳＧ１は、データ線ＩＯとビット線ＢＬ１との間に結合されるトランジスタスイッチと、データ線／ＩＯとビット線／ＢＬ１との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、コラム選択線ＣＳＬ１の電位レベルに応じてオン／オフする。すなわち、コラム選択線ＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、コラム選択ゲートＣＳＧ１は、データ線ＩＯ，／ＩＯをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。その他のメモリセル列に対応してそれぞれ設けられるコラム選択ゲートＣＳＧ２〜ＣＳＧｍも同様の構成を有する。   For example, column select gate CSG1 has a transistor switch coupled between data line IO and bit line BL1, and a transistor switch electrically coupled between data line / IO and bit line / BL1. . These transistor switches are turned on / off according to the potential level of the column selection line CSL1. That is, when column select line CSL1 is activated to a selected state (H level), column select gate CSG1 electrically couples data lines IO and / IO to bit lines BL1 and / BL1, respectively. Column select gates CSG2 to CSGm provided corresponding to the other memory cell columns have the same configuration.

データ書込電流制御回路５１は、データ書込時において活性化される制御信号ＷＥに応答して動作する。   Data write current control circuit 51 operates in response to control signal WE activated at the time of data writing.

データ書込電流制御回路５１は、内部ノードＮｗ０に一定電流を供給するためのＰ型ＭＯＳトランジスタ１５１と、トランジスタ１５１の通過電流を制御するためのカレントミラー回路を構成するＰ型ＭＯＳトランジスタ１５２および電流源回路１５３とを含む。   Data write current control circuit 51 includes a P-type MOS transistor 151 for supplying a constant current to internal node Nw 0, a P-type MOS transistor 152 constituting a current mirror circuit for controlling a passing current of transistor 151, and a current Source circuit 153.

データ書込電流制御回路５１は、さらに、内部ノードＮｗ０から動作電流の供給を受けて動作するインバータ１５４、１５５および１５６を有する。インバータ１５４は、書込データＤＩＮの電位レベルを反転して内部ノードＮｗ１に伝達する。インバータ１５５は、書込データＤＩＮの電位レベルを反転してインバータ１５６の入力ノードに伝達する。インバータ１５６は、インバータ１５４の出力を反転して内部ノードＮｗ２に伝達する。したがって、データ書込電流制御回路５１は、書込データＤＩＮの電位レベルに応じて、データ線ＩＯおよび／ＩＯの電位レベルを電源電位Ｖｃｃおよび接地電位Ｖｓｓの一方ずつに設定する。   Data write current control circuit 51 further includes inverters 154, 155 and 156 which operate in response to supply of operating current from internal node Nw0. Inverter 154 inverts the potential level of write data DIN and transmits it to internal node Nw1. Inverter 155 inverts the potential level of write data DIN and transmits it to the input node of inverter 156. Inverter 156 inverts the output of inverter 154 and transmits the result to internal node Nw2. Therefore, data write current control circuit 51 sets the potential level of data lines IO and / IO to one of power supply potential Vcc and ground potential Vss according to the potential level of write data DIN.

データ読出回路５２は、データ読出時において活性化される制御信号ＲＥに応答して動作して、読出データＤＯＵＴを出力する。   Data read circuit 52 operates in response to control signal RE activated at the time of data read, and outputs read data DOUT.

データ読出回路５２は、電源電位Ｖｃｃを受けて内部ノードＮｓ１およびＮｓ２に一定電流をそれぞれ供給するための電流源回路１６１および１６２と、内部ノードＮｓ１と内部ノードＮｒ１との間に電気的に結合されるＮ型ＭＯＳトランジスタ１６３と、内部ノードＮｓ２と内部ノードＮｒ２との間に電気的に結合されるＮ型ＭＯＳトランジスタ１６４と、内部ノードＮｓ１およびＮｓ２の間の電位レベル差を増幅して読出データＤＯＵＴを出力する増幅器１６５とを有する。   Data read circuit 52 is electrically coupled between current source circuits 161 and 162 for receiving a power supply potential Vcc and supplying a constant current to internal nodes Ns1 and Ns2, respectively, and internal node Ns1 and internal node Nr1. The potential level difference between N-type MOS transistor 163, N-type MOS transistor 164 electrically coupled between internal node Ns2 and internal node Nr2, and internal nodes Ns1 and Ns2 is amplified to read data DOUT And an amplifier 165 for outputting.

トランジスタ１６３および１６４のゲートには参照電位Ｖｒｅｆが与えられる。電流源回路１６１および１６２の供給電流量および参照電位Ｖｒｅｆは、センス電流Ｉｓの電流量に応じて設定される。抵抗１６６および１６７は、内部ノードＮｓ１およびＮｓ２を接地電位Ｖｓｓにプルダウンするために設けられる。このような構成とすることにより、データ読出回路５２は、データ読出時において、データ線ＩＯおよび／ＩＯの各々にセンス電流Ｉｓを供給する。さらに、コラム選択ゲートおよびビット線対を介して接続されるＭＴＪメモリセルの記憶データのレベルに応じて、データ線ＩＯおよび／ＩＯにそれぞれ生じる電位変化の差を増幅して、読出データＤＯＵＴを出力する。   A reference potential Vref is applied to the gates of the transistors 163 and 164. The supply current amount and the reference potential Vref of the current source circuits 161 and 162 are set according to the current amount of the sense current Is. Resistors 166 and 167 are provided to pull down internal nodes Ns1 and Ns2 to ground potential Vss. With such a configuration, data read circuit 52 supplies sense current Is to each of data lines IO and / IO during data read. Further, the difference in potential change occurring on each of data lines IO and / IO is amplified in accordance with the level of data stored in the MTJ memory cell connected via the column selection gate and the bit line pair, and read data DOUT is output. To do.

読出／書込制御回路６０は、メモリアレイ１０を挟んでコラム選択ゲートＣＳＧ１〜ＣＳＧｍと反対側に配置される。   Read / write control circuit 60 is arranged on the opposite side of column select gates CSG1 to CSGm with memory array 10 interposed therebetween.

読出／書込制御回路６０は、ビット線イコライズ信号ＢＬＥＱに応じてオン／オフされるイコライズトランジスタ６２−１〜６２−ｍを有する。イコライズトランジスタ６２−１〜６２−ｍは、メモリセル列にそれぞれ対応して設けられる。たとえば、イコライズトランジスタ６２−１は、第１番目のメモリセル列に対応して設けられ、ビット線イコライズ信号ＢＬＥＱの活性化（Ｈレベル）に応答して、ビット線ＢＬ１と／ＢＬ１とを電気的に結合する。   Read / write control circuit 60 includes equalize transistors 62-1 to 62-m that are turned on / off in response to bit line equalize signal BLEQ. Equalize transistors 62-1 to 62-m are provided corresponding to the memory cell columns, respectively. For example, equalize transistor 62-1 is provided corresponding to the first memory cell column, and electrically connects bit lines BL1 and / BL1 in response to activation (H level) of bit line equalize signal BLEQ. To join.

その他のメモリセル列に対応してそれぞれ設けられるイコライズトランジスタ６２−２〜６２−ｍも同様に、ビット線イコライズ信号ＢＬＥＱの活性化に応答して、対応するメモリセル列において、ビット線対を構成するビット線ＢＬおよび／ＢＬの間を電気的に結合する。   Similarly, equalize transistors 62-2 to 62-m respectively provided corresponding to the other memory cell columns form bit line pairs in the corresponding memory cell columns in response to activation of bit line equalize signal BLEQ. The bit lines BL and / BL to be electrically coupled are electrically coupled.

ビット線イコライズ信号ＢＬＥＱは、コントロール回路５によって生成される。ビット線イコライズ信号ＢＬＥＱは、ＭＲＡＭデバイス１のスタンバイ期間、ＭＲＡＭデバイス１のアクティブ期間のうちメモリアレイ１０が非選択状態である場合およびアクティブ期間内でデータ書込動作時において、折返し型で設けられるビット線対を構成するビット線ＢＬおよび／ＢＬを各メモリセル列において短絡するために、Ｈレベルに活性化される。   Bit line equalize signal BLEQ is generated by control circuit 5. The bit line equalize signal BLEQ is a bit provided in a folded type when the memory array 10 is in a non-selected state during the standby period of the MRAM device 1 and during the active period of the MRAM device 1 and during the data write operation within the active period. In order to short-circuit bit lines BL and / BL constituting a line pair in each memory cell column, they are activated to H level.

一方、ＭＲＡＭデバイスのアクティブ期間におけるデータ読出動作時においては、ビット線イコライズ信号ＢＬＥＱはＬレベルに非活性化される。これに応答して、各メモリセル列において、ビット線対を構成するビット線ＢＬおよび／ＢＬの間は遮断される。   On the other hand, in the data read operation during the active period of the MRAM device, bit line equalize signal BLEQ is inactivated to L level. In response to this, in each memory cell column, the bit lines BL and / BL constituting the bit line pair are blocked.

まず、データ書込時における動作について説明する。以下においては、一例としてコラム選択線ＣＳＬ２に対応する第２番目のメモリセル列が選択された場合について説明する。   First, an operation during data writing will be described. In the following, a case where the second memory cell column corresponding to the column selection line CSL2 is selected will be described as an example.

列選択結果に応答して、コラム選択線ＣＳＬ２が選択状態（Ｈレベル）に活性化されて、コラム選択ゲートＣＳＧ２がオンする。これにより、データ線ＩＯおよび／ＩＯは、ビット線対ＢＬＰ２を構成するビット線ＢＬ２および／ＢＬ２とそれぞれ電気的に結合される。また、データ書込時においては、イコライズトランジスタ６２−２はオン状態となって、ビット線ＢＬ２および／ＢＬ２の間を短絡する。   In response to the column selection result, column selection line CSL2 is activated to the selected state (H level), and column selection gate CSG2 is turned on. Thus, data lines IO and / IO are electrically coupled to bit lines BL2 and / BL2 constituting bit line pair BLP2, respectively. At the time of data writing, equalizing transistor 62-2 is turned on to short-circuit between bit lines BL2 and / BL2.

すでに説明したように、データ書込電流制御回路５１は、データ線ＩＯおよび／ＩＯの電位レベルを、電源電位Ｖｃｃおよび接地電位Ｖｓｓのいずれか一方ずつに設定する。たとえば、書込データＤＩＮのデータレベルがＬレベルである場合には、インバータ１５４および１５６の出力は、それぞれ電源電位Ｖｃｃ（高電位状態）および接地電位Ｖｓｓ（低電位状態）にそれぞれ設定されるので、データ線ＩＯにＬレベルデータを書込むためのデータ書込電流−Ｉｗが流される。   As already described, data write current control circuit 51 sets the potential levels of data lines IO and / IO to one of power supply potential Vcc and ground potential Vss. For example, when the data level of write data DIN is L level, the outputs of inverters 154 and 156 are set to power supply potential Vcc (high potential state) and ground potential Vss (low potential state), respectively. A data write current -Iw for writing L level data is applied to data line IO.

データ書込電流−Ｉｗは、コラム選択ゲートＣＳＧ２を介してビット線ＢＬ２に供給される。ビット線ＢＬ２に伝達されるデータ書込電流−Ｉｗは、イコライズトランジスタ６２−２によって折返されてもう一方のビット線／ＢＬ２においては、反対方向のデータ書込電流＋Ｉｗとして伝達される。ビット線／ＢＬ２が流れるデータ書込電流＋Ｉｗは、コラム選択ゲートＣＳＧ２を介してデータ線／ＩＯに伝達される。   The data write current -Iw is supplied to the bit line BL2 via the column selection gate CSG2. Data write current -Iw transmitted to bit line BL2 is turned back by equalize transistor 62-2 and transmitted as data write current + Iw in the opposite direction on the other bit line / BL2. Data write current + Iw flowing through bit line / BL2 is transmitted to data line / IO through column select gate CSG2.

また、ライトワード線ＷＷＬ１〜ＷＷＬｎのうちのいずれか１個が選択状態（Ｈレベル）に活性化されて、データ書込電流Ｉｐが流れる。したがって、コラム選択線ＣＳＬ２に対応するメモリセル列において、対応するライトデータ線ＷＷＬにデータ書込電流が流されたＭＴＪメモリセルにおいて、データ書込が実行される。このとき、ビット線ＢＬ２と結合されるＭＴＪメモリセルＭＣに対してはＬレベルデータが書込まれ、ビット線／ＢＬ２と結合されるＭＴＪメモリセルＭＣに対してはＨレベルデータが書込まれる。   Further, any one of write word lines WWL1 to WWLn is activated to a selected state (H level), and data write current Ip flows. Therefore, in the memory cell column corresponding to column select line CSL2, data writing is executed in the MTJ memory cell in which the data write current is supplied to the corresponding write data line WWL. At this time, L level data is written into the MTJ memory cell MC coupled to the bit line BL2, and H level data is written into the MTJ memory cell MC coupled to the bit line / BL2.

一方、書込データＤＩＮのデータレベルがＨレベルである場合には、内部ノードＮｗ１およびＮｗ２の電位レベルの設定が上記の場合とは反対となり、ビット線ＢＬ２および／ＢＬ２には、上記と逆方向のデータ書込電流が流れて、上記とは逆のデータレベルが書込まれる。このようにして、書込データＤＩＮのデータレベルに応じた方向を有するデータ書込電流±Ｉｗがビット線ＢＬおよび／ＢＬに供給される。   On the other hand, when the data level of write data DIN is H level, the potential levels of internal nodes Nw1 and Nw2 are opposite to those described above, and bit lines BL2 and / BL2 have the opposite direction to the above. When the data write current flows, the data level opposite to the above is written. In this manner, data write current ± Iw having a direction corresponding to the data level of write data DIN is supplied to bit lines BL and / BL.

次にデータ読出について説明する。
ＭＴＪメモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつと結合される。たとえば、第１番目のメモリセル列に属するＭＴＪメモリセルについて説明すれば、第１行目のＭＴＪメモリセルは、ビット線ＢＬ１と結合され、第２行目のＭＴＪメモリセルは、ビット線／ＢＬ１と結合される。以下同様に、ＭＴＪメモリセルの各々は、奇数行においてビット線対の一方ずつのＢＬ１〜ＢＬｍと接続され、偶数行においてビット線対の他方ずつの／ＢＬ１〜／ＢＬｍと接続される。 Next, data reading will be described.
MTJ memory cell MC is coupled to one of bit lines BL and / BL for each row. For example, the MTJ memory cell belonging to the first memory cell column will be described. The MTJ memory cell in the first row is coupled to the bit line BL1, and the MTJ memory cell in the second row is connected to the bit line / BL1. Combined with. Similarly, each MTJ memory cell is connected to one of BL1 to BLm of the bit line pair in the odd-numbered row, and is connected to / BL1 to / BLm of the other of the bit line pair in the even-numbered row.

この結果、リードワード線ＲＷＬが行選択結果に応じて選択的に活性化されると、ビット線対の一方ずつＢＬ１〜ＢＬｍおよびビット線対の他方ずつ／ＢＬ１〜／ＢＬｍのいずれか一方が、ＭＴＪメモリセルＭＣと結合される。   As a result, when read word line RWL is selectively activated according to the row selection result, one of bit line pairs BL1 to BLm and the other of bit line pairs / BL1 to / BLm are Coupled with the MTJ memory cell MC.

メモリアレイ１０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとそれぞれと結合される複数のダミーメモリセルＤＭＣを有する。ダミーメモリセルは、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方と結合されて、２行×ｍ列に配置される。ダミーリードワード線ＤＲＷＬ１と結合されるダミーメモリセルは、ビット線ＢＬ１，ＢＬ２〜ＢＬｍとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ２と結合される残りのダミーメモリセルは、ビット線／ＢＬ１，／ＢＬ２〜／ＢＬｍとそれぞれ結合される。   Memory array 10 further includes a plurality of dummy memory cells DMC coupled to bit lines BL1, / BL1 to BLm, / BLm, respectively. The dummy memory cell is coupled to one of dummy read word lines DRWL1 and DRWL2 and arranged in 2 rows × m columns. Dummy memory cells coupled to dummy read word line DRWL1 are coupled to bit lines BL1, BL2-BLm, respectively. On the other hand, the remaining dummy memory cells coupled to dummy read word line DRWL2 are coupled to bit lines / BL1, / BL2- / BLm, respectively.

ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２は、ビット線対の一方ＢＬ１〜ＢＬｍおよびビット線対の他方／ＢＬ１〜／ＢＬｍのうち、選択されたメモリセル行に属するＭＴＪメモリセルＭＣと非接続となった一方をダミーメモリセルＤＭＣとそれぞれ結合するように選択的に活性化される。   Dummy read word lines DRWL1 and DRWL2 are disconnected from MTJ memory cells MC belonging to the selected memory cell row out of one of bit line pairs BL1 to BLm and the other of bit line pairs / BL1 to / BLm. Are selectively activated to couple to the dummy memory cells DMC, respectively.

この結果、ビット線対の一方ずつＢＬ１〜ＢＬｍおよびビット線対の他方ずつ／ＢＬ１〜／ＢＬｍは、選択されたメモリセル行に対応するｍ個のＭＴＪメモリセルおよびｍ個のダミーメモリセルとの一方ずつとそれぞれ結合される。   As a result, one bit line pair BL1 to BLm and the other bit line pair / BL1 to / BLm correspond to the m MTJ memory cells and the m dummy memory cells corresponding to the selected memory cell row. Combined with one by one.

すでに説明したように、データ読出回路５２は、データ線ＩＯおよび／ＩＯに、同一方向のセンス電流Ｉｓを供給する。   As already described, data read circuit 52 supplies sense current Is in the same direction to data lines IO and / IO.

データ読出時においても、コラム選択線ＣＳＬ２に対応する第２番目のメモリセル列が選択された場合について説明する。   A case will be described in which the second memory cell column corresponding to column selection line CSL2 is selected even during data reading.

コラム選択線ＣＳＬ２が選択状態（Ｈレベル）に活性化されて、コラム選択ゲートＣＳＧ２がオンする。これに応じて、データＩ／Ｏ線対ＤＩ／ＯＰを構成するデータ線ＩＯおよび／ＩＯは、データ書込時と同様にビット線ＢＬ２および／ＢＬ２とそれぞれ結合される。   Column select line CSL2 is activated to a selected state (H level), and column select gate CSG2 is turned on. In response, data lines IO and / IO constituting data I / O line pair DI / OP are coupled to bit lines BL2 and / BL2 in the same manner as data writing.

しかし、データ読出時においては、イコライズトランジスタ６２−２はターンオフされているので、データ読出回路５２から供給されるセンス電流Ｉｓは、ビット線ＢＬ２および／ＢＬ２上を、同一の方向に流れる。   However, at the time of data reading, equalize transistor 62-2 is turned off, so that sense current Is supplied from data reading circuit 52 flows on bit lines BL2 and / BL2 in the same direction.

リードワード線ＲＷＬ１〜ＲＷＬｎのうちのいずれか１つが選択状態（Ｈレベルレベル）に活性化されて、対応するＭＴＪメモリセルがビット線ＢＬ２および／ＢＬ２の一方と結合される。また、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれかが活性化されて、ＭＴＪメモリセルと非接続のビット線ＢＬ２および／ＢＬ２の他方は、ダミーメモリセルＤＭＣと結合される。   Any one of read word lines RWL1 to RWLn is activated to a selected state (H level), and the corresponding MTJ memory cell is coupled to one of bit lines BL2 and / BL2. In addition, one of dummy read word lines DRWL1 and DRWL2 is activated, and the other of bit lines BL2 and / BL2 not connected to the MTJ memory cell is coupled to dummy memory cell DMC.

行選択結果に応じて奇数行が選択されて、ビット線ＢＬ２とＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ２が活性化されて、ビット線／ＢＬ２とダミーメモリセルＤＭＣとが結合される。反対に、行選択結果に応じて偶数行が選択されて、ビット線／ＢＬ２とＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ１が活性化されて、ビット線ＢＬ２とダミーメモリセルＤＭＣとが結合される。   When an odd row is selected according to the row selection result and bit line BL2 and MTJ memory cell MC are coupled, dummy read word line DRWL2 is activated and bit line / BL2 and dummy memory cell DMC are activated. And are combined. On the contrary, when the even-numbered row is selected according to the row selection result and the bit line / BL2 and the MTJ memory cell MC are coupled, the dummy read word line DRWL1 is activated and the bit line BL2 and the dummy line are connected. Memory cell DMC is coupled.

すでに説明したように、ＭＴＪメモリセルＭＣの抵抗値は、記憶データのレベルによって変化する。ここで、Ｈレベルデータを記憶した場合におけるＭＴＪメモリセルＭＣの抵抗値をＲｈとし、Ｌレベルデータを記憶した場合におけるＭＴＪメモリセルＭＣの抵抗値をＲｌとすると、ダミーメモリセルＤＭＣの抵抗値Ｒｄは、ＲｌとＲｈの中間値に設定される。これにより、ダミーメモリセルに結合されたビット線の一方に生じる電位変化と、ＭＴＪメモリセルＭＣと結合されたビット線の他方に生じる電位変化とを比較することによって、データ読出の対象となった記憶データのレベルを検知することができる。   As already described, the resistance value of the MTJ memory cell MC varies depending on the level of stored data. Here, when the resistance value of the MTJ memory cell MC when the H level data is stored is Rh, and the resistance value of the MTJ memory cell MC when the L level data is stored is Rl, the resistance value Rd of the dummy memory cell DMC. Is set to an intermediate value between Rl and Rh. As a result, the potential change occurring on one of the bit lines coupled to the dummy memory cell is compared with the potential variation occurring on the other of the bit line coupled to the MTJ memory cell MC, thereby becoming a data read target. The level of stored data can be detected.

ビット線ＢＬ２および／ＢＬ２の間に生じた電位差は、データＩ／Ｏ線対ＤＩ／ＯＰを介して、データ読出回路５２中の内部ノードＮｓ１およびＮｓ２に伝達される。増幅器１６５によって、内部ノードＮｓ１およびＮｓ２の電位レベル差は増幅されて読出データＤＯＵＴとして出力される。   The potential difference generated between bit lines BL2 and / BL2 is transmitted to internal nodes Ns1 and Ns2 in data read circuit 52 through data I / O line pair DI / OP. By amplifier 165, the potential level difference between internal nodes Ns1 and Ns2 is amplified and output as read data DOUT.

したがって、ビット線ＢＬと結合されるＭＴＪメモリセルにＬレベルデータが記憶されている場合、およびビット線／ＢＬと結合されるＭＴＪメモリセルＭＣにＨレベルデータが記憶されている場合において、読出データＤＯＵＴにＬレベルが出力される。反対に、ビット線ＢＬと結合されるＭＴＪメモリセルにＨレベルデータが記憶されている場合、およびビット線／ＢＬと結合されるＭＴＪメモリセルＭＣにＬレベルデータが記憶されている場合において、読出データＤＯＵＴにＨレベルが出力される。   Therefore, when L level data is stored in the MTJ memory cell coupled to bit line BL and when H level data is stored in MTJ memory cell MC coupled to bit line / BL, read data is read. The L level is output to DOUT. On the other hand, when H level data is stored in the MTJ memory cell coupled to bit line BL and when L level data is stored in MTJ memory cell MC coupled to bit line / BL, reading is performed. The H level is output to the data DOUT.

このように、折返し型のビット線対ＢＬＰを各メモリセル列に対応して配置し、データ書込電流をイコライズトランジスタによって折返して流すことにより、各ビット線ＢＬおよび／ＢＬの一端の電位レベルを電源電位Ｖｃｃおよび接地電位Ｖｓｓの一方ずつに制御するのみで、異なる方向のデータ書込電流を供給することができる。このように、極性の異なる電位（負電位）を必要とせず、また電流の方向は、データ線ＩＯおよび／ＩＯの電位を電源電位および接地電位のいずれか一方ずつに設定するのみで切換えられるので、データ書込電流制御回路５１の回路構成を簡易にすることができる。さらに、読出／書込制御回路６０も、イコライズトランジスタ６２−１〜６２−ｍのみで簡易に形成することができる。   In this way, the folded bit line pair BLP is arranged corresponding to each memory cell column, and the data write current is turned back by the equalizing transistor to flow the potential level at one end of each bit line BL and / BL. Data write currents in different directions can be supplied only by controlling each of power supply potential Vcc and ground potential Vss. Thus, potentials having different polarities (negative potentials) are not required, and the direction of the current can be switched only by setting the potentials of the data lines IO and / IO to either the power supply potential or the ground potential. Therefore, the circuit configuration of the data write current control circuit 51 can be simplified. Further, the read / write control circuit 60 can also be easily formed by using only the equalizing transistors 62-1 to 62-m.

また、ダミーメモリセルを用いてデータ読出を行なうので、折返し型のビット線対ＢＬＰを設ける構成において、ＭＴＪメモリセルを効率的に配置できる。   In addition, since data reading is performed using dummy memory cells, MTJ memory cells can be efficiently arranged in a configuration in which folded bit line pairs BLP are provided.

［実施の形態２］
図３は、実施の形態２に従う電源電位の供給系統を説明するブロック図である。 [Embodiment 2]
FIG. 3 is a block diagram illustrating a power supply potential supply system according to the second embodiment.

図３を参照して、メモリアレイ１０においては、実施の形態１と同様に、各メモリセル列において、折返し型のビット線対が設けられ、読出／書込制御回路６０においては、イコライズトランジスタ６２−１〜６２−ｍが設けられる。   Referring to FIG. 3, in memory array 10, a folded bit line pair is provided in each memory cell column as in the first embodiment. In read / write control circuit 60, equalize transistor 62 is provided. -1 to 62-m are provided.

実施の形態２においては、データ書込時にデータ書込電流を供給する、データ書込電流制御回路５１およびワード線ＷＷＬを活性化するワード線ドライバ３０に対して、ＭＲＡＭデバイス１に対して外部から供給される外部電源電位Ｅｘｔ．Ｖｃｃを直接供給する。   In the second embodiment, data write current control circuit 51 that supplies a data write current at the time of data writing and word line driver 30 that activates word line WWL are externally connected to MRAM device 1. Supplied external power supply potential Ext. Vcc is supplied directly.

また、ＭＲＡＭデバイス１は、さらに、外部電源電位Ｅｘｔ．Ｖｃｃを降圧して内部電源電位Ｉｎｔ．Ｖｃｃを生成する電圧降下回路（ＶＤＣ：Voltage Down Converter）５５を備える。   Further, the MRAM device 1 further includes an external power supply potential Ext. Vcc is stepped down to reduce the internal power supply potential Int. A voltage drop circuit (VDC: Voltage Down Converter) 55 for generating Vcc is provided.

電圧降下回路５５が生成する内部電源電位Ｉｎｔ．Ｖｃｃは、データ読出回路５２、列デコーダ２５、コントロール回路５、行デコーダ２０等の、データ読出およびアドレス処理を行なう内部回路に供給される。なお、データ読出時およびデータ書込時における各部の動作は、実施の形態１と同様であるので詳細な説明は繰返さない。   The internal power supply potential Int. Vcc is supplied to internal circuits that perform data reading and address processing, such as data reading circuit 52, column decoder 25, control circuit 5, and row decoder 20. Since the operation of each unit at the time of data reading and data writing is the same as that of the first embodiment, detailed description will not be repeated.

このような構成とすることにより、データ書込時において、比較的大きなデータ書込電流±Ｉｗを供給するデータ書込電流制御回路５１およびライトワード線ＷＷＬにデータ書込電流Ｉｐを供給するワード線ドライバ３０を外部から印加される外部電源電位Ｅｘｔ．Ｖｃｃによって駆動して、これらのデータ書込電流を速やかに供給することができる。   With such a configuration, at the time of data writing, a data write current control circuit 51 that supplies a relatively large data write current ± Iw and a word line that supplies a data write current Ip to the write word line WWL The external power supply potential Ext. These data write currents can be quickly supplied by being driven by Vcc.

一方、データ書込電流を供給する回路以外の内部回路を降圧された内部電源電位Ｉｎｔ．Ｖｃｃによって駆動することにより、これらの内部回路の消費電力の低減および、高集積化のためのデバイス微細化に対応した信頼性の確保を図ることができる。   On the other hand, the internal power supply potential Int. By driving with Vcc, it is possible to reduce the power consumption of these internal circuits and to ensure the reliability corresponding to the device miniaturization for high integration.

［実施の形態３］
実施の形態１においては、行方向の沿って配置されるデータＩ／Ｏ線対ＤＩ／ＯＰの一端において、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２とデータ線ＩＯおよび／ＩＯとがそれぞれ接続される構成を示した。しかし、このような構成においては、選択されるメモリセル列に対応して、データ書込電流±Ｉｗの経路長が変化してしまう。 [Embodiment 3]
In the first embodiment, output nodes Nw1 and Nw2 of data write current control circuit 51 and data lines IO and / IO are connected to one end of data I / O line pair DI / OP arranged along the row direction. Each connected configuration is shown. However, in such a configuration, the path length of the data write current ± Iw changes corresponding to the selected memory cell column.

たとえば、図２に例示された構成においては、コラム選択線ＣＳＬ１側において、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２とデータ線ＩＯおよび／ＩＯとがそれぞれ接続されるので、コラム選択線ＣＳＬ１が選択された場合におけるデータ書込電流の経路長は短い一方で、反対側のコラム選択線ＣＳＬｍが選択状態に活性化された場合におけるデータ書込電流の経路長は長くなってしまう。このように、選択されるメモリセル列に応じて、データ書込電流が伝達される配線長が変化するので、データ書込電流の経路の抵抗値が変化して、データ書込電流の電流量が変化してしまう。この結果、メモリセル列によって、ライト動作マージンに差が生じてしまう。   For example, in the configuration illustrated in FIG. 2, output nodes Nw1 and Nw2 of data write current control circuit 51 and data lines IO and / IO are connected to column selection line CSL1, respectively. While the path length of the data write current when CSL1 is selected is short, the path length of the data write current when the opposite column selection line CSLm is activated in the selected state is long. In this way, the length of the wiring through which the data write current is transmitted changes according to the selected memory cell column, so that the resistance value of the data write current path changes, and the amount of current of the data write current Will change. As a result, a difference occurs in the write operation margin depending on the memory cell column.

したがって、選択時にデータ書込電流の経路長が長くなるメモリセル列においては、ライトマージン不足が生じる可能性がある。しかし、このようにライトマージン不足が最も懸念されるメモリセル列（たとえば、図２においてメモリアレイ端に位置する第１列や第ｍ列、あるいはメモリセルの特性ばらつきによってマージン不足になるメモリセルが含まれるメモリセル列）に合せてデータ書込電流を設定すれば、その他のメモリセル列に対するデータ書込時にデータ書込電流を必要以上に大きく設定することになり、無駄な消費電力が生じてしまう。   Therefore, in a memory cell column in which the path length of the data write current becomes long when selected, there is a possibility that a write margin shortage occurs. However, the memory cell column in which the shortage of the write margin is most concerned (for example, the first column or the m-th column located at the end of the memory array in FIG. 2 or the memory cell whose margin is insufficient due to the characteristic variation of the memory cell). If the data write current is set in accordance with the memory cell columns included, the data write current is set larger than necessary when data is written to other memory cell columns, resulting in unnecessary power consumption. End up.

図４は、メモリアレイ１０およびその周辺の実施の形態３に従う構成を示すブロック図である。   FIG. 4 is a block diagram showing a configuration according to the third embodiment around the memory array 10 and its periphery.

図４を参照して、実施の形態３に従う構成においては、データ書込電流制御回路５１は、先頭のメモリセル列（第１列）側および最終のメモリセル列（第ｍ列）側のそれぞれにおいて、データＩ／Ｏ線対ＤＩ／ＯＰを構成するデータＩＯおよび／ＩＯとそれぞれ結合される。   Referring to FIG. 4, in the configuration according to the third embodiment, data write current control circuit 51 includes a first memory cell column (first column) side and a last memory cell column (mth column) side. Are coupled to data IO and / IO constituting data I / O line pair DI / OP, respectively.

このような構成とすることにより、列選択の対象となるメモリセル列の位置に関わらず、ノードＮｗ１（データ書込電流制御回路５１）〜データ線ＩＯ〜ビット線ＢＬ〜イコライズトランジスタ〜ビット線／ＢＬ〜データ線／ＩＯ〜ノードＮｗ２（データ書込電流制御回路５１）で形成されるデータ書込電流±Ｉｗの経路長を一定にして抵抗値の変動を防ぎ、データ書込電流±Ｉｗの電流値を一定レベルに維持することかできる。   With such a configuration, the node Nw1 (data write current control circuit 51) to the data line IO to the bit line BL to the equalize transistor to the bit line / regardless of the position of the memory cell column to be selected. BL to data line / IO to node Nw2 (data write current control circuit 51) is configured to keep the path length of data write current ± Iw constant to prevent variation of the resistance value and to prevent current fluctuation of data write current ± Iw. The value can be maintained at a constant level.

これにより、実施の形態１で説明した効果に加えて、いずれのメモリセル列に対しても無駄な消費電力の発生を抑制して、ライト動作マージンを適正に設定することができる。   Thereby, in addition to the effects described in the first embodiment, generation of useless power consumption can be suppressed for any memory cell column, and the write operation margin can be set appropriately.

［実施の形態３の変形例１］
図５は、メモリアレイ１０およびその周辺の実施の形態３の変形例１に従う構成を示すブロック図である。 [Modification 1 of Embodiment 3]
FIG. 5 is a block diagram showing a configuration according to the first modification of the third embodiment of the memory array 10 and its surroundings.

図５を参照して、実施の形態３の変形例１に従う構成においては、メモリアレイ１０全体において、複数のデータＩ／Ｏ線対ＤＩ／ＯＰが設けられる。各データＩ／Ｏ線対ＤＩ／ＯＰは、Ｍ個（Ｍ：自然数）のメモリセル列ごとに配置される。図５においては、Ｍ＝２の場合、すなわち２つのメモリセル列ごとに１対のデータＩ／Ｏ線対ＤＩ／ＯＰが配置される構成が示される。   Referring to FIG. 5, in the configuration according to the first modification of the third embodiment, a plurality of data I / O line pairs DI / OP are provided in the entire memory array 10. Each data I / O line pair DI / OP is arranged for every M (M: natural number) memory cell columns. FIG. 5 shows a configuration where M = 2, that is, a pair of data I / O lines DI / OP is arranged for every two memory cell columns.

図５においては、これらのデータＩ／Ｏ線対ＤＩ／ＯＰのうち、第１列および第２列に対して設けられるデータＩ／Ｏ線対ＤＩ／ＯＰａと、第３列および第４列に対して設けられるデータＩ／Ｏ線対ＤＩ／ＯＰｂとを代表的に示している。   In FIG. 5, among these data I / O line pairs DI / OP, data I / O line pairs DI / OPa provided for the first column and the second column, and the third column and the fourth column are shown. A data I / O line pair DI / OPb provided for this is representatively shown.

データ書込電流制御回路５１およびデータ読出回路５２は、各データＩ／Ｏ線対に対応して設けられる。たとえば、データＩ／Ｏ線対ＤＩ／ＯＰａに対応して、データ書込電流制御回路５１ａおよびデータ読出回路５２ａが配置される。すなわち、データ書込電流制御回路５１およびデータ読出回路５２は、メモリアレイ１０全体において（ｍ／Ｍ）個ずつ設けられる。   Data write current control circuit 51 and data read circuit 52 are provided corresponding to each data I / O line pair. For example, data write current control circuit 51a and data read circuit 52a are arranged corresponding to data I / O line pair DI / OPa. That is, (m / M) data write current control circuits 51 and data read circuits 52 are provided in the entire memory array 10.

これらのデータ書込電流制御回路５１およびデータ読出回路５２のうちから、選択されたメモリセル列に対応する１個ずつが活性化されて、データ書込電流±Ｉｗおよびセンス電流Ｉｓの供給を実行する。その他の部分の構成および動作は、実施の形態１と同様であるので詳細な説明は繰り返さない。   Each of data write current control circuit 51 and data read circuit 52 corresponding to the selected memory cell column is activated to supply data write current ± Iw and sense current Is. To do. Since the configuration and operation of other parts are the same as those in the first embodiment, detailed description will not be repeated.

このように、データＩ／Ｏ線対ＤＩ／ＯＰをＭ個のメモリセル列ごとに細分化して配置することによっても、列選択の対象となるメモリセル列の位置に依存して、データ書込電流が通過する配線長が変化して、電流レベルが変化してしまうことを有効に防止して、実施の形態３と同様の効果を享受できる。   As described above, even if the data I / O line pair DI / OP is divided and arranged for each of the M memory cell columns, the data write can be performed depending on the position of the memory cell column to be selected. It is possible to effectively prevent the current level from changing due to the change in the length of the wiring through which the current passes, and enjoy the same effect as in the third embodiment.

［実施の形態３の変形例２］
図６は、メモリアレイ１０およびその周辺の実施の形態３の変形例２に従う構成を示すブロック図である。 [Modification 2 of Embodiment 3]
FIG. 6 is a block diagram showing a configuration according to the second modification of the third embodiment of the memory array 10 and its surroundings.

図６を参照して、実施の形態３の変形例２においては、図４に示した実施の形態３に従う構成と比較して、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２が、データＩ／Ｏ線対ＤＩ／Ｏの中央部において、データ線ＩＯおよび／ＩＯとそれぞれ電気的に結合される点が異なる。   Referring to FIG. 6, in modification 2 of the third embodiment, output nodes Nw1 and Nw2 of data write current control circuit 51 are connected to data in comparison with the configuration according to the third embodiment shown in FIG. The difference is that the data lines IO and / IO are electrically coupled to each other at the center of the I / O line pair DI / O.

このような構成とすることによっても、列選択の対象となるメモリセル列の位置に応じて、データ書込電流経路の抵抗値が変化することを防止して、実施の形態３と同様の効果を享受できる。   Even with this configuration, it is possible to prevent the resistance value of the data write current path from changing according to the position of the memory cell column to be selected, and to achieve the same effect as in the third embodiment. Can be enjoyed.

［実施の形態３の変形例３］
図７は、実施の形態３の変形例３に従うメモリアレイ１０の構成を示すブロック図である。 [Modification 3 of Embodiment 3]
FIG. 7 is a block diagram showing a configuration of memory array 10 according to the third modification of the third embodiment.

図７を参照して、実施の形態３の変形例３においては、図５で説明した実施の形態３の変形例１の場合と同様に、Ｍ個のメモリセル列ごとに独立のデータ入出力線ＤＩ／ＯＰが配置される。データＩ／Ｏ線対ＤＩ／ＯＰの配置本数およびこれらに対応するデータ書込電流制御回路５１およびデータ読出回路５２の配置および選択については、図５で説明したとおりであるので説明は繰返さない。   Referring to FIG. 7, in the third modification of the third embodiment, as in the case of the first modification of the third embodiment described with reference to FIG. Line DI / OP is arranged. Since the number of data I / O line pairs DI / OP and the corresponding arrangement and selection of data write current control circuit 51 and data read circuit 52 are the same as described with reference to FIG. 5, the description thereof will not be repeated.

実施の形態３の変形例３においては、各データＩ／Ｏ線対ＤＩ／ＯＰは、対応するＭ個のメモリセル列の中央部に配置される。図７においては、一例としてＭ＝２の場合について説明しているが、第１列および第２列に対応して設けられるデータＩ／Ｏ線対ＤＩ／ＯＰａは、メモリセル列の第１列および第２列の間に配置される。   In the third modification of the third embodiment, each data I / O line pair DI / OP is arranged at the center of the corresponding M memory cell columns. In FIG. 7, the case where M = 2 is described as an example, but the data I / O line pair DI / OPa provided corresponding to the first column and the second column is the first column of the memory cell column. And between the second row.

このような構成とすることにより、実施の形態３の変形例１に従う構成と比較して、列選択の対象となるメモリセル列の位置に依存したデータ書込電流の変動をさらに抑制して、いずれのメモリセル列に対してもライト動作マージンをさらに適正に設定することができる。   By adopting such a configuration, as compared with the configuration according to the first modification of the third embodiment, the variation in the data write current depending on the position of the memory cell column that is the column selection target is further suppressed, The write operation margin can be set more appropriately for any memory cell column.

［実施の形態４］
実施の形態１から３においては、ＭＴＪメモリセルＭＣに対して、データ書込電流±Ｉｗおよびセンス電流Ｉｓは、共通のビット線ＢＬによって供給される構成を説明した。 [Embodiment 4]
In the first to third embodiments, the configuration in which the data write current ± Iw and the sense current Is are supplied to the MTJ memory cell MC by the common bit line BL has been described.

しかし、データ書込電流±Ｉｗとセンス電流Ｉｓとの電流量は大きく異なるため、ビット線ＢＬを、データ読出時にセンス電流を流すためのリードビット線ＲＢＬと、データ書込時においてデータ書込電流±Ｉｗを流すためのライトビット線ＷＢＬとに分割して配置することも効果的である。   However, since the current amounts of the data write current ± Iw and the sense current Is are greatly different, the bit line BL is connected to the read bit line RBL for flowing the sense current during data reading, and the data write current during data writing. It is also effective to divide and arrange the write bit line WBL for flowing ± Iw.

このような、ＭＴＪメモリセルの構成のバリエーションについては後ほど詳細に説明するが、実施の形態４においては、データ書込電流±Ｉｗを流すためのライトビット線ＷＢＬが独立に配置された場合において、列選択の対象となるメモリセル列の位置に関わらずデータ書込電流の変動を抑制するための構成について説明する。   Such a variation in the configuration of the MTJ memory cell will be described in detail later. In the fourth embodiment, when the write bit line WBL for flowing the data write current ± Iw is independently arranged, A configuration for suppressing fluctuations in the data write current regardless of the position of the memory cell column to be selected will be described.

図８は、実施の形態４に従うメモリアレイ１０およびその周辺の構成のうち、データ書込に関連する部分を示すブロック図である。   FIG. 8 is a block diagram showing a portion related to data writing in memory array 10 according to the fourth embodiment and its peripheral configuration.

図８を参照して、メモリセル列のそれぞれに対応して、データ書込電流±Ｉｗを流すための相補のライトビット線対を形成するＷＢＬ，／ＷＢＬが設けられる。なお、ライトビット線ＷＢＬについても、総括的に表現する場合には、符号ＷＢＬを用いて表記し、特定のライトビット線を示す場合には、符号ＷＢＬに符号を付してＷＢＬ１，／ＷＢＬ１のように表記するものとする。   Referring to FIG. 8, WBL and / WBL forming complementary write bit line pairs for supplying data write current ± Iw are provided corresponding to each memory cell column. Note that the write bit line WBL is also expressed using the symbol WBL when collectively expressed, and when a specific write bit line is indicated, the symbol WBL is denoted by the symbol WBL1, / WBL1. It shall be expressed as follows.

読出／書込制御回路６０が有するイコライズトランジスタ６２−１〜６２−ｍは、それぞれのメモリセル列において、ライトビット線ＷＢＬおよび／ＷＢＬを電気的に結合する。イコライズトランジスタ６２−１〜６２−ｍは、コラム選択ゲートＣＳＧ１〜ＣＳＧｍと同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍの電位レベルに応じてオン／オフされる。   Equalize transistors 62-1 to 62-m included in read / write control circuit 60 electrically couple write bit lines WBL and / WBL in each memory cell column. Equalize transistors 62-1 to 62-m are turned on / off according to the potential levels of column select lines CSL1 to CSLm, similarly to column select gates CSG1 to CSGm.

このような構成とすることにより、列選択結果に応じて、たとえばコラム選択線ＣＳＬ２が選択状態（Ｈレベル）に活性化されると、コラム選択ゲートＣＳＧ２およびイコライズトランジスタ６２−２がオンして、ノードＮｗ１（データ書込電流制御回路５１）〜データ線ＩＯ〜ライトビット線ＷＢＬ〜イコライズトランジスタ６２−２〜ライトビット線／ＷＢＬ２〜データ線/ＩＯ〜ノードＮｗ２（データ書込電流制御回路５１）の電流経路
が形成される。 With such a configuration, for example, when column selection line CSL2 is activated to a selected state (H level) according to the column selection result, column selection gate CSG2 and equalizing transistor 62-2 are turned on, Node Nw1 (data write current control circuit 51) to data line IO to write bit line WBL to equalize transistor 62-2 to write bit line / WBL2 to data line / IO to node Nw2 (data write current control circuit 51) A current path is formed.

これにより、ライトビット線対を形成する相補のライトビット線ＷＢＬおよび／ＷＢＬに対して、イコライズトランジスタによって折り返される逆方向のデータ書込電流を流すことにより、実施の形態１と同様のデータ書込を実行することができる。   As a result, a data write current similar to that in the first embodiment is caused by flowing a data write current in the reverse direction turned back by the equalizing transistor to complementary write bit lines WBL and / WBL forming the write bit line pair. Can be executed.

図４に示される構成と同様に、データ書込電流制御回路５１の内部ノードＮｗ１およびＮｗ２と、データＩ／Ｏ線対ＤＩ／ＯＰを構成するデータ線ＩＯおよび／ＩＯとは、先頭のメモリセル列（第１列）側および最終のメモリセル列（第ｍ列）側のそれぞれにおいて結合される。   Similar to the configuration shown in FIG. 4, internal nodes Nw1 and Nw2 of data write current control circuit 51 and data lines IO and / IO constituting data I / O line pair DI / OP are the first memory cell. Coupling is performed on each of the column (first column) side and the final memory cell column (m-th column) side.

したがって、列選択の対象となるメモリセル列の位置に関わらずデータ書込電流経路の配線長、すなわち抵抗値を一定として、データ書込電流の変動を防止することができる。これにより、実施の形態３と同様に、それぞれのメモリセル列に対して、無駄な電力消費を生じさせることなく適正なライトマージンを確保することができる。   Therefore, fluctuations in the data write current can be prevented by keeping the wiring length of the data write current path, that is, the resistance value constant regardless of the position of the memory cell column to be selected. Thereby, as in the third embodiment, an appropriate write margin can be secured for each memory cell column without causing unnecessary power consumption.

［実施の形態４の変形例１］
図９は、実施の形態４の変形例１に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。 [Modification 1 of Embodiment 4]
FIG. 9 is a block diagram showing a portion related to data writing in the configuration around memory array 10 according to the first modification of the fourth embodiment.

図９を参照して、実施の形態４の変形例１においては、図５の場合と同様に、データＩ／Ｏ線対ＤＩ／ＯＰは、Ｍ個のメモリセル列ごとに配置される。データ書込電流制御回路５１も、メモリアレイ１０全体で（ｍ／Ｍ）組配置されるデータＩ／Ｏ線対ＤＩ／ＯＰに対応してそれぞれ配置される。イコライズトランジスタ６２−１〜６２−ｍは、図８の場合と同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍの電位レベルに応じてオン／オフされて、実施の形態１と同様のデータ書込が実行される。   Referring to FIG. 9, in modification 1 of the fourth embodiment, data I / O line pair DI / OP is arranged for every M memory cell columns, as in FIG. Data write current control circuits 51 are also arranged corresponding to data I / O line pairs DI / OP arranged in (m / M) groups in the entire memory array 10, respectively. Equalize transistors 62-1 to 62-m are turned on / off according to the potential levels of column select lines CSL1 to CSLm, as in FIG. 8, and data writing similar to that in the first embodiment is executed. The

このような構成とすることにより、ビット線ＢＬをリードビット線ＲＢＬとライトビット線ＷＢＬとに分割配置する場合においても、実施の形態３の変形例１と同様の効果を享受することができる。   With such a configuration, even when the bit line BL is divided and arranged into the read bit line RBL and the write bit line WBL, the same effect as that of the first modification of the third embodiment can be obtained.

［実施の形態４の変形例２］
図１０は、実施の形態４の変形例２に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。 [Modification 2 of Embodiment 4]
FIG. 10 is a block diagram showing a portion related to data writing in the configuration around memory array 10 according to the second modification of the fourth embodiment.

図１０を参照して、実施の形態４の変形例２においては、図６に示される構成と同様に、各メモリセル列に共通に設けられるデータＩ／Ｏ線対ＤＩ／ＯＰの中央部において、データ線ＩＯおよび／ＩＯをデータ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２とそれぞれ結合する。イコライズトランジスタ６２−１〜６２−ｍは、図８の場合と同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍの電位レベルに応じてオン／オフされて、実施の形態１と同様のデータ書込が実行される。   Referring to FIG. 10, in the second modification of the fourth embodiment, similarly to the configuration shown in FIG. 6, in the central portion of data I / O line pair DI / OP provided in common to each memory cell column. Data lines IO and / IO are coupled to output nodes Nw1 and Nw2 of data write current control circuit 51, respectively. Equalize transistors 62-1 to 62-m are turned on / off according to the potential levels of column select lines CSL1 to CSLm, as in FIG. 8, and data writing similar to that in the first embodiment is executed. The

このような構成とすることにより、ビット線ＢＬをリードビット線ＲＢＬとライトビット線ＷＢＬとに分割配置する場合においても、実施の形態３の変形例２と同様の効果を得ることができる。   By adopting such a configuration, even when the bit line BL is divided into the read bit line RBL and the write bit line WBL, the same effect as that of the second modification of the third embodiment can be obtained.

［実施の形態４の変形例３］
図１１は、実施の形態４の変形例３に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。 [Modification 3 of Embodiment 4]
FIG. 11 is a block diagram showing a portion related to data writing in the configuration around memory array 10 according to the third modification of the fourth embodiment.

図１１を参照して、実施の形態４の変形例３においては、データＩ／Ｏ線対ＤＩ／ＯＰは、図７の場合と同様に、Ｍ個のメモリセル列ごとに配置され、各データＩ／Ｏ線対ＤＩ／ＯＰは、対応するＭ個のメモリセル列の中央部に配置される。イコライズトランジスタ６２−１〜６２−ｍは、図８の場合と同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍの電位レベルに応じてオン／オフされて、実施の形態１と同様のデータ書込が実行される。   Referring to FIG. 11, in the third modification of the fourth embodiment, the data I / O line pair DI / OP is arranged for each of the M memory cell columns as in the case of FIG. The I / O line pair DI / OP is arranged at the center of the corresponding M memory cell columns. Equalize transistors 62-1 to 62-m are turned on / off according to the potential levels of column select lines CSL1 to CSLm, as in FIG. 8, and data writing similar to that in the first embodiment is executed. The

このような構成とすることにより、ビット線ＢＬをリードビット線ＲＢＬとライトビット線ＷＢＬとに分割配置する場合においても、実施の形態３の変形例２と同様の効果を得ることができる。   By adopting such a configuration, even when the bit line BL is divided into the read bit line RBL and the write bit line WBL, the same effect as that of the second modification of the third embodiment can be obtained.

実施の形態４およびその変形例１から３においては、データ読出に関連する構成についての説明は省略したが、実施の形態１から３と同様に、ダミーメモリセルＤＭＣを用いたデータ読出を、リードビット線ＲＢＬに生じる電位変化に基づいて行なうことができる。   In the fourth embodiment and the first to third modifications thereof, the description of the configuration related to data reading is omitted. However, as in the first to third embodiments, data reading using the dummy memory cell DMC is performed as a read operation. This can be done based on a potential change occurring in the bit line RBL.

なお、実施の形態１から４においては、ダミーメモリセルＤＭＣを用いてデータ読出を実行し、ＭＴＪメモリセルＭＣは、ビット線ＢＬおよび／ＢＬのそれぞれにおいて１行ごとに配置する構成を示したが、ビット線ＢＬおよび／ＢＬとワード線との交点の各々にＭＴＪメモリセルＭＣを配置する構成とすることもできる。この場合には、ダミーメモリセルＤＭＣを設けることなくデータ読出を実行することができる。   In the first to fourth embodiments, the data read is performed using the dummy memory cell DMC, and the MTJ memory cell MC is arranged for each row in each of the bit lines BL and / BL. The MTJ memory cell MC may be arranged at each intersection of the bit lines BL and / BL and the word line. In this case, data reading can be executed without providing the dummy memory cell DMC.

このように、各メモリセル行においてビット線ＢＬ，／ＢＬとの交点のそれぞれにＭＴＪメモリセルを配置することにより、１ビットの記憶データに対して２個のＭＴＪメモリセルが配置される。このような構成とすることにより、リードワード線ＲＷＬの活性化に応答して、ビット線ＢＬおよび／ＢＬに対して、互いに相補のデータレベルを記憶する２個のＭＴＪメモリセルがそれぞれ結合されることになる。したがって、これらの相補のデータを記憶するＭＴＪメモリセルによって生じる電位変化の差を比較することにより読出データのデータレベルを設定するため、ダミーメモリセルＤＭＣを用いて読出データＤＯＵＴのデータレベルを検知する場合と比較して、読出マージンを十分に確保することができる。   In this manner, by arranging the MTJ memory cells at the intersections with the bit lines BL and / BL in each memory cell row, two MTJ memory cells are arranged for 1-bit storage data. With such a configuration, in response to the activation of read word line RWL, two MTJ memory cells storing mutually complementary data levels are coupled to bit lines BL and / BL, respectively. It will be. Therefore, in order to set the data level of the read data by comparing the difference in potential change caused by the MTJ memory cells storing these complementary data, the data level of the read data DOUT is detected using the dummy memory cell DMC. Compared to the case, a sufficient read margin can be secured.

［実施の形態５］
図１２は、メモリアレイ１０およびその周辺の実施の形態５に従う構成を示すブロック図である。 [Embodiment 5]
FIG. 12 is a block diagram showing a configuration according to the fifth embodiment around the memory array 10 and its periphery.

図１２を参照して、実施の形態５においては、各メモリセル列に対応して、折返し型ではなく開放型のビット線が配置される。すなわち、ｍ個のメモリセル列に対応してビット線ＢＬ１〜ＢＬｍがそれぞれ設けられる。   Referring to FIG. 12, in the fifth embodiment, an open type bit line rather than a folded type is arranged corresponding to each memory cell column. That is, bit lines BL1 to BLm are provided corresponding to m memory cell columns, respectively.

ＭＴＪメモリセルＭＣは、各メモリセル行において、ビット線ＢＬとの交点ごとに配置される。データＩ／Ｏ線対ＤＩ／ＯＰを形成するデータ線ＩＯおよび／ＩＯは、メモリアレイ１０と列方向に隣接して、メモリアレイ１０を挟んで対向するようにそれぞれ配置される。   The MTJ memory cell MC is arranged at each intersection with the bit line BL in each memory cell row. Data lines IO and / IO forming data I / O line pair DI / OP are arranged adjacent to memory array 10 in the column direction so as to face each other across memory array 10.

コラム選択ゲートＣＳＧ１〜ＣＳＧｍは、コラム選択線ＣＳＬ１〜ＣＳＬｍによってオン／オフ制御されて、データＩ／Ｏ線対ＤＩ／ＯＰの一方であるデータ線ＩＯと対応するビット線ＢＬとを結合する。   Column select gates CSG1 to CSGm are ON / OFF controlled by column select lines CSL1 to CSLm, and couple data line IO corresponding to one of data I / O line pairs DI / OP to corresponding bit line BL.

読出／書込制御回路６０は、ビット線ＢＬ１〜ＢＬｍとデータＩ／Ｏ線対ＤＩ／ＯＰの他方であるデータ線／ＩＯとの間にそれぞれ結合される電流制御トランジスタ６４−１〜６４−ｍを有する。電流制御トランジスタ６４−１〜６４−ｍも、コラム選択ゲートＣＳＧ１〜ＣＳＧｍと同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍにそれぞれ応じてオン／オフする。   Read / write control circuit 60 includes current control transistors 64-1 to 64-m coupled between bit lines BL1 to BLm and data line / IO which is the other of data I / O line pair DI / OP, respectively. Have Similarly to the column selection gates CSG1 to CSGm, the current control transistors 64-1 to 64-m are turned on / off according to the column selection lines CSL1 to CSLm, respectively.

データ書込電流制御回路５１およびデータ読出回路５２とデータＩ／Ｏ線対ＤＩＯ／Ｐとの間には、電流切換回路５６が設けられる。電流切換回路５６は、データ書込電流制御回路５１からのデータ書込電流±Ｉｗおよびデータ読出回路５２からのセンス電流Ｉｓを選択的にデータＩ／Ｏ線対ＤＩ／ＯＰに供給する。   A current switching circuit 56 is provided between data write current control circuit 51 and data read circuit 52 and data I / O line pair DIO / P. Current switching circuit 56 selectively supplies data write current ± Iw from data write current control circuit 51 and sense current Is from data read circuit 52 to data I / O line pair DI / OP.

図１３は、電流切換回路５６の構成を示すブロック図である。
図１３を参照して、電流切換回路５６は、データ書込電流制御回路５１の出力ノードＮｗ１とデータ読出回路５２の出力ノードＮｒ１のいずれか一方とデータ線ＩＯとを選択的に結合するためのスイッチＳＷ１ａと、データ書込電流制御回路５１の出力ノードＮｗ２および電源電位Ｖｃｃのいずれか一方をデータ線／ＩＯと選択的に結合するスイッチＳＷ１ｂとを有する。 FIG. 13 is a block diagram showing a configuration of the current switching circuit 56.
Referring to FIG. 13, current switching circuit 56 selectively couples one of output node Nw1 of data write current control circuit 51 and output node Nr1 of data read circuit 52 to data line IO. Switch SW1a and switch SW1b for selectively coupling one of output node Nw2 of data write current control circuit 51 and power supply potential Vcc to data line / IO are provided.

スイッチＳＷ１ａおよびＳＷ１ｂは、たとえば共通の制御信号ＲＷＳに応じて動作する。すなわち、データ読出時においては、制御信号ＲＷＳに応じて、スイッチＳＷ１ａおよびＳＷ１ｂは、データ読出回路５２の出力ノードＮｒ１および電源電位Ｖｃｃをデータ線ＩＯおよび／ＩＯとそれぞれ結合する。   Switches SW1a and SW1b operate according to, for example, a common control signal RWS. That is, at the time of data reading, switches SW1a and SW1b couple output node Nr1 and power supply potential Vcc of data reading circuit 52 to data lines IO and / IO, respectively, according to control signal RWS.

実施の形態５においては、データ読出回路５２は、データ線／ＩＯを電源電位Ｖｃｃにプルアップした状態でデータ線ＩＯにセンス電流Ｉｓを流し、データ線ＩＯに生じる電圧降下を基準となる電圧降下量ΔＶｒと比較して読出データＤＯＵＴのデータレベルを検知する。ΔＶｒは、Ｈレベルデータを読出した場合におけるデータ線ＩＯの電圧降下をΔＶｈとし、Ｌレベルデータを読出した場合におけるデータ線ＩＯの電圧降下をΔＶｌとすると、ΔＶｈとΔＶｌとの中間値となるように設定される。   In the fifth embodiment, data read circuit 52 causes sense current Is to flow through data line IO in a state where data line / IO is pulled up to power supply potential Vcc, and a voltage drop based on the voltage drop generated on data line IO. Compared with the amount ΔVr, the data level of the read data DOUT is detected. ΔVr is an intermediate value between ΔVh and ΔVl, where ΔVh is a voltage drop of the data line IO when H level data is read and ΔVl is a voltage drop of the data line IO when L level data is read. Set to

このような、データ読出制御回路の構成は、たとえば図２に示したデータ読出回路５２の構成において、トランジスタ１６４を省略するとともにノードＮｒ２を電源電位Ｖｃｃと結合し、さらに、内部ノードＮｓ２の電位レベルが（Ｖｃｃ−ΔＶｒ）となるように抵抗１６７の抵抗値を設定することによって実現される。   The structure of such a data read control circuit is the same as that of data read circuit 52 shown in FIG. 2, for example, omitting transistor 164, coupling node Nr2 to power supply potential Vcc, and further, the potential level of internal node Ns2. This is realized by setting the resistance value of the resistor 167 so that becomes Vcc−ΔVr.

一方、データ書込時においては、制御信号ＲＷＳに応じて、スイッチＳＷ１ａおよびＳＷ１ｂは、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２を、データ線ＩＯおよび／ＩＯとそれぞれ結合する。   On the other hand, at the time of data writing, in response to control signal RWS, switches SW1a and SW1b couple output nodes Nw1 and Nw2 of data write current control circuit 51 to data lines IO and / IO, respectively.

再び図１２を参照して、データ書込時においては、ノードＮｗ１（データ書込電流制御回路５１）〜データ線ＩＯ〜ビット線ＢＬ〜データ線／ＩＯ〜ノードＮｗ２（データ書込電流制御回路５１）の経路にデータ書込電流を流すことができる。これにより、開放型のビット線を配置する構成においても、実施の形態１と同様に、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２の電位レベルを電源電位Ｖｃｃおよび接地電位Ｖｓｓの一方ずつに制御するのみで、異なる方向のデータ書込電流を供給することができる。このように、極性の異なる電位（負電位）を発生する必要がないので、データ書込電流制御回路５１の回路構成を簡易にすることができる。読出／書込制御回路６０も同様に、電流制御トランジスタ６４−１〜６４−ｍのみで簡易に形成することができる。   Referring again to FIG. 12, at the time of data writing, node Nw1 (data write current control circuit 51) to data line IO to bit line BL to data line / IO to node Nw2 (data write current control circuit 51). The data write current can be passed through the path of Thus, even in the configuration in which the open type bit line is arranged, the potential levels of output nodes Nw1 and Nw2 of data write current control circuit 51 are set to one of power supply potential Vcc and ground potential Vss as in the first embodiment. The data write current in a different direction can be supplied only by controlling the current. Thus, since it is not necessary to generate potentials (negative potentials) having different polarities, the circuit configuration of the data write current control circuit 51 can be simplified. Similarly, the read / write control circuit 60 can be easily formed by using only the current control transistors 64-1 to 64-m.

また、データ書込電流制御回路５１と、データＩ／Ｏ線対ＤＩ／ＯＰを形成するデータ線ＩＯおよび／ＩＯとは、先頭のメモリセル列（第１列）側および最終のメモリセル列（第ｍ列）側においてそれぞれ結合される。したがって、実施の形態３および４と同様に、列選択の対象となるメモリセル列の位置に関わらず、データ書込電流経路の配線長、すなわち抵抗値を一定に維持することができる。この結果、データ書込電流の変動を防止して、それぞれのメモリセルに対する適正なライトマージンを、無用な電力消費を招くことなく確保することが可能である。   Data write current control circuit 51 and data lines IO and / IO forming data I / O line pair DI / OP are connected to the first memory cell column (first column) side and the last memory cell column ( They are respectively coupled on the (m-th column) side. Therefore, as in the third and fourth embodiments, the wiring length of the data write current path, that is, the resistance value can be kept constant regardless of the position of the memory cell column to be selected. As a result, fluctuations in the data write current can be prevented, and an appropriate write margin for each memory cell can be secured without incurring unnecessary power consumption.

［実施の形態５の変形例］
図１４は、メモリアレイ１０およびその周辺の実施の形態５の変形例に従う構成を示すブロック図である。 [Modification of Embodiment 5]
FIG. 14 is a block diagram showing a configuration according to a modification of the fifth embodiment around the memory array 10 and its periphery.

図１４を参照して、実施の形態５の変形例においては、図１２の構成と比較して、読出／書込制御回路６０に含まれる電流制御トランジスタ６４−１〜６４−ｍは、ビット線プリチャージ信号ＢＬＰＲに応じてオン／オフする点が異なる。ビット線プリチャージ信号ＢＬＰＲの信号レベルは、すでに説明したビット線イコライズ信号ＢＬＥＱと同様に設定される。   Referring to FIG. 14, in the modification of the fifth embodiment, current control transistors 64-1 to 64-m included in read / write control circuit 60 are bit lines compared to the configuration of FIG. It is different in that it is turned on / off according to the precharge signal BLPR. The signal level of bit line precharge signal BLPR is set similarly to bit line equalize signal BLEQ already described.

また、電流切換回路５６に代えて電流切換回路５８が、データ書込電流制御回路５１とデータＩ／Ｏ線対ＤＩ／ＯＰとの間に結合される。データ読出回路５２は、制御信号ＲＥに応答して動作してデータＩ／Ｏ線対の一方であるデータ線ＩＯに対してセンス電流Ｉｓを供給する。   A current switching circuit 58 is coupled between data write current control circuit 51 and data I / O line pair DI / OP instead of current switching circuit 56. Data read circuit 52 operates in response to control signal RE and supplies sense current Is to data line IO which is one of the data I / O line pairs.

図１５は、電流切換回路５８の構成を示すブロック図である。
図１５を参照して、電流切換回路５８は、データ書込電流制御回路５１の出力ノードＮｗ１および電源電位Ｖｃｃを供給するプリチャージノードＮｐ１とデータ線ＩＯとの間に配置されるスイッチＳＷ２ａと、データ書込電流制御回路５１の出力ノードＮｗ２および電源電位Ｖｃｃを供給するプリチャージノードＮｐ２とデータ線／ＩＯとの間に配置されるスイッチＳＷ２ｂとを有する。 FIG. 15 is a block diagram showing a configuration of the current switching circuit 58.
Referring to FIG. 15, current switching circuit 58 includes a switch SW2a arranged between output node Nw1 of data write current control circuit 51 and precharge node Np1 supplying power supply potential Vcc and data line IO, Output node Nw2 of data write current control circuit 51 and precharge node Np2 supplying power supply potential Vcc and switch SW2b arranged between data line / IO are provided.

スイッチＳＷ２ａおよびＳＷ２ｂは、データ書込時において、データ線ＩＯおよび／ＩＯと、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２とを電気的にそれぞれ結合する。また、スイッチＳＷ２ａおよびＳＷ２ｂは、データ読出に先立って実行されるプリチャージ動作時において、データ線ＩＯおよび／ＩＯをプリチャージノードＮｐ１およびＮｐ２と電気的にそれぞれ結合する。   Switches SW2a and SW2b electrically couple data lines IO and / IO and output nodes Nw1 and Nw2 of data write current control circuit 51, respectively, at the time of data writing. Switches SW2a and SW2b electrically couple data lines IO and / IO to precharge nodes Np1 and Np2, respectively, during a precharge operation performed prior to data reading.

しかし、データ読出時においては、プリチャージされたデータ線ＩＯおよび／ＩＯは、スイッチＳＷ１ｂおよびＳＷ２ｂによって、データ書込電流制御回路５１の出力ノードＮｗ１，Ｎｗ２およびプリチャージノードＮｐ１，Ｎｐ２のいずれとも切り離される。   However, at the time of data reading, precharged data lines IO and / IO are disconnected from output nodes Nw1, Nw2 and precharge nodes Np1, Np2 of data write current control circuit 51 by switches SW1b and SW2b. It is.

スイッチ制御回路５９は、すでに説明した制御信号ＷＥおよびビット線プリチャージ信号ＢＬＰＲの信号レベルに応じて、データ書込時、データ読出時およびプリチャージ動作時のいずれであるを判断して、スイッチＳＷ２ａおよＳＷ２ｂの接続を制御する。   Switch control circuit 59 determines whether data writing, data reading or precharge operation is in accordance with the signal level of control signal WE and bit line precharge signal BLPR already described, and switch SW2a. And control the connection of SW2b.

このような構成とすることにより、データ読出時においては、ビット線プリチャージ信号ＢＬＰＲをＬレベルに非活性化して、電流制御トランジスタ６４−１〜６４−ｍをターンオフするとともに、データ線ＩＯおよび／ＩＯをデータ書込電流制御回路５１およびプリチャージノードＮｐ１，Ｎｐ２のいずれとも切り離す。   With this configuration, at the time of data reading, bit line precharge signal BLPR is deactivated to L level, current control transistors 64-1 to 64-m are turned off, and data lines IO and / IO is disconnected from both data write current control circuit 51 and precharge nodes Np1, Np2.

さらに、実施の形態５と同様の構成を有するデータ読出回路５２によって、データ線ＩＯおよび選択されたメモリセル列に対応するコラム選択ゲートを介して、ビット線ＢＬに対してセンス電流Ｉｓが供給される。リードワード線ＲＷＬの活性化に応じてビット線と結合されたＭＴＪメモリセルＭＣによってビット線ＢＬに生じる電圧降下を基準の電圧降下ΔＶｒと比較することによって、データ読出回路５２は、読出データＤＯＵＴのデータレベルを検知することができる。   Further, sense current Is is supplied to bit line BL by data read circuit 52 having the same configuration as that of the fifth embodiment via data line IO and a column selection gate corresponding to the selected memory cell column. The By comparing the voltage drop generated on the bit line BL by the MTJ memory cell MC coupled to the bit line in response to the activation of the read word line RWL with the reference voltage drop ΔVr, the data read circuit 52 can read the read data DOUT. Data level can be detected.

一方、データ書込時においては、ビット線プリチャージ信号ＢＬＰＲはＨレベルに活性化されて、電流制御トランジスタ６４−１〜６４−ｍはオンする。したがって、選択されたメモリセル列において、ノードＮｗ１（データ書込電流制御回路５１）〜データ線ＩＯ〜ビット線ＢＬ〜電流制御トランジスタ〜データ線／ＩＯ〜ノードＮｗ２（データ書込電流制御回路５１）の電流経路が形成されて、書込データＤＩＮのデータレベルに応じたデータ書込電流±Ｉｗをビット線ＢＬに流すことができる。これにより、実施の形態５と同様のデータ書込動作を実行することができる。   On the other hand, at the time of data writing, bit line precharge signal BLPR is activated to H level, and current control transistors 64-1 to 64-m are turned on. Therefore, in the selected memory cell column, node Nw1 (data write current control circuit 51) to data line IO to bit line BL to current control transistor to data line / IO to node Nw2 (data write current control circuit 51). Current path is formed, and the data write current ± Iw corresponding to the data level of the write data DIN can be supplied to the bit line BL. As a result, a data write operation similar to that of the fifth embodiment can be performed.

［実施の形態６]
実施の形態６においては、ＭＴＪメモリセルＭＣに対して設けられる配線の配置のバリエーションについて説明する。 [Embodiment 6]
In the sixth embodiment, a variation in the arrangement of wirings provided for MTJ memory cells MC will be described.

図１６は、本発明の実施の形態６に従うＭＲＡＭデバイス２の全体構成を示す概略ブロック図である。   FIG. 16 is a schematic block diagram showing an overall configuration of MRAM device 2 according to the sixth embodiment of the present invention.

図１６を参照して、ＭＲＡＭデバイス２は、ＭＲＡＭデバイス１と同様に、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。メモリアレイ１０は、ｎ行×ｍ列に行列状に配置された複数のＭＴＪメモリセルを有する。メモリアレイ１０の構成は、後ほど詳細に説明するが、メモリセル行にそれぞれ対応して複数のリードワード線ＲＷＬおよびライトビット線ＷＢＬが配置され、メモリセル列にそれぞれ対応して、複数のライトワード線ＷＷＬおよびリードビット線ＲＢＬとが配置される。   Referring to FIG. 16, similarly to MRAM device 1, MRAM device 2 performs random access in response to an external control signal CMD and address signal ADD, and inputs write data DIN and output read data DOUT. Execute. The memory array 10 has a plurality of MTJ memory cells arranged in a matrix of n rows × m columns. The configuration of the memory array 10 will be described in detail later. A plurality of read word lines RWL and a write bit line WBL are arranged corresponding to each memory cell row, and a plurality of write words are arranged corresponding to each memory cell column. Line WWL and read bit line RBL are arranged.

このように、実施の形態６においては、データ書込電流±Ｉｗおよびセンス電流Ｉｓを流すためのビット線ＢＬを、データ読出時においてセンス電流Ｉｓを流すリードビット線ＲＢＬと、データ書込時においてデータ書込電流±Ｉｗを流すためのライトビット線ＷＢＬとに分割する。また、リードワード線ＲＷＬおよびライトワード線ＷＷＬとは、互いに異なる方向に沿って配置される。   As described above, in the sixth embodiment, the bit line BL for flowing the data write current ± Iw and the sense current Is is divided into the read bit line RBL for flowing the sense current Is at the time of data reading, and at the time of data writing. Divided into a write bit line WBL for flowing data write current ± Iw. The read word line RWL and the write word line WWL are arranged along different directions.

ＭＲＡＭデバイス２は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬをデータ読出時において選択的に活性化するリードワード線ドライバ３０ｒと、行デコーダ２０の行選択結果に基づいて、データ書込時において、ライトビット線ＷＢＬにデータ書込電流を流すための書込制御回路５０ｗおよび６０ｗと、列デコーダ２５の列選択結果に応じて、データ書込時においてライトワード線ＷＷＬを選択的に活性化するためのライトワード線ドライバ３０ｗと、活性化されたライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出時において、リードビット線ＲＢＬにセンス電流Ｉｓを供給するための読出制御回路５０ｒとを備える。   The MRAM device 2 further includes a row decoder 20 that performs row selection in the memory array 10 according to the row address RA indicated by the address signal ADD, and a memory array 10 according to the column address CA indicated by the address signal ADD. A column decoder 25 that performs column selection in FIG. 5, a read word line driver 30r that selectively activates the read word line RWL during data reading based on the row selection result of the row decoder 20, and a row selection of the row decoder 20 Based on the result, the write control circuits 50w and 60w for passing the data write current to the write bit line WBL at the time of data writing and the write at the time of data writing according to the column selection result of the column decoder 25 Write word line driver 3 for selectively activating word line WWL w, a word line current control circuit 40 for supplying a data write current to the activated write word line WWL, and a read control circuit 50r for supplying a sense current Is to the read bit line RBL during data reading. With.

書込制御回路５０ｗは、実施の形態１で説明したデータ書込電流制御回路５１の機能と行選択を実行する選択ゲートとの機能を併せ持ったものに相当する。書込制御回路６０ｗは、書込制御回路５０ｗと協調的に動作して、書込データＤＩＮのデータレベルに応じて、メモリアレイ１０両端部におけるライトビット線ＷＢＬの両端の電位を制御することによって、データ書込電流±Ｉｗの方向を制御する。   Write control circuit 50w corresponds to the one having both the function of data write current control circuit 51 described in the first embodiment and the function of a selection gate for executing row selection. The write control circuit 60w operates in cooperation with the write control circuit 50w, and controls the potentials at both ends of the write bit line WBL at both ends of the memory array 10 according to the data level of the write data DIN. The direction of the data write current ± Iw is controlled.

読出制御回路５０ｒは、図２で説明したデータ読出回路５２の機能と、列選択を実行するコラム選択ゲートＣＳＧ１〜ＣＳＧｍの機能とを併せ持ったものに相当する。   The read control circuit 50r corresponds to a circuit having both the function of the data read circuit 52 described in FIG. 2 and the functions of column selection gates CSG1 to CSGm for performing column selection.

ワード線電流制御回路４０は、選択状態（高電位状態：Ｈレベル）に活性化されたライトワード線ＷＷＬにデータ書込電流を流すために、各ライトワード線ＷＷＬを接地電位Ｖｓｓと結合する。   The word line current control circuit 40 couples each write word line WWL to the ground potential Vss in order to pass a data write current to the write word line WWL activated in the selected state (high potential state: H level).

図１７は、実施の形態６に従うメモリアレイ１０の構成を示すブロック図である。
図１７を参照して、メモリアレイ１０は、ｎ行×ｍ列に配置された複数のＭＴＪメモリセルＭＣを有する。実施の形態６に従う構成においては、各ＭＴＪメモリセルＭＣに対して、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、リードビット線ＲＢＬおよびライトビット線ＷＢＬが配置される。リードワード線ＲＷＬおよびライトビット線ＷＢＬは、メモリセル行にそれぞれ対応して行方向に沿って配置される。一方、ライトワード線ＷＷＬおよびリードビット線ＲＢＬは、メモリセル列にそれぞれ対応して、列方向に沿って配置される。 FIG. 17 is a block diagram showing a configuration of memory array 10 according to the sixth embodiment.
Referring to FIG. 17, memory array 10 has a plurality of MTJ memory cells MC arranged in n rows × m columns. In the configuration according to the sixth embodiment, read word line RWL, write word line WWL, read bit line RBL, and write bit line WBL are arranged for each MTJ memory cell MC. Read word line RWL and write bit line WBL are arranged along the row direction corresponding to each memory cell row. On the other hand, the write word line WWL and the read bit line RBL are arranged along the column direction corresponding to the memory cell columns, respectively.

この結果、メモリアレイ１０全体においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｍ、リードビット線ＲＢＬ１〜ＲＢＬｍおよびライトビット線ＷＢＬ１〜ＷＢＬｎが設けられる。   As a result, in the entire memory array 10, read word lines RWL1 to RWLn, write word lines WWL1 to WWLm, read bit lines RBL1 to RBLm, and write bit lines WBL1 to WBLn are provided.

なお、以下においては、リードビット線についても、総括的に表現する場合には、符号をＲＢＬを用いて表記することとし、特定のリードビット線を示す場合には、これらの符号に添字を付して、ＲＢＬ１，ＲＢＬｍのように表記するものとする。   In the following, the read bit lines are also expressed using RBL when collectively representing them, and subscripts are added to these codes when indicating specific read bit lines. In this case, it is expressed as RBL1, RBLm.

ワード線電流制御回路４０は、ライトワード線ＷＷＬ１〜ＷＷＬｍを接地電位Ｖｓｓと結合する。これにより、ライトワード線ドライバ３０ｗによってライトワード線ＷＷＬを選択状態（Ｈレベル：電源電位Ｖｃｃ）に活性化した場合に、活性化されたライトワード線ＷＷＬにデータ書込電流Ｉｐを流すことができる。   Word line current control circuit 40 couples write word lines WWL1 to WWLm to ground potential Vss. Thereby, when the write word line WWL is activated to the selected state (H level: power supply potential Vcc) by the write word line driver 30w, the data write current Ip can be supplied to the activated write word line WWL. .

図１８は、実施の形態６に従うＭＴＪメモリセルの接続態様を示す回路図である。
図１８を参照して、磁気トンネル接合部ＭＴＪおよびアクセストランジスタＡＴＲからなるＭＴＪメモリセルに対して、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ライトビット線ＷＢＬおよびリードビット線ＲＢＬが設けられる。既に説明したように、アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果トランジスタであるＭＯＳトランジスタが代表的に適用される。 FIG. 18 is a circuit diagram showing a connection mode of MTJ memory cells according to the sixth embodiment.
Referring to FIG. 18, read word line RWL, write word line WWL, write bit line WBL, and read bit line RBL are provided for the MTJ memory cell formed of magnetic tunnel junction MTJ and access transistor ATR. As already described, a MOS transistor which is a field effect transistor formed on a semiconductor substrate is typically applied to the access transistor ATR.

アクセストランジスタＡＴＲのゲートは、リードワード線ＲＷＬと結合される。アクセストランジスタＡＴＲは、リードワード線ＲＷＬが選択状態（Ｈレベル：電源電位Ｖｃｃ）に活性化されるとターンオンして、磁気トンネル接合部ＭＴＪを含む電流経路を形成する。一方、リードワード線ＲＷＬが非選択状態（Ｌレベル：接地電位Ｖｓｓ）に非活性化される場合には、アクセストランジスタＡＴＲはターンオフされるので、磁気トンネル接合部ＭＴＪを含む電流経路は形成されない。   Access transistor ATR has its gate coupled to read word line RWL. Access transistor ATR is turned on when read word line RWL is activated to a selected state (H level: power supply potential Vcc) to form a current path including magnetic tunnel junction MTJ. On the other hand, when read word line RWL is deactivated to a non-selected state (L level: ground potential Vss), access transistor ATR is turned off, so that a current path including magnetic tunnel junction MTJ is not formed.

ライトワード線ＷＷＬおよびライトビット線ＷＢＬとは、磁気トンネル接合部ＭＴＪと近接するように、互いに直交する方向に配置される。このように、リードワード線ＲＷＬとライトワード線ＷＷＬとを互いに直交する方向に配置することによって、リードワード線ドライバ３０ｒとライトワード線ドライバ３０ｗとを分割して配置することができる。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、データ読出時およびデータ書込時においてそれぞれ独立に活性化されるので、これらのドライバは元来独立なものとして設計することができる。したがって、ライトワード線ドライバ３０ｗとリードワード線ドライバ３０ｒとを分割して小型化し、それぞれをメモリアレイ１０に隣接する異なる領域に配置することができるので、レイアウトの自由度を向上させて、レイアウト面積すなわちＭＲＡＭデバイスのチップ面積を減少させることができる。   The write word line WWL and the write bit line WBL are arranged in directions orthogonal to each other so as to be close to the magnetic tunnel junction MTJ. Thus, by arranging the read word line RWL and the write word line WWL in directions orthogonal to each other, the read word line driver 30r and the write word line driver 30w can be divided and arranged. Since read word line RWL and write word line WWL are activated independently at the time of data reading and data writing, these drivers can be designed as originally independent. Therefore, the write word line driver 30w and the read word line driver 30r can be divided and reduced in size and can be arranged in different regions adjacent to the memory array 10, so that the degree of freedom in layout is improved and the layout area is increased. That is, the chip area of the MRAM device can be reduced.

磁気トンネル接合部ＭＴＪは、リードビット線ＲＢＬとアクセストランジスタＡＴＲとの間に電気的に結合される。したがって、データ読出時において、電流を流す必要がないライトビット線ＷＢＬの電位レベルを接地電位Ｖｓｓに設定することによって、アクセストランジスタＡＴＲのターンオンに応答して、リードビット線ＲＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトビット線ＷＢＬ（接地電位Ｖｓｓ）の電流経路が形成される。この電流経路にセンス電流Ｉｓを流すことによって、磁気トンネル接合部ＭＴＪの記憶データのレベルに応じた電位変化をリードビット線ＲＢＬに生じさせて、記憶データを読出ことができる。   Magnetic tunnel junction MTJ is electrically coupled between read bit line RBL and access transistor ATR. Therefore, the read bit line RBL to the magnetic tunnel junction MTJ are set in response to the turn-on of the access transistor ATR by setting the potential level of the write bit line WBL, which does not require a current to flow during data reading, to the ground potential Vss. A current path of access transistor ATR to write bit line WBL (ground potential Vss) is formed. By flowing the sense current Is through the current path, a potential change corresponding to the level of the stored data of the magnetic tunnel junction MTJ is generated in the read bit line RBL, and the stored data can be read.

データ書込時においては、ライトワード線ＷＷＬおよびライトビット線ＷＢＬにそれぞれデータ書込電流が流され、これらのデータ書込電流によってそれぞれ生じる磁界の和が、一定磁界すなわち図４４に示されるアステロイド特性線を超える領域に達することによって、磁気トンネル接合部ＭＴＪに記憶データが書込まれる。   At the time of data writing, data write currents are supplied to write word line WWL and write bit line WBL, respectively, and the sum of magnetic fields generated by these data write currents is a constant magnetic field, that is, an asteroid shown in FIG. By reaching the region exceeding the characteristic line, the stored data is written in the magnetic tunnel junction MTJ.

図１９は、実施の形態６に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。   FIG. 19 is a timing chart for describing data writing and data reading with respect to the MTJ memory cell according to the sixth embodiment.

まず、データ書込時の動作について説明する。
ライトワード線ドライバ３０ｗは、列デコーダ２５の列選択結果に応じて、選択列に対応するライトワード線ＷＷＬの電位を選択状態（Ｈレベル）に駆動する。非選択列においては、ライトワード線ＷＷＬの電位レベルは非選択状態（Ｌレベル）に維持される。ワード線電流制御回路４０によって各ライトワード線ＷＷＬは接地電位Ｖｓｓと結合されているので、選択列においてライトワード線ＷＷＬにデータ書込電流Ｉｐが流れる。 First, the operation at the time of data writing will be described.
The write word line driver 30w drives the potential of the write word line WWL corresponding to the selected column to the selected state (H level) according to the column selection result of the column decoder 25. In the non-selected column, the potential level of write word line WWL is maintained in the non-selected state (L level). Since each write word line WWL is coupled to the ground potential Vss by the word line current control circuit 40, the data write current Ip flows through the write word line WWL in the selected column.

リードワード線ＲＷＬは、データ書込時においては非選択状態（Ｌレベル）のままに維持される。データ書込時においては、読出制御回路５０ｒは、センス電流Ｉｓを供給せず、リードビット線ＲＢＬを高電位状態（Ｖｃｃ）にプリチャージする。また、アクセストランジスタＡＴＲはターンオフ状態を維持するので、データ書込時においては、リードビット線ＲＢＬに電流は流れない。   Read word line RWL is maintained in a non-selected state (L level) during data writing. At the time of data writing, read control circuit 50r does not supply sense current Is and precharges read bit line RBL to the high potential state (Vcc). Since access transistor ATR maintains a turn-off state, no current flows through read bit line RBL during data writing.

書込制御回路５０ｗおよび６０ｗは、メモリアレイ１０の両端におけるライトビット線ＷＢＬの電位を制御することによって、書込データＤＩＮのデータレベルに応じた方向のデータ書込電流を生じさせる。たとえば、“１”の記憶データを書込む場合には、書込制御回路６０ｗ側のビット線電位を高電位状態（電源電位Ｖｃｃ）に設定し、反対側の書込制御回路５０ｗ側のビット線電位を低電位状態（接地電位Ｖｓｓ）に設定する。これにより、書込制御回路６０ｗから５０ｗに向かう方向にデータ書込電流＋Ｉｗがライトビット線ＷＢＬを流れる。一方、“０”の記憶データを書込む場合には、書込制御回路５０ｗ側および６０ｗ側のビット線電位を高電位状態および低電位状態にそれぞれ設定し、書込制御回路５０ｗから６０ｗへ向かう方向にデータ書込電流−Ｉｗがライトビット線ＷＢＬを流れる。この際に、データ書込電流±Ｉｗは、行デコーダ２０の行選択結果に応じて、選択行に対応するライトビット線ＷＢＬに選択的に流される。   Write control circuits 50w and 60w generate a data write current in a direction corresponding to the data level of write data DIN by controlling the potential of write bit line WBL at both ends of memory array 10. For example, when the stored data “1” is written, the bit line potential on the write control circuit 60 w side is set to a high potential state (power supply potential Vcc), and the bit line on the opposite write control circuit 50 w side is set. The potential is set to a low potential state (ground potential Vss). Thereby, the data write current + Iw flows through the write bit line WBL in the direction from the write control circuit 60w to 50w. On the other hand, when the stored data of “0” is written, the bit line potentials on the write control circuit 50w side and 60w side are set to the high potential state and the low potential state, respectively, and the write control circuit 50w goes to 60w. Data write current -Iw flows through write bit line WBL in the direction. At this time, the data write current ± Iw is selectively supplied to the write bit line WBL corresponding to the selected row in accordance with the row selection result of the row decoder 20.

このように、データ書込電流Ｉｐおよび±Ｉｗの方向を設定することにより、データ書込時において、書込まれる記憶データのレベル“１”，“０”に応じて、逆方向のデータ書込電流＋Ｉｗおよび−Ｉｗのいずれか一方を選択して、ライトワード線ＷＷＬのデータ書込電流Ｉｐをデータレベルに関係なく一定方向に固定することができる。これにより、ライトワード線ＷＷＬに流れるデータ書込電流Ｉｐの方向を常に一定にすることができるので、既に説明したように、ワード線電流制御回路４０の構成を簡略化することができる。   Thus, by setting the direction of data write currents Ip and ± Iw, data write in the reverse direction is performed according to the level “1” or “0” of the stored data to be written at the time of data write. By selecting one of currents + Iw and -Iw, data write current Ip of write word line WWL can be fixed in a fixed direction regardless of the data level. As a result, the direction of the data write current Ip flowing through the write word line WWL can always be made constant, so that the configuration of the word line current control circuit 40 can be simplified as described above.

次にデータ読出動作について説明する。
データ読出時においては、ライトワード線ＷＷＬは非選択状態（Ｌレベル）に維持され、その電位レベルはワード線電流制御回路４０によって接地電位Ｖｓｓに固定される。データ読出時において、書込制御回路５０ｗおよび６０ｗは非活性化されてデータ書込電流の供給を停止するので、ライトビット線ＷＢＬに電流は流れない。 Next, the data read operation will be described.
At the time of data reading, write word line WWL is maintained in a non-selected state (L level), and its potential level is fixed to ground potential Vss by word line current control circuit 40. At the time of data reading, write control circuits 50w and 60w are deactivated and supply of data write current is stopped, so that no current flows through write bit line WBL.

一方、リードワード線ドライバ３０ｒは、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動する。非選択行においては、リードワード線ＲＷＬの電位レベルは非選択状態（Ｌレベル）に維持される。読出制御回路５０ｒは、データ読出時において、データ読出を実行するための一定量のセンス電流Ｉｓを選択列のリードビット線ＲＢＬに供給する。リードビット線ＲＢＬは、データ読出前において高電位状態（Ｖｃｃ）にプリチャージされているので、リードワード線ＲＷＬの活性化に応答したアクセストランジスタＡＴＲのターンオンによって、センス電流Ｉｓの電流経路がＭＴＪメモリセル内に形成され、記憶データに応じた電位変化（降下）がリードビット線ＲＢＬに生じる。   On the other hand, the read word line driver 30r drives the read word line RWL corresponding to the selected row to the selected state (H level) according to the row selection result of the row decoder 20. In a non-selected row, the potential level of read word line RWL is maintained in a non-selected state (L level). Read control circuit 50r supplies a certain amount of sense current Is for executing data read to read bit line RBL of the selected column during data read. Since read bit line RBL is precharged to a high potential state (Vcc) before data reading, the turn-on of access transistor ATR in response to activation of read word line RWL causes the current path of sense current Is to be MTJ memory. A potential change (drop) corresponding to the stored data occurs in the read bit line RBL.

図２０においては、一例として記憶されるデータレベルが“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬとにおける磁界方向が同一であるとすると、記憶データが“１”である場合にリードビット線ＲＢＬの電位変化ΔＶ１は小さく、記憶データが“０”である場合のリードビット線ＲＢＬの電位変化ΔＶ２は、ΔＶ１よりも大きくなる。これらの電位降下ΔＶ１およびΔＶ２の差を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。   In FIG. 20, when the data level stored as an example is “1” and the magnetic field directions in the fixed magnetic layer FL and the free magnetic layer VL are the same, the stored data is “1”. The potential change ΔV1 of the read bit line RBL is small, and the potential change ΔV2 of the read bit line RBL when the stored data is “0” is larger than ΔV1. By detecting the difference between these potential drops ΔV1 and ΔV2, the data stored in the MTJ memory cell can be read.

図２０は、実施の形態６に従うＭＴＪメモリセルの配置を説明する構造図である。
図２０を参照して、アクセストランジスタＡＴＲは、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲに形成される。ライトビット線ＷＢＬは、第１の金属配線層Ｍ１に形成されて、アクセストランジスタＡＴＲのソース／ドレイン領域の一方１１０と電気的に結合される。他方のソース／ドレイン領域１２０は、第１の金属配線層Ｍ１に設けられた金属配線、バリアメタル１４０およびコンタクトホールに形成された金属膜１５０を経由して、磁気トンネル接合部ＭＴＪと電気的に結合される。 FIG. 20 is a structural diagram illustrating the arrangement of MTJ memory cells according to the sixth embodiment.
Referring to FIG. 20, access transistor ATR is formed in p type region PAR on semiconductor main substrate SUB. Write bit line WBL is formed in first metal interconnection layer M1, and is electrically coupled to one of source / drain regions 110 of access transistor ATR. The other source / drain region 120 is electrically connected to the magnetic tunnel junction MTJ via the metal wiring provided in the first metal wiring layer M1, the barrier metal 140, and the metal film 150 formed in the contact hole. Combined.

リードビット線ＲＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように、第２の金属配線層Ｍ２に設けられる。ライトワード線ＷＷＬは、第３の金属配線層Ｍ３に配置される。ライトワード線ＷＷＬは、ＭＴＪメモリセルの他の部位と結合することなく、独立して配置することができるので、磁気トンネル接合部ＭＴＪとの間の磁気カップリングを高めることができるように、自由に配置することができる。   The read bit line RBL is provided in the second metal wiring layer M2 so as to be electrically coupled to the magnetic tunnel junction MTJ. The write word line WWL is arranged in the third metal wiring layer M3. The write word line WWL can be arranged independently without being coupled to other parts of the MTJ memory cell, so that the magnetic coupling with the magnetic tunnel junction MTJ can be increased. Can be arranged.

このような構成とすることにより、ＭＴＪメモリセルに対して、リードワード線ＲＷＬとライトワード線ＷＷＬとを互いに直交する方向に配置して、リードワード線ＲＷＬおよびライトワード線ＷＷＬにそれぞれ対応するリードワード線ドライバ３０ｒおよびライトワード線ドライバ３０ｗを独立に配置してレイアウトの自由度を高めることができる。データ読出時におけるワード線駆動電流が過大になることを防いで、不要な磁気ノイズの発生を防止することができる。   With such a configuration, the read word line RWL and the write word line WWL are arranged in directions perpendicular to each other with respect to the MTJ memory cell, and the read word line RWL and the write word line WWL are respectively read. The word line driver 30r and the write word line driver 30w can be arranged independently to increase the flexibility of layout. It is possible to prevent the word line drive current from becoming excessive at the time of data reading, and to prevent unnecessary magnetic noise from occurring.

［実施の形態６の変形例１］
図２１は、実施の形態６の変形例１に従うメモリアレイ１０の構成を示すブロック図である。 [Modification 1 of Embodiment 6]
FIG. 21 is a block diagram showing a configuration of the memory array 10 according to the first modification of the sixth embodiment.

図２１を参照して、メモリアレイ１０は、ｎ行×ｍ列に配置されたＭＴＪメモリセルＭＣを有する。メモリセル行にそれぞれ対応して、リードワード線ＲＷＬおよびライトビット線ＷＢＬが配置され、メモリセル列にそれぞれ対応して、共通配線ＣＭＬが配置される。共通配線ＣＭＬは、リードビット線ＲＢＬおよびライトワード線ＷＷＬの機能を共有するための配線である。したがって、メモリアレイ１０全体では、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトビット線ＷＢＬ１〜ＷＢＬｎおよび共通配線ＣＭＬ１〜ＣＭＬｍが配置される。   Referring to FIG. 21, memory array 10 has MTJ memory cells MC arranged in n rows × m columns. A read word line RWL and a write bit line WBL are arranged corresponding to each memory cell row, and a common line CML is arranged corresponding to each memory cell column. The common wiring CML is a wiring for sharing the functions of the read bit line RBL and the write word line WWL. Therefore, in the entire memory array 10, read word lines RWL1 to RWLn, write bit lines WBL1 to WBLn, and common lines CML1 to CMLm are arranged.

ワード線電流制御回路４０は、共通配線ＣＭＬ１〜ＣＭＬｍと接地電位Ｖｓｓとの間にそれぞれ結合される電流制御トランジスタ４１−１〜４１−ｍを有する。電流制御トランジスタ４１−１〜４１−ｍの各々は、データ書込時において、共通配線ＣＭＬをライトワード線ＷＷＬとして動作させるために、共通配線ＣＭＬ１〜ＣＭＬｍの各々を接地電位Ｖｓｓと結合する。データ書込時以外においては、電流制御トランジスタ４１−１〜４１−ｍはターンオフされて、共通配線ＣＭＬは接地電位Ｖｓｓと切離される。   Word line current control circuit 40 includes current control transistors 41-1 to 41-m coupled between common lines CML1 to CMLm and ground potential Vss, respectively. Each of current control transistors 41-1 to 41-m couples each of common lines CML1 to CMLm to ground potential Vss in order to operate common line CML as write word line WWL during data writing. At times other than data writing, the current control transistors 41-1 to 41-m are turned off, and the common line CML is disconnected from the ground potential Vss.

このように、実施の形態６の変形例１においては、電流制御トランジスタ４１−１〜４１−ｍを設けることによって、共通配線ＣＭＬをデータ読出時においてリードビット線ＲＢＬとして使用するとともに、データ書込時においてライトワード線ＷＷＬとして使用することができる。これにより、リードビット線ＲＢＬおよびライトワード線ＷＷＬの機能を共通配線ＣＭＬに共有させることにより、配線数を削減することができる。   As described above, in the first modification of the sixth embodiment, by providing the current control transistors 41-1 to 41-m, the common wiring CML is used as the read bit line RBL at the time of data reading, and data writing is performed. Sometimes it can be used as a write word line WWL. Accordingly, the number of wirings can be reduced by sharing the functions of the read bit line RBL and the write word line WWL with the common wiring CML.

図２２は、実施の形態６の変形例１に従うＭＴＪメモリセルの接続態様を示す回路図である。   FIG. 22 is a circuit diagram showing a connection mode of MTJ memory cells according to the first modification of the sixth embodiment.

図２２を参照して、アクセストランジスタＡＴＲは、磁気トンネル接合部ＭＴＪとライトビット線ＷＢＬとの間に電気的に結合される。磁気トンネル接合部ＭＴＪは、アクセストランジスタＡＴＲと共通配線ＣＭＬとの間に結合される。アクセストランジスタＡＴＲのゲートはリードワード線ＲＷＬと結合される。図２２の構成においても、リードワード線ＲＷＬとライトワード線ＷＷＬとは互いに直交する方向に配置される。   Referring to FIG. 22, access transistor ATR is electrically coupled between magnetic tunnel junction MTJ and write bit line WBL. Magnetic tunnel junction MTJ is coupled between access transistor ATR and common line CML. Access transistor ATR has its gate coupled to read word line RWL. Also in the configuration of FIG. 22, the read word line RWL and the write word line WWL are arranged in directions orthogonal to each other.

図２３は、実施の形態６の変形例１に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。   FIG. 23 is a timing chart for describing data writing and data reading with respect to the MTJ memory cell according to the first modification of the sixth embodiment.

図２３を参照して、データ書込時においては、ライトビット線ＷＢＬにデータ書込電流±Ｉｗが流される。また、電流制御トランジスタ４１−１〜４１−ｍのオンによって、行列選択結果に応じて選択列に対応する共通配線ＣＭＬにデータ書込電流Ｉｐが流れる。このように、データ書込時における共通配線ＣＭＬの電位および電流は、図１９に示されるライトワード線ＷＷＬと同様に設定される。これにより書込データＤＩＮのデータレベルに応じた磁界を磁気トンネル接合部ＭＴＪに書込むことができる。また、図１９に示されるとおりリードビット線ＲＢＬはデータ書込時において特に必要とはされないので、両者を共通配線ＣＭＬに統合することができる。   Referring to FIG. 23, at the time of data writing, data write current ± Iw is supplied to write bit line WBL. When the current control transistors 41-1 to 41-m are turned on, the data write current Ip flows through the common line CML corresponding to the selected column according to the matrix selection result. Thus, the potential and current of common line CML at the time of data writing are set similarly to write word line WWL shown in FIG. As a result, a magnetic field corresponding to the data level of the write data DIN can be written to the magnetic tunnel junction MTJ. Further, as shown in FIG. 19, since the read bit line RBL is not particularly required at the time of data writing, both can be integrated into the common wiring CML.

データ書込時以外においては、電流制御トランジスタ４１−１〜４１−ｍはターンオフされる。データ読出前においては、共通配線ＣＭＬは接地電位Ｖｓｓにプリチャージされている。   Except at the time of data writing, the current control transistors 41-1 to 41-m are turned off. Before data reading, the common line CML is precharged to the ground potential Vss.

データ読出時においては、ライトビット線ＷＢＬの電位レベルを接地電位レベルＶｓｓに設定することにより、リードワード線ＲＷＬを選択状態（Ｈレベル）に活性化することによって、アクセストランジスタＡＴＲをターンオンして、共通配線ＣＭＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトビット線ＷＢＬの経路にセンス電流Ｉｓを流すことができる。   At the time of data reading, by setting the potential level of the write bit line WBL to the ground potential level Vss, the read word line RWL is activated to the selected state (H level), thereby turning on the access transistor ATR. A sense current Is can flow through the path of the common line CML, the magnetic tunnel junction MTJ, the access transistor ATR, and the write bit line WBL.

センス電流Ｉｓの電流経路がＭＴＪメモリセル内に形成されると、記憶データに応じた電位変化（上昇）が共通配線ＣＭＬに生じる。   When the current path of the sense current Is is formed in the MTJ memory cell, a potential change (rise) corresponding to the stored data occurs in the common line CML.

図２３においては、一例として記憶されるデータレベルが“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬとにおける磁界方向が同一であるとすると、記憶データが“１”である場合に共通配線ＣＭＬの電位変化ΔＶ１は小さく、記憶データが“０”である場合の共通配線ＣＭＬの電位変化ΔＶ２は、ΔＶ１よりも大きくなる。共通配線ＣＭＬに生じる電位変化ΔＶ１およびΔＶ２の差を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。   In FIG. 23, when the data level stored as an example is “1” and the magnetic field directions in the fixed magnetic layer FL and the free magnetic layer VL are the same, the stored data is “1”. Further, the potential change ΔV1 of the common line CML is small, and the potential change ΔV2 of the common line CML when the stored data is “0” is larger than ΔV1. By detecting the difference between potential changes ΔV1 and ΔV2 generated in the common wiring CML, the storage data of the MTJ memory cell can be read.

また、図１９に示されるとおりライトワード線ＷＷＬははデータ読出時において特に必要とはされないので、ライトワード線ＷＷＬおよびリードビット線ＲＢＬを共通配線ＣＭＬに統合することができる。   Further, as shown in FIG. 19, write word line WWL is not particularly required at the time of data reading, so that write word line WWL and read bit line RBL can be integrated into common wiring CML.

図２４は、実施の形態６の変形例に従うＭＴＪメモリセルの配置を説明する構造図である。   FIG. 24 is a structural diagram illustrating the arrangement of MTJ memory cells according to the modification of the sixth embodiment.

図２４を参照して、ライトビット線ＷＢＬは、第１の金属配線層Ｍ１に配置され、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に配置される。   Referring to FIG. 24, write bit line WBL is arranged in first metal interconnection layer M1, and read word line RWL is arranged in the same layer as gate 130 of access transistor ATR.

ライトビット線ＷＢＬは、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と電気的に結合される。他方のソース／ドレイン領域１２０は、第１の金属配線層Ｍ１に設けられた金属配線、バリアメタル１４０およびコンタクトホールに設けられる金属膜１５０を介して、磁気トンネル接合部ＭＴＪと結合される。   Write bit line WBL is electrically coupled to source / drain region 110 of access transistor ATR. The other source / drain region 120 is coupled to the magnetic tunnel junction MTJ through the metal wiring provided in the first metal wiring layer M1, the barrier metal 140, and the metal film 150 provided in the contact hole.

共通配線ＣＭＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように第２の金属配線層Ｍ２に設けられる。このように、共通配線ＣＭＬにリードビット線ＲＢＬおよびライトワード線ＷＷＬ機能の両方を併せ持つようにすることにより実施の形態６に従うＭＴＪメモリセルが奏する効果に加えて、配線数および金属配線層の数を削減して製造コストの削減を図ることができる。   The common wiring CML is provided in the second metal wiring layer M2 so as to be electrically coupled to the magnetic tunnel junction MTJ. Thus, in addition to the effect of the MTJ memory cell according to the sixth embodiment by having both the read bit line RBL and the write word line WWL functions in the common wiring CML, the number of wirings and the number of metal wiring layers This can reduce the manufacturing cost.

［実施の形態６の変形例２］
図２５は、実施の形態６の変形例２に従うメモリアレイ１０の構成を示すブロック図である。 [Modification 2 of Embodiment 6]
FIG. 25 is a block diagram showing a configuration of the memory array 10 according to the second modification of the sixth embodiment.

図２５を参照して、実施の形態６の変形例２においても、メモリアレイ１０は、ｎ行×ｍ列に配置されたＭＴＪメモリセルＭＣを有する。メモリセル行にそれぞれ対応して、リードワード線ＲＷＬおよびライトビット線ＷＢＬが設けられる。また、メモリセル列にそれぞれ対応して、リードビット線ＲＢＬおよびライトワード線ＷＷＬが設けられる。したがって、メモリアレイ１０全体に対しては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトビット線ＷＢＬ１〜ＷＢＬｎ、リードビット線ＲＢＬ１〜ＲＢＬｍおよびライトワード線ＷＷＬ１〜ＷＷＬｍが設けられる。ワード線電流制御回路４０は、各ライトワード線ＷＷＬを接地電位Ｖｓｓと結合する。   Referring to FIG. 25, also in Modification 2 of Embodiment 6, memory array 10 has MTJ memory cells MC arranged in n rows × m columns. A read word line RWL and a write bit line WBL are provided corresponding to each memory cell row. A read bit line RBL and a write word line WWL are provided corresponding to each memory cell column. Therefore, read word lines RWL1 to RWLn, write bit lines WBL1 to WBLn, read bit lines RBL1 to RBLm, and write word lines WWL1 to WWLm are provided for the entire memory array 10. Word line current control circuit 40 couples each write word line WWL to ground potential Vss.

図２６は、実施の形態６の変形例２に従うＭＴＪメモリセルの接続態様を示す回路図である。   FIG. 26 is a circuit diagram showing a connection mode of MTJ memory cells according to the second modification of the sixth embodiment.

図２６を参照して、リードビット線ＲＢＬは、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合される。磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬおよびアクセストランジスタＡＴＲの間に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結合される。図２６の構成においても、リードワード線ＲＷＬとライトワード線ＷＷＬとは互いに直交する方向に配置される。   Referring to FIG. 26, read bit line RBL is coupled to magnetic tunnel junction MTJ through access transistor ATR. Magnetic tunnel junction MTJ is coupled between write word line WWL and access transistor ATR. Read word line RWL is coupled to the gate of access transistor ATR. Also in the configuration of FIG. 26, the read word line RWL and the write word line WWL are arranged in directions orthogonal to each other.

図２７は、実施の形態６の変形例２に従うＭＴＪメモリセルの配置を示す構造図である。   FIG. 27 is a structural diagram showing an arrangement of MTJ memory cells according to the second modification of the sixth embodiment.

図２７を参照して、リードビット線ＲＢＬ金属配線層Ｍ１にそれぞれ配置される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に形成される。リードビット線ＲＢＬは、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と結合される。ソース／ドレイン領域１２０は、第１および第２の金属配線層Ｍ１およびＭ２に設けられた金属配線、バリアメタル１４０およびコンタクトホールに設けられた金属膜１５０を介して磁気トンネル接合部ＭＴＪと結合される。   Referring to FIG. 27, each read bit line RBL is arranged in metal interconnection layer M1. Read word line RWL is formed in the same layer as gate 130 of access transistor ATR. Read bit line RBL is coupled to source / drain region 110 of access transistor ATR. The source / drain region 120 is coupled to the magnetic tunnel junction MTJ through the metal wiring provided in the first and second metal wiring layers M1 and M2, the barrier metal 140, and the metal film 150 provided in the contact hole. The

ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと近接して第２の金属配線層Ｍ２に設けられる。ライトワード線ＷＷＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて第３の金属配線層Ｍ３に配置される。   The write bit line WBL is provided in the second metal wiring layer M2 in the vicinity of the magnetic tunnel junction MTJ. The write word line WWL is electrically coupled to the magnetic tunnel junction MTJ and disposed in the third metal wiring layer M3.

このような構成とすることにより、リードビット線ＲＢＬは、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合される。これにより、リードビット線ＲＢＬは、データ読出の対象となる、すなわち対応するリードワード線ＲＷＬが選択状態（Ｈレベル）に活性化されたメモリセル行に属するＭＴＪメモリセルＭＣとのみ電気的に結合される。この結果、リードビット線ＲＢＬの容量を抑制して、データ読出動作を高速化することができる。   With such a configuration, read bit line RBL is coupled to magnetic tunnel junction MTJ through access transistor ATR. As a result, read bit line RBL is electrically coupled only to MTJ memory cells MC that belong to a data read target, that is, belong to a memory cell row in which corresponding read word line RWL is activated to a selected state (H level). Is done. As a result, the capacity of the read bit line RBL can be suppressed and the data read operation can be speeded up.

［実施の形態６の変形例３］
図２８は、実施の形態６の変形例３に従うメモリアレイ１０の構成を示すブロック図である。 [Modification 3 of Embodiment 6]
FIG. 28 is a block diagram showing a configuration of memory array 10 according to the third modification of the sixth embodiment.

図２８を参照して、メモリアレイ１０は、同様にｎ行×ｍ列に配置された複数のＭＴＪメモリセルＭＣを有する。実施の形態６の変形例３においては、図２５〜２７に示した実施の形態６の変形例２と比較して、ライトワード線ＷＷＬおよびリードビット線ＲＢＬの配置を入替えている。その他の構成については、実施の形態６の変形例２の場合と同様であるので説明は繰返さない。   Referring to FIG. 28, memory array 10 similarly includes a plurality of MTJ memory cells MC arranged in n rows × m columns. In the third modification of the sixth embodiment, the arrangement of the write word line WWL and the read bit line RBL is switched as compared with the second modification of the sixth embodiment shown in FIGS. Since other configurations are the same as in the second modification of the sixth embodiment, description thereof will not be repeated.

図２９は、実施の形態６の変形例３に従うＭＴＪメモリセルの接続態様を示す回路図である。   FIG. 29 is a circuit diagram showing a connection mode of MTJ memory cells according to the third modification of the sixth embodiment.

図２９を参照して、実施の形態６の変形例３に従うＭＴＪメモリセルは、図２６に示される実施の形態６の変形例２に従うＭＴＪメモリセルと比較して、リードビット線ＲＢＬとライトワード線ＷＷＬとの配置を入替えた構成となっている。その他の配線の配置については、図２６と同様であるので説明は繰返さない。このような構成としても、リードワード線ＲＷＬとライトワード線ＷＷＬとは互いに直交する方向に配置することができる。   Referring to FIG. 29, the MTJ memory cell according to the third modification of the sixth embodiment has a read bit line RBL and a write word compared with the MTJ memory cell according to the second modification of the sixth embodiment shown in FIG. The arrangement with the line WWL is changed. Other wiring arrangements are the same as in FIG. 26, and therefore description thereof will not be repeated. Even in such a configuration, the read word line RWL and the write word line WWL can be arranged in directions orthogonal to each other.

図３０は、実施の形態６の変形例３に従うＭＪＴメモリセルの配置を示す構造図である。   FIG. 30 is a structural diagram showing an arrangement of the MJT memory cells according to the third modification of the sixth embodiment.

図３０を参照して、実施の形態６の変形例３に従うＭＴＪメモリセルにおいては、図２７に示した実施の形態６の変形例２に従うＭＴＪメモリセルの構造と比較して、ライトワード線ＷＷＬとリードビット線ＲＢＬの配置される位置が入れ替わっている。すなわち、ライトワード線ＷＷＬは、第１の金属配線層Ｍ１に設けられて、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と結合される。一方、リードビット線ＲＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように第３の金属配線層Ｍ３に設けられる。   Referring to FIG. 30, in the MTJ memory cell according to the third modification of the sixth embodiment, the write word line WWL is compared with the structure of the MTJ memory cell according to the second modification of the sixth embodiment shown in FIG. The positions where the read bit lines RBL are arranged are switched. That is, the write word line WWL is provided in the first metal wiring layer M1 and coupled to the source / drain region 110 of the access transistor ATR. On the other hand, the read bit line RBL is provided in the third metal wiring layer M3 so as to be electrically coupled to the magnetic tunnel junction MTJ.

このように、実施の形態６の変形例３においては、リードビット線ＲＢＬが磁気トンネル接合部ＭＴＪと直接結合されるので、実施の形態６の変形例２に示したようなデータ読出動作の高速化を図ることはできない。しかしながら、実施の形態６の変形例３に従う構成においても、リードワード線ドライバ３０ｒとライトワード線ドライバ３０ｗとを独立に配置して、実施の形態６と同様の効果を得ることができる。   As described above, in the third modification of the sixth embodiment, the read bit line RBL is directly coupled to the magnetic tunnel junction MTJ. Therefore, the high speed data read operation as shown in the second modification of the sixth embodiment is performed. It cannot be planned. However, in the configuration according to the third modification of the sixth embodiment, the read word line driver 30r and the write word line driver 30w can be arranged independently to obtain the same effect as in the sixth embodiment.

［実施の形態６の変形例４］
図３１は、実施の形態６の変形例４に従うメモリアレイ１０の構成を示すブロック図である。 [Modification 4 of Embodiment 6]
FIG. 31 is a block diagram showing a configuration of memory array 10 according to the fourth modification of the sixth embodiment.

図３１を参照して、メモリアレイ１０は、同様にｎ行×ｍ列に配置された複数のＭＴＪメモリセルＭＣを有する。メモリセル行にそれぞれ対応してリードワード線ＲＷＬおよびライトビット線ＷＢＬが配置され、メモリセル列にそれぞれ対応しておよび共通配線ＣＭＬが配置される。したがって、メモリアレイ１０全体に対しては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトビット線ＷＢＬ１〜ＷＢＬｎおよび共通配線ＣＭＬ１〜ＣＭＬｍが配置される。   Referring to FIG. 31, memory array 10 includes a plurality of MTJ memory cells MC similarly arranged in n rows × m columns. A read word line RWL and a write bit line WBL are arranged corresponding to each memory cell row, and a common line CML is arranged corresponding to each memory cell column. Therefore, read word lines RWL1 to RWLn, write bit lines WBL1 to WBLn, and common lines CML1 to CMLm are arranged for the entire memory array 10.

ワード線電流制御回路４０は、共通配線ＣＭＬ１〜ＣＭＬｍと接地電位Ｖｓｓとの間にそれぞれ電気的に結合される電流制御トランジスタ４１−１〜４１−ｍを有する。電流制御トランジスタ４１−１〜４１−ｍの各々は、データ書込時において、共通配線ＣＭＬと接地電位Ｖｓｓとを結合する。データ書込時以外においては、共通配線ＣＭＬ１〜ＣＭＬｍは接地電位Ｖｓｓと切離される。データ読出前においては、共通配線ＣＭＬは、接地電位Ｖｓｓにプリチャージされる。   Word line current control circuit 40 includes current control transistors 41-1 to 41-m electrically coupled between common lines CML1 to CMLm and ground potential Vss, respectively. Each of current control transistors 41-1 to 41-m couples common line CML and ground potential Vss at the time of data writing. Except for the time of data writing, the common lines CML1 to CMLm are disconnected from the ground potential Vss. Before data reading, the common line CML is precharged to the ground potential Vss.

図３２は、実施の形態６の変形例４に従うＭＴＪメモリセルの接続態様を示す回路図である。   FIG. 32 is a circuit diagram showing a connection mode of MTJ memory cells according to the fourth modification of the sixth embodiment.

図３２を参照して、アクセストランジスタＡＴＲは共通配線ＣＭＬと磁気トンネル接合部ＭＴＪとの間に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結合される。ライトビット線ＷＢＬは、リードワード線ＲＷＬと同一方向に配置され、磁気トンネル接合部ＭＴＪと電気的に結合される。   Referring to FIG. 32, access transistor ATR is coupled between common line CML and magnetic tunnel junction MTJ. Read word line RWL is coupled to the gate of access transistor ATR. Write bit line WBL is arranged in the same direction as read word line RWL, and is electrically coupled to magnetic tunnel junction MTJ.

共通配線ＣＭＬは、データ書込時においてはライトワード線ＷＷＬと同様に、ライトワード線ドライバ３０ｗによって選択的に活性化される。一方、データ読出時においては、共通配線ＣＭＬは、読出制御回路５０ｒによってセンス電流Ｉｓを供給される。   The common line CML is selectively activated by the write word line driver 30w in the same manner as the write word line WWL during data writing. On the other hand, at the time of data reading, common wiring CML is supplied with sense current Is by read control circuit 50r.

データ書込時においては、電流制御トランジスタ４１−１〜４１−ｍのターンオンによって、選択状態（Ｈレベル）に活性化された共通配線ＣＭＬは、ライトワード線ＷＷＬと同様にデータ書込電流Ｉｐが流れる。一方、データ読出時においては、電流制御トランジスタ４１−１〜４１−ｍがターンオフされて、共通配線ＣＭＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトビット線ＷＢＬ（接地電位Ｖｓｓ）の経路に流されるセンス電流Ｉｓによって、図２３で説明したように、磁気トンネル接合部ＭＴＪの記憶データに対応する電位変化が共通配線ＣＭＬに生じる。   At the time of data writing, the common line CML activated to the selected state (H level) by turning on the current control transistors 41-1 to 41-m has the data write current Ip as in the write word line WWL. Flowing. On the other hand, at the time of data reading, current control transistors 41-1 to 41-m are turned off and flow through the path of common line CML, magnetic tunnel junction MTJ, access transistor ATR, and write bit line WBL (ground potential Vss). As described with reference to FIG. 23, a potential change corresponding to the storage data of the magnetic tunnel junction MTJ occurs in the common wiring CML due to the sense current Is.

したがって、共通配線ＣＭＬに、データ書込時におけるライトワード線ＷＷＬの機能およびデータ読出時におけるリードビット線ＲＢＬの機能を併有させて、配線数を削減することができる。   Therefore, the number of wirings can be reduced by combining the common wiring CML with the function of the write word line WWL at the time of data writing and the function of the read bit line RBL at the time of data reading.

また、リードワード線ＲＷＬとデータ書込時にライトワード線として機能する共通配線ＣＭＬとを互いに直交する方向に配置するので、リードワード線ドライバ３０ｒとライトワード線ドライバ３０ｗとを独立に配置して、実施の形態６と同様の効果を得ることができる。   In addition, since the read word line RWL and the common wiring CML that functions as a write word line at the time of data writing are arranged in directions orthogonal to each other, the read word line driver 30r and the write word line driver 30w are arranged independently, The same effect as in the sixth embodiment can be obtained.

図３３は、実施の形態６の変形例４に従うＭＴＪメモリセルの配置を示す構造図である。   FIG. 33 is a structural diagram showing an arrangement of MTJ memory cells according to the fourth modification of the sixth embodiment.

図３３を参照して、共通配線ＣＭＬは、第１の金属配線層Ｍ１に配置されて、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と電気的に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に形成される。   Referring to FIG. 33, common wiring CML is arranged in first metal wiring layer M1, and is electrically coupled to source / drain region 110 of access transistor ATR. Read word line RWL is formed in the same layer as gate 130 of access transistor ATR.

ソース／ドレイン領域１２０は、第１の金属配線層Ｍ１に形成された金属配線、バリアメタル１４０およびコンタクトホールに形成された金属膜１５０を介して、磁気トンネル接合部ＭＴＪと結合される。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように第２の金属配線層Ｍ２に配置される。   The source / drain region 120 is coupled to the magnetic tunnel junction MTJ through the metal wiring formed in the first metal wiring layer M1, the barrier metal 140, and the metal film 150 formed in the contact hole. Write bit line WBL is arranged in second metal interconnection layer M2 so as to be electrically coupled to magnetic tunnel junction MTJ.

これにより、アクセストランジスタＡＴＲを介して共通配線ＣＭＬと磁気トンネル接合部ＭＴＪとを結合する構成とすることによって、共通配線ＣＭＬは、アクセストランジスタＡＴＲのターンオン時においてのみ磁気トンネル接合部ＭＴＪと結合される。この結果、データ読出時においてリードビット線ＲＢＬとして機能する共通配線ＣＭＬの容量を削減して、データ読出動作の高速化をさらに図ることができる。   Thus, the common line CML and the magnetic tunnel junction MTJ are coupled via the access transistor ATR, so that the common line CML is coupled to the magnetic tunnel junction MTJ only when the access transistor ATR is turned on. . As a result, the capacity of the common wiring CML functioning as the read bit line RBL at the time of data reading can be reduced, and the data reading operation can be further speeded up.

［実施の形態６の変形例５］
図３４は、実施の形態６の変形例５に従うメモリアレイ１０の構成を示すブロック図である。 [Modification 5 of Embodiment 6]
FIG. 34 is a block diagram showing a configuration of the memory array 10 according to the fifth modification of the sixth embodiment.

図３４を参照して、メモリアレイ１０は、同様にｎ行×ｍ列に配置された複数のＭＴＪメモリセルＭＣを有する。メモリセル行にそれぞれ対応してリードワード線ＲＷＬおよび共通配線ＣＭＬが配置され、メモリセル列にそれぞれ対応してライトビット線ＷＢＬが配置される。したがって、メモリアレイ１０全体に対しては、リードワード線ＲＷＬ１〜ＲＷＬｎ、共通配線ＣＭＬ１〜ＣＭＬｎおよびライトビット線ＷＢＬ１〜ＷＢＬｍが設けられる。   Referring to FIG. 34, memory array 10 has a plurality of MTJ memory cells MC similarly arranged in n rows × m columns. A read word line RWL and a common line CML are arranged corresponding to each memory cell row, and a write bit line WBL is arranged corresponding to each memory cell column. Therefore, read word lines RWL1 to RWLn, common lines CML1 to CMLn, and write bit lines WBL1 to WBLm are provided for the entire memory array 10.

ワード線電流制御回路は、共通配線ＣＭＬ１〜ＣＭＬｎと接地電位Ｖｓｓとの間にそれぞれ電気的に結合される電流制御トランジスタ４１−１〜４１−ｎを有する。電流制御トランジスタ４１−１〜４１−ｎの各々は、データ書込時において、共通配線ＣＭＬと接地電位Ｖｓｓとを結合する。データ書込時以外においては、共通配線ＣＭＬ１〜ＣＭＬｎは接地電位Ｖｓｓと切離される。特に、データ読出前においては、共通配線ＣＭＬは、接地電位Ｖｓｓにプリチャージされる。   The word line current control circuit includes current control transistors 41-1 to 41-n that are electrically coupled between the common lines CML1 to CMLn and the ground potential Vss, respectively. Each of current control transistors 41-1 to 41-n couples common line CML and ground potential Vss at the time of data writing. Except at the time of data writing, the common lines CML1 to CMLn are disconnected from the ground potential Vss. In particular, before data reading, common wiring CML is precharged to ground potential Vss.

図３５は、実施の形態６の変形例５に従うＭＴＪメモリセルの接続態様を示す回路図である。   FIG. 35 is a circuit diagram showing a connection mode of MTJ memory cells according to the fifth modification of the sixth embodiment.

図３５を参照して、アクセストランジスタＡＴＲはライトビット線ＷＢＬと磁気トンネル接合部ＭＴＪとの間に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結合される。共通配線ＣＭＬは、リードワード線ＲＷＬと同一方向に配置され、磁気トンネル接合部ＭＴＪと電気的に結合される。   Referring to FIG. 35, access transistor ATR is coupled between write bit line WBL and magnetic tunnel junction MTJ. Read word line RWL is coupled to the gate of access transistor ATR. Common wiring CML is arranged in the same direction as read word line RWL, and is electrically coupled to magnetic tunnel junction MTJ.

共通配線ＣＭＬの動作は、実施の形態６の変形例４と同様であり、データ書込時におけるライトワード線ＷＷＬの機能およびデータ読出時におけるリードビット線ＲＢＬの機能を併有する。   The operation of the common line CML is the same as that of the fourth modification of the sixth embodiment, and has the function of the write word line WWL at the time of data writing and the function of the read bit line RBL at the time of data reading.

したがって、実施の形態６の変形例５に従う構成によれば、共通配線ＣＭＬと磁気トンネル接合部ＭＴＪとは直接電気的に結合されるので、データ読出時における共通配線ＣＭＬの容量を低減することできないが、ライトワード線ＷＷＬとリードビット線ＲＢＬとを共通配線ＣＭＬに集約できるので、製造時における金属配線層の数を削減して、製造コストの削減を図ることができる。   Therefore, according to the configuration according to the fifth modification of the sixth embodiment, the common wiring CML and the magnetic tunnel junction MTJ are directly electrically coupled, so that the capacitance of the common wiring CML at the time of data reading cannot be reduced. However, since the write word line WWL and the read bit line RBL can be integrated into the common wiring CML, the number of metal wiring layers at the time of manufacturing can be reduced, and the manufacturing cost can be reduced.

図３６は、実施の形態６の変形例５に従うＭＴＪメモリセルの配置を示す構造図である。   FIG. 36 is a structural diagram showing an arrangement of MTJ memory cells according to the fifth modification of the sixth embodiment.

図３６を参照して、ライトビット線ＷＢＬは、第１の金属配線層Ｍ１に配置されて、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と電気的に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に形成される。ソース／ドレイン領域１２０は、第１の金属配線層Ｍ１に形成される金属配線、バリアメタル１４０およびコンタクトホールに形成される金属膜１５０を介して、磁気トンネル接合部ＭＴＪと結合される。   Referring to FIG. 36, write bit line WBL is arranged in first metal interconnection layer M1, and is electrically coupled to source / drain region 110 of access transistor ATR. Read word line RWL is formed in the same layer as gate 130 of access transistor ATR. The source / drain region 120 is coupled to the magnetic tunnel junction MTJ through the metal wiring formed in the first metal wiring layer M1, the barrier metal 140, and the metal film 150 formed in the contact hole.

共通配線ＣＭＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように第２の金属配線層Ｍ２に配置される。   The common wiring CML is arranged in the second metal wiring layer M2 so as to be electrically coupled to the magnetic tunnel junction MTJ.

［実施の形態６の変形例６］
図３７は、実施の形態６の変形例６に従うメモリアレイ１０の構成を示すブロック図である。 [Modification 6 of Embodiment 6]
FIG. 37 is a block diagram showing a configuration of the memory array 10 according to the sixth modification of the sixth embodiment.

図３７を参照して、メモリアレイ１０は、ｎ行×ｍ列に配置される複数のＭＴＪメモリセルＭＣを有する。メモリセル行にそれぞれ対応してリードワード線ＲＷＬおよびライトビット線ＷＢＬが配置され、メモリセル列にそれぞれ対応してライトワード線ＷＷＬおよびリードビット線ＲＢＬが配置される。したがって、メモリアレイ１０全体においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトビット線ＷＢＬ１〜ＷＢＬｎ、リードビット線ＲＢＬ１〜ＲＢＬｍおよびライトワード線ＷＷＬ１〜ＷＷＬｍが配置される。   Referring to FIG. 37, memory array 10 has a plurality of MTJ memory cells MC arranged in n rows × m columns. Read word line RWL and write bit line WBL are arranged corresponding to each memory cell row, and write word line WWL and read bit line RBL are arranged corresponding to each memory cell column. Therefore, in the entire memory array 10, read word lines RWL1 to RWLn, write bit lines WBL1 to WBLn, read bit lines RBL1 to RBLm, and write word lines WWL1 to WWLm are arranged.

図３８は、実施の形態６の変形例６に従うＭＴＪメモリセルの接続態様を示す回路図である。   FIG. 38 is a circuit diagram showing a connection mode of MTJ memory cells according to the sixth modification of the sixth embodiment.

図３８を参照して、アクセストランジスタＡＴＲのゲートはリードワード線ＲＷＬと結合される。アクセストランジスタＡＴＲは、リードビット線ＲＢＬと磁気トンネル接合部ＭＴＪとの間に電気的に結合される。磁気トンネル接合部ＭＴＪは、リードワード線ＲＷＬと同一方向に配置されるライトビット線ＷＢＬと結合される。   Referring to FIG. 38, the gate of access transistor ATR is coupled to read word line RWL. Access transistor ATR is electrically coupled between read bit line RBL and magnetic tunnel junction MTJ. Magnetic tunnel junction MTJ is coupled to write bit line WBL arranged in the same direction as read word line RWL.

ライトワード線ＷＷＬは、ライトビット線ＷＢＬと直交する方向に、磁気トンネル接合部ＭＴＪと近接して設けられる。したがって、リードワード線ドライバ３０ｒとライトワード線ドライバ３０ｗとを独立に配置して、実施の形態６と同様の効果を得ることができる。   The write word line WWL is provided close to the magnetic tunnel junction MTJ in a direction orthogonal to the write bit line WBL. Therefore, the read word line driver 30r and the write word line driver 30w can be arranged independently to obtain the same effect as in the sixth embodiment.

また、ライトワード線ＷＷＬは、ＭＴＪメモリセルの他の部位と結合することなく、独立して配置することができるので、磁気トンネル接合部ＭＴＪとの間における磁気カップリングの向上を優先して配置することができる。これにより、ライトワード線ＷＷＬを流れるデータ書込電流Ｉｐを抑制することができ、ＭＲＡＭデバイスの低消費電力化を図ることができる。   Further, the write word line WWL can be arranged independently without being coupled to other parts of the MTJ memory cell, so that the improvement in magnetic coupling with the magnetic tunnel junction MTJ is prioritized. can do. Thereby, the data write current Ip flowing through the write word line WWL can be suppressed, and the power consumption of the MRAM device can be reduced.

また、リードビット線ＲＢＬが、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと接合されるので、リードビット線ＲＢＬに結合される磁気トンネル接合部ＭＴＪの数を削減して、リードビット線ＲＢＬの容量を低減して、データ読出を高速化することができる。   In addition, since the read bit line RBL is joined to the magnetic tunnel junction MTJ via the access transistor ATR, the number of magnetic tunnel junctions MTJ coupled to the read bit line RBL is reduced, and the read bit line RBL Capacitance can be reduced and data read can be performed at high speed.

図３９は、実施の形態６の変形例６に従うＭＴＪメモリセルの配置を示す構造図である。   FIG. 39 is a structural diagram showing an arrangement of MTJ memory cells according to the sixth modification of the sixth embodiment.

図３９を参照して、リードビット線ＲＢＬは、第１の金属配線層Ｍ１に、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と電気的に結合するように設けられる。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、第１および第２の金属配線層Ｍ１およびＭ２に設けられた金属配線、バリアメタル１４０およびコンタクトホールに設けられた金属膜１５０を介して、磁気トンネル接合部ＭＴＪと結合される。   Referring to FIG. 39, read bit line RBL is provided in first metal interconnection layer M1 so as to be electrically coupled to source / drain region 110 of access transistor ATR. Read word line RWL is arranged in the same layer as gate 130 of access transistor ATR. The source / drain region 120 of the access transistor ATR is connected to the magnetic tunnel junction via the metal wiring provided in the first and second metal wiring layers M1 and M2, the barrier metal 140, and the metal film 150 provided in the contact hole. Combined with the part MTJ.

磁気トンネル接合部ＭＴＪは、第２の金属配線層Ｍ２および第３の金属配線層Ｍ３の間に配置される。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて、第３の金属配線層Ｍ３に配置される。ライトワード線ＷＷＬは、第２の金属配線層に設けられる。この際に、ライトワード線ＷＷＬの配置は、磁気トンネル接合部ＭＴＪとの間における磁気カップリングを高めることができるように配置される。   The magnetic tunnel junction MTJ is disposed between the second metal wiring layer M2 and the third metal wiring layer M3. The write bit line WBL is electrically coupled to the magnetic tunnel junction MTJ and disposed in the third metal wiring layer M3. Write word line WWL is provided in the second metal wiring layer. At this time, the write word line WWL is arranged so that magnetic coupling with the magnetic tunnel junction MTJ can be enhanced.

図４０は、実施の形態６の変形例６に従うＭＴＪメモリセルの配置の他の例を示す構造図である。   FIG. 40 is a structural diagram showing another example of the arrangement of MTJ memory cells according to the sixth modification of the sixth embodiment.

図４０に示される構成においては、同一方向に沿って配置されるリードビット線ＲＢＬおよびライトワード線ＷＷＬは、同一の金属配線層に配置される。したがって、磁気トンネル接合部ＭＴＪは、金属配線層Ｍ１およびＭ２の間に設けられ、ライトワード線ＷＷＬは、磁気トンネル接合部ＭＴＪと近接して、リードビット線ＲＢＬと同一の金属配線層Ｍ１に配置される。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて、第２の金属配線層Ｍ２に配置される。   In the configuration shown in FIG. 40, read bit line RBL and write word line WWL arranged along the same direction are arranged in the same metal wiring layer. Therefore, the magnetic tunnel junction MTJ is provided between the metal wiring layers M1 and M2, and the write word line WWL is disposed in the same metal wiring layer M1 as the read bit line RBL in the vicinity of the magnetic tunnel junction MTJ. Is done. Write bit line WBL is electrically coupled to magnetic tunnel junction MTJ and arranged in second metal interconnection layer M2.

したがって、図３９に示したＭＴＪメモリセルの構造と比較して、金属配線層数を減らすことができるので、実施の形態６の変形例６に従うＭＴＪメモリセルの構成によって享受される効果に加えて、製造コストの削減がさらに可能になる。   Therefore, the number of metal wiring layers can be reduced as compared with the structure of the MTJ memory cell shown in FIG. In addition, the manufacturing cost can be further reduced.

以上述べたように、実施の形態６およびその変形例１〜４，６に従うＭＴＪメモリセルの構成によれば、リードワード線ＲＷＬとライトワード線ＷＷＬとを互いに直交する方向に配置できるので、それぞれのワード線を駆動するためのライトワード線ドライバ３０ｗとリードワード線ドライバ３０ｒとを分割配置して、レイアウトの自由度を向上することができる。   As described above, according to the configuration of the MTJ memory cell according to the sixth embodiment and the first to fourth modifications thereof, read word line RWL and write word line WWL can be arranged in directions orthogonal to each other. The write word line driver 30w and the read word line driver 30r for driving the word lines can be separately arranged to improve the flexibility of layout.

また、実施の形態６の変形例１、４および５に従うＭＴＪメモリセルの構成によれば、リードビット線ＲＢＬとライトワード線ＷＷＬとを共通配線ＣＭＬに集約できるので、配線数を削減して製造コストの低減を図ることができる。   Further, according to the configuration of the MTJ memory cell according to the first, fourth, and fifth modifications of the sixth embodiment, the read bit line RBL and the write word line WWL can be integrated into the common wiring CML. Cost can be reduced.

さらに、実施の形態６の変形例２、４および６に従うＭＴＪメモリセルの構成によれば、リードビット線ＲＢＬをアクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合するので、リードビット線ＲＢＬの容量を抑制してデータ読出を高速化することが可能である。   Furthermore, according to the configuration of the MTJ memory cell according to the second, fourth, and sixth modifications of the sixth embodiment, read bit line RBL is coupled to magnetic tunnel junction MTJ through access transistor ATR. It is possible to suppress the capacity and speed up data reading.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、３０ｒ リードワード線ドライバ、３０ｗ ライトワード線ドライバ、４０ ワード線電流制御回路、４１−１〜４１−ｍ，４１−ｎ 電流制御トランジスタ、５０，６０ 読出／書込制御回路、５０ｗ、６０ｗ 書込制御回路、５０ｒ 読出制御回路、５１ データ書込電流制御回路、５２ データ読出回路、５５ 電圧降下回路、６２−１〜６２−ｍ イコライズトランジスタ、６４−１〜６４−ｍ 電流制御トランジスタ、ＡＴＲ アクセストランジスタ、ＢＬ，／ＢＬ ビット線、ＣＳＧ１〜ＣＳＧｍ 列選択ゲート、ＦＬ 固定磁気層、ＭＴＪ 磁気トンネル接合部、ＲＢＬ リードビット線、ＲＷＬ リードワード線、ＴＢ トンネルバリア、ＶＬ 自由磁気層、ＷＢＬ，／ＷＢＬ ライトビット線、ＷＷＬ ライトワード線、ＣＭＬ 共通配線。   10 memory array, 20 row decoder, 25 column decoder, 30 word line driver, 30r read word line driver, 30w write word line driver, 40 word line current control circuit, 41-1 to 41-m, 41-n current control transistor 50, 60 Read / write control circuit, 50w, 60w Write control circuit, 50r Read control circuit, 51 Data write current control circuit, 52 Data read circuit, 55 Voltage drop circuit, 62-1 to 62-m Equalize Transistor, 64-1 to 64-m Current control transistor, ATR access transistor, BL, / BL bit line, CSG1 to CSGm column selection gate, FL pinned magnetic layer, MTJ magnetic tunnel junction, RBL read bit line, RWL read word Wire, TB tunnel barrier, VL free magnetic field Layer, WBL, / WBL write bit line, WWL write word lines, CML common wiring.

Claims (5)

半導体集積回路であって、
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する記憶部と、
データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において前記第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性状態に駆動される複数の書込ワード線と、
前記行に対応してそれぞれ設けられ、前記データ書込時において前記第２のデータ書込電流を流すための複数の書込データ線と、
前記列に対応してそれぞれ設けられ、前記データ読出時において前記データ読出電流を流すための複数の読出データ線とを備える、半導体集積回路。 A semiconductor integrated circuit,
A memory array having a plurality of magnetic memory cells arranged in a matrix;
Each of the plurality of magnetic memory cells includes:
A storage unit having different resistance values depending on the level of stored data to be written when the data write magnetic field applied by the first and second data write currents is larger than a predetermined magnetic field;
A memory cell selection gate for allowing a data read current to pass through the storage unit during data read,
A plurality of read word lines provided corresponding to the rows of the magnetic memory cells, respectively, for operating the memory cell selection gate corresponding to an address selection result in data reading;
A plurality of write circuits provided corresponding to the columns of the magnetic memory cells and selectively driven to an active state according to an address selection result in order to flow the first data write current during data write Embedded word line,
A plurality of write data lines, each provided corresponding to the row, for flowing the second data write current during the data write;
A semiconductor integrated circuit comprising a plurality of read data lines provided corresponding to the columns, respectively, for flowing the data read current during the data read. 前記複数の読出データ線の各々は、対応する前記行に属する複数の前記記憶部の各々と各前記メモリセル選択ゲートを介して電気的に結合される、請求項１記載の半導体集積回路。   2. The semiconductor integrated circuit according to claim 1, wherein each of the plurality of read data lines is electrically coupled to each of the plurality of storage units belonging to the corresponding row via each of the memory cell selection gates. 前記複数の読出データ線の各々と前記複数の書込ワード線との各々は、同一の共通配線を共有して配置され、
前記半導体集積回路は、
前記活性状態に対応する第１の電位とは異なる第２の電位と各前記共通配線との間を、前記データ読出時および前記データ書込時のそれぞれにおいて結合および遮断する電流制御回路をさらに備える、請求項１記載の半導体集積回路。 Each of the plurality of read data lines and each of the plurality of write word lines are arranged sharing the same common wiring,
The semiconductor integrated circuit is:
A current control circuit for coupling and blocking between the second potential different from the first potential corresponding to the active state and each of the common wirings at the time of data reading and at the time of data writing; The semiconductor integrated circuit according to claim 1. 半導体集積回路であって、
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する記憶部と、
データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記行および列の一方に対応してそれぞれ設けられ、データ書込時において前記第１のデータ書込電流を流すための複数の書込データ線と、
前記行および列の他方に対応してそれぞれ設けられる複数の共通配線とを備え、
前記複数の共通配線の各々は、前記データ読出時において、前記アドレス選択結果に応じて前記データ読出電流の供給を選択的に受け、
前記複数の共通配線の各々は、前記データ書込時において、前記第２のデータ書込電流を流すために第１の電位に選択的に駆動され、
第１の電位とは異なる第２の電位と各前記共通配線との間を、前記データ読出時および前記データ書込時のそれぞれにおいて結合および遮断する電流制御回路をさらに備える、半導体集積回路。 A semiconductor integrated circuit,
A memory array having a plurality of magnetic memory cells arranged in a matrix;
Each of the plurality of magnetic memory cells includes:
A storage unit having different resistance values depending on the level of stored data to be written when the data write magnetic field applied by the first and second data write currents is larger than a predetermined magnetic field;
A memory cell selection gate for allowing a data read current to pass through the storage unit during data read,
A plurality of read word lines provided corresponding to the rows of the magnetic memory cells, respectively, for operating the memory cell selection gate corresponding to an address selection result in data reading;
A plurality of write data lines provided corresponding to one of the row and the column, respectively, for flowing the first data write current during data writing;
A plurality of common wires provided corresponding to the other of the row and column,
Each of the plurality of common lines selectively receives the supply of the data read current according to the address selection result at the time of the data read.
Each of the plurality of common wirings is selectively driven to a first potential in order to flow the second data write current during the data write,
A semiconductor integrated circuit, further comprising: a current control circuit that couples and cuts off between a second potential different from the first potential and each of the common lines at the time of data reading and at the time of data writing. 前記複数の共通配線の各々は、対応する前記行に属する複数の前記記憶部の各々と各前記メモリセル選択ゲートを介して電気的に結合される、請求項４記載の半導体集積回路。   5. The semiconductor integrated circuit according to claim 4, wherein each of the plurality of common wirings is electrically coupled to each of the plurality of storage units belonging to the corresponding row through each of the memory cell selection gates.
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