JP2011049382A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the same Download PDFInfo
- Publication number
- JP2011049382A JP2011049382A JP2009196929A JP2009196929A JP2011049382A JP 2011049382 A JP2011049382 A JP 2011049382A JP 2009196929 A JP2009196929 A JP 2009196929A JP 2009196929 A JP2009196929 A JP 2009196929A JP 2011049382 A JP2011049382 A JP 2011049382A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- tan
- barrier metal
- wiring
- gan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
本発明は、例えば電界効果トランジスタなどの半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device such as a field effect transistor and a manufacturing method thereof.
近年、窒化物半導体を用いた電界効果トランジスタ、特に、ＧａＮ系トランジスタは、その物性的性質から、高耐圧・高速デバイスとしての応用が期待されている。
ＧａＮ系トランジスタは、一部実用化が始まっているが、更なる特性向上のために、大電流動作時・高温環境下においても動作可能なものを開発することが必要である。
現在、ＧａＮ系トランジスタでは、オーミック電極としてＡｌ層を含む電極が用いられ、配線として低抵抗配線材料であるＡｕからなる配線が用いられている。
In recent years, field effect transistors using nitride semiconductors, particularly GaN-based transistors, are expected to be applied as high breakdown voltage / high speed devices due to their physical properties.
Some GaN-based transistors have been put into practical use, but in order to further improve the characteristics, it is necessary to develop a transistor that can operate even under high current operation and in a high temperature environment.
Currently, in a GaN-based transistor, an electrode including an Al layer is used as an ohmic electrode, and a wiring made of Au, which is a low-resistance wiring material, is used as a wiring.
この場合、Ａｕ配線とＡｌ層とを直接接触させた状態でトランジスタを動作させると、容易にＡｕ−Ａｌ化合物が生成され、高抵抗化を引き起こすことになる。
この現象を防ぐために、Ａｕ配線とＡｌ層との間にバリアメタル層としてＴｉＷＮ層やＴａＮ層などを設けることが考えられる。
In this case, if the transistor is operated in a state where the Au wiring and the Al layer are in direct contact with each other, an Au—Al compound is easily generated, resulting in high resistance.
In order to prevent this phenomenon, a TiWN layer, a TaN layer, or the like may be provided as a barrier metal layer between the Au wiring and the Al layer.
しかしながら、検証実験を行なったところ、バリアメタル層としてＴａＮ層を用いた場合、ＧａＮ系トランジスタを動作させるために必要なボンディングワイヤをオーミック電極に設ける際に、高温になるため、Ａｕ配線がＴａＮバリアメタル層から剥がれ、歩留まりが低下してしまうことがわかった［図５中、ＴａＮ→Ａｕ構造参照］。
そこで、バリアメタル層として単層のＴａＮ層を用いたもの、即ち、Ａｌ層、ＴａＮ層、Ａｕ層を順に積層した構造のものについて、熱劣化加速実験（４５０℃；４５０℃アニール実験）を行なった。
However, when a verification experiment was performed, when a TaN layer was used as the barrier metal layer, the Au wiring became a TaN barrier because a high temperature was required when a bonding wire necessary for operating the GaN-based transistor was provided on the ohmic electrode. It turned out that it peeled off from the metal layer and the yield fell [refer TaN-> Au structure in FIG. 5].
Therefore, a thermal degradation acceleration experiment (450 ° C .; 450 ° C. annealing experiment) was performed on a structure using a single TaN layer as a barrier metal layer, that is, a structure in which an Al layer, a TaN layer, and an Au layer were sequentially laminated. It was.
そして、Ｘ解回折実験から得られたＸ線回折パターンのピーク位置における２θの値から、ブラッグの式ｎλ＝２ｄｓｉｎθにより、格子定数（ここではａ軸）を求めた。
ここでは、図３（ａ）に示すように、Ａｕ層のピーク位置における２θの値は、アニール処理前が１５５．９で、アニール処理後が１５８．４であった。また、ＴａＮ層のピーク位置における２θの値は、アニール処理前が３４．８で、アニール処理後が３５．４であった。
Then, from the value of 2θ at the peak position of the X-ray diffraction pattern obtained from the X solution diffraction experiment, the lattice constant (here, the a-axis) was obtained by Bragg's equation nλ = 2dsinθ.
Here, as shown in FIG. 3A, the value of 2θ at the peak position of the Au layer was 155.9 before the annealing treatment and 158.4 after the annealing treatment. The 2θ value at the peak position of the TaN layer was 34.8 before the annealing treatment and 35.4 after the annealing treatment.
この結果、熱劣化加速実験前後（アニール前後）におけるＸ線回折パターンから得られた熱劣化加速実験前後におけるＡｕ層の格子定数は、図３（ａ）に示すように、４．１０Åから４．０８Åになっており、−０．０２Å変化していることがわかった。
これに対して、熱劣化加速実験前後におけるＴａＮ層の格子定数は、図３（ａ）に示すように、４．４７Åから４．４０Åになっており、−０．０７Å変化していることがわかった。
As a result, the lattice constant of the Au layer before and after the thermal degradation acceleration experiment obtained from the X-ray diffraction pattern before and after the thermal degradation acceleration experiment (before and after annealing) is 4.10 to 4.4 as shown in FIG. It was found to be 08 mm, and changed by -0.02 mm.
On the other hand, the lattice constant of the TaN layer before and after the thermal degradation acceleration experiment is from 4.47 to 4.40 Å as shown in FIG. all right.
このように、Ａｕ層とＴａＮ層との間で格子定数の変化量が異なっているため、Ａｕ層とＴａＮ層との界面に隙間が生じ、Ａｕ層が剥がれやすくなったと考えられる。
また、上述のバリアメタル層として単層のＴａＮ層を用いたもののほかに、バリアメタル層として、Ｔａ層、ＴａＮ層を順に積層した構造を用いたもの、ＴａＮ層、Ｔａ層を順に積層した構造を用いたものについても、熱劣化加速実験（４５０℃）を行なった。
Thus, since the change amount of the lattice constant is different between the Au layer and the TaN layer, it is considered that a gap is formed at the interface between the Au layer and the TaN layer, and the Au layer is easily peeled off.
In addition to the above-described barrier metal layer using a single TaN layer, the barrier metal layer using a structure in which a Ta layer and a TaN layer are sequentially stacked, and a structure in which a TaN layer and a Ta layer are sequentially stacked A heat accelerating experiment (450 ° C.) was also carried out for the sample using.
なお、バリアメタル層としてＴａ層、ＴａＮ層を順に積層した構造を用いたものは、Ａｌ層、Ｔａ層、ＴａＮ層、Ａｕ層を順に積層した構造になる。さらに、バリアメタル層としてＴａＮ層、Ｔａ層を順に積層した構造を用いたものは、Ａｌ層、ＴａＮ層、Ｔａ層、Ａｕ層を順に積層した構造になる。
そして、それぞれの構造について、バリアメタル層が崩壊し、Ａｕ−Ａｌ化合物ができるまでの時間［図４中、（ａ）に示す状態から（ｂ）に示す状態になるまでの時間；反応時間］を計った。
Note that a structure in which a Ta layer and a TaN layer are sequentially stacked as the barrier metal layer has a structure in which an Al layer, a Ta layer, a TaN layer, and an Au layer are sequentially stacked. Further, a structure using a structure in which a TaN layer and a Ta layer are sequentially stacked as a barrier metal layer has a structure in which an Al layer, a TaN layer, a Ta layer, and an Au layer are sequentially stacked.
And about each structure, time until a barrier metal layer collapse | disintegrates and an Au-Al compound is made [In FIG. 4, the time until it changes from the state shown to (a) to the state shown to (b); reaction time] Was measured.
この結果、図４（ｃ）に示すように、バリアメタル層として、単層のＴａＮ層を用いたものよりも、Ｔａ層、ＴａＮ層を順に積層した構造（Ｔａ→ＴａＮ構造）を用いたものの方が、熱的安定性が高いことがわかった。一方、バリアメタル層として、ＴａＮ層、Ｔａ層を順に積層した構造（ＴａＮ→Ｔａ構造）を用いたものは、熱的安定性が極端に低くなることもわかった。 As a result, as shown in FIG. 4C, the barrier metal layer uses a structure (Ta → TaN structure) in which a Ta layer and a TaN layer are sequentially laminated rather than a single TaN layer. It was found that the thermal stability was higher. On the other hand, it was also found that the thermal stability of the barrier metal layer using a structure in which a TaN layer and a Ta layer are sequentially laminated (TaN → Ta structure) is extremely low.
しかしながら、バリアメタル層として、Ｔａ層、ＴａＮ層を順に積層した構造（Ｔａ→ＴａＮ構造）を用いたものであっても、４５０℃に加熱されると６分でバリアメタル層が崩壊し、Ａｕ−Ａｌ化合物ができてしまう。この結果、高抵抗化が引き起こされ、トランジスタの特性が低下してしまうことになる。
ＧａＮ系トランジスタの更なる特性向上のためには、より高い電流密度での動作が必要であるため、より高い熱的安定性を有するバリアメタル層が必要である。
However, even when a structure in which a Ta layer and a TaN layer are sequentially laminated (Ta → TaN structure) is used as the barrier metal layer, the barrier metal layer collapses in 6 minutes when heated to 450 ° C., and Au -Al compound is formed. As a result, the resistance is increased and the characteristics of the transistor are deteriorated.
In order to further improve the characteristics of the GaN-based transistor, it is necessary to operate at a higher current density. Therefore, a barrier metal layer having higher thermal stability is required.
なお、ここでは、ＧａＮ系トランジスタの課題について説明したが、Ａｌ層を含む電極と、Ａｕ配線と、Ａｌ層とＡｕ配線との間に設けられるバリアメタル層とを備える半導体装置において、同様の課題がある。
そこで、Ａｕ配線との密着性が強く、より高い熱的安定性を有するバリアメタル層を実現し、更なる特性向上、歩留まり向上を実現したい。
In addition, although the subject of the GaN-based transistor has been described here, the same subject is obtained in a semiconductor device including an electrode including an Al layer, an Au wiring, and a barrier metal layer provided between the Al layer and the Au wiring. There is.
Therefore, it is desired to realize a barrier metal layer having strong adhesion with Au wiring and having higher thermal stability, and to further improve characteristics and yield.
このため、本半導体装置は、Ａｌ層を含む電極と、Ａｕ配線と、Ａｌ層とＡｕ配線との間に設けられ、Ａｌ層の側から順に第１Ｔａ層、第１ＴａＮ層、第１Ｐｔ層を積層した構造を有するバリアメタル層とを備えることを要件とする。
また、本半導体装置の製造方法は、Ａｌ層を含む電極を形成し、Ａｌ層上に、Ｔａ層、ＴａＮ層、Ｐｔ層を順に積層してバリアメタル層を形成し、Ｐｔ層上にＡｕ配線を形成することを要件とする。
For this reason, this semiconductor device is provided between the electrode including the Al layer, the Au wiring, the Al layer and the Au wiring, and the first Ta layer, the first TaN layer, and the first Pt layer are stacked in this order from the Al layer side. And a barrier metal layer having the above structure.
Also, in the method for manufacturing the semiconductor device, an electrode including an Al layer is formed, a Ta metal layer, a TaN layer, and a Pt layer are sequentially stacked on the Al layer to form a barrier metal layer, and Au wiring is formed on the Pt layer. Is a requirement.
したがって、本半導体装置及びその製造方法によれば、Ａｕ配線との密着性が強く、より高い熱的安定性を有するバリアメタル層を実現することができ、更なる特性向上、歩留まり向上を実現することができるという利点がある。 Therefore, according to the present semiconductor device and its manufacturing method, a barrier metal layer having strong adhesion to Au wiring and having higher thermal stability can be realized, and further improvement in characteristics and yield can be realized. There is an advantage that you can.
以下、図面により、本実施形態にかかる半導体装置及びその製造方法について説明する。
［第１実施形態］
第１実施形態にかかる半導体装置及びその製造方法について、図１を参照しながら説明する。
Hereinafter, the semiconductor device and the manufacturing method thereof according to the present embodiment will be described with reference to the drawings.
[First Embodiment]
The semiconductor device and the manufacturing method thereof according to the first embodiment will be described with reference to FIG.
本実施形態にかかる半導体装置は、窒化物半導体を用いた電界効果トランジスタ、ここでは、ＧａＮ系トランジスタである。
本ＧａＮ系トランジスタは、半導体基板上に、複数のＧａＮ系半導体層を積層してなる半導体積層構造を備える。ここでは、図１に示すように、ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｉ−ＡｌＧａＮ層３、ｎ−ＡｌＧａＮ電子供給層４、ｎ−ＧａＮ層５を順に積層させた半導体積層構造を備える。
The semiconductor device according to the present embodiment is a field effect transistor using a nitride semiconductor, here, a GaN-based transistor.
The present GaN-based transistor has a semiconductor stacked structure in which a plurality of GaN-based semiconductor layers are stacked on a semiconductor substrate. Here, as shown in FIG. 1, a semiconductor stack in which an i-GaN electron transit layer 2, an i-AlGaN layer 3, an n-AlGaN electron supply layer 4, and an n-GaN layer 5 are sequentially stacked on a SiC substrate 1. Provide structure.
そして、ｎ−ＧａＮ層５上に、例えばＮｉ／Ａｕからなるゲート電極６が形成されている。また、ｎ−ＡｌＧａＮ電子供給層４上に、例えばＴｉ層７とＡｌ層８とからなるソース電極９及びドレイン電極１０（オーミック電極）が形成されている。なお、オーミック電極（オーミック接合部）としてのソース電極９及びドレイン電極１０は、Ａｌ層８を含む電極であるため、Ａｌ含有オーミック電極ともいう。 A gate electrode 6 made of, for example, Ni / Au is formed on the n-GaN layer 5. On the n-AlGaN electron supply layer 4, a source electrode 9 and a drain electrode 10 (ohmic electrode) made of, for example, a Ti layer 7 and an Al layer 8 are formed. In addition, since the source electrode 9 and the drain electrode 10 as ohmic electrodes (ohmic junction part) are electrodes containing the Al layer 8, they are also called Al containing ohmic electrodes.
また、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、バリアメタル層１１が形成されている。さらに、バリアメタル層１１上に、低抵抗配線材料であるＡｕからなる配線１２（Ａｕ配線；Ａｕ配線層；Ａｕ層；Ａｕ配線電極）が形成されている。つまり、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８とＡｕ配線１２との間にバリアメタル層１１が設けられている。この場合、Ａｌ含有オーミック電極９，１０の上側の層、かつ、Ａｕ配線１２の下側の層として、バリアメタル層１１が設けられていることになる。 A barrier metal layer 11 is formed on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10. Further, on the barrier metal layer 11, a wiring 12 (Au wiring; Au wiring layer; Au layer; Au wiring electrode) made of Au which is a low resistance wiring material is formed. That is, the barrier metal layer 11 is provided between the Al layer 8 and the Au wiring 12 included in the Al-containing ohmic electrodes 9 and 10. In this case, the barrier metal layer 11 is provided as the upper layer of the Al-containing ohmic electrodes 9 and 10 and the lower layer of the Au wiring 12.
さらに、表面は、ＳｉＮ膜１３（絶縁膜）で覆われている。なお、ここでは、絶縁膜としてＳｉＮ膜１３を用いているが、他の材料からなる絶縁膜を用いても良い。
なお、図１ではそのように図示していないが、本実施形態では、バリアメタル層１１は、Ａｌ含有オーミック電極９，１０上からＳｉＮ膜１３上まで延びるように形成されている［図６（ｆ）参照］。
Further, the surface is covered with a SiN film 13 (insulating film). Here, although the SiN film 13 is used as the insulating film, an insulating film made of another material may be used.
Although not shown in FIG. 1, in this embodiment, the barrier metal layer 11 is formed to extend from the Al-containing ohmic electrodes 9 and 10 to the SiN film 13 [FIG. see f)].
特に、本実施形態では、バリアメタル層１１は、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８の側から順にＴａ層１４（第１Ｔａ層）、ＴａＮ層１５（第１ＴａＮ層）、Ｐｔ層１６（第１Ｐｔ層）を積層した構造になっている。この場合、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ａｕ配線１２が順に積層された構造になる。なお、このように構成されるバリアメタル層１１を、図面において、Ｔａ→ＴａＮ→Ｐｔ構造と表記する場合がある。 In particular, in this embodiment, the barrier metal layer 11 includes a Ta layer 14 (first Ta layer), a TaN layer 15 (first TaN layer), and a Pt layer in order from the side of the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10. 16 (first Pt layer) is laminated. In this case, the Ta layer 14, the TaN layer 15, the Pt layer 16, and the Au wiring 12 are sequentially laminated on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10. In addition, the barrier metal layer 11 configured in this manner may be expressed as a Ta → TaN → Pt structure in the drawing.
このようなＴａ層１４、ＴａＮ層１５、Ｐｔ層１６を順に積層した構造を有するバリアメタル層１１を備えるもの、即ち、Ａｌ層８、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ａｕ層１２を順に積層した構造のものについて、熱劣化加速実験（４５０℃）を行なった。
そして、Ｘ解回折実験によって、図２に示すようなＸ線回折パターンが得られた。このＸ線回折パターン（図２参照）のピーク位置における２θの値から、ブラッグの式ｎλ＝２ｄｓｉｎθにより、格子定数（ここではａ軸）を求めた。
A barrier metal layer 11 having a structure in which such a Ta layer 14, TaN layer 15, and Pt layer 16 are sequentially laminated, that is, an Al layer 8, a Ta layer 14, a TaN layer 15, a Pt layer 16, and an Au layer 12. A heat degradation acceleration experiment (450 ° C.) was conducted on the structure in which the layers were sequentially laminated.
Then, an X-ray diffraction pattern as shown in FIG. From the value of 2θ at the peak position of this X-ray diffraction pattern (see FIG. 2), the lattice constant (here, the a-axis) was obtained by Bragg's equation nλ = 2dsinθ.
ここでは、図３（ｂ）に示すように、Ａｕ層１２のピーク位置における２θの値は、アニール処理前が１５６．７で、アニール処理後が１６１．０であった。また、Ｐｔ層１６のピーク位置における２θの値は、アニール処理前が８４．８で、アニール処理後が８６．１５であった。また、ＴａＮ層１５のピーク位置における２θの値は、アニール処理前が３５．０で、アニール処理後が３５．６であった。 Here, as shown in FIG. 3B, the value of 2θ at the peak position of the Au layer 12 was 156.7 before the annealing treatment and 161.0 after the annealing treatment. The 2θ value at the peak position of the Pt layer 16 was 84.8 before the annealing treatment and 86.15 after the annealing treatment. Further, the value of 2θ at the peak position of the TaN layer 15 was 35.0 before the annealing treatment and 35.6 after the annealing treatment.
この結果、熱劣化加速実験前後におけるＸ線回折パターン（図２参照）から得られた熱劣化加速実験前後におけるＡｕ層１２の格子定数は、図３（ｂ）に示すように、４．０９Åから４．０６Åになっており、−０．０３Å変化していることがわかった。
また、熱劣化加速実験前後におけるＰｔ層１６の格子定数は、図３（ｂ）に示すように、３．９６Åから３．９１Åになっており、−０．０５Å変化していることがわかった。
As a result, the lattice constant of the Au layer 12 before and after the thermal degradation acceleration experiment obtained from the X-ray diffraction patterns before and after the thermal degradation acceleration experiment (see FIG. 2) is from 4.09 mm as shown in FIG. It was 4.06 mm, and it was found that there was a change of -0.03 mm.
In addition, the lattice constant of the Pt layer 16 before and after the thermal deterioration acceleration experiment was changed from 3.96 to 3.91 、 as shown in FIG. .
さらに、熱劣化加速実験前後におけるＴａＮ層１５の格子定数は、図３（ｂ）に示すように、４．４５Åから４．３７Åになっており、−０．０８Å変化していることがわかった。
このように、ＴａＮ層１５とＡｕ層１２との間にＰｔ層１６を設けることで、Ａｌ層、ＴａＮ層、Ａｕ層を順に積層した構造の場合［図３（ａ）参照］と比較して、熱劣化加速実験前後におけるＴａＮ層１５とＡｕ層１２との間に生じる格子定数の変位差が小さくなった。
Furthermore, it was found that the lattice constant of the TaN layer 15 before and after the thermal degradation acceleration experiment was changed from 4.45 to 4.37 、 as shown in FIG. .
In this way, by providing the Pt layer 16 between the TaN layer 15 and the Au layer 12, the structure in which the Al layer, the TaN layer, and the Au layer are sequentially laminated [see FIG. 3A] is compared. In addition, the lattice constant displacement difference generated between the TaN layer 15 and the Au layer 12 before and after the thermal deterioration acceleration experiment was reduced.
これは、Ｐｔ層１６が、ＴａＮ層１５とＡｕ層１２との間に生じる格子定数の変位差（格子定数の変化量の差）を緩和しているためであると考えられる。このように、Ｐｔ層１６によってＴａＮ層１５とＡｕ層１２（Ａｕ配線）との間に生じる格子定数の変位差を緩和することで、Ａｕ配線１２が剥がれないようにすることができる。
また、上述の熱劣化加速実験（４５０℃）において、バリアメタル層１１が崩壊し、Ａｕ−Ａｌ化合物ができるまでの時間［図４中、（ａ）に示す状態から（ｂ）に示す状態になるまでの時間；反応時間］を計った。
This is presumably because the Pt layer 16 relaxes the lattice constant displacement difference (difference in the amount of change in the lattice constant) that occurs between the TaN layer 15 and the Au layer 12. As described above, the Au wiring 12 can be prevented from being peeled off by relaxing the displacement difference of the lattice constant generated between the TaN layer 15 and the Au layer 12 (Au wiring) by the Pt layer 16.
Further, in the thermal degradation acceleration experiment (450 ° C.) described above, the time until the barrier metal layer 11 collapses to form an Au—Al compound [from the state shown in FIG. 4 to the state shown in (b). Time until reaction; reaction time] was measured.
この結果、図４（ｃ）に示すように、バリアメタル層１１として、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６を順に積層した構造（Ｔａ→ＴａＮ→Ｐｔ構造）を用いたものは、Ｔａ層、ＴａＮ層を順に積層した構造（Ｔａ→ＴａＮ構造）を用いたものよりも、熱的安定性が高くなることがわかった。このように、Ｐｔ層１６を設けることで、より熱的安定性を高くすることができる。 As a result, as shown in FIG. 4C, the barrier metal layer 11 using a structure in which a Ta layer 14, a TaN layer 15, and a Pt layer 16 are sequentially stacked (Ta → TaN → Pt structure) It has been found that the thermal stability is higher than that using a structure in which a layer and a TaN layer are sequentially laminated (Ta → TaN structure). Thus, by providing the Pt layer 16, thermal stability can be further increased.
このように、バリアメタル層１１として、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６を順に積層した構造を用いることで、Ａｕ配線１２が剥がれることがなく、より高い熱的安定性を有するバリアメタル層１１を実現できる。
これにより、トランジスタを動作させるために必要なボンディングワイヤを設ける際に、Ａｕ配線１２が剥がれないため、本構造（Ｔａ→ＴａＮ→Ｐｔ→Ａｕ構造）は、従来構造（ＴａＮ→Ａｕ構造）と比較して高い歩留まりを実現することができる（図５参照）。
Thus, by using a structure in which the Ta layer 14, the TaN layer 15, and the Pt layer 16 are sequentially laminated as the barrier metal layer 11, the Au wiring 12 is not peeled off and has a higher thermal stability. Layer 11 can be realized.
As a result, the Au wiring 12 is not peeled off when the bonding wires necessary for operating the transistor are provided, so this structure (Ta → TaN → Pt → Au structure) is compared with the conventional structure (TaN → Au structure). Thus, a high yield can be realized (see FIG. 5).
また、より高い熱的安定性を有するバリアメタル層１１を実現できるため、ＧａＮ系トランジスタにおいて、より高い電流密度での動作が可能となり、ＧａＮ系トランジスタの更なる特性向上を実現することができる。
なお、Ａｌ含有オーミック電極９，１０とバリアメタル層１１との間にＴｉ層を設けても良い。つまり、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８と、バリアメタル層１１の最下層のＴａ層１４との間にＴｉ層（密着層）を設けても良い。これにより、Ａｌ含有オーミック電極９，１０とバリアメタル層１１との間の密着性を向上させることができる。この結果、熱的安定性も向上することになる。
In addition, since the barrier metal layer 11 having higher thermal stability can be realized, the GaN-based transistor can be operated at a higher current density, and further improvement in characteristics of the GaN-based transistor can be realized.
A Ti layer may be provided between the Al-containing ohmic electrodes 9 and 10 and the barrier metal layer 11. That is, a Ti layer (adhesion layer) may be provided between the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10 and the lowermost Ta layer 14 of the barrier metal layer 11. Thereby, the adhesiveness between the Al-containing ohmic electrodes 9 and 10 and the barrier metal layer 11 can be improved. As a result, thermal stability is also improved.
次に、本実施形態にかかる半導体装置（ＧａＮ系トランジスタ）の製造方法について、図６を参照しながら説明する。
なお、ここでは、Ａｌ層８を含むオーミック電極９，１０、バリアメタル層１１、Ａｕ配線１２を形成する工程を中心に説明する。ゲート電極６を形成する工程については、通常どおりであるため、説明を省略している。
Next, a method for manufacturing the semiconductor device (GaN-based transistor) according to the present embodiment will be described with reference to FIG.
Here, the description will focus on the steps of forming the ohmic electrodes 9 and 10 including the Al layer 8, the barrier metal layer 11, and the Au wiring 12. About the process of forming the gate electrode 6, since it is as usual, description is abbreviate | omitted.
まず、図６（ａ）に示すように、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ；Metal Organic Chemical Vapor Deposition）法を用いて、ｉ−ＧａＮ電子走行層２、ｉ−ＡｌＧａＮ層３、ｎ−ＡｌＧａＮ電子供給層４、ｎ−ＧａＮ層５を順に成長させる。これにより、半導体基板１上に複数のＧａＮ系半導体層２，３，４，５からなる半導体積層構造が形成される。 First, as shown in FIG. 6A, an i-GaN electron transit layer 2 and an i-AlGaN layer are formed on an SiC substrate 1 by using, for example, a metal organic chemical vapor deposition (MOVPE) method. 3. The n-AlGaN electron supply layer 4 and the n-GaN layer 5 are grown in this order. As a result, a semiconductor multilayer structure composed of a plurality of GaN-based semiconductor layers 2, 3, 4, 5 is formed on the semiconductor substrate 1.
ここでは、ｉ−ＧａＮ電子走行層２は例えば厚さ３μｍである。また、ｉ−ＡｌＧａＮ層３は例えば厚さ５ｎｍである。また、ｎ−ＡｌＧａＮ電子供給層４は、例えば、厚さ３０ｎｍであり、Ｓｉドーピング濃度５×１０１８ｃｍ−３である。また、ｎ−ＧａＮ層５は例えば厚さ１０ｎｍである。
次に、図６（ｂ）に示すように、例えばフォトリソグラフィを用いて、オーミック電極形成予定領域（ソース電極形成予定領域及びドレイン電極形成予定領域）のレジスト１７に開口部１８を設ける。そして、例えば塩素系ガスを用いたドライエッチングによって、オーミック電極形成予定領域（ソース電極形成予定領域及びドレイン電極形成予定領域）のｎ−ＧａＮ層５を除去する。なお、この際、ｎ−ＧａＮ層５を少し残しても良いし、ｎ−ＡｌＧａＮ電子供給層４を少し削っても良い。また、オーミック電極形成予定領域をオーミック電極部ともいい、ソース電極形成予定領域をソース電極部ともいい、ドレイン電極形成予定領域をドレイン電極部ともいう。
Here, the i-GaN electron transit layer 2 has a thickness of 3 μm, for example. The i-AlGaN layer 3 has a thickness of 5 nm, for example. In addition, the n-AlGaN electron supply layer 4 is, for example, 30 nm thick and has a Si doping concentration of 5 × 10 18 cm −3 . The n-GaN layer 5 has a thickness of 10 nm, for example.
Next, as shown in FIG. 6B, an opening 18 is provided in the resist 17 in the ohmic electrode formation scheduled region (source electrode formation scheduled region and drain electrode formation scheduled region) using, for example, photolithography. Then, the n-GaN layer 5 in the ohmic electrode formation scheduled region (source electrode formation scheduled region and drain electrode formation scheduled region) is removed by dry etching using, for example, a chlorine-based gas. At this time, the n-GaN layer 5 may be left a little, or the n-AlGaN electron supply layer 4 may be slightly shaved. The ohmic electrode formation scheduled region is also referred to as an ohmic electrode portion, the source electrode formation scheduled region is also referred to as a source electrode portion, and the drain electrode formation scheduled region is also referred to as a drain electrode portion.
その後、ｎ−ＡｌＧａＮ電子供給層４上に、例えば蒸着・リフトオフの技術を用いて、例えばＴｉ／Ａｌ（ここではＴｉ：３０ｎｍ，Ａｌ：３００ｎｍ）からなるＡｌ含有オーミック電極（ここではソース電極９及びドレイン電極１０）を形成する。つまり、ｎ−ＡｌＧａＮ電子供給層４上に、Ｔｉ層７、Ａｌ層８を順に積層させて、Ａｌ層８を含むオーミック電極（Ａｌ含有オーミック電極）９，１０を形成する。そして、例えば、窒素雰囲気中にて４００℃から１０００℃の間（ここでは６００℃）で熱処理を行ない、オーミック特性を確立する。なお、上述のドライエッチングの際にｎ−ＧａＮ層５を少し残した場合には、ｎ−ＧａＮ層５上にＡｌ含有オーミック電極９，１０が形成されることになる。 After that, on the n-AlGaN electron supply layer 4, an Al-containing ohmic electrode (here, the source electrode 9 and Ti / Al (here, Ti: 30 nm, Al: 300 nm) made of, for example, Ti / Al (evaporation / lift-off technique) is used. A drain electrode 10) is formed. That is, the Ti layer 7 and the Al layer 8 are laminated in this order on the n-AlGaN electron supply layer 4 to form ohmic electrodes (Al-containing ohmic electrodes) 9 and 10 including the Al layer 8. Then, for example, heat treatment is performed in a nitrogen atmosphere between 400 ° C. and 1000 ° C. (here, 600 ° C.) to establish ohmic characteristics. Note that when the n-GaN layer 5 is left a little during the dry etching described above, the Al-containing ohmic electrodes 9 and 10 are formed on the n-GaN layer 5.
次に、図６（ｃ）に示すように、全面にＳｉＮ膜１３（絶縁膜）を例えば５ｎｍから５００ｎｍの間の厚さ（ここでは５００ｎｍ）になるように形成する。
その後、図６（ｄ）に示すように、例えばドライエッチングにより、ソース電極形成予定領域及びドレイン電極形成予定領域のＳｉＮ膜１３に開口部を設ける。なお、ここでは、ドライエッチングによって絶縁膜１３をエッチングするようにしているが、これに限られるものではなく、例えば、ウェットエッチングやイオンミリング等の他の方法によってエッチングするようにしても良い。
Next, as shown in FIG. 6C, a SiN film 13 (insulating film) is formed on the entire surface so as to have a thickness between 5 nm and 500 nm (here, 500 nm).
Thereafter, as shown in FIG. 6D, openings are provided in the SiN film 13 in the source electrode formation scheduled region and the drain electrode formation scheduled region, for example, by dry etching. Here, the insulating film 13 is etched by dry etching, but the present invention is not limited to this. For example, the insulating film 13 may be etched by other methods such as wet etching or ion milling.
次いで、図６（ｄ）に示すように、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、Ｔａ層１４、ＴａＮ層１５を順に例えばスパッタ法により形成する。
なお、Ａｌ含有オーミック電極９，１０とバリアメタル層１１との間の密着性を向上させるために、Ａｌ含有オーミック電極９，１０とバリアメタル層１１との間にＴｉ層を設けても良い。この場合、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、Ｔｉ層、Ｔａ層１４、ＴａＮ層１５を順に例えばスパッタ法により形成すれば良い。これにより、ＧａＮ系トランジスタは、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８と、バリアメタル層１１の最下層のＴａ層１４との間に、密着層としてのＴｉ層を備えるものとなる。
Next, as shown in FIG. 6 (d), a Ta layer 14 and a TaN layer 15 are sequentially formed on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10 by, for example, sputtering.
In order to improve the adhesion between the Al-containing ohmic electrodes 9 and 10 and the barrier metal layer 11, a Ti layer may be provided between the Al-containing ohmic electrodes 9 and 10 and the barrier metal layer 11. In this case, the Ti layer, the Ta layer 14, and the TaN layer 15 may be sequentially formed on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10, for example, by sputtering. Accordingly, the GaN-based transistor includes a Ti layer as an adhesion layer between the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10 and the Ta layer 14 as the lowermost layer of the barrier metal layer 11. .
次に、図６（ｅ）に示すように、Ｐｔ層１６、第１Ａｕ層１２Ａを順に例えばスパッタ法により形成する。Ａｕは、低抵抗金属であり、酸化しにくいため、配線に適している。
ここで、スパッタ法によるＴａ層１４の形成時の条件は、例えば真空度（圧力）１．３Ｐａ、電力１ｋＷである。また、第１Ａｕ層１２Ａ，Ｔｉ層の形成時の条件は、例えば真空度（圧力）０．６７Ｐａ、電力１ｋＷである。また、Ｐｔ層１６の形成時の条件は、真空度（圧力）２．６７Ｐａ、電力１ｋＷである。また、ＴａＮ層１５の形成時の条件は、例えば真空度（圧力）１．３Ｐａ、電力１ｋＷであり、ＴａＮ金属の窒素含有率は５０％である。また、ターゲット−基板間距離は例えば１００ｍｍである。
Next, as shown in FIG. 6E, a Pt layer 16 and a first Au layer 12A are sequentially formed by, for example, sputtering. Au is a low-resistance metal and is not easily oxidized, so it is suitable for wiring.
Here, the conditions for forming the Ta layer 14 by sputtering are, for example, a degree of vacuum (pressure) of 1.3 Pa and a power of 1 kW. The conditions for forming the first Au layer 12A and the Ti layer are, for example, a degree of vacuum (pressure) of 0.67 Pa and a power of 1 kW. The conditions for forming the Pt layer 16 are a degree of vacuum (pressure) of 2.67 Pa and a power of 1 kW. The conditions for forming the TaN layer 15 are, for example, a degree of vacuum (pressure) of 1.3 Pa and a power of 1 kW, and the nitrogen content of the TaN metal is 50%. The target-substrate distance is 100 mm, for example.
このようなスパッタ工程の終了後、図６（ｆ）に示すように、例えばめっき処理を施すことで、第２Ａｕ層１２Ｂを形成する。
このようにして、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６を順に積層してバリアメタル層１１を形成する。そして、バリアメタル層１１の最上層のＰｔ層１６上に、第１Ａｕ層１２Ａと第２Ａｕ層１２ＢとからなるＡｕ配線１２を形成する。
After the completion of such a sputtering process, as shown in FIG. 6F, the second Au layer 12B is formed by, for example, performing a plating process.
In this way, the barrier metal layer 11 is formed by sequentially stacking the Ta layer 14, the TaN layer 15, and the Pt layer 16 on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10. Then, an Au wiring 12 composed of a first Au layer 12A and a second Au layer 12B is formed on the uppermost Pt layer 16 of the barrier metal layer 11.
この場合、ＧａＮ系トランジスタは、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８とＡｕ配線１２との間に、Ａｌ層８の側から順に、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６を積層した構造を有するバリアメタル層１１を備えるものとなる。なお、Ａｌ含有オーミック電極９，１０とバリアメタル層１１との間にＴｉ層を設ける場合には、ＧａＮ系トランジスタは、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８とＡｕ配線１２との間に、密着層としてのＴｉ層、及び、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６を順に積層した構造を有するバリアメタル層１１を備えるものとなる。 In this case, the GaN-based transistor includes a Ta layer 14, a TaN layer 15, and a Pt layer 16 in order from the Al layer 8 side between the Al layer 8 and the Au wiring 12 included in the Al-containing ohmic electrodes 9 and 10. The barrier metal layer 11 having a laminated structure is provided. In the case where a Ti layer is provided between the Al-containing ohmic electrodes 9 and 10 and the barrier metal layer 11, the GaN-based transistor includes an Al layer 8 included in the Al-containing ohmic electrodes 9 and 10 and an Au wiring 12. A barrier metal layer 11 having a structure in which a Ti layer as an adhesion layer and a Ta layer 14, a TaN layer 15, and a Pt layer 16 are sequentially laminated is provided therebetween.
これにより、半導体装置（ＧａＮ系トランジスタ）が製造される。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、Ａｕ配線１２との密着性が強く、より高い熱的安定性を有するバリアメタル層１１を実現することができ、更なる特性向上、歩留まり向上を実現することができるという利点がある。
つまり、Ａｕ配線１２がバリアメタル層１１から剥がれることがないため、歩留まりが高く、また、バリアメタル層１１がより高い熱的安定性を有するため、信頼性の高いトランジスタを提供することができるという利点がある。
［第２実施形態］
第２実施形態にかかる半導体装置及びその製造方法について、図７、図８を参照しながら説明する。
Thereby, a semiconductor device (GaN-based transistor) is manufactured.
Therefore, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, it is possible to realize the barrier metal layer 11 having high adhesion with the Au wiring 12 and higher thermal stability, and further improving the characteristics. There is an advantage that the yield can be improved.
That is, since the Au wiring 12 is not peeled off from the barrier metal layer 11, the yield is high, and the barrier metal layer 11 has higher thermal stability, so that a highly reliable transistor can be provided. There are advantages.
[Second Embodiment]
A semiconductor device and a manufacturing method thereof according to the second embodiment will be described with reference to FIGS.
本実施形態では、上述の第１実施形態（図１参照）のものに対し、バリアメタル層の構成が異なる。
本半導体装置（ＧａＮ系トランジスタ）は、図７に示すように、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８とＡｕ配線１２との間に設けられるバリアメタル層１１Ａが、Ｐｔ層１６上に、さらにＴａ層２０、Ｐｔ層２１を順に積層した構造を有する。なお、図７では、上述の第１実施形態（例えば図１参照）と同一のものには同一の符号を付している。
In the present embodiment, the configuration of the barrier metal layer is different from that of the first embodiment (see FIG. 1) described above.
In the present semiconductor device (GaN-based transistor), as shown in FIG. 7, the barrier metal layer 11 A provided between the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10 and the Au wiring 12 is formed on the Pt layer 16. In addition, a Ta layer 20 and a Pt layer 21 are stacked in this order. In FIG. 7, the same components as those in the first embodiment described above (for example, see FIG. 1) are denoted by the same reference numerals.
つまり、本半導体装置は、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８の側から順に、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１を積層した構造を有するバリアメタル層１１Ａを備える。この場合、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１、Ａｕ配線１２が順に積層された構造になる。 That is, this semiconductor device has a structure in which the Ta layer 14, the TaN layer 15, the Pt layer 16, the Ta layer 20, and the Pt layer 21 are stacked in this order from the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10. A barrier metal layer 11A is provided. In this case, a Ta layer 14, a TaN layer 15, a Pt layer 16, a Ta layer 20, a Pt layer 21, and an Au wiring 12 are sequentially laminated on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10. .
なお、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１を、それぞれ、第１Ｔａ層、第１ＴａＮ層、第１Ｐｔ層、第２Ｔａ層、第２Ｐｔ層ともいう。また、上述のように構成されるバリアメタル層１１Ａを、図面において、Ｔａ→ＴａＮ→Ｐｔ→Ｔａ→Ｐｔ構造と表記する場合がある。
このようなＴａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１を順に積層した構造を有するバリアメタル層１１Ａを備えるもの、即ち、Ａｌ層８、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１、Ａｕ層１２を順に積層した構造のものについて、熱劣化加速実験（４５０℃）を行なった。
The Ta layer 14, the TaN layer 15, the Pt layer 16, the Ta layer 20, and the Pt layer 21 are also referred to as a first Ta layer, a first TaN layer, a first Pt layer, a second Ta layer, and a second Pt layer, respectively. Further, the barrier metal layer 11A configured as described above may be expressed as a Ta → TaN → Pt → Ta → Pt structure in the drawing.
A layer including a barrier metal layer 11A having a structure in which such a Ta layer 14, TaN layer 15, Pt layer 16, Ta layer 20, and Pt layer 21 are sequentially stacked, that is, an Al layer 8, a Ta layer 14, and a TaN layer 15 The thermal deterioration acceleration experiment (450 ° C.) was performed on the structure in which the Pt layer 16, the Ta layer 20, the Pt layer 21, and the Au layer 12 were sequentially laminated.
上述のように、Ｔａ層２０とＡｕ配線（Ａｕ層）１２との間にＰｔ層２１を設けることで、上述の第１実施形態の場合と同様に、Ａｌ層、ＴａＮ層、Ａｕ層を順に積層した構造の場合［図３（ａ）参照］と比較して、熱劣化加速実験前後におけるＴａ層２０とＡｕ層１２との間に生じる格子定数の変位差が小さくなった。このようにして、Ｐｔ層２１によってＴａ層２０とＡｕ層（Ａｕ配線）１２との間に生じる格子定数の変位差を緩和することで、Ａｕ配線１２が剥がれないようにすることができる。 As described above, by providing the Pt layer 21 between the Ta layer 20 and the Au wiring (Au layer) 12, as in the case of the first embodiment, the Al layer, the TaN layer, and the Au layer are sequentially formed. Compared with the laminated structure [see FIG. 3 (a)], the lattice constant displacement difference generated between the Ta layer 20 and the Au layer 12 before and after the thermal deterioration acceleration experiment was reduced. In this manner, the Au wiring 12 can be prevented from being peeled off by relaxing the lattice constant displacement difference generated between the Ta layer 20 and the Au layer (Au wiring) 12 by the Pt layer 21.
また、上述の熱劣化加速実験（４５０℃）において、バリアメタル層１１Ａが崩壊し、Ａｕ−Ａｌ化合物ができるまでの時間［図４中、（ａ）に示す状態から（ｂ）に示す状態になるまでの時間；反応時間］を計った。
この結果、図４（ｃ）に示すように、本実施形態のバリアメタル層１１Ａ（Ｔａ→ＴａＮ→Ｐｔ→Ｔａ→Ｐｔ構造）は、上述の第１実施形態のバリアメタル層１１（Ｔａ→ＴａＮ→Ｐｔ構造）よりも、熱的安定性が高くなることがわかった。つまり、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１を順に積層した構造を有するバリアメタル層１１Ａは、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６を順に積層した構造を有するバリアメタル層１１よりも、熱的安定性が高くなることがわかった。
Further, in the above-described thermal deterioration acceleration experiment (450 ° C.), the time until the barrier metal layer 11A collapses to form an Au—Al compound [from the state shown in (a) to the state shown in (b) in FIG. Time until reaction; reaction time] was measured.
As a result, as shown in FIG. 4C, the barrier metal layer 11A (Ta → TaN → Pt → Ta → Pt structure) of the present embodiment is the same as the barrier metal layer 11 (Ta → TaN of the first embodiment). It was found that the thermal stability is higher than that of the → Pt structure. That is, the barrier metal layer 11A having a structure in which the Ta layer 14, TaN layer 15, Pt layer 16, Ta layer 20, and Pt layer 21 are sequentially stacked has a structure in which the Ta layer 14, TaN layer 15, and Pt layer 16 are sequentially stacked. It has been found that the thermal stability is higher than that of the barrier metal layer 11 having.
また、ここでは、上述の第１実施形態のＰｔ層１６と同一の厚さになるように、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１を形成した。この結果、同一の厚さの場合、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１を積層させた方が、より高い熱的安定性が得られることがわかった。これは、Ｔａは、Ｐｔよりも熱的安定性が高いからである。つまり、ここでは、Ａｕ配線１２に接する層をＰｔ層２１にしながら、一部をＴａ層２０にすることで、より高い熱的安定性が得られるようにしている。なお、ＴａＮ層１５に接する層をＰｔ層１６にしているのは、ＴａＮ層１５上にＴａ層を積層した構造は熱的安定性が低いからである。また、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１は、上述の第１実施形態のＰｔ層１６と同一の厚さになるように形成しなくても良い。 Here, the Pt layer 16, the Ta layer 20, and the Pt layer 21 are formed so as to have the same thickness as the Pt layer 16 of the first embodiment described above. As a result, in the case of the same thickness, it was found that higher thermal stability can be obtained by stacking the Pt layer 16, the Ta layer 20, and the Pt layer 21. This is because Ta has higher thermal stability than Pt. That is, here, the layer in contact with the Au wiring 12 is the Pt layer 21 and a part thereof is the Ta layer 20 so that higher thermal stability can be obtained. The layer in contact with the TaN layer 15 is the Pt layer 16 because the structure in which the Ta layer is laminated on the TaN layer 15 has low thermal stability. Further, the Pt layer 16, the Ta layer 20, and the Pt layer 21 need not be formed to have the same thickness as the Pt layer 16 of the first embodiment described above.
このように、バリアメタル層１１Ａとして、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１を順に積層した構造を用いることで、Ａｕ配線１２が剥がれることがなく、より高い熱的安定性を有するバリアメタル層を実現できる。
これにより、トランジスタを動作させるために必要なボンディングワイヤを設ける際に、Ａｕ配線１２が剥がれないため、本構造（Ｔａ→ＴａＮ→Ｐｔ→Ｔａ→Ｐｔ→Ａｕ構造）は、従来構造（ＴａＮ→Ａｕ構造）と比較して高い歩留まりを実現することができる（図５参照）。
Thus, by using a structure in which the Ta layer 14, TaN layer 15, Pt layer 16, Ta layer 20, and Pt layer 21 are sequentially stacked as the barrier metal layer 11A, the Au wiring 12 is not peeled off and is higher. A barrier metal layer having thermal stability can be realized.
Thus, since the Au wiring 12 is not peeled off when providing a bonding wire necessary for operating the transistor, this structure (Ta → TaN → Pt → Ta → Pt → Au structure) has a conventional structure (TaN → Au). Compared with the structure), a high yield can be realized (see FIG. 5).
また、より高い熱的安定性を有するバリアメタル層１１Ａを実現できるため、ＧａＮ系トランジスタにおいて、より高い電流密度での動作が可能となり、ＧａＮ系トランジスタの更なる特性向上を実現することができる。
なお、その他の構成については、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
In addition, since the barrier metal layer 11A having higher thermal stability can be realized, the GaN-based transistor can be operated at a higher current density, and further improvement of the characteristics of the GaN-based transistor can be realized.
Other configurations are the same as in the case of the first embodiment described above, and thus the description thereof is omitted here.
次に、本実施形態にかかる半導体装置（ＧａＮ系トランジスタ）の製造方法について、図８を参照しながら説明する。
なお、ここでは、Ａｌ層８を含むオーミック電極９，１０、バリアメタル層１１Ａ、Ａｕ配線１２を形成する工程を中心に説明する。ゲート電極６を形成する工程については、通常どおりであるため、説明を省略している。
Next, a method for manufacturing the semiconductor device (GaN-based transistor) according to the present embodiment will be described with reference to FIG.
Here, the description will focus on the steps of forming the ohmic electrodes 9 and 10 including the Al layer 8, the barrier metal layer 11A, and the Au wiring 12. About the process of forming the gate electrode 6, since it is as usual, description is abbreviate | omitted.
まず、上述の第１実施形態の場合と同様に、図８（ａ）に示すように、ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層２、ｉ−ＡｌＧａＮ層３、ｎ−ＡｌＧａＮ電子供給層４、ｎ−ＧａＮ層５を順に成長させる。これにより、半導体基板１上に複数のＧａＮ系半導体層２，３，４，５からなる半導体積層構造が形成される。
次に、上述の第１実施形態の場合と同様に、図８（ｂ）に示すように、例えばフォトリソグラフィを用いて、オーミック電極形成予定領域（ソース電極形成予定領域及びドレイン電極形成予定領域）のレジスト１７に開口部１８を設ける。そして、例えば塩素系ガスを用いたドライエッチングによって、オーミック電極形成予定領域（ソース電極形成予定領域及びドレイン電極形成予定領域）のｎ−ＧａＮ層５を除去する。なお、この際、ｎ−ＧａＮ層５を少し残しても良いし、ｎ−ＡｌＧａＮ電子供給層４を少し削っても良い。
First, as in the case of the first embodiment described above, as shown in FIG. 8A, an i-GaN electron transit layer 2 and an i-AlGaN layer 3 are formed on an SiC substrate 1 by using, for example, the MOVPE method. The n-AlGaN electron supply layer 4 and the n-GaN layer 5 are grown in this order. As a result, a semiconductor multilayer structure composed of a plurality of GaN-based semiconductor layers 2, 3, 4, 5 is formed on the semiconductor substrate 1.
Next, as in the case of the first embodiment described above, as shown in FIG. 8B, the ohmic electrode formation scheduled region (source electrode formation scheduled region and drain electrode formation scheduled region) is formed using, for example, photolithography. An opening 18 is provided in the resist 17. Then, the n-GaN layer 5 in the ohmic electrode formation scheduled region (source electrode formation scheduled region and drain electrode formation scheduled region) is removed by dry etching using, for example, a chlorine-based gas. At this time, the n-GaN layer 5 may be left a little, or the n-AlGaN electron supply layer 4 may be slightly shaved.
その後、上述の第１実施形態の場合と同様に、ｎ−ＡｌＧａＮ電子供給層４上に、例えば蒸着・リフトオフの技術を用いて、例えばＴｉ／Ａｌ（ここではＴｉ：３０ｎｍ，Ａｌ：３００ｎｍ）からなるＡｌ含有オーミック電極（ソース電極９及びドレイン電極１０）を形成する。つまり、ｎ−ＡｌＧａＮ電子供給層４上に、Ｔｉ層７、Ａｌ層８を順に積層させて、Ａｌ層８を含むオーミック電極（Ａｌ含有オーミック電極）９，１０を形成する。そして、例えば、窒素雰囲気中にて４００℃から１０００℃の間（ここでは６００℃）で熱処理を行ない、オーミック特性を確立する。なお、上述のドライエッチングの際にｎ−ＧａＮ層５を少し残した場合には、ｎ−ＧａＮ層５上にＡｌ含有オーミック電極９，１０が形成されることになる。 Thereafter, as in the case of the first embodiment described above, for example, Ti / Al (Ti: 30 nm, Al: 300 nm) is used on the n-AlGaN electron supply layer 4 by using, for example, a deposition / lift-off technique. An Al-containing ohmic electrode (source electrode 9 and drain electrode 10) is formed. That is, the Ti layer 7 and the Al layer 8 are laminated in this order on the n-AlGaN electron supply layer 4 to form ohmic electrodes (Al-containing ohmic electrodes) 9 and 10 including the Al layer 8. Then, for example, heat treatment is performed in a nitrogen atmosphere between 400 ° C. and 1000 ° C. (here, 600 ° C.) to establish ohmic characteristics. Note that when the n-GaN layer 5 is left a little during the dry etching described above, the Al-containing ohmic electrodes 9 and 10 are formed on the n-GaN layer 5.
次に、上述の第１実施形態の場合と同様に、図８（ｃ）に示すように、全面にＳｉＮ膜１３（絶縁膜）を例えば５ｎｍから５００ｎｍの間の厚さ（ここでは５００ｎｍ）になるように形成する。
その後、上述の第１実施形態の場合と同様に、図８（ｄ）に示すように、例えばドライエッチングにより、ソース電極形成予定領域及びドレイン電極形成予定領域のＳｉＮ膜１３に開口部を設ける。
Next, as in the case of the first embodiment described above, as shown in FIG. 8C, the SiN film 13 (insulating film) is formed on the entire surface to a thickness between 5 nm and 500 nm (here, 500 nm). It forms so that it may become.
Thereafter, as in the case of the first embodiment described above, as shown in FIG. 8D, openings are provided in the SiN film 13 in the source electrode formation planned region and the drain electrode formation planned region, for example, by dry etching.
次いで、上述の第１実施形態の場合と同様に、図８（ｄ）に示すように、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、Ｔａ層１４、ＴａＮ層１５を順に例えばスパッタ法により形成する。
なお、Ａｌ含有オーミック電極９，１０とバリアメタル層１１との間の密着性を向上させるために、Ａｌ含有オーミック電極９，１０とバリアメタル層１１との間にＴｉ層を設けても良い。この場合、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、Ｔｉ層、Ｔａ層１４、ＴａＮ層１５を順に例えばスパッタ法により形成すれば良い。これにより、ＧａＮ系トランジスタは、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８と、バリアメタル層１１の最下層のＴａ層１４との間に、密着層としてのＴｉ層を備えるものとなる。
Next, as in the case of the first embodiment described above, as shown in FIG. 8D, the Ta layer 14 and the TaN layer 15 are sequentially formed on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10, for example. It is formed by sputtering.
In order to improve the adhesion between the Al-containing ohmic electrodes 9 and 10 and the barrier metal layer 11, a Ti layer may be provided between the Al-containing ohmic electrodes 9 and 10 and the barrier metal layer 11. In this case, the Ti layer, the Ta layer 14, and the TaN layer 15 may be sequentially formed on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10, for example, by sputtering. Accordingly, the GaN-based transistor includes a Ti layer as an adhesion layer between the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10 and the Ta layer 14 as the lowermost layer of the barrier metal layer 11. .
次に、図８（ｅ）に示すように、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１、第１Ａｕ層１２Ａを順に例えばスパッタ法により形成する。
ここで、スパッタ法によるＴａ層１４，２０の形成時の条件は、例えば真空度１．３Ｐａ、電力１ｋＷである。また、第１Ａｕ層１２Ａ，Ｔｉ層の形成時の条件は、例えば真空度（圧力）０．６７Ｐａ、電力１ｋＷである。また、Ｐｔ層１６，２１の形成時の条件は、真空度（圧力）２．６７Ｐａ、電力１ｋＷである。また、ＴａＮ層１５の形成時の条件は、例えば真空度（圧力）１．３Ｐａ、電力１ｋＷであり、ＴａＮ金属の窒素含有率は５０％である。また、ターゲット−基板間距離は例えば１００ｍｍである。
Next, as shown in FIG. 8E, a Pt layer 16, a Ta layer 20, a Pt layer 21, and a first Au layer 12A are sequentially formed by, for example, sputtering.
Here, the conditions for forming the Ta layers 14 and 20 by sputtering are, for example, a degree of vacuum of 1.3 Pa and a power of 1 kW. The conditions for forming the first Au layer 12A and the Ti layer are, for example, a degree of vacuum (pressure) of 0.67 Pa and a power of 1 kW. The conditions for forming the Pt layers 16 and 21 are a degree of vacuum (pressure) of 2.67 Pa and a power of 1 kW. The conditions for forming the TaN layer 15 are, for example, a degree of vacuum (pressure) of 1.3 Pa and a power of 1 kW, and the nitrogen content of the TaN metal is 50%. The target-substrate distance is 100 mm, for example.
本実施形態では、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８の側のＴａ層１４（第１Ｔａ層）と、Ａｕ配線１２の側のＴａ層２０（第２Ｔａ層）とを同一の条件で形成するため、膜質が同じになる。つまり、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８の側のＴａ層１４と、Ａｕ配線１２の側のＴａ層２０とは、グレインサイズがほぼ同じになっている。 In this embodiment, the Ta layer 14 (first Ta layer) on the Al layer 8 side included in the Al-containing ohmic electrodes 9 and 10 and the Ta layer 20 (second Ta layer) on the Au wiring 12 side have the same conditions. Therefore, the film quality is the same. In other words, the Ta layer 14 on the Al layer 8 side and the Ta layer 20 on the Au wiring 12 side included in the Al-containing ohmic electrodes 9 and 10 have substantially the same grain size.
このようなスパッタ工程の終了後、上述の第１実施形態の場合と同様に、図８（ｆ）に示すように、例えばめっき処理を施すことで、第２Ａｕ層１２Ｂを形成する。
このようにして、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１を順に積層してバリアメタル層１１Ａを形成する。そして、バリアメタル層１１Ａの最上層のＰｔ層２１上に、第１Ａｕ層１２Ａと第２Ａｕ層１２ＢとからなるＡｕ配線１２を形成する。
After the completion of such a sputtering process, as in the case of the first embodiment described above, as shown in FIG. 8F, the second Au layer 12B is formed by performing, for example, a plating process.
Thus, the Ta layer 14, TaN layer 15, Pt layer 16, Ta layer 20, and Pt layer 21 are laminated in this order on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10 to form the barrier metal layer 11A. Form. Then, the Au wiring 12 composed of the first Au layer 12A and the second Au layer 12B is formed on the uppermost Pt layer 21 of the barrier metal layer 11A.
この場合、ＧａＮ系トランジスタは、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８とＡｕ配線１２との間に、Ａｌ層８の側から順に、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１を積層した構造を有するバリアメタル層１１Ａを備えるものとなる。なお、Ａｌ含有オーミック電極９，１０とバリアメタル層１１Ａとの間にＴｉ層を設ける場合には、ＧａＮ系トランジスタは、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８とＡｕ配線１２との間に、密着層としてのＴｉ層、及び、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１を順に積層した構造を有するバリアメタル層１１Ａを備えるものとなる。 In this case, the GaN-based transistor includes a Ta layer 14, a TaN layer 15, a Pt layer 16, in order from the Al layer 8 side, between the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10 and the Au wiring 12. The barrier metal layer 11A having a structure in which the Ta layer 20 and the Pt layer 21 are laminated is provided. In the case where a Ti layer is provided between the Al-containing ohmic electrodes 9 and 10 and the barrier metal layer 11A, the GaN-based transistor includes an Al layer 8 and an Au wiring 12 included in the Al-containing ohmic electrodes 9 and 10. In the meantime, a Ti layer as an adhesion layer, and a barrier metal layer 11A having a structure in which a Ta layer 14, a TaN layer 15, a Pt layer 16, a Ta layer 20, and a Pt layer 21 are sequentially laminated are provided.
これにより、半導体装置（ＧａＮ系トランジスタ）が製造される。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態の場合と同様に、Ａｕ配線１２との密着性が強く、より高い熱的安定性を有するバリアメタル層１１Ａを実現することができ、更なる特性向上、歩留まり向上を実現することができるという利点がある。
Thereby, a semiconductor device (GaN-based transistor) is manufactured.
Other details are the same as in the case of the first embodiment described above, and a description thereof will be omitted here.
Therefore, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, as in the case of the first embodiment described above, the barrier metal layer having high adhesion with the Au wiring 12 and higher thermal stability. 11A can be realized, and there is an advantage that further improvement in characteristics and improvement in yield can be realized.
つまり、Ａｕ配線１２がバリアメタル層１１Ａから剥がれることがないため、歩留まりが高く、また、バリアメタル層１１Ａがより高い熱的安定性を有するため、信頼性の高いトランジスタを提供することができるという利点がある。
［第３実施形態］
第３実施形態にかかる半導体装置及びその製造方法について、図９、図１０を参照しながら説明する。
That is, since the Au wiring 12 is not peeled off from the barrier metal layer 11A, the yield is high, and the barrier metal layer 11A has higher thermal stability, so that a highly reliable transistor can be provided. There are advantages.
[Third Embodiment]
A semiconductor device and a manufacturing method thereof according to the third embodiment will be described with reference to FIGS.
本実施形態では、上述の第１実施形態（図１参照）のものに対し、バリアメタル層の構成が異なる。
本半導体装置（ＧａＮ系トランジスタ）は、図９に示すように、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８とＡｕ配線１２との間に設けられるバリアメタル層１１Ｂが、Ｐｔ層１６上に、さらにＴａＮ層２２、Ｐｔ層２３を順に積層した構造を有する。なお、図９では、上述の第１実施形態（例えば図１参照）と同一のものには同一の符号を付している。
In the present embodiment, the configuration of the barrier metal layer is different from that of the first embodiment (see FIG. 1) described above.
In the present semiconductor device (GaN-based transistor), as shown in FIG. 9, the barrier metal layer 11 B provided between the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10 and the Au wiring 12 is formed on the Pt layer 16. In addition, a TaN layer 22 and a Pt layer 23 are stacked in this order. In FIG. 9, the same components as those in the first embodiment described above (see, for example, FIG. 1) are denoted by the same reference numerals.
つまり、本半導体装置は、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８の側から順に、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３を積層した構造を有するバリアメタル層１１Ｂを備える。この場合、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３、Ａｕ配線１２が順に積層された構造になる。 That is, this semiconductor device has a structure in which the Ta layer 14, the TaN layer 15, the Pt layer 16, the TaN layer 22, and the Pt layer 23 are stacked in this order from the side of the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10. A barrier metal layer 11B is provided. In this case, a Ta layer 14, a TaN layer 15, a Pt layer 16, a TaN layer 22, a Pt layer 23, and an Au wiring 12 are sequentially stacked on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10. .
なお、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３を、それぞれ、第１Ｔａ層、第１ＴａＮ層、第１Ｐｔ層、第２ＴａＮ層、第３Ｐｔ層ともいう。また上述のように構成されるバリアメタル層１１Ｂを、図面において、Ｔａ→ＴａＮ→Ｐｔ→ＴａＮ→Ｐｔ構造と表記する場合がある。
このようなＴａ層１４、ＴａＮ層１５、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３を順に積層した構造を有するバリアメタル層１１Ｂを備えるもの、即ち、Ａｌ層８、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３、Ａｕ層１２を順に積層した構造のものについて、熱劣化加速実験（４５０℃）を行なった。
The Ta layer 14, the TaN layer 15, the Pt layer 16, the TaN layer 22, and the Pt layer 23 are also referred to as a first Ta layer, a first TaN layer, a first Pt layer, a second TaN layer, and a third Pt layer, respectively. In addition, the barrier metal layer 11B configured as described above may be expressed as a Ta → TaN → Pt → TaN → Pt structure in the drawing.
A layer including the barrier metal layer 11B having a structure in which the Ta layer 14, the TaN layer 15, the Pt layer 16, the TaN layer 22, and the Pt layer 23 are sequentially stacked, that is, the Al layer 8, the Ta layer 14, and the TaN layer 15 The thermal deterioration acceleration experiment (450 ° C.) was performed on the structure in which the Pt layer 16, the TaN layer 22, the Pt layer 23, and the Au layer 12 were sequentially laminated.
上述のように、ＴａＮ層２２とＡｕ配線（Ａｕ層）１２との間にＰｔ層２３を設けることで、上述の第１実施形態の場合と同様に、Ａｌ層、ＴａＮ層、Ａｕ層を順に積層した構造［図３（ａ）参照］と比較して、熱劣化加速実験前後におけるＴａＮ層２２とＡｕ層１２との間に生じる格子定数の変位差が小さくなった。このようにして、Ｐｔ層２３によってＴａＮ層２２とＡｕ層（Ａｕ配線）１２との間に生じる格子定数の変位差を緩和することで、Ａｕ配線１２が剥がれないようにすることができる。 As described above, by providing the Pt layer 23 between the TaN layer 22 and the Au wiring (Au layer) 12, as in the case of the first embodiment, the Al layer, the TaN layer, and the Au layer are sequentially formed. Compared with the laminated structure [see FIG. 3A], the displacement difference of the lattice constant generated between the TaN layer 22 and the Au layer 12 before and after the thermal deterioration acceleration experiment was reduced. In this manner, the Au wiring 12 can be prevented from being peeled off by relaxing the lattice constant displacement difference generated between the TaN layer 22 and the Au layer (Au wiring) 12 by the Pt layer 23.
また、上述の熱劣化加速実験（４５０℃）において、バリアメタル層１１Ｂが崩壊し、Ａｕ−Ａｌ化合物ができるまでの時間［図４中、（ａ）に示す状態から（ｂ）に示す状態になるまでの時間；反応時間］を計った。
この結果、図４（ｃ）に示すように、本実施形態のバリアメタル層１１Ｂ（Ｔａ→ＴａＮ→Ｐｔ→ＴａＮ→Ｐｔ構造）は、上述の第１実施形態のバリアメタル層１１（Ｔａ→ＴａＮ→Ｐｔ構造）よりも、熱的安定性が高くなることがわかった。つまり、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３を順に積層した構造を有するバリアメタル層１１Ｂは、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６を順に積層した構造を有するバリアメタル層１１よりも、熱的安定性が高くなることがわかった。
Further, in the thermal degradation acceleration experiment (450 ° C.) described above, the time until the barrier metal layer 11B collapses to form an Au—Al compound [from the state shown in (a) to the state shown in (b) in FIG. Time until reaction; reaction time] was measured.
As a result, as shown in FIG. 4C, the barrier metal layer 11B (Ta → TaN → Pt → TaN → Pt structure) of the present embodiment is the same as the barrier metal layer 11 (Ta → TaN of the first embodiment). It was found that the thermal stability is higher than that of the → Pt structure. That is, the barrier metal layer 11B having a structure in which the Ta layer 14, TaN layer 15, Pt layer 16, TaN layer 22, and Pt layer 23 are sequentially stacked has a structure in which the Ta layer 14, TaN layer 15, and Pt layer 16 are sequentially stacked. It has been found that the thermal stability is higher than that of the barrier metal layer 11 having.
また、ここでは、上述の第１実施形態のＰｔ層１６と同一の厚さになるように、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３を形成した。この結果、同一の厚さの場合、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３を積層させた方が、より高い熱的安定性が得られることがわかった。これは、ＴａＮは、Ｐｔよりも熱的安定性が高いからである。つまり、ここでは、Ａｕ配線１２に接する層をＰｔ層２３にしながら、一部をＴａＮ層２２にすることで、より高い熱的安定性が得られるようにしている。なお、ＴａＮ層１５に接する層をＰｔ層１６にしているのは、ＴａＮ層１５上にＴａ層を積層した構造は熱的安定性が低いからである。また、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３は、上述の第１実施形態のＰｔ層１６と同一の厚さになるように形成しなくても良い。 Here, the Pt layer 16, the TaN layer 22, and the Pt layer 23 are formed so as to have the same thickness as the Pt layer 16 of the first embodiment described above. As a result, in the case of the same thickness, it was found that higher thermal stability was obtained when the Pt layer 16, the TaN layer 22, and the Pt layer 23 were laminated. This is because TaN has higher thermal stability than Pt. That is, in this case, by making the layer in contact with the Au wiring 12 the Pt layer 23 and partially forming the TaN layer 22, higher thermal stability can be obtained. The layer in contact with the TaN layer 15 is the Pt layer 16 because the structure in which the Ta layer is laminated on the TaN layer 15 has low thermal stability. Further, the Pt layer 16, the TaN layer 22, and the Pt layer 23 may not be formed to have the same thickness as the Pt layer 16 of the first embodiment described above.
さらに、本実施形態のバリアメタル層１１Ｂ（Ｔａ→ＴａＮ→Ｐｔ→ＴａＮ→Ｐｔ構造）は、上述の第２実施形態のバリアメタル層１１Ａ（Ｔａ→ＴａＮ→Ｐｔ→Ｔａ→Ｐｔ構造）よりも、熱的安定性が高くなることがわかった。つまり、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３を順に積層した構造を有するバリアメタル層１１Ｂは、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、Ｔａ層２０、Ｐｔ層２１を順に積層した構造を有するバリアメタル層１１Ａよりも、熱的安定性が高くなることがわかった。 Furthermore, the barrier metal layer 11B (Ta → TaN → Pt → TaN → Pt structure) of the present embodiment is more than the barrier metal layer 11A (Ta → TaN → Pt → Ta → Pt structure) of the second embodiment described above. It was found that the thermal stability was increased. That is, the barrier metal layer 11B having a structure in which the Ta layer 14, the TaN layer 15, the Pt layer 16, the TaN layer 22, and the Pt layer 23 are sequentially stacked includes the Ta layer 14, the TaN layer 15, the Pt layer 16, the Ta layer 20, It was found that the thermal stability is higher than that of the barrier metal layer 11A having a structure in which the Pt layers 21 are sequentially laminated.
このように、上述の第２実施形態のＰｔ層１６、Ｔａ層２０、Ｐｔ層２１を順に積層した構造に代えて、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３を順に積層した構造にすることで、より高い熱的安定性が得られることがわかった。これは、ＴａＮは、Ｔａよりも熱的安定性が高いからである。
このように、バリアメタル層１１Ｂとして、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３を順に積層した構造を用いることで、Ａｕ配線１２が剥がれることがなく、より高い熱的安定性を有するバリアメタル層を実現できる。
Thus, instead of the structure in which the Pt layer 16, the Ta layer 20, and the Pt layer 21 in the second embodiment are sequentially stacked, a structure in which the Pt layer 16, the TaN layer 22, and the Pt layer 23 are sequentially stacked is used. It was found that higher thermal stability can be obtained. This is because TaN has higher thermal stability than Ta.
Thus, by using a structure in which the Ta layer 14, TaN layer 15, Pt layer 16, TaN layer 22, and Pt layer 23 are sequentially stacked as the barrier metal layer 11B, the Au wiring 12 is not peeled off and is higher. A barrier metal layer having thermal stability can be realized.
これにより、トランジスタを動作させるために必要なボンディングワイヤを設ける際に、Ａｕ配線１２が剥がれないため、本構造（Ｔａ→ＴａＮ→Ｐｔ→ＴａＮ→Ｐｔ→Ａｕ構造）は、従来構造（ＴａＮ→Ａｕ構造）と比較して高い歩留まりを実現することができる（図５参照）。
また、より高い熱的安定性を有するバリアメタル層１１Ｂを実現できるため、ＧａＮ系トランジスタにおいて、より高い電流密度での動作が可能となり、ＧａＮ系トランジスタの更なる特性向上を実現することができる。
Accordingly, since the Au wiring 12 is not peeled off when providing a bonding wire necessary for operating the transistor, this structure (Ta → TaN → Pt → TaN → Pt → Au structure) has a conventional structure (TaN → Au). Compared with the structure), a high yield can be realized (see FIG. 5).
In addition, since the barrier metal layer 11B having higher thermal stability can be realized, the GaN-based transistor can be operated at a higher current density, and further improvement of the characteristics of the GaN-based transistor can be realized.
なお、その他の構成については、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
次に、本実施形態にかかる半導体装置（ＧａＮ系トランジスタ）の製造方法について、図１０を参照しながら説明する。
なお、ここでは、Ａｌ層８を含むオーミック電極９，１０、バリアメタル層１１Ｂ、Ａｕ配線１２を形成する工程を中心に説明する。ゲート電極６を形成する工程については、通常どおりであるため、説明を省略している。
Other configurations are the same as in the case of the first embodiment described above, and thus the description thereof is omitted here.
Next, a method for manufacturing the semiconductor device (GaN-based transistor) according to the present embodiment will be described with reference to FIG.
Here, the description will focus on the process of forming the ohmic electrodes 9 and 10 including the Al layer 8, the barrier metal layer 11B, and the Au wiring 12. About the process of forming the gate electrode 6, since it is as usual, description is abbreviate | omitted.
まず、上述の第１実施形態の場合と同様に、図１０（ａ）に示すように、ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層２、ｉ−ＡｌＧａＮ層３、ｎ−ＡｌＧａＮ電子供給層４、ｎ−ＧａＮ層５を順に成長させる。これにより、半導体基板１上に複数のＧａＮ系半導体層２，３，４，５からなる半導体積層構造が形成される。
次に、上述の第１実施形態の場合と同様に、図１０（ｂ）に示すように、例えばフォトリソグラフィを用いて、オーミック電極形成予定領域（ソース電極形成予定領域及びドレイン電極形成予定領域）のレジスト１７に開口部１８を設ける。そして、例えば塩素系ガスを用いたドライエッチングによって、オーミック電極形成予定領域（ソース電極形成予定領域及びドレイン電極形成予定領域）のｎ−ＧａＮ層５を除去する。なお、この際、ｎ−ＧａＮ層５を少し残しても良いし、ｎ−ＡｌＧａＮ電子供給層４を少し削っても良い。
First, as in the case of the first embodiment described above, as shown in FIG. 10A, an i-GaN electron transit layer 2 and an i-AlGaN layer 3 are formed on an SiC substrate 1 by using, for example, the MOVPE method. The n-AlGaN electron supply layer 4 and the n-GaN layer 5 are grown in this order. As a result, a semiconductor multilayer structure composed of a plurality of GaN-based semiconductor layers 2, 3, 4, 5 is formed on the semiconductor substrate 1.
Next, as in the case of the first embodiment described above, as shown in FIG. 10B, the ohmic electrode formation planned region (source electrode formation planned region and drain electrode formation planned region) is formed using, for example, photolithography. An opening 18 is provided in the resist 17. Then, the n-GaN layer 5 in the ohmic electrode formation scheduled region (source electrode formation scheduled region and drain electrode formation scheduled region) is removed by dry etching using, for example, a chlorine-based gas. At this time, the n-GaN layer 5 may be left a little, or the n-AlGaN electron supply layer 4 may be slightly shaved.
その後、上述の第１実施形態の場合と同様に、ｎ−ＡｌＧａＮ電子供給層４上に、例えば蒸着・リフトオフの技術を用いて、例えばＴｉ／Ａｌ（ここではＴｉ：３０ｎｍ，Ａｌ：３００ｎｍ）からなるＡｌ含有オーミック電極（ソース電極９及びドレイン電極１０）を形成する。つまり、ｎ−ＡｌＧａＮ電子供給層４上に、Ｔｉ層７、Ａｌ層８を順に積層させて、Ａｌ層８を含むオーミック電極（Ａｌ含有オーミック電極）９，１０を形成する。そして、例えば、窒素雰囲気中にて４００℃から１０００℃の間（ここでは６００℃）で熱処理を行ない、オーミック特性を確立する。なお、上述のドライエッチングの際にｎ−ＧａＮ層５を少し残した場合には、ｎ−ＧａＮ層５上にＡｌ含有オーミック電極９，１０が形成されることになる。 Thereafter, as in the case of the first embodiment described above, for example, Ti / Al (Ti: 30 nm, Al: 300 nm) is used on the n-AlGaN electron supply layer 4 by using, for example, a deposition / lift-off technique. An Al-containing ohmic electrode (source electrode 9 and drain electrode 10) is formed. That is, the Ti layer 7 and the Al layer 8 are laminated in this order on the n-AlGaN electron supply layer 4 to form ohmic electrodes (Al-containing ohmic electrodes) 9 and 10 including the Al layer 8. Then, for example, heat treatment is performed in a nitrogen atmosphere between 400 ° C. and 1000 ° C. (here, 600 ° C.) to establish ohmic characteristics. Note that when the n-GaN layer 5 is left a little during the dry etching described above, the Al-containing ohmic electrodes 9 and 10 are formed on the n-GaN layer 5.
次に、上述の第１実施形態の場合と同様に、図１０（ｃ）に示すように、全面にＳｉＮ膜１３（絶縁膜）を例えば５ｎｍから５００ｎｍの間の厚さ（ここでは５００ｎｍ）になるように形成する。
その後、上述の第１実施形態の場合と同様に、図１０（ｄ）に示すように、例えばドライエッチングにより、ソース電極形成予定領域及びドレイン電極形成予定領域のＳｉＮ膜１３に開口部を設ける。
Next, as in the case of the first embodiment described above, as shown in FIG. 10C, the SiN film 13 (insulating film) is formed on the entire surface to have a thickness between 5 nm and 500 nm (here, 500 nm). It forms so that it may become.
Thereafter, as in the case of the first embodiment described above, as shown in FIG. 10D, openings are provided in the SiN film 13 in the source electrode formation planned region and the drain electrode formation planned region, for example, by dry etching.
次いで、上述の第１実施形態の場合と同様に、図１０（ｄ）に示すように、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、Ｔａ層１４、ＴａＮ層１５を順に例えばスパッタ法により形成する。
なお、Ａｌ含有オーミック電極９，１０とバリアメタル層１１との間の密着性を向上させるために、Ａｌ含有オーミック電極９，１０とバリアメタル層１１との間にＴｉ層を設けても良い。この場合、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、Ｔｉ層、Ｔａ層１４、ＴａＮ層１５を順に例えばスパッタ法により形成すれば良い。これにより、ＧａＮ系トランジスタは、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８と、バリアメタル層１１の最下層のＴａ層１４との間に、密着層としてのＴｉ層を備えるものとなる。
Next, as in the case of the first embodiment described above, as shown in FIG. 10D, the Ta layer 14 and the TaN layer 15 are sequentially formed on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10, for example. It is formed by sputtering.
In order to improve the adhesion between the Al-containing ohmic electrodes 9 and 10 and the barrier metal layer 11, a Ti layer may be provided between the Al-containing ohmic electrodes 9 and 10 and the barrier metal layer 11. In this case, the Ti layer, the Ta layer 14, and the TaN layer 15 may be sequentially formed on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10, for example, by sputtering. Accordingly, the GaN-based transistor includes a Ti layer as an adhesion layer between the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10 and the Ta layer 14 as the lowermost layer of the barrier metal layer 11. .
次に、図１０（ｅ）に示すように、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３、第１Ａｕ層１２Ａを順に例えばスパッタ法により形成する。
ここで、スパッタ法によるＴａ層１４の形成時の条件は、例えば真空度（圧力）１．３Ｐａ、電力１ｋＷである。また、第１Ａｕ層１２Ａ，Ｔｉ層の形成時の条件は、例えば真空度（圧力）０．６７Ｐａ、電力１ｋＷである。また、Ｐｔ層１６，２３の形成時の条件は、真空度（圧力）２．６７Ｐａ、電力１ｋＷである。また、ＴａＮ層１５，２２の形成時の条件は、例えば真空度（圧力）１．３Ｐａ、電力１ｋＷであり、ＴａＮ金属の窒素含有率は５０％である。また、ターゲット−基板間距離は例えば１００ｍｍである。
Next, as shown in FIG. 10E, a Pt layer 16, a TaN layer 22, a Pt layer 23, and a first Au layer 12A are sequentially formed by, for example, sputtering.
Here, the conditions for forming the Ta layer 14 by sputtering are, for example, a degree of vacuum (pressure) of 1.3 Pa and a power of 1 kW. The conditions for forming the first Au layer 12A and the Ti layer are, for example, a degree of vacuum (pressure) of 0.67 Pa and a power of 1 kW. The conditions for forming the Pt layers 16 and 23 are a degree of vacuum (pressure) of 2.67 Pa and a power of 1 kW. The conditions for forming the TaN layers 15 and 22 are, for example, a degree of vacuum (pressure) of 1.3 Pa and a power of 1 kW, and the nitrogen content of the TaN metal is 50%. The target-substrate distance is 100 mm, for example.
本実施形態では、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８の側のＴａＮ層１５（第１ＴａＮ層）と、Ａｕ配線１２の側のＴａＮ層２２（第２ＴａＮ層）とを同一の条件で形成するため、膜質が同じになる。つまり、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８の側のＴａＮ層１５と、Ａｕ配線１２の側のＴａＮ層２２とは、グレインサイズがほぼ同じになっている。 In the present embodiment, the TaN layer 15 (first TaN layer) on the Al layer 8 side included in the Al-containing ohmic electrodes 9 and 10 and the TaN layer 22 (second TaN layer) on the Au wiring 12 side have the same conditions. Therefore, the film quality is the same. In other words, the TaN layer 15 on the Al layer 8 side included in the Al-containing ohmic electrodes 9 and 10 and the TaN layer 22 on the Au wiring 12 side have substantially the same grain size.
このようなスパッタ工程の終了後、上述の第１実施形態の場合と同様に、図１０（ｆ）に示すように、例えばめっき処理を施すことで、第２Ａｕ層１２Ｂを形成する。
このようにして、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８上に、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３を順に積層してバリアメタル層１１Ｂを形成する。そして、バリアメタル層１１Ｂの最上層のＰｔ層２３上に、第１Ａｕ層１２Ａと第２Ａｕ層１２ＢとからなるＡｕ配線１２を形成する。
After the completion of such a sputtering process, as in the case of the first embodiment described above, as shown in FIG. 10F, the second Au layer 12B is formed by performing, for example, a plating process.
In this way, the Ta layer 14, TaN layer 15, Pt layer 16, TaN layer 22, and Pt layer 23 are stacked in this order on the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10 to form the barrier metal layer 11B. Form. Then, the Au wiring 12 composed of the first Au layer 12A and the second Au layer 12B is formed on the uppermost Pt layer 23 of the barrier metal layer 11B.
この場合、ＧａＮ系トランジスタは、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８とＡｕ配線１２との間に、Ａｌ層８の側から順に、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３を積層した構造を有するバリアメタル層１１Ｂを備えるものとなる。なお、Ａｌ含有オーミック電極９，１０とバリアメタル層１１Ｂとの間にＴｉ層を設ける場合には、ＧａＮ系トランジスタは、Ａｌ含有オーミック電極９，１０に含まれるＡｌ層８とＡｕ配線１２との間に、密着層としてのＴｉ層、及び、Ｔａ層１４、ＴａＮ層１５、Ｐｔ層１６、ＴａＮ層２２、Ｐｔ層２３を順に積層した構造を有するバリアメタル層１１Ｂを備えるものとなる。 In this case, the GaN-based transistor includes a Ta layer 14, a TaN layer 15, a Pt layer 16, in order from the Al layer 8 side, between the Al layer 8 included in the Al-containing ohmic electrodes 9 and 10 and the Au wiring 12. The barrier metal layer 11B having a structure in which the TaN layer 22 and the Pt layer 23 are laminated is provided. In the case where a Ti layer is provided between the Al-containing ohmic electrodes 9 and 10 and the barrier metal layer 11B, the GaN-based transistor includes an Al layer 8 and an Au wiring 12 included in the Al-containing ohmic electrodes 9 and 10. A barrier metal layer 11B having a structure in which a Ti layer as an adhesion layer and a Ta layer 14, a TaN layer 15, a Pt layer 16, a TaN layer 22, and a Pt layer 23 are sequentially stacked is provided.
これにより、半導体装置（ＧａＮ系トランジスタ）が製造される。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態の場合と同様に、Ａｕ配線１２との密着性が強く、より高い熱的安定性を有するバリアメタル層１１Ｂを実現することができ、更なる特性向上、歩留まり向上を実現することができるという利点がある。
Thereby, a semiconductor device (GaN-based transistor) is manufactured.
Other details are the same as in the case of the first embodiment described above, and a description thereof will be omitted here.
Therefore, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, as in the case of the first embodiment described above, the barrier metal layer having high adhesion with the Au wiring 12 and higher thermal stability. 11B can be realized, and there is an advantage that further characteristic improvement and yield improvement can be realized.
つまり、Ａｕ配線１２がバリアメタル層１１Ｂから剥がれることがないため、歩留まりが高く、また、バリアメタル層１１Ｂがより高い熱的安定性を有するため、信頼性の高いトランジスタを提供することができるという利点がある。
［その他］
なお、上述の各実施形態では、本発明をＧａＮ系トランジスタに適用した場合を例に挙げて説明しているが、これに限られるものではない。つまり、本発明は、Ａｌ層を含む電極と、Ａｕ配線と、Ａｌ層とＡｕ配線との間に設けられるバリアメタル層とを備える半導体装置に広く適用することができる。例えば、半導体積層構造として他の構造を備える電界効果トランジスタに本発明を適用することもできる。
That is, since the Au wiring 12 is not peeled off from the barrier metal layer 11B, the yield is high, and the barrier metal layer 11B has higher thermal stability, so that a highly reliable transistor can be provided. There are advantages.
[Others]
In each of the above-described embodiments, the case where the present invention is applied to a GaN-based transistor is described as an example. However, the present invention is not limited to this. In other words, the present invention can be widely applied to semiconductor devices including an electrode including an Al layer, an Au wiring, and a barrier metal layer provided between the Al layer and the Au wiring. For example, the present invention can be applied to a field effect transistor having another structure as a semiconductor stacked structure.
１ ＳｉＣ基板（半導体基板）
２ ｉ−ＧａＮ電子走行層
３ ｉ−ＡｌＧａＮ層
４ ｎ−ＡｌＧａＮ電子供給層
５ ｎ−ＧａＮ層
６ ゲート電極
７ Ｔｉ層
８ Ａｌ層
９ ソース電極
１０ ドレイン電極
１１，１１Ａ，１１Ｂ バリアメタル層
１２ Ａｕ配線
１２Ａ 第１Ａｕ層
１２Ｂ 第２Ａｕ層
１３ ＳｉＮ膜
１４ Ｔａ層（第１Ｔａ層）
１５ ＴａＮ層（第１ＴａＮ層）
１６ Ｐｔ層（第１Ｐｔ層）
１７ レジスト
１８ 開口部
２０ Ｔａ層（第２Ｔａ層）
２１ Ｐｔ層（第２Ｐｔ層）
２２ ＴａＮ層（第２ＴａＮ層）
２３ Ｐｔ層（第３Ｐｔ層）
1 SiC substrate (semiconductor substrate)
2 i-GaN electron transit layer 3 i-AlGaN layer 4 n-AlGaN electron supply layer 5 n-GaN layer 6 gate electrode 7 Ti layer 8 Al layer 9 source electrode 10 drain electrode 11, 11A, 11B barrier metal layer 12 Au wiring 12A First Au layer 12B Second Au layer 13 SiN film 14 Ta layer (first Ta layer)
15 TaN layer (first TaN layer)
16 Pt layer (first Pt layer)
17 resist 18 opening 20 Ta layer (second Ta layer)
21 Pt layer (second Pt layer)
22 TaN layer (second TaN layer)
23 Pt layer (third Pt layer)
Claims (6)
Ａｕ配線と、
前記Ａｌ層と前記Ａｕ配線との間に設けられ、前記Ａｌ層の側から順に第１Ｔａ層、第１ＴａＮ層、第１Ｐｔ層を積層した構造を有するバリアメタル層とを備えることを特徴とする半導体装置。 An electrode including an Al layer;
Au wiring,
And a barrier metal layer provided between the Al layer and the Au wiring and having a structure in which a first Ta layer, a first TaN layer, and a first Pt layer are stacked in this order from the Al layer side. apparatus.
前記電極は、前記ＧａＮ系半導体層上に形成されたオーミック電極であることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。 A GaN-based semiconductor layer;
The semiconductor device according to claim 1, wherein the electrode is an ohmic electrode formed on the GaN-based semiconductor layer.
前記Ａｌ層上に、Ｔａ層、ＴａＮ層、Ｐｔ層を順に積層してバリアメタル層を形成し、
前記Ｐｔ層上にＡｕ配線を形成することを特徴とする半導体装置の製造方法。 Forming an electrode including an Al layer;
On the Al layer, a Ta layer, a TaN layer, and a Pt layer are sequentially laminated to form a barrier metal layer,
A method of manufacturing a semiconductor device, comprising forming Au wiring on the Pt layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009196929A JP5621228B2 (en) | 2009-08-27 | 2009-08-27 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009196929A JP5621228B2 (en) | 2009-08-27 | 2009-08-27 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011049382A true JP2011049382A (en) | 2011-03-10 |
| JP5621228B2 JP5621228B2 (en) | 2014-11-12 |
Family
ID=43835426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009196929A Active JP5621228B2 (en) | 2009-08-27 | 2009-08-27 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5621228B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015115351A (en) * | 2013-12-09 | 2015-06-22 | 富士通株式会社 | Semiconductor device and method of manufacturing the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229973A (en) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | Semiconductor device |
| WO1997008744A1 (en) * | 1995-08-24 | 1997-03-06 | Sony Corporation | Laminate for forming ohmic electrode and ohmic electrode |
| JP2002280523A (en) * | 2001-03-16 | 2002-09-27 | Nec Corp | Semiconductor memory and its manufacturing method |
| WO2005057641A1 (en) * | 2003-12-08 | 2005-06-23 | Nec Corporation | Electrode, method for producing same and semiconductor device using same |
-
2009
- 2009-08-27 JP JP2009196929A patent/JP5621228B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229973A (en) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | Semiconductor device |
| WO1997008744A1 (en) * | 1995-08-24 | 1997-03-06 | Sony Corporation | Laminate for forming ohmic electrode and ohmic electrode |
| JP2002280523A (en) * | 2001-03-16 | 2002-09-27 | Nec Corp | Semiconductor memory and its manufacturing method |
| WO2005057641A1 (en) * | 2003-12-08 | 2005-06-23 | Nec Corporation | Electrode, method for producing same and semiconductor device using same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015115351A (en) * | 2013-12-09 | 2015-06-22 | 富士通株式会社 | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5621228B2 (en) | 2014-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9419119B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP5708493B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2012204652A (en) | Manufacturing method of semiconductor device | |
| JP5889171B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| JP2014199864A (en) | Semiconductor device and method of manufacturing the same | |
| JP2010086999A (en) | Back electrode for semiconductor device, semiconductor device, and manufacturing method of back electrode for semiconductor device | |
| TW202004869A (en) | Method of manufacturing semiconductor device | |
| JP6160501B2 (en) | Manufacturing method of semiconductor device | |
| JP5621228B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP5401802B2 (en) | Ohmic electrode of nitride semiconductor device | |
| JP2008243927A (en) | Field-effect transistor and manufacturing method therefor | |
| JP2009272530A (en) | Semiconductor device and method for manufacturing same | |
| JP2009038248A (en) | Semiconductor device and its manufacturing method | |
| JP6562559B2 (en) | Gallium nitride field effect transistor | |
| JP4836111B2 (en) | Semiconductor device | |
| JP6028970B2 (en) | Semiconductor device manufacturing method and etching method | |
| JP5220904B2 (en) | GaN compound semiconductor device | |
| JP5075518B2 (en) | Heterojunction field effect transistor and method of manufacturing the same | |
| JP2019135745A (en) | Manufacturing method for field effect transistor | |
| JP2015133424A (en) | Electronic component manufacturing method | |
| JP2011181753A (en) | Method of manufacturing semiconductor transistor | |
| JP2011146639A (en) | Group iii nitride-based semiconductor element | |
| JP5799663B2 (en) | Ohmic electrode and method for forming the same | |
| TW200805502A (en) | Semiconductor device and method of manufacturing the same | |
| JP4630019B2 (en) | Manufacturing method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120510 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140107 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140826 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140908 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5621228 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |