JP2011049243A - 半導体装置 - Google Patents
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Abstract
【課題】複数の半導体チップを同一パッケージに混載するとともに、それぞれの半導体チップから漏出される放射ノイズによって、相互に干渉を受けることがない半導体装置を提供する。
【解決手段】一面2a上に複数のグランドパッド21が設けられた配線基板2と、前記配線基板2の一面2a上に搭載された第1の半導体チップ5と、前記第1の半導体チップ5の上方に離間して配置された第2の半導体チップ6と、前記第1の半導体チップ5の一面5aを覆うとともに、両端が前記グランドパッド21に接続された複数のシールド用ワイヤ22と、を備えることを特徴とする。
【選択図】図1
【解決手段】一面2a上に複数のグランドパッド21が設けられた配線基板2と、前記配線基板2の一面2a上に搭載された第1の半導体チップ5と、前記第1の半導体チップ5の上方に離間して配置された第2の半導体チップ6と、前記第1の半導体チップ5の一面5aを覆うとともに、両端が前記グランドパッド21に接続された複数のシールド用ワイヤ22と、を備えることを特徴とする。
【選択図】図1
Description
本発明は、半導体装置に関する。
近年、デジタル機器の小型化、高速化、高機能化に伴い、半導体装置の高密度実装化の要望が強まり、複数の半導体チップを一つのパッケージに組み込むMCP(マルチチップパッケージ)化が進んできる。
特に、異なる種類の半導体チップを同一のパッケージに組み込んだ半導体装置も開発され、製品化されている。
図7は、このような半導体装置の一例を示すものである。
特に、異なる種類の半導体チップを同一のパッケージに組み込んだ半導体装置も開発され、製品化されている。
図7は、このような半導体装置の一例を示すものである。
図7に示すように、半導体装置1は、BGA(Ball Grid Array)型半導体装置であり、一面2aに複数の接続パッド3を有し、他面2bに接続パッド3と電気的に接続された複数のランド4とを有する配線基板2と、配線基板2の一面2aに搭載された第1の半導体チップ5と、第1の半導体チップ5上に配置された第2の半導体チップ6と、ワイヤ7と、少なくとも各半導体チップ5,6とワイヤ7とを覆う絶縁性樹脂からなる封止体8と、ランド4上に設けられた半田ボール等の外部端子9とを有した構成となっている。
また、第1の半導体チップ5は、高周波(RF)用チップであり、第2の半導体チップ6は、メモリチップやロジック用チップである。
以上の構成により、複数の半導体チップ5,6が一つのパッケージに組み込まれている。
以上の構成により、複数の半導体チップ5,6が一つのパッケージに組み込まれている。
なお、特許文献1には、金属ワイヤによって半導体チップを覆うことで、半導体チップなどから発生する電磁ノイズの半導体装置外への漏出を防止する技術が開示されている。
ところで、複数の半導体チップを同一パッケージに混載すると、チップ間の距離が短いため、それぞれのチップから漏出される放射ノイズにより、相互に干渉を受けるという問題があった。特に、高周波用チップを混載した場合、高周波用チップは、他の種類の半導体チップと比べて高周波ノイズをチップ外に放出し易いため、それによる誤動作が大きな問題となっていた。
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置は、一面上に複数のグランドパッドが設けられた配線基板と、前記配線基板の一面上に搭載された第1の半導体チップと、前記第1の半導体チップの上方に離間して配置された第2の半導体チップと、前記第1の半導体チップの一面を覆うとともに、両端が前記グランドパッドに接続された複数のシールド用ワイヤと、を備えることを特徴とする。
本発明の半導体装置は、一面上に複数のグランドパッドが設けられた配線基板と、前記配線基板の一面上に搭載された第1の半導体チップと、前記第1の半導体チップの上方に離間して配置された第2の半導体チップと、前記第1の半導体チップの一面を覆うとともに、両端が前記グランドパッドに接続された複数のシールド用ワイヤと、を備えることを特徴とする。
本発明の半導体装置は、一面上に複数のグランドパッドが設けられた配線基板と、前記配線基板の一面上に搭載された第1の半導体チップと、前記第1の半導体チップの上方に離間して配置された第2の半導体チップと、前記第1の半導体チップと前記第2の半導体チップとの間に配置された金属板と、前記グランドパッドと前記金属板とを接続するシールド用ワイヤと、を備えることを特徴とする。
本発明では、第1の半導体チップの一面を覆うように、シールド用ワイヤが設けられている。これにより、第1の半導体チップと第2の半導体チップとの間にシールド用ワイヤが配置されることとなり、各半導体チップ間から漏出する放射ノイズが、相互干渉するのを防止することができる。
また、シールド用ワイヤは、配線基板に設けられたグランドパッドに接続されているので、シールド用ワイヤによって捕捉した放射ノイズを、速やかにグランドパッドに逃がすことができる。
また、シールド用ワイヤは、配線基板に設けられたグランドパッドに接続されているので、シールド用ワイヤによって捕捉した放射ノイズを、速やかにグランドパッドに逃がすことができる。
また、本発明は、第1の半導体チップと第2の半導体チップとの間に金属板が配置されるので、各半導体チップから漏出する放射ノイズが、相互干渉するのを防止することができる。
また、金属板は、シールド用ワイヤを介して配線基板に設けられたグランドパッドと接続されているので、捕捉した放射ノイズを、速やかにグランドパッドに逃がすことができる。
また、金属板は、シールド用ワイヤを介して配線基板に設けられたグランドパッドと接続されているので、捕捉した放射ノイズを、速やかにグランドパッドに逃がすことができる。
[第1の実施形態]
以下、本発明の第1の実施形態である半導体装置について、図面を参照して説明する。
図1に示すように、半導体装置1Aは、BGA(Ball Grid Array)型半導体装置であり、一面2a上に複数のグランドパッド21が設けられた配線基板2と、配線基板2の一面2a上に搭載された第1の半導体チップ5と、第1の半導体チップ5の上方に離間して配置された第2の半導体チップ6と、第1の半導体チップ5の一面5aを覆うとともに、両端が前記グランドパッド21に接続された複数のシールド用ワイヤ22とを有した構成となっている。
以下、本発明の第1の実施形態である半導体装置について、図面を参照して説明する。
図1に示すように、半導体装置1Aは、BGA(Ball Grid Array)型半導体装置であり、一面2a上に複数のグランドパッド21が設けられた配線基板2と、配線基板2の一面2a上に搭載された第1の半導体チップ5と、第1の半導体チップ5の上方に離間して配置された第2の半導体チップ6と、第1の半導体チップ5の一面5aを覆うとともに、両端が前記グランドパッド21に接続された複数のシールド用ワイヤ22とを有した構成となっている。
配線基板2は、平面視略矩形で、例えば0.25mm厚のガラスエポキシ基板であり、両面2a,2bに所定の図示略の配線が形成されている。また、この配線は、複数の開口部が設けられた図示略のソルダーレジストによって覆われている。
配線基板2の一面2aに設けられた配線で、ソルダーレジストの開口部から露出された部位には、複数の第1の接続パッド23と第2の接続パッド24とグランドパッド21が設けられている。
また、配線基板2の他面2b上に設けられた配線で、ソルダーレジストの開口部から露出された部位には、複数のランド4が形成されている。ランド4は、例えばCu素材とNiやAuめっきから構成されており、配線基板2の他面2b上に所定の間隔、例えば1mm間隔で格子状に配置されている。
なお、各接続パッド23,24とこれに対応するランド4とは、配線基板2の図示略の内部配線や貫通ビア等により、それぞれ電気的に接続されている。
なお、各接続パッド23,24とこれに対応するランド4とは、配線基板2の図示略の内部配線や貫通ビア等により、それぞれ電気的に接続されている。
配線基板2の一面2aの略中央部位には、第1の半導体チップ5が絶縁性の接着剤またはDAF(Die Attached Film)等の図示略の固定部材を介して接着固定されている。
第1の半導体チップ5は、例えば高周波(RF)用チップであり、平面視略矩形の板状で、一面5aに所望の回路、例えば論理回路や記憶回路が形成されている。
第1の半導体チップ5は、例えば高周波(RF)用チップであり、平面視略矩形の板状で、一面5aに所望の回路、例えば論理回路や記憶回路が形成されている。
第1の半導体チップ5の一面5aの周辺近傍位置には、複数の第1の電極パッド25が形成されている。また、第1の電極パッド25を除く第1の半導体チップ5の一面5aには、図示略のパッシベーション膜が形成されており、回路形成面を保護している。
第1の電極パッド25は、それぞれ対応する配線基板2の第1の接続パッド23と、導電性の第1のボンディングワイヤ26によって結線されることで、電気的に接続されている。第1のボンディングワイヤ26には、例えばAu、Cu等が用いられる。
なお、第1の半導体チップ5は、第1のボンディングワイヤ26と、第1の接続パッド23と、配線基板2内の図示略の内部配線を通して、ランド4と電気的に接続されている。
なお、第1の半導体チップ5は、第1のボンディングワイヤ26と、第1の接続パッド23と、配線基板2内の図示略の内部配線を通して、ランド4と電気的に接続されている。
また、第1の半導体チップ5の一面5aは、複数のシールド用ワイヤ22によって覆われており、シールド用ワイヤ22の両端は、配線基板2に設けられたグランドパッド21に接続されている。
シールド用ワイヤ22は、図2に示すように、平面視した際に、格子状に第1の半導体チップ5の一面5aを覆うように配置されている。なお、図2は、シールド用ワイヤ22以外を省略して記載している。
また、シールド用ワイヤ22には、例えばAu、Cu等が用いられる。
シールド用ワイヤ22は、図2に示すように、平面視した際に、格子状に第1の半導体チップ5の一面5aを覆うように配置されている。なお、図2は、シールド用ワイヤ22以外を省略して記載している。
また、シールド用ワイヤ22には、例えばAu、Cu等が用いられる。
シールド用ワイヤ22によって覆われた第1の半導体チップ5の上方には、第2の半導体チップ6が配置されている。すなわち、第2の半導体チップ6は、第1の半導体チップ5の上方に離間して配置されており、この離間空間27内にシールド用ワイヤ22が配置された構成となっている。なお、この離間空間27内には、後述するように封止体8が埋め込まれている。
また、格子状に設けられたシールド用ワイヤ22のそれぞれの間の距離lは、第1の半導体チップ5と第2の半導体チップ6との間の距離をmとした際に、l≦mの関係を満たすように設計するのが好ましい。
特に、図3に示すように、第1の半導体チップ5とシールド用ワイヤ22との間の距離をm1とし、第2の半導体チップ6とシールド用ワイヤ22との間の距離をm2とした際に、l≦2m1かつl≦2m2の関係を満たすように設計するのが好ましい。すなわち、各シールド用ワイヤ22間の距離lを、シールド用ワイヤ22と第1の半導体チップ5または第2の半導体チップ6との距離のうち、短いものの2倍以下の大きさに設計するのが好ましい。
特に、図3に示すように、第1の半導体チップ5とシールド用ワイヤ22との間の距離をm1とし、第2の半導体チップ6とシールド用ワイヤ22との間の距離をm2とした際に、l≦2m1かつl≦2m2の関係を満たすように設計するのが好ましい。すなわち、各シールド用ワイヤ22間の距離lを、シールド用ワイヤ22と第1の半導体チップ5または第2の半導体チップ6との距離のうち、短いものの2倍以下の大きさに設計するのが好ましい。
第2の半導体チップ6は、例えばDRAMチップ等のメモリチップやロジック用チップであり、平面視略矩形状の板状で、一面6aに所望の回路、例えば論理回路や記憶回路が形成されている。
第2の半導体チップ6も第1の半導体チップ5と同様に、一面6aの周辺近傍位置には、複数の第2の電極パッド28が形成されている。また、第2の電極パッド28を除く第2の半導体チップ6の一面6aには、図示略のパッシベーション膜が形成されており、回路形成面を保護している。
第2の電極パッド28は、それぞれ対応する配線基板2の第2の接続パッド24と、導電性の第2のボンディングワイヤ29によって結線されることで、電気的に接続されている。第2のボンディングワイヤ29には、例えばAu、Cu等が用いられる。
なお、第2の半導体チップ6は、第2のボンディングワイヤ29と、第2の接続パッド24と、配線基板2内の図示略の内部配線を通して、ランド4と電気的に接続されている。
なお、第2の半導体チップ6は、第2のボンディングワイヤ29と、第2の接続パッド24と、配線基板2内の図示略の内部配線を通して、ランド4と電気的に接続されている。
配線基板2の一面2aには、各半導体チップ5,6と、各ボンディングワイヤ26,29と、シールド用ワイヤ22とを覆うように、略全面に封止体8が形成されている。また、封止体8は、第1の半導体チップ5と第2の半導体チップ6の間の離間空間27内を密に埋めるように形成されている。
なお、封止体8には、例えばエポキシ樹脂等の熱硬化性樹脂を用いることができ、その厚さは例えば400μm程度に構成される。
なお、封止体8には、例えばエポキシ樹脂等の熱硬化性樹脂を用いることができ、その厚さは例えば400μm程度に構成される。
また、配線基板2の他面2bに設けられたランド4上には、それぞれバンプである半田ボールが、外部端子9として所定の間隔で略格子状に形成されている。
本実施形態の半導体装置1Aは、第1の半導体チップ5の一面5aを覆うシールド用ワイヤ22が設けられている。これにより、第1の半導体チップ5と第2の半導体チップ6との間にシールド用ワイヤ22が配置されることとなり、各半導体チップ5,6間から漏出する放射ノイズが、相互干渉するのを防止することができる。
また、シールド用ワイヤ22は、配線基板2に設けられたグランドパッド21に接続されているので、シールド用ワイヤ22によって捕捉した放射ノイズを、速やかにグランドパッド21を通して配線基板2に逃がすことができる。
また、シールド用ワイヤ22は、配線基板2に設けられたグランドパッド21に接続されているので、シールド用ワイヤ22によって捕捉した放射ノイズを、速やかにグランドパッド21を通して配線基板2に逃がすことができる。
また、シールド用ワイヤ22は、各半導体チップ5,6から発生した熱を、配線基板2に逃がすこともできるので、半導体装置1Aの放熱効果も向上する。
また、シールド用ワイヤ22として、通常のボンディングワイヤと同じ材質のものを用いることができ、また、通常のワイヤボンディング装置を用いて形成できるので、製造コストを低減することができる。
また、シールド用ワイヤ22として、通常のボンディングワイヤと同じ材質のものを用いることができ、また、通常のワイヤボンディング装置を用いて形成できるので、製造コストを低減することができる。
また、各半導体チップ5,6間から漏出する放射ノイズをシールド用ワイヤ22が遮断する効果は、シールド用ワイヤ22のそれぞれの間の距離lと、第1の半導体チップ5と第2の半導体チップ6との間の距離mに依存する。すなわち、各半導体チップ5,6間の距離mが近ければ、シールド用ワイヤ22のそれぞれの間の距離lを狭くする必要があり、距離mが遠ければ、距離lを広くする必要がある。
本実施形態では、l≦mの関係を満たすように設計されており、放射ノイズを良好に遮断することができる。特に、本実施形態では、第1の半導体チップ5とシールド用ワイヤ22との間の距離をm1とし、第2の半導体チップ6とシールド用ワイヤ22との間の距離をm2とした際に、l≦2m1かつl≦2m2関係を満たすように設計されており、放射ノイズをより良好に遮断することができる。
なお、図8は、m1とm2を等しい値に設計した場合において、放射ノイズの遮断効果が良好なlとm1(=m2)の関係を示したグラフである。グラフ中、斜線領域30が、放射ノイズの遮断効果が良好な範囲である。
本実施形態では、l≦mの関係を満たすように設計されており、放射ノイズを良好に遮断することができる。特に、本実施形態では、第1の半導体チップ5とシールド用ワイヤ22との間の距離をm1とし、第2の半導体チップ6とシールド用ワイヤ22との間の距離をm2とした際に、l≦2m1かつl≦2m2関係を満たすように設計されており、放射ノイズをより良好に遮断することができる。
なお、図8は、m1とm2を等しい値に設計した場合において、放射ノイズの遮断効果が良好なlとm1(=m2)の関係を示したグラフである。グラフ中、斜線領域30が、放射ノイズの遮断効果が良好な範囲である。
なお、本実施形態では、配線基板2にシールド用ワイヤ22とのみ接続されるグランドパッド21を設けたが、設計上等の理由からグランドパッド21を設けられない場合は、第1の接続パッド23をグランドパッドとして活用しても構わない。この場合、シールド用ワイヤ22によって捕捉された放射ノイズが第1の接続パッド23にも伝わることになるが、第1の接続パッド23は、もともとノイズ源である第1の半導体チップ5と接続されているので、影響が小さく問題ない。
[第2の実施形態]
次に、本発明の第2の実施形態である半導体装置について説明する。本実施形態の半導体装置1Bは、第1の半導体チップ5と第2の半導体チップ6との間に金属板31が挿入されている点で第1の実施形態と異なっており、第1の実施形態と同様な部分については、適宜説明を省略する。
次に、本発明の第2の実施形態である半導体装置について説明する。本実施形態の半導体装置1Bは、第1の半導体チップ5と第2の半導体チップ6との間に金属板31が挿入されている点で第1の実施形態と異なっており、第1の実施形態と同様な部分については、適宜説明を省略する。
本実施形態の半導体装置1Bは、図4に示すように、一面2a上に複数のグランドパッド21が設けられた配線基板2と、配線基板2の一面2a上に搭載された第1の半導体チップ5と、第1の半導体チップ5の上方に離間して配置された第2の半導体チップ6と、第1の半導体チップ5と第2の半導体チップ6との間に配置された金属板31と、グランドパッド21と金属板31とを接続するシールド用ワイヤ32と、を有した構成となっている。
金属板31は、例えばAl等で形成されており、平面視略矩形の板状で、第1の半導体チップ5上に、第2の半導体チップ6と接しないように、配置されている。また、金属板31の一面31aの周辺近傍には、図5に示すように、複数のシールド用ワイヤ32が接続されている。なお、図5は、シールド用ワイヤ32、金属板31及び第1の半導体チップ5以外を省略して記載している。
また、第1の半導体チップ5と対向する側から見たときに、金属板31は、その面積が第1の半導体チップ5の面積及び第2の半導体チップ6の面積よりも小さい大きさに構成されている。
また、第1の半導体チップ5と対向する側から見たときに、金属板31は、その面積が第1の半導体チップ5の面積及び第2の半導体チップ6の面積よりも小さい大きさに構成されている。
本実施形態の半導体装置1Bは、第1の半導体チップ5と第2の半導体チップ6との間に金属板31が配置されることとなり、各半導体チップ5,6から漏出する放射ノイズが、相互干渉するのを防止することができる。
また、金属板31は、シールド用ワイヤ22を介して配線基板2に設けられたグランドパッド21と接続されているので、捕捉した放射ノイズを、速やかにグランドパッド21を通して配線基板2に逃がすことができる。
また、金属板31は、シールド用ワイヤ22を介して配線基板2に設けられたグランドパッド21と接続されているので、捕捉した放射ノイズを、速やかにグランドパッド21を通して配線基板2に逃がすことができる。
また、シールド用ワイヤ22によって、金属板31が捕捉した各半導体チップ5,6から発生した熱を、配線基板2に逃がすことができるので、半導体装置1Bの放熱効果も向上する。
また、本実施形態の半導体装置1Bは、第1の実施形態の半導体装置1Aとは異なり、金属板31によって各半導体チップ5,6から漏出する放射ノイズを遮断するので、シールド用ワイヤ32の本数を減らすことができる。
なお、本実施形態でも、配線基板2にシールド用ワイヤ32とのみ接続されるグランドパッド21を設けても構わないし、ノイズ源である第1の半導体チップ5と接続されている第1の接続パッド23をグランドパッドとして活用しても構わない。
また、本実施形態では、金属板31は、第1の半導体チップ5上に第1の半導体チップ5と接するように配置したが、第1の半導体チップ5と第2の半導体チップ6との間に配置されているのであれば、両方に接しないように配置しても、第2の半導体チップ6と接するように配置しても構わない。
また、本実施形態では、金属板31は、第1の半導体チップ5上に第1の半導体チップ5と接するように配置したが、第1の半導体チップ5と第2の半導体チップ6との間に配置されているのであれば、両方に接しないように配置しても、第2の半導体チップ6と接するように配置しても構わない。
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図6に示すように、第2の半導体チップ6の上に第3の半導体チップ41を積層させることも可能である。
本発明は、半導体装置に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
1,1A,1B・・・半導体装置、2・・・配線基板、2a・・・配線基板の一面、2b・・・配線基板の他面、4・・・ランド、5・・・第1の半導体チップ、6・・・第2の半導体チップ、8・・・封止体21・・・グランドパッド、22,32・・・シールド用ワイヤ、23・・・第1の接続パッド、24・・・第2の接続パッド、25・・・第1の電極パッド、26・・・第1のボンディングワイヤ、28・・・第2の電極パッド、29・・・第2のボンディングワイヤ、31・・・金属板
Claims (7)
- 一面上に複数のグランドパッドが設けられた配線基板と、
前記配線基板の一面上に搭載された第1の半導体チップと、
前記第1の半導体チップの上方に離間して配置された第2の半導体チップと、
前記第1の半導体チップの一面を覆うとともに、両端が前記グランドパッドに接続された複数のシールド用ワイヤと、を備えることを特徴とする半導体装置。 - 一面に複数の第1の接続パッドと、複数の第2の接続パッドと、複数のグランドパッドとを有し、他面に前記接続パッドと電気的に接続された複数のランドを有する配線基板と、
前記配線基板の一面に搭載された第1の半導体チップと、
前記第1の半導体チップに設けられた第1の電極パッドと、
前記第1の電極パッドと、前記第1の接続パッドとを電気的に接続する第1のボンディングワイヤと、
前記第1の半導体チップの上方に離間して配置された第2の半導体チップと、
前記第2の半導体チップに設けられた第2の電極パッドと、
前記第2の電極パッドと、前記第2の接続パッドとを電気的に接続する第2のボンディングワイヤと、
前記第1の半導体チップの一面を覆うとともに、両端が前記グランドパッドに接続された複数のシールド用ワイヤと、
少なくとも前記第1の半導体チップと、前記第2の半導体チップと、前記配線基板の一面とを覆う封止体と、を備えることを特徴とする半導体装置。 - 前記複数のシールド用ワイヤが、格子状に設けられていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記第1の半導体チップが、高周波用チップであり、前記第2の半導体チップがメモリチップまたはロジック用チップであることを特徴とする請求項1ないし請求項3のいずれか1項に記載の半導体装置。
- 格子状に設けられた前記シールド用ワイヤのそれぞれの間の距離をlとし、第1の半導体チップと第2の半導体チップの間の距離をmとした際に、l≦mの関係を満足することを特徴とする請求項3または請求項4に記載の半導体装置。
- 一面上に複数のグランドパッドが設けられた配線基板と、
前記配線基板の一面上に搭載された第1の半導体チップと、
前記第1の半導体チップの上方に離間して配置された第2の半導体チップと、
前記第1の半導体チップと前記第2の半導体チップとの間に配置された金属板と、
前記グランドパッドと前記金属板とを接続するシールド用ワイヤと、を備えることを特徴とする半導体装置。 - 前記第1の半導体チップが、高周波用チップであり、前記第2の半導体チップがメモリチップまたはロジック用チップであることを特徴とする請求項6に記載の半導体装置。
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Cited By (7)
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---|---|---|---|---|
US20170263568A1 (en) * | 2016-03-10 | 2017-09-14 | Amkor Technology, Inc. | Semiconductor device having conductive wire with increased attachment angle and method |
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US10141269B2 (en) * | 2016-03-10 | 2018-11-27 | Amkor Technology, Inc. | Semiconductor device having conductive wire with increased attachment angle and method |
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US20210143105A1 (en) * | 2016-03-10 | 2021-05-13 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor device having conductive wire with increased attachment angle and method |
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