JP2011044795A5 - - Google Patents

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  1. データが外部入力される信号端子に接続される入力初段回路と、
    外部入力されるクロックと、前記入力初段回路に含まれるラッチ回路へのラッチタイミング信号とを同位相に調整する位相調整回路と、を備え、
    前記位相調整回路は、
    前記クロックと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいてクロックツリー回路を通過して前記ラッチ回路へと供給される前記ラッチタイミング信号の遅延時間を調整する
    ことを特徴とする入力インターフェース回路。
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