JP2011043331A - Magnetic sensor device and electronic equipment using device - Google Patents
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Abstract
Description
本発明は、磁電変換素子(ホール素子や磁気抵抗素子など)を用いて、これが設置された場所の磁界を検知し、その強度ないしは極性(S極/N極)に応じた論理レベルの出力信号を生成する磁気センサ装置、及び、これを用いた電子機器に関するものである。 The present invention uses a magnetoelectric conversion element (such as a Hall element or a magnetoresistive element) to detect a magnetic field where it is installed, and outputs an output signal having a logic level corresponding to its strength or polarity (S pole / N pole). The present invention relates to a magnetic sensor device that generates a magnetic field, and an electronic device using the same.
図15は、磁気センサ装置を用いた電子機器の一従来例を示す模式図である。本従来例の電子機器は、ホール素子を各々1つしか有しない磁気センサ装置(ホールIC)100X、100Yを2つ用い、各々の出力信号OUTX、OUTYを解析装置300で解析することで、ターゲット(円形磁石)200の回転速度Vを算出する構成とされていた。
FIG. 15 is a schematic diagram showing a conventional example of an electronic apparatus using a magnetic sensor device. The electronic apparatus according to the conventional example uses two magnetic sensor devices (Hall ICs) 100X and 100Y each having only one Hall element, and analyzes each output signal OUTX and OUTY with the
なお、磁気センサ装置100X、100Y相互間の距離(すなわち、磁気センサ装置100X、100Yに各々集積化されたホール素子相互間の距離)をdとし、出力信号OUTXの論理レベルが変化してから出力信号OUTYの論理レベルが変化するまでの出力時間差をΔtとした場合、ターゲット200の回転速度Vは、下記の(1)式で算出することができる。
Note that the distance between the
V=d/Δt … (1) V = d / Δt (1)
なお、上記に関連する従来技術の一例としては、本願出願人によって開示・提案されている特許文献1を挙げることができる。
An example of the related art related to the above is
しかしながら、上記従来構成の電子機器では、ターゲット200の回転速度Vを検出するために、2つの磁気センサ装置100X、100Yを用いる必要があるので、セット基板上における実装面積の拡大やハンドリング数(セット基板への実装に係る工程数)の増大を招くという問題があった。
However, in the electronic apparatus having the above-described conventional configuration, it is necessary to use the two
また、上記従来構成の電子機器では、磁気センサ装置100X、100Yの実装位置ばらつき(延いては、磁気センサ装置100X、100Yに各々集積化されたホール素子相互間の距離ばらつき)に起因して、回転速度Vの検出誤差が生じるという問題もあった。
In addition, in the electronic apparatus having the above-described conventional configuration, due to variations in mounting positions of the
また、上記従来構成の電子機器では、磁気センサ装置100X、100Yそれぞれの検出感度ばらつき(ウェハ面内ないしウェハロット間の製造ばらつき)に起因して、回転速度Vの検出誤差が生じるという問題もあった。
Further, in the electronic apparatus having the above-described conventional configuration, there is a problem that a detection error of the rotation speed V occurs due to variations in detection sensitivity of each of the
本発明は、上記の問題点に鑑み、セット基板上における実装面積の縮小やハンドリング数の削減を実現し、さらに、その出力信号に基づくターゲットの運動解析精度を向上することが可能な磁気センサ装置及びこれを用いた電子機器を提供することを目的とする。 In view of the above-described problems, the present invention realizes a reduction in mounting area on a set substrate and a reduction in the number of handling, and a magnetic sensor device capable of improving the accuracy of motion analysis of a target based on the output signal. And it aims at providing the electronic device using the same.
上記の目的を達成するために、本発明に係る磁気センサ装置は、所定の素子間距離を隔てて配置された複数の磁電変換素子と;前記複数の磁電変換素子で各々検知された磁界の強度ないしは極性に応じて各々の論理レベルが変化する複数の出力信号を各々生成する複数の信号処理回路と;を単一の半導体チップ内に集積化して成る構成(第1の構成)とされている。 In order to achieve the above object, a magnetic sensor device according to the present invention includes a plurality of magnetoelectric transducers arranged at a predetermined inter-element distance; and the intensity of a magnetic field detected by each of the plurality of magnetoelectric transducers. Or a plurality of signal processing circuits that respectively generate a plurality of output signals whose logic levels change according to the polarity; and are integrated in a single semiconductor chip (first configuration). .
なお、上記第1の構成から成る磁気センサ装置において、前記複数の磁電変換素子は、いずれもホール素子である構成(第2の構成)にするとよい。 In the magnetic sensor device having the first configuration described above, the plurality of magnetoelectric conversion elements may all be Hall elements (second configuration).
また、上記第1または第2の構成から成る磁気センサ装置において、前記複数の信号処理回路は、それぞれ、前記磁電変換素子の検出状態を第1、第2切替状態のいずれか一に切り替える切替スイッチ回路と;前記磁電変換素子の検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号を生成する比較回路と;前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と;前記論理演算信号をラッチし、これを前記出力信号として出力するD型フリップフロップと;前記出力信号に基づいて、前記第1切替状態から前記第2切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第2切替状態から前記第1切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と;を有して成る構成(第3の構成)にするとよい。 In the magnetic sensor device having the first or second configuration, each of the plurality of signal processing circuits is configured to switch the detection state of the magnetoelectric conversion element to one of the first and second switching states. A comparison circuit that performs a predetermined comparison process using a detection voltage of the magnetoelectric conversion element and a predetermined reference voltage and generates a comparison result signal according to the result; and based on the output signal and the comparison result signal A logic circuit that generates a logic operation signal for maintaining or inverting the logic of the output signal; a D-type flip-flop that latches the logic operation signal and outputs it as the output signal; Based on the first switching state to the second switching state, the switching control of the changeover switch circuit is performed, or the previous switching state from the second switching state Better to configure comprising a (third configuration); in that order a first switching state, and a control circuit for determining whether to perform switching control of the switching circuit.
また、本発明に係る電子機器は、上記第1〜第3いずれかの構成から成る磁気センサ装置と、磁石を有するターゲットと、前記磁気センサ装置から出力される前記複数の出力信号に基づいて前記ターゲットの運動を解析する解析装置と、を有して成る構成(第4の構成)とされている。 An electronic apparatus according to the present invention is based on the magnetic sensor device having any one of the first to third configurations, a target having a magnet, and the plurality of output signals output from the magnetic sensor device. And an analysis device for analyzing the motion of the target (fourth configuration).
なお、上記第4の構成から成る電子機器において、前記磁気センサ装置は、自身に集積化された前記複数の磁電変換素子が前記ターゲットの運動方向に沿って並ぶように配置されており、前記解析装置は、前記磁気センサ装置から出力される第1出力信号の論理レベルが変化してから第2出力信号の論理レベルが変化するまでの出力時間差を検出し、前記出力時間差と前記所定の素子間距離から前記ターゲットの運動速度を算出する構成(第5の構成)にするとよい。 In the electronic apparatus having the fourth configuration, the magnetic sensor device is arranged such that the plurality of magnetoelectric transducers integrated in the magnetic sensor device are arranged along a movement direction of the target, and the analysis is performed. An apparatus detects an output time difference from a change in the logic level of the first output signal output from the magnetic sensor device to a change in the logic level of the second output signal, and the difference between the output time difference and the predetermined element A configuration (fifth configuration) for calculating the motion speed of the target from the distance may be used.
また、上記第4または第5の構成から成る電子機器において、前記磁石は、前記ターゲットの運動方向に沿って交互に並ぶS極の磁区とN極の磁区を複数有して成り、前記磁気センサ装置には前記ターゲットの運動に伴って交番磁界が印加される構成(第6の構成)にするとよい。 In the electronic apparatus having the fourth or fifth configuration, the magnet includes a plurality of S-pole magnetic domains and N-pole magnetic domains alternately arranged along the direction of movement of the target, and the magnetic sensor It is preferable that the apparatus has a configuration (sixth configuration) in which an alternating magnetic field is applied as the target moves.
本発明に係る磁気センサ回路、及び、これを用いた電子機器であれば、セット基板上における実装面積の縮小やハンドリング数の削減を実現し、さらに、その出力信号に基づくターゲットの運動解析精度を向上することができる。 If the magnetic sensor circuit according to the present invention and an electronic device using the magnetic sensor circuit are realized, the mounting area on the set substrate can be reduced and the number of handling can be reduced, and the motion analysis accuracy of the target based on the output signal can be improved. Can be improved.
図1は、本発明に係る磁気センサ装置の概略構成を示す模式図である。なお、図1の上段には磁気センサ装置1をその上面側から透視した平面図が示されており、下段には磁気センサ装置1をα−α’線で切断した縦断面図が示されている。本図に示すように、本発明に係る磁気センサ装置1は、所定の素子間距離dを隔てて配置された2つのホール素子10X及び10Yを有して成る半導体装置(いわゆるホールIC)である。なお、上記の素子間距離dについては、アプリケーション毎に要求される仕様(例えば速度検出精度)を満たすように適宜設計すればよい。
FIG. 1 is a schematic diagram showing a schematic configuration of a magnetic sensor device according to the present invention. 1 shows a plan view of the
図2は、磁気センサ装置1に集積化されている内部回路の概略構成を示すブロック図である。本図に示すように、本発明に係る磁気センサ装置1は、ホール素子10X及び10Yのほか、切替スイッチ回路20X及び20Yと、増幅回路30X及び30Yと、サンプルホールド回路40X及び40Yと、比較回路50X及び50Yと、ラッチ回路60X及び60Yと、出力回路70X及び70Yと、制御回路80X及び80Yと、発振回路90と、を単一の半導体チップ内に集積化して成る。
FIG. 2 is a block diagram showing a schematic configuration of an internal circuit integrated in the
なお、切替スイッチ回路20X、増幅回路30X、サンプルホールド回路40X、比較回路50X、ラッチ回路60X、出力回路70X、制御回路80X、及び、発振回路90は、ホール素子10Xで検知された磁界の強度ないしは極性に応じて、その論理レベルが変化する出力信号OUTXを生成する第1信号処理回路を形成している。
Note that the
また、切替スイッチ回路20Y、増幅回路30Y、サンプルホールド回路40Y、比較回路50Y、ラッチ回路60Y、出力回路70Y、制御回路80Y、及び、発振回路90は、ホール素子10Yで検知された磁界の強度ないしは極性に応じて、その論理レベルが変化する出力信号OUTYを生成する第2信号処理回路を形成している。
In addition, the
発振回路90は、第1信号処理回路と第2信号処理回路との間で共有されている。このような構成とすることにより、回路規模の縮小や消費電力の低減を図るとともに、出力信号OUTX、OUTYの生成タイミングを互いに同期させることができる。
The
図3は、印加磁界(磁束密度)に対する出力信号OUTX、OUTYの論理レベル変化を示す図である。本図に示すように、ホール素子10X、10Yに対する印加磁界がS極の検出磁界レベルBopを超えている場合には、出力信号OUTX、OUTYがローレベルとなる。一方、ホール素子10X、10Yに対する印加磁界がN極の検出磁界レベルBrpを超えている場合には、出力信号OUTX、OUTYがハイレベルとなる。このように、出力信号OUTX、OUTYは、印加磁界に対して所定のヒステリシス幅を持って、その論理レベルが変化する。
FIG. 3 is a diagram showing changes in the logic levels of the output signals OUTX and OUTY with respect to the applied magnetic field (magnetic flux density). As shown in the figure, when the magnetic field applied to the
上記構成から成る磁気センサ装置1は、折り畳み型携帯電話端末やスライド型携帯電話端末の開閉検知センサや、モータの回転位置検知センサまたは回転速度検知センサ、若しくは、ダイヤルの回転操作検知センサなど、磁気の状態(磁界の強さ)や磁界の極性を検知するセンサとして、幅広い用途に使用することができる。
The
なお、磁気センサ装置1に集積化されている内部回路の具体的な構成や出力信号OUTX、OUTYの生成動作については、後ほど詳細に説明する。
The specific configuration of the internal circuit integrated in the
図4A及び図4Bは、それぞれ、磁気センサ装置1を用いた電子機器の一構成例を示す模式図であり、各図に示されている電子機器は、それぞれ、本発明に係る磁気センサ装置1と、磁石を有するターゲット2Aないし2Bと、磁気センサ装置1から出力される2系統の出力信号OUTX及びOUTYに基づいてターゲット2Aないし2Bの運動を解析する解析装置3と、を有して成る。
FIG. 4A and FIG. 4B are schematic diagrams each showing an example of the configuration of an electronic device using the
ターゲット2Aは、回転速度Vで回転駆動されるものであり、ターゲット2Bは、スライド速度Vでスライド駆動されるものである。以下の説明では、両者を適宜まとめて、ターゲット2と呼ぶことにする。
The
ターゲット2に設けられている磁石は、ターゲット2の運動方向(回転方向ないしはスライド方向)に沿って交互に並ぶS極の磁区とN極の磁区を複数有して成る。従って、磁気センサ装置1には、ターゲット2の運動(回転駆動ないしはスライド駆動)に伴って、N極とS極が交互に切り替わる交番磁界が印加される。
The magnet provided on the
磁気センサ装置1は、所定の素子間距離dを隔てて集積化された2つのホール素子10X、10Yがターゲット2の運動方向に沿って並ぶように、ターゲット2と相対する形でセット基板上に適宜配置されている。なお、図4A及び図4Bでは、いずれも、ターゲット2の運動方向に対して、上流側にホール素子10X、下流側にホール素子10Yが並ぶように、磁気センサ装置1が配置されている。
The
図5は、ターゲット2の運動に伴って印加磁界と出力信号が変化していく様子を示したタイミングチャートである。なお、上段の実線は、ホール素子10Xに対する印加磁界の時間変化を示しており、破線は、ホール素子10Yに対する印加磁界の時間変化を示している。また、下段には、出力信号OUTX、OUTYの時間変化が示されている。本図に示したように、ターゲット2の運動方向に対して、上流側に配置されているホール素子10Xでは、下流側に配置されているホール素子10Yよりも先に、ターゲット2から印加される交番磁界の極性変化が検出される。従って、出力信号OUTXの論理レベルが変化してから出力信号OUTYの論理レベルが変化するまでには、ターゲット2の運動速度に応じた出力時間差Δtが生じる。
FIG. 5 is a timing chart showing how the applied magnetic field and the output signal change as the
解析装置3は、磁気センサ装置1から出力される出力信号OUTXの論理レベルが変化してから出力信号OUTYの論理レベルが変化するまでの出力時間差Δtを検出し、この出力時間差Δtと所定の素子間距離dから、先出の(1)式に基づいて、ターゲット2の運動速度V(回転速度ないしはスライド速度)を算出する。
The
上記したように、本発明に係る磁気センサ装置1を用いた電子機器であれば、ターゲット2の運動速度Vを検出するために、磁気センサ装置1を1つだけ用いれば足りるので、セット基板上における実装面積の縮小やハンドリング数の削減を実現することが可能となり、製品のコストダウンに貢献することができる。また、セット設計の自由度を高めることも可能となる。
As described above, in the case of an electronic apparatus using the
また、本発明に係る磁気センサ装置1であれば、ホール素子10X、10Yが同一チップ内に集積化されているので、素子間距離dの誤差は、マスク(レチクル)の露光精度に起因する誤差のみ(1μm以下)となる上、ホール素子10X、10Y毎の検出感度ばらつき(相対誤差)についても、ほとんど考慮する必要がなくなる。従って、本発明に係る磁気センサ装置1を用いた電子機器であれば、複数の磁気センサ装置を用いていた従来構成と比べて、ターゲット2の運動速度Vをより高精度に検出することが可能となる。
In the
なお、磁気センサ装置1の磁界検出スピード(応答速度)を高速にするほど、ターゲット2の運動速度Vを低速域から高速域まで幅広く検出することが可能となる。
As the magnetic field detection speed (response speed) of the
次に、本発明に係る磁気センサ装置1に集積化されている内部回路の具体的な構成や出力信号OUTX、OUTYの生成動作について詳細な説明を行う。ただし、以下では、ホール素子10Xとその検出信号から出力信号OUTXを生成する第1信号処理回路(20X〜80X、90)についての説明のみを行い、ホール素子10Yとその検出信号に基づいて出力信号OUTYを生成する第2信号処理回路(20Y〜80Y、90)については重複した説明を割愛する。
Next, a specific configuration of an internal circuit integrated in the
図6は、磁気センサ装置1に集積化されている内部回路の具体的な構成を示した図であり、ホール素子10Xと、その検出信号から出力信号OUTXを生成する第1信号処理回路(20X〜80X、90)、並びに、基準電圧生成回路100のみが描写されている。ただし、本構成例の磁気センサ装置1では、図2の例示と異なり、出力回路70Xが省略されている。
FIG. 6 is a diagram showing a specific configuration of an internal circuit integrated in the
図6において、ホール素子10Xは、4つの端子A・C・B・Dに関して、幾何学的に等価な形状の板状に形成されている。このようなホール素子10Xの第1端子対A−Cに電源電圧VDDを印加したときに第2端子対B−Dに生じるホール電圧と、第2端子対B−D間に電源電圧VDDを印加したときに第1端子対C−Aに生じるホール電圧と、を比較した場合、ホール素子10Xに印加される磁界の強さに応じた有効信号成分は同相で、素子オフセット成分(素子オフセット電圧)は逆相となる。
In FIG. 6, the
切替スイッチ回路20Xは、ホール素子10Xへの電源電圧VDDの印加方法と、ホール素子10Xからのホール電圧の取り出し方法を切り替える手段である。
The
より具体的に述べると、切替スイッチ回路20Xは、第1切替信号CTL1の論理に応じてオン/オフ制御されるスイッチ21、23、25、27と、第2切替信号CTL2の論理に応じてオン/オフ制御されるスイッチ22、24、26、28と、を有している。なお、本実施形態の磁気センサ装置1において、スイッチ21、23、25、27は、第1切替信号CTL1がハイレベルのときにオンとなり、ローレベルのときにオフとなる。また、スイッチ22、24、25、27は、第2切替信号CTL2がハイレベルのときにオンとなり、ローレベルのときにオフとなる。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理で実施されても構わない。
More specifically, the
第1、第2切替信号CTL1、CTL2は、互いの論理が一致しないように、かつ、電源オン信号POWがハイレベルとされる期間(すなわち、磁気センサ装置1のセンシング期間に相当)の前半部分(若しくは後半部分)で第1切替信号CTL1がハイレベルとされ、後半部分(若しくは前半部分)で第2切替信号CTL2がハイレベルとされるものである。なお、電源オン信号POWは、間欠的に、例えば一定周期毎に所定期間だけハイレベルとされるものである。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理としても構わない。 The first and second switching signals CTL1 and CTL2 are the first half of a period during which the power-on signal POW is at a high level (ie, corresponding to the sensing period of the magnetic sensor device 1) so that their logics do not match each other. The first switching signal CTL1 is set to the high level in the second half (or the second half), and the second switching signal CTL2 is set to the high level in the second half (or the first half). The power-on signal POW is intermittently set at a high level for a predetermined period, for example, at regular intervals. However, the signal logic described above is merely an example, and the reverse logic may be used.
第1切替信号CTL1がハイレベルとされ、第2切替信号CTL2がローレベルとされる第1切替状態では、端子Aに電源電圧VDDが印加され、端子Cがグランドに接続される形となり、端子Bと端子Dとの間には、磁界の強さに応じたホール電圧が発生する。このとき、端子Bと端子Dとの間に発生する電圧は、印加される磁界の極性(磁界の方向)によって変動するが、ここでは、端子Bの電圧Vbが低く、端子Dの電圧Vdが高い場合を想定する。なお、電圧は、特に断らない限り、グランドに対する電位を表す。 In the first switching state in which the first switching signal CTL1 is set to the high level and the second switching signal CTL2 is set to the low level, the power supply voltage VDD is applied to the terminal A, and the terminal C is connected to the ground. A Hall voltage corresponding to the strength of the magnetic field is generated between B and the terminal D. At this time, the voltage generated between the terminal B and the terminal D varies depending on the polarity of the applied magnetic field (direction of the magnetic field). Here, the voltage Vb at the terminal B is low, and the voltage Vd at the terminal D is Assume a high case. Note that the voltage represents a potential with respect to the ground unless otherwise specified.
一方、第1切替信号CTL1がローレベルとされ、第2切替信号CTL2がハイレベルとされる第2切替状態では、端子Bに電源電圧VDDが印加され、端子Dがグランドに接続される形となり、端子Cと端子Aとの間には、磁界の強さに応じたホール電圧が発生する。ここで、第1切替状態から第2切替状態への状態遷移が高速度に行われた結果、第2切替状態においても、第1切替状態と同じ極性(方向)の磁界が印加されていると想定した場合、端子Cと端子Aとの間に発生する電圧は、端子Cの電圧Vcが低く、端子Aの電圧Vaが高くなる。 On the other hand, in the second switching state in which the first switching signal CTL1 is set to the low level and the second switching signal CTL2 is set to the high level, the power supply voltage VDD is applied to the terminal B and the terminal D is connected to the ground. A Hall voltage corresponding to the strength of the magnetic field is generated between the terminal C and the terminal A. Here, as a result of the state transition from the first switching state to the second switching state being performed at a high speed, a magnetic field having the same polarity (direction) as that in the first switching state is applied even in the second switching state. Assuming that the voltage generated between the terminal C and the terminal A is such that the voltage Vc at the terminal C is low and the voltage Va at the terminal A is high.
従って、切替スイッチ回路20Xの第1出力端iの電圧は、第1切替状態では電圧Vbであり、第2切替状態では電圧Vaである。一方、切替スイッチ回路20Xの第2出力端iiの電圧は、第1切替状態では電圧Vdであり、第2切替状態では電圧Vcである。
Accordingly, the voltage at the first output terminal i of the
増幅回路30Xは、切替スイッチ回路20Xの第1出力端iに接続される第1増幅回路31と、切替スイッチ回路20Xの第2出力端iiに接続される第2増幅回路32とを有して成る。
The
第1増幅回路31は、第1出力端iからの入力電圧(電圧Vbないし電圧Va)を所定の増幅度αで増幅し、第1増幅出力端iiiから第1増幅電圧AOUT1として出力する手段である。なお、第1増幅回路31には、入力オフセット電圧Voffa1が存在するため、第1増幅回路31では、上記の入力電圧(電圧Vbないし電圧Va)に、その入力オフセット電圧Voffa1が加算された上で、所定の増幅処理が行われることになる。
The
第2増幅回路32は、第2出力端iiからの入力電圧(電圧Vdないし電圧Vc)を所定の増幅度αで増幅し、第2増幅出力端ivから第2増幅電圧AOUT2として出力する手段である。なお、第2増幅回路32にも、入力オフセット電圧Voffa2が存在するため、第2増幅回路32では、上記の入力電圧(電圧Vdないし電圧Vc)に、その入力オフセット電圧Voffa2が加算された上で、所定の増幅処理が行われることになる。
The
上記の増幅回路30Xを構成する第1、第2増幅回路31、32には、それぞれスイッチ回路34及びスイッチ回路35を介して、電源電圧VDDが印加されている。なお、スイッチ回路34及びスイッチ回路35は、いずれも電源オン信号POWの論理に応じてオン/オフ制御されるものであり、本実施形態においては、電源オン信号POWがハイレベルのときにオンとされ、ローレベルのときにオフとされる。
The power supply voltage VDD is applied to the first and
従って、増幅回路30Xは、電源オン信号POWのハイレベル遷移に応じて間欠的に、例えば一定周期毎に所定期間だけ駆動される。また、第1、第2増幅回路31、32が電流駆動型のものであるときには、スイッチ回路34及びスイッチ回路35として、スイッチ機能付きの電流源回路を用いればよい。
Accordingly, the
サンプルホールド回路40Xは、第1キャパシタ41と、第2キャパシタ42と、第1スイッチ回路43と、第2スイッチ回路44と、を有して成る。
The
第1キャパシタ41は、増幅回路30Xの第1増幅出力端iiiと、比較回路50Xの第1比較入力端v(コンパレータ51の非反転入力端(+))との間に接続されている。第2キャパシタ42は、増幅回路30Xの第2増幅出力端ivと、比較回路50Xの第2比較入力端vi(コンパレータ51の反転入力端(−))との間に接続されている。
The first capacitor 41 is connected between the first amplification output terminal iii of the
比較回路50Xの第1比較入力端vには、第1スイッチ回路43を介して、第1基準電圧Vref1が供給され、第2比較入力端viには、第2スイッチ回路44を介して、第2基準電圧Vref2が供給される。第1、第2スイッチ回路43、44は、いずれも第3切替信号CTL3の論理に応じてオン/オフ制御されるものであり、本実施形態においては、第3切替信号CTL3がハイレベルのときにオンとされ、ローレベルのときにオフとされる。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理で実施されても構わない。
A first reference voltage Vref1 is supplied to the first comparison input terminal v of the
比較回路50Xは、第1比較入力端vに入力される第1比較電圧INC1と、第2比較入力端viに入力される第2比較電圧INC2とを比較し、第1比較電圧INC1が第2比較電圧INC2よりも高いときには、比較結果信号COUTの論理をハイレベルとする一方、第1比較電圧INC1が第2比較電圧INC2よりも低いときには、比較結果信号COUTの論理をローレベルとする手段であり、コンパレータ51と、スイッチ回路52及び53と、を有して成る。なお、比較回路50Xは、極めて高い入力インピーダンスを持つように構成されている。例えば、コンパレータ51の入力段は、MOSトランジスタ回路で構成される。このように、本実施形態の磁気センサ装置1は、比較回路50Xを備えているので、電源電圧VDDのリップルやノイズの影響を受けにくくなり、安定したセンシング動作が可能となる。
The
上記のコンパレータ51には、スイッチ回路52を介して、電源電圧VDDが印加されている。なお、スイッチ回路52は、電源オン信号POWの論理に応じてオン/オフ制御されるものであり、本実施形態においては、電源オン信号POWがハイレベルのときにオンとされ、ローレベルのときにオフとされる。
The power supply voltage VDD is applied to the
従って、コンパレータ51は、電源オン信号POWのハイレベル遷移(延いては、反転電源オン信号(/POW)のローレベル遷移)に応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。なお、コンパレータ51が電流駆動型のものであるときには、スイッチ回路52として、スイッチ機能付きの電流源回路を用いればよい。
Therefore, the
また、比較回路50Xの出力端(コンパレータ51の出力端)は、スイッチ回路53を介して接地端に接続されている。なお、スイッチ回路53は、反転電源オン信号(/POW)の論理に応じてオン/オフ制御されるものであり、本実施形態においては、反転電源オン信号(/POW)がハイレベルのときにオンとされ、ローレベルのときにオフとされる。これにより、コンパレータ51への電源供給が遮断されている場合には、比較結果信号COUTが強制的にローレベルとされるので、後段のラッチ回路60Xで生成される論理演算信号LOUT(延いては出力信号OUT)に意図しない論理変遷が生じることを防止することができる。
The output terminal of the
ラッチ回路60Xは、論理回路61と、D型フリップフロップ62と、を有して成る。
The
論理回路61は、比較結果信号COUTと出力信号OUTに基づいて、論理演算信号LOUTを生成する手段である。なお、論理回路61の具体的な構成及び動作については、後ほど詳細な説明を行う。
The
D型フリップフロップ62は、論理回路61で得られた論理演算信号LOUTをクロック信号CLK_SHのエッジタイミングでラッチし、これを出力信号OUT(延いては、第1出力信号OUTX)として出力する手段である。
The D-type flip-
なお、ラッチ回路60Xの後段に出力回路70Xを接続する場合には、磁界の強度ないしは極性と出力信号OUTXの論理レベルとが所望の相関関係を持つように、出力回路70Xとして、インバータ段やバッファ段などを適宜用いればよい(図2を参照)。
When the
制御回路80Xは、基準クロック信号OSCに基づいて、電源オン信号POW、反転電源オン信号(/POW)、クロック信号CLK_SH、及び、第3切替信号CTL3を生成するほか、さらに出力信号OUTの入力を受けて、第1切替信号CTL1、及び、第2切替信号CTL2を生成する手段である。なお、制御回路80Xの具体的な構成及び動作については、後ほど詳細な説明を行う。
The
発振回路90は、所定周波数の基準クロック信号OSCを生成し、これを制御回路80Xに供給する手段である。
The
基準電圧生成回路100は、第1基準電圧Vref1と、これよりも所定値VREFだけ高い第2基準電圧Vref2を生成する手段である。なお、基準電圧生成回路100の具体的な構成については、後ほど詳細な説明を行う。
The reference
図7は、増幅回路30Xの第1構成例を示す図である。本構成例の増幅回路30Xは、第1増幅回路31Aと第2増幅回路32Aを有している。
FIG. 7 is a diagram illustrating a first configuration example of the
第1増幅回路31Aにおいて、演算増幅器31−1の非反転入力端(+)は切替スイッチ回路20Xの第1出力端iに接続されている。演算増幅器31−1の反転入力端(−)と第1増幅出力端iiiとの間には、帰還抵抗31−2が接続されている。演算増幅器31−1の反転入力端(−)と基準電圧Vref0の印加端との間には、帰還抵抗31−3が接続されている。
In the
上記構成から成る第1増幅回路31Aは、切替スイッチ回路20Xの第1出力端iから入力される電圧(電圧Vbないし電圧Va)を所定の増幅度αで増幅し、第1増幅電圧AOUT1として、第1増幅出力端iiiから出力する。
The
一方、第2増幅回路32Aにおいて、演算増幅器32−1の非反転入力端(+)は、切替スイッチ回路20Xの第2出力端iiに接続されている。演算増幅器32−1の反転入力端(−)と第2増幅出力端ivとの間には、帰還抵抗32−2が接続されている。演算増幅器32−1の反転入力端(−)と基準電圧Vref0の印加端との間には、帰還抵抗32−3が接続されている。
On the other hand, in the
上記構成から成る第2増幅回路32Aは、切替スイッチ回路20Xの第2出力端iiから入力される電圧(電圧Vdないし電圧Vc)を所定の増幅度αで増幅し、第2増幅電圧AOUT2として、第2増幅出力端ivから出力する。
The
なお、第1構成例の増幅回路30Xにおいて、帰還抵抗31−2、32−2の抵抗値をR2、帰還抵抗31−3、32−3の抵抗値をR1とすると、増幅度αは、約R2/R1である。ただし、R2≫R1とする。
In the
図8は、増幅回路30Xの第2構成例を示す図である。本構成例の増幅回路30Xは、第1増幅回路31Bと第2増幅回路32Bを有している。
FIG. 8 is a diagram illustrating a second configuration example of the
第1増幅回路31Bにおいて、演算増幅器31−1の非反転入力端(+)は切替スイッチ回路20Xの第1出力端iに接続されている。演算増幅器31−1の反転入力端(−)と第1増幅出力端iiiとの間には、第1帰還抵抗31−2が接続されている。
In the
一方、第2増幅回路32Bにおいて、演算増幅器32−1の非反転入力端(+)は、切替スイッチ回路20Xの第2出力端iiに接続されている。演算増幅器32−1の反転入力端(−)と第2増幅出力端ivとの間には、第2帰還抵抗32−2が接続されている。
On the other hand, in the
また、第1演算増幅器31−1の反転入力端(−)と第2演算増幅器32−1の反転入力端(−)との間には、第3帰還抵抗33が接続されている。
A
このように、本構成例の増幅回路30Xは、第1増幅回路31Bと第2増幅回路32Bとで、第3帰還抵抗33を共有する形式、すなわち、平衡入力−平衡出力形式の増幅回路である。第2構成例の増幅回路30Xでは、第1構成例の増幅回路30Xに比べて、帰還抵抗の数を削減することが可能となるほか、第1、第2増幅回路31B、32Bの基準電圧は、その回路内で自動的に設定されることになるので、基準電圧の設定が不要となる。
As described above, the
また、本構成例の増幅回路30Xでは、特有の構成を用いた平衡入力−平衡出力型とすることにより、電圧増幅利得を大きく採ることができる。すなわち、第1、第2帰還抵抗31−2、32−2の抵抗値をR2、第3帰還抵抗33の抵抗値をR1とすると、増幅度αは、約2×R2/R1となる。ただし、R2≫R1とする。このように、増幅度αが2倍になるので、回路設計を容易に行うことが可能となり、また、感度の低いホール素子も使いこなしやすくなる。なお、図7、図8では明示されていないが、第1増幅回路31A及び31Bの駆動に必要な電源電圧VDDについては、図6と同じく、スイッチ回路34を介して供給すればよい。また、第2増幅回路32A及び32Bの駆動に必要な電源電圧VDDについても、図6と同じく、スイッチ回路35を介して供給すればよい。
Further, in the
次に、基準電圧生成回路100の構成及び動作について図9を参照しながら説明する。
Next, the configuration and operation of the reference
図9は、基準電圧生成回路100の一構成例を示す図である。
FIG. 9 is a diagram illustrating a configuration example of the reference
図9に示すように、基準電圧生成回路100は、電源電圧VDDを分圧抵抗器100−1〜100−3で分圧することにより、第1基準電圧Vref1と第2基準電圧Vref2を生成する。これらの基準電圧は、分圧抵抗器100−1〜100−3の電源電圧VDD側に接続されたP型MOSトランジスタ100−4と、グランド側に接続されたN型MOSトランジスタ100−5がオンとされているときに生成される。このMOSトランジスタ100−4、100−5は、インバータ100−6ないしインバータ100−7を介する形で、第3切替信号CTL3の論理に応じてオン/オフ制御される。なお、第3切替信号CTL3に代えて、電源オン信号POWの論理に応じて、MOSトランジスタ100−4、100−5のオン/オフ制御を行うようにしてもよい。
As shown in FIG. 9, the reference
次に、ラッチ回路60Xに含まれる論理回路61の構成及び動作について、図10及び図11を参照しながら説明する。
Next, the configuration and operation of the
図10は、論理回路61の一構成例を示す図である。また、図11は、論理回路61の入出力論理を示す論理値表である。
FIG. 10 is a diagram illustrating a configuration example of the
図10に示す通り、論理回路61は、インバータ61−1及び61−2と、論理積演算器61−3及び61−4と、論理和演算器61−5と、を有して成る。
As shown in FIG. 10, the
インバータ61−1の入力端は、出力信号OUTの印加端に接続されている。インバータ61−2の入力端は、比較結果信号COUTの印加端に接続されている。論理積演算器61−3の一入力端は、インバータ61−1の出力端に接続されている。論理積演算器61−3の他入力端は、比較結果信号COUTの印加端に接続されている。論理積演算器61−4の一入力端は、出力信号OUTの印加端に接続されている。論理積演算器61−4の他入力端は、インバータ61−2の出力端に接続されている。論理和演算器61−5の一入力端は、論理積演算器61−3の出力端に接続されている。論理和演算器61−5の他入力端は、論理積演算器61−4の出力端に接続されている。論理和演算器61−5の出力端は、論理演算信号LOUTの引出端として、D型フリップフロップ62のデータ入力端(図10では不図示)に接続されている。
The input end of the inverter 61-1 is connected to the application end of the output signal OUT. The input end of the inverter 61-2 is connected to the application end of the comparison result signal COUT. One input terminal of the AND operator 61-3 is connected to the output terminal of the inverter 61-1. The other input terminal of the AND operator 61-3 is connected to the application terminal of the comparison result signal COUT. One input terminal of the AND operator 61-4 is connected to the application terminal of the output signal OUT. The other input terminal of the AND operator 61-4 is connected to the output terminal of the inverter 61-2. One input terminal of the logical sum calculator 61-5 is connected to the output terminal of the logical product calculator 61-3. The other input terminal of the logical sum calculator 61-5 is connected to the output terminal of the logical product calculator 61-4. The output terminal of the logical sum calculator 61-5 is connected to the data input terminal (not shown in FIG. 10) of the D-type flip-
上記構成から成る論理回路61において、出力信号OUTと比較結果信号COUTが共にローレベルである場合、論理演算信号LOUTはローレベルとされる。出力信号OUTがローレベルで、比較結果信号COUTがハイレベルである場合、論理演算信号LOUTはハイレベルとされる。出力信号OUTがハイレベルで、比較結果信号COUTがローレベルである場合、論理演算信号LOUTはハイレベルとされる。出力信号OUTと比較結果信号が共にハイレベルである場合、論理演算信号LOUTはローレベルとされる。
In the
次に、制御回路80Xの構成及び動作について、図12及び図13を参照しながら、詳細な説明を行う。
Next, the configuration and operation of the
図12は、制御回路80Xの一構成例を示す図である。また、図13は、本発明に係る磁気センサ装置1の動作を説明するタイミングチャートである。
FIG. 12 is a diagram illustrating a configuration example of the
図12に示すように、本構成例の制御回路80Xは、スタートパルス信号生成回路81と、シフトレジスタ82と、論理和演算器83と、インバータ84及び85と、切替信号生成回路86と、を有して成る。
As shown in FIG. 12, the
スタートパルス生成回路81は、基準クロック信号OSCのパルス数が所定値(例えば32)に達する毎に1つのパルスを生成し、これをスタートパルス信号SIG(図13を参照)として出力する手段である。
The start
シフトレジスタ82は、基準クロック信号OSCとスタートパルス信号SIGの入力を受け、基準クロック信号OSCの1パルス毎に、スタートパルス信号SIGをシフトさせながら順次取り込んでいき、初段のレジスタデータ及び2段目のレジスタデータをそれぞれ第1タイミング信号S1及び第2タイミング信号S2として出力する手段である。すなわち、図13で示すように、スタートパルス信号SIGにパルスが生じると、基準クロック信号OSCに同期して、まず、第1タイミング信号S1にパルスが生じ、次いで第2タイミング信号S2にパルスが生じる。 The shift register 82 receives the input of the reference clock signal OSC and the start pulse signal SIG, and sequentially captures the start pulse signal SIG while shifting the start pulse signal SIG for each pulse of the reference clock signal OSC. These register data are respectively output as a first timing signal S1 and a second timing signal S2. That is, as shown in FIG. 13, when a pulse is generated in the start pulse signal SIG, first, a pulse is generated in the first timing signal S1, and then a pulse is generated in the second timing signal S2, in synchronization with the reference clock signal OSC. .
論理和演算器83は、第1タイミング信号S1と第2タイミング信号S2の論理和演算を行い、電源オン信号POW(図13を参照)を生成する手段である。
The
インバータ84は、電源オン信号POWの論理を反転させることで、反転電源オン信号(/POW)(図13では省略)を生成する手段である。
The
インバータ85は、第2タイミング信号S2の論理を反転させることで、クロック信号CLK_SH(図13を参照)を生成する手段である。
The
切替信号生成回路86は、第1タイミング信号S1及び第2タイミング信号S2と、出力信号OUTの入力を受けて、第1切替信号CTL1、第2切替信号CTL2、及び、第3切替信号CTL3を生成する手段であり、論理積演算器86−1〜86−4と、論理和演算器96−5及び86−6と、インバータ86−7と、を有して成る。
The switching
論理積演算器86−1の一入力端は、第1タイミング信号S1の印加端に接続されている。論理積演算器86−1の他入力端は、インバータ86−7の出力端に接続される。論理積演算器86−2の一入力端は、第2タイミング信号S2の印加端に接続されている。論理積演算器86−2の他入力端は、出力信号OUTの印加端に接続されている。論理積演算器86−3の一入力端は、第2タイミング信号S2の印加端の接続されている。論理積演算器86−3の他入力端は、インバータ86−7の出力端に接続されている。論理積演算器86−4の一入力端は、第1タイミング信号S1の印加端に接続されている。論理積演算器86−4の他入力端は、出力信号OUTの印加端に接続されている。論理和演算器86−5の一入力端は、論理積演算器86−1の出力端に接続されている。論理和演算器86−5の他入力端は、論理積演算器86−2の出力端に接続されている。論理和演算器86−5の出力端は、第1切替信号CTL1の引出端として、切替スイッチ回路20X(図12では不図示)に接続されている。論理和演算器86−6の一入力端は、論理積演算器86−3の出力端に接続されている。論理和演算器86−6の他入力端は、論理積演算器86−4の出力端に接続されている。論理和演算器86−6の出力端は、第2切替信号CTL2の引出端として、切替スイッチ回路20X(図12で不図示)に接続されている。インバータ86−7の入力端は、出力信号OUTの印加端に接続されている。
One input terminal of the AND operator 86-1 is connected to the application terminal of the first timing signal S1. The other input terminal of the AND operator 86-1 is connected to the output terminal of the inverter 86-7. One input terminal of the AND operator 86-2 is connected to the application terminal of the second timing signal S2. The other input terminal of the AND operator 86-2 is connected to the application terminal of the output signal OUT. One input terminal of the logical product calculator 86-3 is connected to the application terminal of the second timing signal S2. The other input terminal of the AND operator 86-3 is connected to the output terminal of the inverter 86-7. One input terminal of the AND operator 86-4 is connected to the application terminal of the first timing signal S1. The other input terminal of the AND operator 86-4 is connected to the application terminal of the output signal OUT. One input terminal of the logical sum calculator 86-5 is connected to the output terminal of the logical product calculator 86-1. The other input terminal of the logical sum calculator 86-5 is connected to the output terminal of the logical product calculator 86-2. The output terminal of the logical sum calculator 86-5 is connected to the
上記構成から成る切替信号生成回路86は、論理和演算器86−5で得られる論理和演算信号を第1切替信号CTL1として出力するとともに、論理和演算器86−6で得られる論理和演算信号を第2切替信号CTL2として出力する。
The switching
従って、図13の(1)及び(4)で示すように、出力信号OUTがハイレベル(すなわち、N極信号の検出後、次にS極信号を検出すべき状態)である場合には、S極信号を増幅するべく、まず、第1切替信号CTL1にパルスが生じ、次いで第2切替信号CTL2にパルスが生じる形となる。言い換えると、出力信号OUTがハイレベルである場合、切替スイッチ回路20Xでは、第1切替状態から第2切替状態という順序で、スイッチ21〜28の切り替え制御が行われることになる。
Therefore, as shown in (1) and (4) of FIG. 13, when the output signal OUT is at a high level (that is, after the detection of the N pole signal, the S pole signal should be detected next), In order to amplify the S pole signal, first, a pulse is generated in the first switching signal CTL1, and then a pulse is generated in the second switching signal CTL2. In other words, when the output signal OUT is at the high level, the changeover control of the
一方、図13の(2)及び(3)で示すように、出力信号OUTがローレベル(すなわち、S極信号の検出後、次にN極信号を検出すべき状態)である場合には、N極信号を増幅するべく、まず、第2切替信号CTL2にパルスが生じ、次いで第1切替信号CTL1にパルスが生じる形となる。言い換えると、出力信号OUTがローレベルである場合、切替スイッチ回路20Xでは、第2切替状態から第1切替状態という順序で、スイッチ21〜28の切り替え制御が行われることになる。
On the other hand, as shown in (2) and (3) of FIG. 13, when the output signal OUT is at a low level (that is, the state where the N pole signal should be detected next after the detection of the S pole signal), In order to amplify the N pole signal, first, a pulse is generated in the second switching signal CTL2, and then a pulse is generated in the first switching signal CTL1. In other words, when the output signal OUT is at the low level, the
また、切替信号生成回路86は、第1タイミング信号S1を第3切替信号CTL3としてそのまま出力する構成であり、第1タイミング信号S1の印加端は、第3切替信号CTL3の引出端として、第1スイッチ回路43及び第2スイッチ回路44(図12ではいずれも不図示)に接続されている。
Further, the switching
次に、上記構成から成る磁気センサ装置1の動作について、図13のタイミングチャートを引き続いて参照しながら詳細な説明を行う。
Next, the operation of the
まず、電源オン信号POWが間欠的にハイレベルとされることで、磁気センサ装置1の各部(具体的には、増幅回路30Xや比較回路50Xなどの主要ユニット)には、間欠的に電源電圧VDDが供給されて、その検出動作が可能となる。このような間欠電源制御と出力信号OUTのラッチ制御とを結合させることにより、磁気センサ装置1の検出動作に支障を来すことなく、これを搭載する電子機器(例えば電池駆動の携帯電話機)の電力消費を著しく低減することが可能となる。なお、電源オン信号POWをハイレベルとする周期や電源オン信号POWのハイレベル期間については、磁気センサ装置1が適用される用途に応じて、適切な時間長に設定すればよい。なお、磁気センサ装置1は、間欠的に動作させるのではなく、連続的に動作させる構成としてもよい。
First, since the power-on signal POW is intermittently set to the high level, the power supply voltage is intermittently applied to each part of the magnetic sensor device 1 (specifically, main units such as the
さて、図13の(1)及び(4)で示す通り、出力信号OUTがハイレベルである場合(すなわち、N極信号の検出後、次にS極信号を検出すべき状態)には、基準クロック信号OSCの立上がりエッジに同期して、まず、第1切替信号CTL1及び第3切替信号CTL3がハイレベルとされる。第1切替信号CTL1がハイレベルとされたことにより、切替スイッチ回路20Xは第1切替状態になる。また、第3切替信号CTL3がハイレベルとされたことにより、第1スイッチ回路43及び第2スイッチ回路44はオンとなる。
As shown in (1) and (4) of FIG. 13, when the output signal OUT is at a high level (that is, after the detection of the N pole signal, the S pole signal is to be detected next), the reference In synchronization with the rising edge of the clock signal OSC, first, the first switching signal CTL1 and the third switching signal CTL3 are set to the high level. When the first switching signal CTL1 is set to the high level, the
第1切替信号CTL1のハイレベル遷移に応じて、切替スイッチ回路20Xが第1切替状態とされたことにより、ホール素子10Xの第1端子対である端子A・Cには、それぞれ、電源電圧VDD及びグランド電圧が印加され、第2端子対である端子B・Dには、それぞれ、ホール電圧が発生する。このとき、端子Bには電圧Vbが発生し、端子Dには電圧Vdが発生する。
In response to the high-level transition of the first switching signal CTL1, the
増幅回路30Xの第1増幅出力端iiiには、電圧Vbが増幅された第1増幅電圧AOUT1(=α(Vb−Voffa1))が発生し、第2増幅出力端ivには、電圧Vdが増幅された第2増幅電圧AOUT2(=α(Vd−Voffa2))が発生する。このαは、増幅回路30Xの増幅度であり、Voffa1、Voffa2は、それぞれ、第1増幅回路31、第2増幅回路32の入力オフセット電圧である。
A first amplified voltage AOUT1 (= α (Vb−Voffa1)) obtained by amplifying the voltage Vb is generated at the first amplified output terminal iii of the
一方、第3切替信号CTL3のハイレベル遷移に応じて、第1スイッチ回路43及び第2スイッチ回路44がともにオンされたことにより、比較回路50Xの第1比較入力端vには、第1基準電圧Vref1が印加され、第2比較入力端viには、第2基準電圧Vref2が印加された状態となる。
On the other hand, when both the
これにより、第1キャパシタ41には、第1基準電圧Vref1と第1増幅電圧AOUT1との差電圧(Vref1−α(Vb−Voffa1))が充電される。一方、第2キャパシタ42には、第2基準電圧Vref2と第2増幅電圧AOUT2との差電圧(Vref2−α(Vd−Voffa2))が充電される。
As a result, the first capacitor 41 is charged with a differential voltage (Vref1-α (Vb−Voffa1)) between the first reference voltage Vref1 and the first amplified voltage AOUT1. On the other hand, the
上記の充電動作が行われた後、次に到来する基準クロック信号OSCの立上がりエッジに同期して、第1切替信号CTL1、第3切替信号CTL3がローレベルとされ、第2切替信号CTL2がハイレベルとされる。第2切替信号CTL2がハイレベルとされたことにより、切替スイッチ回路20Xは、第2切替状態になる。また、第3切替信号CTL3がローレベルとされたことにより、第1スイッチ回路43及び第2スイッチ回路44は、共にオフとなる。
After the above charging operation is performed, in synchronization with the rising edge of the next incoming reference clock signal OSC, the first switching signal CTL1 and the third switching signal CTL3 are set to low level, and the second switching signal CTL2 is set to high level. Level. When the second switching signal CTL2 is set to the high level, the
第2切替信号CTL2のハイレベル遷移に応じて、切替スイッチ回路20Xが第2切替状態とされたことにより、ホール素子10Xの第2端子対である端子B・Dには、それぞれ、電源電圧VDD及びグランド電圧が印加され、第1端子対である端子C・Aには、それぞれ、ホール電圧が発生する。このとき、端子Cには電圧Vcが発生し、端子Aには電圧Vaが発生する。
In response to the high-level transition of the second switching signal CTL2, the
増幅回路30Xの第1増幅出力端iiiには、電圧Vaが増幅された第1増幅電圧AOUT1(=α(Va−Voffa1))が発生し、第2増幅出力端ivには、電圧Vcが増幅された第2増幅電圧AOUT2(=α(Vc−Voffa2))が発生する。
A first amplified voltage AOUT1 (= α (Va−Voffa1)) obtained by amplifying the voltage Va is generated at the first amplified output terminal iii of the
一方、第3切替信号CTL3のローレベル遷移に応じて、第1スイッチ回路43及び第2スイッチ回路44はともにオフされるが、第1キャパシタ41、第2キャパシタ42に充電されている電荷は変化することなく保持されるので、比較回路50Xの第1比較入力端vの第1比較電圧INC1及び第2比較入力端viの第2比較電圧INC2は、それぞれ、次の(2)式、(3)式のようになる。
On the other hand, according to the low-level transition of the third switching signal CTL3, both the
INC1=Vref1−[α(Vb−Voffa1)−α(Va−Voffa1)]
=Vref1−α(Vb−Va) ・・・(2)
INC2=Vref2−[α(Vd−Voffa2)−α(Vc−Voffa2)]
=Vref2−α(Vd−Vc) ・・・(3)
INC1 = Vref1− [α (Vb−Voffa1) −α (Va−Voffa1)]
= Vref1-α (Vb-Va) (2)
INC2 = Vref2− [α (Vd−Voffa2) −α (Vc−Voffa2)]
= Vref2-α (Vd-Vc) (3)
上記の(2)式、(2)式に示される通り、第1、第2比較電圧INC1、INC2には、入力オフセット電圧Voffa1、Voffa2が含まれていない。すなわち、入力オフセット電圧Voffa1、Voffa2は、第1切替状態と第2切替状態の操作を通じて相殺されている。 As shown in the above formulas (2) and (2), the first and second comparison voltages INC1 and INC2 do not include the input offset voltages Voffa1 and Voffa2. That is, the input offset voltages Voffa1 and Voffa2 are canceled through the operations in the first switching state and the second switching state.
そして、比較回路50Xでは、第1比較電圧INC1と第2比較電圧INC2との比較処理が行われる。ここで、図13の(1)で示すように、磁気センサ装置1にS極信号が入力されており、第1比較電圧INC1が第2比較電圧INC2よりも高ければ、比較結果信号COUTがハイレベルとされる。一方、図13の(4)で示すように、磁気センサ装置1にN極信号が入力されており、第1比較電圧INC1が第2比較電圧INC2よりも低ければ、比較結果信号COUTがローレベルに維持される。なお、比較回路50Xでの比較対象となる第1、第2比較電圧INC1、INC2の差分電圧を数式で表すと、以下の(4)式のようになる。
In the
INC1−INC2
=Vref1−Vref2−α(Vb−Va)+α(Vd−Vc)・・・(4)
INC1-INC2
= Vref1-Vref2-α (Vb-Va) + α (Vd-Vc) (4)
ところで、ホール素子10Xから発生されるホール電圧には、磁界の強さに比例した信号成分電圧と素子オフセット電圧とが含まれている。なお、ホール素子10Xの第1切替状態で端子B・D間に生じる電圧と、第2切替状態で端子C・A間に生じる電圧とでは、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。
Incidentally, the Hall voltage generated from the
電圧Vb、Vd、Va、Vcに含まれる素子オフセット電圧を、Vboffe、Vdoffe、Vaoffe、Vcoffeとすると、Vboffe−Vdoffe=Vaoffe−Vcoffeなる関係式が成立する。この関係式を変形すると、次の(5)式が得られる。 If the element offset voltages included in the voltages Vb, Vd, Va, and Vc are Vboff, Vdoffe, Vaoffe, and Vcoffe, the relational expression Vboff−Vdoffe = Vaoffe−Vcoffe is established. When this relational expression is modified, the following expression (5) is obtained.
Vboffe−Vaoffe=Vdoffe−Vcoffe ・・・(5) Vboff-Vaoffe = Vdoffe-Vcoffe (5)
上記の(5)式は、先出の(4)式による第1比較電圧INC1と第2比較電圧INC2との比較において、素子オフセット電圧がキャンセルされていることを示している。 The above equation (5) indicates that the element offset voltage is canceled in the comparison between the first comparison voltage INC1 and the second comparison voltage INC2 according to the above equation (4).
このように、ホール素子10Xの素子オフセット電圧及び増幅回路30Xの入力オフセット電圧はともに、比較回路50Xにおける比較動作においてキャンセルされている。
Thus, both the element offset voltage of the
論理回路61は、上記で得られた比較結果信号COUTと、現在出力されている出力信号OUTに基づいて、論理演算信号LOUTを生成する。
The
より具体的に述べると、図13の(1)で示すように、出力信号OUTがハイレベルであるときに、比較結果信号COUTがハイレベルに遷移された場合には、S極信号が検出されたと判断され、出力信号OUTの論理を反転させるべく、論理演算信号LOUTがローレベルに遷移される。一方、図13の(4)で示すように、出力信号OUTがハイレベルであるときに、比較結果信号COUTがローレベルに維持された場合には、S極信号が検出されていないと判断され、出力信号OUTの論理を現状に維持すべく、論理演算信号LOUTがハイレベルに維持される。 More specifically, as shown in (1) of FIG. 13, when the comparison result signal COUT transitions to a high level when the output signal OUT is at a high level, the S pole signal is detected. In order to invert the logic of the output signal OUT, the logic operation signal LOUT is transited to a low level. On the other hand, as shown by (4) in FIG. 13, when the output signal OUT is at the high level and the comparison result signal COUT is maintained at the low level, it is determined that the S pole signal is not detected. The logic operation signal LOUT is maintained at a high level in order to maintain the logic of the output signal OUT at the current state.
D型フリップフロップ62は、クロック信号CLK_SHの立上りエッジに同期して、論理回路61で生成された論理演算信号LOUTをラッチし、これを出力信号OUTとして出力する。従って、図13の(1)では、出力信号OUTがハイレベルからローレベルに切り替えられ、図13の(4)では、出力信号OUTがハイレベルのまま維持される。
The D-type flip-
一方、図13の(2)及び(3)で示すように、出力信号OUTがローレベルである場合(すなわち、S極信号の検出後、次にN極信号を検出すべき状態)には、基準クロック信号OSCの立上がりエッジに同期して、まず第2切替信号CTL2及び第3切替信号CTL3がハイレベルとされる。第2切替信号CTL2がハイレベルとされたことにより、切替スイッチ回路20Xは第2切替状態になる。また、第3切替信号CTL3がハイレベルとされたことにより、第1スイッチ回路43及び第2スイッチ回路44はオンとなる。
On the other hand, as shown in (2) and (3) of FIG. 13, when the output signal OUT is at a low level (that is, after the detection of the S pole signal, the N pole signal should be detected next), In synchronization with the rising edge of the reference clock signal OSC, first, the second switching signal CTL2 and the third switching signal CTL3 are set to the high level. When the second switching signal CTL2 is set to the high level, the
第2切替信号CTL2のハイレベル遷移に応じて、切替スイッチ回路20Xが第2切替状態とされたことにより、ホール素子10Xの第2端子対である端子B・Dには、それぞれ、電源電圧VDD及びグランド電圧が印加され、第1端子対である端子C・Aには、それぞれ、ホール電圧が発生する。このとき、端子Cには電圧Vcが発生し、端子Aには電圧Vaが発生する。
In response to the high-level transition of the second switching signal CTL2, the
増幅回路30Xの第1増幅出力端iiiには、電圧Vaが増幅された第1増幅電圧AOUT1(=α(Va−Voffa1))が発生し、第2増幅出力端ivには、電圧Vcが増幅された第2増幅電圧AOUT2(=α(Vc−Voffa2))が発生する。
A first amplified voltage AOUT1 (= α (Va−Voffa1)) obtained by amplifying the voltage Va is generated at the first amplified output terminal iii of the
一方、第3切替信号CTL3のハイレベル遷移に応じて、第1スイッチ回路43及び第2スイッチ回路44がともにオンされたことにより、比較回路50Xの第1比較入力端vには、第1基準電圧Vref1が印加され、第2比較入力端viには、第2基準電圧Vref2が印加された状態となる。
On the other hand, when both the
これにより、第1キャパシタ41には、第1基準電圧Vref1と第1増幅電圧AOUT1との差電圧(Vref1−α(Va−Voffa1))が充電される。一方、第2キャパシタ42には、第2基準電圧Vref2と第2増幅電圧AOUT2との差電圧(Vref2−α(Vc−Voffa2))が充電される。
As a result, the first capacitor 41 is charged with a voltage difference (Vref1-α (Va-Voffa1)) between the first reference voltage Vref1 and the first amplified voltage AOUT1. On the other hand, the
上記の充電動作が行われた後、次に到来する基準クロック信号OSCの立上がりエッジに同期して、第2切替信号CTL2、第3切替信号CTL3がローレベルとされ、第1切替信号CTL1がハイレベルとされる。第1切替信号CTL1がハイレベルとされたことにより、切替スイッチ回路20Xは、第1切替状態になる。また、第3切替信号CTL3がローレベルとされたことにより、第1スイッチ回路43及び第2スイッチ回路44は、共にオフとなる。
After the above charging operation is performed, in synchronization with the rising edge of the next incoming reference clock signal OSC, the second switching signal CTL2 and the third switching signal CTL3 are set to the low level, and the first switching signal CTL1 is set to the high level. Level. When the first switch signal CTL1 is set to the high level, the
第1切替信号CTL1のハイレベル遷移に応じて、切替スイッチ回路20Xが第1切替状態とされたことにより、ホール素子10Xの第1端子対である端子A・Cには、それぞれ、電源電圧VDD及びグランド電圧が印加され、第2端子対である端子B・Dには、それぞれ、ホール電圧が発生する。このとき、端子Bには電圧Vbが発生し、端子Dには電圧Vdが発生する。
In response to the high-level transition of the first switching signal CTL1, the
増幅回路30Xの第1増幅出力端iiiには、電圧Vbが増幅された第1増幅電圧AOUT1(=α(Vb−Voffa1))が発生し、第2増幅出力端ivには、電圧Vdが増幅された第2増幅電圧AOUT2(=α(Vd−Voffa2))が発生する。
A first amplified voltage AOUT1 (= α (Vb−Voffa1)) obtained by amplifying the voltage Vb is generated at the first amplified output terminal iii of the
一方、第3切替信号CTL3のローレベル遷移に応じて、第1スイッチ回路43及び第2スイッチ回路44はともにオフされるが、第1キャパシタ41、第2キャパシタ42に充電されている電荷は変化することなく保持されるので、比較回路50Xの第1比較入力端vの第1比較電圧INC1及び第2比較入力端viの第2比較電圧INC2は、それぞれ、次の(6)式、(7)式のようになる。
On the other hand, according to the low-level transition of the third switching signal CTL3, both the
INC1=Vref1−[α(Va−Voffa1)−α(Vb−Voffa1)]
=Vref1−α(Va−Vb) ・・・(6)
INC2=Vref2−[α(Vc−Voffa2)−α(Vd−Voffa2)]
=Vref2−α(Vc−Vd) ・・・(7)
INC1 = Vref1− [α (Va−Voffa1) −α (Vb−Voffa1)]
= Vref1-α (Va-Vb) (6)
INC2 = Vref2− [α (Vc−Voffa2) −α (Vd−Voffa2)]
= Vref2-α (Vc-Vd) (7)
上記の(6)式、(7)式に示される通り、第1、第2比較電圧INC1、INC2には、入力オフセット電圧Voffa1、Voffa2が含まれていない。すなわち、入力オフセット電圧Voffa1、Voffa2は、第2切替状態と第1切替状態の操作を通じて相殺されている。 As shown in the above equations (6) and (7), the first and second comparison voltages INC1 and INC2 do not include the input offset voltages Voffa1 and Voffa2. That is, the input offset voltages Voffa1 and Voffa2 are canceled through the operations in the second switching state and the first switching state.
そして、比較回路50Xでは、第1比較電圧INC1と第2比較電圧INC2との比較処理が行われる。ここで、図13の(3)で示すように、磁気センサ装置1にN極信号が入力されており、第1比較電圧INC1が第2比較電圧INC2よりも高ければ、比較結果信号COUTがハイレベルとされる。一方、図13の(2)で示すように、磁気センサ装置1にS極信号が入力されており、第1比較電圧INC1が第2比較電圧INC2よりも低ければ、比較結果信号COUTがローレベルに維持される。なお、比較回路50Xでの比較対象となる第1、第2比較電圧INC1、INC2の差分電圧を数式で表すと、以下の(8)式のようになる。
In the
INC1−INC2
=Vref1−Vref2−α(Va−Vb)+α(Vc−Vd)・・・(8)
INC1-INC2
= Vref1-Vref2-α (Va−Vb) + α (Vc−Vd) (8)
ところで、先述の通り、ホール素子10Xから発生されるホール電圧には、磁界の強さに比例した信号成分電圧と素子オフセット電圧が含まれている。なお、ホール素子10Xの第1切替状態で端子B・D間に生じる電圧と、第2切替状態で端子C・A間に生じる電圧では、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。
As described above, the Hall voltage generated from the
また、先述の通り、電圧Vb、Vd、Va、Vcに含まれる素子オフセット電圧を、Vboffe、Vdoffe、Vaoffe、Vcoffeとすると、Vboffe−Vdoffe=Vaoffe−Vcoffeなる関係式が成立する。この関係式を変形すると次の(9)式が得られる。 Further, as described above, when the element offset voltages included in the voltages Vb, Vd, Va, and Vc are Vboffe, Vdoffe, Vaoffe, and Vcoffe, the relational expression Vboff−Vdoffe = Vaoffe−Vcoffe is established. When this relational expression is transformed, the following expression (9) is obtained.
Vaoffe−Vboffe=Vcoffe−Vdoffe ・・・(9) Vaoffe−Vboffe = Voffe−Vdoffe (9)
上記の(9)式は、先出の(8)式による第1比較電圧INC1と第2比較電圧INC2との比較において、素子オフセット電圧がキャンセルされていることを示している。 The above equation (9) indicates that the element offset voltage is canceled in the comparison between the first comparison voltage INC1 and the second comparison voltage INC2 according to the above equation (8).
このように、ホール素子10Xの素子オフセット電圧及び増幅回路30Xの入力オフセット電圧はともに、比較回路50Xにおける比較動作においてキャンセルされている。
Thus, both the element offset voltage of the
論理回路61は、上記で得られた比較結果信号COUTと、現在出力されている出力信号OUTに基づいて、論理演算信号LOUTを生成する。
The
より具体的に述べると、図13の(3)で示すように、出力信号OUTがローレベルであるときに、比較結果信号COUTがハイレベルに遷移された場合には、N極信号が検出されたと判断され、出力信号OUTの論理を反転させるべく、論理演算信号LOUTがハイレベルに遷移される。一方、図13の(2)で示すように、出力信号OUTがローレベルであるときに、比較結果信号COUTがローレベルに維持された場合には、N極信号が検出されていないと判断され、出力信号OUTの論理を現状に維持すべく、論理演算信号LOUTがローレベルに維持される。 More specifically, as shown in (3) of FIG. 13, when the output signal OUT is at a low level and the comparison result signal COUT transitions to a high level, an N pole signal is detected. The logic operation signal LOUT is transited to a high level to invert the logic of the output signal OUT. On the other hand, as shown in (2) of FIG. 13, when the comparison result signal COUT is maintained at the low level when the output signal OUT is at the low level, it is determined that the N pole signal is not detected. The logic operation signal LOUT is maintained at a low level in order to maintain the logic of the output signal OUT at the current state.
D型フリップフロップ62は、クロック信号CLK_SHの立上りエッジに同期して、論理回路61で生成された論理演算信号LOUTをラッチし、これを出力信号OUTとして出力する。従って、図13の(3)では、出力信号OUTがローレベルからハイレベルに切り替えられ、図13の(2)では、出力信号OUTがローレベルのまま維持される。
The D-type flip-
上記の交番磁界検知動作(出力信号OUTの生成動作)について、図14のフローチャートを参照しながら総括的に説明する。 The above-described alternating magnetic field detection operation (output signal OUT generation operation) will be generally described with reference to the flowchart of FIG.
図14は、本発明に係る磁気センサ装置1の動作を説明するフローチャートである。
FIG. 14 is a flowchart for explaining the operation of the
交番磁界を検知するに際して、ステップS1では、出力信号OUTがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、出力信号OUTがハイレベルであると判定された場合には、フローがステップS2に進められる。一方、出力信号OUTがローレベルであると判定された場合には、フローがステップS6に進められる。 When detecting the alternating magnetic field, in step S1, it is determined whether the output signal OUT is at a high level or a low level. If it is determined that the output signal OUT is at a high level, the flow proceeds to step S2. On the other hand, if it is determined that the output signal OUT is at a low level, the flow proceeds to step S6.
ステップS1において、出力信号OUTがハイレベルであると判定された場合、ステップS2では、現在の状況は、N極信号の検出後であって、次にS極信号を検出すべき状態であるという認識の下、S極信号を増幅すべく、第1切替状態から第2切替状態という順序で、切替スイッチ回路20Xのスイッチング制御が行われ、これにより得られた第1比較信号INC1と第2比較信号INC2との比較処理(両者の差分電圧と基準電圧VREFとの比較処理)が行われる。
If it is determined in step S1 that the output signal OUT is at a high level, in step S2, the current situation is that after the detection of the N pole signal, the S pole signal should be detected next. Under the recognition, in order to amplify the S pole signal, the switching control of the
続くステップS3では、比較結果信号COUTがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、比較結果信号COUTがハイレベル(印加磁界B>S極の検出磁界レベルBop)であると判定された場合には、フローがステップS4に進められる。一方、比較結果信号COUTがローレベル(印加磁界B<S極の検出磁界レベルBop)であると判定された場合には、フローがステップS5に進められる。 In subsequent step S3, it is determined whether the comparison result signal COUT is at a high level or a low level. Here, if it is determined that the comparison result signal COUT is at the high level (applied magnetic field B> detected magnetic field level Bop of S pole), the flow proceeds to step S4. On the other hand, if it is determined that the comparison result signal COUT is at a low level (applied magnetic field B <detected magnetic field level Bop of S pole), the flow proceeds to step S5.
ステップS3において、比較結果信号COUTがハイレベルであると判定された場合、ステップS4では、S極信号が検出されたという認識の下、出力信号OUTがハイレベルからローレベルに遷移される。その後、フローはステップS1に戻される。 If it is determined in step S3 that the comparison result signal COUT is at the high level, in step S4, the output signal OUT is transitioned from the high level to the low level with the recognition that the S pole signal has been detected. Thereafter, the flow returns to step S1.
一方、ステップS3において、比較結果信号COUTがローレベルであると判定された場合、ステップS5では、S極信号が未検出であるという認識の下、出力信号OUTがハイレベルに維持される。その後、フローはステップS1に戻される。 On the other hand, when it is determined in step S3 that the comparison result signal COUT is at the low level, in step S5, the output signal OUT is maintained at the high level with the recognition that the S pole signal has not been detected. Thereafter, the flow returns to step S1.
また、ステップS1において、出力信号OUTがローレベルであると判定された場合、ステップS6では、現在の状況は、S極信号の検出後であって、次にN極信号を検出すべき状態であるという認識の下、N極信号を増幅すべく、第2切替状態から第1切替状態という順序で、切替スイッチ回路20Xのスイッチング制御が行われ、これにより得られた第1比較信号INC1と第2比較信号INC2との比較処理(両者の差分電圧と基準電圧VREFとの比較処理)が行われる。
If it is determined in step S1 that the output signal OUT is at a low level, in step S6, the current situation is after detection of the S pole signal, and the state where the N pole signal should be detected next. With the recognition that there is, the switching control of the
続くステップS7では、比較結果信号COUTがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、比較結果信号COUTがハイレベル(印加磁界B<N極の検出磁界レベルBrp)であると判定された場合には、フローがステップS8に進められる。一方、比較結果信号COUTがローレベル(印加磁界B>N極の検出磁界レベルBrp)であると判定された場合には、フローがステップS9に進められる。 In subsequent step S7, it is determined whether the comparison result signal COUT is at a high level or a low level. Here, if it is determined that the comparison result signal COUT is at the high level (applied magnetic field B <detected magnetic field level Brp with N poles), the flow proceeds to step S8. On the other hand, when it is determined that the comparison result signal COUT is at the low level (applied magnetic field B> N pole detection magnetic field level Brp), the flow proceeds to step S9.
ステップS7において、比較結果信号COUTがハイレベルであると判定された場合、ステップS8では、N極信号が検出されたという認識の下、出力信号OUTがローレベルからハイレベルに遷移される。その後、フローはステップS1に戻される。 If it is determined in step S7 that the comparison result signal COUT is at the high level, in step S8, the output signal OUT is transitioned from the low level to the high level with the recognition that the N pole signal has been detected. Thereafter, the flow returns to step S1.
一方、ステップS7において、比較結果信号COUTがローレベルであると判定された場合、ステップS9では、N極信号が未検出であるという認識の下、出力信号OUTがローレベルに維持される。その後、フローはステップS1に戻される。 On the other hand, if it is determined in step S7 that the comparison result signal COUT is at the low level, in step S9, the output signal OUT is maintained at the low level with the recognition that the N pole signal has not been detected. Thereafter, the flow returns to step S1.
上記の通り、本発明に係る磁気センサ装置1は、検知された磁界の極性(S極/N極)に応じた論理の出力信号OUTを生成するものであって、ホール素子10Xと;ホール素子10Xの検出状態を第1切替状態と第2切替状態のいずれか一に切り替える切替スイッチ回路20Xと;ホール素子10Xの検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号COUTを生成する比較回路50Xと;出力信号OUTと比較結果信号COUTに基づいて、出力信号OUTの論理を維持または反転するための論理演算信号LOUTを生成する論理回路61と;論理演算信号LOUTをラッチし、これを出力信号OUTとして出力するDフリップフロップ62と;出力信号OUTに基づいて、第1切替状態から第2切替状態という順序で、切替スイッチ回路20Xのスイッチング制御を行うか、或いは、第2切替状態から第1切替状態という順序で、切替スイッチ回路20Xのスイッチング制御を行うかを決定する制御回路80Xと;を有して成る構成とされている。
As described above, the
このように、S極信号の検出時にもN極信号の検出時にも、比較回路50Xの各入力端間に印加する基準電圧VREFの極性を不変とする一方、出力信号OUTに応じて第1、第2切替状態の順序を決定することで、S極信号を増幅するかN極信号を増幅するかを切り替える構成とすることにより、仮に、比較回路50Xの非反転入力端(+)と反転入力端(−)との間に、比較オフセット電圧が存在する場合であっても、S極信号を検出するための検出磁界レベル、及び、N極信号を検出するための検出磁界レベルは、比較オフセット電圧に相当する分だけ、同様の傾向を持って変動することになる。すなわち、両者の差し引きを考えると、比較オフセット電圧の影響をキャンセルし、交番磁界検知の磁界検出レベルに対称性を持たせることが可能となる。
In this way, the polarity of the reference voltage VREF applied between the input terminals of the
従って、上記構成によれば、出力信号OUTに現れるパルスのデューティ比を理想値(50%)とすることができるので、ユーザにとって使い勝手の良い磁気センサ装置を提供することが可能となる。 Therefore, according to the above configuration, since the duty ratio of the pulse appearing in the output signal OUT can be set to an ideal value (50%), it is possible to provide a user-friendly magnetic sensor device.
また、上記構成によれば、従来におけるスイッチタイプの磁気センサ装置を基礎としてその回路構成を流用し、ロジック部分(論理回路や制御回路)のみを修正するだけで、交番磁界検知タイプの磁気センサ装置を実現することができるので、開発コストを削減することが可能となる。 In addition, according to the above configuration, an alternating magnetic field detection type magnetic sensor device can be obtained by diverting only the logic portion (logic circuit or control circuit) by diverting the circuit configuration based on the conventional switch type magnetic sensor device. Therefore, development costs can be reduced.
また、上記構成によれば、基準電圧VREFの極性切替用スイッチが不要となる。 Further, according to the above configuration, the polarity switching switch for the reference voltage VREF is not necessary.
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 The configuration of the present invention can be variously modified in addition to the above-described embodiment without departing from the gist of the invention. That is, the above-described embodiment is an example in all respects and should not be considered as limiting, and the technical scope of the present invention is not the description of the above-described embodiment, but the claims. It should be understood that all modifications that come within the meaning and range of equivalents of the claims are included.
例えば、上記実施形態では、磁電変換素子として、ホール素子を用いた構成を例に挙げて説明を行ったが、磁電変換素子としては、印加される磁界の変化に応じて電気的特性が変化され、その変化に応じた出力電圧を取り出し得るものであれば良く、ホール素子のほか、磁気抵抗素子などを用いても構わない。 For example, in the above-described embodiment, the configuration using a Hall element as the magnetoelectric conversion element has been described as an example. However, as the magnetoelectric conversion element, the electrical characteristics are changed according to the change of the applied magnetic field. As long as the output voltage can be extracted according to the change, a magnetoresistive element or the like may be used in addition to the Hall element.
また、上記実施形態では、磁気センサ装置1を交番磁界検知タイプとした構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、磁気センサ装置1を単極磁界検知タイプとしても構わない。
In the above embodiment, the
また、上記実施形態では、単一チップ内に2つの磁電変換素子を集積化した構成を例に挙げて説明を行ったが、複数の運動方向に対応すべく、単一チップ内に3つ以上の磁電変換素子を集積化しても構わない。 In the above-described embodiment, the configuration in which two magnetoelectric conversion elements are integrated in a single chip has been described as an example. However, in order to correspond to a plurality of movement directions, three or more in a single chip are used. These magnetoelectric conversion elements may be integrated.
また、上記実施形態では、磁気センサ装置を不動とし、磁石を有するターゲットを可動とした構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、磁石を不動とし、磁気センサ装置を有するターゲットを可動としても構わない。 Moreover, in the said embodiment, although demonstrated by exemplifying the structure which made the magnetic sensor apparatus stationary and made the target which has a magnet movable, the structure of this invention is not limited to this, A magnet is made stationary. The target having the magnetic sensor device may be movable.
本発明に係る磁気センサ装置は、例えば、回転駆動やスライド駆動される磁石を有するアプリケーション全般(携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ等)に好適に利用することができる。 The magnetic sensor device according to the present invention can be suitably used, for example, for all applications (mobile phone, digital still camera, digital video camera, etc.) having magnets that are driven to rotate or slide.
1 磁気センサ装置
2(2A、2B) ターゲット
3 解析装置
10X、10Y ホール素子
20X、20Y 切替スイッチ回路
21〜28 スイッチ
30X、30Y 増幅回路
31、31A、31B 第1増幅回路
32、32A、32B 第2増幅回路
33 帰還抵抗
34、35 スイッチ回路
40X、40Y サンプルホールド回路
41、42 第1キャパシタ、第2キャパシタ
43、44 第1、第2スイッチ回路
50X、50Y 比較回路
51 コンパレータ
52、53 スイッチ回路
60X、60Y ラッチ回路
61 論理回路
61−1、61−2 インバータ
61−3、61−4 論理積演算器
61−5 論理和演算器
62 D型フリップフロップ
70X、70Y 出力回路
80X、80Y 制御回路
81 スタートパルス信号生成回路
82 シフトレジスタ
83 論理和演算器
94、85 インバータ
86 切替信号生成回路
86−1、86−2、86−3、86−4 論理積演算器
86−5、86−6 論理和演算器
90 発振回路
100 基準電圧生成回路
100−1〜100−3 分圧抵抗器
100−4 P型MOSトランジスタ
100−5 N型MOSトランジスタ
100−6、100−7 インバータ
VDD 電源電圧
Vref1、Vref2 第1、第2基準電圧
POW 電源オン信号
/POW 反転電源オン信号
CTL1、CTL2、CTL3 第1、第2、第3切替信号
AOUT1、AOUT2 第1、第2増幅電圧
INC1、INC2 第1、第2比較電圧
COUT 比較結果信号
LOUT 論理演算信号
OUT 出力信号
OUTX 第1出力信号
OUTY 第2出力信号
CLK_SH クロック信号
OSC 基準クロック信号
SIG スタートパルス信号
S1、S2 第1、第2タイミング信号
DESCRIPTION OF SYMBOLS 1 Magnetic sensor apparatus 2 (2A, 2B) Target 3 Analysis apparatus 10X, 10Y Hall element 20X, 20Y Changeover switch circuit 21-28 Switch 30X, 30Y Amplification circuit 31, 31A, 31B 1st amplification circuit 32, 32A, 32B 2nd Amplifier circuit 33 Feedback resistor 34, 35 Switch circuit 40X, 40Y Sample hold circuit 41, 42 First capacitor, Second capacitor 43, 44 First, second switch circuit 50X, 50Y Comparison circuit 51 Comparator 52, 53 Switch circuit 60X, 60Y Latch circuit 61 Logic circuit 61-1, 61-2 Inverter 61-3, 61-4 AND operator 61-5 OR operator 62 D-type flip-flop 70X, 70Y Output circuit 80X, 80Y Control circuit 81 Start pulse Signal generation circuit 82 Schiff Register 83 OR operation unit 94, 85 Inverter 86 Switching signal generation circuit 86-1, 86-2, 86-3, 86-4 AND operation unit 86-5, 86-6 OR operation unit 90 Oscillation circuit 100 Reference Voltage generation circuit 100-1 to 100-3 Voltage dividing resistor 100-4 P-type MOS transistor 100-5 N-type MOS transistor 100-6, 100-7 Inverter VDD Power supply voltage Vref1, Vref2 First and second reference voltages POW Power-on signal / POW Inverted power-on signal CTL1, CTL2, CTL3 First, second, third switching signals AOUT1, AOUT2 First, second amplified voltages INC1, INC2 First, second comparison voltage COUT Comparison result signal LOUT Logic Operation signal OUT Output signal OUTX First output signal OUTY Second output signal CLK_S Clock signal OSC reference clock signal SIG start pulse signal S1, S2 first, second timing signal
Claims (6)
前記複数の磁電変換素子で各々検知された磁界の強度ないしは極性に応じて各々の論理レベルが変化する複数の出力信号を各々生成する複数の信号処理回路と;
を単一の半導体チップ内に集積化して成ることを特徴とする磁気センサ装置。 A plurality of magnetoelectric transducers arranged at a predetermined inter-element distance;
A plurality of signal processing circuits that respectively generate a plurality of output signals whose logic levels change according to the intensity or polarity of the magnetic field respectively detected by the plurality of magnetoelectric transducers;
Are integrated in a single semiconductor chip.
前記磁電変換素子の検出状態を第1、第2切替状態のいずれか一に切り替える切替スイッチ回路と;
前記磁電変換素子の検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号を生成する比較回路と;
前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と;
前記論理演算信号をラッチし、これを前記出力信号として出力するD型フリップフロップと;
前記出力信号に基づいて、前記第1切替状態から前記第2切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第2切替状態から前記第1切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と;
を有して成ることを特徴とする請求項1または請求項2に記載の磁気センサ回路。 Each of the plurality of signal processing circuits is
A changeover switch circuit for switching the detection state of the magnetoelectric conversion element to one of the first and second switching states;
A comparison circuit that performs a predetermined comparison process using a detection voltage of the magnetoelectric conversion element and a predetermined reference voltage, and generates a comparison result signal according to the result;
A logic circuit that generates a logical operation signal for maintaining or inverting the logic of the output signal based on the output signal and the comparison result signal;
A D-type flip-flop that latches the logical operation signal and outputs it as the output signal;
Based on the output signal, the switching control of the selector switch circuit is performed in the order from the first switching state to the second switching state, or in the order from the second switching state to the first switching state, A control circuit for determining whether to perform switching control of the changeover switch circuit;
The magnetic sensor circuit according to claim 1, wherein the magnetic sensor circuit is provided.
磁石を有するターゲットと、
前記磁気センサ装置から出力される前記複数の出力信号に基づいて前記ターゲットの運動を解析する解析装置と、
を有して成ることを特徴とする電子機器。 The magnetic sensor device according to any one of claims 1 to 3,
A target having a magnet;
An analysis device for analyzing the movement of the target based on the plurality of output signals output from the magnetic sensor device;
An electronic device characterized by comprising:
前記解析装置は、前記磁気センサ装置から出力される第1出力信号の論理レベルが変化してから第2出力信号の論理レベルが変化するまでの出力時間差を検出し、前記出力時間差と前記所定の素子間距離から前記ターゲットの運動速度を算出することを特徴とする請求項4に記載の電子機器。 The magnetic sensor device is arranged such that the plurality of magnetoelectric transducers integrated in the magnetic sensor device are arranged along the movement direction of the target,
The analysis device detects an output time difference from a change in the logic level of the first output signal output from the magnetic sensor device to a change in the logic level of the second output signal, and the output time difference and the predetermined value The electronic apparatus according to claim 4, wherein a movement speed of the target is calculated from a distance between elements.
前記磁気センサ装置には、前記ターゲットの運動に伴って交番磁界が印加されることを特徴とする請求項4または請求項5に記載の電子機器。 The magnet includes a plurality of S-pole magnetic domains and N-pole magnetic domains arranged alternately along the direction of movement of the target,
The electronic device according to claim 4, wherein an alternating magnetic field is applied to the magnetic sensor device in accordance with the movement of the target.
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