JP2011043331A - Magnetic sensor device and electronic equipment using device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a magnetic sensor device which enables a reduction of a mounting area on a setting substrate, cutting of the number of handling operations and improvement of the accuracy in analysis of the motion of a target, and electronic equipment using this. <P>SOLUTION: The magnetic sensor device 1 is composed by integrating, in a single semiconductor chip, Hall elements 10X and 10Y, changeover switch circuits 20X and 20Y, amplifying circuits 30X and 30Y, sample hold circuits 40X and 40Y, comparison circuits 50X and 50Y, latch circuits 60X and 60Y, output circuits 70X and 70Y, control circuits 80X and 80Y and an oscillation circuit 90. The Hall elements 10X and 10Y are disposed at a prescribed inter-element distance d between them, and generate respectively a plurality of output signals OUTX and OUTY the respective logic levels of which change according to the intensity or the polarity of a detected magnetic field. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、磁電変換素子（ホール素子や磁気抵抗素子など）を用いて、これが設置された場所の磁界を検知し、その強度ないしは極性（Ｓ極／Ｎ極）に応じた論理レベルの出力信号を生成する磁気センサ装置、及び、これを用いた電子機器に関するものである。   The present invention uses a magnetoelectric conversion element (such as a Hall element or a magnetoresistive element) to detect a magnetic field where it is installed, and outputs an output signal having a logic level corresponding to its strength or polarity (S pole / N pole). The present invention relates to a magnetic sensor device that generates a magnetic field, and an electronic device using the same.

図１５は、磁気センサ装置を用いた電子機器の一従来例を示す模式図である。本従来例の電子機器は、ホール素子を各々１つしか有しない磁気センサ装置（ホールＩＣ）１００Ｘ、１００Ｙを２つ用い、各々の出力信号ＯＵＴＸ、ＯＵＴＹを解析装置３００で解析することで、ターゲット（円形磁石）２００の回転速度Ｖを算出する構成とされていた。   FIG. 15 is a schematic diagram showing a conventional example of an electronic apparatus using a magnetic sensor device. The electronic apparatus according to the conventional example uses two magnetic sensor devices (Hall ICs) 100X and 100Y each having only one Hall element, and analyzes each output signal OUTX and OUTY with the analysis device 300, whereby a target is obtained. It was set as the structure which calculates the rotational speed V of (circular magnet) 200.

なお、磁気センサ装置１００Ｘ、１００Ｙ相互間の距離（すなわち、磁気センサ装置１００Ｘ、１００Ｙに各々集積化されたホール素子相互間の距離）をｄとし、出力信号ＯＵＴＸの論理レベルが変化してから出力信号ＯＵＴＹの論理レベルが変化するまでの出力時間差をΔｔとした場合、ターゲット２００の回転速度Ｖは、下記の（１）式で算出することができる。   Note that the distance between the magnetic sensor devices 100X and 100Y (that is, the distance between the Hall elements integrated in the magnetic sensor devices 100X and 100Y) is d, and output after the logic level of the output signal OUTX changes. When the output time difference until the logic level of the signal OUTY changes is Δt, the rotation speed V of the target 200 can be calculated by the following equation (1).

Ｖ＝ｄ／Δｔ … （１）   V = d / Δt (1)

なお、上記に関連する従来技術の一例としては、本願出願人によって開示・提案されている特許文献１を挙げることができる。   An example of the related art related to the above is Patent Document 1 disclosed and proposed by the applicant of the present application.

特開２００９−２８５１号公報JP 2009-28551 A

しかしながら、上記従来構成の電子機器では、ターゲット２００の回転速度Ｖを検出するために、２つの磁気センサ装置１００Ｘ、１００Ｙを用いる必要があるので、セット基板上における実装面積の拡大やハンドリング数（セット基板への実装に係る工程数）の増大を招くという問題があった。   However, in the electronic apparatus having the above-described conventional configuration, it is necessary to use the two magnetic sensor devices 100X and 100Y in order to detect the rotational speed V of the target 200. Therefore, the mounting area on the set substrate is increased and the number of handling (set) There has been a problem in that the number of steps related to mounting on the substrate is increased.

また、上記従来構成の電子機器では、磁気センサ装置１００Ｘ、１００Ｙの実装位置ばらつき（延いては、磁気センサ装置１００Ｘ、１００Ｙに各々集積化されたホール素子相互間の距離ばらつき）に起因して、回転速度Ｖの検出誤差が生じるという問題もあった。   In addition, in the electronic apparatus having the above-described conventional configuration, due to variations in mounting positions of the magnetic sensor devices 100X and 100Y (and, therefore, variations in distance between Hall elements integrated in the magnetic sensor devices 100X and 100Y), There was also a problem that a detection error of the rotational speed V occurred.

また、上記従来構成の電子機器では、磁気センサ装置１００Ｘ、１００Ｙそれぞれの検出感度ばらつき（ウェハ面内ないしウェハロット間の製造ばらつき）に起因して、回転速度Ｖの検出誤差が生じるという問題もあった。   Further, in the electronic apparatus having the above-described conventional configuration, there is a problem that a detection error of the rotation speed V occurs due to variations in detection sensitivity of each of the magnetic sensor devices 100X and 100Y (manufacturing variations within a wafer surface or between wafer lots). .

本発明は、上記の問題点に鑑み、セット基板上における実装面積の縮小やハンドリング数の削減を実現し、さらに、その出力信号に基づくターゲットの運動解析精度を向上することが可能な磁気センサ装置及びこれを用いた電子機器を提供することを目的とする。   In view of the above-described problems, the present invention realizes a reduction in mounting area on a set substrate and a reduction in the number of handling, and a magnetic sensor device capable of improving the accuracy of motion analysis of a target based on the output signal. And it aims at providing the electronic device using the same.

上記の目的を達成するために、本発明に係る磁気センサ装置は、所定の素子間距離を隔てて配置された複数の磁電変換素子と；前記複数の磁電変換素子で各々検知された磁界の強度ないしは極性に応じて各々の論理レベルが変化する複数の出力信号を各々生成する複数の信号処理回路と；を単一の半導体チップ内に集積化して成る構成（第１の構成）とされている。   In order to achieve the above object, a magnetic sensor device according to the present invention includes a plurality of magnetoelectric transducers arranged at a predetermined inter-element distance; and the intensity of a magnetic field detected by each of the plurality of magnetoelectric transducers. Or a plurality of signal processing circuits that respectively generate a plurality of output signals whose logic levels change according to the polarity; and are integrated in a single semiconductor chip (first configuration). .

なお、上記第１の構成から成る磁気センサ装置において、前記複数の磁電変換素子は、いずれもホール素子である構成（第２の構成）にするとよい。   In the magnetic sensor device having the first configuration described above, the plurality of magnetoelectric conversion elements may all be Hall elements (second configuration).

また、上記第１または第２の構成から成る磁気センサ装置において、前記複数の信号処理回路は、それぞれ、前記磁電変換素子の検出状態を第１、第２切替状態のいずれか一に切り替える切替スイッチ回路と；前記磁電変換素子の検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号を生成する比較回路と；前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と；前記論理演算信号をラッチし、これを前記出力信号として出力するＤ型フリップフロップと；前記出力信号に基づいて、前記第１切替状態から前記第２切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第２切替状態から前記第１切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と；を有して成る構成（第３の構成）にするとよい。   In the magnetic sensor device having the first or second configuration, each of the plurality of signal processing circuits is configured to switch the detection state of the magnetoelectric conversion element to one of the first and second switching states. A comparison circuit that performs a predetermined comparison process using a detection voltage of the magnetoelectric conversion element and a predetermined reference voltage and generates a comparison result signal according to the result; and based on the output signal and the comparison result signal A logic circuit that generates a logic operation signal for maintaining or inverting the logic of the output signal; a D-type flip-flop that latches the logic operation signal and outputs it as the output signal; Based on the first switching state to the second switching state, the switching control of the changeover switch circuit is performed, or the previous switching state from the second switching state Better to configure comprising a (third configuration); in that order a first switching state, and a control circuit for determining whether to perform switching control of the switching circuit.

また、本発明に係る電子機器は、上記第１〜第３いずれかの構成から成る磁気センサ装置と、磁石を有するターゲットと、前記磁気センサ装置から出力される前記複数の出力信号に基づいて前記ターゲットの運動を解析する解析装置と、を有して成る構成（第４の構成）とされている。   An electronic apparatus according to the present invention is based on the magnetic sensor device having any one of the first to third configurations, a target having a magnet, and the plurality of output signals output from the magnetic sensor device. And an analysis device for analyzing the motion of the target (fourth configuration).

なお、上記第４の構成から成る電子機器において、前記磁気センサ装置は、自身に集積化された前記複数の磁電変換素子が前記ターゲットの運動方向に沿って並ぶように配置されており、前記解析装置は、前記磁気センサ装置から出力される第１出力信号の論理レベルが変化してから第２出力信号の論理レベルが変化するまでの出力時間差を検出し、前記出力時間差と前記所定の素子間距離から前記ターゲットの運動速度を算出する構成（第５の構成）にするとよい。   In the electronic apparatus having the fourth configuration, the magnetic sensor device is arranged such that the plurality of magnetoelectric transducers integrated in the magnetic sensor device are arranged along a movement direction of the target, and the analysis is performed. An apparatus detects an output time difference from a change in the logic level of the first output signal output from the magnetic sensor device to a change in the logic level of the second output signal, and the difference between the output time difference and the predetermined element A configuration (fifth configuration) for calculating the motion speed of the target from the distance may be used.

また、上記第４または第５の構成から成る電子機器において、前記磁石は、前記ターゲットの運動方向に沿って交互に並ぶＳ極の磁区とＮ極の磁区を複数有して成り、前記磁気センサ装置には前記ターゲットの運動に伴って交番磁界が印加される構成（第６の構成）にするとよい。   In the electronic apparatus having the fourth or fifth configuration, the magnet includes a plurality of S-pole magnetic domains and N-pole magnetic domains alternately arranged along the direction of movement of the target, and the magnetic sensor It is preferable that the apparatus has a configuration (sixth configuration) in which an alternating magnetic field is applied as the target moves.

本発明に係る磁気センサ回路、及び、これを用いた電子機器であれば、セット基板上における実装面積の縮小やハンドリング数の削減を実現し、さらに、その出力信号に基づくターゲットの運動解析精度を向上することができる。   If the magnetic sensor circuit according to the present invention and an electronic device using the magnetic sensor circuit are realized, the mounting area on the set substrate can be reduced and the number of handling can be reduced, and the motion analysis accuracy of the target based on the output signal can be improved. Can be improved.

本発明に係る磁気センサ装置の概略構成を示す模式図The schematic diagram which shows schematic structure of the magnetic sensor apparatus which concerns on this invention 磁気センサ装置１に集積化された内部回路の概略構成を示すブロック図The block diagram which shows schematic structure of the internal circuit integrated in the magnetic sensor apparatus 1 印加磁界（磁束密度）に対する出力信号の論理レベル変化を示す図The figure which shows the logic level change of the output signal with respect to the applied magnetic field (magnetic flux density) 磁気センサ装置１を用いた電子機器の第１構成例を示す模式図The schematic diagram which shows the 1st structural example of the electronic device using the magnetic sensor apparatus 1. FIG. 磁気センサ装置１を用いた電子機器の第２構成例を示す模式図The schematic diagram which shows the 2nd structural example of the electronic device using the magnetic sensor apparatus 1. FIG. ターゲット２の運動に伴って印加磁界と出力信号が変化していく様子を示したタイミングチャートTiming chart showing how the applied magnetic field and output signal change as the target 2 moves 磁気センサ装置１に集積化されている内部回路の具体的な構成を示した図The figure which showed the specific structure of the internal circuit integrated in the magnetic sensor apparatus 1 増幅回路３０Ｘの第１構成例を示す図The figure which shows the 1st structural example of the amplifier circuit 30X. 増幅回路３０Ｘの第２構成例を示す図The figure which shows the 2nd structural example of the amplifier circuit 30X. 基準電圧生成回路１００の一構成例を示す図The figure which shows the example of 1 structure of the reference voltage generation circuit 100 論理回路６１の一構成例を示す図The figure which shows the example of 1 structure of the logic circuit 61 論理回路６１の入出力論理を示す論理値表Logic value table showing input / output logic of logic circuit 61 制御回路８０Ｘの一構成例を示す図The figure which shows the example of 1 structure of the control circuit 80X 磁気センサ装置１の動作を説明するタイミングチャートTiming chart for explaining the operation of the magnetic sensor device 1 磁気センサ装置１の動作を説明するフローチャートFlow chart for explaining the operation of the magnetic sensor device 1 磁気センサ装置を用いた電子機器の一従来例を示す模式図Schematic diagram showing an example of a conventional electronic device using a magnetic sensor device

図１は、本発明に係る磁気センサ装置の概略構成を示す模式図である。なお、図１の上段には磁気センサ装置１をその上面側から透視した平面図が示されており、下段には磁気センサ装置１をα−α’線で切断した縦断面図が示されている。本図に示すように、本発明に係る磁気センサ装置１は、所定の素子間距離ｄを隔てて配置された２つのホール素子１０Ｘ及び１０Ｙを有して成る半導体装置（いわゆるホールＩＣ）である。なお、上記の素子間距離ｄについては、アプリケーション毎に要求される仕様（例えば速度検出精度）を満たすように適宜設計すればよい。   FIG. 1 is a schematic diagram showing a schematic configuration of a magnetic sensor device according to the present invention. 1 shows a plan view of the magnetic sensor device 1 seen through from the upper surface side, and the lower portion shows a longitudinal sectional view of the magnetic sensor device 1 taken along the line α-α ′. Yes. As shown in the figure, the magnetic sensor device 1 according to the present invention is a semiconductor device (so-called Hall IC) having two Hall elements 10X and 10Y arranged with a predetermined inter-element distance d. . The inter-element distance d may be appropriately designed so as to satisfy the specifications required for each application (for example, speed detection accuracy).

図２は、磁気センサ装置１に集積化されている内部回路の概略構成を示すブロック図である。本図に示すように、本発明に係る磁気センサ装置１は、ホール素子１０Ｘ及び１０Ｙのほか、切替スイッチ回路２０Ｘ及び２０Ｙと、増幅回路３０Ｘ及び３０Ｙと、サンプルホールド回路４０Ｘ及び４０Ｙと、比較回路５０Ｘ及び５０Ｙと、ラッチ回路６０Ｘ及び６０Ｙと、出力回路７０Ｘ及び７０Ｙと、制御回路８０Ｘ及び８０Ｙと、発振回路９０と、を単一の半導体チップ内に集積化して成る。   FIG. 2 is a block diagram showing a schematic configuration of an internal circuit integrated in the magnetic sensor device 1. As shown in the figure, in addition to the hall elements 10X and 10Y, the magnetic sensor device 1 according to the present invention includes changeover switch circuits 20X and 20Y, amplifier circuits 30X and 30Y, sample hold circuits 40X and 40Y, and a comparison circuit. 50X and 50Y, latch circuits 60X and 60Y, output circuits 70X and 70Y, control circuits 80X and 80Y, and an oscillation circuit 90 are integrated in a single semiconductor chip.

なお、切替スイッチ回路２０Ｘ、増幅回路３０Ｘ、サンプルホールド回路４０Ｘ、比較回路５０Ｘ、ラッチ回路６０Ｘ、出力回路７０Ｘ、制御回路８０Ｘ、及び、発振回路９０は、ホール素子１０Ｘで検知された磁界の強度ないしは極性に応じて、その論理レベルが変化する出力信号ＯＵＴＸを生成する第１信号処理回路を形成している。   Note that the changeover switch circuit 20X, the amplifier circuit 30X, the sample hold circuit 40X, the comparison circuit 50X, the latch circuit 60X, the output circuit 70X, the control circuit 80X, and the oscillation circuit 90 have the magnetic field intensity detected by the Hall element 10X. A first signal processing circuit that generates an output signal OUTX whose logic level changes according to the polarity is formed.

また、切替スイッチ回路２０Ｙ、増幅回路３０Ｙ、サンプルホールド回路４０Ｙ、比較回路５０Ｙ、ラッチ回路６０Ｙ、出力回路７０Ｙ、制御回路８０Ｙ、及び、発振回路９０は、ホール素子１０Ｙで検知された磁界の強度ないしは極性に応じて、その論理レベルが変化する出力信号ＯＵＴＹを生成する第２信号処理回路を形成している。   In addition, the changeover switch circuit 20Y, the amplifier circuit 30Y, the sample hold circuit 40Y, the comparison circuit 50Y, the latch circuit 60Y, the output circuit 70Y, the control circuit 80Y, and the oscillation circuit 90 are configured so that the intensity of the magnetic field detected by the Hall element 10Y or A second signal processing circuit for generating an output signal OUTY whose logic level changes according to the polarity is formed.

発振回路９０は、第１信号処理回路と第２信号処理回路との間で共有されている。このような構成とすることにより、回路規模の縮小や消費電力の低減を図るとともに、出力信号ＯＵＴＸ、ＯＵＴＹの生成タイミングを互いに同期させることができる。   The oscillation circuit 90 is shared between the first signal processing circuit and the second signal processing circuit. With such a configuration, the circuit scale and power consumption can be reduced, and the generation timings of the output signals OUTX and OUTY can be synchronized with each other.

図３は、印加磁界（磁束密度）に対する出力信号ＯＵＴＸ、ＯＵＴＹの論理レベル変化を示す図である。本図に示すように、ホール素子１０Ｘ、１０Ｙに対する印加磁界がＳ極の検出磁界レベルＢｏｐを超えている場合には、出力信号ＯＵＴＸ、ＯＵＴＹがローレベルとなる。一方、ホール素子１０Ｘ、１０Ｙに対する印加磁界がＮ極の検出磁界レベルＢｒｐを超えている場合には、出力信号ＯＵＴＸ、ＯＵＴＹがハイレベルとなる。このように、出力信号ＯＵＴＸ、ＯＵＴＹは、印加磁界に対して所定のヒステリシス幅を持って、その論理レベルが変化する。   FIG. 3 is a diagram showing changes in the logic levels of the output signals OUTX and OUTY with respect to the applied magnetic field (magnetic flux density). As shown in the figure, when the magnetic field applied to the Hall elements 10X and 10Y exceeds the detection magnetic field level Bop of the south pole, the output signals OUTX and OUTY are at a low level. On the other hand, when the magnetic field applied to the Hall elements 10X and 10Y exceeds the detection magnetic field level Brp of the N pole, the output signals OUTX and OUTY are at a high level. In this way, the output signals OUTX and OUTY have a predetermined hysteresis width with respect to the applied magnetic field, and their logic levels change.

上記構成から成る磁気センサ装置１は、折り畳み型携帯電話端末やスライド型携帯電話端末の開閉検知センサや、モータの回転位置検知センサまたは回転速度検知センサ、若しくは、ダイヤルの回転操作検知センサなど、磁気の状態（磁界の強さ）や磁界の極性を検知するセンサとして、幅広い用途に使用することができる。   The magnetic sensor device 1 having the above-described configuration includes a magnetic sensor such as an open / close detection sensor of a foldable mobile phone terminal or a slide mobile phone terminal, a rotational position detection sensor or a rotational speed detection sensor of a motor, or a rotation operation detection sensor of a dial. As a sensor for detecting the state (magnetic field strength) and magnetic field polarity, it can be used in a wide range of applications.

なお、磁気センサ装置１に集積化されている内部回路の具体的な構成や出力信号ＯＵＴＸ、ＯＵＴＹの生成動作については、後ほど詳細に説明する。   The specific configuration of the internal circuit integrated in the magnetic sensor device 1 and the generation operation of the output signals OUTX and OUTY will be described in detail later.

図４Ａ及び図４Ｂは、それぞれ、磁気センサ装置１を用いた電子機器の一構成例を示す模式図であり、各図に示されている電子機器は、それぞれ、本発明に係る磁気センサ装置１と、磁石を有するターゲット２Ａないし２Ｂと、磁気センサ装置１から出力される２系統の出力信号ＯＵＴＸ及びＯＵＴＹに基づいてターゲット２Ａないし２Ｂの運動を解析する解析装置３と、を有して成る。   FIG. 4A and FIG. 4B are schematic diagrams each showing an example of the configuration of an electronic device using the magnetic sensor device 1, and each of the electronic devices shown in each figure is a magnetic sensor device 1 according to the present invention. And a target 2A to 2B having magnets, and an analysis device 3 for analyzing the motion of the targets 2A to 2B based on two systems of output signals OUTX and OUTY output from the magnetic sensor device 1.

ターゲット２Ａは、回転速度Ｖで回転駆動されるものであり、ターゲット２Ｂは、スライド速度Ｖでスライド駆動されるものである。以下の説明では、両者を適宜まとめて、ターゲット２と呼ぶことにする。   The target 2A is rotationally driven at a rotational speed V, and the target 2B is slide-driven at a slide speed V. In the following description, both are collectively referred to as target 2.

ターゲット２に設けられている磁石は、ターゲット２の運動方向（回転方向ないしはスライド方向）に沿って交互に並ぶＳ極の磁区とＮ極の磁区を複数有して成る。従って、磁気センサ装置１には、ターゲット２の運動（回転駆動ないしはスライド駆動）に伴って、Ｎ極とＳ極が交互に切り替わる交番磁界が印加される。   The magnet provided on the target 2 includes a plurality of S-pole magnetic domains and N-pole magnetic domains that are alternately arranged along the movement direction (rotation direction or slide direction) of the target 2. Therefore, an alternating magnetic field in which the N pole and the S pole are alternately switched with the movement of the target 2 (rotation driving or sliding driving) is applied to the magnetic sensor device 1.

磁気センサ装置１は、所定の素子間距離ｄを隔てて集積化された２つのホール素子１０Ｘ、１０Ｙがターゲット２の運動方向に沿って並ぶように、ターゲット２と相対する形でセット基板上に適宜配置されている。なお、図４Ａ及び図４Ｂでは、いずれも、ターゲット２の運動方向に対して、上流側にホール素子１０Ｘ、下流側にホール素子１０Ｙが並ぶように、磁気センサ装置１が配置されている。   The magnetic sensor device 1 is arranged on a set substrate so as to face the target 2 so that two Hall elements 10X and 10Y integrated with a predetermined inter-element distance d are aligned along the movement direction of the target 2. Arranged appropriately. 4A and 4B, the magnetic sensor device 1 is arranged so that the Hall element 10X is arranged on the upstream side and the Hall element 10Y is arranged on the downstream side with respect to the movement direction of the target 2.

図５は、ターゲット２の運動に伴って印加磁界と出力信号が変化していく様子を示したタイミングチャートである。なお、上段の実線は、ホール素子１０Ｘに対する印加磁界の時間変化を示しており、破線は、ホール素子１０Ｙに対する印加磁界の時間変化を示している。また、下段には、出力信号ＯＵＴＸ、ＯＵＴＹの時間変化が示されている。本図に示したように、ターゲット２の運動方向に対して、上流側に配置されているホール素子１０Ｘでは、下流側に配置されているホール素子１０Ｙよりも先に、ターゲット２から印加される交番磁界の極性変化が検出される。従って、出力信号ＯＵＴＸの論理レベルが変化してから出力信号ＯＵＴＹの論理レベルが変化するまでには、ターゲット２の運動速度に応じた出力時間差Δｔが生じる。   FIG. 5 is a timing chart showing how the applied magnetic field and the output signal change as the target 2 moves. The upper solid line indicates the time change of the applied magnetic field for the Hall element 10X, and the broken line indicates the time change of the applied magnetic field for the Hall element 10Y. Also, the lower stage shows the time change of the output signals OUTX and OUTY. As shown in the figure, the Hall element 10X arranged on the upstream side with respect to the movement direction of the target 2 is applied from the target 2 before the Hall element 10Y arranged on the downstream side. A change in polarity of the alternating magnetic field is detected. Therefore, an output time difference Δt corresponding to the movement speed of the target 2 is generated from the change of the logic level of the output signal OUTX to the change of the logic level of the output signal OUTY.

解析装置３は、磁気センサ装置１から出力される出力信号ＯＵＴＸの論理レベルが変化してから出力信号ＯＵＴＹの論理レベルが変化するまでの出力時間差Δｔを検出し、この出力時間差Δｔと所定の素子間距離ｄから、先出の（１）式に基づいて、ターゲット２の運動速度Ｖ（回転速度ないしはスライド速度）を算出する。   The analysis device 3 detects an output time difference Δt from when the logic level of the output signal OUTX output from the magnetic sensor device 1 changes until the logic level of the output signal OUTY changes, and this output time difference Δt and a predetermined element Based on the distance d, the motion speed V (rotation speed or slide speed) of the target 2 is calculated based on the above equation (1).

上記したように、本発明に係る磁気センサ装置１を用いた電子機器であれば、ターゲット２の運動速度Ｖを検出するために、磁気センサ装置１を１つだけ用いれば足りるので、セット基板上における実装面積の縮小やハンドリング数の削減を実現することが可能となり、製品のコストダウンに貢献することができる。また、セット設計の自由度を高めることも可能となる。   As described above, in the case of an electronic apparatus using the magnetic sensor device 1 according to the present invention, it is sufficient to use only one magnetic sensor device 1 in order to detect the motion speed V of the target 2. The mounting area can be reduced and the number of handlings can be reduced, which can contribute to the cost reduction of the product. It is also possible to increase the degree of freedom of set design.

また、本発明に係る磁気センサ装置１であれば、ホール素子１０Ｘ、１０Ｙが同一チップ内に集積化されているので、素子間距離ｄの誤差は、マスク（レチクル）の露光精度に起因する誤差のみ（１μｍ以下）となる上、ホール素子１０Ｘ、１０Ｙ毎の検出感度ばらつき（相対誤差）についても、ほとんど考慮する必要がなくなる。従って、本発明に係る磁気センサ装置１を用いた電子機器であれば、複数の磁気センサ装置を用いていた従来構成と比べて、ターゲット２の運動速度Ｖをより高精度に検出することが可能となる。   In the magnetic sensor device 1 according to the present invention, since the Hall elements 10X and 10Y are integrated in the same chip, the error of the inter-element distance d is an error caused by the exposure accuracy of the mask (reticle). In addition, the detection sensitivity variation (relative error) for each of the Hall elements 10X and 10Y hardly needs to be considered. Therefore, if the electronic device uses the magnetic sensor device 1 according to the present invention, it is possible to detect the motion speed V of the target 2 with higher accuracy than in the conventional configuration using a plurality of magnetic sensor devices. It becomes.

なお、磁気センサ装置１の磁界検出スピード（応答速度）を高速にするほど、ターゲット２の運動速度Ｖを低速域から高速域まで幅広く検出することが可能となる。   As the magnetic field detection speed (response speed) of the magnetic sensor device 1 is increased, the motion speed V of the target 2 can be detected in a wider range from the low speed range to the high speed range.

次に、本発明に係る磁気センサ装置１に集積化されている内部回路の具体的な構成や出力信号ＯＵＴＸ、ＯＵＴＹの生成動作について詳細な説明を行う。ただし、以下では、ホール素子１０Ｘとその検出信号から出力信号ＯＵＴＸを生成する第１信号処理回路（２０Ｘ〜８０Ｘ、９０）についての説明のみを行い、ホール素子１０Ｙとその検出信号に基づいて出力信号ＯＵＴＹを生成する第２信号処理回路（２０Ｙ〜８０Ｙ、９０）については重複した説明を割愛する。   Next, a specific configuration of an internal circuit integrated in the magnetic sensor device 1 according to the present invention and an operation for generating the output signals OUTX and OUTY will be described in detail. However, only the first signal processing circuit (20X to 80X, 90) that generates the output signal OUTX from the Hall element 10X and its detection signal will be described below, and the output signal based on the Hall element 10Y and its detection signal will be described. The second signal processing circuit (20Y to 80Y, 90) that generates OUTY will not be described again.

図６は、磁気センサ装置１に集積化されている内部回路の具体的な構成を示した図であり、ホール素子１０Ｘと、その検出信号から出力信号ＯＵＴＸを生成する第１信号処理回路（２０Ｘ〜８０Ｘ、９０）、並びに、基準電圧生成回路１００のみが描写されている。ただし、本構成例の磁気センサ装置１では、図２の例示と異なり、出力回路７０Ｘが省略されている。   FIG. 6 is a diagram showing a specific configuration of an internal circuit integrated in the magnetic sensor device 1, and shows a Hall element 10X and a first signal processing circuit (20X) that generates an output signal OUTX from its detection signal. -80X, 90), and only the reference voltage generation circuit 100 is depicted. However, in the magnetic sensor device 1 of this configuration example, the output circuit 70X is omitted, unlike the example of FIG.

図６において、ホール素子１０Ｘは、４つの端子Ａ・Ｃ・Ｂ・Ｄに関して、幾何学的に等価な形状の板状に形成されている。このようなホール素子１０Ｘの第１端子対Ａ−Ｃに電源電圧ＶＤＤを印加したときに第２端子対Ｂ−Ｄに生じるホール電圧と、第２端子対Ｂ−Ｄ間に電源電圧ＶＤＤを印加したときに第１端子対Ｃ−Ａに生じるホール電圧と、を比較した場合、ホール素子１０Ｘに印加される磁界の強さに応じた有効信号成分は同相で、素子オフセット成分（素子オフセット電圧）は逆相となる。   In FIG. 6, the Hall element 10X is formed in a plate shape having a geometrically equivalent shape with respect to the four terminals A, C, B, and D. When the power supply voltage VDD is applied to the first terminal pair AC of the Hall element 10X, the Hall voltage generated in the second terminal pair BD and the power supply voltage VDD are applied between the second terminal pair BD. When the Hall voltage generated at the first terminal pair C-A is compared, the effective signal component corresponding to the strength of the magnetic field applied to the Hall element 10X is in phase, and the element offset component (element offset voltage) Is out of phase.

切替スイッチ回路２０Ｘは、ホール素子１０Ｘへの電源電圧ＶＤＤの印加方法と、ホール素子１０Ｘからのホール電圧の取り出し方法を切り替える手段である。   The changeover switch circuit 20X is means for switching between a method for applying the power supply voltage VDD to the Hall element 10X and a method for extracting the Hall voltage from the Hall element 10X.

より具体的に述べると、切替スイッチ回路２０Ｘは、第１切替信号ＣＴＬ１の論理に応じてオン／オフ制御されるスイッチ２１、２３、２５、２７と、第２切替信号ＣＴＬ２の論理に応じてオン／オフ制御されるスイッチ２２、２４、２６、２８と、を有している。なお、本実施形態の磁気センサ装置１において、スイッチ２１、２３、２５、２７は、第１切替信号ＣＴＬ１がハイレベルのときにオンとなり、ローレベルのときにオフとなる。また、スイッチ２２、２４、２５、２７は、第２切替信号ＣＴＬ２がハイレベルのときにオンとなり、ローレベルのときにオフとなる。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理で実施されても構わない。   More specifically, the changeover switch circuit 20X is turned on according to the logic of the switches 21, 23, 25, and 27 that are on / off controlled according to the logic of the first switching signal CTL1 and the second switching signal CTL2. The switches 22, 24, 26, and 28 are controlled. In the magnetic sensor device 1 of the present embodiment, the switches 21, 23, 25, and 27 are turned on when the first switching signal CTL1 is at a high level, and are turned off when the first switching signal CTL1 is at a low level. The switches 22, 24, 25, and 27 are turned on when the second switching signal CTL2 is at a high level, and turned off when the second switching signal CTL2 is at a low level. However, the above signal logic is merely an example, and may be implemented with the reverse logic.

第１、第２切替信号ＣＴＬ１、ＣＴＬ２は、互いの論理が一致しないように、かつ、電源オン信号ＰＯＷがハイレベルとされる期間（すなわち、磁気センサ装置１のセンシング期間に相当）の前半部分（若しくは後半部分）で第１切替信号ＣＴＬ１がハイレベルとされ、後半部分（若しくは前半部分）で第２切替信号ＣＴＬ２がハイレベルとされるものである。なお、電源オン信号ＰＯＷは、間欠的に、例えば一定周期毎に所定期間だけハイレベルとされるものである。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理としても構わない。   The first and second switching signals CTL1 and CTL2 are the first half of a period during which the power-on signal POW is at a high level (ie, corresponding to the sensing period of the magnetic sensor device 1) so that their logics do not match each other. The first switching signal CTL1 is set to the high level in the second half (or the second half), and the second switching signal CTL2 is set to the high level in the second half (or the first half). The power-on signal POW is intermittently set at a high level for a predetermined period, for example, at regular intervals. However, the signal logic described above is merely an example, and the reverse logic may be used.

第１切替信号ＣＴＬ１がハイレベルとされ、第２切替信号ＣＴＬ２がローレベルとされる第１切替状態では、端子Ａに電源電圧ＶＤＤが印加され、端子Ｃがグランドに接続される形となり、端子Ｂと端子Ｄとの間には、磁界の強さに応じたホール電圧が発生する。このとき、端子Ｂと端子Ｄとの間に発生する電圧は、印加される磁界の極性（磁界の方向）によって変動するが、ここでは、端子Ｂの電圧Ｖｂが低く、端子Ｄの電圧Ｖｄが高い場合を想定する。なお、電圧は、特に断らない限り、グランドに対する電位を表す。   In the first switching state in which the first switching signal CTL1 is set to the high level and the second switching signal CTL2 is set to the low level, the power supply voltage VDD is applied to the terminal A, and the terminal C is connected to the ground. A Hall voltage corresponding to the strength of the magnetic field is generated between B and the terminal D. At this time, the voltage generated between the terminal B and the terminal D varies depending on the polarity of the applied magnetic field (direction of the magnetic field). Here, the voltage Vb at the terminal B is low, and the voltage Vd at the terminal D is Assume a high case. Note that the voltage represents a potential with respect to the ground unless otherwise specified.

一方、第１切替信号ＣＴＬ１がローレベルとされ、第２切替信号ＣＴＬ２がハイレベルとされる第２切替状態では、端子Ｂに電源電圧ＶＤＤが印加され、端子Ｄがグランドに接続される形となり、端子Ｃと端子Ａとの間には、磁界の強さに応じたホール電圧が発生する。ここで、第１切替状態から第２切替状態への状態遷移が高速度に行われた結果、第２切替状態においても、第１切替状態と同じ極性（方向）の磁界が印加されていると想定した場合、端子Ｃと端子Ａとの間に発生する電圧は、端子Ｃの電圧Ｖｃが低く、端子Ａの電圧Ｖａが高くなる。   On the other hand, in the second switching state in which the first switching signal CTL1 is set to the low level and the second switching signal CTL2 is set to the high level, the power supply voltage VDD is applied to the terminal B and the terminal D is connected to the ground. A Hall voltage corresponding to the strength of the magnetic field is generated between the terminal C and the terminal A. Here, as a result of the state transition from the first switching state to the second switching state being performed at a high speed, a magnetic field having the same polarity (direction) as that in the first switching state is applied even in the second switching state. Assuming that the voltage generated between the terminal C and the terminal A is such that the voltage Vc at the terminal C is low and the voltage Va at the terminal A is high.

従って、切替スイッチ回路２０Ｘの第１出力端ｉの電圧は、第１切替状態では電圧Ｖｂであり、第２切替状態では電圧Ｖａである。一方、切替スイッチ回路２０Ｘの第２出力端ｉｉの電圧は、第１切替状態では電圧Ｖｄであり、第２切替状態では電圧Ｖｃである。   Accordingly, the voltage at the first output terminal i of the changeover switch circuit 20X is the voltage Vb in the first switching state and the voltage Va in the second switching state. On the other hand, the voltage of the second output terminal ii of the changeover switch circuit 20X is the voltage Vd in the first switching state and the voltage Vc in the second switching state.

増幅回路３０Ｘは、切替スイッチ回路２０Ｘの第１出力端ｉに接続される第１増幅回路３１と、切替スイッチ回路２０Ｘの第２出力端ｉｉに接続される第２増幅回路３２とを有して成る。   The amplifier circuit 30X includes a first amplifier circuit 31 connected to the first output terminal i of the changeover switch circuit 20X, and a second amplifier circuit 32 connected to the second output terminal ii of the changeover switch circuit 20X. Become.

第１増幅回路３１は、第１出力端ｉからの入力電圧（電圧Ｖｂないし電圧Ｖａ）を所定の増幅度αで増幅し、第１増幅出力端ｉｉｉから第１増幅電圧ＡＯＵＴ１として出力する手段である。なお、第１増幅回路３１には、入力オフセット電圧Ｖｏｆｆａ１が存在するため、第１増幅回路３１では、上記の入力電圧（電圧Ｖｂないし電圧Ｖａ）に、その入力オフセット電圧Ｖｏｆｆａ１が加算された上で、所定の増幅処理が行われることになる。   The first amplifier circuit 31 is means for amplifying an input voltage (voltage Vb to voltage Va) from the first output terminal i with a predetermined amplification degree α and outputting the amplified voltage from the first amplification output terminal iii as the first amplified voltage AOUT1. is there. Since the first amplifier circuit 31 has an input offset voltage Voffa1, the first amplifier circuit 31 adds the input offset voltage Voffa1 to the input voltage (voltage Vb to voltage Va). Then, a predetermined amplification process is performed.

第２増幅回路３２は、第２出力端ｉｉからの入力電圧（電圧Ｖｄないし電圧Ｖｃ）を所定の増幅度αで増幅し、第２増幅出力端ｉｖから第２増幅電圧ＡＯＵＴ２として出力する手段である。なお、第２増幅回路３２にも、入力オフセット電圧Ｖｏｆｆａ２が存在するため、第２増幅回路３２では、上記の入力電圧（電圧Ｖｄないし電圧Ｖｃ）に、その入力オフセット電圧Ｖｏｆｆａ２が加算された上で、所定の増幅処理が行われることになる。   The second amplifier circuit 32 is means for amplifying the input voltage (voltage Vd to voltage Vc) from the second output terminal ii with a predetermined amplification degree α and outputting the amplified voltage as the second amplified voltage AOUT2 from the second amplified output terminal iv. is there. Since the input offset voltage Voffa2 also exists in the second amplifier circuit 32, the second amplifier circuit 32 adds the input offset voltage Voffa2 to the input voltage (voltage Vd to voltage Vc). Then, a predetermined amplification process is performed.

上記の増幅回路３０Ｘを構成する第１、第２増幅回路３１、３２には、それぞれスイッチ回路３４及びスイッチ回路３５を介して、電源電圧ＶＤＤが印加されている。なお、スイッチ回路３４及びスイッチ回路３５は、いずれも電源オン信号ＰＯＷの論理に応じてオン／オフ制御されるものであり、本実施形態においては、電源オン信号ＰＯＷがハイレベルのときにオンとされ、ローレベルのときにオフとされる。   The power supply voltage VDD is applied to the first and second amplifier circuits 31 and 32 constituting the amplifier circuit 30X via the switch circuit 34 and the switch circuit 35, respectively. Note that both the switch circuit 34 and the switch circuit 35 are on / off controlled according to the logic of the power-on signal POW. In this embodiment, the switch circuit 34 and the switch circuit 35 are turned on when the power-on signal POW is at a high level. It is turned off when it is at low level.

従って、増幅回路３０Ｘは、電源オン信号ＰＯＷのハイレベル遷移に応じて間欠的に、例えば一定周期毎に所定期間だけ駆動される。また、第１、第２増幅回路３１、３２が電流駆動型のものであるときには、スイッチ回路３４及びスイッチ回路３５として、スイッチ機能付きの電流源回路を用いればよい。   Accordingly, the amplifier circuit 30X is driven intermittently, for example, for a predetermined period every fixed period in response to the high level transition of the power-on signal POW. Further, when the first and second amplifier circuits 31 and 32 are of the current drive type, a current source circuit with a switch function may be used as the switch circuit 34 and the switch circuit 35.

サンプルホールド回路４０Ｘは、第１キャパシタ４１と、第２キャパシタ４２と、第１スイッチ回路４３と、第２スイッチ回路４４と、を有して成る。   The sample hold circuit 40X includes a first capacitor 41, a second capacitor 42, a first switch circuit 43, and a second switch circuit 44.

第１キャパシタ４１は、増幅回路３０Ｘの第１増幅出力端ｉｉｉと、比較回路５０Ｘの第１比較入力端ｖ（コンパレータ５１の非反転入力端（＋））との間に接続されている。第２キャパシタ４２は、増幅回路３０Ｘの第２増幅出力端ｉｖと、比較回路５０Ｘの第２比較入力端ｖｉ（コンパレータ５１の反転入力端（−））との間に接続されている。   The first capacitor 41 is connected between the first amplification output terminal iii of the amplification circuit 30X and the first comparison input terminal v of the comparison circuit 50X (the non-inverting input terminal (+) of the comparator 51). The second capacitor 42 is connected between the second amplification output terminal iv of the amplification circuit 30X and the second comparison input terminal vi (the inverting input terminal (−) of the comparator 51) of the comparison circuit 50X.

比較回路５０Ｘの第１比較入力端ｖには、第１スイッチ回路４３を介して、第１基準電圧Ｖｒｅｆ１が供給され、第２比較入力端ｖｉには、第２スイッチ回路４４を介して、第２基準電圧Ｖｒｅｆ２が供給される。第１、第２スイッチ回路４３、４４は、いずれも第３切替信号ＣＴＬ３の論理に応じてオン／オフ制御されるものであり、本実施形態においては、第３切替信号ＣＴＬ３がハイレベルのときにオンとされ、ローレベルのときにオフとされる。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理で実施されても構わない。   A first reference voltage Vref1 is supplied to the first comparison input terminal v of the comparison circuit 50X via the first switch circuit 43, and the second comparison input terminal vi is supplied to the first comparison input terminal v via the second switch circuit 44. 2 Reference voltage Vref2 is supplied. Both the first and second switch circuits 43 and 44 are on / off controlled in accordance with the logic of the third switching signal CTL3. In the present embodiment, when the third switching signal CTL3 is at a high level. On, and off when low. However, the above signal logic is merely an example, and may be implemented with the reverse logic.

比較回路５０Ｘは、第１比較入力端ｖに入力される第１比較電圧ＩＮＣ１と、第２比較入力端ｖｉに入力される第２比較電圧ＩＮＣ２とを比較し、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高いときには、比較結果信号ＣＯＵＴの論理をハイレベルとする一方、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低いときには、比較結果信号ＣＯＵＴの論理をローレベルとする手段であり、コンパレータ５１と、スイッチ回路５２及び５３と、を有して成る。なお、比較回路５０Ｘは、極めて高い入力インピーダンスを持つように構成されている。例えば、コンパレータ５１の入力段は、ＭＯＳトランジスタ回路で構成される。このように、本実施形態の磁気センサ装置１は、比較回路５０Ｘを備えているので、電源電圧ＶＤＤのリップルやノイズの影響を受けにくくなり、安定したセンシング動作が可能となる。   The comparison circuit 50X compares the first comparison voltage INC1 input to the first comparison input terminal v with the second comparison voltage INC2 input to the second comparison input terminal vi, and the first comparison voltage INC1 is the second comparison voltage INC1. When the comparison voltage INC2 is higher, the logic of the comparison result signal COUT is set to the high level, and when the first comparison voltage INC1 is lower than the second comparison voltage INC2, the logic of the comparison result signal COUT is set to the low level. A comparator 51 and switch circuits 52 and 53. The comparison circuit 50X is configured to have an extremely high input impedance. For example, the input stage of the comparator 51 is composed of a MOS transistor circuit. As described above, since the magnetic sensor device 1 of the present embodiment includes the comparison circuit 50X, the magnetic sensor device 1 is less susceptible to the ripple of the power supply voltage VDD and noise, and a stable sensing operation is possible.

上記のコンパレータ５１には、スイッチ回路５２を介して、電源電圧ＶＤＤが印加されている。なお、スイッチ回路５２は、電源オン信号ＰＯＷの論理に応じてオン／オフ制御されるものであり、本実施形態においては、電源オン信号ＰＯＷがハイレベルのときにオンとされ、ローレベルのときにオフとされる。   The power supply voltage VDD is applied to the comparator 51 via the switch circuit 52. The switch circuit 52 is on / off controlled according to the logic of the power-on signal POW. In the present embodiment, the switch circuit 52 is turned on when the power-on signal POW is at a high level, and is switched on at a low level. Off.

従って、コンパレータ５１は、電源オン信号ＰＯＷのハイレベル遷移（延いては、反転電源オン信号（／ＰＯＷ）のローレベル遷移）に応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。なお、コンパレータ５１が電流駆動型のものであるときには、スイッチ回路５２として、スイッチ機能付きの電流源回路を用いればよい。   Therefore, the comparator 51 is driven intermittently, for example, for a predetermined period every fixed period in accordance with the high level transition of the power-on signal POW (and hence the low-level transition of the inverted power-on signal (/ POW)). The When the comparator 51 is of a current drive type, a current source circuit with a switch function may be used as the switch circuit 52.

また、比較回路５０Ｘの出力端（コンパレータ５１の出力端）は、スイッチ回路５３を介して接地端に接続されている。なお、スイッチ回路５３は、反転電源オン信号（／ＰＯＷ）の論理に応じてオン／オフ制御されるものであり、本実施形態においては、反転電源オン信号（／ＰＯＷ）がハイレベルのときにオンとされ、ローレベルのときにオフとされる。これにより、コンパレータ５１への電源供給が遮断されている場合には、比較結果信号ＣＯＵＴが強制的にローレベルとされるので、後段のラッチ回路６０Ｘで生成される論理演算信号ＬＯＵＴ（延いては出力信号ＯＵＴ）に意図しない論理変遷が生じることを防止することができる。   The output terminal of the comparison circuit 50X (the output terminal of the comparator 51) is connected to the ground terminal via the switch circuit 53. Note that the switch circuit 53 is ON / OFF controlled in accordance with the logic of the inverted power supply ON signal (/ POW), and in this embodiment, when the inverted power supply ON signal (/ POW) is at a high level. Turned on and turned off when low level. As a result, when the power supply to the comparator 51 is interrupted, the comparison result signal COUT is forcibly set to the low level, so that the logical operation signal LOUT (and thus the signal generated by the latch circuit 60X at the subsequent stage is extended). It is possible to prevent an unintended logic transition from occurring in the output signal OUT).

ラッチ回路６０Ｘは、論理回路６１と、Ｄ型フリップフロップ６２と、を有して成る。   The latch circuit 60X includes a logic circuit 61 and a D-type flip-flop 62.

論理回路６１は、比較結果信号ＣＯＵＴと出力信号ＯＵＴに基づいて、論理演算信号ＬＯＵＴを生成する手段である。なお、論理回路６１の具体的な構成及び動作については、後ほど詳細な説明を行う。   The logic circuit 61 is means for generating a logic operation signal LOUT based on the comparison result signal COUT and the output signal OUT. The specific configuration and operation of the logic circuit 61 will be described in detail later.

Ｄ型フリップフロップ６２は、論理回路６１で得られた論理演算信号ＬＯＵＴをクロック信号ＣＬＫ＿ＳＨのエッジタイミングでラッチし、これを出力信号ＯＵＴ（延いては、第１出力信号ＯＵＴＸ）として出力する手段である。   The D-type flip-flop 62 is means for latching the logical operation signal LOUT obtained by the logic circuit 61 at the edge timing of the clock signal CLK_SH and outputting it as an output signal OUT (and thus the first output signal OUTX). is there.

なお、ラッチ回路６０Ｘの後段に出力回路７０Ｘを接続する場合には、磁界の強度ないしは極性と出力信号ＯＵＴＸの論理レベルとが所望の相関関係を持つように、出力回路７０Ｘとして、インバータ段やバッファ段などを適宜用いればよい（図２を参照）。   When the output circuit 70X is connected to the subsequent stage of the latch circuit 60X, an inverter stage or buffer is used as the output circuit 70X so that the strength or polarity of the magnetic field and the logic level of the output signal OUTX have a desired correlation. A step or the like may be used as appropriate (see FIG. 2).

制御回路８０Ｘは、基準クロック信号ＯＳＣに基づいて、電源オン信号ＰＯＷ、反転電源オン信号（／ＰＯＷ）、クロック信号ＣＬＫ＿ＳＨ、及び、第３切替信号ＣＴＬ３を生成するほか、さらに出力信号ＯＵＴの入力を受けて、第１切替信号ＣＴＬ１、及び、第２切替信号ＣＴＬ２を生成する手段である。なお、制御回路８０Ｘの具体的な構成及び動作については、後ほど詳細な説明を行う。   The control circuit 80X generates a power-on signal POW, an inverted power-on signal (/ POW), a clock signal CLK_SH, and a third switching signal CTL3 based on the reference clock signal OSC, and further receives an output signal OUT. In response to this, the first switching signal CTL1 and the second switching signal CTL2 are generated. The specific configuration and operation of the control circuit 80X will be described in detail later.

発振回路９０は、所定周波数の基準クロック信号ＯＳＣを生成し、これを制御回路８０Ｘに供給する手段である。   The oscillation circuit 90 is means for generating a reference clock signal OSC having a predetermined frequency and supplying it to the control circuit 80X.

基準電圧生成回路１００は、第１基準電圧Ｖｒｅｆ１と、これよりも所定値ＶＲＥＦだけ高い第２基準電圧Ｖｒｅｆ２を生成する手段である。なお、基準電圧生成回路１００の具体的な構成については、後ほど詳細な説明を行う。   The reference voltage generation circuit 100 is means for generating a first reference voltage Vref1 and a second reference voltage Vref2 that is higher than the first reference voltage Vref1 by a predetermined value VREF. The specific configuration of the reference voltage generation circuit 100 will be described in detail later.

図７は、増幅回路３０Ｘの第１構成例を示す図である。本構成例の増幅回路３０Ｘは、第１増幅回路３１Ａと第２増幅回路３２Ａを有している。   FIG. 7 is a diagram illustrating a first configuration example of the amplifier circuit 30X. The amplifier circuit 30X of this configuration example includes a first amplifier circuit 31A and a second amplifier circuit 32A.

第１増幅回路３１Ａにおいて、演算増幅器３１−１の非反転入力端（＋）は切替スイッチ回路２０Ｘの第１出力端ｉに接続されている。演算増幅器３１−１の反転入力端（−）と第１増幅出力端ｉｉｉとの間には、帰還抵抗３１−２が接続されている。演算増幅器３１−１の反転入力端（−）と基準電圧Ｖｒｅｆ０の印加端との間には、帰還抵抗３１−３が接続されている。   In the first amplifier circuit 31A, the non-inverting input terminal (+) of the operational amplifier 31-1 is connected to the first output terminal i of the changeover switch circuit 20X. A feedback resistor 31-2 is connected between the inverting input terminal (−) of the operational amplifier 31-1 and the first amplification output terminal iii. A feedback resistor 31-3 is connected between the inverting input terminal (−) of the operational amplifier 31-1 and the application terminal of the reference voltage Vref0.

上記構成から成る第１増幅回路３１Ａは、切替スイッチ回路２０Ｘの第１出力端ｉから入力される電圧（電圧Ｖｂないし電圧Ｖａ）を所定の増幅度αで増幅し、第１増幅電圧ＡＯＵＴ１として、第１増幅出力端ｉｉｉから出力する。   The first amplifying circuit 31A having the above configuration amplifies the voltage (voltage Vb to voltage Va) input from the first output terminal i of the changeover switch circuit 20X with a predetermined amplification degree α as a first amplified voltage AOUT1. Output from the first amplification output terminal iii.

一方、第２増幅回路３２Ａにおいて、演算増幅器３２−１の非反転入力端（＋）は、切替スイッチ回路２０Ｘの第２出力端ｉｉに接続されている。演算増幅器３２−１の反転入力端（−）と第２増幅出力端ｉｖとの間には、帰還抵抗３２−２が接続されている。演算増幅器３２−１の反転入力端（−）と基準電圧Ｖｒｅｆ０の印加端との間には、帰還抵抗３２−３が接続されている。   On the other hand, in the second amplifier circuit 32A, the non-inverting input terminal (+) of the operational amplifier 32-1 is connected to the second output terminal ii of the changeover switch circuit 20X. A feedback resistor 32-2 is connected between the inverting input terminal (−) of the operational amplifier 32-1 and the second amplification output terminal iv. A feedback resistor 32-3 is connected between the inverting input terminal (−) of the operational amplifier 32-1 and the application terminal of the reference voltage Vref0.

上記構成から成る第２増幅回路３２Ａは、切替スイッチ回路２０Ｘの第２出力端ｉｉから入力される電圧（電圧Ｖｄないし電圧Ｖｃ）を所定の増幅度αで増幅し、第２増幅電圧ＡＯＵＴ２として、第２増幅出力端ｉｖから出力する。   The second amplifying circuit 32A having the above configuration amplifies the voltage (voltage Vd to voltage Vc) input from the second output terminal ii of the changeover switch circuit 20X with a predetermined amplification degree α to obtain a second amplified voltage AOUT2. Output from the second amplification output terminal iv.

なお、第１構成例の増幅回路３０Ｘにおいて、帰還抵抗３１−２、３２−２の抵抗値をＲ２、帰還抵抗３１−３、３２−３の抵抗値をＲ１とすると、増幅度αは、約Ｒ２／Ｒ１である。ただし、Ｒ２≫Ｒ１とする。   In the amplifier circuit 30X of the first configuration example, when the resistance values of the feedback resistors 31-2 and 32-2 are R2, and the resistance values of the feedback resistors 31-3 and 32-3 are R1, the amplification degree α is about R2 / R1. However, R2 >> R1.

図８は、増幅回路３０Ｘの第２構成例を示す図である。本構成例の増幅回路３０Ｘは、第１増幅回路３１Ｂと第２増幅回路３２Ｂを有している。   FIG. 8 is a diagram illustrating a second configuration example of the amplifier circuit 30X. The amplifier circuit 30X of this configuration example includes a first amplifier circuit 31B and a second amplifier circuit 32B.

第１増幅回路３１Ｂにおいて、演算増幅器３１−１の非反転入力端（＋）は切替スイッチ回路２０Ｘの第１出力端ｉに接続されている。演算増幅器３１−１の反転入力端（−）と第１増幅出力端ｉｉｉとの間には、第１帰還抵抗３１−２が接続されている。   In the first amplifier circuit 31B, the non-inverting input terminal (+) of the operational amplifier 31-1 is connected to the first output terminal i of the changeover switch circuit 20X. A first feedback resistor 31-2 is connected between the inverting input terminal (−) of the operational amplifier 31-1 and the first amplification output terminal iii.

一方、第２増幅回路３２Ｂにおいて、演算増幅器３２−１の非反転入力端（＋）は、切替スイッチ回路２０Ｘの第２出力端ｉｉに接続されている。演算増幅器３２−１の反転入力端（−）と第２増幅出力端ｉｖとの間には、第２帰還抵抗３２−２が接続されている。   On the other hand, in the second amplifier circuit 32B, the non-inverting input terminal (+) of the operational amplifier 32-1 is connected to the second output terminal ii of the changeover switch circuit 20X. A second feedback resistor 32-2 is connected between the inverting input terminal (−) of the operational amplifier 32-1 and the second amplification output terminal iv.

また、第１演算増幅器３１−１の反転入力端（−）と第２演算増幅器３２−１の反転入力端（−）との間には、第３帰還抵抗３３が接続されている。   A third feedback resistor 33 is connected between the inverting input terminal (−) of the first operational amplifier 31-1 and the inverting input terminal (−) of the second operational amplifier 32-1.

このように、本構成例の増幅回路３０Ｘは、第１増幅回路３１Ｂと第２増幅回路３２Ｂとで、第３帰還抵抗３３を共有する形式、すなわち、平衡入力−平衡出力形式の増幅回路である。第２構成例の増幅回路３０Ｘでは、第１構成例の増幅回路３０Ｘに比べて、帰還抵抗の数を削減することが可能となるほか、第１、第２増幅回路３１Ｂ、３２Ｂの基準電圧は、その回路内で自動的に設定されることになるので、基準電圧の設定が不要となる。   As described above, the amplifier circuit 30X of the present configuration example is an amplifier circuit of a type in which the first amplifier circuit 31B and the second amplifier circuit 32B share the third feedback resistor 33, that is, a balanced input-balanced output format. . In the amplifier circuit 30X of the second configuration example, the number of feedback resistors can be reduced compared to the amplifier circuit 30X of the first configuration example, and the reference voltages of the first and second amplifier circuits 31B and 32B are Since it is automatically set in the circuit, it is not necessary to set the reference voltage.

また、本構成例の増幅回路３０Ｘでは、特有の構成を用いた平衡入力−平衡出力型とすることにより、電圧増幅利得を大きく採ることができる。すなわち、第１、第２帰還抵抗３１−２、３２−２の抵抗値をＲ２、第３帰還抵抗３３の抵抗値をＲ１とすると、増幅度αは、約２×Ｒ２／Ｒ１となる。ただし、Ｒ２≫Ｒ１とする。このように、増幅度αが２倍になるので、回路設計を容易に行うことが可能となり、また、感度の低いホール素子も使いこなしやすくなる。なお、図７、図８では明示されていないが、第１増幅回路３１Ａ及び３１Ｂの駆動に必要な電源電圧ＶＤＤについては、図６と同じく、スイッチ回路３４を介して供給すればよい。また、第２増幅回路３２Ａ及び３２Ｂの駆動に必要な電源電圧ＶＤＤについても、図６と同じく、スイッチ回路３５を介して供給すればよい。   Further, in the amplifier circuit 30X of this configuration example, a voltage amplification gain can be greatly increased by adopting a balanced input-balanced output type using a specific configuration. That is, when the resistance value of the first and second feedback resistors 31-2 and 32-2 is R2, and the resistance value of the third feedback resistor 33 is R1, the amplification degree α is about 2 × R2 / R1. However, R2 >> R1. As described above, since the amplification degree α is doubled, it is possible to easily design a circuit, and it is easy to use a Hall element with low sensitivity. Although not explicitly shown in FIGS. 7 and 8, the power supply voltage VDD necessary for driving the first amplifier circuits 31A and 31B may be supplied via the switch circuit 34 as in FIG. Further, the power supply voltage VDD necessary for driving the second amplifier circuits 32A and 32B may be supplied via the switch circuit 35 as in FIG.

次に、基準電圧生成回路１００の構成及び動作について図９を参照しながら説明する。   Next, the configuration and operation of the reference voltage generation circuit 100 will be described with reference to FIG.

図９は、基準電圧生成回路１００の一構成例を示す図である。   FIG. 9 is a diagram illustrating a configuration example of the reference voltage generation circuit 100.

図９に示すように、基準電圧生成回路１００は、電源電圧ＶＤＤを分圧抵抗器１００−１〜１００−３で分圧することにより、第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２を生成する。これらの基準電圧は、分圧抵抗器１００−１〜１００−３の電源電圧ＶＤＤ側に接続されたＰ型ＭＯＳトランジスタ１００−４と、グランド側に接続されたＮ型ＭＯＳトランジスタ１００−５がオンとされているときに生成される。このＭＯＳトランジスタ１００−４、１００−５は、インバータ１００−６ないしインバータ１００−７を介する形で、第３切替信号ＣＴＬ３の論理に応じてオン／オフ制御される。なお、第３切替信号ＣＴＬ３に代えて、電源オン信号ＰＯＷの論理に応じて、ＭＯＳトランジスタ１００−４、１００−５のオン／オフ制御を行うようにしてもよい。   As shown in FIG. 9, the reference voltage generation circuit 100 generates the first reference voltage Vref1 and the second reference voltage Vref2 by dividing the power supply voltage VDD by the voltage dividing resistors 100-1 to 100-3. These reference voltages are such that the P-type MOS transistor 100-4 connected to the power supply voltage VDD side of the voltage dividing resistors 100-1 to 100-3 and the N-type MOS transistor 100-5 connected to the ground side are turned on. It is generated when it is said. The MOS transistors 100-4 and 100-5 are ON / OFF controlled according to the logic of the third switching signal CTL3 through the inverter 100-6 to the inverter 100-7. Instead of the third switching signal CTL3, on / off control of the MOS transistors 100-4 and 100-5 may be performed according to the logic of the power-on signal POW.

次に、ラッチ回路６０Ｘに含まれる論理回路６１の構成及び動作について、図１０及び図１１を参照しながら説明する。   Next, the configuration and operation of the logic circuit 61 included in the latch circuit 60X will be described with reference to FIGS.

図１０は、論理回路６１の一構成例を示す図である。また、図１１は、論理回路６１の入出力論理を示す論理値表である。   FIG. 10 is a diagram illustrating a configuration example of the logic circuit 61. FIG. 11 is a logic value table showing the input / output logic of the logic circuit 61.

図１０に示す通り、論理回路６１は、インバータ６１−１及び６１−２と、論理積演算器６１−３及び６１−４と、論理和演算器６１−５と、を有して成る。   As shown in FIG. 10, the logic circuit 61 includes inverters 61-1 and 61-2, AND operation units 61-3 and 61-4, and an OR operation unit 61-5.

インバータ６１−１の入力端は、出力信号ＯＵＴの印加端に接続されている。インバータ６１−２の入力端は、比較結果信号ＣＯＵＴの印加端に接続されている。論理積演算器６１−３の一入力端は、インバータ６１−１の出力端に接続されている。論理積演算器６１−３の他入力端は、比較結果信号ＣＯＵＴの印加端に接続されている。論理積演算器６１−４の一入力端は、出力信号ＯＵＴの印加端に接続されている。論理積演算器６１−４の他入力端は、インバータ６１−２の出力端に接続されている。論理和演算器６１−５の一入力端は、論理積演算器６１−３の出力端に接続されている。論理和演算器６１−５の他入力端は、論理積演算器６１−４の出力端に接続されている。論理和演算器６１−５の出力端は、論理演算信号ＬＯＵＴの引出端として、Ｄ型フリップフロップ６２のデータ入力端（図１０では不図示）に接続されている。   The input end of the inverter 61-1 is connected to the application end of the output signal OUT. The input end of the inverter 61-2 is connected to the application end of the comparison result signal COUT. One input terminal of the AND operator 61-3 is connected to the output terminal of the inverter 61-1. The other input terminal of the AND operator 61-3 is connected to the application terminal of the comparison result signal COUT. One input terminal of the AND operator 61-4 is connected to the application terminal of the output signal OUT. The other input terminal of the AND operator 61-4 is connected to the output terminal of the inverter 61-2. One input terminal of the logical sum calculator 61-5 is connected to the output terminal of the logical product calculator 61-3. The other input terminal of the logical sum calculator 61-5 is connected to the output terminal of the logical product calculator 61-4. The output terminal of the logical sum calculator 61-5 is connected to the data input terminal (not shown in FIG. 10) of the D-type flip-flop 62 as a lead-out terminal for the logical operation signal LOUT.

上記構成から成る論理回路６１において、出力信号ＯＵＴと比較結果信号ＣＯＵＴが共にローレベルである場合、論理演算信号ＬＯＵＴはローレベルとされる。出力信号ＯＵＴがローレベルで、比較結果信号ＣＯＵＴがハイレベルである場合、論理演算信号ＬＯＵＴはハイレベルとされる。出力信号ＯＵＴがハイレベルで、比較結果信号ＣＯＵＴがローレベルである場合、論理演算信号ＬＯＵＴはハイレベルとされる。出力信号ＯＵＴと比較結果信号が共にハイレベルである場合、論理演算信号ＬＯＵＴはローレベルとされる。   In the logic circuit 61 having the above configuration, when both the output signal OUT and the comparison result signal COUT are at a low level, the logic operation signal LOUT is at a low level. When the output signal OUT is at a low level and the comparison result signal COUT is at a high level, the logic operation signal LOUT is set to a high level. When the output signal OUT is at a high level and the comparison result signal COUT is at a low level, the logical operation signal LOUT is set to a high level. When the output signal OUT and the comparison result signal are both at the high level, the logical operation signal LOUT is at the low level.

次に、制御回路８０Ｘの構成及び動作について、図１２及び図１３を参照しながら、詳細な説明を行う。   Next, the configuration and operation of the control circuit 80X will be described in detail with reference to FIGS.

図１２は、制御回路８０Ｘの一構成例を示す図である。また、図１３は、本発明に係る磁気センサ装置１の動作を説明するタイミングチャートである。   FIG. 12 is a diagram illustrating a configuration example of the control circuit 80X. FIG. 13 is a timing chart for explaining the operation of the magnetic sensor device 1 according to the present invention.

図１２に示すように、本構成例の制御回路８０Ｘは、スタートパルス信号生成回路８１と、シフトレジスタ８２と、論理和演算器８３と、インバータ８４及び８５と、切替信号生成回路８６と、を有して成る。   As shown in FIG. 12, the control circuit 80X of this configuration example includes a start pulse signal generation circuit 81, a shift register 82, an OR calculator 83, inverters 84 and 85, and a switching signal generation circuit 86. Have.

スタートパルス生成回路８１は、基準クロック信号ＯＳＣのパルス数が所定値（例えば３２）に達する毎に１つのパルスを生成し、これをスタートパルス信号ＳＩＧ（図１３を参照）として出力する手段である。   The start pulse generation circuit 81 is means for generating one pulse every time the number of pulses of the reference clock signal OSC reaches a predetermined value (for example, 32) and outputting this as a start pulse signal SIG (see FIG. 13). .

シフトレジスタ８２は、基準クロック信号ＯＳＣとスタートパルス信号ＳＩＧの入力を受け、基準クロック信号ＯＳＣの１パルス毎に、スタートパルス信号ＳＩＧをシフトさせながら順次取り込んでいき、初段のレジスタデータ及び２段目のレジスタデータをそれぞれ第１タイミング信号Ｓ１及び第２タイミング信号Ｓ２として出力する手段である。すなわち、図１３で示すように、スタートパルス信号ＳＩＧにパルスが生じると、基準クロック信号ＯＳＣに同期して、まず、第１タイミング信号Ｓ１にパルスが生じ、次いで第２タイミング信号Ｓ２にパルスが生じる。   The shift register 82 receives the input of the reference clock signal OSC and the start pulse signal SIG, and sequentially captures the start pulse signal SIG while shifting the start pulse signal SIG for each pulse of the reference clock signal OSC. These register data are respectively output as a first timing signal S1 and a second timing signal S2. That is, as shown in FIG. 13, when a pulse is generated in the start pulse signal SIG, first, a pulse is generated in the first timing signal S1, and then a pulse is generated in the second timing signal S2, in synchronization with the reference clock signal OSC. .

論理和演算器８３は、第１タイミング信号Ｓ１と第２タイミング信号Ｓ２の論理和演算を行い、電源オン信号ＰＯＷ（図１３を参照）を生成する手段である。   The logical sum calculator 83 is means for performing a logical sum operation of the first timing signal S1 and the second timing signal S2 to generate a power-on signal POW (see FIG. 13).

インバータ８４は、電源オン信号ＰＯＷの論理を反転させることで、反転電源オン信号（／ＰＯＷ）（図１３では省略）を生成する手段である。   The inverter 84 is means for generating an inverted power-on signal (/ POW) (not shown in FIG. 13) by inverting the logic of the power-on signal POW.

インバータ８５は、第２タイミング信号Ｓ２の論理を反転させることで、クロック信号ＣＬＫ＿ＳＨ（図１３を参照）を生成する手段である。   The inverter 85 is means for generating a clock signal CLK_SH (see FIG. 13) by inverting the logic of the second timing signal S2.

切替信号生成回路８６は、第１タイミング信号Ｓ１及び第２タイミング信号Ｓ２と、出力信号ＯＵＴの入力を受けて、第１切替信号ＣＴＬ１、第２切替信号ＣＴＬ２、及び、第３切替信号ＣＴＬ３を生成する手段であり、論理積演算器８６−１〜８６−４と、論理和演算器９６−５及び８６−６と、インバータ８６−７と、を有して成る。   The switching signal generation circuit 86 receives the first timing signal S1 and the second timing signal S2 and the output signal OUT, and generates the first switching signal CTL1, the second switching signal CTL2, and the third switching signal CTL3. And includes AND operation units 86-1 to 86-4, OR operation units 96-5 and 86-6, and an inverter 86-7.

論理積演算器８６−１の一入力端は、第１タイミング信号Ｓ１の印加端に接続されている。論理積演算器８６−１の他入力端は、インバータ８６−７の出力端に接続される。論理積演算器８６−２の一入力端は、第２タイミング信号Ｓ２の印加端に接続されている。論理積演算器８６−２の他入力端は、出力信号ＯＵＴの印加端に接続されている。論理積演算器８６−３の一入力端は、第２タイミング信号Ｓ２の印加端の接続されている。論理積演算器８６−３の他入力端は、インバータ８６−７の出力端に接続されている。論理積演算器８６−４の一入力端は、第１タイミング信号Ｓ１の印加端に接続されている。論理積演算器８６−４の他入力端は、出力信号ＯＵＴの印加端に接続されている。論理和演算器８６−５の一入力端は、論理積演算器８６−１の出力端に接続されている。論理和演算器８６−５の他入力端は、論理積演算器８６−２の出力端に接続されている。論理和演算器８６−５の出力端は、第１切替信号ＣＴＬ１の引出端として、切替スイッチ回路２０Ｘ（図１２では不図示）に接続されている。論理和演算器８６−６の一入力端は、論理積演算器８６−３の出力端に接続されている。論理和演算器８６−６の他入力端は、論理積演算器８６−４の出力端に接続されている。論理和演算器８６−６の出力端は、第２切替信号ＣＴＬ２の引出端として、切替スイッチ回路２０Ｘ（図１２で不図示）に接続されている。インバータ８６−７の入力端は、出力信号ＯＵＴの印加端に接続されている。   One input terminal of the AND operator 86-1 is connected to the application terminal of the first timing signal S1. The other input terminal of the AND operator 86-1 is connected to the output terminal of the inverter 86-7. One input terminal of the AND operator 86-2 is connected to the application terminal of the second timing signal S2. The other input terminal of the AND operator 86-2 is connected to the application terminal of the output signal OUT. One input terminal of the logical product calculator 86-3 is connected to the application terminal of the second timing signal S2. The other input terminal of the AND operator 86-3 is connected to the output terminal of the inverter 86-7. One input terminal of the AND operator 86-4 is connected to the application terminal of the first timing signal S1. The other input terminal of the AND operator 86-4 is connected to the application terminal of the output signal OUT. One input terminal of the logical sum calculator 86-5 is connected to the output terminal of the logical product calculator 86-1. The other input terminal of the logical sum calculator 86-5 is connected to the output terminal of the logical product calculator 86-2. The output terminal of the logical sum calculator 86-5 is connected to the changeover switch circuit 20X (not shown in FIG. 12) as an extraction terminal for the first switching signal CTL1. One input terminal of the logical sum calculator 86-6 is connected to the output terminal of the logical product calculator 86-3. The other input terminal of the logical sum calculator 86-6 is connected to the output terminal of the logical product calculator 86-4. The output terminal of the logical sum calculator 86-6 is connected to the changeover switch circuit 20X (not shown in FIG. 12) as a lead-out terminal for the second switching signal CTL2. The input end of the inverter 86-7 is connected to the application end of the output signal OUT.

上記構成から成る切替信号生成回路８６は、論理和演算器８６−５で得られる論理和演算信号を第１切替信号ＣＴＬ１として出力するとともに、論理和演算器８６−６で得られる論理和演算信号を第２切替信号ＣＴＬ２として出力する。   The switching signal generation circuit 86 configured as described above outputs the logical sum operation signal obtained by the logical sum operator 86-5 as the first switching signal CTL1, and the logical sum operation signal obtained by the logical sum operator 86-6. Is output as the second switching signal CTL2.

従って、図１３の（１）及び（４）で示すように、出力信号ＯＵＴがハイレベル（すなわち、Ｎ極信号の検出後、次にＳ極信号を検出すべき状態）である場合には、Ｓ極信号を増幅するべく、まず、第１切替信号ＣＴＬ１にパルスが生じ、次いで第２切替信号ＣＴＬ２にパルスが生じる形となる。言い換えると、出力信号ＯＵＴがハイレベルである場合、切替スイッチ回路２０Ｘでは、第１切替状態から第２切替状態という順序で、スイッチ２１〜２８の切り替え制御が行われることになる。   Therefore, as shown in (1) and (4) of FIG. 13, when the output signal OUT is at a high level (that is, after the detection of the N pole signal, the S pole signal should be detected next), In order to amplify the S pole signal, first, a pulse is generated in the first switching signal CTL1, and then a pulse is generated in the second switching signal CTL2. In other words, when the output signal OUT is at the high level, the changeover control of the switches 21 to 28 is performed in the changeover switch circuit 20X in the order from the first changeover state to the second changeover state.

一方、図１３の（２）及び（３）で示すように、出力信号ＯＵＴがローレベル（すなわち、Ｓ極信号の検出後、次にＮ極信号を検出すべき状態）である場合には、Ｎ極信号を増幅するべく、まず、第２切替信号ＣＴＬ２にパルスが生じ、次いで第１切替信号ＣＴＬ１にパルスが生じる形となる。言い換えると、出力信号ＯＵＴがローレベルである場合、切替スイッチ回路２０Ｘでは、第２切替状態から第１切替状態という順序で、スイッチ２１〜２８の切り替え制御が行われることになる。   On the other hand, as shown in (2) and (3) of FIG. 13, when the output signal OUT is at a low level (that is, the state where the N pole signal should be detected next after the detection of the S pole signal), In order to amplify the N pole signal, first, a pulse is generated in the second switching signal CTL2, and then a pulse is generated in the first switching signal CTL1. In other words, when the output signal OUT is at the low level, the changeover switch 20X performs switching control of the switches 21 to 28 in the order from the second switching state to the first switching state.

また、切替信号生成回路８６は、第１タイミング信号Ｓ１を第３切替信号ＣＴＬ３としてそのまま出力する構成であり、第１タイミング信号Ｓ１の印加端は、第３切替信号ＣＴＬ３の引出端として、第１スイッチ回路４３及び第２スイッチ回路４４（図１２ではいずれも不図示）に接続されている。   Further, the switching signal generation circuit 86 is configured to output the first timing signal S1 as it is as the third switching signal CTL3, and the application terminal of the first timing signal S1 is used as the extraction terminal of the third switching signal CTL3. The switch circuit 43 and the second switch circuit 44 (both not shown in FIG. 12) are connected.

次に、上記構成から成る磁気センサ装置１の動作について、図１３のタイミングチャートを引き続いて参照しながら詳細な説明を行う。   Next, the operation of the magnetic sensor device 1 configured as described above will be described in detail with reference to the timing chart of FIG.

まず、電源オン信号ＰＯＷが間欠的にハイレベルとされることで、磁気センサ装置１の各部（具体的には、増幅回路３０Ｘや比較回路５０Ｘなどの主要ユニット）には、間欠的に電源電圧ＶＤＤが供給されて、その検出動作が可能となる。このような間欠電源制御と出力信号ＯＵＴのラッチ制御とを結合させることにより、磁気センサ装置１の検出動作に支障を来すことなく、これを搭載する電子機器（例えば電池駆動の携帯電話機）の電力消費を著しく低減することが可能となる。なお、電源オン信号ＰＯＷをハイレベルとする周期や電源オン信号ＰＯＷのハイレベル期間については、磁気センサ装置１が適用される用途に応じて、適切な時間長に設定すればよい。なお、磁気センサ装置１は、間欠的に動作させるのではなく、連続的に動作させる構成としてもよい。   First, since the power-on signal POW is intermittently set to the high level, the power supply voltage is intermittently applied to each part of the magnetic sensor device 1 (specifically, main units such as the amplifier circuit 30X and the comparison circuit 50X). The detection operation can be performed when VDD is supplied. By combining such intermittent power supply control and latch control of the output signal OUT, the detection operation of the magnetic sensor device 1 is not hindered, and an electronic device (for example, a battery-powered mobile phone) on which the magnetic sensor device 1 is mounted is used. Power consumption can be significantly reduced. Note that the period for setting the power-on signal POW to the high level and the high-level period of the power-on signal POW may be set to an appropriate time length according to the application to which the magnetic sensor device 1 is applied. The magnetic sensor device 1 may be configured to operate continuously rather than intermittently.

さて、図１３の（１）及び（４）で示す通り、出力信号ＯＵＴがハイレベルである場合（すなわち、Ｎ極信号の検出後、次にＳ極信号を検出すべき状態）には、基準クロック信号ＯＳＣの立上がりエッジに同期して、まず、第１切替信号ＣＴＬ１及び第３切替信号ＣＴＬ３がハイレベルとされる。第１切替信号ＣＴＬ１がハイレベルとされたことにより、切替スイッチ回路２０Ｘは第１切替状態になる。また、第３切替信号ＣＴＬ３がハイレベルとされたことにより、第１スイッチ回路４３及び第２スイッチ回路４４はオンとなる。   As shown in (1) and (4) of FIG. 13, when the output signal OUT is at a high level (that is, after the detection of the N pole signal, the S pole signal is to be detected next), the reference In synchronization with the rising edge of the clock signal OSC, first, the first switching signal CTL1 and the third switching signal CTL3 are set to the high level. When the first switching signal CTL1 is set to the high level, the changeover switch circuit 20X enters the first switching state. Further, since the third switching signal CTL3 is set to the high level, the first switch circuit 43 and the second switch circuit 44 are turned on.

第１切替信号ＣＴＬ１のハイレベル遷移に応じて、切替スイッチ回路２０Ｘが第１切替状態とされたことにより、ホール素子１０Ｘの第１端子対である端子Ａ・Ｃには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第２端子対である端子Ｂ・Ｄには、それぞれ、ホール電圧が発生する。このとき、端子Ｂには電圧Ｖｂが発生し、端子Ｄには電圧Ｖｄが発生する。   In response to the high-level transition of the first switching signal CTL1, the changeover switch circuit 20X is set to the first switching state, so that the terminals A and C, which are the first terminal pair of the Hall element 10X, are respectively supplied with the power supply voltage VDD. And a ground voltage are applied, and a Hall voltage is generated at each of the terminals B and D as the second terminal pair. At this time, the voltage Vb is generated at the terminal B, and the voltage Vd is generated at the terminal D.

増幅回路３０Ｘの第１増幅出力端ｉｉｉには、電圧Ｖｂが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖｂ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｄが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｄ−Ｖｏｆｆａ２））が発生する。このαは、増幅回路３０Ｘの増幅度であり、Ｖｏｆｆａ１、Ｖｏｆｆａ２は、それぞれ、第１増幅回路３１、第２増幅回路３２の入力オフセット電圧である。   A first amplified voltage AOUT1 (= α (Vb−Voffa1)) obtained by amplifying the voltage Vb is generated at the first amplified output terminal iii of the amplifier circuit 30X, and the voltage Vd is amplified at the second amplified output terminal iv. The second amplified voltage AOUT2 (= α (Vd−Voffa2)) is generated. Α is the amplification degree of the amplifier circuit 30X, and Voffa1 and Voffa2 are input offset voltages of the first amplifier circuit 31 and the second amplifier circuit 32, respectively.

一方、第３切替信号ＣＴＬ３のハイレベル遷移に応じて、第１スイッチ回路４３及び第２スイッチ回路４４がともにオンされたことにより、比較回路５０Ｘの第１比較入力端ｖには、第１基準電圧Ｖｒｅｆ１が印加され、第２比較入力端ｖｉには、第２基準電圧Ｖｒｅｆ２が印加された状態となる。   On the other hand, when both the first switch circuit 43 and the second switch circuit 44 are turned on in response to the high level transition of the third switching signal CTL3, the first reference input terminal v of the comparison circuit 50X has a first reference input v. The voltage Vref1 is applied, and the second reference voltage Vref2 is applied to the second comparison input terminal vi.

これにより、第１キャパシタ４１には、第１基準電圧Ｖｒｅｆ１と第１増幅電圧ＡＯＵＴ１との差電圧（Ｖｒｅｆ１−α（Ｖｂ−Ｖｏｆｆａ１））が充電される。一方、第２キャパシタ４２には、第２基準電圧Ｖｒｅｆ２と第２増幅電圧ＡＯＵＴ２との差電圧（Ｖｒｅｆ２−α（Ｖｄ−Ｖｏｆｆａ２））が充電される。   As a result, the first capacitor 41 is charged with a differential voltage (Vref1-α (Vb−Voffa1)) between the first reference voltage Vref1 and the first amplified voltage AOUT1. On the other hand, the second capacitor 42 is charged with a difference voltage (Vref2-α (Vd−Voffa2)) between the second reference voltage Vref2 and the second amplified voltage AOUT2.

上記の充電動作が行われた後、次に到来する基準クロック信号ＯＳＣの立上がりエッジに同期して、第１切替信号ＣＴＬ１、第３切替信号ＣＴＬ３がローレベルとされ、第２切替信号ＣＴＬ２がハイレベルとされる。第２切替信号ＣＴＬ２がハイレベルとされたことにより、切替スイッチ回路２０Ｘは、第２切替状態になる。また、第３切替信号ＣＴＬ３がローレベルとされたことにより、第１スイッチ回路４３及び第２スイッチ回路４４は、共にオフとなる。   After the above charging operation is performed, in synchronization with the rising edge of the next incoming reference clock signal OSC, the first switching signal CTL1 and the third switching signal CTL3 are set to low level, and the second switching signal CTL2 is set to high level. Level. When the second switching signal CTL2 is set to the high level, the changeover switch circuit 20X enters the second switching state. Further, since the third switching signal CTL3 is set to the low level, both the first switch circuit 43 and the second switch circuit 44 are turned off.

第２切替信号ＣＴＬ２のハイレベル遷移に応じて、切替スイッチ回路２０Ｘが第２切替状態とされたことにより、ホール素子１０Ｘの第２端子対である端子Ｂ・Ｄには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第１端子対である端子Ｃ・Ａには、それぞれ、ホール電圧が発生する。このとき、端子Ｃには電圧Ｖｃが発生し、端子Ａには電圧Ｖａが発生する。   In response to the high-level transition of the second switching signal CTL2, the changeover switch circuit 20X is set to the second switching state, so that the power supply voltage VDD is applied to the terminals B and D, which are the second terminal pair of the Hall element 10X, respectively. And a ground voltage are applied, and a Hall voltage is generated at each of the terminals C and A, which is the first terminal pair. At this time, the voltage Vc is generated at the terminal C, and the voltage Va is generated at the terminal A.

増幅回路３０Ｘの第１増幅出力端ｉｉｉには、電圧Ｖａが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖａ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｃが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｃ−Ｖｏｆｆａ２））が発生する。   A first amplified voltage AOUT1 (= α (Va−Voffa1)) obtained by amplifying the voltage Va is generated at the first amplified output terminal iii of the amplifier circuit 30X, and the voltage Vc is amplified at the second amplified output terminal iv. The second amplified voltage AOUT2 (= α (Vc−Voffa2)) is generated.

一方、第３切替信号ＣＴＬ３のローレベル遷移に応じて、第１スイッチ回路４３及び第２スイッチ回路４４はともにオフされるが、第１キャパシタ４１、第２キャパシタ４２に充電されている電荷は変化することなく保持されるので、比較回路５０Ｘの第１比較入力端ｖの第１比較電圧ＩＮＣ１及び第２比較入力端ｖｉの第２比較電圧ＩＮＣ２は、それぞれ、次の（２）式、（３）式のようになる。   On the other hand, according to the low-level transition of the third switching signal CTL3, both the first switch circuit 43 and the second switch circuit 44 are turned off, but the charges charged in the first capacitor 41 and the second capacitor 42 change. Therefore, the first comparison voltage INC1 at the first comparison input terminal v and the second comparison voltage INC2 at the second comparison input terminal vi of the comparison circuit 50X are respectively expressed by the following equations (2) and (3 )

ＩＮＣ１＝Ｖｒｅｆ１−［α（Ｖｂ−Ｖｏｆｆａ１）−α（Ｖａ−Ｖｏｆｆａ１）］
＝Ｖｒｅｆ１−α（Ｖｂ−Ｖａ） ・・・（２）
ＩＮＣ２＝Ｖｒｅｆ２−［α（Ｖｄ−Ｖｏｆｆａ２）−α（Ｖｃ−Ｖｏｆｆａ２）］
＝Ｖｒｅｆ２−α（Ｖｄ−Ｖｃ） ・・・（３） INC1 = Vref1− [α (Vb−Voffa1) −α (Va−Voffa1)]
= Vref1-α (Vb-Va) (2)
INC2 = Vref2− [α (Vd−Voffa2) −α (Vc−Voffa2)]
= Vref2-α (Vd-Vc) (3)

上記の（２）式、（２）式に示される通り、第１、第２比較電圧ＩＮＣ１、ＩＮＣ２には、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２が含まれていない。すなわち、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第１切替状態と第２切替状態の操作を通じて相殺されている。   As shown in the above formulas (2) and (2), the first and second comparison voltages INC1 and INC2 do not include the input offset voltages Voffa1 and Voffa2. That is, the input offset voltages Voffa1 and Voffa2 are canceled through the operations in the first switching state and the second switching state.

そして、比較回路５０Ｘでは、第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較処理が行われる。ここで、図１３の（１）で示すように、磁気センサ装置１にＳ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高ければ、比較結果信号ＣＯＵＴがハイレベルとされる。一方、図１３の（４）で示すように、磁気センサ装置１にＮ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低ければ、比較結果信号ＣＯＵＴがローレベルに維持される。なお、比較回路５０Ｘでの比較対象となる第１、第２比較電圧ＩＮＣ１、ＩＮＣ２の差分電圧を数式で表すと、以下の（４）式のようになる。   In the comparison circuit 50X, a comparison process between the first comparison voltage INC1 and the second comparison voltage INC2 is performed. Here, as shown by (1) in FIG. 13, if the S pole signal is input to the magnetic sensor device 1 and the first comparison voltage INC1 is higher than the second comparison voltage INC2, the comparison result signal COUT is high. Level. On the other hand, as shown in (4) of FIG. 13, if the N-pole signal is input to the magnetic sensor device 1 and the first comparison voltage INC1 is lower than the second comparison voltage INC2, the comparison result signal COUT is at a low level. Maintained. The difference voltage between the first and second comparison voltages INC1 and INC2 to be compared in the comparison circuit 50X is expressed by the following equation (4).

ＩＮＣ１−ＩＮＣ２
＝Ｖｒｅｆ１−Ｖｒｅｆ２−α（Ｖｂ−Ｖａ）＋α（Ｖｄ−Ｖｃ）・・・（４） INC1-INC2
= Vref1-Vref2-α (Vb-Va) + α (Vd-Vc) (4)

ところで、ホール素子１０Ｘから発生されるホール電圧には、磁界の強さに比例した信号成分電圧と素子オフセット電圧とが含まれている。なお、ホール素子１０Ｘの第１切替状態で端子Ｂ・Ｄ間に生じる電圧と、第２切替状態で端子Ｃ・Ａ間に生じる電圧とでは、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。   Incidentally, the Hall voltage generated from the Hall element 10X includes a signal component voltage and an element offset voltage proportional to the strength of the magnetic field. Note that the effective signal component corresponding to the strength of the magnetic field is in phase with the voltage generated between the terminals B and D in the first switching state of the Hall element 10X and the voltage generated between the terminals C and A in the second switching state. The element offset voltage is in reverse phase.

電圧Ｖｂ、Ｖｄ、Ｖａ、Ｖｃに含まれる素子オフセット電圧を、Ｖｂｏｆｆｅ、Ｖｄｏｆｆｅ、Ｖａｏｆｆｅ、Ｖｃｏｆｆｅとすると、Ｖｂｏｆｆｅ−Ｖｄｏｆｆｅ＝Ｖａｏｆｆｅ−Ｖｃｏｆｆｅなる関係式が成立する。この関係式を変形すると、次の（５）式が得られる。   If the element offset voltages included in the voltages Vb, Vd, Va, and Vc are Vboff, Vdoffe, Vaoffe, and Vcoffe, the relational expression Vboff−Vdoffe = Vaoffe−Vcoffe is established. When this relational expression is modified, the following expression (5) is obtained.

Ｖｂｏｆｆｅ−Ｖａｏｆｆｅ＝Ｖｄｏｆｆｅ−Ｖｃｏｆｆｅ ・・・（５） Vboff-Vaoffe = Vdoffe-Vcoffe (5)

上記の（５）式は、先出の（４）式による第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較において、素子オフセット電圧がキャンセルされていることを示している。   The above equation (5) indicates that the element offset voltage is canceled in the comparison between the first comparison voltage INC1 and the second comparison voltage INC2 according to the above equation (4).

このように、ホール素子１０Ｘの素子オフセット電圧及び増幅回路３０Ｘの入力オフセット電圧はともに、比較回路５０Ｘにおける比較動作においてキャンセルされている。   Thus, both the element offset voltage of the Hall element 10X and the input offset voltage of the amplifier circuit 30X are canceled in the comparison operation in the comparison circuit 50X.

論理回路６１は、上記で得られた比較結果信号ＣＯＵＴと、現在出力されている出力信号ＯＵＴに基づいて、論理演算信号ＬＯＵＴを生成する。   The logic circuit 61 generates a logic operation signal LOUT based on the comparison result signal COUT obtained above and the output signal OUT currently output.

より具体的に述べると、図１３の（１）で示すように、出力信号ＯＵＴがハイレベルであるときに、比較結果信号ＣＯＵＴがハイレベルに遷移された場合には、Ｓ極信号が検出されたと判断され、出力信号ＯＵＴの論理を反転させるべく、論理演算信号ＬＯＵＴがローレベルに遷移される。一方、図１３の（４）で示すように、出力信号ＯＵＴがハイレベルであるときに、比較結果信号ＣＯＵＴがローレベルに維持された場合には、Ｓ極信号が検出されていないと判断され、出力信号ＯＵＴの論理を現状に維持すべく、論理演算信号ＬＯＵＴがハイレベルに維持される。   More specifically, as shown in (1) of FIG. 13, when the comparison result signal COUT transitions to a high level when the output signal OUT is at a high level, the S pole signal is detected. In order to invert the logic of the output signal OUT, the logic operation signal LOUT is transited to a low level. On the other hand, as shown by (4) in FIG. 13, when the output signal OUT is at the high level and the comparison result signal COUT is maintained at the low level, it is determined that the S pole signal is not detected. The logic operation signal LOUT is maintained at a high level in order to maintain the logic of the output signal OUT at the current state.

Ｄ型フリップフロップ６２は、クロック信号ＣＬＫ＿ＳＨの立上りエッジに同期して、論理回路６１で生成された論理演算信号ＬＯＵＴをラッチし、これを出力信号ＯＵＴとして出力する。従って、図１３の（１）では、出力信号ＯＵＴがハイレベルからローレベルに切り替えられ、図１３の（４）では、出力信号ＯＵＴがハイレベルのまま維持される。   The D-type flip-flop 62 latches the logical operation signal LOUT generated by the logic circuit 61 in synchronization with the rising edge of the clock signal CLK_SH, and outputs this as the output signal OUT. Accordingly, in (1) of FIG. 13, the output signal OUT is switched from the high level to the low level, and in (4) of FIG. 13, the output signal OUT is maintained at the high level.

一方、図１３の（２）及び（３）で示すように、出力信号ＯＵＴがローレベルである場合（すなわち、Ｓ極信号の検出後、次にＮ極信号を検出すべき状態）には、基準クロック信号ＯＳＣの立上がりエッジに同期して、まず第２切替信号ＣＴＬ２及び第３切替信号ＣＴＬ３がハイレベルとされる。第２切替信号ＣＴＬ２がハイレベルとされたことにより、切替スイッチ回路２０Ｘは第２切替状態になる。また、第３切替信号ＣＴＬ３がハイレベルとされたことにより、第１スイッチ回路４３及び第２スイッチ回路４４はオンとなる。   On the other hand, as shown in (2) and (3) of FIG. 13, when the output signal OUT is at a low level (that is, after the detection of the S pole signal, the N pole signal should be detected next), In synchronization with the rising edge of the reference clock signal OSC, first, the second switching signal CTL2 and the third switching signal CTL3 are set to the high level. When the second switching signal CTL2 is set to the high level, the changeover switch circuit 20X enters the second switching state. Further, since the third switching signal CTL3 is set to the high level, the first switch circuit 43 and the second switch circuit 44 are turned on.

第２切替信号ＣＴＬ２のハイレベル遷移に応じて、切替スイッチ回路２０Ｘが第２切替状態とされたことにより、ホール素子１０Ｘの第２端子対である端子Ｂ・Ｄには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第１端子対である端子Ｃ・Ａには、それぞれ、ホール電圧が発生する。このとき、端子Ｃには電圧Ｖｃが発生し、端子Ａには電圧Ｖａが発生する。   In response to the high-level transition of the second switching signal CTL2, the changeover switch circuit 20X is set to the second switching state, so that the power supply voltage VDD is applied to the terminals B and D, which are the second terminal pair of the Hall element 10X, respectively. And a ground voltage are applied, and a Hall voltage is generated at each of the terminals C and A, which is the first terminal pair. At this time, the voltage Vc is generated at the terminal C, and the voltage Va is generated at the terminal A.

増幅回路３０Ｘの第１増幅出力端ｉｉｉには、電圧Ｖａが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖａ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｃが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｃ−Ｖｏｆｆａ２））が発生する。   A first amplified voltage AOUT1 (= α (Va−Voffa1)) obtained by amplifying the voltage Va is generated at the first amplified output terminal iii of the amplifier circuit 30X, and the voltage Vc is amplified at the second amplified output terminal iv. The second amplified voltage AOUT2 (= α (Vc−Voffa2)) is generated.

一方、第３切替信号ＣＴＬ３のハイレベル遷移に応じて、第１スイッチ回路４３及び第２スイッチ回路４４がともにオンされたことにより、比較回路５０Ｘの第１比較入力端ｖには、第１基準電圧Ｖｒｅｆ１が印加され、第２比較入力端ｖｉには、第２基準電圧Ｖｒｅｆ２が印加された状態となる。   On the other hand, when both the first switch circuit 43 and the second switch circuit 44 are turned on in response to the high level transition of the third switching signal CTL3, the first reference input terminal v of the comparison circuit 50X has a first reference input v. The voltage Vref1 is applied, and the second reference voltage Vref2 is applied to the second comparison input terminal vi.

これにより、第１キャパシタ４１には、第１基準電圧Ｖｒｅｆ１と第１増幅電圧ＡＯＵＴ１との差電圧（Ｖｒｅｆ１−α（Ｖａ−Ｖｏｆｆａ１））が充電される。一方、第２キャパシタ４２には、第２基準電圧Ｖｒｅｆ２と第２増幅電圧ＡＯＵＴ２との差電圧（Ｖｒｅｆ２−α（Ｖｃ−Ｖｏｆｆａ２））が充電される。   As a result, the first capacitor 41 is charged with a voltage difference (Vref1-α (Va-Voffa1)) between the first reference voltage Vref1 and the first amplified voltage AOUT1. On the other hand, the second capacitor 42 is charged with a differential voltage (Vref2-α (Vc−Voffa2)) between the second reference voltage Vref2 and the second amplified voltage AOUT2.

上記の充電動作が行われた後、次に到来する基準クロック信号ＯＳＣの立上がりエッジに同期して、第２切替信号ＣＴＬ２、第３切替信号ＣＴＬ３がローレベルとされ、第１切替信号ＣＴＬ１がハイレベルとされる。第１切替信号ＣＴＬ１がハイレベルとされたことにより、切替スイッチ回路２０Ｘは、第１切替状態になる。また、第３切替信号ＣＴＬ３がローレベルとされたことにより、第１スイッチ回路４３及び第２スイッチ回路４４は、共にオフとなる。   After the above charging operation is performed, in synchronization with the rising edge of the next incoming reference clock signal OSC, the second switching signal CTL2 and the third switching signal CTL3 are set to the low level, and the first switching signal CTL1 is set to the high level. Level. When the first switch signal CTL1 is set to the high level, the switch circuit 20X enters the first switch state. Further, since the third switching signal CTL3 is set to the low level, both the first switch circuit 43 and the second switch circuit 44 are turned off.

第１切替信号ＣＴＬ１のハイレベル遷移に応じて、切替スイッチ回路２０Ｘが第１切替状態とされたことにより、ホール素子１０Ｘの第１端子対である端子Ａ・Ｃには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第２端子対である端子Ｂ・Ｄには、それぞれ、ホール電圧が発生する。このとき、端子Ｂには電圧Ｖｂが発生し、端子Ｄには電圧Ｖｄが発生する。   In response to the high-level transition of the first switching signal CTL1, the changeover switch circuit 20X is set to the first switching state, so that the terminals A and C, which are the first terminal pair of the Hall element 10X, are respectively supplied with the power supply voltage VDD. And a ground voltage are applied, and a Hall voltage is generated at each of the terminals B and D as the second terminal pair. At this time, the voltage Vb is generated at the terminal B, and the voltage Vd is generated at the terminal D.

増幅回路３０Ｘの第１増幅出力端ｉｉｉには、電圧Ｖｂが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖｂ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｄが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｄ−Ｖｏｆｆａ２））が発生する。   A first amplified voltage AOUT1 (= α (Vb−Voffa1)) obtained by amplifying the voltage Vb is generated at the first amplified output terminal iii of the amplifier circuit 30X, and the voltage Vd is amplified at the second amplified output terminal iv. The second amplified voltage AOUT2 (= α (Vd−Voffa2)) is generated.

一方、第３切替信号ＣＴＬ３のローレベル遷移に応じて、第１スイッチ回路４３及び第２スイッチ回路４４はともにオフされるが、第１キャパシタ４１、第２キャパシタ４２に充電されている電荷は変化することなく保持されるので、比較回路５０Ｘの第１比較入力端ｖの第１比較電圧ＩＮＣ１及び第２比較入力端ｖｉの第２比較電圧ＩＮＣ２は、それぞれ、次の（６）式、（７）式のようになる。   On the other hand, according to the low-level transition of the third switching signal CTL3, both the first switch circuit 43 and the second switch circuit 44 are turned off, but the charges charged in the first capacitor 41 and the second capacitor 42 change. Therefore, the first comparison voltage INC1 at the first comparison input terminal v and the second comparison voltage INC2 at the second comparison input terminal vi of the comparison circuit 50X are respectively expressed by the following equations (6) and (7 )

ＩＮＣ１＝Ｖｒｅｆ１−［α（Ｖａ−Ｖｏｆｆａ１）−α（Ｖｂ−Ｖｏｆｆａ１）］
＝Ｖｒｅｆ１−α（Ｖａ−Ｖｂ） ・・・（６）
ＩＮＣ２＝Ｖｒｅｆ２−［α（Ｖｃ−Ｖｏｆｆａ２）−α（Ｖｄ−Ｖｏｆｆａ２）］
＝Ｖｒｅｆ２−α（Ｖｃ−Ｖｄ） ・・・（７） INC1 = Vref1− [α (Va−Voffa1) −α (Vb−Voffa1)]
= Vref1-α (Va-Vb) (6)
INC2 = Vref2− [α (Vc−Voffa2) −α (Vd−Voffa2)]
= Vref2-α (Vc-Vd) (7)

上記の（６）式、（７）式に示される通り、第１、第２比較電圧ＩＮＣ１、ＩＮＣ２には、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２が含まれていない。すなわち、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第２切替状態と第１切替状態の操作を通じて相殺されている。   As shown in the above equations (6) and (7), the first and second comparison voltages INC1 and INC2 do not include the input offset voltages Voffa1 and Voffa2. That is, the input offset voltages Voffa1 and Voffa2 are canceled through the operations in the second switching state and the first switching state.

そして、比較回路５０Ｘでは、第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較処理が行われる。ここで、図１３の（３）で示すように、磁気センサ装置１にＮ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高ければ、比較結果信号ＣＯＵＴがハイレベルとされる。一方、図１３の（２）で示すように、磁気センサ装置１にＳ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低ければ、比較結果信号ＣＯＵＴがローレベルに維持される。なお、比較回路５０Ｘでの比較対象となる第１、第２比較電圧ＩＮＣ１、ＩＮＣ２の差分電圧を数式で表すと、以下の（８）式のようになる。   In the comparison circuit 50X, a comparison process between the first comparison voltage INC1 and the second comparison voltage INC2 is performed. Here, as shown by (3) in FIG. 13, if the N-pole signal is input to the magnetic sensor device 1 and the first comparison voltage INC1 is higher than the second comparison voltage INC2, the comparison result signal COUT is high. Level. On the other hand, as shown in (2) of FIG. 13, if the S pole signal is input to the magnetic sensor device 1 and the first comparison voltage INC1 is lower than the second comparison voltage INC2, the comparison result signal COUT is at a low level. Maintained. The differential voltage between the first and second comparison voltages INC1 and INC2 to be compared in the comparison circuit 50X is expressed by the following equation (8).

ＩＮＣ１−ＩＮＣ２
＝Ｖｒｅｆ１−Ｖｒｅｆ２−α（Ｖａ−Ｖｂ）＋α（Ｖｃ−Ｖｄ）・・・（８） INC1-INC2
= Vref1-Vref2-α (Va−Vb) + α (Vc−Vd) (8)

ところで、先述の通り、ホール素子１０Ｘから発生されるホール電圧には、磁界の強さに比例した信号成分電圧と素子オフセット電圧が含まれている。なお、ホール素子１０Ｘの第１切替状態で端子Ｂ・Ｄ間に生じる電圧と、第２切替状態で端子Ｃ・Ａ間に生じる電圧では、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。   As described above, the Hall voltage generated from the Hall element 10X includes a signal component voltage and an element offset voltage proportional to the strength of the magnetic field. The effective signal component according to the strength of the magnetic field is in phase with the voltage generated between the terminals B and D in the first switching state of the Hall element 10X and the voltage generated between the terminals C and A in the second switching state. The element offset voltage is in reverse phase.

また、先述の通り、電圧Ｖｂ、Ｖｄ、Ｖａ、Ｖｃに含まれる素子オフセット電圧を、Ｖｂｏｆｆｅ、Ｖｄｏｆｆｅ、Ｖａｏｆｆｅ、Ｖｃｏｆｆｅとすると、Ｖｂｏｆｆｅ−Ｖｄｏｆｆｅ＝Ｖａｏｆｆｅ−Ｖｃｏｆｆｅなる関係式が成立する。この関係式を変形すると次の（９）式が得られる。   Further, as described above, when the element offset voltages included in the voltages Vb, Vd, Va, and Vc are Vboffe, Vdoffe, Vaoffe, and Vcoffe, the relational expression Vboff−Vdoffe = Vaoffe−Vcoffe is established. When this relational expression is transformed, the following expression (9) is obtained.

Ｖａｏｆｆｅ−Ｖｂｏｆｆｅ＝Ｖｃｏｆｆｅ−Ｖｄｏｆｆｅ ・・・（９） Vaoffe−Vboffe = Voffe−Vdoffe (9)

上記の（９）式は、先出の（８）式による第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較において、素子オフセット電圧がキャンセルされていることを示している。   The above equation (9) indicates that the element offset voltage is canceled in the comparison between the first comparison voltage INC1 and the second comparison voltage INC2 according to the above equation (8).

このように、ホール素子１０Ｘの素子オフセット電圧及び増幅回路３０Ｘの入力オフセット電圧はともに、比較回路５０Ｘにおける比較動作においてキャンセルされている。   Thus, both the element offset voltage of the Hall element 10X and the input offset voltage of the amplifier circuit 30X are canceled in the comparison operation in the comparison circuit 50X.

論理回路６１は、上記で得られた比較結果信号ＣＯＵＴと、現在出力されている出力信号ＯＵＴに基づいて、論理演算信号ＬＯＵＴを生成する。   The logic circuit 61 generates a logic operation signal LOUT based on the comparison result signal COUT obtained above and the output signal OUT currently output.

より具体的に述べると、図１３の（３）で示すように、出力信号ＯＵＴがローレベルであるときに、比較結果信号ＣＯＵＴがハイレベルに遷移された場合には、Ｎ極信号が検出されたと判断され、出力信号ＯＵＴの論理を反転させるべく、論理演算信号ＬＯＵＴがハイレベルに遷移される。一方、図１３の（２）で示すように、出力信号ＯＵＴがローレベルであるときに、比較結果信号ＣＯＵＴがローレベルに維持された場合には、Ｎ極信号が検出されていないと判断され、出力信号ＯＵＴの論理を現状に維持すべく、論理演算信号ＬＯＵＴがローレベルに維持される。   More specifically, as shown in (3) of FIG. 13, when the output signal OUT is at a low level and the comparison result signal COUT transitions to a high level, an N pole signal is detected. The logic operation signal LOUT is transited to a high level to invert the logic of the output signal OUT. On the other hand, as shown in (2) of FIG. 13, when the comparison result signal COUT is maintained at the low level when the output signal OUT is at the low level, it is determined that the N pole signal is not detected. The logic operation signal LOUT is maintained at a low level in order to maintain the logic of the output signal OUT at the current state.

Ｄ型フリップフロップ６２は、クロック信号ＣＬＫ＿ＳＨの立上りエッジに同期して、論理回路６１で生成された論理演算信号ＬＯＵＴをラッチし、これを出力信号ＯＵＴとして出力する。従って、図１３の（３）では、出力信号ＯＵＴがローレベルからハイレベルに切り替えられ、図１３の（２）では、出力信号ＯＵＴがローレベルのまま維持される。   The D-type flip-flop 62 latches the logical operation signal LOUT generated by the logic circuit 61 in synchronization with the rising edge of the clock signal CLK_SH, and outputs this as the output signal OUT. Accordingly, in (3) of FIG. 13, the output signal OUT is switched from the low level to the high level, and in (2) of FIG. 13, the output signal OUT is maintained at the low level.

上記の交番磁界検知動作（出力信号ＯＵＴの生成動作）について、図１４のフローチャートを参照しながら総括的に説明する。   The above-described alternating magnetic field detection operation (output signal OUT generation operation) will be generally described with reference to the flowchart of FIG.

図１４は、本発明に係る磁気センサ装置１の動作を説明するフローチャートである。   FIG. 14 is a flowchart for explaining the operation of the magnetic sensor device 1 according to the present invention.

交番磁界を検知するに際して、ステップＳ１では、出力信号ＯＵＴがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、出力信号ＯＵＴがハイレベルであると判定された場合には、フローがステップＳ２に進められる。一方、出力信号ＯＵＴがローレベルであると判定された場合には、フローがステップＳ６に進められる。   When detecting the alternating magnetic field, in step S1, it is determined whether the output signal OUT is at a high level or a low level. If it is determined that the output signal OUT is at a high level, the flow proceeds to step S2. On the other hand, if it is determined that the output signal OUT is at a low level, the flow proceeds to step S6.

ステップＳ１において、出力信号ＯＵＴがハイレベルであると判定された場合、ステップＳ２では、現在の状況は、Ｎ極信号の検出後であって、次にＳ極信号を検出すべき状態であるという認識の下、Ｓ極信号を増幅すべく、第１切替状態から第２切替状態という順序で、切替スイッチ回路２０Ｘのスイッチング制御が行われ、これにより得られた第１比較信号ＩＮＣ１と第２比較信号ＩＮＣ２との比較処理（両者の差分電圧と基準電圧ＶＲＥＦとの比較処理）が行われる。   If it is determined in step S1 that the output signal OUT is at a high level, in step S2, the current situation is that after the detection of the N pole signal, the S pole signal should be detected next. Under the recognition, in order to amplify the S pole signal, the switching control of the changeover switch circuit 20X is performed in the order from the first switching state to the second switching state, and the first comparison signal INC1 thus obtained and the second comparison signal are compared. Comparison processing with the signal INC2 (comparison processing between the difference voltage between them and the reference voltage VREF) is performed.

続くステップＳ３では、比較結果信号ＣＯＵＴがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、比較結果信号ＣＯＵＴがハイレベル（印加磁界Ｂ＞Ｓ極の検出磁界レベルＢｏｐ）であると判定された場合には、フローがステップＳ４に進められる。一方、比較結果信号ＣＯＵＴがローレベル（印加磁界Ｂ＜Ｓ極の検出磁界レベルＢｏｐ）であると判定された場合には、フローがステップＳ５に進められる。   In subsequent step S3, it is determined whether the comparison result signal COUT is at a high level or a low level. Here, if it is determined that the comparison result signal COUT is at the high level (applied magnetic field B> detected magnetic field level Bop of S pole), the flow proceeds to step S4. On the other hand, if it is determined that the comparison result signal COUT is at a low level (applied magnetic field B <detected magnetic field level Bop of S pole), the flow proceeds to step S5.

ステップＳ３において、比較結果信号ＣＯＵＴがハイレベルであると判定された場合、ステップＳ４では、Ｓ極信号が検出されたという認識の下、出力信号ＯＵＴがハイレベルからローレベルに遷移される。その後、フローはステップＳ１に戻される。   If it is determined in step S3 that the comparison result signal COUT is at the high level, in step S4, the output signal OUT is transitioned from the high level to the low level with the recognition that the S pole signal has been detected. Thereafter, the flow returns to step S1.

一方、ステップＳ３において、比較結果信号ＣＯＵＴがローレベルであると判定された場合、ステップＳ５では、Ｓ極信号が未検出であるという認識の下、出力信号ＯＵＴがハイレベルに維持される。その後、フローはステップＳ１に戻される。   On the other hand, when it is determined in step S3 that the comparison result signal COUT is at the low level, in step S5, the output signal OUT is maintained at the high level with the recognition that the S pole signal has not been detected. Thereafter, the flow returns to step S1.

また、ステップＳ１において、出力信号ＯＵＴがローレベルであると判定された場合、ステップＳ６では、現在の状況は、Ｓ極信号の検出後であって、次にＮ極信号を検出すべき状態であるという認識の下、Ｎ極信号を増幅すべく、第２切替状態から第１切替状態という順序で、切替スイッチ回路２０Ｘのスイッチング制御が行われ、これにより得られた第１比較信号ＩＮＣ１と第２比較信号ＩＮＣ２との比較処理（両者の差分電圧と基準電圧ＶＲＥＦとの比較処理）が行われる。   If it is determined in step S1 that the output signal OUT is at a low level, in step S6, the current situation is after detection of the S pole signal, and the state where the N pole signal should be detected next. With the recognition that there is, the switching control of the changeover switch circuit 20X is performed in the order from the second switching state to the first switching state in order to amplify the N pole signal, and the first comparison signal INC1 thus obtained and the first switching signal are obtained. Comparison processing with the two comparison signals INC2 (comparison processing between the difference voltage between them and the reference voltage VREF) is performed.

続くステップＳ７では、比較結果信号ＣＯＵＴがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、比較結果信号ＣＯＵＴがハイレベル（印加磁界Ｂ＜Ｎ極の検出磁界レベルＢｒｐ）であると判定された場合には、フローがステップＳ８に進められる。一方、比較結果信号ＣＯＵＴがローレベル（印加磁界Ｂ＞Ｎ極の検出磁界レベルＢｒｐ）であると判定された場合には、フローがステップＳ９に進められる。   In subsequent step S7, it is determined whether the comparison result signal COUT is at a high level or a low level. Here, if it is determined that the comparison result signal COUT is at the high level (applied magnetic field B <detected magnetic field level Brp with N poles), the flow proceeds to step S8. On the other hand, when it is determined that the comparison result signal COUT is at the low level (applied magnetic field B> N pole detection magnetic field level Brp), the flow proceeds to step S9.

ステップＳ７において、比較結果信号ＣＯＵＴがハイレベルであると判定された場合、ステップＳ８では、Ｎ極信号が検出されたという認識の下、出力信号ＯＵＴがローレベルからハイレベルに遷移される。その後、フローはステップＳ１に戻される。   If it is determined in step S7 that the comparison result signal COUT is at the high level, in step S8, the output signal OUT is transitioned from the low level to the high level with the recognition that the N pole signal has been detected. Thereafter, the flow returns to step S1.

一方、ステップＳ７において、比較結果信号ＣＯＵＴがローレベルであると判定された場合、ステップＳ９では、Ｎ極信号が未検出であるという認識の下、出力信号ＯＵＴがローレベルに維持される。その後、フローはステップＳ１に戻される。   On the other hand, if it is determined in step S7 that the comparison result signal COUT is at the low level, in step S9, the output signal OUT is maintained at the low level with the recognition that the N pole signal has not been detected. Thereafter, the flow returns to step S1.

上記の通り、本発明に係る磁気センサ装置１は、検知された磁界の極性（Ｓ極／Ｎ極）に応じた論理の出力信号ＯＵＴを生成するものであって、ホール素子１０Ｘと；ホール素子１０Ｘの検出状態を第１切替状態と第２切替状態のいずれか一に切り替える切替スイッチ回路２０Ｘと；ホール素子１０Ｘの検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号ＣＯＵＴを生成する比較回路５０Ｘと；出力信号ＯＵＴと比較結果信号ＣＯＵＴに基づいて、出力信号ＯＵＴの論理を維持または反転するための論理演算信号ＬＯＵＴを生成する論理回路６１と；論理演算信号ＬＯＵＴをラッチし、これを出力信号ＯＵＴとして出力するＤフリップフロップ６２と；出力信号ＯＵＴに基づいて、第１切替状態から第２切替状態という順序で、切替スイッチ回路２０Ｘのスイッチング制御を行うか、或いは、第２切替状態から第１切替状態という順序で、切替スイッチ回路２０Ｘのスイッチング制御を行うかを決定する制御回路８０Ｘと；を有して成る構成とされている。   As described above, the magnetic sensor device 1 according to the present invention generates a logical output signal OUT corresponding to the detected polarity (S pole / N pole) of a magnetic field, and includes a Hall element 10X; A changeover switch circuit 20X that switches the detection state of 10X to one of the first switching state and the second switching state; a predetermined comparison process is performed using the detection voltage of the Hall element 10X and a predetermined reference voltage; A comparison circuit 50X that generates a corresponding comparison result signal COUT; and a logic circuit 61 that generates a logical operation signal LOUT for maintaining or inverting the logic of the output signal OUT based on the output signal OUT and the comparison result signal COUT; A D flip-flop 62 that latches the logical operation signal LOUT and outputs it as an output signal OUT; from the first switching state to the first switching state based on the output signal OUT; A control circuit 80X that determines whether to perform switching control of the changeover switch circuit 20X in the order of the switching state or to perform switching control of the changeover switch circuit 20X in the order of the second switching state to the first switching state; It is set as the structure which has.

このように、Ｓ極信号の検出時にもＮ極信号の検出時にも、比較回路５０Ｘの各入力端間に印加する基準電圧ＶＲＥＦの極性を不変とする一方、出力信号ＯＵＴに応じて第１、第２切替状態の順序を決定することで、Ｓ極信号を増幅するかＮ極信号を増幅するかを切り替える構成とすることにより、仮に、比較回路５０Ｘの非反転入力端（＋）と反転入力端（−）との間に、比較オフセット電圧が存在する場合であっても、Ｓ極信号を検出するための検出磁界レベル、及び、Ｎ極信号を検出するための検出磁界レベルは、比較オフセット電圧に相当する分だけ、同様の傾向を持って変動することになる。すなわち、両者の差し引きを考えると、比較オフセット電圧の影響をキャンセルし、交番磁界検知の磁界検出レベルに対称性を持たせることが可能となる。   In this way, the polarity of the reference voltage VREF applied between the input terminals of the comparison circuit 50X is unchanged regardless of whether the S pole signal or the N pole signal is detected, while the first, By determining the order of the second switching state to switch between amplifying the S pole signal and the N pole signal, the non-inverting input terminal (+) and the inverting input of the comparison circuit 50X are temporarily assumed. Even when a comparison offset voltage exists between the terminal (−) and the detection magnetic field level for detecting the S pole signal and the detection magnetic field level for detecting the N pole signal, the comparison offset voltage is present. The amount corresponding to the voltage fluctuates with the same tendency. In other words, considering the subtraction of the two, it is possible to cancel the influence of the comparison offset voltage and to give symmetry to the magnetic field detection level of the alternating magnetic field detection.

従って、上記構成によれば、出力信号ＯＵＴに現れるパルスのデューティ比を理想値（５０％）とすることができるので、ユーザにとって使い勝手の良い磁気センサ装置を提供することが可能となる。   Therefore, according to the above configuration, since the duty ratio of the pulse appearing in the output signal OUT can be set to an ideal value (50%), it is possible to provide a user-friendly magnetic sensor device.

また、上記構成によれば、従来におけるスイッチタイプの磁気センサ装置を基礎としてその回路構成を流用し、ロジック部分（論理回路や制御回路）のみを修正するだけで、交番磁界検知タイプの磁気センサ装置を実現することができるので、開発コストを削減することが可能となる。   In addition, according to the above configuration, an alternating magnetic field detection type magnetic sensor device can be obtained by diverting only the logic portion (logic circuit or control circuit) by diverting the circuit configuration based on the conventional switch type magnetic sensor device. Therefore, development costs can be reduced.

また、上記構成によれば、基準電圧ＶＲＥＦの極性切替用スイッチが不要となる。   Further, according to the above configuration, the polarity switching switch for the reference voltage VREF is not necessary.

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。   The configuration of the present invention can be variously modified in addition to the above-described embodiment without departing from the gist of the invention. That is, the above-described embodiment is an example in all respects and should not be considered as limiting, and the technical scope of the present invention is not the description of the above-described embodiment, but the claims. It should be understood that all modifications that come within the meaning and range of equivalents of the claims are included.

例えば、上記実施形態では、磁電変換素子として、ホール素子を用いた構成を例に挙げて説明を行ったが、磁電変換素子としては、印加される磁界の変化に応じて電気的特性が変化され、その変化に応じた出力電圧を取り出し得るものであれば良く、ホール素子のほか、磁気抵抗素子などを用いても構わない。   For example, in the above-described embodiment, the configuration using a Hall element as the magnetoelectric conversion element has been described as an example. However, as the magnetoelectric conversion element, the electrical characteristics are changed according to the change of the applied magnetic field. As long as the output voltage can be extracted according to the change, a magnetoresistive element or the like may be used in addition to the Hall element.

また、上記実施形態では、磁気センサ装置１を交番磁界検知タイプとした構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、磁気センサ装置１を単極磁界検知タイプとしても構わない。   In the above embodiment, the magnetic sensor device 1 is described as an alternating magnetic field detection type as an example. However, the configuration of the present invention is not limited to this, and the magnetic sensor device 1 is a single unit. It may be a polar magnetic field detection type.

また、上記実施形態では、単一チップ内に２つの磁電変換素子を集積化した構成を例に挙げて説明を行ったが、複数の運動方向に対応すべく、単一チップ内に３つ以上の磁電変換素子を集積化しても構わない。   In the above-described embodiment, the configuration in which two magnetoelectric conversion elements are integrated in a single chip has been described as an example. However, in order to correspond to a plurality of movement directions, three or more in a single chip are used. These magnetoelectric conversion elements may be integrated.

また、上記実施形態では、磁気センサ装置を不動とし、磁石を有するターゲットを可動とした構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、磁石を不動とし、磁気センサ装置を有するターゲットを可動としても構わない。   Moreover, in the said embodiment, although demonstrated by exemplifying the structure which made the magnetic sensor apparatus stationary and made the target which has a magnet movable, the structure of this invention is not limited to this, A magnet is made stationary. The target having the magnetic sensor device may be movable.

本発明に係る磁気センサ装置は、例えば、回転駆動やスライド駆動される磁石を有するアプリケーション全般（携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ等）に好適に利用することができる。   The magnetic sensor device according to the present invention can be suitably used, for example, for all applications (mobile phone, digital still camera, digital video camera, etc.) having magnets that are driven to rotate or slide.

１ 磁気センサ装置
２（２Ａ、２Ｂ） ターゲット
３ 解析装置
１０Ｘ、１０Ｙ ホール素子
２０Ｘ、２０Ｙ 切替スイッチ回路
２１〜２８ スイッチ
３０Ｘ、３０Ｙ 増幅回路
３１、３１Ａ、３１Ｂ 第１増幅回路
３２、３２Ａ、３２Ｂ 第２増幅回路
３３ 帰還抵抗
３４、３５ スイッチ回路
４０Ｘ、４０Ｙ サンプルホールド回路
４１、４２ 第１キャパシタ、第２キャパシタ
４３、４４ 第１、第２スイッチ回路
５０Ｘ、５０Ｙ 比較回路
５１ コンパレータ
５２、５３ スイッチ回路
６０Ｘ、６０Ｙ ラッチ回路
６１ 論理回路
６１−１、６１−２ インバータ
６１−３、６１−４ 論理積演算器
６１−５ 論理和演算器
６２ Ｄ型フリップフロップ
７０Ｘ、７０Ｙ 出力回路
８０Ｘ、８０Ｙ 制御回路
８１ スタートパルス信号生成回路
８２ シフトレジスタ
８３ 論理和演算器
９４、８５ インバータ
８６ 切替信号生成回路
８６−１、８６−２、８６−３、８６−４ 論理積演算器
８６−５、８６−６ 論理和演算器
９０ 発振回路
１００ 基準電圧生成回路
１００−１〜１００−３ 分圧抵抗器
１００−４ Ｐ型ＭＯＳトランジスタ
１００−５ Ｎ型ＭＯＳトランジスタ
１００−６、１００−７ インバータ
ＶＤＤ 電源電圧
Ｖｒｅｆ１、Ｖｒｅｆ２ 第１、第２基準電圧
ＰＯＷ 電源オン信号
／ＰＯＷ 反転電源オン信号
ＣＴＬ１、ＣＴＬ２、ＣＴＬ３ 第１、第２、第３切替信号
ＡＯＵＴ１、ＡＯＵＴ２ 第１、第２増幅電圧
ＩＮＣ１、ＩＮＣ２ 第１、第２比較電圧
ＣＯＵＴ 比較結果信号
ＬＯＵＴ 論理演算信号
ＯＵＴ 出力信号
ＯＵＴＸ 第１出力信号
ＯＵＴＹ 第２出力信号
ＣＬＫ＿ＳＨ クロック信号
ＯＳＣ 基準クロック信号
ＳＩＧ スタートパルス信号
Ｓ１、Ｓ２ 第１、第２タイミング信号 DESCRIPTION OF SYMBOLS 1 Magnetic sensor apparatus 2 (2A, 2B) Target 3 Analysis apparatus 10X, 10Y Hall element 20X, 20Y Changeover switch circuit 21-28 Switch 30X, 30Y Amplification circuit 31, 31A, 31B 1st amplification circuit 32, 32A, 32B 2nd Amplifier circuit 33 Feedback resistor 34, 35 Switch circuit 40X, 40Y Sample hold circuit 41, 42 First capacitor, Second capacitor 43, 44 First, second switch circuit 50X, 50Y Comparison circuit 51 Comparator 52, 53 Switch circuit 60X, 60Y Latch circuit 61 Logic circuit 61-1, 61-2 Inverter 61-3, 61-4 AND operator 61-5 OR operator 62 D-type flip-flop 70X, 70Y Output circuit 80X, 80Y Control circuit 81 Start pulse Signal generation circuit 82 Schiff Register 83 OR operation unit 94, 85 Inverter 86 Switching signal generation circuit 86-1, 86-2, 86-3, 86-4 AND operation unit 86-5, 86-6 OR operation unit 90 Oscillation circuit 100 Reference Voltage generation circuit 100-1 to 100-3 Voltage dividing resistor 100-4 P-type MOS transistor 100-5 N-type MOS transistor 100-6, 100-7 Inverter VDD Power supply voltage Vref1, Vref2 First and second reference voltages POW Power-on signal / POW Inverted power-on signal CTL1, CTL2, CTL3 First, second, third switching signals AOUT1, AOUT2 First, second amplified voltages INC1, INC2 First, second comparison voltage COUT Comparison result signal LOUT Logic Operation signal OUT Output signal OUTX First output signal OUTY Second output signal CLK_S Clock signal OSC reference clock signal SIG start pulse signal S1, S2 first, second timing signal

Claims (6)

所定の素子間距離を隔てて配置された複数の磁電変換素子と；
前記複数の磁電変換素子で各々検知された磁界の強度ないしは極性に応じて各々の論理レベルが変化する複数の出力信号を各々生成する複数の信号処理回路と；
を単一の半導体チップ内に集積化して成ることを特徴とする磁気センサ装置。 A plurality of magnetoelectric transducers arranged at a predetermined inter-element distance;
A plurality of signal processing circuits that respectively generate a plurality of output signals whose logic levels change according to the intensity or polarity of the magnetic field respectively detected by the plurality of magnetoelectric transducers;
Are integrated in a single semiconductor chip. 前記複数の磁電変換素子は、いずれもホール素子であることを特徴とする請求項１に記載の磁気センサ装置。   The magnetic sensor device according to claim 1, wherein each of the plurality of magnetoelectric conversion elements is a Hall element. 前記複数の信号処理回路は、それぞれ、
前記磁電変換素子の検出状態を第１、第２切替状態のいずれか一に切り替える切替スイッチ回路と；
前記磁電変換素子の検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号を生成する比較回路と；
前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と；
前記論理演算信号をラッチし、これを前記出力信号として出力するＤ型フリップフロップと；
前記出力信号に基づいて、前記第１切替状態から前記第２切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第２切替状態から前記第１切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と；
を有して成ることを特徴とする請求項１または請求項２に記載の磁気センサ回路。 Each of the plurality of signal processing circuits is
A changeover switch circuit for switching the detection state of the magnetoelectric conversion element to one of the first and second switching states;
A comparison circuit that performs a predetermined comparison process using a detection voltage of the magnetoelectric conversion element and a predetermined reference voltage, and generates a comparison result signal according to the result;
A logic circuit that generates a logical operation signal for maintaining or inverting the logic of the output signal based on the output signal and the comparison result signal;
A D-type flip-flop that latches the logical operation signal and outputs it as the output signal;
Based on the output signal, the switching control of the selector switch circuit is performed in the order from the first switching state to the second switching state, or in the order from the second switching state to the first switching state, A control circuit for determining whether to perform switching control of the changeover switch circuit;
The magnetic sensor circuit according to claim 1, wherein the magnetic sensor circuit is provided. 請求項１〜請求項３のいずれかに記載の磁気センサ装置と、
磁石を有するターゲットと、
前記磁気センサ装置から出力される前記複数の出力信号に基づいて前記ターゲットの運動を解析する解析装置と、
を有して成ることを特徴とする電子機器。 The magnetic sensor device according to any one of claims 1 to 3,
A target having a magnet;
An analysis device for analyzing the movement of the target based on the plurality of output signals output from the magnetic sensor device;
An electronic device characterized by comprising: 前記磁気センサ装置は、自身に集積化された前記複数の磁電変換素子が前記ターゲットの運動方向に沿って並ぶように配置されており、
前記解析装置は、前記磁気センサ装置から出力される第１出力信号の論理レベルが変化してから第２出力信号の論理レベルが変化するまでの出力時間差を検出し、前記出力時間差と前記所定の素子間距離から前記ターゲットの運動速度を算出することを特徴とする請求項４に記載の電子機器。 The magnetic sensor device is arranged such that the plurality of magnetoelectric transducers integrated in the magnetic sensor device are arranged along the movement direction of the target,
The analysis device detects an output time difference from a change in the logic level of the first output signal output from the magnetic sensor device to a change in the logic level of the second output signal, and the output time difference and the predetermined value The electronic apparatus according to claim 4, wherein a movement speed of the target is calculated from a distance between elements. 前記磁石は、前記ターゲットの運動方向に沿って交互に並ぶＳ極の磁区とＮ極の磁区を複数有して成り、
前記磁気センサ装置には、前記ターゲットの運動に伴って交番磁界が印加されることを特徴とする請求項４または請求項５に記載の電子機器。 The magnet includes a plurality of S-pole magnetic domains and N-pole magnetic domains arranged alternately along the direction of movement of the target,
The electronic device according to claim 4, wherein an alternating magnetic field is applied to the magnetic sensor device in accordance with the movement of the target.
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