JP2011023924A

JP2011023924A - Output buffer circuit

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Publication number: JP2011023924A
Application number: JP2009166453A
Authority: JP
Inventors: Hiroshi Koga; 広志古賀
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-07-15
Filing date: 2009-07-15
Publication date: 2011-02-03

Abstract

<P>PROBLEM TO BE SOLVED: To provide an output buffer circuit which achieves an expansion of a stable operation area. <P>SOLUTION: An output buffer circuit 50 has a first and a second output transistor MP1 and MN1, a minimum selector circuit MSEL1 which generates a voltage corresponding to a lower current flowing through the MP1 and the MN1 and which prevents the current from becoming lower than or equal to a fixed current, a differential comparison circuit and a DIFF1 having a first differential transistor MN2 in which a reference voltage is input to a gate and a drain is connected to a gate of the first output transistor MP1, and a second differential transistor MN3 which forms a differential pair with the first differential transistor MN2, in which a voltage generated at the minimum selector circuit MSEL1 is input to the gate, and the drain is connected to the gate of the second output transistor MP1, and a clamp means CL limiting a current input to the gate of the first or/and second output transistor MP1 and MN1. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、出力バッファ回路に関し、より詳細には、ＡＢ級動作を行う出力バッファ回路に関する。 The present invention relates to an output buffer circuit, and more particularly to an output buffer circuit that performs class AB operation.

近年の半導体の微細加工技術の進展に伴って、ＩＣ（integrated circuit）の回路動作電圧は、低下する傾向にある。また、携帯機器をはじめとする各種電子機器は、低消費電力化の要求が著しい。電源電圧低下の要求では、演算増幅器において、例えば、電源電圧２Ｖであっても正常動作を行うことが求められている。このような状況下、演算増幅器の出力段には、低消費電力化を実現するため、制御性に優れる電流フィードバック型ＡＢ級出力バッファ回路を適用する要求がある。 With the progress of semiconductor microfabrication technology in recent years, the circuit operating voltage of IC (integrated circuit) tends to decrease. In addition, various electronic devices such as portable devices are remarkably required to reduce power consumption. In the demand for power supply voltage reduction, an operational amplifier is required to perform normal operation even at a power supply voltage of 2V, for example. Under such circumstances, the output stage of the operational amplifier is required to apply a current feedback class AB output buffer circuit with excellent controllability in order to achieve low power consumption.

図７に、非特許文献１に記載の電流フィードバック型ＡＢ級出力バッファ回路の回路図を示す。電流フィードバック型ＡＢ級出力バッファ回路（以下、単に「出力バッファ回路」とも云う）１５０は、ＮチャンネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ（以降、「Ｎ−トランジスタ」と称する）としてＭＮ１０１〜ＭＮ１０５、ＰチャンネルＭＯＳトランジスタ（以降、「Ｐ−トランジスタ」と称する）としてＭＰ１０１〜ＭＰ１０４を備える。 FIG. 7 shows a circuit diagram of a current feedback class AB output buffer circuit described in Non-Patent Document 1. A current feedback type class AB output buffer circuit (hereinafter also simply referred to as “output buffer circuit”) 150 includes MN101 to MN105 as N-channel MOS (Metal-Oxide-Semiconductor) transistors (hereinafter referred to as “N-transistors”). MP101 to MP104 are provided as P-channel MOS transistors (hereinafter referred to as “P-transistors”).

Ｐ−トランジスタＭＰ１０１は、出力駆動用のＭＯＳトランジスタとして機能する。以降、Ｐ−トランジスタＭＰ１０１を「第１の出力トランジスタＭＰ１０１」と称する。Ｐ−トランジスタＭＰ１０２、ＭＰ１０３は、カレント・ミラー回路を構成する。以降、Ｐ−トランジスタＭＰ１０２を「第１トランジスタＭＰ１０２」、Ｐ−トランジスタＭＰ１０３を「第２トランジスタＭＰ１０３」と称する。Ｐ−トランジスタＭＰ１０４は、第１の出力トランジスタＭＰ１０１のドレイン電流をモニタする役割を担う。以降、Ｐ−トランジスタＭＰ１０４を「第１のモニタトランジスタＭＰ１０４」と称する。 The P-transistor MP101 functions as an output driving MOS transistor. Hereinafter, the P-transistor MP101 is referred to as “first output transistor MP101”. P-transistors MP102 and MP103 constitute a current mirror circuit. Hereinafter, the P-transistor MP102 is referred to as “first transistor MP102”, and the P-transistor MP103 is referred to as “second transistor MP103”. The P-transistor MP104 plays a role of monitoring the drain current of the first output transistor MP101. Hereinafter, the P-transistor MP104 is referred to as “first monitor transistor MP104”.

Ｎ−トランジスタＭＮ１０１は、出力駆動用のＭＯＳトランジスタとして機能する。以降、Ｎ−トランジスタＭＮ１０１を「第２の出力トランジスタＭＮ１０１」と称する。Ｎ−トランジスタＭＮ１０２、ＭＮ１０３は、差動対構成を成す。以降、Ｎ−トランジスタＭＮ１０２を「第１の差動トランジスタＭＮ１０２」、Ｎ−トランジスタＭＮ１０３を「第２の差動トランジスタＭＮ１０３」と称する。 The N-transistor MN101 functions as an output driving MOS transistor. Hereinafter, the N-transistor MN101 is referred to as “second output transistor MN101”. The N-transistors MN102 and MN103 form a differential pair configuration. Hereinafter, the N-transistor MN102 is referred to as a “first differential transistor MN102”, and the N-transistor MN103 is referred to as a “second differential transistor MN103”.

Ｎ−トランジスタＭＮ１０４は、第２の出力トランジスタＭＮ１０１のドレイン電流をモニタする役割を担う（以降、「第２のモニタトランジスタＭＮ１０４」と称する）。Ｎ−トランジスタＭＮ１０５は、ダイオード接続されている。 The N-transistor MN104 plays a role of monitoring the drain current of the second output transistor MN101 (hereinafter, referred to as “second monitor transistor MN104”). The N-transistor MN105 is diode-connected.

出力バッファ回路１５０には、その他、第１電流源Ｉｃｓ１，第２電流源Ｉｃｓ２，第３電流源Ｉｃｓ３が配設されている。また、端子として、電流入力端子ＴＩｉｎ、出力端子ＴＶｏｕｔ、基準電圧入力端子として機能する端子ＴＡが配設されている。また、端子ＴＢ，端子ＴＣ，端子ＴＤも配設されている。 In addition, the output buffer circuit 150 includes a first current source Ics1, a second current source Ics2, and a third current source Ics3. As terminals, a current input terminal TIin, an output terminal TVout, and a terminal TA functioning as a reference voltage input terminal are provided. A terminal TB, a terminal TC, and a terminal TD are also provided.

出力バッファ回路１５０には、ミニマム・セレクタ回路ＭＳＥＬ１０１、差動比較回路ＤＩＦＦ１０１が配設されている。 The output buffer circuit 150 is provided with a minimum selector circuit MSEL101 and a differential comparison circuit DIFF101.

ミニマム・セレクタ回路ＭＳＥＬ１０１は、図７中の点線に囲まれた領域であり、第１トランジスタＭＰ１０２、第２トランジスタＭＰ１０３，Ｎ−トランジスタＭＮ１０５、及び端子ＴＢが配設されている。差動比較回路ＤＩＦＦ１０１は、図７中の二点鎖線にて囲まれた領域であり、第１の差動トランジスタＭＮ１０２、第２の差動トランジスタＭＮ１０３、第１電流源Ｉｃｓ１０１、第２電流源Ｉｃｓ１０２、第３電流源Ｉｃｓ１０３が配設されている。 The minimum selector circuit MSEL101 is a region surrounded by a dotted line in FIG. 7, and includes a first transistor MP102, a second transistor MP103, an N-transistor MN105, and a terminal TB. The differential comparison circuit DIFF101 is a region surrounded by a two-dot chain line in FIG. 7, and includes a first differential transistor MN102, a second differential transistor MN103, a first current source Ics101, and a second current source Ics102. A third current source Ics103 is provided.

ミニマム・セレクタ回路ＭＳＥＬ１０１は、出力を駆動する第１の出力トランジスタＭＰ１０１、又は第２の出力トランジスタＭＮ１０１のドレイン電流のうちの何れか小さい電流に比例したレベルを端子ＴＢに発生するミニマム・セレクタとして動作する。 The minimum selector circuit MSEL101 operates as a minimum selector that generates a level at the terminal TB in proportion to the smaller one of the drain currents of the first output transistor MP101 or the second output transistor MN101 that drives the output. To do.

端子ＴＡに供給する電圧は、出力バッファ回路１５０のアイドル電流に対応する基準電圧ＶＲＥＦを設定する。ここで、ミニマム・セレクタ回路ＭＳＥＬ１０１が発生する端子ＴＢの電位が、端子ＴＡの電位より大きい場合、すなわち、出力回路のミニマム電流が、アイドル電流基準より大きい場合には、差動比較回路ＤＩＦＦ１０１は、端子ＴＣの電位を上昇させ、端子ＴＤの電位を降下させる。総じて、端子ＴＢの電位を端子ＴＡの電位に抑える制御がかかる。 The voltage supplied to the terminal TA sets a reference voltage VREF corresponding to the idle current of the output buffer circuit 150. Here, when the potential of the terminal TB generated by the minimum selector circuit MSEL101 is larger than the potential of the terminal TA, that is, when the minimum current of the output circuit is larger than the idle current reference, the differential comparison circuit DIFF101 is The potential at the terminal TC is raised and the potential at the terminal TD is lowered. In general, control is performed to suppress the potential of the terminal TB to the potential of the terminal TA.

一方、ミニマム・セレクタ回路ＭＳＥＬ１０１が発生する端子ＴＢの電位が端子ＴＡの電位より小さい場合、すなわち、出力回路のミニマム電流がアイドル電流基準より小さい場合には、差動比較回路ＤＩＦＦ１０１は、端子ＴＣの電位を降下させ、端子ＴＤの電位を上昇させる。総じて、端子ＴＢの電位を端子ＴＡの電位に引き上げる制御がかかる。 On the other hand, when the potential of the terminal TB generated by the minimum selector circuit MSEL101 is smaller than the potential of the terminal TA, that is, when the minimum current of the output circuit is smaller than the idle current reference, the differential comparison circuit DIFF101 is connected to the terminal TC. The potential is lowered and the potential of the terminal TD is raised. In general, control is performed to raise the potential of the terminal TB to the potential of the terminal TA.

以上説明した通りに、電流フィードバック型ＡＢ級出力バッファ回路１５０は、第２の出力トランジスタＭＮ１０１、第１の出力トランジスタＭＰ１０１に流れる電流をモニタし、その電流が規定値以下にならない様にフィードバックをかけて、ＡＢ級動作を保証する。 As described above, the current feedback type class AB output buffer circuit 150 monitors the current flowing through the second output transistor MN101 and the first output transistor MP101, and applies feedback so that the current does not fall below a specified value. Class AB operation is guaranteed.

谷口研二著、「ＬＳＩ設計者のためのＣＭＯＳアナログ回路入門」、初版、ＣＱ出版株式会社、２００５年１月１日、ｐ．２０９−２１１（図１２−１２、図１２−１３）Kenji Taniguchi, “Introduction to CMOS Analog Circuits for LSI Designers”, first edition, CQ Publishing Co., Ltd., January 1, 2005, p. 209-211 (FIGS. 12-12, 12-13)

電流フィードバック型ＡＢ級出力バッファ回路１５０は、前述したように、第２の出力トランジスタＭＮ１０１、第１の出力トランジスタＭＰ１０１其々に流れる電流をモニタし、その電流が規定値以下にならない様にフィードバックをかけて、ＡＢ級動作保証を行う。 As described above, the current feedback type class AB output buffer circuit 150 monitors the current flowing through the second output transistor MN101 and the first output transistor MP101, and provides feedback so that the current does not fall below a specified value. To guarantee class AB operation.

しかしながら、電流フィードバック型ＡＢ級出力バッファ回路１５０は、フィードバック制御回路の安定動作領域のダイナミック・レンジが狭いという問題があった。 However, the current feedback class AB output buffer circuit 150 has a problem that the dynamic range of the stable operation region of the feedback control circuit is narrow.

本発明に係る出力バッファ回路は、第１の電源電位及び第２の電源電位との間に直列に接続された第１及び第２の出力トランジスタと、前記第１及び第２の出力トランジスタのドレインに接続された出力端子と、前記第１及び第２の出力トランジスタに流れる電流の少ないほうに対応した電圧を発生し、その電流が一定以下にならないようにフィードバックをかけるミニマム・セレクタ回路と、アイドル電流に対応する基準電圧がゲートに入力され、かつドレインが前記第１の出力トランジスタのゲートに接続される第１の差動トランジスタと、前記第１の差動トランジスタと差動対を形成し、前記ミニマム・セレクタ回路に発生した電圧が、ゲートに入力され、ドレインが前記第２の出力トランジスタのゲートに接続される第２の差動トランジスタと、を具備する差動比較回路と、前記第１又は／及び第２の出力トランジスタのゲートに入力される電流に制限を掛けるクランプ手段を備えるものである。 An output buffer circuit according to the present invention includes first and second output transistors connected in series between a first power supply potential and a second power supply potential, and drains of the first and second output transistors. A minimum selector circuit for generating a voltage corresponding to a smaller amount of current flowing through the first and second output transistors and applying feedback so that the current does not fall below a certain level; A first differential transistor having a reference voltage corresponding to the current input to the gate and a drain connected to the gate of the first output transistor; and forming a differential pair with the first differential transistor; A voltage generated in the minimum selector circuit is input to the gate, and a second differential transistor whose drain is connected to the gate of the second output transistor. A differential comparator circuit comprising a register, and multiplying the limited to the current input to the gate of the first or / and second output transistors are those comprising clamping means.

本発明によれば、出力駆動用トランジスタのゲート電位に制限を掛けるクランプ手段を設けているので、フィードバック制御回路の安定動作領域のダイナミック・レンジを拡大させることができる。より詳細には、クランプ手段により、出力駆動用トランジスタの比較出力レベルをクランプし、出力トランジスタのゲート電位に制限を掛ける。クランプ手段により、出力バッファ回路の回路動作範囲をミニマム・セレクタのダイナミック・レンジ内に制限することができる。これにより、バッファ回路の安定動作領域が拡大する。 According to the present invention, since the clamp means for limiting the gate potential of the output driving transistor is provided, the dynamic range of the stable operation region of the feedback control circuit can be expanded. More specifically, the comparison output level of the output driving transistor is clamped by the clamping means to limit the gate potential of the output transistor. The clamp means can limit the circuit operation range of the output buffer circuit within the dynamic range of the minimum selector. Thereby, the stable operation region of the buffer circuit is expanded.

本発明によれば、安定動作領域の拡大を実現する出力バッファ回路を提供することができるという優れた効果を有する。 According to the present invention, there is an excellent effect that it is possible to provide an output buffer circuit that realizes expansion of a stable operation region.

実施形態１に係る出力バッファ回路を示す回路図。FIG. 3 is a circuit diagram illustrating an output buffer circuit according to the first embodiment. 実施形態１の出力バッファ回路の効果をシミュレーションする回路図。FIG. 3 is a circuit diagram for simulating the effect of the output buffer circuit according to the first embodiment. 入力電圧変動に対して出力電圧変動をシミュレーションした図。The figure which simulated the output voltage fluctuation with respect to the input voltage fluctuation. 入力電圧変動に対して電源電流変動をシミュレーションした図。The figure which simulated the power supply current fluctuation | variation with respect to the input voltage fluctuation | variation. 実施形態２に係る出力バッファ回路を示す回路図。FIG. 6 is a circuit diagram illustrating an output buffer circuit according to a second embodiment. 実施形態３に係る出力バッファ回路を示す回路図。FIG. 6 is a circuit diagram showing an output buffer circuit according to a third embodiment. 非特許文献１に記載の出力バッファ回路を示す回路図。FIG. 3 is a circuit diagram showing an output buffer circuit described in Non-Patent Document 1. 非特許文献１に記載の出力バッファ回路の差動比較回路の動作領域を示す図。FIG. 10 is a diagram showing an operation region of a differential comparison circuit of an output buffer circuit described in Non-Patent Document 1.

以下、本発明を適用した実施形態の一例について説明する。本発明の実施形態に係るトランジスタは、ＭＩＳ（Metal-Insulator-Semiconductor）構造のうち、ゲート絶縁膜を酸化膜としたＭＯＳ構造を例に説明する。 Hereinafter, an example of an embodiment to which the present invention is applied will be described. The transistor according to the embodiment of the present invention will be described by taking, as an example, a MOS structure in which a gate insulating film is an oxide film in a MIS (Metal-Insulator-Semiconductor) structure.

［実施形態１］
図１に、本実施形態１に係る電流フィードバック型ＡＢ級出力バッファ回路図の一例を示す。本実施形態１に係る電流フィードバック型ＡＢ級出力バッファ回路（以降、単に「出力バッファ回路」とも云う）５０は、ＮチャンネルＭＯＳトランジスタ（以降、「Ｎ−トランジスタ」と称する）としてＭＮ１〜ＭＮ５及びＭＮＣＬ１を、ＰチャンネルＭＯＳトランジスタ（以降、「Ｐ−トランジスタ」と称する）としてＭＰ１〜ＭＰ４を備える。 [Embodiment 1]
FIG. 1 shows an example of a current feedback class AB output buffer circuit diagram according to the first embodiment. The current feedback type class AB output buffer circuit (hereinafter also simply referred to as “output buffer circuit”) 50 according to the first embodiment includes MN1 to MN5 and MNCL1 as N-channel MOS transistors (hereinafter referred to as “N-transistors”). Are provided as MP channel MOS transistors (hereinafter referred to as “P-transistors”) MP1 to MP4.

Ｐ−トランジスタＭＰ１は、出力駆動用のＭＯＳトランジスタとして機能する。以降、Ｐ−トランジスタＭＰ１を「第１の出力トランジスタＭＰ１」と称する。Ｐ−トランジスタＭＰ２、ＭＰ３は、カレント・ミラー回路を成す。以降、Ｐ−トランジスタＭＰ２を「第１トランジスタＭＰ２」、Ｐ−トランジスタＭＰ３を「第２トランジスタＭＰ３」と称する。Ｐ−トランジスタＭＰ４は、第２の出力トランジスタＭＰ１のドレイン電流をモニタする役割を担う。以降、Ｐ−トランジスタＭＰ４を「第１のモニタトランジスタＭＰ４」と称する。 The P-transistor MP1 functions as an output driving MOS transistor. Hereinafter, the P-transistor MP1 is referred to as “first output transistor MP1”. P-transistors MP2 and MP3 form a current mirror circuit. Hereinafter, the P-transistor MP2 is referred to as a “first transistor MP2”, and the P-transistor MP3 is referred to as a “second transistor MP3”. The P-transistor MP4 plays a role of monitoring the drain current of the second output transistor MP1. Hereinafter, the P-transistor MP4 is referred to as “first monitor transistor MP4”.

Ｎ−トランジスタＭＮ１は、出力駆動用のＭＯＳトランジスタとして機能する。以降、Ｎ−トランジスタＭＮ１を「第２の出力トランジスタＭＮ１」と称する。Ｎ−トランジスタＭＮ２、ＭＮ３は、差動対構成を成す。以降、Ｎ−トランジスタＭＮ２を「第１の差動トランジスタＭＮ２」、Ｎ−トランジスタＭＮ３を「第２の差動トランジスタＭＮ３」と称する。 The N-transistor MN1 functions as an output driving MOS transistor. Hereinafter, the N-transistor MN1 is referred to as “second output transistor MN1”. N-transistors MN2 and MN3 form a differential pair configuration. Hereinafter, the N-transistor MN2 is referred to as a “first differential transistor MN2”, and the N-transistor MN3 is referred to as a “second differential transistor MN3”.

Ｎ−トランジスタＭＮ４は、第２の出力トランジスタＭＮ１のドレイン電流をモニタする役割を担う（以降、「第２のモニタトランジスタＭＮ４」と称する）。Ｎ−トランジスタＭＮ５は、ダイオード接続されている。Ｎ−トランジスタＭＮＣＬ１は，クランプ用のトランジスタであり、本発明において追加した素子である。以降、Ｎ−トランジスタＭＮＣＬ１を「Ｎ−クランプ用トランジスタＭＮＣＬ１」と称する。 The N-transistor MN4 plays a role of monitoring the drain current of the second output transistor MN1 (hereinafter, referred to as “second monitor transistor MN4”). The N-transistor MN5 is diode-connected. The N-transistor MNCL1 is a clamping transistor and is an element added in the present invention. Hereinafter, the N-transistor MNCL1 is referred to as “N-clamping transistor MNCL1”.

第１の出力トランジスタＭＰ１と第２の出力トランジスタＭＮ１は、第１の電源電位（電源電圧ＶＤＤ）と第２の電源電位（接地電圧ＶＳＳ）との間に直列に接続されている。そして、第１の出力トランジスタＭＰ１のドレインと、第２の出力トランジスタＭＮ１のドレインは、出力端子ＴＶｏｕｔに接続されている。 The first output transistor MP1 and the second output transistor MN1 are connected in series between the first power supply potential (power supply voltage VDD) and the second power supply potential (ground voltage VSS). The drain of the first output transistor MP1 and the drain of the second output transistor MN1 are connected to the output terminal TVout.

出力バッファ回路５０には、その他、第１電流源Ｉｃｓ１，第２電流源Ｉｃｓ２，第３電流源Ｉｃｓ３が配設されている。また、端子としては、前述の出力端子ＴＶｏｕｔの他、電流入力端子ＴＩｉｎ、基準電圧入力端子として機能する端子ＴＡが配設されている。また、端子ＴＢ，端子ＴＣ，端子ＴＤも配設されている。 In addition, the output buffer circuit 50 includes a first current source Ics1, a second current source Ics2, and a third current source Ics3. In addition to the output terminal TVout described above, a current input terminal TIin and a terminal TA that functions as a reference voltage input terminal are disposed as terminals. A terminal TB, a terminal TC, and a terminal TD are also provided.

端子ＴＡは、第１の差動トランジスタＭＮ２のゲートに接続される。電流入力端子ＴＩｉｎは、第１の差動トランジスタＭＮ２のソース、第２の差動トランジスタのソース、及び第３電流源Ｉｃｓ３に接続される。また、電源電圧ＶＤＤには、第１の出力トランジスタＭＰ１、第２トランジスタＭＰ３、第１のモニタトランジスタＭＰ４の各ソース、及び、第１電流源Ｉｃｓ１、第２電流源Ｉｃｓ２が接続されている。一方、接地電圧ＶＳＳには、第２の出力トランジスタＭＮ１、第２のモニタトランジスタＭＮ４、Ｎ−トランジスタＭＮ５、Ｎ−クランプ用トランジスタＭＮＣＬ１の各ソース、及び第３電流源Ｉｃｓ３が接続されている。 The terminal TA is connected to the gate of the first differential transistor MN2. The current input terminal TIin is connected to the source of the first differential transistor MN2, the source of the second differential transistor, and the third current source Ics3. Further, the source of the first output transistor MP1, the second transistor MP3, the first monitor transistor MP4, the first current source Ics1, and the second current source Ics2 are connected to the power supply voltage VDD. On the other hand, the source of the second output transistor MN1, the second monitor transistor MN4, the N-transistor MN5, the N-clamping transistor MNCL1 and the third current source Ics3 are connected to the ground voltage VSS.

出力バッファ回路５０は、ミニマム・セレクタ回路ＭＳＥＬ１、差動比較回路ＤＩＦＦ１、クランプ手段ＣＬが配設されている。ミニマム・セレクタ回路ＭＳＥＬ１は、第１の出力トランジスタＭＰ１及び第２の出力トランジスタＭＮ１に流れる電流の少ないほうに対応した電圧を発生し、その電流が一定以下にならないようにフィードバックを掛ける役割を担う。 The output buffer circuit 50 is provided with a minimum selector circuit MSEL1, a differential comparison circuit DIFF1, and clamping means CL. The minimum selector circuit MSEL1 generates a voltage corresponding to the smaller current flowing through the first output transistor MP1 and the second output transistor MN1, and plays a role of applying feedback so that the current does not become below a certain level.

クランプ手段ＣＬは、第１の出力トランジスタＭＰ１、又は／及び第２の出力トランジスタＭＮ１のゲートに入力される電流に制限を掛けるものである。クランプ手段ＣＬの構成は、上記機能を有するものであれば特に限定されないが、好適な例として以下の構成を挙げることができる。すなわち、クランプ手段ＣＬとして、第１の出力トランジスタＭＰ１のゲートと第１の電源電位の間に配設された第１のクランプ回路、及び第２の出力トランジスタＭＮ１のゲートと第２の電源電位の間に配設された第２のクランプ回路の少なくともいずれかを備える構成を挙げることができる。 The clamp means CL limits the current input to the gate of the first output transistor MP1 and / or the second output transistor MN1. The configuration of the clamp means CL is not particularly limited as long as it has the above function, but preferred examples include the following configurations. That is, as the clamp means CL, the first clamp circuit disposed between the gate of the first output transistor MP1 and the first power supply potential, and the gate of the second output transistor MN1 and the second power supply potential. A configuration including at least one of the second clamp circuits disposed therebetween can be given.

本実施形態１に係るクランプ手段ＣＬは、第２のクランプ回路を配設した例について説明する。すなわち、図１に示すように、第２の出力トランジスタＭＮ１のゲートと、第２の電源電位である接地電圧ＶＳＳの間に配設された第２のクランプ回路ＮＣＬＰ１を適用した例について説明する。 The clamp means CL according to the first embodiment will be described with respect to an example in which a second clamp circuit is provided. That is, as shown in FIG. 1, an example will be described in which a second clamp circuit NCLP1 disposed between the gate of the second output transistor MN1 and the ground voltage VSS as the second power supply potential is applied.

ミニマム・セレクタ回路ＭＳＥＬ１は、図１中の点線に囲まれた領域であり、第１トランジスタＭＰ２、第２トランジスタＭＰ３，Ｎ−トランジスタＭＮ５、及び端子ＴＢが配設されている。第１トランジスタＭＰ２、第２トランジスタＭＰ３のゲートは共通接続されている。また、第２トランジスタＭＰ３のゲートとドレインは、互いに接続されている。第１トランジスタＭＰ２のドレインは、端子ＴＢを介してＮ−トランジスタＭＮ５のドレイン及びゲートに接続される。第１トランジスタＭＰ２のソースは、第１のモニタトランジスタＭＰ４のドレインに接続される。 The minimum selector circuit MSEL1 is a region surrounded by a dotted line in FIG. 1 and includes a first transistor MP2, a second transistor MP3, an N-transistor MN5, and a terminal TB. The gates of the first transistor MP2 and the second transistor MP3 are commonly connected. The gate and drain of the second transistor MP3 are connected to each other. The drain of the first transistor MP2 is connected to the drain and gate of the N-transistor MN5 via the terminal TB. The source of the first transistor MP2 is connected to the drain of the first monitor transistor MP4.

差動比較回路ＤＩＦＦ１は、図１中の二点鎖線にて囲まれた領域であり、第１の差動トランジスタＭＮ２、第２の差動トランジスタＭＮ３、第１電流源Ｉｃｓ１、第２電流源Ｉｃｓ２、第３電流源Ｉｃｓ３が配設されている。第１の差動トランジスタＭＮ２、第２の差動トランジスタＭＮ３の各ソースは共通接続されている。また、第１の差動トランジスタＭＮ２、第２の差動トランジスタＭＮ３の各ソースは、第３電流源Ｉｃｓ３に接続され、かつ、前述したように、電流入力端子ＴＩｉｎに接続されている。 The differential comparison circuit DIFF1 is a region surrounded by a two-dot chain line in FIG. 1, and includes a first differential transistor MN2, a second differential transistor MN3, a first current source Ics1, and a second current source Ics2. A third current source Ics3 is provided. The sources of the first differential transistor MN2 and the second differential transistor MN3 are commonly connected. The sources of the first differential transistor MN2 and the second differential transistor MN3 are connected to the third current source Ics3, and are connected to the current input terminal TIin as described above.

第１の差動トランジスタＭＮ２のドレインは、第１電流源Ｉｃｓ１及び端子ＴＣに接続されている。端子ＴＣは、第１の出力トランジスタＭＰ１のゲート、及び第２のモニタトランジスタＭＮ４のゲートの間に設けられている。一方、第２の差動トランジスタＭＮ３のドレインは、第２電流源Ｉｃｓ２及び第２のクランプ回路ＮＣＬＰ１内に配設された端子ＴＤに接続されている。 The drain of the first differential transistor MN2 is connected to the first current source Ics1 and the terminal TC. The terminal TC is provided between the gate of the first output transistor MP1 and the gate of the second monitor transistor MN4. On the other hand, the drain of the second differential transistor MN3 is connected to the second current source Ics2 and the terminal TD disposed in the second clamp circuit NCLP1.

端子ＴＤは、第２の出力トランジスタＭＮ１のゲート、及び第２のモニタトランジスタＭＮ４のゲート間に配設されたノードｎ１と、第２の差動トランジスタＭＮ３のドレインの間に設けられている。第１の差動トランジスタＭＮ２のゲートは、前述したとおり、端子ＴＡに接続されている。一方、第２の差動トランジスタＭＮ３のゲートは、ミニマム・セレクタ回路ＭＳＥＬ１内の端子ＴＢに接続されている。 The terminal TD is provided between a node n1 disposed between the gate of the second output transistor MN1 and the gate of the second monitor transistor MN4 and the drain of the second differential transistor MN3. As described above, the gate of the first differential transistor MN2 is connected to the terminal TA. On the other hand, the gate of the second differential transistor MN3 is connected to the terminal TB in the minimum selector circuit MSEL1.

第２のクランプ回路ＮＣＬＰ１は、図１中の一点鎖線で囲まれた領域であり、Ｎ−クランプ用トランジスタＭＮＣＬ１、端子ＴＤが配設されている。Ｎ−クランプ用トランジスタＭＮＣＬ１のドレインは、同ゲート、及び端子ＴＤに接続されている。Ｎ−クランプ用トランジスタＭＮＣＬ１のソースは、前述したとおり、接地電圧ＶＳＳに接続される。 The second clamp circuit NCLP1 is a region surrounded by an alternate long and short dash line in FIG. 1, and is provided with an N-clamp transistor MNCL1 and a terminal TD. The drain of the N-clamping transistor MNCL1 is connected to the gate and the terminal TD. The source of the N-clamp transistor MNCL1 is connected to the ground voltage VSS as described above.

第１の出力トランジスタＭＰ１のゲートは、端子ＴＣに接続され、かつ、Ｐ−トランジスタＭＰ４のゲートに接続される。一方、第２の出力トランジスタＭＮ１のゲートは、端子ＴＤに接続され、かつ、第２のモニタトランジスタＭＮ４のゲートに接続される。第１の出力トランジスタＭＰ１及び第２の出力トランジスタＭＮ１のソース、ドレインは、前述したとおりである。 The gate of the first output transistor MP1 is connected to the terminal TC and to the gate of the P-transistor MP4. On the other hand, the gate of the second output transistor MN1 is connected to the terminal TD and to the gate of the second monitor transistor MN4. The sources and drains of the first output transistor MP1 and the second output transistor MN1 are as described above.

次に、本実施形態１に係る出力バッファ回路５０の動作について説明する。まず、第１の出力トランジスタＭＰ１のドレイン電流が、第２の出力トランジスタＭＮ１のドレイン電流量を大幅に上回っている場合の動作について説明する。 Next, the operation of the output buffer circuit 50 according to the first embodiment will be described. First, an operation in the case where the drain current of the first output transistor MP1 greatly exceeds the drain current amount of the second output transistor MN1 will be described.

Ｐ−トランジスタＭＰ４は、コンダクタンスが十分に大きいものを用いているため、Ｐ−トランジスタＭＰ２のソース電位は、電源電圧ＶＤＤの電源電位に近くなる。この時、第２の出力トランジスタＭＮ１のドレイン電流は、第２のモニタトランジスタＭＮ４によりモニタされて、さらに第１トランジスタＭＰ２，第２トランジスタＭＰ３よりなるカレント・ミラー回路により鏡映されて、ダイオード接続されたＮ−トランジスタＭＮ５に流れる。これにより、第２の出力トランジスタＭＮ１のドレイン電流に比例したレベルが端子ＴＢに発生する。 Since the P-transistor MP4 has a sufficiently large conductance, the source potential of the P-transistor MP2 is close to the power supply potential of the power supply voltage VDD. At this time, the drain current of the second output transistor MN1 is monitored by the second monitor transistor MN4, and further mirrored by the current mirror circuit including the first transistor MP2 and the second transistor MP3, and is diode-connected. N-transistor MN5. As a result, a level proportional to the drain current of the second output transistor MN1 is generated at the terminal TB.

続いて、第２の出力トランジスタＭＮ１のドレイン電流が、第１の出力トランジスタＭＰ１のドレイン電流量を大幅に上回っている場合の動作について説明する。この場合、第１トランジスタＭＰ２，第２トランジスタＭＰ３より成る回路は、カレント・ミラー回路動作を行わない。その代わり、第１トランジスタＭＰ２は、第１の出力トランジスタＭＰ１のドレイン電流をモニタする第１のモニタトランジスタＭＰ４のドレイン電流を、Ｎ−トランジスタＭＮ５へ流す電流スルー回路として動作する。これにより、第１の出力トランジスタＭＰ１のドレイン電流に比例したレベルが端子ＴＢに発生する。 Subsequently, an operation in the case where the drain current of the second output transistor MN1 greatly exceeds the drain current amount of the first output transistor MP1 will be described. In this case, the circuit composed of the first transistor MP2 and the second transistor MP3 does not perform the current mirror circuit operation. Instead, the first transistor MP2 operates as a current through circuit for flowing the drain current of the first monitor transistor MP4 that monitors the drain current of the first output transistor MP1 to the N-transistor MN5. As a result, a level proportional to the drain current of the first output transistor MP1 is generated at the terminal TB.

総じて、ミニマム・セレクタ回路ＭＳＥＬ１は、出力を駆動する第１の出力トランジスタＭＰ１、又は第２の出力トランジスタＭＮ１のドレイン電流のうちの何れか小さい電流に比例したレベルを端子ＴＢに発生するミニマム・セレクタとして動作する。 In general, the minimum selector circuit MSEL1 generates at the terminal TB a level proportional to the smaller one of the drain currents of the first output transistor MP1 and the second output transistor MN1 that drive the output. Works as.

端子ＴＡに供給する電圧として、出力バッファ回路５０のアイドル電流に対応する基準電圧ＶＲＥＦを設定する。ここで、ミニマム・セレクタ回路ＭＳＥＬ１が発生する端子ＴＢの電位が、端子ＴＡの電位より大きい場合、すなわち、出力回路のミニマム電流が、アイドル電流基準より大きい場合には、差動比較回路ＤＩＦＦ１の差動比較回路は、端子ＴＣの電位を上昇させ、端子ＴＤの電位を降下させる。総じて、端子ＴＢの電位を端子ＴＡの電位に抑える制御がかかる。 A reference voltage VREF corresponding to the idle current of the output buffer circuit 50 is set as a voltage supplied to the terminal TA. Here, when the potential of the terminal TB generated by the minimum selector circuit MSEL1 is larger than the potential of the terminal TA, that is, when the minimum current of the output circuit is larger than the idle current reference, the difference of the differential comparison circuit DIFF1 The dynamic comparison circuit raises the potential of the terminal TC and lowers the potential of the terminal TD. In general, control is performed to suppress the potential of the terminal TB to the potential of the terminal TA.

一方、ミニマム・セレクタ回路ＭＳＥＬ１が発生する端子ＴＢの電位が端子ＴＡの電位より小さい場合、すなわち、出力回路のミニマム電流がアイドル電流基準より小さい場合には、差動比較回路ＤＩＦＦ１の差動比較回路は、端子ＴＣの電位を降下させ、端子ＴＤの電位を上昇させる。総じて、端子ＴＢの電位を端子ＴＡの電位に引き上げる制御がかかる。 On the other hand, when the potential of the terminal TB generated by the minimum selector circuit MSEL1 is smaller than the potential of the terminal TA, that is, when the minimum current of the output circuit is smaller than the idle current reference, the differential comparison circuit of the differential comparison circuit DIFF1 Decreases the potential of the terminal TC and increases the potential of the terminal TD. In general, control is performed to raise the potential of the terminal TB to the potential of the terminal TA.

以上説明した通り、本実施形態１に係る出力バッファ回路５０は、第２の出力トランジスタＭＮ１、第１の出力トランジスタＭＰ１に流れる電流をモニタし、その電流が規定値以下にならない様にフィードバックをかけて、ＡＢ級動作を保証する。 As described above, the output buffer circuit 50 according to the first embodiment monitors the current flowing through the second output transistor MN1 and the first output transistor MP1, and applies feedback so that the current does not become a specified value or less. Class AB operation is guaranteed.

ここで、本実施形態１の効果を説明するために、まず、従来例に係る出力バッファ回路１５０の問題点について説明する。 Here, in order to describe the effect of the first embodiment, first, problems of the output buffer circuit 150 according to the conventional example will be described.

図８は、従来例に係る出力バッファ回路１５０の差動比較回路ＤＩＦＦ１０１の動作領域を示したものである。図８中の横軸は、ミニマム・セレクタＭＳＥＬ１０１が抽出する端子ＴＢのレベルを示す。横軸の中央に基準電圧ＶＲＥＦの入力電圧である端子ＴＡのレベルを示す。図８中の縦軸は、端子ＴＢのレベルに応じて第１の差動トランジスタＭＮ１０２，第２の差動トランジスタＭＮ１０３に流れるドレイン電流を示す。 FIG. 8 shows an operation region of the differential comparison circuit DIFF101 of the output buffer circuit 150 according to the conventional example. The horizontal axis in FIG. 8 indicates the level of the terminal TB extracted by the minimum selector MSEL101. The level of the terminal TA which is the input voltage of the reference voltage VREF is shown in the center of the horizontal axis. The vertical axis in FIG. 8 indicates the drain current flowing through the first differential transistor MN102 and the second differential transistor MN103 in accordance with the level of the terminal TB.

端子ＴＢのレベルに対応した領域は、図８に示すように、大きく３つに分けられる。領域Iは、端子ＴＡのレベルより端子ＴＢのレベルが十分に小さい（端子ＴＡレベル＞＞端子ＴＢレベルの）領域である。すなわち、領域Iは、目標とする出力バッファ回路１５０のアイドル電流が高めに設定された場合に相当する。領域IIは、端子ＴＡのレベルと端子ＴＢのレベルが拮抗し、差動比較回路ＤＩＦＦ１０１が制御動作に与する事のできる領域である。領域IIIは、端子ＴＡのレベルより端子ＴＢのレベルが十分大きい（端子ＴＡレベル＜＜端子ＴＢレベル）領域である。 The area corresponding to the level of the terminal TB is roughly divided into three as shown in FIG. The region I is a region where the level of the terminal TB is sufficiently smaller than the level of the terminal TA (terminal TA level >> terminal TB level). That is, the region I corresponds to the case where the target idle current of the output buffer circuit 150 is set high. The region II is a region where the level of the terminal TA and the level of the terminal TB are antagonized, and the differential comparison circuit DIFF101 can give the control operation. Region III is a region in which the level of terminal TB is sufficiently higher than the level of terminal TA (terminal TA level << terminal TB level).

領域IIの場合、フィードバック制御が掛かる領域であり、端子ＴＡのレベルを基準として、端子ＴＢのレベルが揃う様に制御される。この場合、出力バッファ回路１５０はアイドル電流が設定されたミニマム値に制御され、動作上の問題とはならない。 In the case of region II, this is a region where feedback control is applied, and control is performed so that the level of the terminal TB is aligned with the level of the terminal TA as a reference. In this case, the output buffer circuit 150 is controlled to the minimum value to which the idle current is set, and does not cause an operation problem.

領域Iの場合、差動比較回路ＤＩＦＦ１０１は、差動比較動作を成さず、第３電流源Ｉｃｓ３の電流は全て第１の差動トランジスタＭＮ１０２を通じて流れようとし、第２の差動トランジスタＭＮ１０３のドレイン電流は殆ど流れない。その結果、端子ＴＣの電位は接地電圧ＶＳＳの接地電位に近づき、端子ＴＤの電位は電源電圧ＶＤＤの電源電位に近づく。この場合、電流制御のフィードバック・ループは制御動作を成さず、第１の出力トランジスタＭＰ１０１、第２の出力トランジスタＭＮ１０１は、各々能力一杯の駆動電流を流してしまう。すなわち、出力バッファ回路１５０は、領域Iの条件に陥ると、そのフィードバック制御回路が制御不能となる。制御不能に陥った場合、出力駆動電流の制限がかからない為、ＡＢ級動作を保証できない。 In the region I, the differential comparison circuit DIFF101 does not perform the differential comparison operation, and all the current of the third current source Ics3 tends to flow through the first differential transistor MN102. Little drain current flows. As a result, the potential of the terminal TC approaches the ground potential of the ground voltage VSS, and the potential of the terminal TD approaches the power supply potential of the power supply voltage VDD. In this case, the feedback loop of the current control does not perform the control operation, and the first output transistor MP101 and the second output transistor MN101 each pass a driving current with full capacity. That is, when the output buffer circuit 150 falls into the condition of region I, its feedback control circuit becomes uncontrollable. When control is lost, the output drive current is not limited, so class AB operation cannot be guaranteed.

領域IIIは、消費電流は過大とならないが、リニア動作が不十分となる領域である。すなわち、差動比較回路ＤＩＦＦ１０１は、差動比較動作を成さず、第３電流源Ｉｃｓ３の電流は全て第２の差動トランジスタＭＮ１０３を通じて流れようとし、第１の差動トランジスタＭＮ１０２のドレイン電流は殆ど流れない。その結果、端子ＴＣの電位は電源電圧ＶＤＤの電源電位に近づき、端子ＴＤの電位は接地電圧ＶＳＳの接地電位に近づく。この場合、電流制御のフィードバック・ループは制御動作を成さず、第１の出力トランジスタＭＰ１０１、第２の出力トランジスタＭＮ１０１は各々遮断状態となり、駆動電流は流れない。すなわち、領域IIIに陥ると、出力を十分に駆動できないＢ級回路、又はＣ級回路となってしまう。 Region III is a region where current consumption does not become excessive, but linear operation is insufficient. That is, the differential comparison circuit DIFF101 does not perform the differential comparison operation, and all the current of the third current source Ics3 tends to flow through the second differential transistor MN103, and the drain current of the first differential transistor MN102 is Almost no flow. As a result, the potential of the terminal TC approaches the power supply potential of the power supply voltage VDD, and the potential of the terminal TD approaches the ground potential of the ground voltage VSS. In this case, the feedback loop of current control does not perform the control operation, and the first output transistor MP101 and the second output transistor MN101 are cut off, and no drive current flows. That is, when falling into region III, a class B circuit or a class C circuit that cannot sufficiently drive the output is obtained.

本発明者は、安定動作領域を拡大するべく鋭意検討を重ね、クランプ手段を設置することにより、領域Iを安定動作領域とすることを見出し、本発明を完成するに至った。以下、本実施形態１の構成において、領域Iの場合に、安定動作領域とすることができる理由について説明する。 The present inventor has intensively studied to expand the stable operation region, and found that the region I is set as the stable operation region by installing the clamping means, and has completed the present invention. Hereinafter, the reason why the stable operation region can be set in the region I in the configuration of the first embodiment will be described.

出力バッファ回路５０において、差動比較回路ＤＩＦＦ１０１の動作が、図８の動作領域Iに相当する条件に陥った場合の動作について説明する。すなわち、端子ＴＡのレベルより端子ＴＢのレベルが十分に小さい（端子ＴＡレベル＞＞端子ＴＢレベル）場合である。 In the output buffer circuit 50, an operation when the operation of the differential comparison circuit DIFF101 falls into a condition corresponding to the operation region I in FIG. 8 will be described. That is, the level of the terminal TB is sufficiently lower than the level of the terminal TA (terminal TA level >> terminal TB level).

本実施形態１においては、図１に示すように、Ｎ−クランプ用トランジスタＭＮＣＬ１を追加している。このため、端子ＴＤのレベルは、Ｎ−クランプ用トランジスタＭＮＣＬ１によりクランプされて、その最大値が制限を受ける。その結果、第２の出力トランジスタＭＮ１が、その駆動能力最大の状態に陥る事を避けることが可能となる。 In the first embodiment, as shown in FIG. 1, an N-clamp transistor MNCL1 is added. Therefore, the level of the terminal TD is clamped by the N-clamping transistor MNCL1, and the maximum value thereof is limited. As a result, the second output transistor MN1 can be prevented from falling into the maximum driving capability.

第２の出力トランジスタＭＮ１の駆動電流が制限されるので、結果として、第１の出力トランジスタＭＰ１の駆動電流も制限される。このように、本実施形態１に係る出力バッファ回路５０では、出力駆動回路の動作最大電流を制限する事が可能となる。 Since the drive current of the second output transistor MN1 is limited, as a result, the drive current of the first output transistor MP1 is also limited. Thus, in the output buffer circuit 50 according to the first embodiment, it is possible to limit the maximum operating current of the output drive circuit.

ここで、ミニマム・セレクタＭＳＥＬ１のダイナミック・レンジ内に第２の出力トランジスタＭＮ１，第１の出力トランジスタＭＰ１の動作電流が収まると、本実施形態１に係る出力バッファ回路５０は、図８に示す領域IIに相当する状態へと遷移する。この時、端子ＴＡのレベルと端子ＴＢのレベルが拮抗し、差動比較回路ＤＩＦＦ１が制御動作に与する事のできる領域となる。すなわち、フィードバック制御が可能となる。 Here, when the operating currents of the second output transistor MN1 and the first output transistor MP1 fall within the dynamic range of the minimum selector MSEL1, the output buffer circuit 50 according to the first embodiment has the region shown in FIG. Transition to a state corresponding to II. At this time, the level of the terminal TA and the level of the terminal TB antagonize and become a region where the differential comparison circuit DIFF1 can apply to the control operation. That is, feedback control is possible.

図２に、従来例に係る出力バッファ回路１５０と、本実施形態１に係る出力バッファ回路５０の動作比較を行うシミュレーション回路（ボルテージ・フォロワ）を示す。図２中、差動入力回路部Ｙには、差動入力構成により、入力電位差を差電流出力と成す入力回路部を用いる。ハッチングを施した出力回路部Ｚには、図７に示した従来の電流フィードバック型ＡＢ級出力バッファ回路１５０、又は、本実施形態１に係る電流フィードバック型ＡＢ級出力バッファ回路５０が挿入される。 FIG. 2 shows a simulation circuit (voltage follower) for comparing operations of the output buffer circuit 150 according to the conventional example and the output buffer circuit 50 according to the first embodiment. In FIG. 2, the differential input circuit unit Y uses an input circuit unit that makes an input potential difference a differential current output by a differential input configuration. The hatched output circuit section Z is inserted with the conventional current feedback class AB output buffer circuit 150 shown in FIG. 7 or the current feedback class AB output buffer circuit 50 according to the first embodiment.

図３に、図２のシミュレーション回路において、図７に示した従来の出力バッファ回路１５０の差動比較回路ＤＩＦＦ１０１が動作領域Iに陥る条件下、入力電圧に対して出力電圧の変化をシミュレートした結果を示す。 3, the simulation circuit of FIG. 2 simulates the change of the output voltage with respect to the input voltage under the condition that the differential comparison circuit DIFF101 of the conventional output buffer circuit 150 shown in FIG. Results are shown.

図４に、図２のシミュレーション回路において、図７に示した従来の出力バッファ回路１５０の差動比較回路ＤＩＦＦ１０１が動作領域Iに陥る条件下、入力電圧に対して電源電流変化をシミュレートした結果を示す。 FIG. 4 shows a simulation result of a change in power supply current with respect to an input voltage in the simulation circuit of FIG. 2 under the condition that the differential comparison circuit DIFF101 of the conventional output buffer circuit 150 shown in FIG. Indicates.

図３において、実施形態１においては、フィードバック制御範囲が拡大したため、正規のアンプの動作を回復し、出力電圧が入力電圧の変化に追従可能となった事を示している。すなわち、有効な演算増幅回路動作を成している事を示している。図４において、実施形態１においては、電源電流が正常に回復するシミュレーション結果が得られている。 In FIG. 3, in the first embodiment, since the feedback control range is expanded, the operation of the normal amplifier is recovered, and the output voltage can follow the change of the input voltage. That is, it shows that an effective operational amplifier circuit operation is performed. In FIG. 4, in the first embodiment, a simulation result in which the power supply current recovers normally is obtained.

従来例に係る出力バッファ回路１５０は、出力バッファ回路１５０の最低アイドリング電流を制御するものであるが、最大のアイドリング電流の制御を行わない。このため、ミニマム・セレクタのダイナミック・レンジを逸脱するような大電流が流れた場合には、フィードバック制御が掛からない制御不能領域に到達し、バッファ回路動作ができなくなる。 The output buffer circuit 150 according to the conventional example controls the minimum idling current of the output buffer circuit 150, but does not control the maximum idling current. For this reason, when a large current that deviates from the dynamic range of the minimum selector flows, it reaches an uncontrollable region where feedback control is not applied, and the buffer circuit cannot be operated.

本実施形態１に係る出力バッファ回路５０では、クランプ手段（第２のクランプ回路ＮＣＬＰ１）を設けることにより、出力駆動回路の動作最大電流を制限する事が可能となる。これにより、ミニマム・セレクタのダイナミック・レンジ内に第２の出力トランジスタＭＮ１，第１の出力トランジスタＭＰ１の動作電流を収め、バッファ動作が回復可能となる。 In the output buffer circuit 50 according to the first embodiment, it is possible to limit the maximum operating current of the output drive circuit by providing the clamp means (second clamp circuit NCLP1). As a result, the operating currents of the second output transistor MN1 and the first output transistor MP1 fall within the dynamic range of the minimum selector, and the buffer operation can be recovered.

本実施形態１によれば、低電源電圧化、並びに低消費電力化が要求される半導体集積回路において、電流フィードバック型ＡＢ級出力バッファ回路の制御可能範囲を拡大する。これにより、出力バッファ回路の実現可能範囲を拡大させることができる。 According to the first embodiment, the controllable range of the current feedback type class AB output buffer circuit is expanded in a semiconductor integrated circuit that requires low power supply voltage and low power consumption. Thereby, the realizable range of an output buffer circuit can be expanded.

なお、本実施形態１においては、第２のクランプ回路ＮＣＬＰ１として、Ｎ−チャネルＭＯＳトランジスタを配設する例について述べたが、クランプ効果がある回路構成であればよく、例えば、トランジスタに代えてダイオード等を用いてもよい。 In the first embodiment, an example in which an N-channel MOS transistor is provided as the second clamp circuit NCLP1 has been described. However, any circuit configuration having a clamp effect may be used. For example, a diode instead of a transistor may be used. Etc. may be used.

[実施形態２]
次に、上記実施形態１とは異なる電流フィードバック型ＡＢ級出力バッファ回路図の一例について説明する。具体的には、上記実施形態１に係るクランプ手段は、第２の出力トランジスタＭＮ１をクランプする第２のクランプ回路を設けるものであったが、本実施形態２に係るクランプ手段は、第１の出力トランジスタをクランプする第１のクランプ回路を設けている点において相違する。なお、以降の説明において、上記実施形態と同一の要素部材には同一の符号を付し、適宜その説明を省略する。 [Embodiment 2]
Next, an example of a current feedback class AB output buffer circuit diagram different from that of the first embodiment will be described. Specifically, the clamp unit according to the first embodiment includes a second clamp circuit that clamps the second output transistor MN1, but the clamp unit according to the second embodiment includes the first clamp circuit. The difference is that a first clamp circuit for clamping the output transistor is provided. In the following description, the same elements as those in the above embodiment are denoted by the same reference numerals, and the description thereof is omitted as appropriate.

図５に、本実施形態２に係る電流フィードバック型ＡＢ級出力バッファ回路の概念図を示す。本実施形態２に係る電流フィードバック型ＡＢ級出力バッファ回路５０ａは、Ｎ−トランジスタとしてＭＮ１ａ、ＭＮ２ａ、ＭＮ３ａを備える。また、Ｐ−トランジスタとしてＭＰ１ａを備える。 FIG. 5 shows a conceptual diagram of a current feedback class AB output buffer circuit according to the second embodiment. The current feedback class AB output buffer circuit 50a according to the second embodiment includes MN1a, MN2a, and MN3a as N-transistors. In addition, MP1a is provided as a P-transistor.

Ｐ−トランジスタＭＰ１ａは、出力駆動用のＭＯＳトランジスタとして機能する。以降、「第１の出力トランジスタＭＰ１ａ」と称する。Ｎ−トランジスタＭＮ１ａは、出力駆動用のＭＯＳトランジスタとして機能する。以降、Ｎ−トランジスタＭＮ１ａを「第２の出力トランジスタＭＮ１ａ」と称する。Ｎ−トランジスタＭＮ２ａ、ＭＮ３ａは、差動対構成を成す。以降、Ｎ−トランジスタＭＮ２ａを「第１の差動トランジスタＭＮ２ａ」、Ｎ−トランジスタＭＮ３ａを「第２の差動トランジスタＭＮ３ａ」と称する。 The P-transistor MP1a functions as an output driving MOS transistor. Hereinafter, it is referred to as “first output transistor MP1a”. The N-transistor MN1a functions as an output driving MOS transistor. Hereinafter, the N-transistor MN1a is referred to as a “second output transistor MN1a”. N-transistors MN2a and MN3a form a differential pair configuration. Hereinafter, the N-transistor MN2a is referred to as a “first differential transistor MN2a”, and the N-transistor MN3a is referred to as a “second differential transistor MN3a”.

端子ＴＡは、第１の差動トランジスタＭＮ２ａのゲートに接続される。電流入力端子ＴＩｉｎは、第１の差動トランジスタＭＮ２のソース、第１の差動トランジスタＭＮ２のソース、及び第３電流源Ｉｃｓ３に接続される。出力端子ＴＶｏｕｔは、第１の出力トランジスタＭＰ１ａ及び第２の出力トランジスタＭＮ１ａのドレインに共通接続されている。また、電源電圧ＶＤＤには、第１の出力トランジスタＭＰ１ａのソース、及び、第１電流源Ｉｃｓ１、第２電流源Ｉｃｓ２が接続されている。一方、接地電圧ＶＳＳには、第２の出力トランジスタＭＮ１のソース、及び第３電流源Ｉｃｓ３が接続されている。 The terminal TA is connected to the gate of the first differential transistor MN2a. The current input terminal TIin is connected to the source of the first differential transistor MN2, the source of the first differential transistor MN2, and the third current source Ics3. The output terminal TVout is commonly connected to the drains of the first output transistor MP1a and the second output transistor MN1a. The source of the first output transistor MP1a, the first current source Ics1, and the second current source Ics2 are connected to the power supply voltage VDD. On the other hand, the source of the second output transistor MN1 and the third current source Ics3 are connected to the ground voltage VSS.

出力バッファ回路５０ａは、ミニマム・セレクタ回路ＭＳＥＬ１ａ、クランプ手段ＣＬが配設されている。クランプ手段ＣＬとしては、第１のクランプ回路ＰＣＬＰ１が配設されている。ミニマム・セレクタ回路ＭＳＥＬ１ａは、上記実施形態１と同様の構成とする。また、第１のクランプ回路ＰＣＬＰ１は、例えば、上記実施形態１のＮ−クランプ用トランジスタＭＮＣＬ１を備える第２のクランプ回路ＮＣＬＰ１（図１参照）と同様に、Ｐ−トランジスタをダイオード接続したクランプ回路を適用とすることができる。 The output buffer circuit 50a is provided with a minimum selector circuit MSEL1a and clamp means CL. As the clamp means CL, a first clamp circuit PCLP1 is provided. The minimum selector circuit MSEL1a has the same configuration as that of the first embodiment. Further, the first clamp circuit PCLP1 is a clamp circuit in which a P-transistor is diode-connected, for example, like the second clamp circuit NCLP1 (see FIG. 1) including the N-clamp transistor MNCL1 of the first embodiment. Can be applied.

ミニマム・セレクタ回路ＭＳＥＬ１ａは、第２の差動トランジスタＭＮ３ａのゲートに接続される。また、第１のクランプ回路ＰＣＬＰ１の一端は、第１電流源Ｉｃｓ１と電源電圧ＶＤＤを結ぶ配線であって、かつ第２電流源Ｉｃｓ２と電源電圧ＶＤＤを結ぶ配線に接続されている。第１のクランプ回路ＰＣＬＰ１の他端は、第１の出力トランジスタＭＰ１ａのゲートと第１の差動トランジスタＭＮ２ａのドレインを結ぶ配線に接続されている。 The minimum selector circuit MSEL1a is connected to the gate of the second differential transistor MN3a. Further, one end of the first clamp circuit PCLP1 is connected to a wiring connecting the first current source Ics1 and the power supply voltage VDD and to a wiring connecting the second current source Ics2 and the power supply voltage VDD. The other end of the first clamp circuit PCLP1 is connected to a wiring connecting the gate of the first output transistor MP1a and the drain of the first differential transistor MN2a.

本実施形態２においては、第１の出力トランジスタＭＰ１ａの駆動能力を制限する事で、その駆動能力最大の状態に陥る事を避けることが可能となる。第１の出力トランジスタＭＰ１ａの駆動電流が制限されるので、結果として、出力を駆動する第２の出力トランジスタＭＮ１ａの駆動電流も制限される。このように、本実施形態２に係る出力バッファ回路５０ａでは、出力駆動回路の動作最大電流を制限する事が可能となる。そして、ミニマム・セレクタＭＳＥＬ１ａのダイナミック・レンジ内に第１の出力トランジスタＭＰ１ａ，第２の出力トランジスタＭＮ１ａの動作電流が収まると、本実施形体２に係る出力バッファ回路５０ａは、図８に示す領域IIに相当する状態へと遷移する。すなわち、フィードバック制御が可能となる。 In the second embodiment, by limiting the drive capability of the first output transistor MP1a, it is possible to avoid falling into the maximum drive capability state. Since the drive current of the first output transistor MP1a is limited, as a result, the drive current of the second output transistor MN1a that drives the output is also limited. As described above, in the output buffer circuit 50a according to the second embodiment, it is possible to limit the maximum operating current of the output drive circuit. When the operating currents of the first output transistor MP1a and the second output transistor MN1a fall within the dynamic range of the minimum selector MSEL1a, the output buffer circuit 50a according to the present embodiment 2 has a region II shown in FIG. Transition to a state corresponding to. That is, feedback control is possible.

本実施形態２によれば、低電源電圧化、並びに低消費電力化が要求される半導体集積回路において、電流フィードバック型ＡＢ級出力バッファ回路の制御可能範囲を拡大する。これにより、出力バッファ回路の実現可能範囲を拡大させることができる。 According to the second embodiment, the controllable range of the current feedback type class AB output buffer circuit is expanded in a semiconductor integrated circuit that requires low power supply voltage and low power consumption. Thereby, the realizable range of an output buffer circuit can be expanded.

[実施形態３]
次に、上記実施形態１及び２とは異なる電流フィードバック型ＡＢ級出力バッファ回路図の一例について説明する。具体的には、上記実施形態１に係るクランプ手段は、第２の出力トランジスタをクランプする第２のクランプ回路を配設したものであったが、本実施形態３に係るクランプ回路は、第２の出力トランジスタＭＮ１をクランプする第２のクランプ回路を配設することに加え、さらに、第１の出力トランジスタをクランプする第１のクランプ回路を配設する点において相違する。 [Embodiment 3]
Next, an example of a current feedback class AB output buffer circuit diagram different from those in the first and second embodiments will be described. Specifically, the clamp unit according to the first embodiment is provided with the second clamp circuit that clamps the second output transistor, but the clamp circuit according to the third embodiment has the second configuration. In addition to disposing a second clamp circuit for clamping the output transistor MN1, the second clamp circuit differs in that a first clamp circuit for clamping the first output transistor is disposed.

図６に、本実施形態３に係る電流フィードバック型ＡＢ級出力バッファ回路図の概念図を示す。本実施形態３に係る電流フィードバック型ＡＢ級出力バッファ回路５０ｂは、Ｎ−トランジスタとしてＭＮ１ｂ、ＭＮ２ｂ、ＭＮ３ｂを備える。また、Ｐ−トランジスタとしてＭＰ１ｂを備える。 FIG. 6 is a conceptual diagram of a current feedback class AB output buffer circuit diagram according to the third embodiment. The current feedback class AB output buffer circuit 50b according to the third embodiment includes MN1b, MN2b, and MN3b as N-transistors. In addition, MP1b is provided as a P-transistor.

Ｐ−トランジスタＭＰ１ｂは、出力駆動用のＭＯＳトランジスタとして機能する。以降、「第１の出力トランジスタＭＰ１ｂ」と称する。Ｎ−トランジスタＭＮ１ｂは、出力駆動用のＭＯＳトランジスタとして機能する。以降、「第２の出力トランジスタＭＮ１ｂ」と称する。Ｎ−トランジスタＭＮ２ｂ、ＭＮ３ｂは、差動対構成を成す。以降、Ｎ−トランジスタＭＮ２ｂを「第１の差動トランジスタＭＮ２ｂ」、Ｎ−トランジスタＭＮ３ｂを「第２の差動トランジスタＭＮ３ｂ」と称する。 The P-transistor MP1b functions as an output driving MOS transistor. Hereinafter, it is referred to as “first output transistor MP1b”. The N-transistor MN1b functions as an output driving MOS transistor. Hereinafter, it is referred to as “second output transistor MN1b”. N-transistors MN2b and MN3b form a differential pair configuration. Hereinafter, the N-transistor MN2b is referred to as a “first differential transistor MN2b”, and the N-transistor MN3b is referred to as a “second differential transistor MN3b”.

端子ＴＡは、第１の差動トランジスタＭＮ２ｂのゲートに接続される。電流入力端子ＴＩｉｎは、第１の差動トランジスタＭＮ２ｂのソース、第１の差動トランジスタＭＮ２ｂのソース、及び第３電流源Ｉｃｓ３に接続される。出力端子ＴＶｏｕｔは、第１の出力トランジスタＭＰ１ｂ及び第２の出力トランジスタＭＮ１ｂのドレインに共通接続されている。また、電源電圧ＶＤＤには、第１の出力トランジスタＭＰ１ｂのソース、第１のクランプ回路ＰＣＬＰ１，第１電流源Ｉｃｓ１、及び第２電流源Ｉｃｓ２が接続されている。一方、接地電圧ＶＳＳには、第２の出力トランジスタＭＮ１ｂのソース、第２のクランプ回路ＮＣＬＰ１ｂ及び第３電流源Ｉｃｓ３が接続されている。 The terminal TA is connected to the gate of the first differential transistor MN2b. The current input terminal TIin is connected to the source of the first differential transistor MN2b, the source of the first differential transistor MN2b, and the third current source Ics3. The output terminal TVout is commonly connected to the drains of the first output transistor MP1b and the second output transistor MN1b. The source of the first output transistor MP1b, the first clamp circuit PCLP1, the first current source Ics1, and the second current source Ics2 are connected to the power supply voltage VDD. On the other hand, the source of the second output transistor MN1b, the second clamp circuit NCLP1b, and the third current source Ics3 are connected to the ground voltage VSS.

出力バッファ回路５０ｂは、ミニマム・セレクタ回路ＭＳＥＬ１ｂ、クランプ手段ＣＬが配設されている。クランプ手段ＣＬとしては、第１のクランプ回路ＰＣＬＰ１、第２のクランプ回路ＮＣＬＰ１ｂが配設されている。ミニマム・セレクタ回路ＭＳＥＬ１ｂは、上記実施形態１と同様の構成とする。また、第１のクランプ回路ＰＣＬＰ１は、例えば、上記実施形態２のＰＣＬＰ１と同様とし、第２のクランプ回路ＮＣＬＰ１ｂは、上記実施形態１の第２のクランプ回路ＮＣＬＰ１と同様の構成とすることができる。 The output buffer circuit 50b is provided with a minimum selector circuit MSEL1b and clamping means CL. As the clamp means CL, a first clamp circuit PCLP1 and a second clamp circuit NCLP1b are provided. The minimum selector circuit MSEL1b has the same configuration as that of the first embodiment. Further, the first clamp circuit PCLP1 can be configured in the same manner as the PCLP1 in the second embodiment, for example, and the second clamp circuit NCLP1b can be configured in the same manner as the second clamp circuit NCLP1 in the first embodiment. .

ミニマム・セレクタ回路ＭＳＥＬ１ｂは、第２の差動トランジスタＭＮ３ｂのゲートに接続される。また、第１のクランプ回路ＰＣＬＰ１の一端は、第１電流源Ｉｃｓ１と電源電圧ＶＤＤを結ぶ配線であって、かつ第２電流源Ｉｃｓ２と電源電圧ＶＤＤを結ぶ配線に接続されている。一方、第１のクランプ回路ＰＣＬＰ１の他端は、第１の出力トランジスタＭＰ１ｂのゲートと第１の差動トランジスタＭＮ２ｂのドレインを結ぶ配線に接続されている。 The minimum selector circuit MSEL1b is connected to the gate of the second differential transistor MN3b. Further, one end of the first clamp circuit PCLP1 is connected to a wiring connecting the first current source Ics1 and the power supply voltage VDD and to a wiring connecting the second current source Ics2 and the power supply voltage VDD. On the other hand, the other end of the first clamp circuit PCLP1 is connected to a wiring connecting the gate of the first output transistor MP1b and the drain of the first differential transistor MN2b.

第２のクランプ回路ＮＣＬＰｂ１の一端は、第３電流源Ｉｃｓ３と接地電圧ＶＳＳを結ぶ配線に接続されている。一方、第２のクランプ回路ＮＣＬＰ１ｂの他端は、第２の出力トランジスタＭＮ１ｂのゲートと、第２の差動トランジスタＭＮ３ｂのドレイン間に配設されている。 One end of the second clamp circuit NCLPb1 is connected to a wiring connecting the third current source Ics3 and the ground voltage VSS. On the other hand, the other end of the second clamp circuit NCLP1b is disposed between the gate of the second output transistor MN1b and the drain of the second differential transistor MN3b.

本実施形態３においては、第１の出力トランジスタＭＰ１ｂ及び第２の出力トランジスタＭＮ１ｂの双方の駆動能力を制限する事で、その駆動能力最大の状態に陥る事を避けることが可能となる。このように、本実施形態３に係る出力バッファ回路５０ｂでは、出力駆動回路の動作最大電流を制限する事が可能となる。ここで、ミニマム・セレクタＭＳＥＬ１ｂのダイナミック・レンジ内に第１の出力トランジスタＭＰ１ｂ，第２の出力トランジスタＭＮ１ｂの動作電流が収まると、本実施形態３に係る出力バッファ回路５０ｂは、図８に示す領域IIに相当する状態へと遷移する。すなわち、フィードバック制御が可能となる。 In the third embodiment, it is possible to avoid falling into the maximum driving capability by limiting the driving capability of both the first output transistor MP1b and the second output transistor MN1b. Thus, in the output buffer circuit 50b according to the third embodiment, it is possible to limit the maximum operating current of the output drive circuit. Here, when the operating currents of the first output transistor MP1b and the second output transistor MN1b fall within the dynamic range of the minimum selector MSEL1b, the output buffer circuit 50b according to the third embodiment has the region shown in FIG. Transition to a state corresponding to II. That is, feedback control is possible.

本実施形態３によれば、低電源電圧化、並びに低消費電力化が要求される半導体集積回路において、電流フィードバック型ＡＢ級出力バッファ回路の制御可能範囲を拡大する。これにより、出力バッファ回路の実現可能範囲を拡大させることができる。 According to the third embodiment, the controllable range of the current feedback type class AB output buffer circuit is expanded in a semiconductor integrated circuit that requires low power supply voltage and low power consumption. Thereby, the realizable range of an output buffer circuit can be expanded.

なお、上記実施形態は、一例であって、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。すなわち、第１の電源電位及び第２の電源電位との間に直列に接続された第１及び第２の出力トランジスタを備えるものであって、上述した機能を有するミニマム・セレクタ回路、差動比較回路、クランプ手段を備えるものであればよい。すなわち、ミニマム・セレクタ回路として、第１及び第２の出力トランジスタに流れる電流の少ないほうに対応した電圧を発生し、その電流が一定以下にならないようにフィードバックをかける機能を有し、差動比較回路として、上述したような差動対を構成する第１トランジスタ、第２トランジスタを有するものであればよい。また、クランプ手段として、第１又は／及び第２の出力トランジスタのゲートに入力される電流に制限を掛けるものであればよい。また、上記実施形態のトランジスタの極性を反転させたものも好適に適用することができる。 In addition, the said embodiment is an example, and as long as it agree | coincides with the meaning of this invention, it cannot be overemphasized that other embodiment can also belong to the category of this invention. That is, the first and second output transistors connected in series between the first power supply potential and the second power supply potential, the minimum selector circuit having the above-described function, and the differential comparison What is necessary is just to provide a circuit and a clamp means. In other words, as a minimum selector circuit, it has a function to generate a voltage corresponding to the smaller current flowing through the first and second output transistors, and to provide feedback so that the current does not fall below a certain level. Any circuit having the first transistor and the second transistor constituting the differential pair as described above may be used. Further, any clamping means may be used as long as it limits the current input to the gate of the first or / and second output transistor. In addition, a transistor in which the polarity of the transistor of the above embodiment is inverted can be suitably applied.

ＭＰ１第１の出力トランジスタ
ＭＮ１第２の出力トランジスタ
ＭＮ２〜ＭＮ５Ｎ−トランジスタ
ＭＮＣＬ１Ｎ−クランプ用トランジスタ
ＭＰ２〜ＭＰ４Ｐ−トランジスタ
ＭＳＥＬ１ミニマム・セレクタ回路
ＤＩＦＦ１差動比較回路
ＣＬ１クランプ回路
Ｉｃｓ１第１電流源
Ｉｃｓ２第２電流源
Ｉｃｓ３第３電流源
ＴＶｏｕｔ出力端子
ＴＩｉｎ電流入力端子
ＴＡＴＡ端子
ＴＢＴＢ端子
ＴＣＴＣ端子
ＴＤＴＤ端子
ＶＤＤ電源電圧
ＶＳＳ接地電圧
５０ＡＢ級出力バッファ回路 MP1 first output transistor MN1 second output transistor MN2 to MN5 N-transistor MNCL1 N-clamp transistor MP2 to MP4 P-transistor MSEL1 minimum selector circuit DIFF1 differential comparison circuit CL1 clamp circuit Ics1 first current source Ics2 first 2 Current source Ics3 3rd current source TVout Output terminal TIin Current input terminal TA TA terminal TB TB terminal TC TC terminal TD TD terminal VDD Power supply voltage VSS Ground voltage 50 Class AB output buffer circuit

Claims

第１の電源電位及び第２の電源電位との間に直列に接続された第１及び第２の出力トランジスタと、
前記第１及び第２の出力トランジスタのドレインに接続された出力端子と、
前記第１及び第２の出力トランジスタに流れる電流の少ないほうに対応した電圧を発生し、その電流が一定以下にならないようにフィードバックをかけるミニマム・セレクタ回路と、
アイドル電流に対応する基準電圧がゲートに入力され、かつドレインが前記第１の出力トランジスタのゲートに接続される第１の差動トランジスタと、前記第１の差動トランジスタと差動対を形成し、前記ミニマム・セレクタ回路に発生した電圧が、ゲートに入力され、ドレインが前記第２の出力トランジスタのゲートに接続される第２の差動トランジスタと、を具備する差動比較回路と、
前記第１又は／及び第２の出力トランジスタのゲートに入力される電流に制限を掛けるクランプ手段を備える出力バッファ回路。 First and second output transistors connected in series between a first power supply potential and a second power supply potential;
An output terminal connected to the drains of the first and second output transistors;
A minimum selector circuit that generates a voltage corresponding to a smaller amount of current flowing through the first and second output transistors and applies feedback so that the current does not fall below a certain level;
A reference voltage corresponding to an idle current is input to the gate and a drain is connected to the gate of the first output transistor, and a differential pair is formed with the first differential transistor. A differential comparison circuit comprising: a second differential transistor in which a voltage generated in the minimum selector circuit is input to a gate and a drain is connected to a gate of the second output transistor;
An output buffer circuit comprising clamp means for limiting a current input to a gate of the first or / and second output transistor.

前記クランプ手段は、前記第１の出力トランジスタのゲートと前記第１の電源電位の間に配設された第１のクランプ回路、及び前記第２の出力トランジスタのゲートと前記第２の電源電位の間に配設された第２のクランプ回路の少なくともいずれかを備えることを特徴とする請求項１に記載の出力バッファ回路。 The clamp means includes a first clamp circuit disposed between the gate of the first output transistor and the first power supply potential, and the gate of the second output transistor and the second power supply potential. The output buffer circuit according to claim 1, further comprising at least one of a second clamp circuit disposed therebetween.

前記クランプ回路は、ＭＩＳトランジスタ、又はダイオードを具備することを特徴とする請求項１又は２に記載の出力バッファ回路。 The output buffer circuit according to claim 1, wherein the clamp circuit includes a MIS transistor or a diode.

前記第１の出力トランジスタは、ソースが第１の電源電位に接続されたＰチャンネルＭＩＳトランジスタであり、
前記第２の出力トランジスタは、ソースが前記第２の電源電位に接続されたＮチャンネルＭＩＳトランジスタであることを特徴とする請求項１〜３のいずれか１項に記載の出力バッファ回路。 The first output transistor is a P-channel MIS transistor having a source connected to a first power supply potential;
4. The output buffer circuit according to claim 1, wherein the second output transistor is an N-channel MIS transistor having a source connected to the second power supply potential. 5.

請求項４に記載の出力バッファ回路において、
さらに、前記第１の出力トランジスタのドレイン電流をモニタするＰチャンネルの第１のモニタトランジスタと、
前記第２の出力トランジスタのドレイン電流をモニタするＮチャンネルの第２のモニタトランジスタとを備え、
前記ミニマム・セレクタ回路は、
ソースが前記第１のモニタトランジスタのドレインに接続され、カレント・ミラー回路を成すＰチャンネルの第１トランジスタと、
ドレインとゲートが、前記第２のモニタトランジスタのドレインに接続され、前記カレント・ミラー回路を成すＰチャンネルの第２トランジスタと、
ドレイン及びゲートが、前記第１トランジスタのドレインと接続されるＮチャンネルのダイオード接続されたトランジスタとを具備し、
前記クランプ手段として、前記第２の出力トランジスタのゲート、Ｎチャンネルの前記第２の差動トランジスタのドレインの間に配設された端子と、当該端子にドレイン及びゲートが接続されたＮチャンネルのトランジスタを備えることを特徴とする出力バッファ回路。 The output buffer circuit according to claim 4.
A P-channel first monitor transistor for monitoring a drain current of the first output transistor;
An N-channel second monitor transistor for monitoring a drain current of the second output transistor;
The minimum selector circuit is
A P-channel first transistor having a source connected to the drain of the first monitor transistor and forming a current mirror circuit;
A P-channel second transistor having a drain and a gate connected to the drain of the second monitor transistor and forming the current mirror circuit;
A drain and a gate comprising an N-channel diode-connected transistor connected to the drain of the first transistor;
As the clamping means, an N-channel transistor having a terminal disposed between a gate of the second output transistor, a drain of the second differential transistor of the N-channel, and a drain and a gate connected to the terminal. An output buffer circuit comprising: