JP2011023393A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置（または半導体集積回路装置）の製造方法におけるウエハのバック・グラインディング技術およびその周辺のウエハ・ハンドリング技術に適用して有効な技術に関する。 The present invention relates to a technique effective when applied to a wafer back-grinding technique and its peripheral wafer handling technique in a method of manufacturing a semiconductor device (or a semiconductor integrated circuit device).
日本特開２００４−１１９９７５号公報（特許文献１）または米国特許第６３４２４３４号公報（特許文献２）には、ウエハのデバイス形成面を弾性変形自在の吸着パッドを介してキャリア板に接着した状態で、ウエハの裏面をケミカル・エッチング等によりエッチングして薄膜化し、その後、キャリア板を剥離治具を用いて剥離する技術が開示されている。 In Japanese Patent Application Laid-Open No. 2004-119975 (Patent Document 1) or US Pat. No. 6,342,434 (Patent Document 2), a device forming surface of a wafer is bonded to a carrier plate via an elastically deformable suction pad. A technique is disclosed in which the back surface of a wafer is etched and thinned by chemical etching or the like, and then the carrier plate is peeled off using a peeling jig.
日本特開２００９−１６７７１号公報（特許文献３）および国際公開第２００８／１４９５０６号パンフレット（特許文献４）には、ウエハのデバイス形成面に両面テープを介してウエハよりも若干径が大きいガラス・プレート（キャリア）を貼り付けた状態で、ウエハの薄膜化のためのバック・グラインディングを実行し、その後、ガラス・プレート側から紫外線を照射して両面テープの接着力を弱めてから、ガラス・プレートに剥離テープを貼り付けて剥離する技術が開示されている。 Japanese Patent Application Laid-Open No. 2009-16771 (Patent Document 3) and International Publication No. 2008/149506 pamphlet (Patent Document 4) describe a glass with a slightly larger diameter than the wafer through a double-sided tape on the device forming surface of the wafer. With the plate (carrier) attached, back grinding to reduce the thickness of the wafer is performed. After that, the adhesive strength of the double-sided tape is weakened by irradiating ultraviolet rays from the glass plate side. A technique is disclosed in which a release tape is attached to a plate and peeled off.
半導体装置の薄型化に伴い、使用する半導体チップの厚さも薄くなる傾向である。しかし、半導体ウエハの厚さが、例えば１００μｍよりも薄くなると、薄く形成された半導体ウエハに反りが発生する。そして、半導体ウエハが反った状態では、この半導体ウエハの厚さを薄くするバック・グラインディング（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）工程（広義には、ウエハ裏面研削又はエッチング工程）以降の工程を処理することが困難となる。 As semiconductor devices become thinner, the thickness of semiconductor chips used tends to be thinner. However, when the thickness of the semiconductor wafer becomes thinner than, for example, 100 μm, the thin semiconductor wafer is warped. When the semiconductor wafer is warped, it is difficult to process the steps after the back grinding process (in a broad sense, the wafer back grinding or etching process) for reducing the thickness of the semiconductor wafer. Become.
そこで、近年では、日本特開２００４−１１９９７５号公報（特許文献１）、日本特開２００９−１６７７１号公報（特許文献３）等に示すように、キャリア（サポート部材、支持部材）に半導体ウエハを固定した状態でバック・グラインディング工程等を行うことが検討されている。なお、キャリアに半導体ウエハを固定しておくことで、半導体ウエハの厚さが薄くなっても、半導体ウエハの反りを抑制することができる。 Therefore, in recent years, as shown in Japanese Unexamined Patent Publication No. 2004-119975 (Patent Document 1), Japanese Unexamined Patent Publication No. 2009-16771 (Patent Document 3), etc., a semiconductor wafer is mounted on a carrier (support member, support member). It is considered to perform the back grinding process etc. in a fixed state. Note that by fixing the semiconductor wafer to the carrier, the warpage of the semiconductor wafer can be suppressed even if the thickness of the semiconductor wafer is reduced.
しかしながら、本願発明者がこの方法について検討した結果、以下の問題を発見した。すなわち、使用するキャリアや、このキャリアに半導体ウエハを固定するために使用する接着剤（接着層）には、厚さのバラつきが生じている。そのため、このようなキャリアに接着剤を介して半導体ウエハを固定し、バック・グラインディング工程を行うと、薄く加工された半導体ウエハの平坦度が低下することが分かった。 However, as a result of studying this method, the present inventor has found the following problems. That is, the carrier used and the adhesive (adhesive layer) used for fixing the semiconductor wafer to the carrier have thickness variations. Therefore, it has been found that when a semiconductor wafer is fixed to such a carrier via an adhesive and a back grinding process is performed, the flatness of the thinly processed semiconductor wafer decreases.
近年では、半導体ウエハの厚さが、更に薄くなってきており、ウエハ面内における厚さのばらつきは相対的に大きくなっている。 In recent years, the thickness of semiconductor wafers has become even thinner, and the variation in thickness within the wafer surface has become relatively large.
このように、半導体ウエハの平坦度が低下すると、後の個片化により取得した半導体チップを、リードフレームや配線基板といった基材に搭載する際、実装不良が発生する虞がある。そこで、半導体ウエハの平坦度を確保できるバック・グラインディング工程技術が必要となる。 As described above, when the flatness of the semiconductor wafer is lowered, there is a possibility that a mounting defect may occur when a semiconductor chip obtained by subsequent singulation is mounted on a base material such as a lead frame or a wiring board. Therefore, a back grinding process technology that can ensure the flatness of the semiconductor wafer is required.
本願発明は、これらの課題を解決するためになされたものである。 The present invention has been made to solve these problems.
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。 An object of the present invention is to provide a manufacturing process of a highly reliable semiconductor device.
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 The following is a brief description of an outline of typical inventions disclosed in the present application.
すなわち、本願の一つの発明は、ウエハの表面にサポート部材を張り合わせた状態（ウエハ・サポート部材複合体）で、ウエハの表面を研削して薄膜化するに際して、あらかじめ、ウエハと張り合わされたサポート部材の裏面を研摩又は研削することにより、ウエハ・サポート部材複合体を平坦化するものである。 That is, according to one aspect of the present invention, in the state in which the support member is bonded to the surface of the wafer (wafer / support member composite), the support member bonded to the wafer in advance when the wafer surface is ground to form a thin film. The wafer support member composite is flattened by polishing or grinding the back surface of the substrate.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、ウエハの表面にサポート部材を張り合わせた状態（ウエハ・サポート部材複合体）で、ウエハの表面を研削して薄膜化するに際して、あらかじめ、ウエハと張り合わされたサポート部材の裏面を研摩又は研削することにより、ウエハ・サポート部材複合体を平坦化するので、この複合体の厚さの不均等に起因する薄膜化ウエハの厚さの不均一を低減することができる。 That is, when the surface of the wafer is ground and thinned with the support member bonded to the wafer surface (wafer / support member composite), the back surface of the support member bonded to the wafer is polished or ground in advance. As a result, the wafer support member composite is flattened, so that the non-uniformity of the thickness of the thinned wafer due to the non-uniformity of the thickness of the composite can be reduced.
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
[Outline of Embodiment]
First, an outline of a typical embodiment of the invention disclosed in the present application will be described.
１．以下の工程を含む半導体装置の製造方法：
（ａ）第１および第２の主面を有する半導体ウエハ並びに第１および第２の主面を有するサポート部材を準備する工程；
（ｂ）前記半導体ウエハの前記第１の主面と前記サポート部材の前記第１の主面を張り合わせる工程；
（ｃ）前記半導体ウエハの前記第１の主面と前記サポート部材の前記第１の主面とが張り合わされた状態で、前記サポート部材の前記第２の主面に対して、研摩又は研削による平坦化処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記半導体ウエハの前記第１の主面と前記サポート部材の前記第１の主面とが張り合わされた状態で、前記半導体ウエハの前記第２の主面に対して、研削処理を実行することによって、前記半導体ウエハを薄膜化する工程。
1. A semiconductor device manufacturing method including the following steps:
(A) preparing a semiconductor wafer having first and second main surfaces and a support member having first and second main surfaces;
(B) bonding the first main surface of the semiconductor wafer and the first main surface of the support member;
(C) By polishing or grinding the second main surface of the support member in a state where the first main surface of the semiconductor wafer is bonded to the first main surface of the support member. Performing a planarization process;
(D) After the step (c), the second main surface of the semiconductor wafer in a state where the first main surface of the semiconductor wafer and the first main surface of the support member are bonded together. In contrast, a step of thinning the semiconductor wafer by performing a grinding process.
２．前記１項の半導体装置の製造方法において、前記工程（ｂ）では、前記サポート部材が前記半導体ウエハの前記第１の主面のほぼ全体を覆うように張り合わせる。
2. In the method of manufacturing a semiconductor device according to the
３．前記１または２項の半導体装置の製造方法において、前記工程（ｄ）の研削処理は、バック・グラインディング処理を含む。
3. In the method of manufacturing a semiconductor device according to
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記半導体ウエハおよび前記サポート部材の平面形状は、ほぼ円形である。
4). 4. In the method for manufacturing a semiconductor device according to any one of
５．前記１から４項のいずれか一つの半導体装置の製造方法において、前記工程（ｂ）では、前記半導体ウエハの端部が、前記サポート部材の周辺外部にはみ出さないように張り合わせる。 5. 5. In the method of manufacturing a semiconductor device as described above in any one of 1 to 4, in the step (b), the end portions of the semiconductor wafer are bonded so as not to protrude outside the periphery of the support member.
６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記サポート部材の平面形状は、前記半導体ウエハの平面形状よりも大きい。 6). 6. The method for manufacturing a semiconductor device according to any one of 1 to 5, wherein a planar shape of the support member is larger than a planar shape of the semiconductor wafer.
７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記サポート部材は、主にガラス部材から構成されている。 7. In the method for manufacturing a semiconductor device according to any one of 1 to 6, the support member is mainly composed of a glass member.
８．前記１から７項のいずれか一つの半導体装置の製造方法において、前記サポート部材は、主にホウケイ酸ガラス部材から構成されている。 8). 8. In the method for manufacturing a semiconductor device according to any one of 1 to 7, the support member is mainly composed of a borosilicate glass member.
９．前記１から７項のいずれか一つの半導体装置の製造方法において、前記サポート部材は、主に石英ガラス部材から構成されている。 9. 8. The method for manufacturing a semiconductor device according to any one of 1 to 7, wherein the support member is mainly composed of a quartz glass member.
１０．前記１から９項のいずれか一つの半導体装置の製造方法において、前記半導体ウエハは、主にシリコン系半導体部材から構成されている。 10. 10. In the method for manufacturing a semiconductor device according to any one of 1 to 9, the semiconductor wafer is mainly composed of a silicon-based semiconductor member.
１１．前記１から６および１０項のいずれか一つの半導体装置の製造方法において、前記サポート部材は、主にシリコン系半導体部材から構成されている。 11. In the method for manufacturing a semiconductor device according to any one of 1 to 6 and 10, the support member is mainly composed of a silicon-based semiconductor member.
１２．前記１から１１項のいずれか一つの半導体装置の製造方法において、前記工程（ｂ）では、前記半導体ウエハのノッチ部があった場所と、前記サポート部材のノッチ部が、ほぼ一致するような配向で、張り合わせる。 12 12. In the method of manufacturing a semiconductor device as described above in any one of 1 to 11, in the step (b), an orientation in which the notch portion of the semiconductor wafer and the notch portion of the support member substantially coincide with each other. Then stick them together.
１３．前記１から１２項のいずれか一つの半導体装置の製造方法において、前記サポート部材の厚さは、５００マイクロ・メートル以上、１０００マイクロ・メートル以下である。 13. In the method for manufacturing a semiconductor device according to any one of 1 to 12, the thickness of the support member is not less than 500 micrometers and not more than 1000 micrometers.
１４．前記１から１３項のいずれか一つの半導体装置の製造方法において、前記平坦化処理は、化学機械研摩またはドライ・ポリッシングによって実行される。 14 14. In the method for manufacturing a semiconductor device according to any one of 1 to 13, the planarization process is performed by chemical mechanical polishing or dry polishing.
１５．前記１から１４項のいずれか一つの半導体装置の製造方法において、前記工程（ｂ）では、前記半導体ウエハの前記第１の主面と前記サポート部材の前記第１の主面を、接着剤層を介して張り合わせる。 15. 15. In the method of manufacturing a semiconductor device according to any one of 1 to 14, in the step (b), the first main surface of the semiconductor wafer and the first main surface of the support member are bonded to an adhesive layer. Laminate through.
１６．前記１５項の半導体装置の製造方法において、前記接着剤層は、前記半導体ウエハの前記第１の主面または前記サポート部材の前記第１の主面上にスピン塗布される。
16. 16. The method for manufacturing a semiconductor device according to the
１７．前記１５または１６項の半導体装置の製造方法において、前記接着剤層は、紫外線硬化型である。 17. In the method for manufacturing a semiconductor device according to 15 or 16, the adhesive layer is of an ultraviolet curable type.
１８．前記１５または１６項の半導体装置の製造方法において、前記接着剤層は、熱可塑型である。 18. In the method for manufacturing a semiconductor device according to 15 or 16, the adhesive layer is of a thermoplastic type.
１９．前記１から１８項のいずれか一つの半導体装置の製造方法において、前記工程（ｄ）における薄膜化の目標膜厚は、１００マイクロ・メートル以下である。 19. In the method for manufacturing a semiconductor device according to any one of 1 to 18, the target film thickness for thinning in the step (d) is 100 micrometers or less.
２０．前記１から１９項のいずれか一つの半導体装置の製造方法において、前記半導体ウエハの径は２００φ以上である。 20. 20. In the method for manufacturing a semiconductor device as described above in any one of 1 to 19, the diameter of the semiconductor wafer is 200φ or more.
２１．前記１から１９項のいずれか一つの半導体装置の製造方法において、前記半導体ウエハの径は３００φ以上である。 21. 20. In the method for manufacturing a semiconductor device as described above in any one of 1 to 19, the semiconductor wafer has a diameter of 300φ or more.
２２．前記１から１８、２０、および２１項のいずれか一つの半導体装置の製造方法において、前記工程（ｄ）における薄膜化の目標膜厚は、６０マイクロ・メートル以下である。 22. 21. In the method for manufacturing a semiconductor device according to any one of 1 to 18, 20, and 21, the target film thickness for thinning in the step (d) is 60 micrometers or less.
２３．前記１から１８、２０、および２１項のいずれか一つの半導体装置の製造方法において、前記工程（ｄ）における薄膜化の目標膜厚は、３０マイクロ・メートル以下である。 23. 21. In the method for manufacturing a semiconductor device according to any one of 1 to 18, 20, and 21, the target film thickness for thinning in the step (d) is 30 micrometers or less.
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
[Description format, basic terms, usage in this application]
1. In the present application, the description of the embodiment may be divided into a plurality of sections for convenience, if necessary, but these are not independent from each other unless otherwise specified. Each part of a single example, one part is the other part of the details, or part or all of the modifications. Moreover, as a general rule, the same part is not repeated. In addition, each component in the embodiment is not indispensable unless specifically stated otherwise, unless it is theoretically limited to the number, and obviously not in context.
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）を中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。 Further, in the present application, the term “semiconductor device” mainly refers to a device in which resistors, capacitors, and the like are integrated on a semiconductor chip or the like (for example, a single crystal silicon substrate) with various transistors (active elements) as the center. Here, as a representative of various transistors, a MISFET (Metal Insulator Semiconductor Effect Transistor) typified by a MOSFET (Metal Oxide Field Effect Transistor) can be exemplified. At this time, as a typical integrated circuit configuration, a CMIS (Complementary Metal Insulator Semiconductor) integrated circuit represented by a CMOS (Complementary Metal Oxide Semiconductor) integrated circuit combining an N-channel MISFET and a P-channel MISFET. Can be illustrated.
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。 2. Similarly, in the description of the embodiment and the like, the material, composition, etc. may be referred to as “X consisting of A”, etc., except when clearly stated otherwise and clearly from the context, except for A It does not exclude what makes an element one of the main components. For example, as for the component, it means “X containing A as a main component”. For example, “silicon member” is not limited to pure silicon, but also includes SiGe alloys, other multi-component alloys containing silicon as a main component, and members containing other additives. Needless to say.
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。 3. Similarly, suitable examples of graphics, positions, attributes, and the like are given, but it is needless to say that the present invention is not strictly limited to those cases unless explicitly stated otherwise, and unless otherwise apparent from the context.
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。 4). In addition, when a specific number or quantity is mentioned, a numerical value exceeding that specific number will be used unless specifically stated otherwise, unless theoretically limited to that number, or unless otherwise clearly indicated by the context. There may be a numerical value less than the specific numerical value.
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコン・ウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。 5. “Wafer” usually refers to a single crystal silicon wafer on which a semiconductor device (same as a semiconductor integrated circuit device and an electronic device) is formed, but an insulating substrate such as an epitaxial wafer, an SOI substrate, an LCD glass substrate, or the like. Needless to say, a composite wafer such as a semiconductor layer is also included.
６．砥石(Abrasive)の特性は主に砥粒、結合剤、これらの結合状態、気孔(Pore)の有無（ポーラス系砥石）等の構造的特長に依存するが、結合剤、構造的特長が同じ場合、主に砥粒の粒径（番数表示＃Nで、たとえば＃３５０）に依存する。番数表示の数値が大きいほど砥粒の平均粒径（単に「砥粒径」という）は小さくなる。（研削砥粒の径を表す＃の後の数値は砥石等を製造する際に砥粒をより分けるふるいの目の大きさに対応する。言い換えると、それに含まれる主要な砥粒の径に対応する。例を示すと、＃２８０の粒径はほぼ１００μｍ程度、＃３６０の粒径はほぼ４０から６０μｍ程度、＃２０００の粒径はほぼ４から６μｍ程度、＃４０００の粒径はほぼ２から4μｍ程度、＃８０００の粒径はほぼ０．２μｍ程度である。本願では、これに準拠して、砥粒の径に関する砥石の特性を記載する。なおＪＩＳ規格がすでにある部分についてはそれに準じている。同基準がないものについては、下記ディスコ社製品の基準に準拠している。）砥粒には一般にはダイヤモンドが使用されるが、その他の材料でもよい。なお、グラインディング・プロセスで使用される砥石は、一般にダイヤモンド砥粒と無機系結合剤を混ぜて、あるいは表面にコートして焼成したセラミック系のものと、ダイヤモンド砥粒を有機系結合剤（レジン・ボンド）で固めたレジノイド系（レジンにはフェノール系、ポリイミド系などがある）のもの、またはその中間のものがある。一般にレジン系の結合剤の方が研削ダメージが小さいとされている。また、適用可能な砥粒（固定砥粒）としては、ダイヤモンドの外に、シリコンカーバイド、アルミナベース砥粒、ＣＢＮ(Cubic Boron Nitride)等がある。なお、市販されている仕上げ研削用グラインディング・ホイール（回転研削砥石）としては、株式会社ディスコ(DISCO Corporation)のグラインディング・ホイールＩＦシリーズ、ＧＦ０１シリーズ、ポリグラインド(Poligring)シリーズ等がある。 6). The characteristics of the abrasive (Abrasive) mainly depend on the structural features such as abrasive grains, binder, their bonding state, and the presence or absence of pores (porous), but the same binder and structural features. Depends mainly on the grain size of the abrasive grains (number display #N, for example, # 350). The larger the numerical value of the number display, the smaller the average grain size of the abrasive grains (simply referred to as “abrasive grain size”). (The numerical value after # representing the diameter of the abrasive grains corresponds to the size of the sieve eye that separates the abrasive grains when manufacturing a grindstone, etc. In other words, it corresponds to the diameter of the main abrasive grains contained in it. For example, the particle size of # 280 is approximately 100 μm, the particle size of # 360 is approximately 40 to 60 μm, the particle size of # 2000 is approximately 4 to 6 μm, and the particle size of # 4000 is approximately 2 About 4 μm, # 8000 particle size is about 0.2 μm, and in this application, the characteristics of the grindstone related to the diameter of the abrasive grains will be described in accordance with this. For those that do not have this standard, the standard of the following Disco products is used.) Diamond is generally used for the abrasive grains, but other materials may be used. Grinding stones used in the grinding process are generally mixed with diamond abrasive grains and inorganic binders, or coated with ceramics on the surface and fired, and diamond abrasive grains with organic binders (resins). -Resinoid type (resin has phenol type, polyimide type, etc.) hardened by bond), or intermediate between them. Generally, resin-based binders are considered to have less grinding damage. Further, as applicable abrasive grains (fixed abrasive grains), there are silicon carbide, alumina base abrasive grains, CBN (Cubic Boron Nitride), etc. in addition to diamond. Examples of commercially available grinding wheels for finishing grinding (rotary grinding wheels) include DISCO Corporation's grinding wheel IF series, GF01 series, and Polygrind series.
７．「グラインディング」は、通常、ダイヤモンド系砥粒を含有する砥石を多数装着したグラインディング・ホイール（回転研削刃）によって行われる研削プロセスである。「ドライ・ポリッシング」は、元来、シリコン・ウエハ等のバック・グラインディングの際に形成されるダメージ層を除去するストレス・リリーフ処理のために導入されたもので、シリカ系等の非ダイヤモンド系砥粒を含有する砥石を用いた固定砥粒研摩（スラリを用いない研磨）に分類される。砥石を用いるので、「研削」ともいえるが、処理面はミラー面を呈するので、通常「研摩」に分類される。 7. “Grinding” is a grinding process usually performed by a grinding wheel (rotary grinding blade) equipped with a number of grindstones containing diamond-based abrasive grains. “Dry polishing” was originally introduced for stress relief treatment to remove damage layers formed during back grinding of silicon wafers, etc. It is classified into fixed abrasive polishing (polishing without using slurry) using a grindstone containing abrasive grains. Since a grindstone is used, it can be said to be “grinding”, but since the treated surface exhibits a mirror surface, it is usually classified as “polishing”.
「化学機械研摩」は、一般にポリウレタン等の研摩パッドと、浮遊砥粒を含有するスラリを用いる湿式研磨処理である。 “Chemical mechanical polishing” is generally a wet polishing process using a polishing pad such as polyurethane and a slurry containing floating abrasive grains.
８．ウエハその他の板状物について、「厚さばらつき」または「厚さ均一性」というときは、ウエハを例にとると、ウエハ内の９点測定のＴＴＶ（Ｔｏｔａｌ Ｔｈｉｃｋｎｅｓｓ Ｖａｒｉａｔｉｏｎ）すなわち、最高点と最低点の差を示す。 8). When referring to “thickness variation” or “thickness uniformity” for a wafer or other plate-like material, taking a wafer as an example, the TTV (Total Thickness Variation) in the wafer is measured, that is, the highest and lowest points. Indicates the difference in points.
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
[Details of the embodiment]
The embodiment will be further described in detail. In the drawings, the same or similar parts are denoted by the same or similar symbols or reference numerals, and description thereof will not be repeated in principle.
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。 In the accompanying drawings, hatching or the like may be omitted even in a cross section when it becomes complicated or when the distinction from the gap is clear. In relation to this, when it is clear from the description etc., the contour line of the background may be omitted even if the hole is planarly closed. Furthermore, even if it is not a cross section, it may be hatched to clearly indicate that it is not a void.
１．本願の一実施の形態の半導体装置の製造方法における要部であるバック・グラインディング工程以降のプロセスの流れ等の説明（主に図1から図１３）
図１は本発明の一実施形態の半導体集積回路装置の製造方法の全体の流れを示す全体フロー図である。図２は本発明の一実施形態の半導体集積回路装置の製造方法のダイシング・フレームへのウエハのマウント工程を示す断面図である。図３は図２のＸ−Ｘ’断面の断面図である。図４は本発明の一実施形態の半導体集積回路装置の製造方法のダイシング工程を示す断面図である。図５は本発明の一実施形態の半導体集積回路装置の製造方法のＵＶ照射工程を示す断面図である。図６は本発明の一実施形態の半導体集積回路装置の製造方法のチップ・ピックアップ工程を示す断面図である。図７は本発明の一実施形態の半導体集積回路装置の製造方法のダイボンド工程を示す断面図である。図８は本発明の一実施形態の半導体集積回路装置の製造方法の基板への実装工程を示す断面図である。図９は本発明の一実施形態の半導体集積回路装置の製造方法の基板上の電極とチップ上のパッド間のワイヤボンディング工程を示す断面図である。図１０は本発明の一実施形態の半導体集積回路装置の製造方法の封止工程を示す断面図である。図１１は本発明の一実施形態の半導体集積回路装置の製造方法のバンプ形成工程を示す断面図である。図１２は本発明の一実施形態の半導体集積回路装置の製造方法のデバイス分離工程を示す断面図である。図１３は本発明の一実施形態の半導体集積回路装置の製造方法において用いるバック・グラインディング−洗浄−ウエハ・マウント一貫装置の上面図である。ここでは、シリコン系の３００φウエハ（たとえば、単結晶シリコンからなるウエハ）を例にとって具体的に説明するが、ウエハ径は３００φのほか、４５０φでも２００φ、又は、その他であってもよい。また、シリコン系のほか、ＧａＡｓ系その他の化合物半導体系でもよい。ここで例示する３００φの単結晶シリコン・ウエハの場合は、当初の厚さ、すなわち、バック・グラインディングの準備工程前の厚さは、たとえば、７７５マイクロ・メートル程度である。この場合、ウエハは当初、すなわち、バック・グラインディングの準備工程前においては、平面的には、ほぼ真円であるが、方位決定のためノッチが一つ存在する。ただし、このウエハ・ノッチは、通常、以下で説明するように、バック・グラインディングの準備工程中に消滅する。
1. Description of the process flow after the back-grinding step, which is the main part of the method of manufacturing a semiconductor device according to an embodiment of the present application (mainly FIGS. 1 to 13)
FIG. 1 is an overall flowchart showing the overall flow of a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. FIG. 2 is a cross-sectional view showing a process of mounting a wafer on a dicing frame in the method for manufacturing a semiconductor integrated circuit device of one embodiment of the present invention. 3 is a cross-sectional view taken along the line XX ′ of FIG. FIG. 4 is a cross-sectional view showing a dicing process of the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. FIG. 5 is a cross-sectional view showing the UV irradiation step of the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. FIG. 6 is a cross-sectional view showing a chip pick-up process in the method of manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention. FIG. 7 is a cross-sectional view showing a die bonding step of the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. FIG. 8 is a cross-sectional view showing a mounting process on a substrate in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. FIG. 9 is a cross-sectional view showing a wire bonding step between an electrode on a substrate and a pad on a chip in a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. FIG. 10 is a cross-sectional view showing the sealing process of the method of manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention. FIG. 11 is a cross-sectional view showing a bump forming step of the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. FIG. 12 is a cross-sectional view showing a device separation step in the method of manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention. FIG. 13 is a top view of an integrated back-grinding-cleaning-wafer mount apparatus used in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. Here, a silicon-based 300φ wafer (for example, a wafer made of single crystal silicon) will be specifically described as an example. However, the wafer diameter may be 450φ, 200φ, or other than 300φ. In addition to silicon, GaAs or other compound semiconductors may be used. In the case of the 300φ single crystal silicon wafer exemplified here, the initial thickness, that is, the thickness before the back-grinding preparation process is, for example, about 775 micrometers. In this case, the wafer is initially substantially circular in plan view, that is, before the back grinding preparation step, but has one notch for determining the orientation. However, this wafer notch typically disappears during the back-grinding preparation process, as described below.
次に図１によって、本実施形態の全体の流れを説明する。先行ウエハ工程１３１が完了したウエハ１の表面（デバイス面）に表面保護構造が形成される。その後、バック・グラインディング処理１３４が施される。次にウエハ１はダイシングのためのフレーム６にダイシングテープＤＴ１を介してマウントされる（ウエハマウント工程１３５）。マウント後、不要な表面保護構造が除去される。その後、ダイシングされ（ダイシング工程１３７）、つづいてダイシングテープＤＴ１の粘着力を弱めるためのＵＶ照射工程１３８を経て、ダイボンド工程１３９に送られる。なお、バック・グラインディング処理１３４の準備工程からダイシング工程１３７の準備工程までの流れについては、セクション２及び３で詳しく説明するので、ここでは簡単に触れるのみとする。
Next, the overall flow of this embodiment will be described with reference to FIG. A surface protection structure is formed on the surface (device surface) of the
次に、バック・グラインディングにより半導体ウエハ１を薄膜化した後の各工程について、さらに順を追って説明する。
Next, each step after the
ダイシング工程１３７の準備工程が完了した時点では、図２及び図３に示すように、半導体ウエハ１の裏面（回路形成面の反対の主面）は、たとえば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）等のボンディング用接着剤層５を介して、ダイシング・テープＤＴ１に固定されている。このダイシング・テープＤＴ１は円環状のダイシング・フレーム６によって保持されている。ダイシング・テープＤＴ１は、例えばポリオリフィンを基材とし、アクリル系ＵＶ硬化タイプの粘着剤が塗布され、さらにその上にポリエステルからなる剥離材が貼り付けられている。剥離材は、例えば離形紙であり、剥離材を剥がしてダイシング・テープＤＴ１は半導体ウエハ１に貼り付けられる。ダイシング・テープＤＴ１の厚さは、例えば９０μｍ、粘着力は、例えばＵＶ照射前２００ｇ／２５ｍｍ、ＵＶ照射後１０から２０ｇ／２５ｍｍである。なお、剥離材がなく、基板の背面を離形処理したダイシング・テープを用いてもよい。
When the preparation process of the
次に、図４に示すように、半導体ウエハ１をダイシングする。半導体ウエハ１はチップＳＣ１に個片化されるが、個片化された後も各チップＳＣ１はダイシング・テープＤＴ１を介してフレーム６に固定されているため、整列した状態を維持している。まず、半導体ウエハ１をウエハ搬送治具により半導体ウエハ１の回路形成面を真空吸着し、そのままダイシング装置へ搬送し、ダイシングテーブル７上に載置する。続いてダイヤモンド・ソーと呼ばれるダイヤモンド微粒を貼り付けた極薄の円形刃８を用いて、半導体ウエハ１をスクライブラインに沿って縦、横にカットする（ウエハの分割はレーザを用いた方法を使用しても良い。その場合は、切削幅を微少にする等の付加的なメリットがある）。
Next, as shown in FIG. 4, the
次に、図５に示すように、半導体ウエハ１にＵＶを照射する。ダイシング・テープＤＴ１の裏面側からＵＶを照射して、ダイシング・テープＤＴ１の各チップＳＣ１と接する面の粘着力を、例えば１０から２０ｇ／２５ｍｍ程度に低下させる。これにより各チップＳＣ１がダイシング・テープＤＴ１から剥がれやすくなる。
Next, as shown in FIG. 5, the
次に、図６に示すように、ウエハテスト工程において良品と判断されたチップＳＣ１をピックアップする。まず、突き上げピン９によりダイシング・テープＤＴ１を介してチップＳＣ１の裏面を押圧し、これによりチップＳＣ１をダイシング・テープＤＴ１から剥離する。続いてコレット１０が移動して突き上げピン９と対向する上部に位置し、剥離されたチップＳＣ１の回路形成面をコレット１０により真空吸着することにより、１個ずつチップＳＣ１をダイシング・テープＤＴ１から引き剥がしてピックアップする。ＵＶ照射によりダイシング・テープＤＴ１とチップＳＣ１との接着力が弱められているため、薄く強度が低下しているチップＳＣ１であっても、確実にピックアップすることができる。コレット１０は、例えば略円筒形の外形を有し、その底部に位置する吸着部は、例えば軟質の合成ゴムなどで構成されている。
Next, as shown in FIG. 6, the chip SC1 determined to be a non-defective product in the wafer test process is picked up. First, the back surface of the chip SC1 is pressed by the push-up
次に、図７に示すように、１段目となるチップＳＣ１を基板１１に搭載する。まず、ピックアップされたチップＳＣ１はコレット１０に吸着、保持されて、基板１１（たとえば有機基板で単層または多層配線構造を有する）上の所定位置に搬送される。続いて基板１１のメッキされたアイランド（チップ搭載領域）上にチップＳＣ１を押し付け、１００から２００℃程度の温度により硬化処理を行う。これによりチップＳＣ１を基板１１に貼り付ける。ダイ・ボンディング用接着層５としては、ＤＡＦ材の外、ペースト材としてエポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂またはシリコーン系樹脂を例示することができる。なお、その他、メッキされたアイランドにチップＳＣ１の裏面を軽く擦り付ける、あるいはメッキしたアイランドとチップＳＣ１との間に金テープの小片を挟み、金とシリコンとの共晶を作って接着してもよい。
Next, as shown in FIG. 7, the first stage chip SC <b> 1 is mounted on the
ダイシング・テープＤＴ１に貼着された良品チップのダイ・ボンディングおよび不良品チップの除去が終了すると、ダイシング・テープＤＴ１はフレーム６から剥がされ、フレーム６はリサイクルされる。
When the die bonding of the non-defective chips attached to the dicing tape DT1 and the removal of the defective chips are completed, the dicing tape DT1 is peeled off from the
次に、図８に示すように、前記チップＳＣ１と同様にしてチップＳＣ２を準備し、例えば絶縁性ペースト１３ａ（ＤＡＦ材でもよい。以下同じ）を用いて１段目のチップＳＣ１上に２段目となるチップＳＣ２を接合し、続いて、前記チップＳＣ１と同様にしてチップＳＣ３を準備し、例えば絶縁性ペースト１３ｂを用いて２段目のチップＳＣ２上に３段目となるチップＳＣ３を接合することにより、チップＳＣ１，ＳＣ２およびＳＣ３を積層する。１段目のチップＳＣ１は、例えばマイコン、２段目のチップＳＣ２は、例えば電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）、３段目のチップＳＣ３は、例えばＳＲＡＭを例示することができる。この基板１１の表面には複数個の電極パッド１４が設けられ、裏面には複数個の接続パッド１５が設けられており、両者は基板内配線１６によって電気的に接続されている。
Next, as shown in FIG. 8, a chip SC2 is prepared in the same manner as the chip SC1, and for example, an insulating
次に、図９に示すように、各々のチップＳＣ１，ＳＣ２またはＳＣ３の表面の縁辺に配列されたボンディングパッドと、基板１１の表面の電極パッド１４とをボンディングワイヤ１７を用いて接続する。その作業は自動化されており、ボンディング装置を用いて行われる。ボンディング装置には、あらかじめ積層チップＳＣ１，ＳＣ２およびＳＣ３のボンディングパッドおよび基板１１の表面の電極パッド１４の配置情報が入力されており、基板１１上に搭載された積層チップＳＣ１，ＳＣ２およびＳＣ３、その表面のボンディングパッドおよび基板１１の表面の電極パッド１４の相対的位置関係を画像として取り込み、データ処理を行って正確にボンディングワイヤ１７が接続される。この際、ボンディングワイヤ１７のループ形状は、積層チップＳＣ１，ＳＣ２およびＳＣ３の周辺部に触れないよう、盛り上がった形に制御される。
Next, as shown in FIG. 9, bonding pads arranged on the edge of the surface of each chip SC <b> 1, SC <b> 2 or SC <b> 3 and
次に、図１０に示すように、ボンディングワイヤ１７が接続された基板１１を金型成形機にセットし、温度を上げ液状化した樹脂１８を圧送して流し込み、積層チップＳＣ１，ＳＣ２およびＳＣ３を封入して、モールド成型する。続いて余計な樹脂１８またはバリを取り除く。
Next, as shown in FIG. 10, the
次に、図１１に示すように、例えば半田からなるバンプ１９を基板１１の裏面の接続パッド１５に供給した後、リフロー処理を施してバンプ１９を溶解させ、バンプ１９と接続パッド１５とを接続する。
Next, as shown in FIG. 11, after supplying
その後、図１２に示すように、樹脂１８上に品名などを捺印し、基板１１から１個１個の積層チップＳＣ１，ＳＣ２およびＳＣ３を切り分ける。その後、仕上がった１個１個の積層チップＳＣ１，ＳＣ２およびＳＣ３からなる製品を製品規格に沿って選別し、検査工程を経て製品が完成する。
Thereafter, as shown in FIG. 12, the product name or the like is imprinted on the
次に、バック・グラインディングからウエハマウントまでを連続処理する一例を、図１３に示す一貫処理装置の説明図を用いて説明する。 Next, an example of continuous processing from back-grinding to wafer mounting will be described using the explanatory diagram of the integrated processing apparatus shown in FIG.
図１３に示す一貫処理装置ＢＧＭ１は、バック・グラインディング部、洗浄部およびウエハマウント部（デマウント等を含む）からなる。各部には半導体ウエハ１を搬入するローダ２０と搬出するアンローダ２１とが備わっており、各部をスタンドアローンとして使用することもできる。また、バック・グラインディング部と洗浄部との間には、両者間で半導体ウエハ１を搬送する搬送ロボット２２が備わっており、同様に洗浄部とウエハマウント部との間には、両者間で半導体ウエハ１を搬送する搬送ロボット２３が備わっている。
The integrated processing device BGM1 shown in FIG. 13 includes a back grinding unit, a cleaning unit, and a wafer mount unit (including demounts). Each part includes a
まず、バック・グラインディング部のローダ２０に、複数の半導体ウエハ１を搭載したフープを乗せた後、搬送ロボット２４にてフープから１枚の半導体ウエハ１を取り出してバック・グラインディング部の処理室Ｒ１へ搬入する。フープは半導体ウエハ１のバッチ搬送用の密閉収納容器で、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハ１を収納する。フープの容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。装置とのドッキングは、装置側のロボットがフープの扉を装置内部に引き込むことによって清浄さを保持した状態で行われる。
First, a hoop having a plurality of
次に、半導体ウエハ１をロータリーテーブル２５上の吸着ステージ２（たとえば４個の内の一つ）に、ウエハ１の表面１ａが補強された状態（詳細はセクション２又は３参照）で載置し真空吸着した後、第１研削材（第１の回転砥石）を用いて半導体ウエハ１の裏面を粗研削し、半導体ウエハ１の厚さを所定の厚さ（第１の厚さ）まで減少させる。続いて、第２研削材（第２の回転砥石）を用いて半導体ウエハ１の裏面を仕上げ研削し、半導体ウエハ１の厚さを目的とする所定の厚さ（第２の厚さ）まで減少させる。
Next, the
次に、半導体ウエハ１のバック・グラインディングが終わると、半導体ウエハ１を搬送ロボット２２にてバック・グラインディング部から搬出して洗浄部へ搬送し、さらに搬送ロボット２６にて半導体ウエハ１を洗浄装置の処理室Ｒ２へ搬入し、半導体ウエハ１の純水による洗浄および乾燥が行われる。続いて、半導体ウエハ１は、搬送ロボット２３にて洗浄部から搬出され、ウエハマウント部へ搬送される。続いて、搬送ロボット２７等により半導体ウエハ１は、ウエハマウント部の処理室Ｒ３へ搬入される。ここでは環状のフレームに貼り付け固定されたダイシング・テープにその回路形成面を上面にして半導体ウエハ１を貼着した後、ダイシング・テープにその回路形成面を上面にして半導体ウエハ１を貼着する。なお、ウエハ１の表面１ａの補強構造は、セクション２又は３に説明する方法並びにタイミングで適宜除去される。その後、半導体ウエハ１をウエハマウント部のアンローダ２１へ搬送し、ウエハマウント部から半導体ウエハ１を取り出して再びフープに戻す。
Next, when the back-grinding of the
このように、一貫処理装置ＢＧＭ１を用いることにより、半導体ウエハ１はバック・グラインディングからウエハマウントまでを短時間で処理することができる。
As described above, by using the integrated processing apparatus BGM1, the
２．本願の一実施の形態の半導体装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）における要部プロセスの説明（主に図１４から図２７）
このセクションでは、セクション１に説明した全体プロセスの中における要部プロセスであるバック・グラインディング処理１３４（図１参照、以下同じ）の準備工程からダイシング工程１３７の準備工程までの流れについて詳しく説明する。
2. Description of main processes in a method of manufacturing a semiconductor device according to an embodiment of the present application (an example in which a glass-based member is used as a wafer support member) (mainly FIGS. 14 to 27)
In this section, the flow from the preparation process of the back-grinding process 134 (see FIG. 1; the same applies hereinafter) to the preparation process of the
図１４は本発明の一実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス断面フロー図（ＵＶ硬化接着剤塗布工程）である。図１５は本発明の一実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス断面フロー図（ウエハ・サポート部材張り合わせ工程）である。図１６は本発明の一実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス断面フロー図（ウエハ・サポート部材張り合わせ用ＵＶ硬化接着剤のＵＶ硬化工程）である。図１７は図１６の破線部に対応する端部拡大断面図である。図１８は本発明の一実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス端部拡大断面フロー図（サポート部材裏面研摩工程途中）である。図１９は本発明の一実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス端部拡大断面フロー図（サポート部材裏面研摩工程完了時点）である。図２０は本発明の一実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス端部拡大断面フロー図（ウエハのバック・グラインディング前）である。図２１は本発明の一実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス端部拡大断面フロー図（ウエハのバック・グラインディング工程途中）である。図２２は本発明の一実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス端部拡大断面フロー図（ウエハのバック・グラインディング工程完了時点）である。図２３は本発明の一実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス端部拡大断面フロー図（サポート部材剥離補助膜へのレーザ・ビーム照射工程）である。図２４は本発明の一実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス端部拡大断面フロー図（サポート部材剥離工程）である。図２５は本発明の一実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス端部拡大断面フロー図（サポート部材貼り付け用UV硬化接着剤剥離工程）である。図２６は本発明の一実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてガラス系部材を使用する例）の要部プロセスであるバック・グラインディング工程におけるウエハとサポート部材の貼り付けの位置関係を示すウエハ全体平面図である。図２７は図２６の２点破線部の拡大平面図である。図１４から図２５および、次のセクションで説明する図２８から図３５は、基本的に図２６のＸ−Ｘ’断面に対応する。これらに基づいて、バック・グラインディング処理１３４（図１参照）及びその付随工程の詳細を順に説明する。 FIG. 14 illustrates the back grinding process, which is a main process in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention (an example in which a glass-based member is used as a wafer support member), and the flow of the accompanying process. It is a process cross section flow figure (UV hardening adhesive application process) to do. FIG. 15 illustrates the flow of the back grinding process and the accompanying processes, which are main processes in the method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention (an example in which a glass-based member is used as a wafer support member). FIG. 5 is a process cross-sectional flow diagram (wafer support member bonding step). FIG. 16 illustrates the back-grinding process, which is a main process in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention (an example in which a glass-based member is used as a wafer support member), and the flow of the accompanying process. FIG. 4 is a process cross-sectional flow diagram (UV curing step of a UV curing adhesive for laminating wafer support members). FIG. 17 is an enlarged cross-sectional view of the end corresponding to the broken line portion of FIG. FIG. 18 illustrates the back grinding process, which is a main process in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention (an example in which a glass-based member is used as a wafer support member), and the flow of the associated process. It is a process end part expanded cross-sectional flow figure (in the middle of a support member back surface grinding | polishing process). FIG. 19 illustrates the flow of the back grinding process and the accompanying processes, which are main processes in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention (an example in which a glass-based member is used as a wafer support member). It is a process end part expanded sectional flow figure (at the time of completion of a support member back surface polishing process). FIG. 20 illustrates the flow of the back grinding process, which is a main process in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention (an example in which a glass-based member is used as a wafer support member), and the accompanying processes. FIG. 6 is an enlarged process end cross-sectional flow diagram (before wafer back-grinding). FIG. 21 illustrates the back grinding process, which is a main process in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention (an example in which a glass-based member is used as a wafer support member), and the flow of the associated process. FIG. 6 is an enlarged process cross-sectional flow diagram (during the wafer back grinding process). FIG. 22 illustrates the flow of the back grinding process, which is a main process in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention (an example in which a glass-based member is used as a wafer support member), and the accompanying processes. FIG. 6 is a process end portion enlarged cross-sectional flow diagram (at the time of completion of a wafer back-grinding step). FIG. 23 illustrates the flow of the back grinding process, which is a main process in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention (an example in which a glass-based member is used as a wafer support member), and the accompanying processes. It is a process end part expanded cross-section flow diagram (laser beam irradiation process to a support member peeling auxiliary | assistance film | membrane) to perform. FIG. 24 illustrates the flow of the back grinding process, which is a main process in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention (an example in which a glass-based member is used as a wafer support member), and the accompanying processes. It is a process end part expanded sectional flowchart (support member peeling process) to do. FIG. 25 illustrates the flow of the back-grinding process, which is a main process in the method for manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention (an example in which a glass-based member is used as a wafer support member), and the accompanying processes. It is a process end part expanded cross-sectional flow figure (UV hardening adhesive peeling process for support member sticking). FIG. 26 shows the bonding of the wafer and the support member in the back-grinding process, which is the main process of the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention (an example in which a glass-based member is used as the wafer support member). It is the whole wafer top view which shows these positional relationships. FIG. 27 is an enlarged plan view of a two-dot broken line portion in FIG. 14 to 25 and FIGS. 28 to 35 described in the next section basically correspond to the X-X ′ cross section of FIG. 26. Based on these, details of the back-grinding process 134 (see FIG. 1) and the accompanying processes will be described in order.
図１の先行するウエハ工程（たとえば、プローブ検査工程）が終了したウエハ１は、図１４に示すように、スピン塗布テーブル５１上に、そのデバイス面１ａ（回路形成面）を上にして真空吸着される。ＵＶ硬化接着剤３が滴下ノズル５２から滴下されるとともに、スピン塗布テーブル５１が高速回転して、塗布引き伸ばしが行われる。塗布厚さは、たとえば、２０マイクロ・メートルから７０マイクロ・メートル程度である。この厚さが、薄すぎると、剥離の際に破れるなどして、剥離工程がうまく実行できないほか、レーザ照射による影響がデバイスにまで及ぶ恐れがある。一方、厚すぎると、それに比例して膜厚ばらつきが増大する。ここで、この膜の形成にスピン塗布を使用するのは、塗布均一性が高いからである。もちろん、その他の膜形成方法でもよいことは言うまでもない。なお、ＵＶ硬化接着剤層３は、サポート部材４側（すなわち、光熱変換膜３１上にスピン塗布等して）に形成してもよい。なお、ＵＶ硬化接着剤は多数市販されているが、たとえば、住友スリーエム社のＵＶレジン接着剤ＬＣ−３０００またはＬＣ−３２００を例示することができる。なお、このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のバック・グラインディング部の接着剤塗布室６０を用いて行われる。
As shown in FIG. 14, the
次に、図１５に示すように、このＵＶ硬化接着剤層３が形成されたウエハ１と、ウエハと同様なスピン塗布またはスプレー塗布等により、たとえば０．５マイクロ・メートルから５マイクロ・メートル程度の厚さ（ＵＶ硬化接着剤を硬化させる際の紫外線を透過させる程度の厚さが要求される）の光熱変換膜３１（サポート部材剥離補助膜であり、具体的には、たとえば炭素粉末を接着剤に混ぜて塗布し乾燥したもので、近赤外光等を吸収して熱に変換できるもの）を、ウエハ・サポート部材４（ガラス系部材略円板）の第１の主面４ａ（ウエハと張り合わせる面）に形成したものを、張り合わせ用真空チャンバ５３に導入する（この張り合わせ用真空チャンバ５３は、たとえば図１３に示すように、ＢＧ−マウント一貫処理装置ＢＧＭ１のバック・グラインディング部に設けられている）。この張り合わせ用真空チャンバ５３内において、真空吸着テーブル５４にウエハ１を吸着し、真空吸着テーブル５５にウエハ・サポート部材４を吸着し、相互の第１の主面を対向させて、真空状態で張り合わせを実行する。なお、光熱変換膜３１は、たとえば、住友スリーエム社から”Ｌｉｇｈｔ ｔｏ Ｈｅａｔ Ｃｏｎｖｅｒｓｉｏｎ”膜（熱炭化発泡レジン膜）として、ガラス基板に形成された状態等の形態で市販されている。
Next, as shown in FIG. 15, the
ここで、ウエハ・サポート部材４の厚さとしては、７００マイクロ・メートル程度（好適な範囲としては、５００マイクロ・メートルから１０００マイクロ・メートル程度）を例示することができる。材料的には、紫外光(ここでは主に波長４００ｎｍから５００ｎｍ程度の領域)、可視光、および赤外光（ここでは主に波長８００ｎｍから２０００ｎｍ程度の領域）を比較的よく透過させる必要から、ガラス系部材（主にガラスからなる透明なサポート部材）が好適である。具体的には、ホウケイ酸ガラス（主にホウケイ酸ガラスからなるサポート部材）を好適な例としてあげることができる。これは、シリコンと膨張係数が近似しているからである。ソーダガラス（主にソーダ・ガラスからなるサポート部材）でも可能であるが、ソーダガラスの膨張係数は、シリコンに比べて倍以上大きいほか、ホウケイ酸ガラスの方はアルカリ金属成分が少ないメリットがある。石英ガラス（主に石英ガラスからなるサポート部材）も使用可能であり、紫外線を透過させやすいメリットがあるが、熱膨張係数は、シリコンより、一桁小さい。なお、光を透過させる必要がないときは、不透明なガラス部材を使用してもよい。
Here, examples of the thickness of the
この張り合わせの際のウエハ１とウエハ・サポート部材４の平面的相互関係及び周辺部に位置関係（配向等）を図２６および図２７を用いて説明する。図２６に示すように、ウエハ１の直径が３００ミリ・メートルのとき、ウエハ・サポート部材４の直径は、ウエハ１の直径よりわずかに大きいことが量産上、好適である。たとえば、３００．２ミリ・メートル程度とするとよい。これは、ウエハ１の端部の欠けと、補強構造を有するウエハ１を従来のウエハ処理装置およびウエハ・ハンドリング機構で同様に処理できるようにするためである（通常、数ミリ程度なら許容する装置が多いが、全ての装置が許容する必要があるので、この余剰分は、比較的小さいことが望ましい。もちろん、装置が許容する範囲であれば比較的大きくても問題はない。）。ウエハ１とウエハ・サポート部材４を貼り付ける際の配向は、半導体ウエハ１のノッチ部があった部分と、サポート部材４のノッチ部３５が、ほぼ一致するような配向で、張り合わせる。
The planar mutual relationship between the
これは、図２７に示すように、ウエハ１のノッチ部は、ノッチ・トリミング処理により取り除かれ、ノッチ・トリミング部１ｎとなっているからである。ウエハ１が薄膜化されると、ウエハ１の周辺部がナイフ・エッジ化して、危険であり、また、塵埃の発生源となるため、ウエハ１の表面１ａ側周辺は、グラインディング前に、あらかじめ、最終厚さより、厚めにエッジ・トリミングされる。このエッジ・トリミングと相前後して、ノッチ・トリミング処理によりウエハ１のノッチ部をオリエンテーション・フラット様に除去することによって、薄膜化すると塵埃の発生しやすいウエハ１のノッチ部をあらかじめ取り除いている。このように、貼り付けることにより、ウエハ１のノッチ部がなくとも、ウエハ・サポート部材４のノッチ部３５がそのままウエハ１のノッチ部と同様に、位置合わせ等に使用できるので、ウエハ処理装置での処理がスムースとなる。ウエハ１とウエハ・サポート部材４の張り合わせは、サポート部材４が半導体ウエハ１の第１の主面１ａのほぼ全体を覆うように張り合わせることが、ウエハ周辺の損傷防止の観点から望ましい。また、半導体ウエハ１の端部が、サポート部材４の周辺外部にはみ出さないように張り合わせることが、同様の観点から望ましい。従って、ウエハ・サポート部材４の形状は、ウエハと類似の径を有するほぼ円形とすることが望ましい。
This is because, as shown in FIG. 27, the notch portion of the
ウエハ１とウエハ・サポート部材４の張り合わせが完了すると、図１６に示すように、ウエハ１の裏面１ｂを真空吸着テーブル５４に真空吸着した状態で、ＵＶ硬化接着剤層３の硬化のため、ＵＶ光照射３２が実行される。ＵＶ光の照射量（強度と時間の積）としては、たとえば、３０００ｍＪ/ｃｍ２程度（１０００ｍＪ/ｃｍ２から３００００ｍＪ/ｃｍ２程度の範囲）を例示することができる。このときのウエハ１の端部（たとえば、図２６のＸ−Ｘ’断面のＸ’端部等）の断面の詳細を図１７に示す。なお、このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のバック・グラインディング部の張り合わせ用真空チャンバ５３内で行われる。
When the bonding of the
次に、図１８に示すように、真空吸着テーブル５４にウエハ１の表面１ａを上に向けた状態で吸着した状態で、研摩ヘッド５６に装着された研摩砥石５７（シリカ等の非ダイヤモンド系の砥粒を含むドライ研摩砥石）によりドライ・ポリッシング処理することにより、たとえば、サポート部材研摩量５８で示すところまで研摩する。研摩による除去量としては、たとえば、５マイクロ・メートル程度である。好適な範囲としては、たとえば、３マイクロ・メートルから７マイクロ・メートル程度である。なお、７マイクロ・メートル以上研摩してもよい。しかし、研摩量が増えるほど、研摩時間が増加する。なお、このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のバック・グラインディング部の処理室Ｒ１内のロータリー・テーブル２５および製品ウエハ用ドライ・ポリッシング研摩ヘッド５６ｂを用いて行われる。
Next, as shown in FIG. 18, a polishing wheel 57 (non-diamond type such as silica or the like) mounted on the polishing
このサポート部材研摩の結果、ウエハ１とその補強構造、すなわち、ＵＶ硬化接着剤層３、光熱変換膜３１、ウエハ・サポート部材４等からなるウエハ・サポート部材複合体の全体としての厚さ均一性、すなわち、平坦性が向上する。これは、すなわち、ウエハ１の裏面１ｂとウエハ・サポート部材４の裏面４ｂの平行性を向上させることであり、後に、ウエハのバック・グラインディングを実行したときの薄膜化ウエハの平坦性、すなわち、厚さ均一性に直接寄与するものである。薄膜化ウエハの最終暑さを１０マイクロ・メートル程度とすると、ウエハのバック・グラインディング直前のウエハ・サポート部材複合体の全体としての厚さばらつきを１マイクロ・メートル程度に抑える必要がある。一方、サポート部材研摩前のウエハ・サポート部材複合体の全体としての厚さばらつきは、通常、３マイクロ・メートルから４マイクロ・メートル程度であるから、サポート部材研摩量５８は、上記のごとく、３マイクロ・メートルから７マイクロ・メートル程度となる。サポート部材研摩処理としては、ドライ・ポリッシング処理が好適であるが、化学機械研摩（ＣＭＰ）でもよい。すなわち、サポート部材研摩処理は、研摩又は研削による平坦化処理である。ドライ・ポリッシング処理は、基本的に固定砥粒研摩であり、硬質の砥石を使用するため平坦化効率が非常に高いメリットがある（この点は、減膜特性が比較的コンフォーマルで平坦化特性が弱いドライ・エッチングやウエット・エッチングと比較すると明らかである）。また、一般にシリカ系等の非ダイヤモンド系砥粒を使用するので、対象物にダメージを与えないメリットもある。また、ドライ・ポリッシング処理は、バック・グラインディング装置内に組み込んで処理しやすいというメリットもある。
As a result of the polishing of the support member, the thickness uniformity of the entire wafer-support member composite including the
次に、図２０に示すように、ウエハ・サポート部材複合体を反転させて、真空吸着テーブル５５上にウエハ１の裏面１ｂを上にして吸着する。そして、図２１に示すように、たとえば、ダイヤモンド系のグラインディング回転ホイール５９を用いて、バック・グラインディングを実行し、たとえば、ウエハ研削量６１で示す位置まで検索することによってシリコン系部材等を除去する。これによって、ウエハ１の薄膜化が達成されたことになる。薄膜化された時点におけるウエハ１およびウエハ・サポート部材複合体の様子を図２２に示す。バック・グラインディング処理は、たとえば、以下のように実施する。
（１）粗削り処理ステップでは、たとえば、＃３００程度の砥粒径のダイヤモンド系砥粒を含有するグラインディング・ホイールを用いて、７７５マイクロ・メータ程度のウエハ１の厚さをたとえば６５マイクロ・メータ程度とする。なお、必要に応じて、その他の種類や粒径の砥粒を含有するグラインディング・ホイールを用いてもよい（以下において同じ）。
Next, as shown in FIG. 20, the wafer support member composite is inverted and sucked onto the vacuum suction table 55 with the
(1) In the roughing processing step, for example, the thickness of the
このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のバック・グラインディング部の処理室Ｒ１内のロータリー・テーブル２５および荒削り用グラインディング・ブレード（ＢＧヘッド）５９ａを用いて行われる。
（２）次に、仕上げ削りステップとして、＃２０００程度の砥粒径のダイヤモンド系砥粒を含有するグラインディング・ホイールを用いて、６５マイクロ・メータ程度のウエハ１の厚さをたとえば１５マイクロ・メータ程度とする。
This step is performed using, for example, the rotary table 25 and the roughing grinding blade (BG head) 59a in the processing chamber R1 of the back grinding unit of the BG-mount integrated processing apparatus BGM1 described in FIG. .
(2) Next, as a finishing step, using a grinding wheel containing diamond abrasive grains having an abrasive grain size of about # 2000, the thickness of the
このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のバック・グラインディング部の処理室Ｒ１内のロータリー・テーブル２５および仕上げ用グラインディング・ブレード（ＢＧヘッド）５９ｂを用いて行われる。
（３）次に、これらの研削の結果できた変質層を除去するためのストレス・リリーフ処理として、ドライ・ポリッシング処理をウエハ１の裏面１ｂに対して実行して、１５マイクロ・メータ程度のウエハ１の厚さをたとえば１０マイクロ・メータ程度（最終目標厚さ）とする。
This step is performed using, for example, the rotary table 25 and the finishing grinding blade (BG head) 59b in the processing chamber R1 of the back grinding unit of the BG-mount integrated processing apparatus BGM1 described in FIG. .
(3) Next, as a stress relief process for removing the deteriorated layer resulting from the grinding, a dry polishing process is performed on the
このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のバック・グラインディング部の処理室Ｒ１内のロータリー・テーブル２５および製品ウエハ用ドライ・ポリッシング研摩ヘッド５６ａを用いて行われる。
This step is performed using, for example, the rotary table 25 in the processing chamber R1 of the back grinding unit of the BG-mount integrated processing apparatus BGM1 described in FIG. 13 and the dry
ストレス・リリーフ処理としては、ドライ・ポリッシング処理のほか、ウエット・エッチング、ＣＭＧ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｇｒｉｎｄｉｎｇ），ドライ・エッチング、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等が適用できる。ドライ・ポリッシング処理は、バック・グラインディング装置内で、一緒に処理しやすいメリットがある。 As the stress relief process, wet etching, CMG (Chemical Mechanical Grinding), dry etching, CMP (Chemical Mechanical Polishing) and the like can be applied in addition to the dry polishing process. The dry polishing process has an advantage that it can be easily processed together in the back grinding apparatus.
なお、このプロセス（セクション３の場合も同じ）が特に大きな効果を示すのは、ウエハ１の最終目標厚さは、１００マイクロ・メータ程度以下の場合である。特に、６０マイクロ・メータ程度以下では、薄膜化後のハンドリングが非常に困難になるので量産上、非常に大きな効果が期待できる。また、３０マイクロ・メータ程度以下では、この種のサポート・プロセスを使用しない限り、量産は非常に困難と考えられる。
It should be noted that this process (same for Section 3) is particularly effective when the final target thickness of the
このプロセスにおいては、これ以降は、バック・グラインディング工程の付随工程であり、かつ、後続のダイシング工程の準備工程となる。 In this process, the subsequent process is an accompanying process of the back-grinding process and a preparation process for the subsequent dicing process.
図２３に示すように、薄膜化が完了したウエハ１（ウエハ・サポート部材複合体）は、たとえば、ダイシング・フレーム６に貼り付け固定されたダイシング・テープＤＴ１にダイ・ボンディング用接着層５を介して、その裏面１ｂを押圧固定される。次に、この状態で、ウエハ・サポート部材４側から、近赤外レーザ・ビーム３３を光熱変換膜３１に集光するように照射することによって、光熱変換膜３１の結合構造を脱ガス等により破壊する。すなわち、炭素粉末の存在により、光が吸収され、熱に変わり、その熱により、炭素粉末を結合している有機バインダ成分の温度が急上昇して、脱ガス及び炭化して、結合力を失う結果、光熱変換膜３１のほぼ全体がばらばらの炭素粉末又は炭素片に変化する。近赤外レーザ・ビーム３３としては、たとえばＹＡＧレーザの波長１．０６７マイクロ・メータを例示することができる。ここで、近赤外光を利用するのは、あまり長い波長（たとえば、３マイクロ・メートル程度以上）の赤外光を当てると、光熱変換膜３１を透過して、ＵＶ硬化接着剤層３やデバイス（ウエハ１）に影響を与える恐れがあるからである。
As shown in FIG. 23, the thinned wafer 1 (wafer support member composite) is, for example, attached to a dicing tape DT1 attached and fixed to a
これにより、図２４に示すように、ウエハ１（ＵＶ硬化接着剤層３を含む）とウエハ・サポート部材４（光熱変換膜３１を含む）とを分離することが容易となる。なお、このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のウエハ・マウント部の処理室Ｒ２内で行われる。 Thereby, as shown in FIG. 24, it becomes easy to separate the wafer 1 (including the UV curable adhesive layer 3) and the wafer support member 4 (including the photothermal conversion film 31). This step is performed, for example, in the processing chamber R2 of the wafer mount unit of the BG-mount integrated processing apparatus BGM1 described in FIG.
次に、図２５に示すように、ウエハ１上に残留したＵＶ硬化接着剤層３に、剥離用粘着テープ３４を貼り付けて、これをＵＶ硬化接着剤層３ごと引き剥がすことにより、ＵＶ硬化接着剤層３を除去する。なお、このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のウエハ・マウント部の処理室Ｒ２内で行われる。
Next, as shown in FIG. 25, the adhesive tape for peeling 34 is applied to the UV curable
この後、ウエハ１は、ダイシング・テープＤＴ１を介してダイシング・フレーム６に固定された状態で、ダイシング処理１３７（図１）のため、ダイシング工程に移送される。
Thereafter, the
３．本願の他の実施の形態の半導体装置の製造方法（ウエハ・サポート部材としてシリコン系部材を使用する例）における要部プロセスの説明（主に図２８から図３５）
このセクションでは、セクション１に説明した全体プロセスの中における要部プロセスであるバック・グラインディング処理１３４（図１参照、以下同じ）の準備工程からダイシング工程１３７の準備工程までの流れについて、セクション２の例に対する変形例を詳しく説明する。なお、セクション２の例と基本的に共通する部分については、原則として、説明を繰り返さない。
3. Description of principal processes in a method of manufacturing a semiconductor device according to another embodiment of the present application (an example in which a silicon-based member is used as a wafer support member) (mainly FIGS. 28 to 35)
In this section, the flow from the preparation step of the back grinding process 134 (see FIG. 1, the same applies hereinafter), which is a main process in the overall process described in
この例では、主に製品ウエハ１（主にシリコン系ウエハ）とほぼ同一の材料から主に構成されたウエハ・サポート部材４（主にシリコン系ウエハ、すなわち、サポート部材専用ウエハ、ダミー・ウエハ、使用済みウエハ、または製品ウエハであり、「サポート・ウエハ」という）を使用するプロセスに対応しているが、セクション２と同様に、ガラス系のウエハ・サポート部材４にも同様に適用できることは言うまでもない。このセクションでは、主にシリコン系ウエハをウエハ・サポート部材４として使用することから、製品ウエハ１とサポート・ウエハ４の直径はほぼ同一である。しかし、セクション２と同様に、製品ウエハ１よりもサポート・ウエハ４の方を若干大きめにすることは、製品ウエハ１に損傷防止の観点から、有効である。
In this example, a wafer support member 4 (mainly a silicon wafer, that is, a support member dedicated wafer, a dummy wafer, mainly composed of substantially the same material as the product wafer 1 (mainly a silicon wafer). It corresponds to a process using a used wafer or a product wafer (referred to as a “support wafer”), but it goes without saying that it can be applied to the glass-based
なお、図２６及び図２７について述べたことは、ウエハ１を製品ウエハ１に、サポート部材４をサポート・ウエハ４に置き換えれば、ほぼそのまま成り立つ。ここで、ウエハ・サポート部材４（サポート・ウエハ）の厚さとしては、製品ウエハ１と同じ、７７５マイクロ・メートル程度（好適な範囲としては、５００マイクロ・メートルから１０００マイクロ・メートル程度）を例示することができる。
Note that what has been described with reference to FIGS. 26 and 27 is almost the same if the
図２８は本発明の他の実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてシリコン系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス断面フロー図（熱可塑性接着剤塗布工程中）である。図２９は本発明の他の実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてシリコン系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス断面フロー図（熱可塑性接着剤塗布工程完了）である。図３０は本発明の他の実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてシリコン系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス断面フロー図（サポート部材張り合わせ工程）である。図３１は本発明の他の実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてシリコン系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス断面フロー図（ウエハおよびサポート部材分離工程）である。図３２は本発明の他の実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてシリコン系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス断面フロー図（接着剤除去工程）である。図３３は本発明の他の実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてシリコン系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス断面フロー図（ウエハ表面保持工程）である。図３４は本発明の他の実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてシリコン系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス断面フロー図（ダイシング・テープへの貼り付け工程中）である。図３５は本発明の他の実施形態の半導体集積回路装置の製造方法（ウエハ・サポート部材としてシリコン系部材を使用する例）における要部プロセスであるバック・グラインディング工程及びその付随工程の流れを説明するプロセス断面フロー図（ダイシング・テープへの貼り付け工程完了）である。これらに基づいて、バック・グラインディング処理１３４（図１参照）及びその付随工程の詳細を順に説明する。 FIG. 28 shows the flow of a back-grinding process, which is a main process in a method for manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention (an example in which a silicon-based member is used as a wafer support member), and the accompanying processes. It is a process cross section flow figure (during a thermoplastic adhesive application process) to explain. FIG. 29 shows the flow of a back-grinding process, which is a main process in a method for manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention (an example in which a silicon-based member is used as a wafer support member), and the accompanying processes. FIG. 3 is a process cross-sectional flow diagram (thermoplastic adhesive application process completed) to be described. FIG. 30 shows the flow of a back-grinding process, which is a main process in a method for manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention (an example in which a silicon-based member is used as a wafer support member) and its associated processes. It is a process section flow figure (support member pasting process) explained. FIG. 31 shows the flow of a back-grinding process, which is a main process in a method for manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention (an example in which a silicon-based member is used as a wafer support member) and its associated processes. FIG. 6 is a process cross-sectional flow diagram (wafer and support member separation step) to be described. FIG. 32 shows the flow of a back-grinding process, which is a main process in a method for manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention (an example in which a silicon-based member is used as a wafer support member), and the accompanying processes. It is a process cross section flow figure (adhesive agent removal process) demonstrated. FIG. 33 shows the flow of a back-grinding process, which is a main process in a method for manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention (an example in which a silicon-based member is used as a wafer support member), and its associated processes. It is a process cross-sectional flow diagram (wafer surface holding step) to be described. FIG. 34 shows the flow of the back grinding process, which is a main process in the method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention (an example in which a silicon-based member is used as a wafer support member), and the accompanying processes. FIG. 6 is a process cross-sectional flow diagram (during a process of attaching to a dicing tape). FIG. 35 shows the flow of a back-grinding process, which is a main process in a method for manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention (an example in which a silicon-based member is used as a wafer support member), and the accompanying processes. FIG. 3 is a process cross-sectional flow diagram (completion of a process of attaching to a dicing tape). Based on these, details of the back-grinding process 134 (see FIG. 1) and the accompanying processes will be described in order.
図１の先行するウエハ工程（たとえば、プローブ検査工程）が終了したウエハ１は、図２８に示すように、スピン塗布テーブル５１上に、そのデバイス面１ａ（回路形成面）を上にして真空吸着される。たとえば、熱可塑性接着剤３６が滴下ノズル５２から滴下されるとともに、スピン塗布テーブル５１が高速回転して、塗布引き伸ばしが行われる。塗布厚さは、たとえば、２０マイクロ・メートルから７０マイクロ・メートル程度である。サポート部材接着層３６としては、熱可塑性接着剤のほか、熱可塑性塗布レジスト剤、パラフィン系ワックス剤等がある。なお、このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のバック・グラインディング部の接着剤塗布室６０を用いて行われる。
As shown in FIG. 28, the
次に、図２９に示すように、加熱ブロックが内蔵された真空吸着テーブル５４上にウエハ１を吸着して、加熱することにより、熱可塑性接着剤層３６中の溶剤を除去する。なお、このステップは、たとえば図１３に示すように、ＢＧ−マウント一貫処理装置ＢＧＭ１のバック・グラインディング部に設けられた張り合わせ用真空チャンバ５３内で行われる。
Next, as shown in FIG. 29, the
次に、図３０に示すように、熱可塑性接着剤層３６がそのデバイス面１ａに形成されたウエハ１、およびサポート・ウエハ４を張り合わせ用真空チャンバ５３に導入する。そして、ウエハ１の裏面１ｂを真空吸着テーブル５４に吸着し、サポート・ウエハ４（サポート部材）の裏面４ｂを真空吸着テーブル５５に吸着し、各第１の主面１ａ、４ａを対向させて張り合わせ、上下から加熱して接着を完了させる。加熱温度は、たとえば、摂氏１５０度程度（好適な範囲としては、摂氏１００度から２００度程度）、加熱時間は、たとえば、２分程度（好適な範囲としては、１分から３分程度）を例示することができる。なお、このステップは、たとえば図１３に示すように、ＢＧ−マウント一貫処理装置ＢＧＭ１のバック・グラインディング部に設けられた張り合わせ用真空チャンバ５３内で行われる。
Next, as shown in FIG. 30, the
次に、セクション２と同様に、サポート部材４の研摩およびウエハ１のバック・グラインディングを実行する。
Next, as in the section 2, the
バック・グラインディング処理が完了すると、図３１に示すように、ウエハ１、熱可塑性接着剤層３６、サポート・ウエハ４等からなるウエハ・サポート部材複合体の上下の面を真空吸着テーブル５４，５５で吸着しながら加熱することで、熱可塑性接着剤層３６を軟化させると同時に、真空吸着テーブル５４，５５を相対的に逆方向に移動させる。そうすると、製品ウエハ１とサポート・ウエハ４を分離することができる。熱可塑性接着剤層３６は、一般に両方に残るが、ここでは、図示の都合上、全部、製品ウエハ１側に残るものとした。このときの加熱温度としては、摂氏２３０度程度（好適な範囲としては、摂氏２００度から２５０度程度）を例示することができる。なお、このステップは、たとえば図１３に示すように、ＢＧ−マウント一貫処理装置ＢＧＭ１のウエハ・マウント部の処理室Ｒ３内で行われる。
When the back grinding process is completed, as shown in FIG. 31, the upper and lower surfaces of the wafer-support member composite including the
次に、図３２に示すように、スピン洗浄テーブル６４上に製品ウエハ１をそのデバイス面１ａを上にして吸着しスピン洗浄テーブル６４を高速回転させた状態で、薬液噴射ノズル６２から有機溶剤６３を噴出させることにより、残留している熱可塑性接着剤３６を除去する。なお、このステップは、たとえば図１３に示すように、ＢＧ−マウント一貫処理装置ＢＧＭ１の洗浄装置の処理室Ｒ２内で行われる。
Next, as shown in FIG. 32, the
次に、図３３に示すように、たとえば、下面を弗素樹脂等でコーティングした多孔性真空吸着テーブル６５等によって、ウエハ１のデバイス面１ａを真空吸着等することで保持した後、スピン洗浄テーブル６４の真空引きをオフし、ウエハ１の裏面１ｂをスピン洗浄テーブル６４から分離させる。なお、このステップ以降は、たとえば図１３に示すように、ＢＧ−マウント一貫処理装置ＢＧＭ１のウエハ・マウント部の処理室Ｒ３内で行われる。
Next, as shown in FIG. 33, for example, the
これに続いて、図３４に示すように、ウエハ１の裏面１ｂを、ダイシング・フレーム６に周辺を固定されたダイシング・テープＤＴ１上のダイ・ボンディング用接着層５（ＤＡＦ等）上に着地させ、押圧することにより、ダイシング・テープＤＴ１上へのマウントを実行する。
Subsequently, as shown in FIG. 34, the
次に、図３５に示すように、ウエハ１のマウントが完了すると、多孔性真空吸着テーブル６５を退避させる。
Next, as shown in FIG. 35, when the mounting of the
この後、ウエハ１は、ダイシング・テープＤＴ１を介してダイシング・フレーム６に固定された状態で、ダイシング処理１３７（図１）のため、ダイシング工程に移送される。
Thereafter, the
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
4). Summary The invention made by the present inventor has been specifically described based on the embodiments. However, the invention of the present application is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.
例えば、前記実施の形態においては、最終形態パッケージ形態としてＳＩＰ（Ｓｙｓｔｅｍ−ＩＮ−Ｃｈｉｐ）の製品カテゴリに属するＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型のパッケージ製品について具体的に説明したが、本願発明はそれに限定されるものではなく、メモリ系製品やリードフレーム、有機及び無機配線基板等を用いたプラスチック・パッケージ、フリップチップ実装等のベア実装品等にも適用できることは言うまでもない。 For example, in the above-described embodiment, the BGA (Ball Grid Array) type package product belonging to the SIP (System-IN-Chip) product category has been specifically described as the final form package form, but the present invention is not limited thereto. Needless to say, the present invention can also be applied to memory products, lead frames, plastic packages using organic and inorganic wiring boards, bare mounting products such as flip chip mounting, and the like.
また、前記実施の形態においては、製品ウエハとしてシリコン系ウエハを例にとり具体的に説明したが、化合物半導体ウエハ、ガラス板、絶縁基板等の上に形成された半導体装置等にも適用できることは言うまでもない。 In the above-described embodiment, the silicon wafer is specifically described as an example of the product wafer. However, it goes without saying that the present invention can also be applied to a semiconductor device formed on a compound semiconductor wafer, a glass plate, an insulating substrate, or the like. Yes.
更に、前記実施の形態においては、サポート部材として、ガラス系のウエハ類似の形状の板状物やシリコン系半導体ウエハ又は、これに類似した板状物を使用する例を主に説明したが、本願発明はそれに限定されるものではなく、セラミックスその他の絶縁物等を使用するものでもよい。 Furthermore, in the above-described embodiment, an example in which a plate-like object similar to a glass-based wafer, a silicon-based semiconductor wafer, or a similar plate-like object is used as a support member has been mainly described. The invention is not limited thereto, and ceramics or other insulators may be used.
１ ウエハ
１ａ ウエハのデバイス面（第１の主面）
１ｂ ウエハの裏面（第２の主面）
１ｎ ウエハのノッチ・トリミング部
２ 吸着ステージ
３ ＵＶ硬化接着剤（ＵＶ硬化接着剤層またはサポート部材接着層）
４ ウエハ・サポート部材（ガラス系部材略円板又はシリコン系部材略円板）
４ａ サポート部材の表面（第１の主面）
４ｂ ウエハ・サポート部材の裏面（第２の主面）
５ ダイ・ボンディング用接着層（ＤＡＦ等）
６ ダイシング・フレーム
７ ダイシング・テーブル
８ ダイシング・ソー
９ 突き上げピン
１０ コレット
１１ 配線基板
１３ａ、１３ｂ 絶縁性ダイ・ボンディング用接着層（絶縁性ペースト）
１４ 電極パッド
１５ 接続パッド
１６ 基板内配線
１７ ボンディング・ワイヤ
１８ 封止レジン（またはレジン封止体）
１９ 半田バンプ
２０ ローダ
２１ アンローダ
２２、２３、２４ 搬送ロボット
２５ ロータリー・テーブル
２６、２７ 搬送ロボット
３１ 光熱変換膜（サポート部材剥離補助膜）
３２ ＵＶ光照射
３３ 近赤外線レーザ・ビーム
３４ 剥離テープ
３５ サポート部材のノッチ部
３６ 熱可塑性接着剤（熱可塑性接着剤層またはサポート部材接着層）
５１ スピン塗布テーブル
５２ 滴下ノズル
５３ 張り合わせ用真空チャンバ
５４，５５ 真空吸着テーブル
５６ ドライ・ポリッシング研摩ヘッド
５６ａ 製品ウエハ用ドライ・ポリッシング研摩ヘッド
５６ｂ サポート部材用ドライ・ポリッシング研摩ヘッド
５７ 研摩砥石（ドライ・ポリッシング砥石）
５８ サポート部材研摩量
５９ グラインディング・ブレード
５９ａ 荒削り用グラインディング・ブレード（ＢＧヘッド）
５９ｂ 仕上げ用グラインディング・ブレード（ＢＧヘッド）
６０ 接着剤塗布室
６１ ウエハ研削量
６２ 薬液噴射ノズル
６３ 洗浄薬液
６４ スピン洗浄テーブル（吸着テーブル）
６５ テフロン（登録商標）・コート吸着テーブル
１３１ ウエハ工程
１３４ バック・グラインディング処理
１３５ ウエハ・マウント工程
１３７ ダイシング工程
１３８ ＵＶ照射工程
１３９ ダイボンド工程
ＢＧＭ１ ＢＧ−マウント一貫処理装置
ＤＴ１ ダイシング・テープ
Ｒ１ バック・グラインディング部の処理室
Ｒ２ 洗浄装置の処理室
Ｒ３ ウエハ・マウント部の処理室
ＳＣ１、ＳＣ２、ＳＣ３ 半導体チップ
1
1b Wafer back surface (second main surface)
1n Notch / trimming part of wafer 2
4 Wafer support member (Glass system member disk or silicon system member disk)
4a Support member surface (first main surface)
4b Back surface of wafer support member (second main surface)
5 Die bonding adhesive layer (DAF etc.)
6
14
19
32
DESCRIPTION OF
58 Abrasive amount of
59b Grinding blade for finishing (BG head)
60
65 Teflon (registered trademark) coat adsorption table 131
Claims (20)
（ａ）第１および第２の主面を有する半導体ウエハ並びに第１および第２の主面を有するサポート部材を準備する工程；
（ｂ）前記半導体ウエハの前記第１の主面と前記サポート部材の前記第１の主面を張り合わせる工程；
（ｃ）前記半導体ウエハの前記第１の主面と前記サポート部材の前記第１の主面とが張り合わされた状態で、前記サポート部材の前記第２の主面に対して、研摩又は研削による平坦化処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記半導体ウエハの前記第１の主面と前記サポート部材の前記第１の主面とが張り合わされた状態で、前記半導体ウエハの前記第２の主面に対して、研削処理を実行することによって、前記半導体ウエハを薄膜化する工程。 A semiconductor device manufacturing method including the following steps:
(A) preparing a semiconductor wafer having first and second main surfaces and a support member having first and second main surfaces;
(B) bonding the first main surface of the semiconductor wafer and the first main surface of the support member;
(C) By polishing or grinding the second main surface of the support member in a state where the first main surface of the semiconductor wafer is bonded to the first main surface of the support member. Performing a planarization process;
(D) After the step (c), the second main surface of the semiconductor wafer in a state where the first main surface of the semiconductor wafer and the first main surface of the support member are bonded together. In contrast, a step of thinning the semiconductor wafer by performing a grinding process.
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013012654A (en) * | 2011-06-30 | 2013-01-17 | Disco Abrasive Syst Ltd | Method of grinding workpiece |
| JP2013110202A (en) * | 2011-11-18 | 2013-06-06 | Disco Abrasive Syst Ltd | Workpiece bonding method |
| JP2013222940A (en) * | 2012-04-19 | 2013-10-28 | Disco Abrasive Syst Ltd | Method for processing tabular object |
| JP2013229352A (en) * | 2012-04-24 | 2013-11-07 | Disco Abrasive Syst Ltd | Method for transferring plate-like object |
| KR20130127920A (en) * | 2012-05-15 | 2013-11-25 | 후루카와 덴키 고교 가부시키가이샤 | Method of dicing a semiconductor wafer, and dicing tape for processing a semiconductor using the same |
| US8697546B2 (en) | 2011-05-16 | 2014-04-15 | Kenta ONO | Method of manufacturing semiconductor device |
| WO2015060105A1 (en) * | 2013-10-22 | 2015-04-30 | 日東電工株式会社 | Method for manufacturing semiconductor device, sheet-like resin composition and dicing tape-integrated sheet-like resin composition |
| WO2018008358A1 (en) * | 2016-07-04 | 2018-01-11 | 日本電気硝子株式会社 | Disk-shaped glass and method for manufacturing same |
| CN114639601A (en) * | 2022-02-17 | 2022-06-17 | 中环领先半导体材料有限公司 | Novel process for improving utilization rate of thinning machine |
| CN115464484A (en) * | 2022-10-14 | 2022-12-13 | 杭州乾晶半导体有限公司 | Double-sided processing method of silicon carbide wafer and corresponding device |
| WO2024018921A1 (en) * | 2022-07-21 | 2024-01-25 | 東京応化工業株式会社 | Substrate attachment device, substrate processing system, and substrate attachment method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003338478A (en) * | 2002-05-20 | 2003-11-28 | Lintec Corp | Separating method of brittle material and hard plate as well as separating device employing the same |
| WO2008125543A2 (en) * | 2007-04-17 | 2008-10-23 | Interuniversitair Microelektronica Centrum (Imec) | Method for reducing the thickness of substrates |
-
2009
- 2009-07-13 JP JP2009164632A patent/JP2011023393A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003338478A (en) * | 2002-05-20 | 2003-11-28 | Lintec Corp | Separating method of brittle material and hard plate as well as separating device employing the same |
| WO2008125543A2 (en) * | 2007-04-17 | 2008-10-23 | Interuniversitair Microelektronica Centrum (Imec) | Method for reducing the thickness of substrates |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8697546B2 (en) | 2011-05-16 | 2014-04-15 | Kenta ONO | Method of manufacturing semiconductor device |
| JP2013012654A (en) * | 2011-06-30 | 2013-01-17 | Disco Abrasive Syst Ltd | Method of grinding workpiece |
| KR101779622B1 (en) | 2011-06-30 | 2017-09-18 | 가부시기가이샤 디스코 | Method for grinding piece to be processed |
| JP2013110202A (en) * | 2011-11-18 | 2013-06-06 | Disco Abrasive Syst Ltd | Workpiece bonding method |
| JP2013222940A (en) * | 2012-04-19 | 2013-10-28 | Disco Abrasive Syst Ltd | Method for processing tabular object |
| JP2013229352A (en) * | 2012-04-24 | 2013-11-07 | Disco Abrasive Syst Ltd | Method for transferring plate-like object |
| KR102038299B1 (en) * | 2012-05-15 | 2019-11-29 | 후루카와 덴키 고교 가부시키가이샤 | Method of dicing a semiconductor wafer, and dicing tape for processing a semiconductor using the same |
| CN103426743A (en) * | 2012-05-15 | 2013-12-04 | 古河电气工业株式会社 | Method of dicing semiconductor wafer, and dicing tape for processing semiconductor using the same |
| JP2013239595A (en) * | 2012-05-15 | 2013-11-28 | Furukawa Electric Co Ltd:The | Semiconductor wafer dicing method and dicing tape for semiconductor processing used therefor |
| KR20130127920A (en) * | 2012-05-15 | 2013-11-25 | 후루카와 덴키 고교 가부시키가이샤 | Method of dicing a semiconductor wafer, and dicing tape for processing a semiconductor using the same |
| WO2015060105A1 (en) * | 2013-10-22 | 2015-04-30 | 日東電工株式会社 | Method for manufacturing semiconductor device, sheet-like resin composition and dicing tape-integrated sheet-like resin composition |
| WO2018008358A1 (en) * | 2016-07-04 | 2018-01-11 | 日本電気硝子株式会社 | Disk-shaped glass and method for manufacturing same |
| JPWO2018008358A1 (en) * | 2016-07-04 | 2019-04-18 | 日本電気硝子株式会社 | Disc-like glass and method for producing the same |
| CN114639601A (en) * | 2022-02-17 | 2022-06-17 | 中环领先半导体材料有限公司 | Novel process for improving utilization rate of thinning machine |
| WO2024018921A1 (en) * | 2022-07-21 | 2024-01-25 | 東京応化工業株式会社 | Substrate attachment device, substrate processing system, and substrate attachment method |
| CN115464484A (en) * | 2022-10-14 | 2022-12-13 | 杭州乾晶半导体有限公司 | Double-sided processing method of silicon carbide wafer and corresponding device |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131031 |