JP2011018721A

JP2011018721A - Method of manufacturing thin-film transistor panel

Info

Publication number: JP2011018721A
Application number: JP2009161517A
Authority: JP
Inventors: Yoshishige Iwanami; 慶成岩浪
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2009-07-08
Filing date: 2009-07-08
Publication date: 2011-01-27

Abstract

PROBLEM TO BE SOLVED: To make a gate electrode, or the like, constituted of an Al-based metal less susceptible to damage by resist developer and resist stripping solution, in a thin-film transistor panel of a liquid crystal device.SOLUTION: When Al oxide films 2a and 3a are formed on the upper surface of a gate electrode 2 and gate wiring 3 consisting of an Al-based metal, the upper surface of a gate electrode 2, and gate wiring 3 is not exposed to the developer and resist stripping solution for the resist films 43a, 43b and 43c; and thereby the gate electrode 2 and gate wiring 3 can be made less susceptible to damages due to the resist developer and resist-stripping solution for the resist films 43a, 43b and 43c.

Description

この発明は薄膜トランジスタパネルの製造方法に関する。 The present invention relates to a method for manufacturing a thin film transistor panel.

従来の液晶表示装置の薄膜トランジスタパネルには、ゲート電極、ソース電極およびドレイン電極を有する薄膜トランジスタを備え、ゲート電極および該ゲート電極に接続されたゲート配線をＡｌ合金によって形成したものがある（例えば、特許文献１参照）。 A thin film transistor panel of a conventional liquid crystal display device includes a thin film transistor having a gate electrode, a source electrode, and a drain electrode, and a gate electrode and a gate wiring connected to the gate electrode are formed of an Al alloy (for example, a patent) Reference 1).

特開２００６−１９５０８６号公報JP 2006-195086 A

上記のような薄膜トランジスタパネルにおいて、スパッタ法により成膜されたＡｌ合金膜をフォトリソグラフィ法によりパターニングしてゲート電極およびゲート配線を形成するとき、レジスト現像液としてＴＨＡＭ（テトラメチルアンモニウムハイドロオキサイド）水溶液を用い、レジスト剥離液としてアミン系水溶液を用いることがある（例えば、特許文献１の第６６段落および第６７段落参照）。 In the thin film transistor panel as described above, when an Al alloy film formed by sputtering is patterned by photolithography to form a gate electrode and a gate wiring, a THAM (tetramethylammonium hydroxide) aqueous solution is used as a resist developer. In some cases, an amine-based aqueous solution is used as a resist stripper (see, for example, paragraphs 66 and 67 of Patent Document 1).

しかしながら、Ａｌ合金膜がＴＨＡＭ水溶液およびアミン系水溶液からなるアルカリ性水溶液にさらされると、Ａｌ合金膜がダメージを受け、Ａｌ合金膜にピンホールが発生したり、Ａｌ合金膜の上面が腐食したりすることがあるという問題があった。 However, when the Al alloy film is exposed to an alkaline aqueous solution composed of a THAM aqueous solution and an amine aqueous solution, the Al alloy film is damaged, pinholes are generated in the Al alloy film, or the upper surface of the Al alloy film is corroded. There was a problem that there was something.

そこで、この発明は、Ａｌやその合金からなるＡｌ系金属膜がレジスト現像液およびレジスト剥離液によるダメージを受けにくいようにすることができる薄膜トランジスタパネルの製造方法を提供することを目的とする。 Accordingly, an object of the present invention is to provide a method of manufacturing a thin film transistor panel that can prevent an Al-based metal film made of Al or an alloy thereof from being damaged by a resist developer and a resist stripper.

請求項１に記載の発明は、ゲート電極、ソース電極およびドレイン電極を有する薄膜トランジスタと、前記薄膜トランジスタのゲート電極に接続されたゲート配線と、前記薄膜トランジスタのドレイン電極に接続されたドレイン配線とを備えた薄膜トランジスタパネルの製造方法において、前記ゲート電極および前記ゲート配線と前記ソース電極、前記ドレイン電極および前記ドレイン配線とのうちの少なくとも一方の組をＡｌ系金属によって形成し、前記一方の組の上面にＡｌ酸化膜を形成することを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記Ａｌ酸化膜はオゾン水で表面処理することにより形成することを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記Ａｌ酸化膜はドライエッチング装置で酸素プラズマによって表面処理することにより形成することを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記Ａｌ酸化膜は常圧プラズマ装置で表面処理することにより形成することを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記一方の組をフォトリソグラフィ法により形成するとき、レジスト現像液としてテトラメチルアンモニウムハイドロオキサイド水溶液を用い、レジスト剥離液としてアミン系水溶液を用いることを特徴とするものである。
請求項６に記載の発明は、請求項１に記載の発明において、基板上にＡｌ系金属膜を成膜する工程と、前記Ａｌ系金属膜の上面にＡｌ酸化膜を形成する工程と、前記Ａｌ酸化膜および前記Ａｌ系金属膜をパターニングして、上面に前記Ａｌ酸化膜を有する前記ゲート電極および上面に前記Ａｌ酸化膜を有する前記ゲート配線を形成する工程と、前記ゲート電極、前記ゲート配線および前記基板上にゲート絶縁膜および半導体薄膜を成膜する工程と、前記半導体薄膜上にオーミックコンタクト層および金属膜を成膜する工程と、前記金属膜、前記オーミックコンタクト層および前記半導体薄膜をパターニングして、前記ゲート電極上における前記ゲート絶縁膜上に半導体薄膜を形成し、該半導体薄膜の上面に２つのオーミックコンタクト層を形成するとともに、前記各オーミックコンタクト層上に前記金属膜からなる前記ソース電極および前記ドレイン電極を形成し、該ドレイン電極に接続される前記ドレイン配線を形成する工程と、それらの上にオーバーコート膜を成膜する工程と、前記オーバーコート膜上に画素電極を前記ソース電極に接続させて形成する工程と、を有することを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記金属膜はＣｒによって形成することを特徴とするものである。
請求項８に記載の発明は、請求項６に記載の発明において、前記半導体薄膜上にオーミックコンタクト層および金属膜を成膜する工程は、前記金属膜をＡｌ系金属によって成膜する工程と、前記金属膜の上面にＡｌ酸化膜を形成する工程とを含むことを特徴とするものである。 The invention described in claim 1 includes a thin film transistor having a gate electrode, a source electrode, and a drain electrode, a gate wiring connected to the gate electrode of the thin film transistor, and a drain wiring connected to the drain electrode of the thin film transistor. In the method of manufacturing a thin film transistor panel, at least one of the gate electrode, the gate wiring, the source electrode, the drain electrode, and the drain wiring is formed of an Al-based metal, and Al is formed on an upper surface of the one set. An oxide film is formed.
According to a second aspect of the present invention, in the first aspect of the present invention, the Al oxide film is formed by surface treatment with ozone water.
According to a third aspect of the present invention, in the first aspect of the present invention, the Al oxide film is formed by performing surface treatment with oxygen plasma in a dry etching apparatus.
According to a fourth aspect of the present invention, in the first aspect of the present invention, the Al oxide film is formed by surface treatment with an atmospheric pressure plasma apparatus.
The invention according to claim 5 is the invention according to claim 1, wherein when the one set is formed by a photolithography method, an aqueous tetramethylammonium hydroxide solution is used as the resist developer, and an amine-based resist is used as the resist stripping solution. An aqueous solution is used.
The invention according to claim 6 is the invention according to claim 1, wherein the step of forming an Al-based metal film on the substrate, the step of forming an Al oxide film on the upper surface of the Al-based metal film, Patterning the Al oxide film and the Al-based metal film to form the gate electrode having the Al oxide film on the upper surface and the gate wiring having the Al oxide film on the upper surface; and the gate electrode and the gate wiring Forming a gate insulating film and a semiconductor thin film on the substrate; forming an ohmic contact layer and a metal film on the semiconductor thin film; and patterning the metal film, the ohmic contact layer, and the semiconductor thin film. Forming a semiconductor thin film on the gate insulating film on the gate electrode and forming two ohmic contact layers on the upper surface of the semiconductor thin film; And forming the source electrode and the drain electrode made of the metal film on each ohmic contact layer, forming the drain wiring connected to the drain electrode, and forming an overcoat film thereon The method includes a step of forming a film and a step of forming a pixel electrode on the overcoat film by connecting the pixel electrode to the source electrode.
The invention according to claim 7 is the invention according to claim 6, wherein the metal film is formed of Cr.
The invention according to claim 8 is the invention according to claim 6, wherein the step of forming the ohmic contact layer and the metal film on the semiconductor thin film includes the step of forming the metal film with an Al-based metal, A step of forming an Al oxide film on the upper surface of the metal film.

この発明によれば、ゲート電極およびゲート配線とソース電極、ドレイン電極およびドレイン配線とのうちの少なくとも一方の組をＡｌ系金属によって形成し、この一方の組の上面にＡｌ酸化膜を形成しているので、一方の組を形成するためのＡｌ系金属膜がレジスト現像液およびレジスト剥離液によるダメージを受けにくいようにすることができる。 According to the present invention, at least one set of the gate electrode and the gate wiring and the source electrode, the drain electrode and the drain wiring is formed of an Al-based metal, and an Al oxide film is formed on the upper surface of the one set. Therefore, the Al-based metal film for forming one set can be hardly damaged by the resist developer and the resist stripper.

この発明の製造方法により製造された薄膜トランジスタパネルの一例の要部の断面図。Sectional drawing of the principal part of an example of the thin-film transistor panel manufactured by the manufacturing method of this invention. 図１に示す薄膜トランジスタパネルの製造に際し、当初の工程の断面図。Sectional drawing of an original process in the case of manufacture of the thin-film transistor panel shown in FIG. 図２に続く工程の断面図。Sectional drawing of the process following FIG. 図３に続く工程の断面図。Sectional drawing of the process following FIG. 図４に続く工程の断面図。Sectional drawing of the process following FIG. 図５に続く工程の断面図。Sectional drawing of the process following FIG. 図６に続く工程の断面図。Sectional drawing of the process following FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図８に続く工程の断面図。FIG. 9 is a cross-sectional view of the process following FIG. 8. 図９に続く工程の断面図。Sectional drawing of the process following FIG.

図１はこの発明の製造方法により製造された薄膜トランジスタパネルの一例の要部の断面図を示す。この場合、図１の左側から右側に向かって、画素電極１５を含む薄膜トランジスタ１１の部分の断面図、ゲート配線用外部接続端子２１の部分の断面図、ドレイン配線用外部接続端子３１の部分の断面図を示す。 FIG. 1 shows a cross-sectional view of a main part of an example of a thin film transistor panel manufactured by the manufacturing method of the present invention. In this case, from the left side to the right side of FIG. 1, a cross-sectional view of the thin film transistor 11 including the pixel electrode 15, a cross-sectional view of the gate wiring external connection terminal 21, and a cross-section of the drain wiring external connection terminal 31. The figure is shown.

まず、画素電極１５を含む薄膜トランジスタ１１の部分について説明する。ガラス基板１の上面の所定の箇所にはゲート電極２および該ゲート電極２に接続されたゲート配線３が設けられている。この場合、ゲート電極２およびゲート配線３はＡｌやその合金からなるＡｌ系金属によって形成されている。ゲート電極２およびゲート配線３の上面にはＡｌ酸化膜２ａ、３ａが設けられている。 First, a portion of the thin film transistor 11 including the pixel electrode 15 will be described. A gate electrode 2 and a gate wiring 3 connected to the gate electrode 2 are provided at predetermined locations on the upper surface of the glass substrate 1. In this case, the gate electrode 2 and the gate wiring 3 are made of an Al-based metal made of Al or an alloy thereof. Al oxide films 2 a and 3 a are provided on the upper surfaces of the gate electrode 2 and the gate wiring 3.

ゲート電極２およびゲート配線３の上面に設けられたＡｌ酸化膜２ａ、３ａを含むガラス基板１の上面には窒化シリコンからなるゲート絶縁膜４が設けられている。ゲート電極２上におけるゲート絶縁膜４の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜５が設けられている。 A gate insulating film 4 made of silicon nitride is provided on the upper surface of the glass substrate 1 including the Al oxide films 2 a and 3 a provided on the upper surfaces of the gate electrode 2 and the gate wiring 3. A semiconductor thin film 5 made of intrinsic amorphous silicon is provided at a predetermined position on the upper surface of the gate insulating film 4 on the gate electrode 2.

半導体薄膜５の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜６が設けられている。チャネル保護膜６の上面両側およびその両側における半導体薄膜５の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層７、８が設けられている。オーミックコンタクト層７、８の各上面にはＣｒ等のＡｌ系金属以外の金属からなるソース電極９およびドレイン電極１０が設けられている。 A channel protective film 6 made of silicon nitride is provided at substantially the center of the upper surface of the semiconductor thin film 5. Ohmic contact layers 7 and 8 made of n-type amorphous silicon are provided on both sides of the upper surface of the channel protective film 6 and on the upper surface of the semiconductor thin film 5 on both sides thereof. On the upper surfaces of the ohmic contact layers 7 and 8, a source electrode 9 and a drain electrode 10 made of a metal other than an Al-based metal such as Cr are provided.

ここで、ゲート電極２、Ａｌ酸化膜２ａ、ゲート絶縁膜４、半導体薄膜５、チャネル保護膜６、オーミックコンタクト層７、８、ソース電極９およびドレイン電極１０により、ボトムゲート型の薄膜トランジスタ１１が構成されている。 Here, the gate electrode 2, the Al oxide film 2a, the gate insulating film 4, the semiconductor thin film 5, the channel protective film 6, the ohmic contact layers 7 and 8, the source electrode 9 and the drain electrode 10 constitute a bottom gate type thin film transistor 11. Has been.

ゲート絶縁膜４の上面の所定の箇所にはドレイン配線１２が設けられている。ドレイン配線１２は、下から順に、真性アモルファスシリコン膜１２ａ、ｎ型アモルファスシリコン膜１２ｂおよびＣｒ等のＡｌ系金属以外の金属からなる金属膜１２ｃの３層構造となっている。そして、ドレイン配線１２の真性アモルファスシリコン膜１２ａ、ｎ型アモルファスシリコン膜１２ｂおよび金属膜１２ｃの一端部は、ドレイン電極１０形成領域における半導体薄膜５、オーミックコンタクト層８およびドレイン電極１０に接続されている。 A drain wiring 12 is provided at a predetermined location on the upper surface of the gate insulating film 4. The drain wiring 12 has a three-layer structure of an intrinsic amorphous silicon film 12a, an n-type amorphous silicon film 12b, and a metal film 12c made of a metal other than an Al-based metal such as Cr. One end portions of the intrinsic amorphous silicon film 12a, the n-type amorphous silicon film 12b, and the metal film 12c of the drain wiring 12 are connected to the semiconductor thin film 5, the ohmic contact layer 8, and the drain electrode 10 in the drain electrode 10 formation region. .

薄膜トランジスタ１１およびドレイン配線１２を含むゲート絶縁膜４の上面には窒化シリコンからなるオーバーコート膜１３が設けられている。ソース電極９の所定の箇所に対応する部分におけるオーバーコート膜１３にはコンタクトホール１４が設けられている。オーバーコート膜１３の上面の所定の箇所にはＩＴＯからなる画素電極１５がコンタクトホール１４を介してソース電極９に接続されて設けられている。 An overcoat film 13 made of silicon nitride is provided on the upper surface of the gate insulating film 4 including the thin film transistor 11 and the drain wiring 12. A contact hole 14 is provided in the overcoat film 13 in a portion corresponding to a predetermined portion of the source electrode 9. A pixel electrode 15 made of ITO is connected to the source electrode 9 through a contact hole 14 at a predetermined location on the upper surface of the overcoat film 13.

次に、ゲート配線用外部接続端子２１の部分について説明する。ゲート配線用外部接続端子２１は、下から順に、Ａｌ系金属膜２１ａ、Ａｌ酸化膜２１ｂおよびＩＴＯ膜２１ｃの３層構造となっている。 Next, the portion of the gate wiring external connection terminal 21 will be described. The gate wiring external connection terminal 21 has a three-layer structure of an Al-based metal film 21a, an Al oxide film 21b, and an ITO film 21c in order from the bottom.

このうち、Ａｌ系金属膜２１ａは、ゲート配線３と同一の金属からなり、ガラス基板１の上面に設けられている。Ａｌ酸化膜２１ｂはＡｌ系金属膜２１ａの上面に設けられている。そして、Ａｌ系金属膜２１ａおよびＡｌ酸化膜２１ｂはゲート配線３およびＡｌ酸化膜３ａの一端部に接続されている。 Among these, the Al-based metal film 21a is made of the same metal as the gate wiring 3 and is provided on the upper surface of the glass substrate 1. The Al oxide film 21b is provided on the upper surface of the Al-based metal film 21a. The Al-based metal film 21a and the Al oxide film 21b are connected to one end portions of the gate wiring 3 and the Al oxide film 3a.

ＩＴＯ膜２１ｃは、画素電極１５と同一の金属からなり、オーバーコート膜１３の上面に設けられている。そして、ＩＴＯ膜２１ｃは、オーバーコート膜１３およびゲート絶縁膜４に連続して設けられたコンタクトホール２２を介してＡｌ酸化膜２１ｂに接続されている。 The ITO film 21 c is made of the same metal as the pixel electrode 15 and is provided on the upper surface of the overcoat film 13. The ITO film 21 c is connected to the Al oxide film 21 b through a contact hole 22 provided continuously to the overcoat film 13 and the gate insulating film 4.

次に、ドレイン配線用外部接続端子３１の部分について説明する。ドレイン配線用外部接続端子３１は、下から順に、真性アモルファスシリコン膜３１ａ、ｎ型アモルファスシリコン膜３１ｂ、Ｃｒ等のＡｌ系金属以外の金属からなる金属膜３１ｃおよびＩＴＯ膜３１ｄの４層構造となっている。 Next, the drain wiring external connection terminal 31 will be described. The drain wiring external connection terminal 31 has a four-layer structure of an intrinsic amorphous silicon film 31a, an n-type amorphous silicon film 31b, a metal film 31c made of a metal other than an Al-based metal such as Cr, and an ITO film 31d in order from the bottom. ing.

このうち、真性アモルファスシリコン膜３１ａ、ｎ型アモルファスシリコン膜３１ｂおよび金属膜３１ｃは、３層構造のドレイン配線１２と同一の構造であり、ゲート絶縁膜４の上面に設けられている。そして、真性アモルファスシリコン膜３１ａ、ｎ型アモルファスシリコン膜３１ｂおよび金属膜３１ｃはドレイン配線１２の他端部に接続されている。 Among these, the intrinsic amorphous silicon film 31a, the n-type amorphous silicon film 31b, and the metal film 31c have the same structure as the drain wiring 12 having a three-layer structure, and are provided on the upper surface of the gate insulating film 4. The intrinsic amorphous silicon film 31 a, the n-type amorphous silicon film 31 b, and the metal film 31 c are connected to the other end of the drain wiring 12.

ＩＴＯ膜３１ｄは、画素電極１５と同一の金属からなり、オーバーコート膜１３の上面に設けられている。そして、ＩＴＯ膜３１ｄは、オーバーコート膜１３に設けられたコンタクトホール３２を介して金属膜３１ｃに接続されている。 The ITO film 31 d is made of the same metal as the pixel electrode 15 and is provided on the upper surface of the overcoat film 13. The ITO film 31d is connected to the metal film 31c through the contact hole 32 provided in the overcoat film 13.

次に、この薄膜トランジスタバネルの製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面に、スパッタ法により、Ａｌやその合金からなるＡｌ系金属膜４１を成膜する。次に、図３に示すように、Ａｌ系金属膜４１の上面に０．２〜２０ｐｐｍのオゾン水を噴霧して表面処理することにより、Ａｌ系金属膜４１の上面にＡｌ酸化膜４２を形成する。 Next, an example of a method for manufacturing this thin film transistor panel will be described. First, as shown in FIG. 2, an Al-based metal film 41 made of Al or an alloy thereof is formed on the upper surface of the glass substrate 1 by sputtering. Next, as shown in FIG. 3, 0.2 to 20 ppm of ozone water is sprayed on the upper surface of the Al-based metal film 41 to perform surface treatment, thereby forming an Al oxide film 42 on the upper surface of the Al-based metal film 41. To do.

次に、図４に示すように、Ａｌ酸化膜４２の上面にレジスト膜４３ａ、４３ｂ、４３ｃをパターン形成する。この場合、レジスト膜４３ａは、Ａｌ酸化膜２ａを含むゲート電極２を形成するためのものである。レジスト膜４３ｂは、Ａｌ酸化膜３ａを含むゲート配線３を形成するためのものである。レジスト膜４３ｃは、Ａｌ酸化膜２１ｂを含むＡｌ系金属膜２１ａを形成するためのものである。 Next, as shown in FIG. 4, resist films 43a, 43b, and 43c are formed in a pattern on the upper surface of the Al oxide film. In this case, the resist film 43a is for forming the gate electrode 2 including the Al oxide film 2a. The resist film 43b is for forming the gate wiring 3 including the Al oxide film 3a. The resist film 43c is for forming the Al-based metal film 21a including the Al oxide film 21b.

ここで、レジスト膜４３ａ、４３ｂ、４３ｃをパターン形成（現像）する場合、レジスト現像液としてＴＭＡＨ水溶液を用いても、Ａｌ系金属膜４１の上面はＡｌ酸化膜４２によって覆われているので、Ａｌ系金属膜４１の上面がＴＭＡＨ水溶液にさらされることがなく、したがってＡｌ系金属膜４１がダメージを受けにくく、Ａｌ系金属膜４１にピンホールが発生したり、Ａｌ系金属膜４１の上面が腐食したりしないようにすることができる。 Here, when patterning (developing) the resist films 43a, 43b, and 43c, even if a TMAH aqueous solution is used as the resist developer, the upper surface of the Al-based metal film 41 is covered with the Al oxide film 42. The upper surface of the Al-based metal film 41 is not exposed to the TMAH aqueous solution, so that the Al-based metal film 41 is not easily damaged, pinholes are generated in the Al-based metal film 41, and the upper surface of the Al-based metal film 41 is corroded You can avoid it.

次に、レジスト膜４３ａ、４３ｂ、４３ｃをマスクとしてＡｌ酸化膜４２およびＡｌ系金属膜４１を連続してエッチングすると、図５に示すように、レジスト膜４３ａ下にＡｌ酸化膜２ａを含むゲート電極２が形成され、レジスト膜４３ｂ下にＡｌ酸化膜３ａを含むゲート配線３が形成され、レジスト膜４３ｃ下にＡｌ酸化膜２１ｂを含むＡｌ系金属膜２１ａが形成される。 Next, when the Al oxide film 42 and the Al-based metal film 41 are successively etched using the resist films 43a, 43b and 43c as a mask, as shown in FIG. 5, the gate electrode including the Al oxide film 2a under the resist film 43a. 2 is formed, the gate wiring 3 including the Al oxide film 3a is formed under the resist film 43b, and the Al-based metal film 21a including the Al oxide film 21b is formed under the resist film 43c.

次に、レジスト膜４３ａ、４３ｂ、４３ｃをレジスト剥離液を用いて剥離する。この場合、レジスト剥離液としてアミン系水溶液を用いても、ゲート電極２、ゲート配線３およびＡｌ系金属膜２１ａの上面はＡｌ酸化膜２ａ、３ａ、２１ｂによって覆われているので、ゲート電極２、ゲート配線３およびＡｌ系金属膜２１ａの上面がアミン系水溶液にさらされることがなく、したがってゲート電極２、ゲート配線３およびＡｌ系金属膜２１ａがダメージを受けにくく、ゲート電極２、ゲート配線３およびＡｌ系金属膜２１ａにピンホールが発生したり、ゲート電極２、ゲート配線３およびＡｌ系金属膜２１ａの上面が腐食したりしないようにすることができる。 Next, the resist films 43a, 43b, and 43c are stripped using a resist stripping solution. In this case, even if an amine-based aqueous solution is used as the resist stripping solution, the upper surfaces of the gate electrode 2, the gate wiring 3, and the Al-based metal film 21a are covered with the Al oxide films 2a, 3a, and 21b. The upper surfaces of the gate wiring 3 and the Al-based metal film 21a are not exposed to the amine-based aqueous solution, so that the gate electrode 2, the gate wiring 3 and the Al-based metal film 21a are not easily damaged, and the gate electrode 2, the gate wiring 3 and the It is possible to prevent pinholes from being generated in the Al-based metal film 21a or to corrode the upper surfaces of the gate electrode 2, the gate wiring 3, and the Al-based metal film 21a.

次に、図６に示すように、ゲート電極２、ゲート配線３およびＡｌ系金属膜２１ａの上面に形成されたＡｌ酸化膜２ａ、３ａ、２１ｂを含むガラス基板１の上面に、プラズマＣＶＤ法により、窒化シリコンからなるゲート絶縁膜４、真性アモルファスシリコン膜４４および窒化シリコンからなるチャネル保護膜形成用膜４５を連続して成膜する。次に、チャネル保護膜形成用膜４５をフォトリソグラフィ法によりパターニングすることにより、チャネル保護膜６を形成する。 Next, as shown in FIG. 6, on the upper surface of the glass substrate 1 including the Al oxide films 2a, 3a, and 21b formed on the upper surface of the gate electrode 2, the gate wiring 3, and the Al-based metal film 21a, plasma CVD is used. Then, the gate insulating film 4 made of silicon nitride, the intrinsic amorphous silicon film 44, and the channel protective film forming film 45 made of silicon nitride are successively formed. Next, the channel protective film 6 is formed by patterning the film 45 for forming the channel protective film by photolithography.

次に、図７に示すように、チャネル保護膜６を含む真性アモルファスシリコン膜４４の上面に、プラズマＣＶＤ法により、ｎ型アモルファスシリコン膜４６を成膜する。次に、ｎ型アモルファスシリコン膜４６の上面に、スパッタ法により、Ｃｒ等のＡｌ系金属以外の金属からなる金属膜４７を成膜する。 Next, as shown in FIG. 7, an n-type amorphous silicon film 46 is formed on the upper surface of the intrinsic amorphous silicon film 44 including the channel protective film 6 by plasma CVD. Next, a metal film 47 made of a metal other than an Al-based metal such as Cr is formed on the upper surface of the n-type amorphous silicon film 46 by sputtering.

次に、金属膜４７、ｎ型アモルファスシリコン膜４６および真性アモルファスシリコン膜４４をフォトリソグラフィ法により連続してパターニングすると、図８に示すようになる。すなわち、薄膜トランジスタ１１形成領域においては、ゲート絶縁膜４の上面に半導体薄膜５が形成され、チャネル保護膜６の上面両側およびその両側における半導体薄膜５の上面にオーミックコンタクト層７、８が形成され、各オーミックコンタクト層７、８の上面にソース電極９およびドレイン電極１０が形成される。 Next, when the metal film 47, the n-type amorphous silicon film 46, and the intrinsic amorphous silicon film 44 are successively patterned by a photolithography method, the result is as shown in FIG. That is, in the thin film transistor 11 formation region, the semiconductor thin film 5 is formed on the upper surface of the gate insulating film 4, ohmic contact layers 7 and 8 are formed on both sides of the upper surface of the channel protective film 6 and on the upper surface of the semiconductor thin film 5 on both sides thereof. A source electrode 9 and a drain electrode 10 are formed on the upper surface of each ohmic contact layer 7, 8.

また、ドレイン配線１２形成領域においては、ゲート絶縁膜４の上面に、下から順に、真性アモルファスシリコン膜１２ａ、ｎ型アモルファスシリコン膜１２ｂおよび金属膜１２ｃからなる３層構造のドレイン配線１２が形成される。この状態では、ドレイン配線１２の真性アモルファスシリコン膜１２ａ、ｎ型アモルファスシリコン膜１２ｂおよび金属膜１２ｃの一端部は、ドレイン電極１０形成領域における半導体薄膜５、オーミックコンタクト層８およびドレイン電極１０に接続されている。 In the drain wiring 12 formation region, a drain wiring 12 having a three-layer structure including an intrinsic amorphous silicon film 12a, an n-type amorphous silicon film 12b, and a metal film 12c is formed on the upper surface of the gate insulating film 4 in order from the bottom. The In this state, one end of the intrinsic amorphous silicon film 12a, the n-type amorphous silicon film 12b and the metal film 12c of the drain wiring 12 is connected to the semiconductor thin film 5, the ohmic contact layer 8 and the drain electrode 10 in the drain electrode 10 formation region. ing.

さらに、ドレイン配線用外部接続端子３１形成領域においては、ゲート絶縁膜４の上面に、下から順に、真性アモルファスシリコン膜３１ａ、ｎ型アモルファスシリコン膜３１ｂおよび金属膜３１ｃが形成される。この状態では、真性アモルファスシリコン膜３１ａ、ｎ型アモルファスシリコン膜３１ｂおよび金属膜３１ｃはドレイン配線１２の他端部に接続されている。 Further, in the drain wiring external connection terminal 31 formation region, an intrinsic amorphous silicon film 31a, an n-type amorphous silicon film 31b, and a metal film 31c are formed on the upper surface of the gate insulating film 4 in order from the bottom. In this state, the intrinsic amorphous silicon film 31a, the n-type amorphous silicon film 31b, and the metal film 31c are connected to the other end of the drain wiring 12.

次に、図９に示すように、チャネル保護膜６、ソース電極９、ドレイン電極１０、ドレイン配線１２および金属膜３１ｃを含むゲート絶縁膜４の上面に、プラズマＣＶＤ法により、窒化シリコンからなるオーバーコート膜１３を成膜する。 Next, as shown in FIG. 9, the upper surface of the gate insulating film 4 including the channel protective film 6, the source electrode 9, the drain electrode 10, the drain wiring 12, and the metal film 31c is overcoated with silicon nitride by plasma CVD. A coating film 13 is formed.

次に、図１０に示すように、フォトリソグラフィ法により、ソース電極９上におけるオーバーコート膜１３にコンタクトホール１４を形成し、またＡｌ酸化膜２１ｂ上におけるオーバーコート膜１３およびゲート絶縁膜４にコンタクトホール２２を連続して形成し、さらに金属膜３１ｃ上におけるオーバーコート膜１３にコンタクトホール３２を形成する。 Next, as shown in FIG. 10, contact holes 14 are formed in the overcoat film 13 on the source electrode 9 by photolithography, and contact is made with the overcoat film 13 and the gate insulating film 4 on the Al oxide film 21b. Holes 22 are continuously formed, and contact holes 32 are formed in the overcoat film 13 on the metal film 31c.

次に、図１に示すように、オーバーコート膜１３の上面の各所定の箇所に、スパッタ法により成膜されたＩＴＯ膜をフォトリソグラフィ法によりパターニングすることにより、画素電極１５をコンタクトホール１４を介してソース電極９に接続させて形成し、またＩＴＯ膜２１ｃをコンタクトホール２２を介してＡｌ酸化膜２１ｂに接続させて形成し、さらにＩＴＯ膜３１ｄをコンタクトホール３２を介して金属膜３１ｃに接続させて形成する。かくして、図１に示す薄膜トランジスタパネルが得られる。 Next, as shown in FIG. 1, the ITO film formed by the sputtering method is patterned at each predetermined position on the upper surface of the overcoat film 13 by the photolithography method, so that the pixel electrode 15 is formed in the contact hole 14. The ITO film 21c is connected to the Al oxide film 21b through the contact hole 22, and the ITO film 31d is connected to the metal film 31c through the contact hole 32. Let it form. Thus, the thin film transistor panel shown in FIG. 1 is obtained.

ところで、図８に示すように、ソース電極９等を形成したり、図１０に示すように、コンタクトホール１４、２２、３２を形成したりするときに、ゲート絶縁膜４およびオーミックコンタクト層１３にピンホールが形成され、このピンホールを介して薬液が浸透しても、ゲート電極２、ゲート配線３およびＡｌ系金属膜２１ａの上面がＡｌ酸化膜２ａ、３ａ、２１ｂによって覆われているので、薬液によるダメージを大幅に低減することができる。 By the way, when the source electrode 9 or the like is formed as shown in FIG. 8 or when the contact holes 14, 22, and 32 are formed as shown in FIG. 10, the gate insulating film 4 and the ohmic contact layer 13 are formed. Even if a pinhole is formed and the chemical solution penetrates through the pinhole, the upper surfaces of the gate electrode 2, the gate wiring 3, and the Al-based metal film 21a are covered with the Al oxide films 2a, 3a, and 21b. Damage due to chemicals can be greatly reduced.

なお、上記製造方法では、図３に示すように、オゾン水で表面処理することによりＡｌ酸化膜４２を形成する場合について説明したが、これに限定されるものではない。例えば、ドライエッチング装置を用いて、酸素プラズマによって表面処理することによりＡｌ酸化膜４２を形成するようにしてもよい。また、常圧プラズマ装置を用いて、表面処理することによりＡｌ酸化膜４２を形成するようにしてもよい。 In the above manufacturing method, the case where the Al oxide film 42 is formed by surface treatment with ozone water as shown in FIG. 3 has been described, but the present invention is not limited to this. For example, the Al oxide film 42 may be formed by surface treatment with oxygen plasma using a dry etching apparatus. Alternatively, the Al oxide film 42 may be formed by surface treatment using a normal pressure plasma apparatus.

また、上記製造方法では、図７に示す金属膜４７をＣｒ等のＡｌ系金属以外の金属によって形成する場合について説明したが、これに限らず、Ａｌ系金属によって形成し、且つ、オゾン水を用いる等の表面処理を行うことにより、その上面にＡｌ酸化膜を形成するようにしてもよい。さらに、この発明は、液晶表示装置に限らず、有機ＥＬにも適用することができる。 In the above manufacturing method, the case where the metal film 47 shown in FIG. 7 is formed of a metal other than an Al-based metal such as Cr has been described. However, the present invention is not limited thereto, and the metal film 47 is formed of an Al-based metal and ozone water is used. By performing surface treatment such as use, an Al oxide film may be formed on the upper surface. Furthermore, the present invention can be applied not only to a liquid crystal display device but also to an organic EL.

１ガラス基板
２ゲート電極
２ａＡｌ酸化膜
３ゲート配線
３ａＡｌ酸化膜
４ゲート絶縁膜
５半導体薄膜
６チャネル保護膜
７、８オーミックコンタクト層
９ソース電極
１０ドレイン電極
１１薄膜トランジスタ
１２ドレイン配線
１３オーバーコート膜
１４コンタクトホール
１５画素電極
２１ゲート配線用外部接続端子
３１ドレイン配線用外部接続端子
４１Ａｌ系金属膜
４２Ａｌ酸化膜
４３ａ、４３ｂ、４３ｃレジスト膜
４４真性アモルファスシリコン膜
４５チャネル保護膜形成用膜
４６ｎ型アモルファスシリコン膜
４７金属膜 DESCRIPTION OF SYMBOLS 1 Glass substrate 2 Gate electrode 2a Al oxide film 3 Gate wiring 3a Al oxide film 4 Gate insulating film 5 Semiconductor thin film 6 Channel protective film 7, 8 Ohmic contact layer 9 Source electrode 10 Drain electrode 11 Thin film transistor 12 Drain wiring 13 Overcoat film 14 Contact hole 15 Pixel electrode 21 External connection terminal for gate wiring 31 External connection terminal for drain wiring 41 Al-based metal film 42 Al oxide film 43a, 43b, 43c Resist film 44 Intrinsic amorphous silicon film 45 Channel protective film forming film 46 n-type Amorphous silicon film 47 Metal film

Claims

ゲート電極、ソース電極およびドレイン電極を有する薄膜トランジスタと、前記薄膜トランジスタのゲート電極に接続されたゲート配線と、前記薄膜トランジスタのドレイン電極に接続されたドレイン配線とを備えた薄膜トランジスタパネルの製造方法において、前記ゲート電極および前記ゲート配線と前記ソース電極、前記ドレイン電極および前記ドレイン配線とのうちの少なくとも一方の組をＡｌ系金属によって形成し、前記一方の組の上面にＡｌ酸化膜を形成することを特徴とする薄膜トランジスタパネルの製造方法。 In the method of manufacturing a thin film transistor panel, comprising: a thin film transistor having a gate electrode, a source electrode and a drain electrode; a gate wiring connected to the gate electrode of the thin film transistor; and a drain wiring connected to the drain electrode of the thin film transistor. A set of at least one of an electrode, the gate wiring, the source electrode, the drain electrode, and the drain wiring is formed of an Al-based metal, and an Al oxide film is formed on an upper surface of the one set. A method for manufacturing a thin film transistor panel.

請求項１に記載の発明において、前記Ａｌ酸化膜はオゾン水で表面処理することにより形成することを特徴とする薄膜トランジスタパネルの製造方法。 2. The method of manufacturing a thin film transistor panel according to claim 1, wherein the Al oxide film is formed by surface treatment with ozone water.

請求項１に記載の発明において、前記Ａｌ酸化膜はドライエッチング装置で酸素プラズマによって表面処理することにより形成することを特徴とする薄膜トランジスタパネルの製造方法。 2. The method of manufacturing a thin film transistor panel according to claim 1, wherein the Al oxide film is formed by surface treatment with oxygen plasma in a dry etching apparatus.

請求項１に記載の発明において、前記Ａｌ酸化膜は常圧プラズマ装置で表面処理することにより形成することを特徴とする薄膜トランジスタパネルの製造方法。 2. The method of manufacturing a thin film transistor panel according to claim 1, wherein the Al oxide film is formed by surface treatment with an atmospheric pressure plasma apparatus.

請求項１に記載の発明において、前記一方の組をフォトリソグラフィ法により形成するとき、レジスト現像液としてテトラメチルアンモニウムハイドロオキサイド水溶液を用い、レジスト剥離液としてアミン系水溶液を用いることを特徴とする薄膜トランジスタパネルの製造方法。 2. The thin film transistor according to claim 1, wherein when the one set is formed by photolithography, a tetramethylammonium hydroxide aqueous solution is used as a resist developer and an amine aqueous solution is used as a resist stripping solution. Panel manufacturing method.

請求項１に記載の発明において、
基板上にＡｌ系金属膜を成膜する工程と、
前記Ａｌ系金属膜の上面にＡｌ酸化膜を形成する工程と、
前記Ａｌ酸化膜および前記Ａｌ系金属膜をパターニングして、上面に前記Ａｌ酸化膜を有する前記ゲート電極および上面に前記Ａｌ酸化膜を有する前記ゲート配線を形成する工程と、
前記ゲート電極、前記ゲート配線および前記基板上にゲート絶縁膜および半導体薄膜を成膜する工程と、
前記半導体薄膜上にオーミックコンタクト層および金属膜を成膜する工程と、
前記金属膜、前記オーミックコンタクト層および前記半導体薄膜をパターニングして、前記ゲート電極上における前記ゲート絶縁膜上に半導体薄膜を形成し、該半導体薄膜の上面に２つのオーミックコンタクト層を形成するとともに、前記各オーミックコンタクト層上に前記金属膜からなる前記ソース電極および前記ドレイン電極を形成し、該ドレイン電極に接続される前記ドレイン配線を形成する工程と、
それらの上にオーバーコート膜を成膜する工程と、
前記オーバーコート膜上に画素電極を前記ソース電極に接続させて形成する工程と、
を有することを特徴とする薄膜トランジスタパネルの製造方法。 In the invention of claim 1,
Forming an Al-based metal film on the substrate;
Forming an Al oxide film on the upper surface of the Al-based metal film;
Patterning the Al oxide film and the Al-based metal film to form the gate electrode having the Al oxide film on the upper surface and the gate wiring having the Al oxide film on the upper surface;
Forming a gate insulating film and a semiconductor thin film on the gate electrode, the gate wiring and the substrate;
Forming an ohmic contact layer and a metal film on the semiconductor thin film;
Patterning the metal film, the ohmic contact layer and the semiconductor thin film to form a semiconductor thin film on the gate insulating film on the gate electrode, and forming two ohmic contact layers on the upper surface of the semiconductor thin film; Forming the source electrode and the drain electrode made of the metal film on each ohmic contact layer, and forming the drain wiring connected to the drain electrode;
Forming an overcoat film on them; and
Forming a pixel electrode on the overcoat film by connecting to the source electrode;
A method for producing a thin film transistor panel, comprising:

請求項６に記載の発明において、前記金属膜はＣｒによって形成することを特徴とする薄膜トランジスタパネルの製造方法。 7. The method of manufacturing a thin film transistor panel according to claim 6, wherein the metal film is formed of Cr.

請求項６に記載の発明において、前記半導体薄膜上にオーミックコンタクト層および金属膜を成膜する工程は、前記金属膜をＡｌ系金属によって成膜する工程と、前記金属膜の上面にＡｌ酸化膜を形成する工程とを含むことを特徴とする薄膜トランジスタパネルの製造方法。 7. The method according to claim 6, wherein the ohmic contact layer and the metal film are formed on the semiconductor thin film by forming the metal film from an Al-based metal and forming an Al oxide film on the upper surface of the metal film. Forming a thin film transistor panel, comprising: forming a thin film transistor panel.