JP2011015123A

JP2011015123A - Electronic device and image forming apparatus

Info

Publication number: JP2011015123A
Application number: JP2009156773A
Authority: JP
Inventors: Yoshihiro Osada; 嘉浩長田
Original assignee: Kyocera Mita Corp
Current assignee: Kyocera Document Solutions Inc
Priority date: 2009-07-01
Filing date: 2009-07-01
Publication date: 2011-01-20

Abstract

PROBLEM TO BE SOLVED: To prevent a circuit of a post stage from being affected, even if a delay amount by a delay circuit inside an operation circuit varies dynamically, because of power supply voltage shift or temperature fluctuation, or the like, in an electronic device including an image forming apparatus.SOLUTION: The electronic device includes the operation circuit 8 including the delay circuit; a delay speed measuring circuit 9 for measuring the first signal advancing speed of a prescribed delay circuit when starting signal delay by the delay circuit and the second signal advancing speed of the prescribed delay circuit at certain timing, after starting the signal delay by the delay circuit inside the operation circuit 8; and a correction circuit 10 for correcting an operation result by the operation circuit 8, on the basis of the first signal advancing speed and the second signal advancing speed measured by the delay speed measuring circuit 9.

Description

本発明は、電子機器および画像形成装置に関するものである。 The present invention relates to an electronic apparatus and an image forming apparatus.

従来から、複数の遅延素子を直列に接続した遅延回路が電子機器で使用されている。例えば、特許文献１には、そのような遅延回路を使用した画像信号同期回路が記載されている。図８は、特許文献１における画像信号同期回路を示すブロック図である。この回路は、例えばレーザビームプリンタに使用されるものである。 Conventionally, delay circuits in which a plurality of delay elements are connected in series have been used in electronic devices. For example, Patent Document 1 describes an image signal synchronization circuit using such a delay circuit. FIG. 8 is a block diagram showing an image signal synchronization circuit in Patent Document 1. In FIG. This circuit is used for a laser beam printer, for example.

一般に、レーザビームプリンタでは、ポリゴンミラーの回転により半導体レーザ発振器より出射されるレーザビームを主走査方向にスキャニングさせる。したがって、感光体上に光書込用のレーザビームを変調する信号を、ポリゴンミラー等のビーム偏向器の回転に同期させる必要がある。このレーザビームの変調信号とポリゴンミラー回転との同期方式としては、画像スキャン領域から僅かに外れた位置に取り付けたビーム検出器にレーザビームが入射した時点で、レーザビーム検出器により出力されるＢＤ（ビームデテクト）信号に、レーザビームの変調信号であるＶＤＡＴＡ（ビデオデータ）信号を同期させる方式が一般的である。このＢＤ信号はポリゴンミラーの回転に同期して出力するために、ポリゴンミラーの回転位置検出信号、言い換えれば１スキャンライン毎の水平同期信号とみなすことができる。 In general, in a laser beam printer, a laser beam emitted from a semiconductor laser oscillator is scanned in the main scanning direction by rotation of a polygon mirror. Therefore, it is necessary to synchronize the signal for modulating the laser beam for optical writing on the photosensitive member with the rotation of a beam deflector such as a polygon mirror. As a method of synchronizing the modulation signal of the laser beam and the rotation of the polygon mirror, a BD output from the laser beam detector when the laser beam is incident on the beam detector attached at a position slightly deviated from the image scan area. A method of synchronizing a VDATA (video data) signal, which is a modulation signal of a laser beam, with a (beam detect) signal is common. Since this BD signal is output in synchronization with the rotation of the polygon mirror, it can be regarded as a rotation position detection signal of the polygon mirror, in other words, a horizontal synchronization signal for each scan line.

このような同期方式においては、レーザビームの変調信号であるＶＤＡＴＡ信号の基本クロック信号ＶＣＬＫに対しその数倍の周波数成分を持つクロック信号ＰＣＬＫとＢＤ信号とを同期させることで、正確な同期を行っている。 In such a synchronization method, accurate synchronization is achieved by synchronizing the clock signal PCLK having a frequency component several times that of the basic clock signal VCLK of the VDATA signal, which is a modulation signal of the laser beam, and the BD signal. ing.

図８において、回転位置検出器１０７は、レーザビームの入射を検出し、回転位置検出信号（水平同期信号）ＢＤを出力する。基準クロック信号発生回路１０１は、レーザビームの変調信号であるＶＤＡＴＡ（ビデオデータ）信号の基本クロック信号ＶＣＬＫに対しその数倍の周波数成分を持つ基準クロック信号ＰＣＬＫを発生する。同期分周回路１０２は、基準クロック信号ＰＣＬＫと回転位置検出信号ＢＤとの同期をとり基本クロック信号ＶＣＬＫを発生する。レーザ変調回路１０３は、基本クロック信号ＶＣＬＫに基づいて不図示の感光体上に光書込用のレーザビームを変調するための変調信号ＶＤＡＴＡを発生する。位相差検出回路１０８は、回転位置検出信号ＢＤと基本クロック信号ＶＣＬＫの位相差を検出し、位相差信号ＰＨＤを発生する。変調信号遅延回路１０４は、変調信号ＶＤＡＴＡを遅延させることにより複数（ｎ個）の遅延変調信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎを発生する。遅延変調信号選択回路１０５は、位相差信号ＰＨＤの値に応じて、複数の遅延変調信号（変調信号ＶＤＡＴＡ，ＶＤＡＴＡ１〜ＶＤＡＴＡｎ）から、１つの変調信号を選択する。レーザ発光回路１０６は、遅延変調信号選択回路１０５により選択された変調信号ＶＤＡＴＡＯＵＴに基づいてレーザビームを発光させる。 In FIG. 8, the rotational position detector 107 detects the incidence of the laser beam and outputs a rotational position detection signal (horizontal synchronization signal) BD. The reference clock signal generation circuit 101 generates a reference clock signal PCLK having a frequency component several times that of a basic clock signal VCLK of a VDATA (video data) signal that is a laser beam modulation signal. The synchronous frequency dividing circuit 102 synchronizes the reference clock signal PCLK and the rotational position detection signal BD and generates a basic clock signal VCLK. The laser modulation circuit 103 generates a modulation signal VDATA for modulating a laser beam for optical writing on a photoconductor (not shown) based on the basic clock signal VCLK. The phase difference detection circuit 108 detects the phase difference between the rotational position detection signal BD and the basic clock signal VCLK and generates a phase difference signal PHD. The modulation signal delay circuit 104 generates a plurality (n) of delay modulation signals VDATA1 to VDATAn by delaying the modulation signal VDATA. The delay modulation signal selection circuit 105 selects one modulation signal from a plurality of delay modulation signals (modulation signals VDATA, VDATA1 to VDATAn) according to the value of the phase difference signal PHD. The laser emission circuit 106 emits a laser beam based on the modulation signal VDATAOUT selected by the delay modulation signal selection circuit 105.

この回路においては、変調信号遅延回路１０４および位相差検出回路１０８において、上述のような遅延回路が使用されている。 In this circuit, the above-described delay circuit is used in the modulation signal delay circuit 104 and the phase difference detection circuit 108.

特許第３４８５７９１号公報Japanese Patent No. 3485791

上述のような遅延回路に使用される遅延素子による遅延量は個体差を除けば一定であるものとして設計されている。しかしながら、最近、電源としてスイッチング電源が使用されるため、このような回路に印加される電圧に大きなノイズが乗ることが多く、このノイズに起因して、遅延素子による遅延量が動的に変動してしまうことがある。このような問題を回避するために、遅延回路用のアナログ電源を設けたり、ノイズ対策として遅延回路への電源配線を別に設けることなどが行われている。しかしながら、このような対策を行うと、このような遅延回路を使用している電子機器のコストが増加してしまう。 The delay amount by the delay element used in the delay circuit as described above is designed to be constant except for individual differences. However, since a switching power supply has recently been used as a power supply, a large amount of noise is often applied to the voltage applied to such a circuit. Due to this noise, the amount of delay due to the delay element fluctuates dynamically. May end up. In order to avoid such a problem, an analog power supply for the delay circuit is provided, or a power supply wiring to the delay circuit is separately provided as a noise countermeasure. However, if such measures are taken, the cost of an electronic device using such a delay circuit will increase.

本発明は、上記の問題に鑑みてなされたものであり、遅延回路による遅延量が動的に変動しても、後段の回路がその影響を受けないようにすることができる電子機器および画像形成装置を得ることを目的とする。 The present invention has been made in view of the above-described problem, and an electronic apparatus and an image forming device that can prevent subsequent circuits from being affected even when the delay amount of the delay circuit dynamically fluctuates. The object is to obtain a device.

上記の課題を解決するために、本発明では以下のようにした。 In order to solve the above problems, the present invention is configured as follows.

本発明に係る電子機器は、遅延回路を含む演算回路と、演算回路内の遅延回路による信号遅延開始時における所定の遅延回路の第１信号進行速度、および演算回路内の遅延回路による信号遅延開始後のあるタイミングにおける所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路と、遅延速度測定回路により計測された第１信号進行速度および第２信号進行速度に基づいて、演算回路による演算結果を補正する補正回路とを備える。 An electronic apparatus according to the present invention includes an arithmetic circuit including a delay circuit, a first signal advance speed of a predetermined delay circuit at the start of signal delay by the delay circuit in the arithmetic circuit, and signal delay start by the delay circuit in the arithmetic circuit A delay speed measuring circuit for measuring the second signal progress speed of a predetermined delay circuit at a certain later timing, and an arithmetic circuit based on the first signal progress speed and the second signal progress speed measured by the delay speed measurement circuit And a correction circuit for correcting the calculation result.

これにより、電源電圧変動、温度変動などの要因で演算回路内の遅延回路による遅延量が動的に変動しても、後段の回路がその影響を受けないようにすることができる。 As a result, even if the delay amount by the delay circuit in the arithmetic circuit dynamically varies due to factors such as power supply voltage variation and temperature variation, the subsequent circuit can be prevented from being affected.

また、本発明に係る電子機器は、上記の電子機器に加え、次のようにしてもよい。この場合、遅延速度測定回路は、所定の遅延回路としての、クロック信号を印加される直列接続された複数の遅延素子と、複数の遅延素子の出力値に基づいて、所定の時間でクロック信号が進行した遅延素子の個数を特定する遅延量特定回路とを有する。そして、補正回路は、遅延量特定回路により特定された個数に基づいて、演算回路による演算結果を補正する。 In addition to the above electronic device, the electronic device according to the present invention may be as follows. In this case, the delay speed measurement circuit, as a predetermined delay circuit, receives a clock signal at a predetermined time based on a plurality of delay elements connected in series to which a clock signal is applied and output values of the plurality of delay elements. A delay amount specifying circuit for specifying the number of advanced delay elements. The correction circuit corrects the calculation result by the calculation circuit based on the number specified by the delay amount specifying circuit.

これにより、遅延速度測定回路内の遅延素子の遅延量が、演算回路内の遅延回路と同様の要因で変動し、遅延速度測定回路内の遅延素子の遅延量の変動に応じて補正回路が演算回路による演算結果を補正する。このため、電源電圧変動、温度変動などの要因で演算回路内の遅延回路による遅延量の動的な変動の影響を効果的に低減することができる。 As a result, the delay amount of the delay element in the delay speed measurement circuit fluctuates due to the same factors as the delay circuit in the arithmetic circuit, and the correction circuit calculates according to the fluctuation of the delay amount of the delay element in the delay speed measurement circuit. The calculation result by the circuit is corrected. For this reason, it is possible to effectively reduce the influence of dynamic fluctuation of the delay amount caused by the delay circuit in the arithmetic circuit due to factors such as power supply voltage fluctuation and temperature fluctuation.

また、本発明に係る電子機器は、上記の電子機器のいずれかに加え、次のようにしてもよい。この場合、遅延量特定回路は、複数の遅延素子の出力値に基づいて、第１タイミングで信号のエッジにある遅延素子を特定し、所定の時間後の第２タイミングで信号のエッジにある遅延素子を特定し、第１タイミングで特定された遅延素子の位置と第２タイミングで特定された遅延素子の位置とから、所定の時間で信号が進行した遅延素子の個数を特定する。 Moreover, in addition to any of the electronic devices described above, the electronic device according to the present invention may be configured as follows. In this case, the delay amount specifying circuit specifies the delay element at the edge of the signal at the first timing based on the output values of the plurality of delay elements, and delays at the edge of the signal at the second timing after a predetermined time. An element is specified, and the number of delay elements that have progressed in a predetermined time is specified from the position of the delay element specified at the first timing and the position of the delay element specified at the second timing.

また、本発明に係る電子機器は、上記の電子機器のいずれかに加え、次のようにしてもよい。この場合、遅延速度測定回路は、演算回路と同一の電源に接続されている。 Moreover, in addition to any of the electronic devices described above, the electronic device according to the present invention may be configured as follows. In this case, the delay speed measuring circuit is connected to the same power source as the arithmetic circuit.

これにより、電源が要因で遅延量が動的に変動する場合には、動的な変動の影響を効果的に低減することができる。 Thereby, when the delay amount dynamically varies due to the power source, the influence of the dynamic variation can be effectively reduced.

また、本発明に係る電子機器は、上記の電子機器のいずれかに加え、次のようにしてもよい。この場合、遅延速度測定回路は、演算回路と同一のＩＣチップに内蔵されている。 Moreover, in addition to any of the electronic devices described above, the electronic device according to the present invention may be configured as follows. In this case, the delay speed measuring circuit is built in the same IC chip as the arithmetic circuit.

これにより、温度などの物理的な要因で遅延量が動的に変動する場合には、動的な変動の影響を効果的に低減することができる。 Thereby, when the delay amount dynamically varies due to a physical factor such as temperature, the influence of the dynamic variation can be effectively reduced.

本発明に係る画像形成装置は、水平同期信号を順次遅延させて複数の遅延同期信号を発生する遅延回路を有し、遅延同期信号を使用して水平同期信号と基本クロック信号との位相差を検出し位相差信号を発生する位相差検出回路と、基本クロック信号に基づいて変調された画像信号を順次遅延させて複数の遅延画像信号を発生する変調信号遅延回路と、位相差信号に対応させて画像信号及び複数の遅延画像信号より一の画像信号を選択する遅延変調信号選択回路と、水平同期信号のエッジ検出時における所定の遅延回路の第１信号進行速度、および水平同期信号のエッジ検出後のあるタイミングにおける所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路と、遅延速度測定回路により計測された第１信号進行速度および第２信号進行速度に基づいて、位相差検出回路による演算結果を補正する補正回路とを備える。 An image forming apparatus according to the present invention includes a delay circuit that sequentially delays a horizontal synchronization signal to generate a plurality of delay synchronization signals, and uses the delay synchronization signal to determine a phase difference between the horizontal synchronization signal and a basic clock signal. A phase difference detection circuit that detects and generates a phase difference signal, a modulation signal delay circuit that sequentially delays an image signal modulated based on a basic clock signal to generate a plurality of delayed image signals, and a phase difference signal A delay modulation signal selection circuit for selecting one image signal from the image signal and the plurality of delayed image signals, a first signal traveling speed of a predetermined delay circuit when detecting an edge of the horizontal synchronization signal, and an edge detection of the horizontal synchronization signal A delay speed measurement circuit for measuring a second signal progress speed of a predetermined delay circuit at a later timing, and a first signal progress speed and a second signal measured by the delay speed measurement circuit Based on the line speed, and a correction circuit for correcting the calculation result of the phase difference detection circuit.

これにより、電源電圧変動、温度変動などの要因で位相差検出回路内の遅延回路による遅延量が動的に変動しても、後段の回路（遅延変調信号選択回路）がその影響を受けないようにすることができる。 As a result, even if the delay amount by the delay circuit in the phase difference detection circuit dynamically fluctuates due to factors such as power supply voltage fluctuation and temperature fluctuation, the subsequent circuit (delay modulation signal selection circuit) is not affected by this. Can be.

本発明によれば、電子機器において、電源電圧変動、温度変動などの要因で演算回路内の遅延回路による遅延量が動的に変動しても、後段の回路がその影響を受けないようにすることができる。 According to the present invention, in the electronic device, even if the delay amount by the delay circuit in the arithmetic circuit is dynamically changed due to factors such as power supply voltage fluctuation and temperature fluctuation, the subsequent circuit is not affected. be able to.

図１は、本発明の実施の形態１に係る画像形成装置における画像信号同期回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an image signal synchronization circuit in the image forming apparatus according to Embodiment 1 of the present invention. 図２は、実施の形態１における遅延速度測定回路の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of the delay speed measurement circuit according to the first embodiment. 図３は、図２に示す遅延速度測定回路の動作を説明するフローチャートである。FIG. 3 is a flowchart for explaining the operation of the delay rate measuring circuit shown in FIG. 図４は、遅延時間ＴＤ経過時にホールド回路によりホールドされている遅延素子の出力値の一例を示す図である。FIG. 4 is a diagram illustrating an example of the output value of the delay element held by the hold circuit when the delay time TD has elapsed. 図５は、実施の形態２における遅延速度測定回路の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of the delay rate measurement circuit according to the second embodiment. 図６は、図５に示す遅延速度測定回路の動作を説明するフローチャートである。FIG. 6 is a flowchart for explaining the operation of the delay rate measuring circuit shown in FIG. 図７は、計時開始時（ｔ＝０）および遅延時間ＴＤ経過時（ｔ＝ＴＤ）にホールド回路によりホールドされている遅延素子の出力値の一例を示す図である。FIG. 7 is a diagram illustrating an example of output values of the delay elements held by the hold circuit at the start of timing (t = 0) and when the delay time TD has elapsed (t = TD). 図８は、従来の画像信号同期回路の一例を示すブロック図である。FIG. 8 is a block diagram showing an example of a conventional image signal synchronization circuit.

以下、図に基づいて本発明の実施の形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

実施の形態１．
図１は、本発明の実施の形態１に係る画像形成装置における画像信号同期回路の構成を示すブロック図である。なお、画像形成装置は、電子機器の一例である。この画像形成装置は、水平同期信号に基づいて繰り返しスキャンしながら画像形成を行なう変調ビームを生成する画像信号を水平同期信号に同期させながらエンジン側に出力する。 Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of an image signal synchronization circuit in the image forming apparatus according to Embodiment 1 of the present invention. The image forming apparatus is an example of an electronic device. This image forming apparatus outputs an image signal for generating a modulated beam for forming an image while repeatedly scanning based on the horizontal synchronizing signal to the engine side while synchronizing with the horizontal synchronizing signal.

図１において、回転位置検出器７は、レーザビームの入射を検出し、回転位置検出信号（水平同期信号）ＢＤ（以下ＢＤ信号という）を出力する。 In FIG. 1, a rotational position detector 7 detects the incidence of a laser beam and outputs a rotational position detection signal (horizontal synchronization signal) BD (hereinafter referred to as a BD signal).

基準クロック信号発生回路１は、レーザビームの変調信号であるＶＤＡＴＡ（画像データ）信号の基本クロック信号ＶＣＬＫに対しその数倍の周波数成分を持つ基準クロック信号ＰＣＬＫを発生する。同期分周回路２は、基準クロック信号ＰＣＬＫとＢＤ信号との同期をとり基本クロック信号ＶＣＬＫを発生する。 The reference clock signal generation circuit 1 generates a reference clock signal PCLK having a frequency component several times that of a basic clock signal VCLK of a VDATA (image data) signal that is a laser beam modulation signal. The synchronous frequency dividing circuit 2 generates a basic clock signal VCLK by synchronizing the reference clock signal PCLK and the BD signal.

レーザ変調回路３は、基本クロック信号ＶＣＬＫに基づいて図示せぬ感光体上に光書込用のレーザビームを変調するための変調信号ＶＤＡＴＡを発生する。変調信号遅延回路４は、変調信号ＶＤＡＴＡを遅延させることにより複数（ｎ個）の遅延変調信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎを発生する。 The laser modulation circuit 3 generates a modulation signal VDATA for modulating a laser beam for optical writing on a photoconductor (not shown) based on the basic clock signal VCLK. The modulation signal delay circuit 4 generates a plurality (n) of delay modulation signals VDATA1 to VDATAn by delaying the modulation signal VDATA.

位相差検出回路８は、ＢＤ信号と基本クロック信号ＶＣＬＫの位相差を検出し、位相差信号ＰＨＤ（ＰＨＤ＝ＰＨＤ１〜ＰＨＤｎ）を発生する。 The phase difference detection circuit 8 detects the phase difference between the BD signal and the basic clock signal VCLK and generates a phase difference signal PHD (PHD = PHD1 to PHDn).

遅延変調信号選択回路５は、位相差補正回路１０により補正された位相差信号ＰＨＤの値に応じて、複数の遅延変調信号（変調信号ＶＤＡＴＡ，ＶＤＡＴＡ１〜ＶＤＡＴＡｎ）から、１つの変調信号を選択する。 The delay modulation signal selection circuit 5 selects one modulation signal from a plurality of delay modulation signals (modulation signals VDATA, VDATA1 to VDATAn) according to the value of the phase difference signal PHD corrected by the phase difference correction circuit 10. .

レーザ発光回路６は、遅延変調信号選択回路５により選択された変調信号ＶＤＡＴＡＯＵＴに基づいてレーザビームを発光させる。 The laser emission circuit 6 emits a laser beam based on the modulation signal VDATAOUT selected by the delay modulation signal selection circuit 5.

遅延速度測定回路９は、位相差検出回路８における遅延回路によるＢＤ信号の信号遅延開始時（つまり、ＢＤ信号の立ち上がりエッジ検出時）における、当該遅延速度測定回路９内の所定の遅延回路の第１信号進行速度、およびその後のあるタイミングにおける当該遅延速度測定回路９内の所定の遅延回路の第２信号進行速度を計測する。なお、ＢＤ信号の立ち上がりエッジのタイミングが処理に必要な回路には、ＢＤ信号が供給されており、そのＢＤ信号から立ち上がりエッジが検出される。 The delay speed measurement circuit 9 is the first delay circuit in the delay speed measurement circuit 9 at the start of signal delay of the BD signal by the delay circuit in the phase difference detection circuit 8 (that is, when the rising edge of the BD signal is detected). One signal traveling speed and a second signal traveling speed of a predetermined delay circuit in the delay speed measuring circuit 9 at a certain timing thereafter are measured. Note that the BD signal is supplied to a circuit that requires the timing of the rising edge of the BD signal for processing, and the rising edge is detected from the BD signal.

また、この実施の形態１では、遅延速度測定回路９は、変調信号遅延回路４および位相差検出回路８と同一の電源に接続されている。また、この実施の形態１では、遅延速度測定回路９は、変調信号遅延回路４および位相差検出回路８と同一と同一のＩＣチップに内蔵されている。 In the first embodiment, the delay speed measurement circuit 9 is connected to the same power source as the modulation signal delay circuit 4 and the phase difference detection circuit 8. In the first embodiment, the delay speed measurement circuit 9 is built in the same IC chip as the modulation signal delay circuit 4 and the phase difference detection circuit 8.

図２は、実施の形態１における遅延速度測定回路９の構成を示すブロック図である。図２において、クロック信号生成回路２１は、矩形波のクロック信号を生成する回路である。分周器２２は、クロック信号生成回路２１により生成されたクロック信号を分周して出力する。例えば、クロック信号生成回路２１は、クロック信号ＰＣＬＫと同一の周波数のクロック信号を生成し、分周器２２は、基本クロック信号ＶＣＬＫと同一の周波数のクロック信号を出力する。 FIG. 2 is a block diagram showing a configuration of the delay rate measurement circuit 9 in the first embodiment. In FIG. 2, a clock signal generation circuit 21 is a circuit that generates a rectangular wave clock signal. The frequency divider 22 divides and outputs the clock signal generated by the clock signal generation circuit 21. For example, the clock signal generation circuit 21 generates a clock signal having the same frequency as the clock signal PCLK, and the frequency divider 22 outputs a clock signal having the same frequency as the basic clock signal VCLK.

遅延回路２３は、直列に接続された複数Ｍ個の遅延素子２３−１〜２３−Ｍを有し、遅延素子２３−ｉは、クロック信号生成回路２１により生成されたクロック信号に同期して、前段の遅延素子２３−（ｉ−１）または分周器２２の出力をクロック信号の１周期分遅延させて出力する。実施の形態１において、遅延素子２３−ｐ〜２３−Ｍの数（Ｍ−ｐ）は、遅延素子２３−ｐ〜２３−Ｍによる総遅延量が、分周器２２から出力されるクロック信号の１周期となるように決定される。 The delay circuit 23 includes a plurality of M delay elements 23-1 to 23 -M connected in series. The delay element 23-i is synchronized with the clock signal generated by the clock signal generation circuit 21. The output of the preceding delay element 23- (i-1) or the frequency divider 22 is delayed by one cycle of the clock signal and output. In the first embodiment, the number of delay elements 23-p to 23-M (Mp) is the total delay amount of the delay elements 23-p to 23-M of the clock signal output from the frequency divider 22. It is determined to be one cycle.

ホールド回路２４は、クロック信号生成回路２１により生成されたクロック信号に同期して、第Ｐ段の遅延素子２３−Ｐから最終段の遅延素子２３−Ｍまでの一部の遅延素子の出力を、クロック信号生成回路２１によるクロック信号の１周期ごとにホールドする。ホールド回路２４は、フリップフロップなどで構成される。 The hold circuit 24 synchronizes with the clock signal generated by the clock signal generation circuit 21 and outputs the outputs of some delay elements from the P-th delay element 23-P to the final-stage delay element 23-M. The clock signal generation circuit 21 holds the clock signal every cycle. The hold circuit 24 is configured by a flip-flop or the like.

エンコーダ２５は、複数の遅延素子２３−１〜２３−Ｍの出力値に基づいて、所定の時間でクロック信号が進行した遅延素子の個数を特定する。 The encoder 25 specifies the number of delay elements in which the clock signal has advanced in a predetermined time based on the output values of the plurality of delay elements 23-1 to 23-M.

図１に戻り、位相差補正回路１０は、遅延速度測定回路９により計測された第１信号進行速度および第２信号進行速度に基づいて、位相差検出回路８による位相差信号ＰＨＤを補正する。このとき、位相差補正回路１０は、エンコーダ２５により特定された遅延素子の個数に基づいて、位相差検出回路８による位相差信号ＰＨＤを補正する。 Returning to FIG. 1, the phase difference correction circuit 10 corrects the phase difference signal PHD by the phase difference detection circuit 8 based on the first signal advance speed and the second signal advance speed measured by the delay speed measurement circuit 9. At this time, the phase difference correction circuit 10 corrects the phase difference signal PHD by the phase difference detection circuit 8 based on the number of delay elements specified by the encoder 25.

実施の形態１では、位相差補正回路１０は、ＢＤ信号における立ち上がりエッジが検出された時点のエンコーダ２５により特定された遅延素子の個数（第１信号進行速度に相当）と、その後ＢＤ信号における次の立ち上がりエッジが検出されるまでの期間の任意の時点のエンコーダ２５により特定された遅延素子の個数（第２信号進行速度に相当）とに基づいて、その任意の時点の位相差信号ＰＨＤを補正する。 In the first embodiment, the phase difference correction circuit 10 includes the number of delay elements (corresponding to the first signal traveling speed) specified by the encoder 25 at the time when the rising edge in the BD signal is detected, and then the next in the BD signal. The phase difference signal PHD at an arbitrary time is corrected based on the number of delay elements (corresponding to the second signal traveling speed) specified by the encoder 25 at an arbitrary time in the period until the rising edge of the signal is detected. To do.

第１信号進行速度に相当する遅延素子の個数をＮ１、第２信号進行速度に相当する遅延素子の個数をＮ２、位相差検出回路８による位相差信号の示す位相差をＰ、補正後の位相差をＰｃとすると、例えば、式Ｐｃ＝Ｐ×Ｎ２／Ｎ１に従って、位相差が線形に補正される。なお、位相差補正回路１０は、第２信号進行速度に相当する遅延素子の個数を複数回（例えば３回）測定し、それらに基づいて計算された補正後の位相差Ｐｃの平均を計算し、その平均値を出力するようにしてもよい。また、補正量（補正前の位相差Ｐと補正後の位相差Ｐｃとの差の絶対値）が所定の閾値より大きい場合には、補正せずに、位相差補正回路１０は、位相差検出回路８からの位相差Ｐをそのまま出力するようにしてもよい。 The number of delay elements corresponding to the first signal traveling speed is N1, the number of delay elements corresponding to the second signal traveling speed is N2, the phase difference indicated by the phase difference signal by the phase difference detection circuit 8 is P, and the corrected level. Assuming that the phase difference is Pc, for example, the phase difference is linearly corrected according to the equation Pc = P × N2 / N1. The phase difference correction circuit 10 measures the number of delay elements corresponding to the second signal traveling speed a plurality of times (for example, three times), and calculates the average of the corrected phase difference Pc calculated based on the number of delay elements. The average value may be output. Further, when the correction amount (absolute value of the difference between the phase difference P before correction and the phase difference Pc after correction) is larger than a predetermined threshold value, the phase difference correction circuit 10 does not correct the phase difference but detects the phase difference. The phase difference P from the circuit 8 may be output as it is.

次に、上記装置の動作について説明する。 Next, the operation of the above apparatus will be described.

まず、遅延速度測定回路９の動作について説明する。図３は、図２に示す遅延速度測定回路９の動作を説明するフローチャートである。 First, the operation of the delay speed measurement circuit 9 will be described. FIG. 3 is a flowchart for explaining the operation of the delay rate measuring circuit 9 shown in FIG.

まず、クロック信号生成回路２１がクロック信号の出力を開始するとともに図示せぬタイマが計時を開始する（ステップＳ１）。遅延回路２３では、各遅延素子２３−ｉが１クロック分ずつ信号を遅延させつつ進行させていく。また、ホールド回路２４は、遅延素子２３−Ｐ〜２３−Ｍの出力をクロック信号に同期させて定期的にホールドしていく。 First, the clock signal generation circuit 21 starts outputting a clock signal and a timer (not shown) starts measuring time (step S1). In the delay circuit 23, each delay element 23-i advances while delaying the signal by one clock. The hold circuit 24 periodically holds the outputs of the delay elements 23-P to 23-M in synchronization with the clock signal.

そして、タイマによる計時開始から所定の遅延時間ＴＤが経過すると（ステップＳ２）、エンコーダ２５は、その時点でホールド回路２４によりホールドされている遅延素子２３−Ｐ〜２３−Ｍの出力値から、信号の立ち上がりエッジにある遅延素子２３−ｋを特定する（ステップＳ３）。図４は、遅延時間ＴＤ経過時にホールド回路２４によりホールドされている遅延素子２３−Ｐ〜２３−Ｍの出力値の一例を示す図である。例えば、図４に示すように、遅延素子２３−ｋの出力値がローレベル（＝ゼロ）であり、その次段の遅延素子２３−（ｋ＋１）の出力値がハイレベル（＝１）である場合には、立ち上がりエッジが遅延素子２３−ｋにあると特定される。 When a predetermined delay time TD elapses from the start of time measurement by the timer (step S2), the encoder 25 generates a signal from the output values of the delay elements 23-P to 23-M held by the hold circuit 24 at that time. The delay element 23-k at the rising edge is identified (step S3). FIG. 4 is a diagram illustrating an example of output values of the delay elements 23-P to 23-M held by the hold circuit 24 when the delay time TD has elapsed. For example, as shown in FIG. 4, the output value of the delay element 23-k is low level (= zero), and the output value of the delay element 23- (k + 1) in the next stage is high level (= 1). In the case, the rising edge is identified as being in the delay element 23-k.

エンコーダ２５は、立ち上がりエッジにある遅延素子２３−ｋを特定すると、その遅延素子２３−ｋの位置から、遅延素子の個数（ここでは、ｋに等しい）を特定し出力する（ステップＳ４）。 When the encoder 25 identifies the delay element 23-k at the rising edge, the encoder 25 identifies and outputs the number of delay elements (here, equal to k) from the position of the delay element 23-k (step S4).

次に、遅延速度測定回路９により測定される信号進行速度に基づいて位相差を補正する処理について説明する。 Next, processing for correcting the phase difference based on the signal traveling speed measured by the delay speed measuring circuit 9 will be described.

上述のように、変調信号遅延回路４は、レーザ変調回路３からの変調信号ＶＤＡＴＡをｎ個の遅延素子で順番に遅延させることにより複数（ｎ個）の遅延変調信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎを発生し、遅延変調信号選択回路５へ供給する。遅延変調信号ＶＤＡＴＡｉは、元の変調信号ＶＤＡＴＡから、ｉ×Ｔ／ｎだけ遅延している。なお、Ｔは、基本クロック信号ＶＣＬＫの周期である。 As described above, the modulation signal delay circuit 4 generates a plurality (n) of delay modulation signals VDATA1 to VDATAn by sequentially delaying the modulation signal VDATA from the laser modulation circuit 3 by n delay elements. This is supplied to the delay modulation signal selection circuit 5. The delayed modulation signal VDATAi is delayed from the original modulation signal VDATA by i × T / n. T is the period of the basic clock signal VCLK.

一方、位相差検出回路８は、ＢＤ信号と基本クロック信号ＶＣＬＫの位相差を検出し、位相差信号ＰＨＤ（ＰＨＤ＝ＰＨＤ１〜ＰＨＤｎ）を発生し、位相差補正回路１０へ出力する。ＢＤ信号と変調信号ＶＤＡＴＡの位相差の最大値は、基本クロック信号ＶＣＬＫの約１周期分となる。このため、位相差検出回路８では、直列接続されたｎ個の遅延素子で、ＢＤ信号、及びＢＤ信号をＴ／ｎずつ遅延させた１または複数のＢＤ遅延信号が生成され、ＢＤ信号およびｎ個のＢＤ遅延信号の立ち上がりエッジのタイミングでの基本クロック信号ＶＣＬＫの値から、検出分解能をＴ／ｎとして、位相差が検出される。 On the other hand, the phase difference detection circuit 8 detects the phase difference between the BD signal and the basic clock signal VCLK, generates a phase difference signal PHD (PHD = PHD1 to PHDn), and outputs it to the phase difference correction circuit 10. The maximum value of the phase difference between the BD signal and the modulation signal VDATA is about one cycle of the basic clock signal VCLK. For this reason, in the phase difference detection circuit 8, the BD signal and one or a plurality of BD delay signals obtained by delaying the BD signal by T / n are generated by n delay elements connected in series. From the value of the basic clock signal VCLK at the timing of the rising edge of each BD delay signal, the phase difference is detected with the detection resolution T / n.

例えば、ＢＤ信号の立ち上がりエッジの時点での基本クロック信号ＶＣＬＫの値と、第１のＢＤ遅延信号（遅延量：Ｔ／ｎ）の立ち上がりエッジの時点での基本クロック信号ＶＣＬＫの値とが異なる場合には、位相差がＴ／ｎ未満であるため、位相差信号ＰＨＤの値をＰＨＤ１（遅延量：Ｔ／ｎに相当する値）にセットする。同様に、第（ｉ−１）（ｉ＝２，・・・，ｎ）のＢＤ遅延信号（遅延量：（ｉ−１）／ｎ×Ｔ）の立ち上がりエッジの時点での基本クロック信号ＶＣＬＫの値と第ｉのＢＤ遅延信号（遅延量：ｉ／ｎ×Ｔ）の立ち上がりエッジの時点での基本クロック信号ＶＣＬＫの値とが異なる場合には、位相差が（ｉ−１）／ｎ×Ｔ以上ｉ／ｎ×Ｔ未満であるため、位相差信号ＰＨＤの値をＰＨＤｉ（遅延量：ｉ／ｎ×Ｔに相当する値）にセットする。 For example, the value of the basic clock signal VCLK at the time of the rising edge of the BD signal is different from the value of the basic clock signal VCLK at the time of the rising edge of the first BD delay signal (delay amount: T / n). Since the phase difference is less than T / n, the value of the phase difference signal PHD is set to PHD1 (a delay amount: a value corresponding to T / n). Similarly, the basic clock signal VCLK at the time of the rising edge of the (i−1) th (i = 2) (i = 2,..., N) BD delay signal (delay amount: (i−1) / n × T) When the value is different from the value of the basic clock signal VCLK at the rising edge of the i-th BD delay signal (delay amount: i / n × T), the phase difference is (i−1) / n × T. Since it is less than i / n × T, the value of the phase difference signal PHD is set to PHDi (a delay amount: a value corresponding to i / n × T).

他方、遅延速度測定回路９は、ＢＤ信号の立ち上がりエッジが検出されるたびに、次のＢＤ信号の立ち上がりエッジまで、上述の測定処理を繰り返し行い、測定結果としての各時点の遅延速度（つまり、遅延素子２３−ｉの個数）を示す信号を位相差補正回路１０に出力する。 On the other hand, each time the rising edge of the BD signal is detected, the delay rate measuring circuit 9 repeats the above measurement process until the next rising edge of the BD signal, and the delay rate at each time point as a measurement result (that is, A signal indicating the number of delay elements 23-i is output to the phase difference correction circuit 10.

そして、位相差補正回路１０は、ＢＤ信号の立ち上がりエッジが検出されたときの遅延速度を次のＢＤ信号の立ち上がりエッジまで図示せぬ記憶素子に記憶しておき、その記憶している遅延速度と、遅延速度測定回路９から得られる各時点での遅延速度とに基づいて、位相差検出回路８からの位相差信号ＰＨＤを補正する。補正後の位相差信号ＰＨＤは、遅延変調信号選択回路５へ出力される。 The phase difference correction circuit 10 stores the delay speed when the rising edge of the BD signal is detected in a storage element (not shown) until the next rising edge of the BD signal, and the stored delay speed and The phase difference signal PHD from the phase difference detection circuit 8 is corrected based on the delay speed at each time point obtained from the delay speed measurement circuit 9. The corrected phase difference signal PHD is output to the delay modulation signal selection circuit 5.

例えば、ＢＤ信号の立ち上がりエッジが検出されたときの遅延速度としての遅延素子２３−ｉの個数をＫ０とし、ある時点での遅延速度としての遅延素子２３−ｉの個数をＫとし、位相差検出回路８の遅延素子の数がｎであり、位相差信号ＰＨＤの値がＰＨＤｉである場合、位相差補正回路１０は、位相差信号ＰＨＤの値をＰＨＤｉからＰＨＤｊへ変更し、変更後の位相差信号ＰＨＤを遅延変調信号選択回路５へ出力する。ただし、ｊ＝ｉｎｔ（ｉ×Ｋ／Ｋ０）であり、ｉｎｔ（）は、小数点以下を切り捨てる関数である。 For example, the number of delay elements 23-i as a delay speed when a rising edge of a BD signal is detected is K0, the number of delay elements 23-i as a delay speed at a certain time is K, and phase difference detection When the number of delay elements in the circuit 8 is n and the value of the phase difference signal PHD is PHDi, the phase difference correction circuit 10 changes the value of the phase difference signal PHD from PHDi to PHDj and changes the phase difference after the change. The signal PHD is output to the delay modulation signal selection circuit 5. However, j = int (i × K / K0), and int () is a function for truncating the decimal part.

遅延変調信号選択回路５は、位相差補正回路１０からの位相差信号ＰＨＤの値に応じて、複数の遅延変調信号（変調信号ＶＤＡＴＡ，ＶＤＡＴＡ１〜ＶＤＡＴＡｎ）から、１つの変調信号を選択する。位相差信号ＰＨＤの値がＰＨＤｉである場合、ＶＤＡＴＡｉが選択される。レーザ発光回路６は、遅延変調信号選択回路５により選択されたその変調信号ＶＤＡＴＡＯＵＴに基づいてレーザビームを発光させる。 The delay modulation signal selection circuit 5 selects one modulation signal from a plurality of delay modulation signals (modulation signals VDATA, VDATA1 to VDATAn) according to the value of the phase difference signal PHD from the phase difference correction circuit 10. When the value of the phase difference signal PHD is PHDi, VDATAi is selected. The laser emission circuit 6 emits a laser beam based on the modulation signal VDATAOUT selected by the delay modulation signal selection circuit 5.

遅延速度測定回路９は、ＢＤ信号の立ち上がりエッジ検出時から次のＢＤ信号の立ち上がりエッジ検出までの期間において、上述のようにして遅延速度を繰り返し測定し、位相差補正回路１０は、計測されたそれらの遅延速度に基づいて位相差信号の補正を繰り返し実行し、補正後の位相差信号を遅延変調信号選択回路５へ繰り返し出力する。遅延変調信号選択回路５は、ＢＤ信号の立ち上がりエッジ検出時から次のＢＤ信号の立ち上がりエッジ検出までの期間において、繰り返し位相差信号が供給されるごとに、変調信号を選択し直す。 The delay speed measurement circuit 9 repeatedly measures the delay speed as described above during the period from the detection of the rising edge of the BD signal to the detection of the rising edge of the next BD signal, and the phase difference correction circuit 10 is measured. The correction of the phase difference signal is repeatedly executed based on the delay speed, and the corrected phase difference signal is repeatedly output to the delay modulation signal selection circuit 5. The delay modulation signal selection circuit 5 reselects the modulation signal every time the phase difference signal is repeatedly supplied during the period from the detection of the rising edge of the BD signal to the detection of the rising edge of the next BD signal.

以上のように、上記実施の形態１によれば、位相差検出回路８は、水平同期信号（ＢＤ信号）を順次遅延させて複数の遅延同期信号を発生する遅延回路を有し、遅延同期信号を使用して水平同期信号と基本クロック信号との位相差を検出し位相差信号ＰＨＤを発生する。変調信号遅延回路４は、基本クロック信号ＶＣＬＫに基づいて変調された画像信号ＶＤＡＴＡを順次遅延させて複数の遅延画像信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎを発生する。遅延変調信号選択回路５は、位相差信号ＰＨＤの値に従って、画像信号ＶＤＡＴＡ及び複数の遅延画像信号ＶＤＡＴＡ１〜ＶＤＡＴＡｎより一の画像信号を選択する。遅延速度測定回路９は、水平同期信号の立ち上がりエッジ検出時における所定の遅延回路２３の第１信号進行速度、および水平同期信号の立ち上がりエッジ検出後のあるタイミングにおける所定の遅延回路２３の第２信号進行速度を計測する。位相差補正回路１０は、遅延速度測定回路９により計測された第１信号進行速度および第２信号進行速度に基づいて、位相差検出回路による位相差信号ＰＨＤを補正する。 As described above, according to the first embodiment, the phase difference detection circuit 8 includes the delay circuit that sequentially delays the horizontal synchronization signal (BD signal) to generate a plurality of delay synchronization signals. Is used to detect the phase difference between the horizontal synchronizing signal and the basic clock signal to generate the phase difference signal PHD. The modulation signal delay circuit 4 sequentially delays the image signal VDATA modulated based on the basic clock signal VCLK to generate a plurality of delayed image signals VDATA1 to VDATAn. The delay modulation signal selection circuit 5 selects one image signal from the image signal VDATA and the plurality of delayed image signals VDATA1 to VDATAn according to the value of the phase difference signal PHD. The delay speed measurement circuit 9 is configured to detect the first signal advance speed of the predetermined delay circuit 23 when the rising edge of the horizontal synchronization signal is detected and the second signal of the predetermined delay circuit 23 at a certain timing after the detection of the rising edge of the horizontal synchronization signal. Measure progress speed. The phase difference correction circuit 10 corrects the phase difference signal PHD by the phase difference detection circuit based on the first signal traveling speed and the second signal traveling speed measured by the delay speed measuring circuit 9.

これにより、電源電圧変動、温度変動などの要因で位相差検出回路８内の遅延回路による遅延量が基本クロック信号ＶＣＬＫの周期より短い時間で動的に変動し位相差検出回路８による位相差信号に誤差が発生しても、位相差補正回路１０により補正が行われるため、遅延変調信号選択回路５は、その時点において正確な位相差を知ることができ、その正確な位相差に対応した画像信号を選択することができる。 As a result, the amount of delay by the delay circuit in the phase difference detection circuit 8 dynamically varies in a time shorter than the period of the basic clock signal VCLK due to factors such as power supply voltage fluctuation and temperature fluctuation, and the phase difference signal from the phase difference detection circuit 8 Even if an error occurs, the phase difference correction circuit 10 corrects the error, so that the delay modulation signal selection circuit 5 can know an accurate phase difference at that time and an image corresponding to the accurate phase difference. A signal can be selected.

実施の形態２．
実施の形態２では、実施の形態１における遅延速度測定回路９とは異なる遅延速度測定回路９ａが使用される。なお、実施の形態２に係る画像形成装置におけるその他の構成は実施の形態１のものと同様である。 Embodiment 2. FIG.
In the second embodiment, a delay speed measurement circuit 9a different from the delay speed measurement circuit 9 in the first embodiment is used. The rest of the configuration of the image forming apparatus according to the second embodiment is the same as that of the first embodiment.

図５は、実施の形態２における遅延速度測定回路９ａの構成を示すブロック図である。図５において、クロック信号生成回路２１、分周器２２および遅延回路２３は、図２に示すものと同様のものである。また、ホールド回路４１は、クロック信号生成回路２１により生成されたクロック信号に同期して、第１段の遅延素子２３−１から最終段の遅延素子２３−Ｍの出力を、クロック信号生成回路２１によるクロック信号の１周期ごとにホールドする。ホールド回路４１は、フリップフロップなどで構成される。実施の形態２において、遅延素子２３−１〜２３−Ｍの総数Ｍは、遅延素子２３−１〜２３−Ｍによる総遅延量が、分周器２２から出力されるクロック信号の１周期となるように決定される。 FIG. 5 is a block diagram showing the configuration of the delay rate measurement circuit 9a according to the second embodiment. In FIG. 5, a clock signal generation circuit 21, a frequency divider 22, and a delay circuit 23 are the same as those shown in FIG. In addition, the hold circuit 41 synchronizes with the clock signal generated by the clock signal generation circuit 21, and outputs the output of the delay element 23 -M from the first stage to the clock signal generation circuit 21. Is held every cycle of the clock signal. The hold circuit 41 is configured by a flip-flop or the like. In the second embodiment, the total number M of the delay elements 23-1 to 23 -M is equal to one period of the clock signal output from the frequency divider 22 with the total delay amount by the delay elements 23-1 to 23 -M. To be determined.

また、エンコーダ４２は、複数の遅延素子２３−１〜２３−Ｍの出力値に基づいて、所定の時間でクロック信号が進行した遅延素子の個数を特定する。実施の形態２では、エンコーダ４２は、複数の遅延素子２３−１〜２３−Ｍの出力値に基づいて、第１タイミングでの信号の立ち上がりエッジにある遅延素子２３−ｐ１を特定し、所定の遅延時間ＴＤ後の第２タイミングでの信号の立ち上がりエッジにある遅延素子２３−ｐ２を特定し、第１タイミングで特定された遅延素子２３−ｐ１の位置（＝ｐ１）と第２タイミングで特定された遅延素子２３−ｐ２の位置（＝ｐ２）とから、所定の時間で信号が進行した遅延素子の個数（＝ｐ２−ｐ１）を特定する。図７は、計時開始時（ｔ＝０）および遅延時間ＴＤ経過時（ｔ＝ＴＤ）にホールド回路４１によりホールドされている遅延素子の出力値の一例を示す図である。 Further, the encoder 42 specifies the number of delay elements in which the clock signal has advanced in a predetermined time based on the output values of the plurality of delay elements 23-1 to 23 -M. In the second embodiment, the encoder 42 specifies the delay element 23-p1 at the rising edge of the signal at the first timing based on the output values of the plurality of delay elements 23-1 to 23-M, and determines a predetermined value. The delay element 23-p2 at the rising edge of the signal at the second timing after the delay time TD is specified, and the position (= p1) of the delay element 23-p1 specified at the first timing and the second timing are specified. From the position of the delay element 23-p2 (= p2), the number of delay elements (= p2-p1) in which the signal has advanced in a predetermined time is specified. FIG. 7 is a diagram illustrating an example of the output value of the delay element held by the hold circuit 41 at the start of timing (t = 0) and when the delay time TD has elapsed (t = TD).

次に、上記回路の動作について説明する。図６は、図５に示す遅延速度測定回路９ａの動作を説明するフローチャートである。 Next, the operation of the above circuit will be described. FIG. 6 is a flowchart for explaining the operation of the delay rate measuring circuit 9a shown in FIG.

まず、図示せぬタイマが計時を開始するときに（ステップＳ２１）、エンコーダ４２は、その時点でホールド回路４１によりホールドされている遅延素子２３−１〜２３−Ｍの出力値から、信号の立ち上がりエッジにある遅延素子２３−ｐ１を特定する（ステップＳ２２）。そして、遅延回路２３では、各遅延素子２３−ｉが１クロック分ずつ信号を遅延させつつ進行させていく。また、ホールド回路４１は、遅延素子２３−１〜２３−Ｍの出力をクロック信号に同期させて定期的にホールドしていく。 First, when a timer (not shown) starts measuring time (step S21), the encoder 42 rises from the output value of the delay elements 23-1 to 23-M held by the hold circuit 41 at that time. The delay element 23-p1 at the edge is specified (step S22). In the delay circuit 23, each delay element 23-i advances while delaying the signal by one clock. The hold circuit 41 periodically holds the outputs of the delay elements 23-1 to 23-M in synchronization with the clock signal.

そして、タイマによる計時開始から所定の遅延時間ＴＤが経過すると（ステップＳ２３）、エンコーダ４２は、その時点でホールド回路４１によりホールドされている遅延素子２３−１〜２３−Ｍの出力値から、信号の立ち上がりエッジにある遅延素子２３−ｐ２を特定する（ステップＳ２４）。 When a predetermined delay time TD elapses from the start of timing by the timer (step S23), the encoder 42 determines the signal from the output values of the delay elements 23-1 to 23-M held by the hold circuit 41 at that time. The delay element 23-p2 at the rising edge is identified (step S24).

エンコーダ２５は、ステップＳ２で特定した遅延素子２３−ｐ１の位置とステップＳ４で特定した遅延素子２３−ｐ２の位置とから、遅延時間ＴＤで立ち上がりエッジが進行した遅延素子の個数（ここでは、ｐ２−ｐ１に等しい）を特定し出力する（ステップＳ２５）。 The encoder 25 determines the number of delay elements whose rising edges have progressed in the delay time TD from the position of the delay element 23-p1 identified in step S2 and the position of the delay element 23-p2 identified in step S4 (here, p2 -Equal to -p1) and output (step S25).

例えば、遅延速度測定回路９ａは、クロック信号生成回路２１によるクロック信号の１周期ごとに、遅延素子の個数を出力するようにしてもよい。 For example, the delay speed measurement circuit 9a may output the number of delay elements for each cycle of the clock signal generated by the clock signal generation circuit 21.

なお、実施の形態２に係る画像形成装置におけるその他の動作は実施の形態１のものと同様である。 Other operations in the image forming apparatus according to the second embodiment are the same as those in the first embodiment.

なお、上述の各実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。 Each embodiment described above is a preferred example of the present invention, but the present invention is not limited to these, and various modifications and changes can be made without departing from the scope of the present invention. It is.

例えば、上記各実施の形態においては、信号の立ち上がりエッジを検出するようにしているが、その代わりに、信号の立ち下がりエッジを検出するようにしてもよい。 For example, in each of the embodiments described above, the rising edge of the signal is detected, but instead, the falling edge of the signal may be detected.

また、上記実施の形態１において、タイマは、分周器２２から出力されるクロック信号においてエッジ（例えば立ち上がりエッジ）が検出されたとき、計時を開始するようにしてもよい。 In the first embodiment, the timer may start measuring time when an edge (for example, a rising edge) is detected in the clock signal output from the frequency divider 22.

本発明は、例えば、プリンタ、複合機、複写機などの画像形成装置に適用可能である。 The present invention can be applied to an image forming apparatus such as a printer, a multifunction peripheral, and a copying machine.

４変調信号遅延回路
５遅延変調信号選択回路
８位相差検出回路（演算回路の一例）
９，９ａ遅延速度測定回路
１０位相差補正回路（補正回路の一例）
２３遅延回路
２３−１〜２３−Ｍ遅延素子
２５，４２エンコーダ（遅延量特定回路の一例） 4 Modulation signal delay circuit 5 Delay modulation signal selection circuit 8 Phase difference detection circuit (an example of arithmetic circuit)
9, 9a Delay speed measurement circuit 10 Phase difference correction circuit (an example of a correction circuit)
23 delay circuit 23-1 to 23-M delay element 25, 42 encoder (an example of delay amount specifying circuit)

Claims

遅延回路を含む演算回路と、
前記演算回路内の遅延回路による信号遅延開始時における所定の遅延回路の第１信号進行速度、および前記演算回路内の遅延回路による信号遅延開始後のあるタイミングにおける前記所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路と、
前記遅延速度測定回路により計測された前記第１信号進行速度および前記第２信号進行速度に基づいて、前記演算回路による演算結果を補正する補正回路と、
を備えることを特徴とする電子機器。 An arithmetic circuit including a delay circuit;
The first signal traveling speed of the predetermined delay circuit at the start of signal delay by the delay circuit in the arithmetic circuit, and the second signal of the predetermined delay circuit at a certain timing after the start of signal delay by the delay circuit in the arithmetic circuit A delay speed measurement circuit for measuring the progress speed;
A correction circuit for correcting a calculation result by the calculation circuit based on the first signal progress speed and the second signal progress speed measured by the delay speed measurement circuit;
An electronic device comprising:

前記遅延速度測定回路は、前記所定の遅延回路としての、クロック信号を印加される直列接続された複数の遅延素子と、前記複数の遅延素子の出力値に基づいて、所定の時間で前記クロック信号が進行した遅延素子の個数を特定する遅延量特定回路とを有し、
前記補正回路は、前記遅延量特定回路により特定された前記個数に基づいて、前記演算回路による演算結果を補正すること、
を特徴とする請求項１記載の電子機器。 The delay speed measuring circuit includes a plurality of serially connected delay elements to which a clock signal is applied as the predetermined delay circuit, and the clock signal at a predetermined time based on output values of the plurality of delay elements. And a delay amount specifying circuit for specifying the number of delay elements that have progressed,
The correction circuit corrects a calculation result by the calculation circuit based on the number specified by the delay amount specifying circuit;
The electronic device according to claim 1.

前記遅延量特定回路は、前記複数の遅延素子の出力値に基づいて、第１タイミングで信号のエッジにある遅延素子を特定し、前記所定の時間後の第２タイミングで前記信号のエッジにある遅延素子を特定し、前記第１タイミングで特定された遅延素子の位置と前記第２タイミングで特定された遅延素子の位置とから、前記所定の時間で信号が進行した遅延素子の個数を特定することを特徴とする請求項２記載の電子機器。 The delay amount specifying circuit specifies a delay element at an edge of the signal at a first timing based on output values of the plurality of delay elements, and is at the edge of the signal at a second timing after the predetermined time. A delay element is specified, and the number of delay elements that have progressed in the predetermined time is specified from the position of the delay element specified at the first timing and the position of the delay element specified at the second timing. The electronic device according to claim 2.

前記遅延速度測定回路は、前記演算回路と同一の電源に接続されていることを特徴とする請求項１から請求項３のうちのいずれか１項記載の電子機器。 The electronic apparatus according to claim 1, wherein the delay speed measurement circuit is connected to the same power supply as the arithmetic circuit.

前記遅延速度測定回路は、前記演算回路と同一のＩＣチップに内蔵されていることを特徴とする請求項１から請求項４のうちのいずれか１項記載の電子機器。 5. The electronic apparatus according to claim 1, wherein the delay speed measurement circuit is built in the same IC chip as the arithmetic circuit. 6.

水平同期信号に基づいて繰り返しスキャンしながら画像形成を行なう変調ビームを生成する画像信号を前記水平同期信号に同期させながらエンジン側に出力する画像形成装置において、
前記水平同期信号を順次遅延させて複数の遅延同期信号を発生する遅延回路を有し、前記遅延同期信号を使用して前記水平同期信号と基本クロック信号との位相差を検出し位相差信号を発生する位相差検出回路と、
前記基本クロック信号に基づいて変調された画像信号を順次遅延させて複数の遅延画像信号を発生する変調信号遅延回路と、
前記位相差信号に対応させて前記画像信号及び複数の遅延画像信号より一の画像信号を選択する遅延変調信号選択回路と、
前記水平同期信号のエッジ検出時における所定の遅延回路の第１信号進行速度、および前記水平同期信号のエッジ検出後のあるタイミングにおける前記所定の遅延回路の第２信号進行速度を計測する遅延速度測定回路と、
前記遅延速度測定回路により計測された前記第１信号進行速度および前記第２信号進行速度に基づいて、前記位相差検出回路による演算結果を補正する補正回路と、
を備えることを特徴とする画像形成装置。 In an image forming apparatus that outputs an image signal that generates a modulated beam that performs image formation while repeatedly scanning based on a horizontal synchronization signal to the engine side while synchronizing with the horizontal synchronization signal,
A delay circuit that sequentially delays the horizontal synchronization signal to generate a plurality of delay synchronization signals, and detects a phase difference between the horizontal synchronization signal and a basic clock signal using the delay synchronization signal; A generated phase difference detection circuit;
A modulation signal delay circuit that sequentially delays the image signal modulated based on the basic clock signal to generate a plurality of delayed image signals;
A delay modulation signal selection circuit that selects one image signal from the image signal and a plurality of delayed image signals in correspondence with the phase difference signal;
Delay speed measurement for measuring a first signal advance speed of a predetermined delay circuit at the time of detecting an edge of the horizontal sync signal and a second signal progress speed of the predetermined delay circuit at a certain timing after the edge detection of the horizontal sync signal. Circuit,
A correction circuit that corrects a calculation result by the phase difference detection circuit based on the first signal traveling speed and the second signal traveling speed measured by the delay speed measuring circuit;
An image forming apparatus comprising: