JP2011003598A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置の製造方法に関し、詳しくはダイナミックランダムアクセスメモリ（Dynamic Random Access Memory、以下ＤＲＡＭ）に使用できる、半導体基板の上方にシリンダ状に積層されたキャパシタ、いわゆるスタック型キャパシタを有する半導体装置の製造方法に関するものである。 The present invention relates to a method of manufacturing a semiconductor device, and more specifically, a semiconductor device having a capacitor stacked in a cylindrical shape above a semiconductor substrate, that is, a so-called stack type capacitor, which can be used in a dynamic random access memory (DRAM). It is related with the manufacturing method.
近年、ＤＲＡＭの微細化が進むにつれてゲート長だけでなく、コンタクト、配線、配線と配線を繋ぐビアホール、キャパシタなど、全ての部分のサイズが小さくなってきている。また、キャパシタも容量を稼ぐ為に、高アスペクト比の凸（Ｃｏｎｃａｖｅ）構造、柱状（Ｐｉｌｌａｒ）構造や王冠（Ｃｒｏｗｎ）構造を用いて表面積を稼いでいる。 In recent years, not only the gate length but also the size of all parts such as contacts, wirings, via holes connecting the wirings to the wirings, capacitors, and the like have become smaller as the miniaturization of DRAMs progresses. Further, in order to increase the capacitance of the capacitor, the surface area is increased by using a high aspect ratio convex structure, pillar structure, or crown structure.
さらに、高アスペクト比のキャパシタにおいてＣｒｏｗｎ構造やＰｉｌｌａｒ構造では、倒れを防ぐ為に梁を入れる構造の開発が進んでいる（特許文献１〜２参照）。 Further, in the Crown structure and Pillar structure in a capacitor with a high aspect ratio, development of a structure in which a beam is inserted in order to prevent the collapse is progressing (see Patent Documents 1 and 2).
現在、スタック型のキャパシタを用いたＤＲＡＭではＣＯＢ（Capacitor Over Bitline）構造が主流となっている。ＤＲＡＭの微細化が進むと、前記構造においてキャパシタ容量を確保するために、高アスペクト比の構造を形成するにも限界がある。そこで、特許文献３では、コンタクトパッドを厚く形成し、その上にキャパシタシリンダ（下部電極）を形成することで、コンタクトパッドの側面もキャパシタ下部電極として使用して容量の増大を図っている。これは、高アスペクト比のキャパシタを形成するに際して、問題なくシリンダ孔を形成するためのアスペクト比にも限界があるため、ストレージノードを多段に形成することで、アスペクト比の限界以上の高さを確保するものである。 At present, a COB (Capacitor Over Bitline) structure is mainly used in a DRAM using a stack type capacitor. As the miniaturization of the DRAM proceeds, there is a limit in forming a high aspect ratio structure in order to secure the capacitor capacity in the structure. Therefore, in Patent Document 3, a contact pad is formed thick, and a capacitor cylinder (lower electrode) is formed thereon, whereby the side surface of the contact pad is also used as a capacitor lower electrode to increase the capacitance. This is because when forming a capacitor with a high aspect ratio, there is a limit to the aspect ratio for forming the cylinder hole without any problem, so by forming the storage node in multiple stages, the height exceeding the limit of the aspect ratio can be achieved. It is to secure.
ＤＲＡＭ等の半導体装置では、キャパシタを有するメモリセル領域に加えて、メモリセルへのデータの入出力やメモリ制御等を行うための周辺回路領域が形成される。キャパシタ用のシリンダ孔を開口する際には、エッチングストッパとなる絶縁膜が設けられる。キャパシタ孔形成のコアとなる絶縁膜が通常シリコン酸化膜であることから、エッチングストッパはシリコン窒化膜で構成される。半導体装置の製造では１枚のウエハ上に複数のチップとなる半導体装置を形成することから、エッチングストッパも全面に形成される。周辺回路領域上にもこのようにエッチングストッパ膜が形成される。一方、ゲート酸化や注入工程などの工程で周辺回路領域およびメモリセル領域のトランジスタのシリコンとゲート酸化膜の界面にダングリングボンドを生じてしまう。これらは接合リーク電流のリークパスとなる可能性がある。ダングリングボンドを回復する為には、水素雰囲気中で行うアニールが効果的である。しかし、このようなエッチングストッパ膜が存在すると水素雰囲気中でのアニール時に、水素が基板まで十分に到達しない場合がある。そのため、特許文献４では、周辺回路領域のエッチングストッパ膜などのシリコン窒化膜を水素雰囲気中でのアニール処理の前に除去する方法が提案されている。 In a semiconductor device such as a DRAM, in addition to a memory cell region having a capacitor, a peripheral circuit region for inputting / outputting data to / from the memory cell, memory control, and the like is formed. When opening the cylinder hole for the capacitor, an insulating film serving as an etching stopper is provided. Since the insulating film serving as the core for forming the capacitor hole is usually a silicon oxide film, the etching stopper is composed of a silicon nitride film. In the manufacture of a semiconductor device, a semiconductor device to be a plurality of chips is formed on a single wafer, so that an etching stopper is also formed on the entire surface. An etching stopper film is thus formed also on the peripheral circuit region. On the other hand, a dangling bond is generated at the interface between the silicon and the gate oxide film of the transistor in the peripheral circuit region and the memory cell region in a process such as gate oxidation or implantation process. These may be a leakage path for junction leakage current. In order to recover dangling bonds, annealing performed in a hydrogen atmosphere is effective. However, when such an etching stopper film is present, hydrogen may not sufficiently reach the substrate during annealing in a hydrogen atmosphere. Therefore, Patent Document 4 proposes a method of removing a silicon nitride film such as an etching stopper film in the peripheral circuit region before annealing in a hydrogen atmosphere.
ＤＲＡＭ等の半導体装置では、前述の通りメモリセル領域に加えて、周辺回路領域が形成される。そのため、周辺回路領域からメモリセル領域への電流の漏洩によるメモリデータの消失を防止するため、グランドに接続されたガードリングでキャパシタを保護することが望ましい。また、クラウン構造や凸構造のように下部電極の外壁をキャパシタ容量に使用する場合には、下部電極形成後に下部電極形成の際に使用したコアとなる絶縁膜(コア絶縁膜という)を除去する必要があるが、周辺回路領域においては一度形成した絶縁膜をそのまま層間絶縁膜として残す方が工程上有利となることから、メモリセル領域内のコア絶縁膜のみを除去するためのエッチングストッパとしての役割も、このガードリングで賄う方法が採用される。 In a semiconductor device such as a DRAM, a peripheral circuit region is formed in addition to the memory cell region as described above. Therefore, it is desirable to protect the capacitor with a guard ring connected to the ground in order to prevent the loss of memory data due to current leakage from the peripheral circuit region to the memory cell region. Also, when the outer wall of the lower electrode is used for the capacitor capacity, such as a crown structure or a convex structure, the insulating film (referred to as the core insulating film) used as the core used to form the lower electrode is removed after the lower electrode is formed. Although it is necessary to leave the insulating film once formed as an interlayer insulating film as it is in the peripheral circuit region, it is advantageous in the process. Therefore, as an etching stopper for removing only the core insulating film in the memory cell region. The role is also covered by this guard ring.
特許文献３のように、キャパシタを多段に形成する場合、ガードリングも高く形成する必要があるが、従来の技術において、ガードリングの形成まで考慮した技術は余りない。また、キャパシタの積層を考慮した梁の形成、特に周辺回路領域をメモリセル領域と共に有する半導体装置の製造方法において、周辺回路領域に不要な梁となるシリコン窒化膜などの絶縁膜を工程数を増大させることなく除去する方法が望まれる。 When the capacitors are formed in multiple stages as in Patent Document 3, it is necessary to form a high guard ring. However, in the conventional technique, there are not many techniques that consider the formation of the guard ring. In addition, in the method of manufacturing a semiconductor device having a peripheral circuit region together with a memory cell region in consideration of capacitor stacking, the number of steps of an insulating film such as a silicon nitride film that becomes an unnecessary beam in the peripheral circuit region is increased. The method of removing without making it desirable is desired.
本発明では、多段に積層されたキャパシタを有するメモリセル領域と周辺回路領域とを備える半導体装置において、メモリセル領域のキャパシタ周囲に配されるガードリングの形成と、シリンダを支える梁となるサポート絶縁膜の形成、並びに周辺回路領域に不要なサポート絶縁膜の除去とを、工程数を増大させることなく同時に達成できる方法が提供される。 According to the present invention, in a semiconductor device including a memory cell region having a multi-layered capacitor and a peripheral circuit region, formation of a guard ring disposed around the capacitor in the memory cell region and support insulation serving as a beam supporting the cylinder There is provided a method capable of simultaneously forming a film and removing a support insulating film unnecessary in a peripheral circuit region without increasing the number of steps.
すなわち、本発明の第１の実施態様によれば、
少なくとも２段の積層されたキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、
メモリセル領域の第１の層間絶縁膜に第１のシリンダ用深穴と、メモリセル領域と周辺回路領域との境界に第１のガードリング用深溝を形成する工程、
前記第１のシリンダ用深穴内および第１のガードリング用深穴に、該深穴を閉塞しない膜厚に第１の下部電極材料を成膜し、第１の下部電極と第１のガードリングを形成する工程、
前記第１の層間絶縁膜上に第１のサポート絶縁膜を前記第１の下部電極及び第１のガードリング内の空間を埋めて成膜する工程、
メモリセル領域の前記第１のサポート絶縁膜に少なくとも隣接する前記第１の下部電極間を開口する第１の開口部を形成すると同時に、周辺回路領域の前記第１のサポート絶縁膜の少なくとも一部を除去する工程、
全面に第２の層間絶縁膜を形成した後、前記第１の下部電極及び第１のガードリングの上端の少なくとも一部を露出する第２のシリンダ用深穴および第２のガードリング用深溝を形成する工程、
前記第２のシリンダ用深穴内および第２のガードリング用深穴に、該深穴を閉塞しない膜厚に第２の下部電極材料を成膜し、第２の下部電極と第２のガードリングを形成する工程、
前記第２の層間絶縁膜上に第２のサポート絶縁膜を前記第２の下部電極及び第２のガードリング内の空間を埋めて成膜する工程、
メモリセル領域の前記第２のサポート絶縁膜に少なくとも前記第１の開口部に対面する隣接する前記第２の下部電極間を開口する第２の開口部を形成する工程、
前記第２の開口部および第１の開口部を介して、メモリセル領域の第２の層間絶縁膜および第１の層間絶縁膜を除去する工程、
前記第２のサポート絶縁膜上および前記第２および第１の開口部を介して第１および第２の下部電極外壁上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極となるプレート電極を形成する工程、
周辺回路領域のプレート電極、容量絶縁膜および第２のサポート絶縁膜を除去する工程、
とを備える半導体装置の製造方法が提供される。
That is, according to the first embodiment of the present invention,
A method of manufacturing a semiconductor device having a memory cell region having at least two stacked capacitors and a peripheral circuit region,
Forming a first cylinder deep hole in the first interlayer insulating film of the memory cell region, and a first guard ring deep groove at the boundary between the memory cell region and the peripheral circuit region;
A first lower electrode material is deposited in the first deep hole for the cylinder and in the first deep hole for the guard ring so as not to close the deep hole, and the first lower electrode and the first guard ring are formed. Forming a process,
Forming a first support insulating film on the first interlayer insulating film by filling a space in the first lower electrode and the first guard ring;
At least a part of the first support insulating film in the peripheral circuit region is formed at the same time as forming a first opening that opens between the first lower electrodes adjacent to the first support insulating film in the memory cell region. Removing the step,
After forming the second interlayer insulating film on the entire surface, the second cylinder deep hole and the second guard ring deep groove exposing at least a part of the upper ends of the first lower electrode and the first guard ring are formed. Forming step,
A second lower electrode material is formed in the second cylinder deep hole and in the second guard ring deep hole so as not to close the deep hole, and the second lower electrode and the second guard ring are formed. Forming a process,
Forming a second support insulating film on the second interlayer insulating film by filling a space in the second lower electrode and the second guard ring;
Forming a second opening in the second support insulating film in the memory cell region at least between the second lower electrodes adjacent to each other facing the first opening;
Removing the second interlayer insulating film and the first interlayer insulating film in the memory cell region through the second opening and the first opening;
A capacitor insulating film is formed on the second support insulating film and on the first and second lower electrode outer walls through the second and first openings, and becomes an upper electrode on the capacitor insulating film. Forming a plate electrode;
Removing the plate electrode, the capacitor insulating film and the second support insulating film in the peripheral circuit region;
A method for manufacturing a semiconductor device is provided.
また、本発明の第２の実施態様によれば、
少なくとも２段の積層されたキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、
メモリセル領域の第１の層間絶縁膜に第１のシリンダ用深穴と、メモリセル領域と周辺回路領域との境界に第１のガードリング用深溝を形成する工程、
前記第１のシリンダ用深穴内および第１のガードリング用深穴に、該深穴を閉塞しない膜厚に第１の下部電極材料を成膜し、第１の下部電極と第１のガードリングを形成する工程、
前記第１の層間絶縁膜上に第１のサポート絶縁膜を前記第１の下部電極及び第１のガードリング上の空間を埋めて成膜する工程、
メモリセル領域の前記第１のサポート絶縁膜に少なくとも隣接する前記第１の下部電極間を開口する第１の開口部を形成すると同時に、周辺回路領域の前記第１のサポート絶縁膜の少なくとも一部を除去する工程、
全面に第２の層間絶縁膜および第２のサポート絶縁膜を形成した後、前記第１の下部電極及び第１のガードリングの上端の少なくとも一部を露出する第２のシリンダ用深穴および第２のガードリング用深溝を形成する工程、
前記第２のシリンダ用深穴内および第２のガードリング用深穴に、該深穴を閉塞しない膜厚に第２の下部電極材料を成膜し、第２の下部電極と第２のガードリングを形成する工程、
メモリセル領域の前記第２のサポート絶縁膜に少なくとも前記第１の開口部に対面する隣接する前記第２の下部電極間を開口する第２の開口部を形成する工程、
前記第２の開口部および第１の開口部を介して、メモリセル領域の第２の層間絶縁膜および第１の層間絶縁膜を除去する工程、
前記第２のサポート絶縁膜上、前記第２の下部電極内壁上および前記第２および第１の開口部を介して第１および第２の下部電極外壁上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極となるプレート電極を形成する工程、
周辺回路領域のプレート電極、容量絶縁膜および第２のサポート絶縁膜を除去する工程、
とを備える半導体装置の製造方法が提供される。
Moreover, according to the second embodiment of the present invention,
A method of manufacturing a semiconductor device having a memory cell region having at least two stacked capacitors and a peripheral circuit region,
Forming a first cylinder deep hole in the first interlayer insulating film of the memory cell region, and a first guard ring deep groove at the boundary between the memory cell region and the peripheral circuit region;
A first lower electrode material is deposited in the first deep hole for the cylinder and in the first deep hole for the guard ring so as not to close the deep hole, and the first lower electrode and the first guard ring are formed. Forming a process,
Forming a first support insulating film on the first interlayer insulating film so as to fill a space above the first lower electrode and the first guard ring;
At least a part of the first support insulating film in the peripheral circuit region is formed at the same time as forming a first opening that opens between the first lower electrodes adjacent to the first support insulating film in the memory cell region. Removing the step,
After forming the second interlayer insulating film and the second support insulating film on the entire surface, the second deep cylinder hole and the second deep hole for exposing at least part of the upper ends of the first lower electrode and the first guard ring Forming a deep groove for guard ring of 2,
A second lower electrode material is formed in the second cylinder deep hole and in the second guard ring deep hole so as not to close the deep hole, and the second lower electrode and the second guard ring are formed. Forming a process,
Forming a second opening in the second support insulating film in the memory cell region at least between the second lower electrodes adjacent to each other facing the first opening;
Removing the second interlayer insulating film and the first interlayer insulating film in the memory cell region through the second opening and the first opening;
Forming a capacitive insulating film on the second support insulating film, on the inner wall of the second lower electrode, and on the outer wall of the first and second lower electrodes through the second and first openings, Forming a plate electrode serving as an upper electrode on the capacitor insulating film;
Removing the plate electrode, the capacitor insulating film and the second support insulating film in the peripheral circuit region;
A method for manufacturing a semiconductor device is provided.
さらに本発明の第３の実施態様によれば、
少なくとも２段の積層されたキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、
メモリセル領域の第１の層間絶縁膜に第１のシリンダ用深穴と、メモリセル領域と周辺回路領域との境界に第１のガードリング用深溝を形成する工程、
前記第１のシリンダ用深穴内および第１のガードリング用深穴に、該深穴を閉塞しない膜厚に第１の下部電極材料を成膜し、第１の下部電極と第１のガードリングを形成する工程、
前記第１の層間絶縁膜上に第１のサポート絶縁膜を前記第１の下部電極及び第１のガードリング上の空間を埋めて成膜する工程、
メモリセル領域の前記第１のサポート絶縁膜に少なくとも隣接する前記第１の下部電極間を開口する第１の開口部を形成する工程、
全面に第２の層間絶縁膜を形成した後、前記第１の下部電極及び第１のガードリングの上端の少なくとも一部を露出する第２のシリンダ用深穴および第２のガードリング用深溝を形成する工程、
前記第２のシリンダ用深穴内および第２のガードリング用深穴に、該深穴を閉塞しない膜厚に第２の下部電極材料を成膜し、第２の下部電極と第２のガードリングを形成する工程、
前記第２の層間絶縁膜を除去した後、前記第１の開口部を介して、メモリセル領域の第１の層間絶縁膜を除去する工程、
前記第２の下部電極内壁および外壁上、前記第１のサポート絶縁膜上および前記第１の開口部を介して第１の下部電極外壁上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極となるプレート電極を形成する工程、
周辺回路領域のプレート電極、容量絶縁膜および第１のサポート絶縁膜を除去する工程、
とを備える半導体装置の製造方法が提供される。
Furthermore, according to a third embodiment of the present invention,
A method of manufacturing a semiconductor device having a memory cell region having at least two stacked capacitors and a peripheral circuit region,
Forming a first cylinder deep hole in the first interlayer insulating film of the memory cell region, and a first guard ring deep groove at the boundary between the memory cell region and the peripheral circuit region;
A first lower electrode material is deposited in the first deep hole for the cylinder and in the first deep hole for the guard ring so as not to close the deep hole, and the first lower electrode and the first guard ring are formed. Forming a process,
Forming a first support insulating film on the first interlayer insulating film so as to fill a space above the first lower electrode and the first guard ring;
Forming a first opening that opens at least between the first lower electrodes adjacent to the first support insulating film in the memory cell region;
After forming the second interlayer insulating film on the entire surface, the second cylinder deep hole and the second guard ring deep groove exposing at least a part of the upper ends of the first lower electrode and the first guard ring are formed. Forming step,
A second lower electrode material is formed in the second cylinder deep hole and in the second guard ring deep hole so as not to close the deep hole, and the second lower electrode and the second guard ring are formed. Forming a process,
Removing the first interlayer insulating film in the memory cell region through the first opening after removing the second interlayer insulating film;
A capacitor insulating film is formed on the inner wall and outer wall of the second lower electrode, on the first support insulating film, and on the first lower electrode outer wall through the first opening, and on the capacitor insulating film. Forming a plate electrode as an upper electrode in
Removing the plate electrode, the capacitor insulating film and the first support insulating film in the peripheral circuit region;
A method for manufacturing a semiconductor device is provided.
本発明によれば、以下の効果が得られる。
（１）多段構造のキャパシタの形成において、メモリセル領域と周辺回路領域を区画するガードリングの形成、梁となるサポート絶縁膜の形成、並びに周辺回路領域において不要となるサポート絶縁膜の除去が効率的にかつ工程数を増大させることなく実施することができる。
According to the present invention, the following effects can be obtained.
(1) In forming a multi-stage capacitor, it is efficient to form a guard ring that partitions the memory cell region and the peripheral circuit region, to form a support insulating film that serves as a beam, and to remove a support insulating film that is unnecessary in the peripheral circuit region. And without increasing the number of steps.
（２）周辺回路領域において、キャパシタのサポート絶縁膜として用いているシリコン窒化膜について、周辺回路領域の層間絶縁膜の最上層のみを容量絶縁膜および上部電極の形成時に一括して除去し、それより下層の周辺回路領域のシリコン窒化膜を事前に除去することにより、工程数を増大させることなく、スルーホールのエッチングの難易度が下がり、抜け性が向上することによる歩留まり向上が期待できる。 (2) For the silicon nitride film used as the support insulating film of the capacitor in the peripheral circuit region, only the uppermost layer of the interlayer insulating film in the peripheral circuit region is removed at the same time when the capacitor insulating film and the upper electrode are formed. By removing the silicon nitride film in the lower peripheral circuit region in advance, without increasing the number of steps, it is possible to reduce the difficulty of etching through holes and to improve the yield by improving the omission.
（３）梁として用いているシリコン窒化膜の周辺回路領域の部分を除去することで、十分な水素を供給することが可能となる。この結果、ダングリングボンドを水素終端することにより、周辺Ｔｒ．では特性改善および接合リーク電流低減、セルＴｒ．においても特性改善および接合リーク電流低減によるリフレッシュ向上を期待することができる。 (3) It is possible to supply sufficient hydrogen by removing the peripheral circuit region portion of the silicon nitride film used as the beam. As a result, the dangling bonds are hydrogen-terminated, so that the peripheral Tr. In the characteristics improvement and junction leakage current reduction, the cell Tr. In this case, it is possible to expect improvement in refreshing by improving characteristics and reducing junction leakage current.
図２〜１５は、本発明の製造方法の第一の実施形態を説明する為のメモリセル領域の形成工程順を示す半導体装置の断面である。左側はセル部端＆周辺部、右側はセル部中央であり、他の実施形態例を説明する図面についても同様である。 2 to 15 are cross-sectional views of a semiconductor device showing the order of steps of forming a memory cell region for explaining the first embodiment of the manufacturing method of the present invention. The left side is the cell part edge & peripheral part, the right side is the cell part center, and the same applies to the drawings for explaining other embodiments.
まず図２の様に、半導体基板１上に素子分離領域２、ゲート電極３とセル領域および周辺回路領域の拡散層４，４’を有するトランジスタを形成する。その半導体基板１上にＣＶＤ法でＢＰＳＧ膜を６００ｎｍ〜７００ｎｍ程度成膜後、８００℃のリフローとＣＭＰ技術によりゲート電極３，３’の形成時にマスクとして用いたシリコン窒素膜をストッパーとして用いて平坦化を行い、それからＴＥＯＳ−ＮＳＧ膜を２００ｎｍ程度付け直し、ＢＰＳＧ膜とＴＥＯＳ−ＮＳＧ膜からなる第一の層間絶縁膜５を形成する。 First, as shown in FIG. 2, a transistor having an element isolation region 2, a gate electrode 3, diffusion regions 4 and 4 ′ in a cell region and a peripheral circuit region is formed on a semiconductor substrate 1. A BPSG film is formed on the semiconductor substrate 1 by a CVD method to a thickness of about 600 nm to 700 nm, and then flattened using a silicon nitrogen film used as a mask as a stopper when the gate electrodes 3 and 3 ′ are formed by reflow at 800 ° C. and a CMP technique. Then, a TEOS-NSG film is reattached to about 200 nm, and a first interlayer insulating film 5 made of a BPSG film and a TEOS-NSG film is formed.
次いで、リソグラフィ技術とドライエッチ技術を用いて、フォトレジスト膜（図示していない）をマスクに、第一の層間絶縁膜５を貫通して半導体基板１上の拡散層４に達するセルコンタクト孔を開口して形成し、ドライエッチ技術によりフォトレジスト膜を剥離する。次いで、リン等の不純物を添加したポリシリコンやアモルファスシリコンからなる第一のシリコン膜（図示していない）をセルコンタクト孔に充填するとともに第一の層間絶縁膜５上に堆積して、ドライエッチ技術による塩素系プラズマガスのエッチバックとＣＭＰ技術により、第一の層間絶縁膜５上のシリコン膜を除去および、１００ｎｍ程度削り込むことにより、セルコンタクトプラグ６を分離・形成する。第一のシリコン膜の不純物濃度は、１．０ｘ１０２０〜４．５ｘ１０２０atoms/cm3とする。第一のシリコン膜をＣＭＰにより除去した後の第一の層間絶縁膜５の上面と半導体基板１表面との距離は、約２９０ｎｍとなる。 Next, using a lithography technique and a dry etching technique, a cell contact hole that reaches the diffusion layer 4 on the semiconductor substrate 1 through the first interlayer insulating film 5 is formed using a photoresist film (not shown) as a mask. The photoresist film is peeled off by dry etching technique. Next, a first silicon film (not shown) made of polysilicon or amorphous silicon to which an impurity such as phosphorus is added is filled in the cell contact hole and deposited on the first interlayer insulating film 5 to perform dry etching. The cell contact plug 6 is separated and formed by removing the silicon film on the first interlayer insulating film 5 and cutting it by about 100 nm by the etch back of the chlorine-based plasma gas and the CMP technique. The impurity concentration of the first silicon film is set to 1.0 × 10 20 to 4.5 × 10 20 atoms / cm 3 . The distance between the upper surface of the first interlayer insulating film 5 and the surface of the semiconductor substrate 1 after removing the first silicon film by CMP is about 290 nm.
その後、セルコンタクトプラグ６形成後の基板全面にシリコン酸化膜からなる第二の層間絶縁膜７を２００ｎｍ程度形成し、フォトレジスト膜（図示していない）をマスクとしてドライエッチ技術により、周辺回路領域の拡散層４’上および半導体基板１上へ電位を与える周辺コンタクト孔を形成する。レジストは、ドライエッチング技術により剥離する。それから再度リソグラフィ技術とドライエッチング技術を用いて、セル内では第二の層間絶縁膜７を貫通してセルコンタクトプラグ６に達するビットコンタクト孔、及び、セル領域と周辺回路領域のトランジスタに対して、電位を与える為にゲート上に落とすビットコンタクト孔を形成する。 Thereafter, a second interlayer insulating film 7 made of a silicon oxide film is formed on the entire surface of the substrate after the cell contact plug 6 is formed to a thickness of about 200 nm, and the peripheral circuit region is formed by dry etching using a photoresist film (not shown) as a mask. Peripheral contact holes for applying a potential to the diffusion layer 4 ′ and the semiconductor substrate 1 are formed. The resist is removed by a dry etching technique. Then, again using the lithography technique and the dry etching technique, the bit contact hole that reaches the cell contact plug 6 through the second interlayer insulating film 7 in the cell, and the transistor in the cell region and the peripheral circuit region, A bit contact hole is formed on the gate to apply a potential.
さらにその後、コンタクト抵抗低減のためコンタクトの底にコバルトシリサイドを形成後、ＣＶＤ技術によりバリアメタルとしてＴｉとＴｉＮを順番に１３ｎｍ／１１ｎｍ程度成膜した後（コバルトシリサイドとバリアメタルは図示していない）、タングステンを周辺コンタクト孔とビットコンタクト孔に充填するとともに半導体基板全面に１５０ｎｍ程度形成する。ＣＭＰ技術により第二の層間絶縁膜７上のタングステンを除去し、さらに５０ｎｍ程度削り込むことにより完全にコンタクトを分離する。これにより、タングステンで埋め込まれた周辺コンタクトプラグ８とビットコンタクトプラグ９を形成する。 Further, after forming cobalt silicide on the bottom of the contact for reducing contact resistance, Ti and TiN are sequentially formed as barrier metals by CVD technology to a thickness of about 13 nm / 11 nm (cobalt silicide and barrier metal are not shown). Tungsten is filled in the peripheral contact hole and the bit contact hole, and is formed to approximately 150 nm on the entire surface of the semiconductor substrate. The tungsten on the second interlayer insulating film 7 is removed by the CMP technique, and the contact is completely separated by further cutting by about 50 nm. Thereby, peripheral contact plugs 8 and bit contact plugs 9 embedded with tungsten are formed.
それから、スパッタ技術により窒化タングステン膜とタングステン膜をそれぞれ膜厚１０ｎｍ／４０ｎｍで順次成膜し、その上へさらに成膜したシリコン窒化膜をハードマスクとして用いて、リソグラフィ技術とドライエッチング技術によりパターニングしてビット線１０とする。さらに、ビット線１０の側面に酸化保護膜および後に形成する容量コンタクトプラグ１２を自己整合的コンタクト技術（ＳＡＣ：Self-Align-Contact）で形成するためにシリコン窒化膜をＣＶＤ技術により２５ｎｍ程度形成し、ドライ技術によりエッチバックを行う。 Then, a tungsten nitride film and a tungsten film are sequentially formed with a film thickness of 10 nm / 40 nm by a sputtering technique, and further patterned thereon by a lithography technique and a dry etching technique using the silicon nitride film formed thereon as a hard mask. To the bit line 10. Further, in order to form an oxidation protective film and a capacitor contact plug 12 to be formed later on the side surface of the bit line 10 by a self-aligned contact technique (SAC: Self-Align-Contact), a silicon nitride film is formed with a thickness of about 25 nm by a CVD technique. Etch back by dry technique.
ビット線１０の層間を埋めるため、プラズマＣＶＤ技術により第三の層間絶縁膜１１となるシリコン酸化膜を３００ｎｍ程度成膜した後、ＣＭＰ技術により平坦化する。さらに、この第三の層間絶縁膜１１にリソグラフィ技術とドライエッチング技術によりセルコンタクトプラグ６と容量コンタクトパッド１３をつなぐ容量コンタクト孔を形成し、レジストは、ドライエッチング技術により剥離する。 In order to fill the interlayer of the bit line 10, a silicon oxide film to be the third interlayer insulating film 11 is formed by a plasma CVD technique to a thickness of about 300 nm, and then planarized by the CMP technique. Further, a capacitor contact hole for connecting the cell contact plug 6 and the capacitor contact pad 13 is formed in the third interlayer insulating film 11 by a lithography technique and a dry etching technique, and the resist is peeled off by the dry etching technique.
それから、ＣＶＤ技術によりバリアメタルとしてＴｉとＴｉＮを順番に１０ｎｍと１５ｎｍ程度、タングステンを容量コンタクト孔へ充填するとともに第三の層間絶縁膜１１上に１００ｎｍ順次成膜する。その後、ＣＭＰ技術により、第三の層間絶縁膜１１上のタングステンを除去し、さらにビット線１０形成時にマスクとして用いたシリコン窒化膜を７０ｎｍ程度残すところまで削り込み、完全にコンタクトプラグを分離させる。これにより、タングステンで埋め込まれた容量コンタクトプラグ１２を形成する。 Then, Ti and TiN are sequentially filled to a thickness of about 10 nm and 15 nm as a barrier metal by CVD technique, and tungsten is filled into the capacitor contact hole, and 100 nm is sequentially formed on the third interlayer insulating film 11. Thereafter, the tungsten on the third interlayer insulating film 11 is removed by CMP technique, and further, the silicon nitride film used as a mask when forming the bit line 10 is etched to about 70 nm to completely separate the contact plug. Thereby, the capacitor contact plug 12 embedded with tungsten is formed.
容量コンタクトプラグ１２を形成後、窒化タングステンとタングステンをそれぞれ１０ｎｍと４０ｎｍ成膜する。その後、マスクとして用いるプラズマ窒化膜を３０ｎｍ程度成膜する。リソグラフィ技術とドライエッチング技術により容量コンタクトパッド１３を形成し、レジストをドライエッチング技術により剥離する。さらに、容量コンタクトパッド１３を形成後、図２に示すようにＣＶＤ技術を使用してシリンダストッパー窒化膜１４を成膜する。 After the capacitor contact plug 12 is formed, tungsten nitride and tungsten are formed to a thickness of 10 nm and 40 nm, respectively. Thereafter, a plasma nitride film used as a mask is formed to a thickness of about 30 nm. The capacitive contact pad 13 is formed by the lithography technique and the dry etching technique, and the resist is removed by the dry etching technique. Further, after the capacitor contact pad 13 is formed, a cylinder stopper nitride film 14 is formed using a CVD technique as shown in FIG.
ＣＶＤ技術により、シリンダのコアになる酸化膜（例えば１．５μｍ）からなる第四の層間絶縁膜（シリンダに対しては第１の層間絶縁膜）１５を形成する（図３）。リソグラフィ技術と異方性エッチングを用いて第四の層間絶縁膜１５を貫通して容量コンタクトパッド１３まで達するメモリセル領域のシリンダ用深穴１６とガードリング用深溝１６’を形成する。キャパシタ部のシリンダ用深穴１６は後ほどクラウンキャパシタとなり、ガードリング用深溝１６’にはＷＥＴ技術により第四の層間絶縁膜１５の一部を除去するが、その際にウェットエッチのストッパーとして利用する第１のガードリングを形成する（図４）。 A fourth interlayer insulating film (first interlayer insulating film for the cylinder) 15 made of an oxide film (for example, 1.5 μm) that becomes the core of the cylinder is formed by CVD technology (FIG. 3). Using a lithography technique and anisotropic etching, a cylinder deep hole 16 and a guard ring deep groove 16 ′ are formed in the memory cell region that penetrates through the fourth interlayer insulating film 15 and reaches the capacitor contact pad 13. The cylinder deep hole 16 in the capacitor portion will later become a crown capacitor, and a part of the fourth interlayer insulating film 15 is removed from the guard ring deep groove 16 ′ by the WET technique. In this case, it is used as a wet etch stopper. A first guard ring is formed (FIG. 4).
シリンダ用深穴１６、ガードリング用深溝１６’形成後、図５に示す様に、ＭＩＭ構造の下部Ｍｅｔａｌ電極となる膜、例えばＴｉとＴｉＮをプラズマＣＶＤ技術を用いて順に積層する。ＴｉとＴｉＮの膜厚は、シリンダ用深穴１６、ガードリング用深溝１６’を閉塞しない膜厚であり、例えば、それぞれ１０ｎｍ／２０ｎｍ程度とする。Ｔｉの成膜の際に６５０℃程度の高温で成膜を行い、ＴｉＮ膜も続けて成膜する。その後、ＤＲＹ技術により第四の層間絶縁膜１５上のＴｉＮとＴｉを除去すると第１の下部電極（下部Ｍｅｔａｌ電極）１７となる。第四の層間絶縁膜１５上のＴｉＮとＴｉを除去する方法としては、ＴｉＮとＴｉが成膜されたシリンダ用深穴１６、ガードリング用深溝１６’内にレジストやシリコン酸化膜（ＳＯＤ）を埋め込み、ＣＭＰ技術やＤＲＹ技術にて除去する方法やシリンダ用深穴１６、ガードリング用深溝１６’のアスペクト比が１０を超えるとＤＲＹ技術の条件を工夫することにより、第四の層間絶縁膜１５上のＴｉＮとＴｉのみ除去することができ、シリンダ用深穴１６、ガードリング用深溝１６’の側面と底のＴｉＮとＴｉは残すことができる。 After forming the cylinder deep hole 16 and the guard ring deep groove 16 ', as shown in FIG. 5, a film to be a lower metal electrode of the MIM structure, for example, Ti and TiN are sequentially laminated by using a plasma CVD technique. The film thickness of Ti and TiN is a film thickness that does not block the cylinder deep hole 16 and the guard ring deep groove 16 ', and is, for example, about 10 nm / 20 nm. During the Ti film formation, the film is formed at a high temperature of about 650 ° C., and the TiN film is continuously formed. After that, when TiN and Ti on the fourth interlayer insulating film 15 are removed by the DRY technique, the first lower electrode (lower metal electrode) 17 is obtained. As a method of removing TiN and Ti on the fourth interlayer insulating film 15, a resist or silicon oxide film (SOD) is formed in the cylinder deep hole 16 and the guard ring deep groove 16 'in which TiN and Ti are formed. If the aspect ratio of the embedding, the CMP technique or the DRY technique, or the cylinder deep hole 16 and the guard ring deep groove 16 'exceeds 10, the condition of the DRY technique is devised, whereby the fourth interlayer insulating film 15 Only the upper TiN and Ti can be removed, and the side and bottom TiN and Ti of the cylinder deep hole 16 and the guard ring deep groove 16 'can be left.
下部Ｍｅｔａｌ電極１７を形成後、１段目のシリンダ上部と２段目の下部のサポートとなる第一のシリンダサポート１８を１００ｎｍ程度成膜を行う（図６）。本第一の実施形態では、第一のシリンダサポート１８として、第四の層間絶縁膜１５にシリコン酸化膜を用い、ＷＥＴ技術で選択性を持たせることができるシリコン窒化膜（ＳｉＮ）を使用した。第一のシリンダサポート１８を成膜することにより、第１のシリンダ用深穴１６、第１のガードリング用深溝１６’を埋め込む。従って、ガードリング用深溝１６’の幅は２００ｎｍ以下が好ましい。 After the formation of the lower metal electrode 17, a first cylinder support 18 serving as a support for the upper part of the first stage cylinder and the lower part of the second stage is formed to a thickness of about 100 nm (FIG. 6). In the first embodiment, as the first cylinder support 18, a silicon oxide film is used for the fourth interlayer insulating film 15, and a silicon nitride film (SiN) that can be made selective by the WET technology is used. . By depositing the first cylinder support 18, the first cylinder deep hole 16 and the first guard ring deep groove 16 ′ are embedded. Therefore, the width of the guard ring deep groove 16 'is preferably 200 nm or less.
その後、図１（ａ）のマスクを使用して、リソグラフィ技術とＤＲＹ技術を用いてパターニングを行い、１段目上部の周辺部の第一のシリンダサポート１８は除去するようなパターンとする。また、メモリセル領域の中央付近に１段目開口部を同時に形成する（図７）。 Thereafter, using the mask of FIG. 1A, patterning is performed using a lithography technique and a DRY technique, so that the first cylinder support 18 in the peripheral part at the top of the first stage is removed. Further, a first-stage opening is formed simultaneously near the center of the memory cell region (FIG. 7).
第一のシリンダサポート１８のパターニング後、ＣＶＤ技術により、２段目のシリンダのコアになる酸化膜（例えば１．５μｍ厚）からなる第五の層間絶縁膜（シリンダに対しては第２の層間絶縁膜）１９を形成する（図８）。リソグラフィ技術と異方性エッチングを用いて第五の層間絶縁膜１９を貫通して下部Ｍｅｔａｌ電極１７まで達する第２のシリンダ深穴２０，第２のガードリング用深溝２０’を形成する。第２のガードリング用深溝２０’は下部Ｍｅｔａｌ電極１７に接続できなくても、下部Ｍｅｔａｌ電極１７の上部より深く掘り込んでいれば、後のＷＥＴ技術によるエッチングによる染み込みに対して問題ない（図９）。 After patterning the first cylinder support 18, a fifth interlayer insulating film (for the cylinder, the second interlayer is made of an oxide film (for example, 1.5 μm thick) that becomes the core of the second-stage cylinder by CVD technology. An insulating film 19 is formed (FIG. 8). A second cylinder deep hole 20 and a second guard ring deep groove 20 ′ that reach the lower metal electrode 17 through the fifth interlayer insulating film 19 are formed by using a lithography technique and anisotropic etching. Even if the second deep groove 20 ′ for the guard ring cannot be connected to the lower metal electrode 17, as long as the second guard ring deep groove 20 ′ is dug deeper than the upper portion of the lower metal electrode 17, there is no problem with the penetration due to the etching by the later WET technique (FIG. 9).
その後、第２のシリンダ深穴２０，第２のガードリング用深溝２０’内に下部Ｍｅｔａｌ電極２１を形成し、さらに第二のシリンダサポート（ＳｉＮ）２２を１段目と同様に形成する。そうすると図１０となる。 Thereafter, a lower metal electrode 21 is formed in the second cylinder deep hole 20 and the second guard ring deep groove 20 ', and a second cylinder support (SiN) 22 is formed in the same manner as in the first stage. Then, FIG. 10 is obtained.
第二のシリンダサポート２２成膜後、図１（ｂ）のパターンを使用して、リソグラフィ技術とＤＲＹ技術を用いてメモリセル領域の中央付近には、一段目開口部に連通する二段目開口部を形成する。２段目（最上層）は、周辺部分の第二のシリンダサポート２２を残す。これは、後のＷＥＴ技術にて周辺部分の第四と第五の層間絶縁膜１５，１９を残すためである（図１１）。 After the second cylinder support 22 is formed, the second stage opening communicated with the first stage opening is formed in the vicinity of the center of the memory cell region by using the lithography technique and the DRY technique using the pattern of FIG. Forming part. The second stage (uppermost layer) leaves the second cylinder support 22 in the peripheral portion. This is because the fourth and fifth interlayer insulating films 15 and 19 in the peripheral portion are left by the later WET technology (FIG. 11).
その後、ＷＥＴ技術によりメモリセル領域の第四と第五の層間絶縁膜１５，１９を除去する。具体的にはＨＦを含む溶液を用いて、５０秒程度ＷＥＴ処理を行うことにより上記層間絶縁膜を除去する。すると、メモリセル領域の下部Ｍｅｔａｌ電極１７，２１の外側を露出したＰｉｌｌａｒ状のキャパシタが形成される（図１２）。 Thereafter, the fourth and fifth interlayer insulating films 15 and 19 in the memory cell region are removed by WET technology. Specifically, the interlayer insulating film is removed by performing a WET process for about 50 seconds using a solution containing HF. As a result, a pillar-shaped capacitor exposing the outside of the lower metal electrodes 17 and 21 in the memory cell region is formed (FIG. 12).
さらにキャパシタ部の下部Ｍｅｔａｌ電極１７，２１上に容量絶縁膜２３となるＡＬ２Ｏ３やＨｆＯ２を数ｎｍ程度形成後、上部電極となるＴｉＮと容量プレート（上部電極と合わせて符号２４で示す）となる、例えばボロンドープポリシリコン（Ｂ−ＤＯＰＯＳ）とタングステン（Ｗ）およびマスクとなるシリコン酸化膜（図示していない）を成膜する（図１３）。容量絶縁膜２３と上部電極および容量プレート２４をパターニングし、セルアレイ領域のプレート電極を形成する。このとき梁として用いた第二のシリンダサポート２２を同時に除去する（図１４）。 Further, after forming AL 2 O 3 or HfO 2 to be a capacity insulating film 23 on the lower metal electrodes 17 and 21 of the capacitor portion to a few nm, TiN to be an upper electrode and a capacity plate (indicated by reference numeral 24 together with the upper electrode). For example, boron-doped polysilicon (B-DOPOS), tungsten (W), and a silicon oxide film (not shown) to be a mask are formed (FIG. 13). The capacitor insulating film 23, the upper electrode, and the capacitor plate 24 are patterned to form a plate electrode in the cell array region. At this time, the second cylinder support 22 used as a beam is simultaneously removed (FIG. 14).
次いで、ＨＤＰ−ＳｉＯ２やＰ−ＴＥＯＳにより容量プレートの層間を埋め込み、ＣＭＰ技術により平坦化を行い、第六の層間絶縁膜（第１および第２の層間絶縁膜に対して第３の層間絶縁膜）２５を形成する。その後、第一スルーホール（１ＴＨ）２６、第一アルミ配線（１ＡＬ）２７、・・・と従来技術を用いることにより、２段構造キャパシタをもつ、ＤＲＡＭを作製することができる（図１５）。 Next, the interlayer of the capacitor plate is filled with HDP-SiO 2 or P-TEOS, and planarization is performed by CMP technology, so that a sixth interlayer insulating film (third interlayer insulating film with respect to the first and second interlayer insulating films) Film) 25 is formed. Thereafter, by using the first through hole (1TH) 26, the first aluminum wiring (1AL) 27,... And the conventional technique, a DRAM having a two-stage structure capacitor can be manufactured (FIG. 15).
本実施例ではシリンダの外側のみキャパシタの容量として使用する。また、本実施例では２層の積層のキャパシタ構造の作成方法を示したが、３層、４層の積層キャパシタの場合でも適用可能である。その場合は最上層を上記２段目のキャパシタ、それ以下の層を１段目のキャパシタと同様の作製方法を用いることにより作製することができる。 In this embodiment, only the outside of the cylinder is used as the capacity of the capacitor. In this embodiment, a method for producing a two-layer multilayer capacitor structure is shown, but the present invention can also be applied to a three-layer or four-layer multilayer capacitor. In that case, the uppermost layer can be manufactured by using the same manufacturing method as the second-stage capacitor, and the lower layers can be manufactured by using the same manufacturing method as the first-stage capacitor.
梁となるサポート絶縁膜（シリンダサポート１８）は、図６に示されるように、キャパシタを形成するメモリセル領域だけではなく、周辺回路領域を含む全面に一旦形成されるが、このようなサポート絶縁膜がそのまま周辺回路領域にあると、スルーホールエッチのときに邪魔をして、抜け性が低下する懸念がある。また、上地の配線工程で行う水素雰囲気中のアニールにおいて、サポート絶縁膜（例えばシリコン窒化膜）がストッパーとなり、基板（セル領域及び周辺領域のＴｒ．）近傍へ十分な水素が供給されず、Ｔｒ．の特性改善およびリフレッシュ特性改善という点で不利である（図１６）。 As shown in FIG. 6, the support insulating film (cylinder support 18) serving as a beam is once formed not only on the memory cell region forming the capacitor but also on the entire surface including the peripheral circuit region. If the film is in the peripheral circuit region as it is, there is a concern that it may interfere with through-hole etching and dropability may be reduced. Further, in the annealing in the hydrogen atmosphere performed in the upper wiring process, the support insulating film (for example, silicon nitride film) serves as a stopper, and sufficient hydrogen is not supplied to the vicinity of the substrate (cell region and peripheral region Tr.), Tr. This is disadvantageous in terms of improvement of characteristics and improvement of refresh characteristics (FIG. 16).
本実施形態では、図７に示す様に周辺回路領域の１段目の第一のシリンダサポート１８を除去することで、１ＴＨのＤＲＹ技術によるエッチングの抜け性が良くなる。また水素雰囲気中でのアニールにより、水素を十分に半導体基板１とゲート絶縁膜３”の界面まで供給することがが可能となり、界面に存在するダングリングボンドを水素終端することにより、周辺Ｔｒ．では特性改善および接合リーク電流低減、セルＴｒ．においても特性改善および接合リーク電流低減によるリフレッシュ向上を期待することができる。例えば、図７に例示される工程を経た被処理基板を、水素アニールのための装置（図示せず）にて水素ガス雰囲気下において４００〜４２０℃の範囲で、１時間〜４時間の範囲で処理することで、ダングリングボンドを水素で終端することができる。水素アニールは、１ＴＨ２６形成後および最上層の配線層形成後（図示していない）、プラズマＣＶＤ技術を使用して行うシリコン酸化膜を１００ｎｍ程度成膜した後の２回行う。 In the present embodiment, as shown in FIG. 7, by removing the first cylinder support 18 in the first stage in the peripheral circuit region, the omission of etching by the 1TH DRY technique is improved. Also, annealing in a hydrogen atmosphere makes it possible to supply sufficient hydrogen to the interface between the semiconductor substrate 1 and the gate insulating film 3 ″, and by terminating dangling bonds existing at the interface with hydrogen, the peripheral Tr. 7 can be expected to improve characteristics and reduce junction leakage current, and also to improve refreshing by reducing characteristics and junction leakage current in the cell Tr .. For example, a substrate to be processed that has undergone the steps illustrated in FIG. The dangling bonds can be terminated with hydrogen by performing the treatment for 1 hour to 4 hours in the range of 400 to 420 ° C. in a hydrogen gas atmosphere using an apparatus (not shown) for hydrogen annealing. After the formation of 1TH26 and after the formation of the uppermost wiring layer (not shown), silicon oxidation is performed using plasma CVD technology. It is carried out twice after the formation of about 100nm.
本実施例では、シリンダの梁としてラインアンドスペースのレイアウトを用いているが、ラインアンドスペースで形成される梁に横棒をあるピッチで入れたり、キャパシタ形成用ホールの密度を変えて配置したものなども使用することができる。上記実施例にて提示しているものに限らない。 In this example, a line-and-space layout is used as a cylinder beam, but a horizontal bar is inserted at a certain pitch in the beam formed by line-and-space, or the density of the holes for forming capacitors is changed. Etc. can also be used. The present invention is not limited to those presented in the above embodiments.
また、１段目シリンダと２段目シリンダとの目合わせずれを解決するために、１段目シリンダのトップ径より、２段目シリンダのボトム径が大きくすれば良く、２段目に形成するシリンダ用深穴の径を１段目の径より大きくしたり、２段目シリンダ用深穴を形成した後、底部のシリンダサポートを等方性エッチングを行うことで２段目シリンダ用深穴のボトム径を拡張しても良い。また、１段目シリンダと２段目シリンダとの中心を数ｎｍずらして１段目シリンダと２段目シリンダとをコンタクトしやすくしても良い。ガードリング用深穴においてこのようなずれが生じていても、第一のシリンダサポートが存在することで、第四と第五の層間絶縁膜を除去するためのＷＥＴ処理が問題なく達成できる。 Further, in order to solve the misalignment between the first stage cylinder and the second stage cylinder, the bottom diameter of the second stage cylinder may be made larger than the top diameter of the first stage cylinder, and the second stage cylinder is formed. After making the diameter of the cylinder deep hole larger than the diameter of the first stage or forming the second stage cylinder deep hole, isotropic etching is performed on the bottom cylinder support to form the second stage cylinder deep hole. The bottom diameter may be expanded. Further, the center of the first stage cylinder and the second stage cylinder may be shifted by several nm so that the first stage cylinder and the second stage cylinder can be easily contacted. Even if such a shift occurs in the guard ring deep hole, the presence of the first cylinder support allows the WET processing for removing the fourth and fifth interlayer insulating films to be achieved without any problem.
［第一の実施形態の変形例］
第一の実施形態では、第一のシリンダサポート１８として用いているシリコン窒化膜は周辺部分を全て除去したが、図１７の様に１ＡＬ２７とビット線１０を繋ぐ１ＴＨ２６を形成する近傍のみ第一のシリンダサポート１８を除去したり、シリンダのコア酸化膜として用いる第五の層間絶縁膜１９の平坦性を上げるために周辺部分の一部の第一のシリンダサポート１８を残しても第一の実施形態と同様の効果を得ることができる。
[Modification of First Embodiment]
In the first embodiment, the silicon nitride film used as the first cylinder support 18 has all the peripheral portions removed, but only the vicinity where the 1TH 26 connecting the 1AL 27 and the bit line 10 is formed as shown in FIG. Even if the cylinder support 18 is removed or the first cylinder support 18 in a part of the peripheral portion is left to improve the flatness of the fifth interlayer insulating film 19 used as the core oxide film of the cylinder, the first embodiment The same effect can be obtained.
［第二の実施形態］
１段目のキャパシタ内に第一のシリンダサポート１８として用いるシリンダ窒化膜を埋め込み、下部Ｍｅｔａｌ電極１７の外側のみ電極として用い、２段目に下部Ｍｅｔａｌ電極２１の内側と外側の両面を使用する場合を示す。図８までは第一の実施形態と同様の工程を経る。
[Second Embodiment]
When a cylinder nitride film used as the first cylinder support 18 is embedded in the capacitor of the first stage, only the outside of the lower metal electrode 17 is used as an electrode, and both the inside and the outside of the lower metal electrode 21 are used in the second stage. Indicates. Steps similar to those in the first embodiment are performed up to FIG.
その後、第二のシリンダサポート２９となるシリコン窒化膜を先に成膜する。それからは第一の実施形態と同様の工程を経ることで図１８のようになる。この構造により第一の実施形態よりもさらに大きなキャパシタ容量を得ることができ、かつ、第一の実施形態と同様の効果を得ることができる。 Thereafter, a silicon nitride film to be the second cylinder support 29 is formed first. From then on, the same process as in the first embodiment is performed, as shown in FIG. With this structure, a larger capacitor capacity than in the first embodiment can be obtained, and the same effect as in the first embodiment can be obtained.
［第三の実施形態］
１段目には梁があるが、２段目には梁がない構造の製造工程を図１９〜２３に順に示す。第一の実施形態の図９までは同様の工程を経る（ただし、第一のシリンダサポート１８のパターニングは、図１（ｂ）のマスクを使用する）。そうすると図１９の様になる。その後、第一の実施形態と同様にＷＥＴ技術により、第四と第五の層間絶縁膜１５、１９を除去する。このとき、第四の層間絶縁膜１５の周辺回路領域は除去されず、メモリセル領域の下部Ｍｅｔａｌ電極１７，３０を露出したキャパシタが形成される（図２０）。このとき、１段目のキャパシタは下部電極の外側のみ、２段目のキャパシタは下部電極の外側と内側を使用することができる。
[Third embodiment]
A manufacturing process of a structure in which there is a beam in the first stage but no beam in the second stage is sequentially shown in FIGS. The same process is performed up to FIG. 9 of the first embodiment (however, the patterning of the first cylinder support 18 uses the mask of FIG. 1B). Then, it becomes as shown in FIG. Thereafter, the fourth and fifth interlayer insulating films 15 and 19 are removed by the WET technique as in the first embodiment. At this time, the peripheral circuit region of the fourth interlayer insulating film 15 is not removed, and a capacitor exposing the lower metal electrodes 17 and 30 in the memory cell region is formed (FIG. 20). At this time, the first-stage capacitor can use only the outer side and the inner side of the lower electrode for the second-stage capacitor.
この方法を使うと、溝部から下部電極を介した染み出しが起きても周辺回路領域への染み出しは問題なくなる（１段目はシリコン窒化膜で埋め込まれているために染み込まない）。 When this method is used, even if leakage from the groove via the lower electrode occurs, the leakage to the peripheral circuit region is not a problem (since the first stage is embedded with the silicon nitride film, it does not penetrate).
その後、最初の実施例と同様にさらにメモリセル領域の下部Ｍｅｔａｌ電極１７，３０上に容量絶縁膜３１となるＡＬ２Ｏ３やＨｆＯ２を数ｎｍ程度、上部電極となるＴｉＮと容量プレート（上部電極と合わせて３２）とマスクとして使用するシリコン酸化膜３３を順次成膜する。３２は例えばＢ−ＤＯＰＯＳとＷおよびマスクとなるシリコン酸化膜を成膜する（図２１）。 Thereafter, similarly to the first embodiment, AL 2 O 3 and HfO 2 serving as the capacitor insulating film 31 are further formed on the lower metal electrodes 17 and 30 in the memory cell region by about several nm, TiN serving as the upper electrode, and the capacitor plate (upper portion). A silicon oxide film 33 to be used as a mask is sequentially formed in combination with the electrodes 32). 32, for example, B-DOPOS, W, and a silicon oxide film serving as a mask are formed (FIG. 21).
容量絶縁膜３１と上部電極および容量プレート３２をパターニングを行い、セルアレイ領域にプレート電極を形成する。このとき１段目の梁として用いている１段目のシリンダサポート１８の周辺回路領域部分を除去する（図２２）。 The capacitor insulating film 31, the upper electrode, and the capacitor plate 32 are patterned to form plate electrodes in the cell array region. At this time, the peripheral circuit region portion of the first-stage cylinder support 18 used as the first-stage beam is removed (FIG. 22).
次いで、層間絶縁膜を形成する。ＨＤＰ−ＳｉＯ２やＰ−ＴＥＯＳにより容量プレートの層間を埋め込み、ＣＭＰ技術により平坦化を行い、第六の層間絶縁膜３４を形成する。その後、１ＴＨ３５、１ＡＬ３６、・・・と従来技術を用いることにより、２段構造キャパシタをもつ、ＤＲＡＭを作製することができる（図２３）。 Next, an interlayer insulating film is formed. A sixth interlayer insulating film 34 is formed by filling the interlayer of the capacitor plate with HDP-SiO 2 or P-TEOS and performing planarization by CMP technique. Thereafter, by using the conventional technology such as 1TH35, 1AL36,..., A DRAM having a two-stage structure capacitor can be manufactured (FIG. 23).
なお、上記の実施形態においては、シリンダエッチングストッパ窒化膜１４の厚みが薄いため、周辺回路領域においても除去していないが、シリンダエッチングストッパ窒化膜１４の厚みがある程度厚い場合、周辺回路領域の少なくとも一部においてシリンダエッチングストッパ窒化膜１４を予め除去してから第四の層間絶縁膜１５を形成するようにしてもよい。そうすることで、さらに周辺回路領域における水素処理が効果的に実施でき、また、シリンダを下部でも支えることができる。 In the above embodiment, since the cylinder etching stopper nitride film 14 is thin, it is not removed even in the peripheral circuit region. However, when the cylinder etching stopper nitride film 14 is thick to some extent, at least the peripheral circuit region is not removed. The fourth interlayer insulating film 15 may be formed after removing the cylinder etching stopper nitride film 14 in part. By doing so, the hydrogen treatment in the peripheral circuit region can be carried out more effectively, and the cylinder can be supported even in the lower part.
１ 半導体基板
２ 素子分離領域（ＳＴＩ）
３ ゲート電極（セル領域、溝ゲート付）
３’ ゲート電極（周辺回路領域）
３” ゲート絶縁膜
４ 拡散層（セル領域）
４’ 拡散層（周辺回路領域）
５ 第一の層間絶縁膜
６ セルコンタクトプラグ
７ 第二の層間絶縁膜
８ 周辺コンタクトプラグ
９ ビットコンタクトプラグ
１０ ビット線
１１ 第三の層間絶縁膜
１２ 容量コンタクトプラグ
１３ 容量コンタクトパッド
１４ シリンダエッチングストッパ窒化膜
１５ 第四の層間絶縁膜（第１の層間絶縁膜）
１６ 第１のシリンダ用深穴
１６’第１のガードリング用深溝
１７ 下部Ｍｅｔａｌ電極（ＴｉＮ／Ｔｉ）
１８ 第一のシリンダサポートＳｉＮ
１９ 第五の層間絶縁膜（第２の層間絶縁膜）
２０ 第２のシリンダ用深穴
２０’第２のガードリング用深溝
２１ 下部Ｍｅｔａｌ電極
２２ 第二のシリンダサポートＳｉＮ
２３ 容量絶縁膜
２４ 上部電極（ＴｉＮ）＆容量プレート
２５ 第六の層間絶縁膜（第３の層間絶縁膜）
２６ １ＴＨ
２７ １ＡＬ
２８ マスクシリコン酸化膜
２９ ２段目のシリンダサポートＳｉＮ
３０ 下部Ｍｅｔａｌ電極
３１ 容量絶縁膜
３２ 上部電極（ＴｉＮ）＆容量プレート
３３ シリコン酸化膜
３４ 第六の層間絶縁膜
３５ １ＴＨ
３６ １ＡＬ
1 Semiconductor substrate 2 Element isolation region (STI)
3 Gate electrode (with cell area and groove gate)
3 'gate electrode (peripheral circuit area)
3 "gate insulating film 4 diffusion layer (cell region)
4 'diffusion layer (peripheral circuit area)
5 First interlayer insulating film 6 Cell contact plug 7 Second interlayer insulating film 8 Peripheral contact plug 9 Bit contact plug 10 Bit line 11 Third interlayer insulating film 12 Capacitor contact plug 13 Capacitor contact pad 14 Cylinder etching stopper nitride film 15 Fourth interlayer insulating film (first interlayer insulating film)
16 1st cylinder deep hole 16 '1st guard ring deep groove 17 Lower metal electrode (TiN / Ti)
18 First cylinder support SiN
19 Fifth interlayer insulating film (second interlayer insulating film)
20 Second cylinder deep hole 20 'Second guard ring deep groove 21 Lower metal electrode 22 Second cylinder support SiN
23 capacitive insulating film 24 upper electrode (TiN) & capacitive plate 25 sixth interlayer insulating film (third interlayer insulating film)
26 1TH
27 1AL
28 Mask silicon oxide film 29 Second stage cylinder support SiN
30 Lower Metal Electrode 31 Capacitor Insulating Film 32 Upper Electrode (TiN) & Capacitor Plate 33 Silicon Oxide Film 34 Sixth Interlayer Insulating Film 35 1TH
36 1AL
Claims (6)
メモリセル領域の第１の層間絶縁膜に第１のシリンダ用深穴と、メモリセル領域と周辺回路領域との境界に第１のガードリング用深溝を形成する工程、
前記第１のシリンダ用深穴内および第１のガードリング用深穴に、該深穴を閉塞しない膜厚に第１の下部電極材料を成膜し、第１の下部電極と第１のガードリングを形成する工程、
前記第１の層間絶縁膜上に第１のサポート絶縁膜を前記第１の下部電極及び第１のガードリング内の空間を埋めて成膜する工程、
メモリセル領域の前記第１のサポート絶縁膜に少なくとも隣接する前記第１の下部電極間を開口する第１の開口部を形成すると同時に、周辺回路領域の前記第１のサポート絶縁膜の少なくとも一部を除去する工程、
全面に第２の層間絶縁膜を形成した後、前記第１の下部電極及び第１のガードリングの上端の少なくとも一部を露出する第２のシリンダ用深穴および第２のガードリング用深溝を形成する工程、
前記第２のシリンダ用深穴内および第２のガードリング用深穴に、該深穴を閉塞しない膜厚に第２の下部電極材料を成膜し、第２の下部電極と第２のガードリングを形成する工程、
前記第２の層間絶縁膜上に第２のサポート絶縁膜を前記第２の下部電極及び第２のガードリング内の空間を埋めて成膜する工程、
メモリセル領域の前記第２のサポート絶縁膜に、少なくとも前記第１の開口部に対面する隣接する前記第２の下部電極間を開口する第２の開口部を形成する工程、
前記第２の開口部および第１の開口部を介して、キャパシタ部の第２の層間絶縁膜および第１の層間絶縁膜を除去する工程、
前記第２のサポート絶縁膜上および前記第２および第１の開口部を介して第１および第２の下部電極外壁上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極となるプレート電極を形成する工程、
周辺回路領域のプレート電極、容量絶縁膜および第２のサポート絶縁膜を除去する工程、
とを備える半導体装置の製造方法。 A method of manufacturing a semiconductor device having a memory cell region having at least two stacked capacitors and a peripheral circuit region,
Forming a first cylinder deep hole in the first interlayer insulating film of the memory cell region, and a first guard ring deep groove at the boundary between the memory cell region and the peripheral circuit region;
A first lower electrode material is deposited in the first deep hole for the cylinder and in the first deep hole for the guard ring so as not to close the deep hole, and the first lower electrode and the first guard ring are formed. Forming a process,
Forming a first support insulating film on the first interlayer insulating film by filling a space in the first lower electrode and the first guard ring;
At least a part of the first support insulating film in the peripheral circuit region is formed at the same time as forming a first opening that opens between the first lower electrodes adjacent to the first support insulating film in the memory cell region. Removing the step,
After forming the second interlayer insulating film on the entire surface, the second cylinder deep hole and the second guard ring deep groove exposing at least a part of the upper ends of the first lower electrode and the first guard ring are formed. Forming step,
A second lower electrode material is formed in the second cylinder deep hole and in the second guard ring deep hole so as not to close the deep hole, and the second lower electrode and the second guard ring are formed. Forming a process,
Forming a second support insulating film on the second interlayer insulating film by filling a space in the second lower electrode and the second guard ring;
Forming, in the second support insulating film in the memory cell region, a second opening that opens at least between the adjacent second lower electrodes facing the first opening;
Removing the second interlayer insulating film and the first interlayer insulating film of the capacitor portion through the second opening and the first opening;
A capacitor insulating film is formed on the second support insulating film and on the first and second lower electrode outer walls through the second and first openings, and becomes an upper electrode on the capacitor insulating film. Forming a plate electrode;
Removing the plate electrode, the capacitor insulating film and the second support insulating film in the peripheral circuit region;
A method for manufacturing a semiconductor device comprising:
メモリセル領域の第１の層間絶縁膜に第１のシリンダ用深穴と、メモリセル領域と周辺回路領域との境界に第１のガードリング用深溝を形成する工程、
前記第１のシリンダ用深穴内および第１のガードリング用深穴に、該深穴を閉塞しない膜厚に第１の下部電極材料を成膜し、第１の下部電極と第１のガードリングを形成する工程、
前記第１の層間絶縁膜上に第１のサポート絶縁膜を前記第１の下部電極及び第１のガードリング内の空間を埋めて成膜する工程、
メモリセル領域の前記第１のサポート絶縁膜に少なくとも隣接する前記第１の下部電極間を開口する第１の開口部を形成すると同時に、周辺回路領域の前記第１のサポート絶縁膜の少なくとも一部を除去する工程、
全面に第２の層間絶縁膜および第２のサポート絶縁膜を形成した後、前記第１の下部電極及び第１のガードリングの上端の少なくとも一部を露出する第２のシリンダ用深穴および第２のガードリング用深溝を形成する工程、
前記第２のシリンダ用深穴内および第２のガードリング用深穴に、該深穴を閉塞しない膜厚に第２の下部電極材料を成膜し、第２の下部電極と第２のガードリングを形成する工程、
メモリセル領域の前記第２のサポート絶縁膜に少なくとも前記第１の開口部に対面する隣接する前記第２の下部電極間を開口する第２の開口部を形成する工程、
前記第２の開口部および第１の開口部を介して、メモリセル領域の第２の層間絶縁膜および第１の層間絶縁膜を除去する工程、
前記第２のサポート絶縁膜上、前記第２の下部電極内壁上および前記第２および第１の開口部を介して第１および第２の下部電極外壁上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極となるプレート電極を形成する工程、
周辺回路領域のプレート電極、容量絶縁膜および第２のサポート絶縁膜を除去する工程、
とを備える半導体装置の製造方法。 A method of manufacturing a semiconductor device having a memory cell region having at least two stacked capacitors and a peripheral circuit region,
Forming a first cylinder deep hole in the first interlayer insulating film of the memory cell region, and a first guard ring deep groove at the boundary between the memory cell region and the peripheral circuit region;
A first lower electrode material is deposited in the first deep hole for the cylinder and in the first deep hole for the guard ring so as not to close the deep hole, and the first lower electrode and the first guard ring are formed. Forming a process,
Forming a first support insulating film on the first interlayer insulating film by filling a space in the first lower electrode and the first guard ring;
At least a part of the first support insulating film in the peripheral circuit region is formed at the same time as forming a first opening that opens between the first lower electrodes adjacent to the first support insulating film in the memory cell region. Removing the step,
After forming the second interlayer insulating film and the second support insulating film on the entire surface, the second deep cylinder hole and the second deep hole for exposing at least part of the upper ends of the first lower electrode and the first guard ring Forming a deep groove for guard ring of 2,
A second lower electrode material is formed in the second cylinder deep hole and in the second guard ring deep hole so as not to close the deep hole, and the second lower electrode and the second guard ring are formed. Forming a process,
Forming a second opening in the second support insulating film in the memory cell region at least between the second lower electrodes adjacent to each other facing the first opening;
Removing the second interlayer insulating film and the first interlayer insulating film in the memory cell region through the second opening and the first opening;
Forming a capacitive insulating film on the second support insulating film, on the inner wall of the second lower electrode, and on the outer wall of the first and second lower electrodes through the second and first openings, Forming a plate electrode serving as an upper electrode on the capacitor insulating film;
Removing the plate electrode, the capacitor insulating film and the second support insulating film in the peripheral circuit region;
A method for manufacturing a semiconductor device comprising:
メモリセル領域の第１の層間絶縁膜に第１のシリンダ用深穴と、メモリセル領域と周辺回路領域との境界に第１のガードリング用深溝を形成する工程、
前記第１のシリンダ用深穴内および第１のガードリング用深穴に、該深穴を閉塞しない膜厚に第１の下部電極材料を成膜し、第１の下部電極と第１のガードリングを形成する工程、
前記第１の層間絶縁膜上に第１のサポート絶縁膜を前記第１の下部電極及び第１のガードリング内の空間を埋めて成膜する工程、
メモリセル領域の前記第１のサポート絶縁膜に少なくとも隣接する前記第１の下部電極間を開口する第１の開口部を形成する工程、
全面に第２の層間絶縁膜を形成した後、前記第１の下部電極及び第１のガードリングの上端の少なくとも一部を露出する第２のシリンダ用深穴および第２のガードリング用深溝を形成する工程、
前記第２のシリンダ用深穴内および第２のガードリング用深穴に、該深穴を閉塞しない膜厚に第２の下部電極材料を成膜し、第２の下部電極と第２のガードリングを形成する工程、
前記第２の層間絶縁膜を除去した後、前記第１の開口部を介して、メモリセル領域の第１の層間絶縁膜を除去する工程、
前記第２の下部電極内壁および外壁上、前記第１のサポート絶縁膜上および前記第１の開口部を介して第１の下部電極外壁上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極となるプレート電極を形成する工程、
周辺回路領域のプレート電極、容量絶縁膜および第１のサポート絶縁膜を除去する工程、
とを備える半導体装置の製造方法。 A method of manufacturing a semiconductor device having a memory cell region having at least two stacked capacitors and a peripheral circuit region,
Forming a first cylinder deep hole in the first interlayer insulating film of the memory cell region, and a first guard ring deep groove at the boundary between the memory cell region and the peripheral circuit region;
A first lower electrode material is deposited in the first deep hole for the cylinder and in the first deep hole for the guard ring so as not to close the deep hole, and the first lower electrode and the first guard ring are formed. Forming a process,
Forming a first support insulating film on the first interlayer insulating film by filling a space in the first lower electrode and the first guard ring;
Forming a first opening that opens at least between the first lower electrodes adjacent to the first support insulating film in the memory cell region;
After forming the second interlayer insulating film on the entire surface, the second cylinder deep hole and the second guard ring deep groove exposing at least a part of the upper ends of the first lower electrode and the first guard ring are formed. Forming step,
A second lower electrode material is formed in the second cylinder deep hole and in the second guard ring deep hole so as not to close the deep hole, and the second lower electrode and the second guard ring are formed. Forming a process,
Removing the first interlayer insulating film in the memory cell region through the first opening after removing the second interlayer insulating film;
A capacitor insulating film is formed on the inner wall and outer wall of the second lower electrode, on the first support insulating film, and on the first lower electrode outer wall through the first opening, and on the capacitor insulating film. Forming a plate electrode as an upper electrode in
Removing the plate electrode, the capacitor insulating film and the first support insulating film in the peripheral circuit region;
A method for manufacturing a semiconductor device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009143476A JP2011003598A (en) | 2009-06-16 | 2009-06-16 | Method of manufacturing semiconductor device |
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| JP2009143476A JP2011003598A (en) | 2009-06-16 | 2009-06-16 | Method of manufacturing semiconductor device |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012256852A (en) * | 2011-03-31 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | Memory device |
| US8709889B2 (en) | 2011-05-19 | 2014-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and manufacturing method thereof |
| US9793133B2 (en) | 2014-01-28 | 2017-10-17 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor device including capacitors with modified sidewalls and related devices |
| US10910382B2 (en) | 2018-12-20 | 2021-02-02 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| CN113270407A (en) * | 2021-05-18 | 2021-08-17 | 复旦大学 | Dynamic random access memory and preparation process thereof |
| CN114582873A (en) * | 2022-05-06 | 2022-06-03 | 长鑫存储技术有限公司 | Capacitor structure and preparation method thereof, semiconductor structure and preparation method thereof |
-
2009
- 2009-06-16 JP JP2009143476A patent/JP2011003598A/en active Pending
Cited By (7)
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