JP2010531069A

JP2010531069A - Amplifier with nonlinear distortion compensation

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Publication number: JP2010531069A
Application number: JP2009552235A
Authority: JP
Inventors: ロズキン，アレクサンダー，エヌ．
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-07-19
Filing date: 2007-07-19
Publication date: 2010-09-16
Anticipated expiration: 2027-07-19
Also published as: JP5141694B2; WO2009011071A1

Abstract

増幅部により入力信号を増幅して増幅信号が求められ、遅延量だけ遅延させて遅延信号が求められる。その増幅信号及び遅延信号に基づいて増幅信号の非線形歪みが補償される。増幅部による信号遅延が推定され、推定された信号遅延に基づいて入力信号に対する遅延量が制御される。
【選択図】図４An amplified signal is obtained by amplifying the input signal by the amplifying unit, and a delayed signal is obtained by delaying by an amount of delay. Based on the amplified signal and the delayed signal, nonlinear distortion of the amplified signal is compensated. The signal delay by the amplifying unit is estimated, and the delay amount for the input signal is controlled based on the estimated signal delay.
[Selection] Figure 4

Description

本発明は、増幅信号の非線形歪みを適応的に補償する増幅装置に関する。 The present invention relates to an amplifying apparatus that adaptively compensates for nonlinear distortion of an amplified signal.

第３世代（３Ｇ）無線通信システム及びＩＥＥＥ８１１．ｘやＩＥＥＥ８１６．ｘのような無線ローカルエリアネットワーク（ＷＬＡＮ）のための高出力増幅器（ＨＰＡ）では、高い隣接チャネル漏洩電力比（ＡＣＬＲ）と低いエラーベクトル振幅（ＥＶＭ）を達成するために、ＨＰＡ出力に対する高い線形性が要求される。さらに、高効率が望ましい。しかしながら、高効率で動作すると、ＨＰＡは最も非線形になる。デジタル前置歪み（ＤＰＤ）は、ＨＰＡの非線形性を補償して高効率を確保する、効率的でコスト効果の高い手段である。 Third generation (3G) wireless communication system and IEEE811. x and IEEE816. In high power amplifiers (HPA) for wireless local area networks (WLAN) such as x, high linearity to HPA output to achieve high adjacent channel leakage power ratio (ACLR) and low error vector amplitude (EVM) Sex is required. Furthermore, high efficiency is desirable. However, when operating at high efficiency, HPA is most nonlinear. Digital predistortion (DPD) is an efficient and cost effective means of ensuring high efficiency by compensating for the nonlinearity of HPA.

ＤＰＤリファレンス設計（非特許文献１を参照）は、適応参照テーブル（ＬＵＴ）を実装し、ＬＵＴからの訂正値を入力サンプルストリームに印加する。また、ＤＰＤリファレンス設計は、測定された出力を入力と比較し、その測定結果をＬＵＴの更新に用いることで、システムを適応化する。 The DPD reference design (see Non-Patent Document 1) implements an adaptive reference table (LUT) and applies correction values from the LUT to the input sample stream. The DPD reference design also adapts the system by comparing the measured output with the input and using the measurement result for LUT update.

３Ｇ及びＷＬＡＮシステムに対して、ＤＰＤリファレンス設計は、最大４個のuniversal mobile telecommunication systems（ＵＭＴＳ）チャネル上で動作可能であり、第３次及び第５次相互変調積を訂正可能である。 For 3G and WLAN systems, the DPD reference design can operate on up to four universal mobile telecommunication systems (UMTS) channels and can correct third and fifth order intermodulation products.

一般に、ＤＰＤはＨＰＡを線形化するために用いられる。理想的なＨＰＡは完全に線形である。入力振幅、出力振幅、及び係数をそれぞれＶ_IN、Ｖ_OUT、及びｋと記すと、その応答は次式により記述できる（図１の直線１０１を参照）。
Ｖ_OUT＝ｋ・Ｖ_IN （１） In general, DPD is used to linearize HPA. The ideal HPA is completely linear. When the input amplitude, output amplitude, and coefficient are denoted as V _IN , V _OUT , and k, respectively, the response can be described by the following equations (see the straight line 101 in FIG. 1).
V _OUT = k · V _IN (1)

しかしながら、実際のＨＰＡは無線システムにおいていくらかの非線形性を示し、最終的には飽和状態に達する。この非線形性は、（１）式にｆ_NLの項を加えることで、次のように表すことができる（図１の曲線１０２を参照）。
Ｖ_OUT＝ｆ_NL・ｋ・Ｖ_IN （２） However, actual HPAs show some non-linearity in the wireless system and eventually reach saturation. This nonlinearity can be expressed as follows by adding the term f _{NL to} the equation (1) (see the curve 102 in FIG. 1).
V _OUT = f _NL · k · V _IN (2)

この非線形性は、無線システム全体の性能に悪影響を与える。これにより、受信機の性能を劣化させる帯域内歪みと、隣接チャネルの受信機の性能を劣化させる帯域外歪みが生じる。 This non-linearity adversely affects the overall performance of the wireless system. This results in in-band distortion that degrades the performance of the receiver and out-of-band distortion that degrades the performance of the receiver in the adjacent channel.

前置歪み器の役割は、電力増幅器により生じる歪みの逆数に等しい前置歪み、すなわち、ｆ_NL ^-1に等しい前置歪みを、電力増幅器の前段で加えることである。前置歪み器を電力増幅器と組み合わせることで、ｆ_NLの項とｆ_NL ^-1の項が打ち消し合い、理想的なＨＰＡの（１）式によりシステム全体を記述できるようになる。 The role of the predistorter is to add a predistortion equal to the reciprocal of the distortion caused by the power amplifier, ie, a predistortion equal to f _NL ⁻¹ , in front of the power amplifier. By combining the predistorter with the power amplifier, the f _NL term and the f _NL ⁻¹ term cancel each other, and the entire system can be described by the ideal HPA equation (1).

ＨＰＡの非線形性は、経年劣化や動作環境の変化、特に温度変化による影響を受ける。このため、非線形性は時間とともに変化するので、前置歪み器がＨＰＡの動作変化に追従するように解決策を適応化すべきである。 The non-linearity of HPA is affected by aging and changes in operating environment, particularly temperature changes. For this reason, since the non-linearity changes with time, the solution should be adapted so that the predistorter follows the operational changes of the HPA.

図２は、リファレンス設計で実装される基本アルゴリズムを示している。同相（Ｉ）信号及び直交（Ｑ）信号として入力される複素サンプルに対して、ミキサ２０１及び２０２においてＬＵＴ２０６から訂正因子が印加され、無線周波数（ＲＦ）Ｉ−Ｑ変調器２０３に送られる。ＬＵＴ２０６のアドレスは、アドレス計算器２０５により入力パワーから導出される。ＬＵＴ２０６は、各位置に対してＩ訂正因子及びＱ訂正因子の２つの値を含んでいなければならない。 FIG. 2 shows the basic algorithm implemented in the reference design. A correction factor is applied from the LUT 206 in the mixers 201 and 202 to the complex samples input as an in-phase (I) signal and a quadrature (Q) signal, and sent to the radio frequency (RF) IQ modulator 203. The address of the LUT 206 is derived from the input power by the address calculator 205. The LUT 206 must contain two values for each position: an I correction factor and a Q correction factor.

ＲＦＩ−Ｑ変調器２０３ではサンプルがアップコンバートされ、ＨＰＡ２０４に送られる。ＨＰＡ出力はＲＦＩ−Ｑ復調器２１０でダウンコンバートされ、これにより、誤差、すなわち、入力位相及び振幅とＨＰＡ出力において測定された位相及び振幅との差を測定することが可能になる。減算器２１１及び２１２により入力が正しい出力値と比較されることを、遅延部２０７及び２０８が保証しているのは明らかである。減算器２１１及び２１２から出力される誤差信号は、ＬＵＴ２０６に現在格納されている値を更新部２０９により更新するために用いられる。 The RFI-Q modulator 203 up-converts the sample and sends it to the HPA 204. The HPA output is down-converted by the RFI-Q demodulator 210, which makes it possible to measure the error, ie the difference between the input phase and amplitude and the phase and amplitude measured at the HPA output. Obviously, the delay units 207 and 208 ensure that the inputs are compared with the correct output values by the subtractors 211 and 212. The error signals output from the subtracters 211 and 212 are used for updating the value currently stored in the LUT 206 by the updating unit 209.

入力データ信号はアドレス計算器２０５に供給され、アドレス計算器２０５は、ＬＵＴ値のアドレスを決定する。このＬＵＴ値は入力データ信号を変更する。図２に示す設計では、パワー指標のみが用いられている。 The input data signal is supplied to the address calculator 205, which determines the address of the LUT value. This LUT value changes the input data signal. In the design shown in FIG. 2, only the power index is used.

遅延部２０７及び２０８は、入力Ｉ信号及びＱ信号を遅延させて、遅延信号を減算器２１１及び２１２に出力する。この遅延により、前置歪み信号がＨＰＡ２０４に伝播してＨＰＡ出力が減算器２１１及び２１２でのフィードバック処理に戻るまでの間の遅延が補償される。このフィードバックＨＰＡ出力を遅延信号と同期させるためには、精密な遅延整合スキームが必要である。 The delay units 207 and 208 delay the input I signal and Q signal, and output the delayed signal to the subtracters 211 and 212. This delay compensates for the delay until the predistortion signal propagates to the HPA 204 and the HPA output returns to the feedback processing at the subtractors 211 and 212. In order to synchronize this feedback HPA output with the delayed signal, a precise delay matching scheme is required.

非特許文献２に記述された離散マルチトーン伝送による同期スキームでは、受信機が遅延を推定し、Ｊ及びＴ_SAMPL をそれぞれ整数及びサンプル期間として、その遅延を整数部Ｊ・Ｔ_SAMPL とその端数部Δとに分離する。第１の遅延Ｊ・Ｔ_SAMPL は、サイクリックプレフィックスの周期性に基づく粗同期技術により推定することができる。したがって、一般的に言えば、次のようにして同期が行われる。タイミング部がサンプリングクロックの位相をΔに対して調整する。さらに、入力データ信号をサンプリングクロックＪ個分だけ遅延させる。したがって、整数部Ｊ・Ｔ_SAMPL をどのようにして推定するかが問題となる。 In the synchronization scheme based on discrete multitone transmission described in Non-Patent Document 2, the receiver estimates the delay, J and T _SAMPL are an integer and a sample period, respectively, and the delay is an integer part J · T _SAMPL and its fraction part. Separated into Δ. The first delay J · T _SAMPL can be estimated by a coarse synchronization technique based on the cyclic prefix periodicity. Therefore, generally speaking, synchronization is performed as follows. The timing unit adjusts the phase of the sampling clock with respect to Δ. Further, the input data signal is delayed by J sampling clocks. Therefore, how to estimate the integer part J · T _SAMPL is a problem.

遅延推定の粗い整数部に対する最も単純なアプローチは、サイクリックプレフィックスの特性に基づく相関器を実装することである。したがって、非データ支援最大尤度（ＭＬ）に基づく評価による整数部推定を実装することができる。サイクリックプレフィックスの特性のため、このアルゴリズムは、Ｎを高速フーリエ変換のサイズとして、受信したサンプル列と、その列をサンプル２Ｎ個分だけシフトさせたものとを相関させる。 The simplest approach to the coarse integer part of the delay estimate is to implement a correlator based on the characteristics of the cyclic prefix. Therefore, integer part estimation by evaluation based on non-data support maximum likelihood (ML) can be implemented. Due to the nature of the cyclic prefix, this algorithm correlates the received sample sequence with the sequence shifted by 2N samples, where N is the size of the fast Fourier transform.

図３は、このようなアプローチによる整数部ＭＬ推定器を示している。各シンボルのグレー領域はサイクリックプレフィックスに対応する。この非コヒーレント推定器は、乗算器３０１及び３０２と積算器３０３を含み、異なるＪの値に対する、受信したサンプル列とシフトさせた列との相関値を、推定結果３０４として計算する。最大の相関値を生成するＪの値が、Ｊの推定値となる。 FIG. 3 shows an integer part ML estimator according to such an approach. The gray area of each symbol corresponds to a cyclic prefix. This non-coherent estimator includes multipliers 301 and 302 and an accumulator 303, and calculates a correlation value between a received sample sequence and a shifted sequence for different J values as an estimation result 304. The value of J that generates the maximum correlation value is the estimated value of J.

このような推定器における最大の問題は、直交周波数分割多重（ＯＦＤＭ）信号の自己相関関数が相対的に平坦なことである。オーバーサンプリングされたＯＦＤＭ信号では、オーバーサンプリングされたシンボルに対して自己相関関数の平坦領域が拡張されるため、この問題がより深刻になる。自己相関に関するもう１つの問題は、高いピーク対平均電力比のためにサイドローブが有意レベルになることである。有意レベルのサイドローブは推定中に「誤ロック」を生じさせる。 The biggest problem with such an estimator is that the autocorrelation function of the orthogonal frequency division multiplexing (OFDM) signal is relatively flat. In oversampled OFDM signals, this problem is exacerbated because the flat area of the autocorrelation function is expanded for oversampled symbols. Another problem with autocorrelation is that the side lobe is at a significant level due to the high peak-to-average power ratio. Significant levels of side lobes cause “false locks” during estimation.

特許文献１は、電子装置の入力信号と出力信号の間の時間差を調整する遅延回路に関する。この遅延回路では、出力信号と入力信号に対応する係数の実数値の信号と虚数値の信号のいずれか一方が選択され、選択された信号の符号を反転して出力するか、又はその符号のままで出力するかが選択され、選択された値の平均値の信号が時間差信号として出力される。 Patent Document 1 relates to a delay circuit that adjusts a time difference between an input signal and an output signal of an electronic device. In this delay circuit, either the real value signal or the imaginary value signal of the coefficient corresponding to the output signal and the input signal is selected and output with the sign of the selected signal inverted, or the sign Whether to output the signal as it is is selected, and an average value signal of the selected values is output as a time difference signal.

特開２００４−１７２９１３号公報JP 2004-172913 A

“Digital Predistortion Reference Design”、［online］、［２００７年６月１１日検索］、インターネット＜ＵＲＬ：http://www.altera.com/literature/an/an314.pdf＞“Digital Predistortion Reference Design”, [online], [searched June 11, 2007], Internet <URL: http://www.altera.com/literature/an/an314.pdf> T. Pollet and M. Peeters, “Synchronization with DMT Modulation,”IEEE Communications Magazine, pp. 80-86, April 1999.T. Pollet and M. Peeters, “Synchronization with DMT Modulation,” IEEE Communications Magazine, pp. 80-86, April 1999.

本発明の課題は、増幅器出力からのフィードバック信号を遅延入力信号と同期させ、増幅器出力における非線形歪みをフィードバック信号と遅延入力信号に基づいて適応的方法で正確に補償することである。 It is an object of the present invention to synchronize the feedback signal from the amplifier output with the delayed input signal and accurately compensate for non-linear distortion at the amplifier output in an adaptive manner based on the feedback signal and the delayed input signal.

本発明の増幅装置は、増幅部、可変遅延部、補償器、及び推定器を備える。増幅部は、入力信号を増幅して増幅信号を出力する。可変遅延部は、その入力信号を遅延量だけ遅延させて遅延信号を出力する。補償器は、増幅信号及び遅延信号に基づいて増幅信号の非線形歪みを補償する。推定器は、増幅部による信号遅延を推定し、推定された信号遅延に基づいて可変遅延部の遅延量を制御する。 The amplification device of the present invention includes an amplification unit, a variable delay unit, a compensator, and an estimator. The amplifying unit amplifies the input signal and outputs the amplified signal. The variable delay unit delays the input signal by a delay amount and outputs a delay signal. The compensator compensates for nonlinear distortion of the amplified signal based on the amplified signal and the delayed signal. The estimator estimates the signal delay by the amplification unit, and controls the delay amount of the variable delay unit based on the estimated signal delay.

増幅部、可変遅延部、及び補償器は、推定された信号遅延に基づいて推定器により制御される調整可能な遅延量を有する、改良されたＤＰＤスキームを与える。このような増幅装置によれば、増幅部からフィードバックされる増幅信号を遅延部により遅延させられた遅延信号とより正確に同期させることができる。したがって、ＤＰＤリファレンス設計におけるより優れた補償が非線形歪みに対して行われる。 The amplifier, variable delay, and compensator provide an improved DPD scheme with an adjustable amount of delay that is controlled by the estimator based on the estimated signal delay. According to such an amplifying device, the amplified signal fed back from the amplifying unit can be more accurately synchronized with the delayed signal delayed by the delay unit. Therefore, better compensation in the DPD reference design is provided for non-linear distortion.

ＨＰＡのＡＭ−ＡＭ性能を示すグラフである。It is a graph which shows the AM-AM performance of HPA. ＤＰＤリファレンス設計を示す構成図である。It is a block diagram which shows DPD reference design. 非コヒーレント整数部推定器を示す回路図である。It is a circuit diagram which shows a non-coherent integer part estimator. 本発明の実施形態のＨＰＡ装置を示す構成図である。It is a block diagram which shows the HPA apparatus of embodiment of this invention. ＤＬＬ推定器の一部を示すブロック図である。It is a block diagram which shows a part of DLL estimator. 相関器を示す構成図である。It is a block diagram which shows a correlator. 位相除去回路を示す回路図である。It is a circuit diagram which shows a phase removal circuit. 全正−バイポーラ変換器を示す構成図である。It is a block diagram which shows an all positive-bipolar converter. ＯＦＤＭ信号に対する遅延推定のシミュレーション結果を示すグラフである。It is a graph which shows the simulation result of the delay estimation with respect to an OFDM signal.

以下、図面を参照しながら、本発明を実施するための最良の形態を詳細に説明する。
図４は、本発明の実施形態のＨＰＡ装置の構成を示している。このＨＰＡ装置は、図２に示される構成において、遅延部２０７及び２０８を可変遅延部４０１及び４０２に置き換え、遅延ロックループ（ＤＬＬ）推定器４０３を加えた構成を有する。このＨＰＡ装置は、無線通信システムにおけるＯＦＤＭ送信機として用いられ、ＯＦＤＭシンボルを含む基準複素信号を受信する。しかしながら、ＨＰＡ装置の適用対象はＯＦＤＭ信号に限定されるものではなく、他の種類の変調方式により変調される信号を含んでいる。 The best mode for carrying out the present invention will be described below in detail with reference to the drawings.
FIG. 4 shows the configuration of the HPA apparatus according to the embodiment of the present invention. This HPA apparatus has a configuration in which the delay units 207 and 208 are replaced with variable delay units 401 and 402 in the configuration shown in FIG. 2, and a delay lock loop (DLL) estimator 403 is added. This HPA apparatus is used as an OFDM transmitter in a wireless communication system, and receives a reference complex signal including an OFDM symbol. However, the application target of the HPA device is not limited to the OFDM signal, but includes a signal modulated by another type of modulation scheme.

ＤＬＬ推定器４０３は、ミキサ２０１及び２０２からＨＰＡ２０４に伝播する前置歪み信号と減算器２１１及び２１２に伝播するＨＰＡ出力の遅延を推定する。より具体的には、ＤＬＬ推定器４０３は、その遅延を整数部Ｊ・Ｔ_SAMPL とその端数部Δとに分離し、サンプリングクロックの位相をΔに対して調整し、整数Ｊを推定して、推定されたＪの値に基づいて可変遅延部４０１及び４０２の遅延量を制御する。 The DLL estimator 403 estimates the delay of the predistortion signal propagating from the mixers 201 and 202 to the HPA 204 and the HPA output propagating to the subtractors 211 and 212. More specifically, the DLL estimator 403 separates the delay into an integer part J · T _SAMPL and its fractional part Δ, adjusts the phase of the sampling clock with respect to Δ, estimates the integer J, Based on the estimated value of J, the delay amount of the variable delay units 401 and 402 is controlled.

ＤＬＬ推定器４０３内に設けられる非コヒーレント整数部推定器は、図５に示されるような構成により実現される。可変遅延部５０３は、基準複素信号内のｉ番目のＯＦＤＭシンボルをクロックｉ個分だけ遅延させ、コントローラ５０２は、ｉが最大値Ｍ（ｉ＝０，．．．，Ｍ）に達するまで１つのＯＦＤＭシンボルから次のＯＦＤＭシンボルへと、その遅延量を１クロックずつ変更する。この場合、遅延部５０３の最大可能整数遅延は、Ｍ・Ｔ_SAMPL により表される。 The non-coherent integer part estimator provided in the DLL estimator 403 is realized by the configuration shown in FIG. The variable delay unit 503 delays the i-th OFDM symbol in the reference complex signal by i clocks, and the controller 502 performs one operation until i reaches the maximum value M (i = 0,..., M). The delay amount is changed by one clock from the OFDM symbol to the next OFDM symbol. In this case, the maximum possible integer delay of the delay unit 503 is represented by M · T _SAMPL .

相関器５０１は、各入力基準信号に対して、クロックｉ個分の遅延量を有する遅延信号とＨＰＡ出力信号の間の相互相関を計算し、得られた相関値Ｃｏｒｒ（ｉ）をコントローラ５０２に出力する。こうして、Ｍ＋１回の測定がすべて終了すると、コントローラ５０２は、Ｃｏｒｒ（０）からＣｏｒｒ（Ｍ）までの相関値を利用可能になる。コントローラ５０２は、ＭＬアプローチにより、Ｊに対する最も信頼できる推定結果として、Ｃｏｒｒ（ｉ）の最大値に対応するｉの値を決定する。

The correlator 501 calculates the cross-correlation between the delay signal having a delay amount of i clocks and the HPA output signal for each input reference signal, and sends the obtained correlation value Corr (i) to the controller 502. Output. Thus, when all the M + 1 measurements are completed, the controller 502 can use the correlation values from Corr (0) to Corr (M). Controller 502 determines the value of i corresponding to the maximum value of Corr (i) as the most reliable estimation result for J by the ML approach.

コントローラ５０２は、遅延部４０１及び４０２の遅延量を推定された値に設定する制御信号を出力する。 The controller 502 outputs a control signal that sets the delay amount of the delay units 401 and 402 to the estimated value.

図６は、相関器５０１の構成例を示している。この相関器は、位相除去回路６０１及び６０７、減算器６０２及び６０８、定数生成器６０３及び６０９、比較器６０４及び６１０、乗算器６０５、及び積算器６０６を含む。この実施形態の背後にある本旨は、遅延推定をより単純にすること、すなわち、乗算や平方根計算のような資源を消費する演算をすべて計算から排除することにある。そこで、位相除去回路６０１及び６０７としては、図７に示されるような回路を提案する。 FIG. 6 shows a configuration example of the correlator 501. The correlator includes phase removal circuits 601 and 607, subtracters 602 and 608, constant generators 603 and 609, comparators 604 and 610, a multiplier 605, and an accumulator 606. The main idea behind this embodiment is to make delay estimation simpler, i.e. to eliminate all resource consuming operations such as multiplication and square root calculations from the calculation. Therefore, as the phase removal circuits 601 and 607, a circuit as shown in FIG. 7 is proposed.

この位相除去回路は、絶対値演算回路７０１及び７０２と加算器７０３を備える。この例では、Ｘ及びＹがそれぞれ同相信号及び直交信号を表すものとすると、ＯＦＤＭ信号から位相依存性を除去するために考えられる近似として、

を採用している。絶対値演算回路７０１及び７０２は、絶対値｜Ｘ｜及び｜Ｙ｜をそれぞれ出力し、加算器７０３は、｜Ｘ｜と｜Ｙ｜の和を出力する。 This phase removal circuit includes absolute

value calculation circuits

701 and 702 and an adder 703. In this example, assuming that X and Y represent in-phase and quadrature signals, respectively, as an approximation that can be considered to remove phase dependence from the OFDM signal,

Is adopted. Absolute

value calculation circuits

701 and 702 output absolute values | X | and | Y |, respectively, and an adder 703 outputs the sum of | X | and | Y |.

減算器６０２は、定数生成器６０３により生成された定数を位相除去回路６０１の出力から減算する。比較器６０４は、減算結果を零と比較し、減算結果の符号を示す信号を生成する。この比較演算は、図８に示されるような符号抽出回路８０１により実現される。符号抽出回路８０１は、減算器６０２から出力されるバイポーラ信号から符号ビットを抽出し、それを乗算器６０５に出力する。 The subtractor 602 subtracts the constant generated by the constant generator 603 from the output of the phase removal circuit 601. The comparator 604 compares the subtraction result with zero and generates a signal indicating the sign of the subtraction result. This comparison operation is realized by a code extraction circuit 801 as shown in FIG. The code extraction circuit 801 extracts a sign bit from the bipolar signal output from the subtractor 602 and outputs it to the multiplier 605.

定数の減算とそれに続く符号抽出演算には、
（１）絶対値演算後の全正信号から符号抽出回路の入力におけるバイポーラ信号を生成することと、
（２）振幅変調を除去すること
の２つの目的がある。 For constant subtraction and subsequent sign extraction operation,
(1) generating a bipolar signal at the input of the sign extraction circuit from all positive signals after the absolute value calculation;
(2) There are two purposes of removing amplitude modulation.

こうして、符号抽出演算後の新たなバイポーラ信号は一定の振幅を持つようになる。信号の符号ビットを抽出することで、乗算器６０５をより単純な論理ＡＮＤ回路で置き換えることができる。 Thus, the new bipolar signal after the code extraction calculation has a constant amplitude. By extracting the sign bit of the signal, the multiplier 605 can be replaced with a simpler logical AND circuit.

これらの目的と相関器の効果についてより詳細に検討する。ＯＦＤＭ信号の振幅は、平均が非零の全正ランダム変数である。図６に示される構成によれば、遅延推定結果を得るために、入力信号の振幅（全正値）とクロックｉ個分だけ遅延した基準信号の振幅（全正値）とを乗算しなければならない。乗算自体は計算資源を非常に消費する演算であるから、例えば論理ＡＮＤのような、より単純な演算で置き換えることが望ましい。論理ＡＮＤを全正値で行うことはできないが、バイポーラ値であればうまくいく。そこで、全正信号からバイポーラ信号を生成する回路が必要になる。 We discuss these objectives and the effect of correlators in more detail. The amplitude of the OFDM signal is a fully positive random variable with a non-zero mean. According to the configuration shown in FIG. 6, in order to obtain a delay estimation result, the amplitude (total positive value) of the input signal must be multiplied by the amplitude (total positive value) of the reference signal delayed by i clocks. Don't be. Since multiplication itself is an operation that consumes a lot of computational resources, it is desirable to replace it with a simpler operation such as a logical AND. Although logical AND cannot be performed with all positive values, it works well with bipolar values. Therefore, a circuit that generates a bipolar signal from all positive signals is required.

図６に示される回路を実装することで、乗算を論理ＡＮＤ回路で置き換えることができる。図８に示される回路は、図６に示される回路の一部である、このような「全正−バイポーラ」変換器を表している。 By implementing the circuit shown in FIG. 6, the multiplication can be replaced with a logical AND circuit. The circuit shown in FIG. 8 represents such an “all positive-bipolar” converter that is part of the circuit shown in FIG.

ＯＦＤＭ信号の平均振幅に等しい定数を選択することにより、減算器６０２は、元のＯＦＤＭ信号の全正振幅を平均が零のバイポーラ信号に変換することができる。それに続く符号抽出回路８０１は、入力される全正入力信号を一定の振幅と鋭い自己相関関数を有するバイポーラ擬似雑音様信号に変換する。実際、鋭い自己相関関数はより良好な推定能力を与える。元の信号から平均を除去した後で新たに得られる信号は、依然としてランダム変数であることに留意されたい。 By selecting a constant equal to the average amplitude of the OFDM signal, the subtractor 602 can convert the total positive amplitude of the original OFDM signal into a bipolar signal with an average of zero. The subsequent code extraction circuit 801 converts the input positive input signal into a bipolar pseudo-noise-like signal having a constant amplitude and a sharp autocorrelation function. In fact, a sharp autocorrelation function gives a better estimation capability. Note that the newly obtained signal after removing the average from the original signal is still a random variable.

位相除去回路６０７、減算器６０８、定数生成器６０９、及び比較器６１０の動作は、位相除去回路６０１、減算器６０２、定数生成器６０３、及び比較器６０４の動作と同様である。乗算器６０５は、比較器６０４及び６１０から出力されるバイポーラ信号の符号間の論理ＡＮＤとして１ビットの量子化値を計算する。積算器６０６は、ｉ番目のＯＦＤＭシンボルのサンプル列に対して乗算器６０５から出力される論理ＡＮＤ値を加算して、相関値Ｃｏｒｒ（ｉ）を計算する。 The operations of the phase removal circuit 607, the subtractor 608, the constant generator 609, and the comparator 610 are the same as the operations of the phase removal circuit 601, the subtractor 602, the constant generator 603, and the comparator 604. The multiplier 605 calculates a 1-bit quantized value as a logical AND between the signs of the bipolar signals output from the comparators 604 and 610. The accumulator 606 adds the logical AND value output from the multiplier 605 to the sample sequence of the i-th OFDM symbol, and calculates the correlation value Corr (i).

上述したように、符号抽出演算によれば、平均が零で一定振幅のバイポーラ信号が元の信号から生成される。このバイポーラ信号は、振幅が＋１又は−１の値をとるＭ系列の擬似雑音信号に極めて近い。この信号がＭ系列に極めて似ているため、このような擬似雑音様信号は非常に鋭い自己相関関数を有する。したがって、振幅情報なしでも良好な整数部推定性能が得られる。 As described above, according to the code extraction calculation, a bipolar signal having an average of zero and a constant amplitude is generated from the original signal. This bipolar signal is very close to an M-sequence pseudo noise signal having an amplitude of +1 or -1. Since this signal is very similar to the M sequence, such a pseudo-noise-like signal has a very sharp autocorrelation function. Therefore, good integer part estimation performance can be obtained without amplitude information.

さらに、入力信号から振幅変調を除去することで、自己相関関数のサイドローブレベルが著しく削減される。図３に示されるサイクリックプレフィックス相関に基づく非コヒーレント推定器には、誤ロックという弱点がある。これは、サイクリックプレフィックスが典型的にはシンボルの２５％未満であり、この推定器では相関演算にサイクリックプレフィックスのみを用いているためである。これに対して、提案した推定器では、相関演算に入力信号の全エネルギーを用いることができる。したがって、「誤ロック」の確率は徐々に低下する。 Further, by removing amplitude modulation from the input signal, the sidelobe level of the autocorrelation function is significantly reduced. The non-coherent estimator based on the cyclic prefix correlation shown in FIG. 3 has a weakness of false lock. This is because the cyclic prefix is typically less than 25% of the symbols, and this estimator uses only the cyclic prefix for the correlation operation. On the other hand, the proposed estimator can use the total energy of the input signal for the correlation calculation. Therefore, the probability of “false lock” gradually decreases.

図９は、１０２４個のサブキャリアを有するＯＦＤＭ信号に対する遅延推定のシミュレーション結果を示している。横軸及び縦軸はそれぞれ実際の遅延値及び推定された遅延値を表し、Ｉ２はオーバーサンプリング率（Ｉ２＝１，２，４）を表す。このシミュレーション結果によれば、提案した低複雑度の整数部遅延推定器は、広範囲の入力整数遅延において線形となる線形判別特性を有する。さらに、推定器の判別特性を歪める可能性のある誤ロックが存在しない。 FIG. 9 shows a simulation result of delay estimation for an OFDM signal having 1024 subcarriers. The horizontal and vertical axes represent the actual delay value and the estimated delay value, respectively, and I2 represents the oversampling rate (I2 = 1, 2, 4). According to this simulation result, the proposed low complexity integer part delay estimator has a linear discriminant characteristic that is linear in a wide range of input integer delays. Furthermore, there are no false locks that can distort the discriminating characteristics of the estimator.

Claims

入力信号を増幅して増幅信号を出力するように動作可能な増幅部と、
前記入力信号を遅延量だけ遅延させて遅延信号を出力するように動作可能な可変遅延部と、
前記増幅信号及び前記遅延信号に基づいて該増幅信号の非線形歪みを補償するように動作可能な補償器と、
前記増幅部による信号遅延を推定し、推定された信号遅延に基づいて前記可変遅延部の前記遅延量を制御するように動作可能な推定器と
を備える増幅装置。 An amplification unit operable to amplify an input signal and output an amplified signal;
A variable delay unit operable to delay the input signal by a delay amount and output a delayed signal;
A compensator operable to compensate for non-linear distortion of the amplified signal based on the amplified signal and the delayed signal;
An amplifying apparatus comprising: an estimator operable to estimate a signal delay caused by the amplifying unit and control the delay amount of the variable delay unit based on the estimated signal delay.

前記補償器が、前記増幅部への入力前の前記入力信号に対して該入力信号による前置歪みを印加し、前記増幅信号及び前記遅延信号に基づいて該前置歪みの値を更新し、前記推定器が、該入力信号が該補償器から該増幅部に伝播して該増幅信号として該補償器に戻るまでの間の前記信号遅延を推定する、請求項１記載の増幅装置。 The compensator applies predistortion due to the input signal to the input signal before input to the amplification unit, and updates the value of the predistortion based on the amplified signal and the delayed signal, The amplifying apparatus according to claim 1, wherein the estimator estimates the signal delay until the input signal propagates from the compensator to the amplifying unit and returns to the compensator as the amplified signal.

前記推定器が、絶対値演算により前記入力信号と前記増幅信号の位相依存性を除去し、該絶対値演算後の該入力信号と該増幅信号の間の相関を計算して前記信号遅延を推定する、請求項１又は２記載の増幅装置。 The estimator removes the phase dependence of the input signal and the amplified signal by an absolute value calculation, and calculates the correlation between the input signal and the amplified signal after the absolute value calculation to estimate the signal delay The amplification device according to claim 1 or 2.

前記推定器が、前記入力信号に含まれる同相信号及び直交信号の絶対値の第１の和と、前記増幅信号に含まれる同相信号及び直交信号の絶対値の第２の和を計算し、該第１及び第２の和を用いて前記相関を計算する、請求項３記載の増幅装置。 The estimator calculates a first sum of absolute values of the in-phase signal and the quadrature signal included in the input signal and a second sum of absolute values of the in-phase signal and the quadrature signal included in the amplified signal. The amplification device according to claim 3, wherein the correlation is calculated using the first and second sums.

前記推定器が、前記第１及び第２の和の各々から定数を減算して第１及び第２の減算結果をそれぞれ生成し、該第１及び第２の減算結果の各々から符号を抽出して第１及び第２の符号情報をそれぞれ生成し、該第１及び第２の符号情報を用いて前記相関を計算する、請求項４記載の増幅装置。 The estimator subtracts a constant from each of the first and second sums to generate first and second subtraction results, respectively, and extracts a sign from each of the first and second subtraction results The amplification device according to claim 4, wherein first and second code information are respectively generated, and the correlation is calculated using the first and second code information.

前記推定器が、前記第１及び第２の符号情報の間の論理ＡＮＤ値を計算し、前記入力信号に含まれるサンプル列に対する論理ＡＮＤ値を加算することで前記相関を求める、請求項５記載の増幅装置。 The said estimator calculates | requires the said correlation by calculating the logical AND value between the said 1st and 2nd code | cord | chord information, and adding the logical AND value with respect to the sample sequence contained in the said input signal. Amplification device.

前記推定器が、前記入力信号の振幅の平均を前記定数として用いる、請求項５又は６記載の増幅装置。 The amplification device according to claim 5 or 6, wherein the estimator uses an average amplitude of the input signal as the constant.

前記推定器が、前記入力信号と前記増幅信号から振幅変調を除去し、該振幅変調が除去された該入力信号と該増幅信号の間の相関を計算して前記信号遅延を推定する、請求項１又は２記載の増幅装置。 The estimator removes amplitude modulation from the input signal and the amplified signal, and calculates a correlation between the input signal from which the amplitude modulation has been removed and the amplified signal to estimate the signal delay. The amplification device according to 1 or 2.

増幅部の出力信号の非線形歪みを補償する方法であって、
前記増幅部により入力信号を増幅して増幅信号を求め、
前記入力信号を遅延量だけ遅延させて遅延信号を求め、
前記増幅信号及び前記遅延信号に基づいて該増幅信号の非線形歪みを補償し、
前記増幅部による信号遅延を推定し、
推定された信号遅延に基づいて前記遅延量を制御する
方法。 Compensating for non-linear distortion of the output signal of the amplifying unit,
Amplifying the input signal by the amplification unit to obtain an amplified signal,
Delay the input signal by a delay amount to obtain a delayed signal;
Compensating for non-linear distortion of the amplified signal based on the amplified signal and the delayed signal;
Estimating the signal delay due to the amplification unit,
A method of controlling the delay amount based on an estimated signal delay.