JP2010287655A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関する。例えば、低誘電率材料の層間絶縁膜を用いた半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device. For example, the present invention relates to a method for manufacturing a semiconductor device using an interlayer insulating film made of a low dielectric constant material.
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はＬＳＩの高速性能化を達成するために、配線材料を従来のアルミ（Ａｌ）合金から低抵抗の銅（Ｃｕ）或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜を化学機械研磨（ＣＭＰ）により除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。さらに、多層Ｃｕ配線を形成する場合は、下層配線上に絶縁膜を堆積し、所定のヴィアホール（孔）を形成して、プラグ材料となるＣｕを埋め込み、さらに、上層の配線へとつなげていくことになる。また、通常、Ｃｕの拡散を防止するため層間絶縁膜とＣｕ膜との間にはタンタル（Ｔａ）等のバリアメタル膜が形成される。 In recent years, new microfabrication techniques have been developed along with higher integration and higher performance of semiconductor integrated circuits (LSIs). In particular, recently, in order to achieve high speed performance of LSI, there is a movement to replace the wiring material from conventional aluminum (Al) alloy to low resistance copper (Cu) or Cu alloy (hereinafter collectively referred to as Cu). Progressing. Since Cu is difficult to finely process by the dry etching method frequently used in the formation of Al alloy wiring, Cu is deposited on the insulating film subjected to the groove processing, and other than the portion embedded in the groove A so-called damascene method, in which the Cu film is removed by chemical mechanical polishing (CMP) to form a buried wiring, is mainly employed. Furthermore, when forming a multilayer Cu wiring, an insulating film is deposited on the lower layer wiring, a predetermined via hole (hole) is formed, Cu serving as a plug material is embedded, and further connected to the upper layer wiring. Will go. Usually, a barrier metal film such as tantalum (Ta) is formed between the interlayer insulating film and the Cu film in order to prevent diffusion of Cu.
そして、層間絶縁膜には、比誘電率の低い低誘電率材料膜（ｌｏｗ−ｋ膜）を用いることが検討されている。将来の高密度化、配線寸法の微細化に向けて、ｌｏｗ−ｋ膜の比誘電率ｋはより低減させることが要求されている。ＩＴＲＳ２００６（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ Ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ２００６）によると、４５ｎｍノードでは比誘電率ｋが２．８以下のｌｏｗ−ｋ膜が導入される見込みとなっている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２）膜から比誘電率ｋが２．８以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。かかる低誘電率化のために絶縁膜中に微細な空孔を導入する方法（ポーラス化）がとられている。例えば、ｌｏｗ−ｋ膜として、ポーラス化したＳｉＯＣＨ膜（ｐ−ＳｉＯＣＨ膜）が用いられる。 Then, it is considered to use a low dielectric constant material film (low-k film) having a low relative dielectric constant as the interlayer insulating film. For future high density and fine wiring dimensions, it is required to further reduce the relative dielectric constant k of the low-k film. According to ITRS 2006 (International Technology Roadmap for Semiconductors 2006), a low-k film having a relative dielectric constant k of 2.8 or less is expected to be introduced at a 45 nm node. That is, by using a low-k film having a relative dielectric constant k of 2.8 or less from a silicon oxide film (SiO 2 ) film having a relative dielectric constant k of about 4.2, parasitic capacitance between wirings can be reduced. Has been tried. In order to reduce the dielectric constant, a method of introducing fine pores (insulating porous) into the insulating film is employed. For example, a porous SiOCH film (p-SiOCH film) is used as the low-k film.
そして、通常、ダマシン法を用いるＬＳＩ金属配線構造においては、ｌｏｗ−ｋ膜の上に例えばＳｉＯ２膜を主体とする緻密なキャップ膜層を積層する。これは、反応性イオンエッチング（ＲＩＥ）法やＣＭＰ法を用いて絶縁膜を加工する際に密度が低く強度に乏しいｌｏｗ−ｋ膜を直接加工することが困難であるためである。そのため、緻密なキャップ膜層で上面を覆った状態でｌｏｗ−ｋ膜の加工が行われる場合が多い。 Usually, in an LSI metal wiring structure using a damascene method, a dense cap film layer mainly composed of, for example, a SiO 2 film is laminated on a low-k film. This is because it is difficult to directly process a low-k film having a low density and a low strength when an insulating film is processed using a reactive ion etching (RIE) method or a CMP method. Therefore, the low-k film is often processed in a state where the upper surface is covered with a dense cap film layer.
しかしながら、キャップ膜層をプラズマＣＶＤ（化学気相成長）法を用いて形成する際に、ｌｏｗ−ｋ膜は表面から変質し、ダメージを受ける。また、元々疎水性が高いｌｏｗ−ｋ膜上にＳｉＯ２膜を主体とするキャップ膜を形成するには密着性が不十分であるため、密着性を向上させるためにｌｏｗ−ｋ膜上にヘリウム（Ｈｅ）などのプラズマを照射することもある。これにより膜剥がれの問題の軽減ができるものの、かかるプラズマ照射によってもｌｏｗ−ｋ膜の表面層全面にダメージ層が導入されてしまう。ダメージの内容は、ポーラス膜の緻密化のほかに、メチル基（−ＣＨ３）の減少、ダングリング・ボンドの生成などが推察される。ダメージ層が導入されると親水性が高くなり、キャップ膜形成以降のプロセスにおいて吸湿しやすくなり、絶縁性が劣化し、その結果、リーク電流が増加してしまうといった問題があった。 However, when the cap film layer is formed using a plasma CVD (chemical vapor deposition) method, the low-k film is altered from the surface and damaged. Further, since the adhesion is insufficient to form a cap film mainly composed of a SiO 2 film on a low-k film that is originally highly hydrophobic, helium is formed on the low-k film in order to improve the adhesion. (He) or other plasma may be irradiated. Although this can reduce the problem of film peeling, a damaged layer is introduced to the entire surface layer of the low-k film even by such plasma irradiation. As for the contents of damage, in addition to densification of the porous film, reduction of methyl groups (—CH 3 ), generation of dangling bonds, etc. are presumed. When the damaged layer is introduced, the hydrophilicity becomes high, and it becomes easy to absorb moisture in the process after the formation of the cap film, and the insulating property is deteriorated. As a result, there is a problem that the leakage current increases.
さらに、キャップ膜を形成する際に受けたダメージ層が存在する状態で、配線用のトレンチやヴィアホールをｌｏｗ−ｋ膜に形成すると、少なくとも開口部側壁の上部にかかるダメージ層が露出することになる。ダメージ層は、Ｓｉ−Ｏ結合を主体とするため、エッチング後の洗浄工程で使用される例えば希フッ酸により開口部側壁に露出したダメージ層が浸食されてしまう。そのため、その後のプロセスで形成されるバリアメタル膜が、侵食された箇所に形成されず膜切れを起こしてしまうおそれがあった。バリアメタル膜が膜切れを起こすと、そこからバリアメタル膜上に形成されるＣｕが絶縁膜中へと拡散してしまいＣｕに対するバリア性の劣化につながる。その結果、さらに絶縁性が劣化してしまう、或いは配線間でショートを引き起こしてしまうことになりかねない。 Further, when a wiring trench or via hole is formed in the low-k film in a state where the damaged layer received when the cap film is formed, the damaged layer at least above the side wall of the opening is exposed. Become. Since the damaged layer is mainly composed of Si—O bonds, the damaged layer exposed on the side wall of the opening is eroded by, for example, diluted hydrofluoric acid used in the cleaning step after etching. Therefore, there is a possibility that the barrier metal film formed in the subsequent process is not formed at the eroded portion and the film is cut. When the barrier metal film breaks, Cu formed on the barrier metal film diffuses into the insulating film and leads to deterioration of the barrier property against Cu. As a result, the insulation may be further deteriorated or a short circuit may be caused between the wirings.
ここで、ｌｏｗ−ｋ膜にヴィアホールを形成する際のエッチングにより受けた開口部内面のダメージを回復させるために、エッチングによりヴィアホールを形成した後に、開口部内をシリル化処理することが文献に開示されている（例えば、特許文献１参照）。しかしながら、ヴィアホールを形成した後に、開口部内をシリル化処理するかかる文献の技術では、上述したダメージ層の浸食を防ぐことが困難であり、バリアメタル膜の膜切れを回避できない。 Here, in order to recover the damage on the inner surface of the opening that was received by etching when forming the via hole in the low-k film, it is disclosed in the literature that the inside of the opening is silylated after the via hole is formed by etching. It is disclosed (for example, see Patent Document 1). However, according to the technique of the literature in which the inside of the opening is silylated after forming the via hole, it is difficult to prevent the damage layer from being eroded, and the barrier metal film cannot be cut off.
本発明の一態様は、上述したような従来の問題点を克服し、キャップ成膜時に起因するｌｏｗ−ｋ膜の絶縁性劣化を低減する半導体装置の製造方法を提供することを目的とする。 An object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device that overcomes the above-described conventional problems and reduces the deterioration of insulating properties of a low-k film caused by cap film formation.
本発明の一態様の半導体装置の製造方法は、基体上に絶縁膜を形成する工程と、前記絶縁膜上に絶縁材料を用いたキャップ膜を形成する工程と、前記キャップ膜を形成した後、前記キャップ膜を介して前記キャップ膜の下層のシリル化処理を行なう工程と、前記シリル化処理の後に、エッチング法を用いて、前記キャップ膜上から前記絶縁膜内へと続く開口部を形成する工程と、前記開口部に導電性材料を堆積させる工程と、を備えたことを特徴とする。 The method for manufacturing a semiconductor device of one embodiment of the present invention includes a step of forming an insulating film on a base, a step of forming a cap film using an insulating material on the insulating film, and forming the cap film. A step of performing silylation treatment of the lower layer of the cap film through the cap film, and after the silylation treatment, an opening that extends from the top of the cap film into the insulating film is formed using an etching method. And a step of depositing a conductive material in the opening.
本発明によれば、キャップ膜の成膜時に起因するダメージ層を修復できる。その結果、ｌｏｗ−ｋ膜の絶縁性劣化を低減できる。また、開口部内壁の侵食を抑制できる。その結果、導電性材料に対するバリア性に優れた信頼性の高い半導体装置を得ることができる。 According to the present invention, it is possible to repair a damaged layer caused when the cap film is formed. As a result, the insulation deterioration of the low-k film can be reduced. Moreover, erosion of the inner wall of the opening can be suppressed. As a result, a highly reliable semiconductor device having excellent barrier properties against the conductive material can be obtained.
実施の形態１．
以下、実施の形態１について、図面を用いて説明する。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。図１において、実施の形態１の半導体装置の製造方法では、エッチングストッパ膜形成工程（Ｓ１０２）と、ｐ−ｌｏｗ−ｋ膜形成工程（Ｓ１０４）と、キャップ膜形成工程（Ｓ１０６）と、シリル化処理工程（Ｓ１０８）と、レジスト塗布工程（Ｓ１１０）と、リソグラフィ工程（Ｓ１１２）と、開口部形成工程（Ｓ１１４）と、レジスト除去工程（Ｓ１１６）と、洗浄工程（Ｓ１１８）と、バリアメタル膜形成工程（Ｓ１２０）と、シード膜形成工程（Ｓ１２２）と、めっき及びアニール工程（Ｓ１２４）と、研磨工程（Ｓ１２６）という一連の工程を実施する。
Embodiment 1 FIG.
The first embodiment will be described below with reference to the drawings.
FIG. 1 is a flowchart showing the main part of the semiconductor device manufacturing method according to the first embodiment. 1, in the manufacturing method of the semiconductor device of the first embodiment, an etching stopper film forming step (S102), a p-low-k film forming step (S104), a cap film forming step (S106), and silylation are performed. Processing step (S108), resist coating step (S110), lithography step (S112), opening formation step (S114), resist removal step (S116), cleaning step (S118), and barrier metal film formation A series of steps of a step (S120), a seed film forming step (S122), a plating and annealing step (S124), and a polishing step (S126) are performed.
図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。図２では、図１のエッチングストッパ膜形成工程（Ｓ１０２）からシリル化処理工程（Ｓ１０８）までを示している。 FIG. 2 is a process sectional view showing a process performed corresponding to the flowchart of FIG. FIG. 2 shows from the etching stopper film forming step (S102) to the silylation treatment step (S108) in FIG.
図２（ａ）において、エッチングストッパ膜形成工程（Ｓ１０２）として、基板２００上に、化学気相成長（ＣＶＤ）法によってエッチングストッパ膜２１０を例えば２０〜４０ｎｍの膜厚で形成する。エッチングストッパ膜の材料として、例えば、多孔質ではない炭酸化シリコン（ＳｉＣＯ）を用いると好適である。このようなＳｉＯＣを主体とした絶縁膜は、テトラメチルシラン（４ＭＳ：Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ｓｉｌａｎｅ）等をプリカーサとして、マイクロ波によって励起したプラズマにより形成できる。その他、例えば、炭窒化シリコン（ＳｉＣＮ）、或いは、炭化シリコン（ＳｉＣ）等が好適である。形成方法は、ＣＶＤ法に限るものではなくその他の方法で成膜しても構わない。また、基板２００として、例えば、直径３００ミリのシリコンウェハを用いる。ここでは、コンタクトプラグ層やデバイス部分等の図示は省略している。そして、基板２００上には、その他の金属配線またはヴィアプラグ等、図示しない各種の半導体素子あるいは構造を有する層が形成されていても構わない。或いは、その他の層が形成されていても構わない。
In FIG. 2A, as an etching stopper film formation step (S102), an
図２（ｂ）において、ｐ−ｌｏｗ−ｋ膜形成工程（Ｓ１０４）として、エッチングストッパ膜２１０上に、多孔質の低誘電率絶縁材料を用いたｌｏｗ−ｋ膜（ｐ−ｌｏｗ−ｋ膜）２２０を例えば１００ｎｍの厚さで形成する。ｌｏｗ−ｋ膜２２０を形成することで、比誘電率ｋが１．５〜２．８程度の絶縁膜を得ることができる。ｌｏｗ−ｋ膜２２０は、１層分の配線層の層間絶縁膜における主たる絶縁膜となる。ここでは、一例として、エッチングストッパ膜２１０を形成した同じＣＶＤ装置でプラズマＣＶＤ法を用いて比誘電率ｋが２．５未満の低誘電率絶縁材料となる多孔質のｐ−ＳｉＯＣＨ膜を形成する。ｐ−ＳｉＯＣＨ膜は、例えば、４ＭＳやトリメチルシラン（３ＭＳ：Ｔｒｉ−Ｍｅｔｈｙｌ−Ｓｉｌａｎｅ）をプリカーサとして、さらにポロジェンとして直鎖状のハイドロカーボン分子を含有させて成膜する。成膜時には基板を例えば３００℃に加熱するとよい。その後、図示しない紫外光（ＵＶ）キュア装置でＵＶキュアを行う。ここでは、ｐ−ＳｉＯＣＨ膜が成膜された基板２００を３５０℃に加熱しながらエキシマランプにて発生させたＵＶ光を照射する。ＵＶキュアによりポロジェンが除去されるともにＯ−Ｓｉ−Ｏの骨格の形成を促進できる。これにより機械的強度を向上させながら低い比誘電率ｋの値のｐ−ＳｉＯＣＨ膜を形成できる。ｌｏｗ−ｋ材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、ここでは空孔率３０％で、比誘電率ｋが２．１〜２．２、ポア径が１．５〜２ｎｍのｐ−ＳｉＯＣＨ膜を形成する。
In FIG. 2B, as a p-low-k film forming step (S104), a low-k film (p-low-k film) using a porous low dielectric constant insulating material on the
形成方法は、ＣＶＤ法に限るものではなく、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｒｉｃ ｃｏａｔｉｎｇ）法を用いても好適である。ＳＯＤ法で形成するｌｏｗ−ｋ膜２２０の材料としては、例えば、多孔質のメチルシルセスキオキサン（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ：ＭＳＱ）を用いることができる。また、ＭＳＱの他に、例えば、ポリメチルシロキサン、ポリシロキサン、ハイドロジェンシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いて形成しても構わない。かかるｌｏｗ−ｋ膜２２０の材料では、比誘電率が２．５未満の低誘電率を得ることができる。ＳＯＤ法では、例えば、スピナーで成膜し、このウエハをホットプレート上で窒素雰囲気中でのベークを行った後、最終的にホットプレート上で窒素雰囲気中ベーク温度よりも高温でキュアを行なうことにより形成することができる。ｌｏｗ−ｋ材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。
The formation method is not limited to the CVD method, and for example, an SOD (spin on dielectric coating) method in which a thin film is formed by spin-coating a solution and performing heat treatment is also suitable. As a material of the low-
図２（ｃ）において、キャップ膜形成工程（Ｓ１０６）として、ｌｏｗ−ｋ膜２２０上に、プラズマＣＶＤ法を用いて、ポロジェン成分を含有するＳｉＯＣを主体とした絶縁材料を用いてキャップ膜２３０を例えば５０ｎｍの厚さで形成する。ここでは、一例として、ｌｏｗ−ｋ膜２２０を形成した同じＣＶＤ装置によりプラズマＣＶＤ法を用いて比誘電率ｋが２．８未満の低誘電率絶縁材料となる多孔質のｐ−ＳｉＯＣＨ膜を形成する。キャップ膜２３０用のｐ−ＳｉＯＣＨ膜は、例えば、４ＭＳや３ＭＳをプリカーサとして、さらにポロジェンとして直鎖状のハイドロカーボン分子を含有させて成膜する。その後、キャップ膜２３０用のｐ−ＳｉＯＣＨ膜が成膜された基板２００を加熱しながら基板２００上にＵＶ光を照射する。ＵＶキュアによりポロジェンが除去されるともにＯ−Ｓｉ−Ｏの骨格の形成を促進させる。ここでは、キャップ膜２３０がｌｏｗ−ｋ膜２２０よりも炭素（Ｃ）量が多くなるように調整される。Ｃ量を多くすることでプラズマ耐性を向上させることができる。そして、例えば、ここでは空孔率２〜５％で、比誘電率ｋが２．７、ポア径が２〜３ｎｍのｐ−ＳｉＯＣＨ膜を形成する。ｌｏｗ−ｋ膜２２０よりも空孔率を下げることで、ｌｏｗ−ｋ膜２２０よりも機械的強度を向上させることができる。このようなプラズマ耐性及び機械的強度がｌｏｗ−ｋ膜２２０よりも向上したキャップ膜２３０をｌｏｗ−ｋ膜２２０上に形成することで、その後の加工の際にｌｏｗ−ｋ膜２２０を保護することができる。また、キャップ膜２３０は後述するＣＭＰによる研磨工程において研磨のストッパ絶縁膜となる。また、ポア径については、後述するシリル化ガスのガス分子が膜内を通過可能なサイズであればよい。このように、キャップ膜２３０は、後述するシリル化ガスのガス分子が膜内を通過可能なサイズのポアが形成されたポーラス膜となる。また、キャップ膜２３０は、ｌｏｗ−ｋ膜２２０よりも比誘電率ｋが高くなるように形成するが、キャップ膜２３０自体がｌｏｗ−ｋ膜としても使用可能な程度の低密度の膜に形成すると好適である。
In FIG. 2C, as the cap film formation step (S106), the
以上のように、プラズマＣＶＤ法にてキャップ膜２３０を形成することで、図２（ｃ）に示したように、ｌｏｗ−ｋ膜２２０表面、すなわち、ｌｏｗ−ｋ膜２２０におけるキャップ膜２３０との界面付近には、ダメージ層１０が全面に形成されてしまう。これにより疎水性の高い膜が親水性側へと変化してしまう。そのため、上述したように以降のプロセスにおいて吸湿しやすくなりこのままでは絶縁性が劣化してしまう。そこで、実施の形態１では、かかる表面全面に形成されたダメージ層１０を以下のようにまず修復する。
As described above, by forming the
図２（ｄ）において、シリル化処理工程（Ｓ１０８）として、キャップ膜２３０が形成された後に、キャップ膜２３０を介してｌｏｗ−ｋ膜２２０にシリル化ガスを供給し、ｌｏｗ−ｋ膜２２０の表面部分をシリル化処理する。ダメージ層１０を修復して、親水性から疎水性に変化させると共に、ダメージ層１０が形成された部分を含むｌｏｗ−ｋ膜２２０全体のｋ値をｌｏｗ−ｋ膜２２０の成膜直後に近い値まで回復させることができる。以下、具体的に説明する。
In FIG. 2D, as the silylation process (S108), after the
図３は、実施の形態１におけるシリル化処理装置の構成を示す概念図である。図３において、シリル化処理装置１００は、キャップ膜２３０が表面に形成された基板３００を収容するチャンバ１０２を備えている。そして、チャンバ１０２内には、ホットプレート１０４と、ガスの供給口となるシャワーヘッド１０６とが配置され、ホットプレート１０４上に基板３００が載置されている。また、ホットプレート１０４内には、ヒータ１０８が埋設されており、このヒータ１０８によって、例えば、室温〜２００℃の範囲で温度調節が可能となっている。また、シャワーヘッド１０６には、チャンバ１０２外から供給配管１３０が接続され、後述するシリル化ガスがチャンバ１０２内の基板３００上に供給可能となっている。液状のシリル化剤が収納された供給源１１０から供給された液状のシリル化剤は、気化器１１２によって気化されて蒸気（シリル化ガス）となり、キャリアガスの供給源１２０から供給されたキャリアガスと共に供給配管１３０を通ってチャンバ１０２内に供給される。シリル化ガスの流量は、マスフローセンサー（ＭＦＣ）１１４によって調整される。また、キャリアガスの流量は、マスフローセンサー（ＭＦＣ）１２４によって調整される。シリル化ガスの供給ラインは、ＭＦＣ１１４の下流側に配置されたバルブ１１６によって開閉可能に構成される。同様に、キャリアガスの供給ラインは、ＭＦＣ１２４の下流側に配置されたバルブ１２６によって開閉可能に構成される。また、チャンバ１０２の排気口１０９には、真空ポンプ１４０が接続され、真空ポンプ１４０がチャンバ１０２内に供給されたガスを排気すると共に、チャンバ１０２内を所望の圧力の真空雰囲気に調整する。
FIG. 3 is a conceptual diagram showing the configuration of the silylation processing apparatus in the first embodiment. In FIG. 3, the
ここで、実施の形態１では、シリル化剤として、シリル化反応を起こす物質であれば特に制限なく使用可能であるが、分子内にシラザン結合（Ｓｉ−Ｎ結合）を有する化合物群の中で比較的小さな分子構造を持つもの、例えば分子量が２６０以下のものが好ましく、分子量１７０以下のものがより好ましい。具体的には、ＴＭＤＳ（１，１，３，３−Ｔｅｔｒａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ）、ＴＭＳＤＭＡ（Ｔｒｉｍｅｔｈｙｌｓｉｌｙｌｄｉｍｅｔｈｙｌａｍｉｎｅ）、ＤＭＳＤＭＡ（Ｄｉｍｅｔｈｙｌｓｉｌｙｌｄｉｍｅｔｈｙｌａｍｉｎｅ）、ＴＭＳＰｙｒｏｅ（１−Ｔｒｉｍｅｔｈｙｌｓｉｌｙｌｐｙｒｏｌｅ）、ＢＳＴＦＡ（Ｎ，０−Ｂｉｓ（ｔｒｉｍｅｔｈｙｌｓｉｌｙｌ）ｔｒｉｆｌｕｏｒｏａｃｅｔａｍｉｄｅ）、及びＢＤＭＡＤＭＳ（Ｂｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｄｉｍｅｔｈｙｌｓｉｌａｎｅ）のうちの１つを用いると好適である。そして、これらの化合物の中でも、シリル化後の安定性の観点からは、シラザン結合を構成するＳｉが３つのアルキル基（例えばメチル基）と結合している構造のもの（例えばＴＭＳＤＭＡ、ＴＭＤＳなど）がより好ましい。Ｓｉが３つのアルキル基と結合している構造のものの中でも、さらに、誘電率の回復効果やリーク電流の低減効果が高いものとして、ＴＭＳＤＭＡを用いることがより好ましい。ここでは、例えば、ＴＭＳＤＭＡを用いる。また、キャリアガスとして、窒素（Ｎ２）を用いると好適である。 Here, in Embodiment 1, any substance that causes a silylation reaction can be used as the silylating agent without particular limitation, but among the compounds having a silazane bond (Si—N bond) in the molecule, Those having a relatively small molecular structure, for example, those having a molecular weight of 260 or less are preferred, and those having a molecular weight of 170 or less are more preferred. Specifically, TMDS (1,1,3,3-tetramethyldisilazane), TMSDMA (trimethylsilyldithylamine), DMSDMA (dimethysilyldithythylamine), TMSPyroe (1-trimethylsilylyl), TMSpyroe (1-trimethylsilylylamine) One of (Bis (dimethylamino) dimethylsilane) is preferably used. Among these compounds, from the viewpoint of stability after silylation, Si having a silazane bond is bonded to three alkyl groups (for example, methyl groups) (for example, TMSDMA, TMDS, etc.) Is more preferable. Among the structures in which Si is bonded to three alkyl groups, it is more preferable to use TMSDMA because it has a higher dielectric constant recovery effect and a higher leakage current reduction effect. Here, for example, TMSDMA is used. Further, it is preferable to use nitrogen (N 2 ) as the carrier gas.
シリル化処理の条件は、シリル化剤（シリル化ガス）の種類に応じて選択すればよいが、例えば、気化器１１２の温度は、室温〜５０℃、シリル化剤流量は０．１〜１．０ｇ／ｍｉｎ、Ｎ２ガスの流量は１．６７〜１６．７Ｐａ・ｍ３／ｓ（１〜１０ｓｌｍ）、チャンバ１０２内の処理圧力は６６６〜９６０００Ｐａ（５〜７２０Ｔｏｒｒ）に設定されると好適である。その際、ヒータ１０８によって加熱される基板３００の温度は、例えば、５０℃から２００℃の範囲が好ましく、１３０℃から１８０℃の範囲がより好ましい。基板３００は、シリル化ガスがチャンバ１０２内に供給される前に加熱されていることが望ましいが、シリル化ガスがチャンバ１０２内に供給された後であって、供給され続けている間に所望の温度まで加熱されても構わない。例えば、チャンバ１０２内を６６６Ｐａ（５Ｔｏｒｒ）より低い圧力になるまで減圧し、その後ＴＭＳＤＭＡの蒸気をＮ２ガスにキャリアさせてチャンバ１０２内の圧力が６６６Ｐａ（５Ｔｏｒｒ）になるまで供給し、その圧力を維持しながら、例えば３分間保持し、処理する方法が挙げられる。
The silylation conditions may be selected according to the type of silylating agent (silylating gas). For example, the temperature of the
以上のようにして、供給配管１３０を通ってきたシリル化ガスであるＴＭＳＤＭＡガス２０がシャワーヘッド１０６から基板３００に向かって供給される。シリル化ガスは、キャップ膜２３０のポアを通過してｌｏｗ−ｋ膜２２０の表面に達し、ダメージ層１０を修復する。例えば、ＴＭＳＤＭＡのガス分子サイズは０．６ｎｍ程度であり、キャップ膜２３０のポア径２〜３ｎｍに対して十分小さいので５０ｎｍ程度の膜厚であればＴＭＳＤＭＡのガス分子が十分通過可能である。また、その他のシリル化剤を用いた場合でも同様にシリル化ガスのガス分子はキャップ膜２３０を十分通過できる。
As described above, the
図４は、実施の形態１におけるシリル化処理の反応を説明するための図である。図４において、ｌｏｗ−ｋ膜２２０の表面に形成されたダメージ層１０は、主にＳｉ−Ｏ結合となっており、表面ではＳｉにＯＨ基がつながった分子構造になっている。そこに、ＴＭＳＤＭＡガス２０を導入し、Ｓｉ−ＯＨの水素（Ｈ）をＳｉ（−ＣＨ３）３に置換することで、親水性のＳｉ−ＯＨを疎水性のＳｉ（−ＣＨ３）３に修復する。シリル化ガスは、シラザン結合（Ｓｉ−Ｎ結合）を有しているので揮発性が高く、Ｈをより置換しやすい。置換されたＨは、大気圧で沸点が７℃のジメチルアミン（ＮＨ（ＣＨ３）２）２４となって、その蒸気圧が比較的高いことに基づきｌｏｗ−ｋ膜２２０の表面から速やかに離散する。かかるシリル化処理では、親水性のダメージ層１０を疎水性の層に修復すると共にメチル（ＣＨ３）基が元々のｌｏｗ−ｋ膜２２０の分子構造よりも密となる分子構造になるのでＣ量が多くなり、その後のアッシング等で晒されることになるプラズマに対して耐性を向上させることができる。
FIG. 4 is a diagram for explaining the reaction of the silylation treatment in the first embodiment. In FIG. 4, the
ここで、上述した例では、液体のＴＭＳＤＭＡガスを気化器１１２により気化させ、Ｎ２ガスによりキャリアさせてチャンバ１０２に供給するようにしたが、ＴＭＳＤＭＡを気化させたガス（すなわちＴＭＳＤＭＡ蒸気）のみをチャンバ１０２に供給する構成としてもよい。ＴＭＳＤＭＡをチャンバ１０２内に供給する際には、チャンバ１０２内は所定の真空度に保持されているので、気化器１１２とチャンバ１０２の圧力差を利用して、ＴＭＳＤＭＡガスをチャンバ１０２に導入することは容易に行うことができる。
Here, in the above-described example, the liquid TMSDMA gas is vaporized by the
以降、修復されたダメージ層１０については、ｌｏｗ−ｋ膜２２０と区別なく図示する。
Hereinafter, the repaired damaged
図５は、図１のフローチャートに対応して実施される工程を表す工程断面図である。図５では、図１のレジスト塗布工程（Ｓ１１０）からリソグラフィ工程（Ｓ１１２）までを示している。 FIG. 5 is a process sectional view showing a process performed corresponding to the flowchart of FIG. FIG. 5 shows the resist coating process (S110) to the lithography process (S112) in FIG.
図５（ａ）において、レジスト塗布工程（Ｓ１１０）として、シリル化処理後、まず、キャップ膜２３０上に反射防止膜２３２を塗布し、反射防止膜２３２上にフォトレジスト材を塗布してフォトレジスト膜２３４を形成する。
In FIG. 5A, as the resist coating step (S110), after the silylation treatment, first, an
図５（ｂ）において、リソグラフィ工程（Ｓ１１２）として、図示しない露光装置内で所定のパターンをフォトレジスト膜２３４に露光し、現像装置にて現像処理する。これにより、開口部１５０が形成されたレジストパターンを形成する。
In FIG. 5B, as a lithography step (S112), a predetermined pattern is exposed on the
図６は、図１のフローチャートに対応して実施される工程を表す工程断面図である。図６では、図１の開口部形成工程（Ｓ１１４）から洗浄工程（Ｓ１１８）までを示している。 FIG. 6 is a process sectional view showing a process performed corresponding to the flowchart of FIG. FIG. 6 shows the process from the opening forming step (S114) to the cleaning step (S118) in FIG.
図６（ａ）において、開口部形成工程（Ｓ１１４）として、エッチング法を用いて、フォトレジスト膜２３４をマスクとして、露出した反射防止膜２３２と共に、その下のキャップ膜２３０上からｌｏｗ−ｋ膜２２０内へと続く開口部１５２を形成する。露出した反射防止膜２３２とその下層のキャップ膜２３０とｌｏｗ−ｋ膜２２０を異方性エッチング法により実質的に同じ幅で続けてエッチングすることにより、配線溝（トレンチ）或いはヴィアホールとなる開口部１５２を形成する。その際、エッチングストッパ膜２１０をエッチングストッパとしてエッチングする。その後、エッチングストッパ膜２１０をエッチングして、基板２００まで届くように開口部１５２を形成する。例えば、エッチング装置には二極高周波プラズマエッチング装置を用いる。４０．６８ＭＨｚの高周波を１２００Ｗ、バイアスとして１３．５６ＭＨｚの高周波を５００Ｗ印加し、エッチングガスとしてＣＦ４／アルゴン（Ａｒ）／Ｎ２の混合ガスを用いる。異方性エッチング法により除去することで、基板２００の表面に対し、略垂直に開口部１５２を形成することができる。例えば、一例として、反応性イオンエッチング（ＲＩＥ）法により開口部１５２を形成すればよい。エッチングの際、機械的強度がｌｏｗ−ｋ膜２２０よりも強いキャップ膜２３０がｌｏｗ−ｋ膜２２０のマスクとなるのでｌｏｗ−ｋ膜２２０を保護することができる。
In FIG. 6A, as an opening forming step (S114), an etching method is used and the
図６（ｂ）において、レジスト除去工程（Ｓ１１６）として、図示しないアッシング装置内でアッシング法により、水素を含むガス、例えば水素とヘリウムの混合ガスをプラズマ化させることにより、水素ラジカルを生成し、反射防止膜２３２およびフォトレジスト膜２３４をアッシングすることで除去する。シリル化処理されたｌｏｗ−ｋ膜２２０表面は、上述したようにＣ量が増えているのでかかるアッシング時のプラズマ耐性が向上されている。そのため、ここでのｌｏｗ−ｋ膜２２０表面のダメージ（親水化）を抑制できる。
In FIG. 6B, as a resist removal step (S116), hydrogen radicals are generated by plasmifying a gas containing hydrogen, for example, a mixed gas of hydrogen and helium, by an ashing method in an ashing apparatus (not shown). The
図６（ｃ）において、洗浄工程（Ｓ１１８）として、開口部形成工程（Ｓ１１４）でのエッチングにより開口部１５２側壁に付着したフロロカーボン等からなる堆積膜３０を図示しない洗浄装置にて薬液洗浄する。ここでは、フッ酸（ＨＦ）を含む薬液にて洗浄する。ここでは、有機成分を効率よく除去するために、ＨＦの他に、ＩＰＡ（ＩｓｏＰｒｏｐｙｌＡｌｃｏｈｏｌ）、メタノール、エタノール、プロパノールの有機溶剤、有機酸類、或いは有機塩を含んでいる薬液を適用すると好適である。かかる薬液処理により開口部１５２の側壁に付着した堆積膜３０を除去できる。
In FIG. 6C, as the cleaning step (S118), the deposited
図７は、実施の形態１におけるシリル化処理をエッチング前に行なわない場合の状況を説明するための概念図である。シリル化処理（Ｓ１０８）をエッチング前に行なわない場合、図７（ａ）に示すように、開口部が形成された際にはまだダメージ層１０が残っていることになる。そして、フロロカーボン等からなる堆積膜３０が開口部側壁に付着している。かかる状態で、洗浄工程（Ｓ１１８）を行なうと、ＨＦで堆積膜３０は除去されるが、同時にＳｉＯ２が主体となるダメージ層１０もエッチングされてしまう。ダメージ層１０は、開口部の露出した表面だけに留まらず、ｌｏｗ−ｋ膜２２０におけるキャップ膜２３０との界面全面に形成されているため、開口部側壁からダメージ層１０内部へと大きくエッチングされてしまう。そのため、図７（ｂ）に示すように、開口部内で露出したダメージ層１０の部分にはアンダーカット（段差）１２が形成されてしまう。かかる状態で後述するバリアメタル膜２４０をスパッタ法等により形成すると、図７（ｃ）に示すように、アンダーカット１２部分で膜切れ１４が生じ、バリア性を劣化させてしまうことになる。これに対して、実施の形態１におけるシリル化処理（Ｓ１０８）をエッチング前に行なった場合、エッチング時にはダメージ層１０が既に修復されているので図６（ｃ）で示したように、薬液洗浄を行っても上述したアンダーカット１２の発生を回避できる。
FIG. 7 is a conceptual diagram for explaining a situation when the silylation process in the first embodiment is not performed before etching. If the silylation process (S108) is not performed before etching, as shown in FIG. 7A, the damaged
ここで、上述した特許文献１では、エッチングを行って開口部を形成し、引き続きアッシングによりレジストを除去した後、エッチングとは別の真空容器に真空搬送し、シリル化を行う方法を示している。特許文献１では、エッチングによってエッチング時にダメージを受けた開口部側壁に露出した絶縁膜面を修復しようというものである。エッチング後は、図７（ａ）に示したように、開口部の側壁にフロロカーボンから成る堆積膜３０が形成されているので堆積膜３０がシリル化ガスの透過を阻害することにより側壁ダメージ層のシリル化が困難な場合がある。そこで、特許文献１では、エッチング後にまずフッ化化合物を含む薬液で洗浄処理を行うことによってフロロカーボンの堆積膜３０を除去することによりシリル化の効率を上げる一連の工程も示されている。
Here, the above-described Patent Document 1 shows a method of performing silylation by forming an opening by etching, removing the resist by ashing, and then carrying it in a vacuum container different from the etching. . In Patent Document 1, an attempt is made to repair the insulating film surface exposed on the side wall of the opening that has been damaged by etching. After the etching, as shown in FIG. 7A, since the deposited
しかしながら、図７において説明したように、エッチング前にダメージ層１０を修復しておかないと、エッチングにより開口部が形成された際にはダメージ層１０がキャップ膜２３０との界面全面に残っているので、図７（ｂ）に示すように、開口部内で露出したダメージ層１０の部分にはアンダーカット１２が形成されてしまう。よって、特許文献１では、開口部内で露出したダメージ層１０の部分にはアンダーカット１２が形成されてしまうことになる。そのため、後述するバリアメタル膜２４０を形成すると、図７（ｃ）に示したように、アンダーカット１２部分で膜切れ１４が生じ、Ｃｕのバリア性を劣化させてしまうことになる。その結果、配線不良や信頼性の低下などの問題を発生してしまう。よって、実施の形態１のように、キャップ膜２３０の形成後、開口部形成の際のエッチングを行う前に、ダメージ層１０を修復しておくことが好適である。
However, as described in FIG. 7, if the damaged
図８は、図１のフローチャートに対応して実施される工程を表す工程断面図である。図８では、図１のバリアメタル膜形成工程（Ｓ１２０）からめっき及びアニール工程（Ｓ１２４）までを示している。 FIG. 8 is a process sectional view showing a process performed corresponding to the flowchart of FIG. FIG. 8 shows from the barrier metal film forming step (S120) to the plating and annealing step (S124) in FIG.
図８（ａ）において、バリアメタル膜形成工程（Ｓ１２０）として、エッチングにより形成された開口部１５２面上及びキャップ膜２３０表面上に導電性材料の一例となるバリアメタル材料を用いたバリアメタル膜２４０を形成する。スパッタ法を用いるスパッタリング装置内でＴａＮ膜を例えば膜厚５ｎｍ堆積し、バリアメタル膜２４０を形成する。バリアメタル材料の堆積方法としては、ＰＶＤ法に限らず、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ）法やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。バリアメタル膜２４０の材料としては、ＴａＮの他、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）等の金属、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）等に代表されるこれらの金属の窒化物、或いはこれらの金属を含有するその他の材料を単独でまたは積層して用いることができる。
In FIG. 8A, as a barrier metal film forming step (S120), a barrier metal film using a barrier metal material as an example of a conductive material on the surface of the
図８（ｂ）において、シード膜形成工程（Ｓ１２２）として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４０が形成された開口部１５２内壁及び基板２００表面に堆積（形成）させる。
In FIG. 8B, as a seed film formation step (S122), a Cu thin film serving as a cathode electrode in the subsequent electroplating step is used as a
図８（ｃ）において、めっき及びアニール工程（Ｓ１２４）として、めっき装置内で、シード膜２５０をカソード極として、電解めっき等の電気化学成長法により導電性材料の一例となるＣｕ膜２６０をシード膜２５０が形成された開口部１５２及び基板２００表面に堆積させる。ここでは、例えば、膜厚３００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール装置にてアニール処理を例えば２５０℃の温度で３０分間行なう。
In FIG. 8C, as the plating and annealing step (S124), the
図９は、図１のフローチャートに対応して実施される工程を表す工程断面図である。図９では、図１の研磨工程（Ｓ１２６）を示している。 FIG. 9 is a process sectional view showing a process performed corresponding to the flowchart of FIG. FIG. 9 shows the polishing step (S126) of FIG.
図９において、研磨工程（Ｓ１２６）として、ＣＭＰ装置にて、ＣＭＰ法によって、基板２００の表面を研磨して、開口部以外に表面に堆積した配線層となるシード膜２５０を含むＣｕ膜２６０とバリアメタル膜２４０を研磨除去する。その結果、図９に示すように、Ｃｕ膜２６０の表面とキャップ膜２３０の表面とが同一面となるように平坦化される。以上によりＣｕ配線を形成することができる。研磨の際、ｌｏｗ−ｋ膜２２０よりも機械的強度の強いキャップ膜２３０がｌｏｗ−ｋ膜２２０上に形成されているのでｌｏｗ−ｋ膜２２０を保護することができる。
In FIG. 9, as a polishing step (S126), a
以上のようにして、所望の半導体装置の配線を得ることができる。ここで、実施の形態１の効果を確認した実験結果について説明する。ｌｏｗ−ｋ膜２２０として、ＵＶキュア後のｋ値が２．３のｐ−ＳｉＯＣＨ膜を用い、キャップ膜２３０としてｋ値が３．１のｐ−ＳｉＯＣＨ膜をＨｅプラズマ前処理後に形成した。次に、配線間に高周波（１００ｋＨｚ）を印加して容量測定を行なった。また、直流電圧を印加してのリーク電流値の測定を行った。対向配線長は２，３００μｍである。従来の技術で製造した半導体装置と実施の形態１で製造した半導体装置とを比較するため、キャップ膜２３０成膜後にＴＭＳＤＭＡを用いたシリル化処理による修復を行わなかったリファレンス（サンプル１）とシリル化処理を行ったサンプル（サンプル２）とを用意した。各々のキャパシタのブレークダウン電圧およびリーク電流値を表１に示す。
As described above, a desired wiring of a semiconductor device can be obtained. Here, an experimental result confirming the effect of the first embodiment will be described. A p-SiOCH film having a k value of 2.3 after UV curing was used as the low-
表１に示すとおり、ＴＭＳＤＭＡ処理により、ブレークダウン電圧を高めると共に、リーク電流の低減が可能であることが判明した。かかる結果から、薄いキャップ膜２３０を通じてＴＭＳＤＭＡがキャップ膜２３０とｌｏｗ−ｋ膜２２０界面およびキャップ膜２３０に近い部分でのｌｏｗ−ｋ膜２２０のシリル化を促進したことにより、以降のプロセスでの吸湿を抑制していると結論付けることができる。
As shown in Table 1, it was found that the TMSDMA process can increase the breakdown voltage and reduce the leakage current. From these results, the TMSDMA promoted the silylation of the low-
以上のように実施の形態１によれば、キャップ膜２３０の成膜時に起因するダメージ層１０を修復できる。その結果、配線間のリーク電流を低減でき、すなわちｌｏｗ−ｋ膜２２０の絶縁性劣化を低減できる。また、開口部１５２内壁の侵食（アンダーカット１２）を抑制できる。その結果、導電性材料に対するバリア性に優れた半導体装置を得ることができる。よって、電気的特性・信頼性に優れた高集積度の半導体装置を得ることができる。
As described above, according to the first embodiment, the damaged
実施の形態２．
実施の形態２では、エッチングストッパ膜形成工程（Ｓ１０２）からシリル化処理工程（Ｓ１０８）までを大気開放されることなく真空雰囲気のまま連続して処理する構成とする場合について説明する。特に、キャップ膜２３０の形成とその後のシリル化処理は、大気開放されることなく真空雰囲気のまま実施されると好適である。図１で示した各工程の内容は実施の形態１と同様である。また、以下に記載しない内容については実施の形態１と同様である。
Embodiment 2. FIG.
In the second embodiment, a case will be described in which the etching stopper film forming step (S102) to the silylation treatment step (S108) are continuously processed in a vacuum atmosphere without being exposed to the atmosphere. In particular, the formation of the
図１０は、実施の形態２における処理システムの構成を示す概念図である。図１０において、チャンバ１０２，２０２，２０４、及び搬送系２０８内は、図示しない真空ポンプで真空雰囲気に維持されている。かかる状態から、まず、基板２００がロードロック（Ｌ／Ｌ）チャンバ２０６に配置されると、Ｌ／Ｌチャンバ２０６内を図示しない真空ポンプで真空雰囲気にし、その後、基板２００が搬送系２０８に搬入される。そして、搬送系２０８は、基板２００をチャンバ２０４内に搬送し、チャンバ２０４内にて、プラズマＣＶＤ法によるエッチングストッパ膜２１０の成膜（Ｓ１０２）と、プラズマＣＶＤ法によるポロジェンが含有したＳｉＯＣＨ膜の成膜（Ｓ１０４の一部）とが行なわれる。続いて、ポロジェン含有のＳｉＯＣＨ膜が成膜された基板をチャンバ２０４から搬送系２０８に搬出し、搬送系２０８は、基板をチャンバ２０２内に搬送する。そして、チャンバ２０２内でＵＶキュアを行なうことでｌｏｗ−ｋ膜２２０を形成する（Ｓ１０４の残部）。
かかるｌｏｗ−ｋ膜２２０が形成された基板を大気に晒されることなくチャンバ２０２から搬送系２０８に搬出し、搬送系２０８は、基板をチャンバ２０４内に搬送する。そして、チャンバ２０４内にてプラズマＣＶＤ法によるポロジェンが含有したＳｉＯＣＨ膜の成膜（Ｓ１０６の一部）が実施される。続いて、ポロジェン含有のＳｉＯＣＨ膜が成膜された基板をチャンバ２０４から搬送系２０８に搬出し、搬送系２０８は、基板をチャンバ２０２内に搬送する。そして、チャンバ２０２内でＵＶキュアを行なうことでキャップ膜２３０を形成する（Ｓ１０６の残部）。
次に、キャップ膜２３０が形成された基板をチャンバ２０４から搬送系２０８に搬出し、搬送系２０８は基板をチャンバ１０２内に搬送する。そして、チャンバ１０２内でシリル化処理（Ｓ１０８）を行なう。このように、エッチングストッパ膜２１０の成膜（Ｓ１０２）からシリル化処理（Ｓ１０８）までの各工程を大気に晒されることなく真空雰囲気のまま実施する。少なくともキャップ膜２３０の形成（Ｓ１０６）とその後のシリル化処理（Ｓ１０８）は、大気開放されることなく真空雰囲気のまま連続して処理されると好適である。これにより、ｌｏｗ−ｋ膜２２０表面の酸化を抑制すると共にキャップ膜２３０の形成時にダメージを受け親水性になったｌｏｗ−ｋ膜２２０上部のダメージ層１０が大気から不必要に吸湿することを防げる。その結果、シリル化で回復不可能となるようなダメージ層の出現を防げる。すなわち、シリル化処理（Ｓ１０８）による修復効果を向上させることができる。なお、図１０では、シリル化処理用のチャンバ１０２をＣＶＤ用のチャンバ２０４及びＵＶキュア用のチャンバ２０２とは別のチャンバとしたが、これはＣＶＤとＵＶキュア時の基板温度は３００℃以上であるのに対し、シリル化処理時の基板温度は２００℃以下であるためである。
FIG. 10 is a conceptual diagram showing the configuration of the processing system in the second embodiment. In FIG. 10, the
The substrate on which the low-
Next, the substrate on which the
実施の形態３．
実施の形態１，２では、キャップ膜２３０を形成後、シリル化処理を１回行なったが、実施の形態３では、キャップ膜の形成とシリル化処理との処理グループを複数回繰り返す構成について説明する。
Embodiment 3 FIG.
In the first and second embodiments, the silylation process is performed once after the
図１１は、実施の形態３における半導体装置の製造方法の要部を表すフローチャートである。図１１において、実施の形態３の半導体装置の製造方法では、キャップ膜形成工程（Ｓ１０６）とシリル化処理工程（Ｓ１０８）とを相互に繰り返す点以外は図１と同様である。また、図１１における各工程の内容は、以下に説明する点以外は実施の形態１或いは実施の形態２と同様である。まず、エッチングストッパ膜形成工程（Ｓ１０２）と、ｐ−ｌｏｗ−ｋ膜形成工程（Ｓ１０４）の各工程の内容は実施の形態１と同様である。よって、図２（ｂ）で示した状態から以下に説明する。 FIG. 11 is a flowchart showing a main part of the method of manufacturing a semiconductor device in the third embodiment. 11, the method of manufacturing the semiconductor device according to the third embodiment is the same as FIG. 1 except that the cap film formation step (S106) and the silylation treatment step (S108) are repeated. Moreover, the content of each process in FIG. 11 is the same as that of Embodiment 1 or Embodiment 2 except the point demonstrated below. First, the contents of the etching stopper film forming step (S102) and the p-low-k film forming step (S104) are the same as those in the first embodiment. Therefore, description will be made below from the state shown in FIG.
図１２は、図１１のフローチャートに対応して実施される工程を表す工程断面図である。図１２では、図１１のキャップ膜形成工程（Ｓ１０６）とシリル化処理工程（Ｓ１０８）との繰り返し処理の内容を示している。 FIG. 12 is a process sectional view showing a process performed corresponding to the flowchart of FIG. FIG. 12 shows the contents of the repetition process of the cap film formation step (S106) and the silylation treatment step (S108) in FIG.
図１２（ａ）において、キャップ膜形成工程（Ｓ１０６）として、ｌｏｗ−ｋ膜２２０上に、プラズマＣＶＤ法を用いて、ポロジェン成分を含有するＳｉＯＣを主体とした絶縁材料を用いてキャップ膜２３０ａを例えば２０ｎｍの厚さで形成する。これにより、ｌｏｗ−ｋ膜２２０表面全体にダメージ層１０が形成される。
In FIG. 12A, as a cap film formation step (S106), a
図１２（ｂ）において、シリル化処理工程（Ｓ１０８）として、キャップ膜２３０ａが形成された後に、薄いキャップ膜２３０ａを介してｌｏｗ−ｋ膜２２０の表面部分をシリル化処理して、ダメージ層１０を修復する。キャップ膜２３０ａの膜厚が薄ければ薄いほど、キャップ膜２３０ａを通過するシリル化ガスが増加し、シリル化処理の効果を高めることができる。
In FIG. 12B, as the silylation treatment step (S108), after the
図１２（ｃ）において、第２回目のキャップ膜形成工程（Ｓ１０６）として、キャップ膜２３０ａ上に、プラズマＣＶＤ法を用いて、ポロジェン成分を含有するＳｉＯＣを主体とした絶縁材料を用いてキャップ膜２３０ｂを例えば２０ｎｍの厚さで形成する。これにより、前回よりキャップ膜側に形成位置がずれて、キャップ膜２３０ａの表面付近全面にダメージ層１０が形成される。１回目のシリル化処理でｌｏｗ−ｋ膜２２０表面はメチル基が増え、Ｃ量が増加しているので、２回目のキャップ膜形成時にｌｏｗ−ｋ膜２２０が受けるダメージを抑制することができる。逆に、今度はキャップ膜２３０ａにダメージ層１０が形成される。但し、元々キャップ膜２３０ａは、ｌｏｗ−ｋ膜２２０よりもＣ量が多いため、ダメージ層１０が形成されるとしてもｌｏｗ−ｋ膜２２０よりダメージは少なくて済む。キャップ膜の積層回数を適宜調整することで、ダメージ層はｌｏｗ−ｋ膜２２０に形成されず、積層されたキャップ膜層内にとどめることができる。
In FIG. 12C, as the second cap film forming step (S106), the cap film is formed on the
図１２（ｄ）において、第２回目のシリル化処理工程（Ｓ１０８）として、キャップ膜２３０ｂが形成された後に、薄いキャップ膜２３０ｂを介してキャップ膜２３０ａとｌｏｗ−ｋ膜２２０の表面部分をシリル化処理して、ダメージ層１０を修復する。キャップ膜２３０ｂの膜厚が薄ければ薄いほど、キャップ膜２３０ｂを通過するシリル化ガスが増加し、シリル化処理の効果を高めることができる。また、第２回目のシリル化処理によりさらにｌｏｗ−ｋ膜２２０の表面部分のプラズマ耐性を向上させることができる。
In FIG. 12D, as the second silylation process (S108), after the
以上のようにして、キャップ膜の形成とシリル化処理とを繰り返す。キャップ膜の形成とシリル化処理とを繰り返す回数は特に限定するものではなく、適宜設定すればよいが、少なくとも１回以上繰り返す。すなわち、キャップ膜形成とシリル化処理とを交互に少なくとも２回ずつ行なう。 As described above, the formation of the cap film and the silylation treatment are repeated. The number of times the cap film formation and the silylation treatment are repeated is not particularly limited and may be set as appropriate, but is repeated at least once. That is, the cap film formation and the silylation treatment are alternately performed at least twice.
図１３は、図１１のフローチャートに対応して実施される工程を表す工程断面図である。図１３では、図１１の研磨工程（Ｓ１２６）後の状態を示している。 FIG. 13 is a process sectional view showing a process performed corresponding to the flowchart of FIG. 11. FIG. 13 shows a state after the polishing step (S126) of FIG.
次に、実施の形態１と同様に、レジスト塗布工程（Ｓ１１０）から研磨工程（Ｓ１２６）という一連の工程を実施する。これにより、図１３に示すように、Ｃｕ膜２６０の表面と複数層のうちの最上層のキャップ膜２３０ｂの表面とが同一面となるように平坦化される。以上によりＣｕ配線を形成することができる。なお図１３の例では、キャップ膜２３０ａ，２３０ｂを残しているが、その一部分、例えばキャップ膜２３０ｂの形成時にダメージを受けた可能性のあるキャップ膜２３０ａのキャップ膜２３０ｂとの界面近傍までを一緒に研磨除去しても構わない。
Next, as in the first embodiment, a series of steps from the resist coating step (S110) to the polishing step (S126) is performed. As a result, as shown in FIG. 13, the surface of the
実施の形態３でも、実施の形態２で説明したように、エッチングストッパ膜２１０の成膜（Ｓ１０２）からシリル化処理（Ｓ１０８）までの各工程を大気に晒されることなく真空雰囲気のまま実施するとより好適である。少なくともキャップ膜２３０の形成（Ｓ１０６）とその後のシリル化処理（Ｓ１０８）は、大気開放されることなく真空雰囲気のまま連続して処理されるとさらにより好適である。これにより、ｌｏｗ−ｋ膜２２０表面の酸化を抑制すると共にキャップ膜２３０ａの形成時にダメージを受け親水性になったｌｏｗ−ｋ膜２２０上部のダメージ層１０が大気から不必要に吸湿することを防げる。また、キャップ膜２３０ｂの形成時にダメージを受け親水性になったキャップ膜２３０ａのダメージ層１０が大気から不必要に吸湿することを防げる。その結果、シリル化で回復不可能となるようなダメージ層の出現を防げる。すなわち、シリル化処理（Ｓ１０８）による修復効果を向上させることができる。
Even in the third embodiment, as described in the second embodiment, the steps from the formation of the etching stopper film 210 (S102) to the silylation process (S108) are performed in a vacuum atmosphere without being exposed to the air. More preferred. It is even more preferable that at least the formation of the cap film 230 (S106) and the subsequent silylation treatment (S108) are continuously performed in a vacuum atmosphere without being released to the atmosphere. As a result, the oxidation of the surface of the low-
実施の形態４．
上述した各実施の形態では、ＳｉＯＣを主体としたキャップ膜２３０を形成した後にシリル化処理を行なうことで、キャップ膜２３０表面が疎水化されることになる。その後、反射防止膜２３２を例えばスピンコート法により成膜したとき、或いは反射防止膜を介さずフォトレジスト膜２３４を直接塗布したとき、上述したようにシリル化ガスによってキャップ膜２３０表面が疎水化されているため、表面にレジストが塗布され難い。そのため例えば膜厚にばらつきが発生し、その結果、高精度のリソグラフィができない場合が起こり得る。そこで、実施の形態４では、１層または積層されたキャップ膜２３０上に親水性の表面をもつ親水性膜を形成する場合について説明する。
Embodiment 4 FIG.
In each of the above-described embodiments, the surface of the
図１４は、実施の形態４における半導体装置の製造方法の要部を表すフローチャートである。図１４において、実施の形態４の半導体装置の製造方法では、シリル化処理工程（Ｓ１０８）とレジスト塗布工程（Ｓ１１０）の間に、親水性膜形成工程（Ｓ１０９）を追加した点以外は図１と同様である。また、図１４における各工程の内容は、以下に説明する点以外は実施の形態１と同様である。まず、エッチングストッパ膜形成工程（Ｓ１０２）からシリル化処理（Ｓ１０８）までの各工程の内容は実施の形態１と同様である。よって、図２（ｄ）で示した状態から以下に説明する。 FIG. 14 is a flowchart showing a main part of the method of manufacturing a semiconductor device in the fourth embodiment. 14, the manufacturing method of the semiconductor device of the fourth embodiment is similar to that of FIG. 1 except that a hydrophilic film forming step (S109) is added between the silylation processing step (S108) and the resist coating step (S110). It is the same. Moreover, the content of each process in FIG. 14 is the same as that of Embodiment 1 except the point demonstrated below. First, the contents of each process from the etching stopper film forming process (S102) to the silylation process (S108) are the same as those in the first embodiment. Therefore, description will be made below from the state shown in FIG.
図１５は、図１４のフローチャートに対応して実施される工程を表す工程断面図である。図１５では、図１４の親水性膜形成工程（Ｓ１０９）とレジスト塗布工程（Ｓ１１０）の内容を示している。 FIG. 15 is a process sectional view showing a process performed corresponding to the flowchart of FIG. FIG. 15 shows the contents of the hydrophilic film forming step (S109) and the resist coating step (S110) of FIG.
図１５（ａ）において、親水性膜形成工程（Ｓ１０９）として、キャップ膜２３０上に、例えばＴＥＯＳ（テトラエチルオキシシラン）と酸素（Ｏ２）ガスを用いたプラズマＣＶＤにより、ＳｉＯ２を主体とした絶縁材料を用いて親水性膜２３１を例えば２０ｎｍの厚さで形成する。親水性膜２３１として、シリル化処理後のキャップ膜２３０よりも親水性のＳｉＯ２膜を形成することで、露出する最上層の膜表面をシリル化処理後のキャップ膜表面よりも親水性にすることができる。
In FIG. 15A, as a hydrophilic film forming step (S109), SiO 2 is mainly formed on the
図１５（ｂ）において、レジスト塗布工程（Ｓ１１０）として、親水性膜２３１上に反射防止膜２３２を塗布し、反射防止膜２３２上にフォトレジスト材を塗布してフォトレジスト膜２３４を形成する。以上のように、実施の形態４では、キャップ膜２３０の上層に親水性の表面をもつＳｉＯ２膜を形成するため、レジスト塗布工程（Ｓ１１０）において親水性膜２３１上に反射防止膜２３２やフォトレジスト膜２３４を均一に成膜することができる。そして、レジスト塗布工程（Ｓ１１０）から研磨工程（Ｓ１２６）という一連の工程を実施の形態１と同様に実施することで、図９に示すように所望の半導体装置のＣｕ配線を得ることができる。また、研磨工程（Ｓ１２６）においては、比誘電率ｋがキャップ膜２３０より高い親水性膜２３１も同時に研磨除去すると好適である。
In FIG. 15B, as a resist coating step (S110), an
上述した例では、実施の形態１で説明したように１層のキャップ膜２３０を形成したが、実施の形態３で説明したように複数層が積層されたキャップ膜を形成してもよい。かかる場合には、親水性膜とその下層で親水性膜形成時のダメージ層が残った最上層のキャップ膜も同時に研磨除去することでキャップ膜内のダメージ層も除去できる。或いは、１層または積層されたキャップ膜に対し、その膜厚が若干薄くなる程度にダメージを受けた可能性のある表面側の一部を一緒に研磨除去しても構わない。
In the example described above, the single-
実施の形態４でも、実施の形態２で説明したように、エッチングストッパ膜２１０の成膜（Ｓ１０２）からシリル化処理（Ｓ１０８）までの各工程を大気に晒されることなく真空雰囲気のまま実施するとより好適である。少なくともキャップ膜２３０の形成（Ｓ１０６）とその後のシリル化処理（Ｓ１０８）は、大気開放されることなく真空雰囲気のまま連続して処理されるとさらにより好適である。これにより、ｌｏｗ−ｋ膜２２０表面の酸化を抑制すると共にキャップ膜２３０の形成時にダメージを受け親水性になったｌｏｗ−ｋ膜２２０上部のダメージ層１０が大気から不必要に吸湿することを防げる。
Even in the fourth embodiment, as described in the second embodiment, the steps from the formation of the etching stopper film 210 (S102) to the silylation process (S108) are performed in a vacuum atmosphere without being exposed to the air. More preferred. It is even more preferable that at least the formation of the cap film 230 (S106) and the subsequent silylation treatment (S108) are continuously performed in a vacuum atmosphere without being released to the atmosphere. As a result, the oxidation of the surface of the low-
以上の説明において、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いても同様の効果が得られる。 In the above description, as a material for the wiring layer in each of the above embodiments, in addition to Cu, a material mainly composed of Cu used in the semiconductor industry, such as a Cu—Sn alloy, a Cu—Ti alloy, and a Cu—Al alloy. The same effect can be obtained by using.
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、上述した例では、シングルダマシン法により一層分の配線層を形成する場合について説明したが、デュアルダマシン法により配線とヴィアプラグとを同時に形成する場合の主たる絶縁膜となるｌｏｗ−ｋ膜とｌｏｗ−ｋ膜上に位置することになるキャップ膜とについても同様に成り立つ。 The embodiments have been described above with reference to specific examples. However, the present invention is not limited to these specific examples. For example, in the above-described example, the case where the wiring layer for one layer is formed by the single damascene method has been described. However, the low-k film serving as a main insulating film when the wiring and the via plug are simultaneously formed by the dual damascene method. The same holds true for the cap film that is to be positioned on the low-k film.
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。 Further, the film thickness of the interlayer insulating film and the size, shape, number, and the like of the opening can be appropriately selected from those required in the semiconductor integrated circuit and various semiconductor elements.
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及び半導体装置の製造方法は、本発明の範囲に包含される。 In addition, all semiconductor devices and methods of manufacturing a semiconductor device that include elements of the present invention and that can be appropriately modified by those skilled in the art are included in the scope of the present invention.
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。 Further, for the sake of simplicity of explanation, techniques usually used in the semiconductor industry, such as a photolithography process, cleaning before and after processing, are omitted, but it goes without saying that these techniques may be included.
１０ ダメージ層、２０ ＴＭＳＤＭＡガス、１５０，１５２ 開口部、２００，３００ 基板、２２０ ｌｏｗ−ｋ膜、２３０ キャップ膜、２３１ 親水性膜、２３２ 反射防止膜、２３４ レジスト膜、２４０ バリアメタル膜、２６０ Ｃｕ膜 10 damage layer, 20 TMSDMA gas, 150,152 opening, 200,300 substrate, 220 low-k film, 230 cap film, 231 hydrophilic film, 232 antireflection film, 234 resist film, 240 barrier metal film, 260 Cu film
Claims (5)
前記絶縁膜上に絶縁材料を用いたキャップ膜を形成する工程と、
前記キャップ膜を形成した後、前記キャップ膜を介して前記キャップ膜の下層のシリル化処理を行なう工程と、
前記シリル化処理の後に、エッチング法を用いて、前記キャップ膜上から前記絶縁膜内へと続く開口部を形成する工程と、
前記開口部に導電性材料を堆積させる工程と、
を備えたことを特徴とする半導体装置の製造方法。 Forming an insulating film on the substrate;
Forming a cap film using an insulating material on the insulating film;
After forming the cap film, performing a silylation treatment of the lower layer of the cap film through the cap film;
After the silylation treatment, using an etching method to form an opening that continues from above the cap film into the insulating film;
Depositing a conductive material in the opening;
A method for manufacturing a semiconductor device, comprising:
前記キャップ膜を形成した後、大気に晒されずに前記シリル化処理が行なわれることを特徴とする請求項１記載の半導体装置の製造方法。 The cap film is formed in a vacuum atmosphere,
2. The method of manufacturing a semiconductor device according to claim 1, wherein after the cap film is formed, the silylation treatment is performed without being exposed to the atmosphere.
前記親水性膜上に前記開口部を形成する際のエッチングのマスクとなるレジストを塗布する工程と、
をさらに備えたことを特徴とする請求項１〜４いずれか記載の半導体装置の製造方法。 Forming a hydrophilic film that is more hydrophilic than the cap film after the silylation treatment on the cap film that has been subjected to the silylation treatment before the opening is formed;
Applying a resist serving as an etching mask when forming the opening on the hydrophilic film;
The method of manufacturing a semiconductor device according to claim 1, further comprising:
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