JP2010287057A - Memory control circuit - Google Patents

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Wataru Ochiai
渉 落合
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce power consumption in the whole system. <P>SOLUTION: This memory control circuit accessing a plurality of memories each having a function of operating in a power-saving mode includes: an access holding means holding a plurality of pieces of access to the memories; a decoding means decoding which memory of the plurality of memories is accessed; and an order means performing reorder between the plurality of pieces of the access held in the access holding means and access from the outside from a result of the decoding of the decoding means and information about whether or not each memory is input to the power-saving mode. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、メモリ制御回路に関する。   The present invention relates to a memory control circuit.

近年のＬＳＩは、チップ上にＣＰＵ以外にも多数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）を搭載し高機能化が進んでいる。また、個々のＩＰが同時にデータ処理を行おうとするためＬＳＩと同時にシステム基板上に搭載されるメモリデバイスも高速、大容量のものが多数必要となってきている。
この要求を満たすため、昨今ではＳＤＲＡＭデバイスがメモリデバイスとして用いられているが、更に高速アクセスのためにＤＤＲ−ＳＤＲＡＭ或いはＤＤＲ２−ＳＤＲＡＭ等の高速なメモリデバイスが複数個用いられている。このようなシステム、特にバッテリー駆動を前提とするシステムにおいては、システム全体での消費電力が無視できなくなってきている。
この解決方法として、特許文献１が既に公知となっている。
特許文献１では、メモリ制御回路は外部からのアクセスを一旦、アクセス保持回路にバッファリングし、蓄積された数回分のアクセスの中から、アクセスする前後での、データのハミング距離が小さくなるようにアクセスの順序を入れ替えている。 In recent years, LSIs are equipped with a large number of IPs (Intellectual Property) in addition to the CPU on a chip, and their functions have been advanced. In addition, since each IP tries to perform data processing at the same time, a large number of high-speed, large-capacity memory devices are required on the system board simultaneously with the LSI.
In order to satisfy this requirement, SDRAM devices are currently used as memory devices, but a plurality of high-speed memory devices such as DDR-SDRAM or DDR2-SDRAM are used for higher-speed access. In such a system, particularly a system based on battery driving, power consumption in the entire system cannot be ignored.
As a solution to this problem, Patent Document 1 is already known.
In Patent Document 1, the memory control circuit temporarily buffers external access to the access holding circuit so that the data Hamming distance before and after the access is reduced from among the accumulated accesses. The order of access is changed.

特開２００７−１４０８５８号公報JP 2007-140858 A

しかしながら、このような従来のメモリへのアクセスでは、メモリデバイス特有の省電力モードを活用することによる消費電力低減の概念がなく、時間的に変化するビット変化を抑制することでＩＯの消費電力を低減させている。ＬＳＩ全体の消費電力のうちＩＯ電力の占める割合が大きいためＬＳＩでの消費電力は低減できるが、システム基板や外部メモリを含めたシステム全体における消費電力の低減効果が十分ではないという問題がある。   However, in such conventional memory access, there is no concept of reducing power consumption by utilizing the power saving mode unique to memory devices, and IO power consumption can be reduced by suppressing bit changes that change over time. It is reduced. Although the power consumption of the LSI can be reduced because the proportion of IO power in the power consumption of the entire LSI is large, there is a problem that the effect of reducing the power consumption of the entire system including the system board and the external memory is not sufficient.

本発明はこのような問題点に鑑みなされたもので、システム全体で消費電力を低減させることを目的とする。   The present invention has been made in view of such problems, and an object thereof is to reduce power consumption in the entire system.

そこで、本発明のメモリ制御回路は、省電力モードで動作する機能を有する複数のメモリにアクセスするメモリ制御回路であって、メモリに対するアクセスを複数、保持するアクセス保持手段と、前記アクセスが前記複数のメモリのどれに対するものであるかをデコードするデコード手段と、前記デコード手段のデコード結果と各メモリが省電力モードへ投入されているか否かの情報とから前記アクセス保持手段に保持されている複数のアクセスと外部からのアクセスとのリオーダを行うリオーダ手段と、前記アクセス保持手段は、前記リオーダ手段の前記リオーダの結果に応じてアクセス順序を入れ替える。   Therefore, a memory control circuit according to the present invention is a memory control circuit that accesses a plurality of memories having a function of operating in a power saving mode, the access holding means for holding a plurality of accesses to the memory, and the access includes the plurality of accesses. A plurality of memories held in the access holding means based on a decoding means for decoding to which of the memories, a decoding result of the decoding means and information on whether or not each memory is put into a power saving mode The reordering means for reordering the access and the access from the outside, and the access holding means switch the access order according to the result of the reordering by the reordering means.

本発明によれば、システム全体で消費電力を低減させることができる。   According to the present invention, power consumption can be reduced in the entire system.

メモリ制御回路の概略ブロック図である。It is a schematic block diagram of a memory control circuit. リオーダ回路が外部からのアクセスをアクセス保持回路のどこに登録するかを決定するフローチャート（その１）である。It is the flowchart (the 1) which determines where the reorder circuit registers the access from the outside in the access holding circuit. リオーダ回路の指示を受けてアクセス保持回路がアクセスの順番を入れ替えるフローチャートである。6 is a flowchart in which the access holding circuit changes the access order in response to an instruction from the reorder circuit. メモリ制御回路の動作を説明するための波形の一例を示す図である。It is a figure which shows an example of the waveform for demonstrating operation | movement of a memory control circuit. リオーダ機能を無効にした場合の波形の一例を示す図である。It is a figure which shows an example of the waveform at the time of invalidating a reorder function. リオーダ回路が外部からのアクセスをアクセス保持回路のどこに登録するかを決定するフローチャート（その２）である。It is a flowchart (the 2) which determines where the reorder circuit registers the access from the outside in the access holding circuit.

以下、本発明の実施形態について図面に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

＜第１の実施形態＞
以下、図１、図２、図３に基づき、メモリ制御回路を説明する。
図１は、メモリ制御回路の概略ブロック図である。図１にて１００は、第１の実施形態のメモリ制御回路である。２０１、２０２は、メモリ制御回路１００によってアクセスされるメモリである。１０１は、メモリ２０１、２０２を省電力モードへ投入、又は解除をする省電力モード制御回路である。１０２は、省電力モード制御回路１０１によりメモリ２０１、２０２が省電力モードに投入されているか監視する省電力モード監視回路である。１０３は、アクセスを複数保持するアクセス保持回路である。１０４は、アクセス保持回路１０３の先頭に登録されているアクセスを取り出し、メモリ２０１、２０２へアクセスするためのコマンドに変換し、発行するメモリコマンド生成回路である。１０５は、外部からのアクセスがメモリ２０１、２０２のどちらに対するものかデコードするデコード回路である。１０６は、アクセス保持回路１０３の保持する複数アクセスとデコード回路１０５のデコード結果と省電力モード監視回路１０２の情報とから外部からのアクセスをアクセス保持回路１０３のどこに登録するかを決定するリオーダ回路である。 <First Embodiment>
Hereinafter, the memory control circuit will be described with reference to FIG. 1, FIG. 2, and FIG.
FIG. 1 is a schematic block diagram of a memory control circuit. In FIG. 1, reference numeral 100 denotes a memory control circuit according to the first embodiment. Reference numerals 201 and 202 denote memories accessed by the memory control circuit 100. Reference numeral 101 denotes a power saving mode control circuit that inputs or cancels the memories 201 and 202 to or from the power saving mode. Reference numeral 102 denotes a power saving mode monitoring circuit that monitors whether the memories 201 and 202 are put into the power saving mode by the power saving mode control circuit 101. Reference numeral 103 denotes an access holding circuit that holds a plurality of accesses. Reference numeral 104 denotes a memory command generation circuit that takes out an access registered at the head of the access holding circuit 103, converts it to a command for accessing the memories 201 and 202, and issues it. Reference numeral 105 denotes a decoding circuit that decodes which of the memories 201 and 202 is an external access. Reference numeral 106 denotes a reorder circuit that determines where in the access holding circuit 103 external access is registered from the plurality of accesses held by the access holding circuit 103, the decoding result of the decoding circuit 105, and the information of the power saving mode monitoring circuit 102. is there.

図２は、リオーダ回路が外部からのアクセスをアクセス保持回路のどこに登録するかを決定するフローチャートである。図３は、リオーダ回路の指示を受けてアクセス保持回路がアクセスの順番を入れ替えるフローチャートである。図２、図３において、ＰＴＲは、アクセス保持回路１０３が保持するアクセスの数である。ＣＭＤＱは、アクセス保持回路１０３が保持するアクセスの配列である。ＰＯＳは、外部からのアクセスをＣＭＤＱのどこに登録するかを示す。
以下、図４等に基づき、メモリ制御回路の動作を説明する。
図４は、メモリ制御回路の動作を説明するための波形の一例を示す図である。図４においてＣＬＫは、メモリ制御回路１００、メモリ２０１、２０２を動作させるためのクロックである。ＰＤＷＮ［０］、ＰＤＷＮ［１］は、メモリ２０１、２０２を省電力モードに投入するための図示しない外部からのトリガ信号である。ＰＤＷＮ［０］が'Ｈ'になると省電力モード制御回路１０１は、メモリ２０１を省電力モードに投入する。また、ＰＤＷＮ［１］が'Ｈ'になると省電力モード制御回路１０１は、メモリ２０２を省電力モードに投入する。
ＣＫＥ［０］、ＣＫＥ［１］は、メモリ２０１、２０２を省電力モードにするための信号である。ＣＫＥ［０］が'Ｌ'になるとメモリ２０１は、省電力モードに投入され、ＣＫＥ［１］が'Ｌ'になるとメモリ２０２は、省電力モードに投入される。ＰＵＳＨは、外部からのアクセスをアクセス保持回路１０３に登録するための外部からのトリガ信号である。ＣＭＤ＿ＩＮは、ＰＵＳＨが'Ｈ'のときにアクセス保持回路１０３に登録される外部からのアクセスである。ＣＭＤＱ［０］〜ＣＭＤＱ［３］は、アクセス保持回路１０３に登録されているアクセスである。ＣＭＤＱ［０］から順にメモリコマンド生成回路１０４に取り出される。ＣＭＤは、メモリコマンド生成回路１０４により生成され、メモリ２０１、２０２に送信されるアクセスである。ＰＯＰは、メモリコマンド生成回路１０４がアクセス保持回路１０３から先頭のアクセスを取り出すためのトリガ信号である。ＰＯＰが'Ｈ'になるとアクセス保持回路１０３は、ＣＭＤＱを１つシフトする。
Ｔ１において、ＰＤＷＮ＿ＥＮ［１］が'Ｈ'であるため省電力モード制御回路１０１はＣＫＥ［１］を'Ｌ'にする。 FIG. 2 is a flowchart for determining where in the access holding circuit the access from the outside is registered by the reorder circuit. FIG. 3 is a flowchart in which the access holding circuit changes the access order in response to an instruction from the reorder circuit. 2 and 3, PTR is the number of accesses held by the access holding circuit 103. CMDQ is an array of accesses held by the access holding circuit 103. The POS indicates where the access from the outside is registered in the CMDQ.
The operation of the memory control circuit will be described below with reference to FIG.
FIG. 4 is a diagram showing an example of waveforms for explaining the operation of the memory control circuit. In FIG. 4, CLK is a clock for operating the memory control circuit 100 and the memories 201 and 202. PDWN [0] and PDWN [1] are external trigger signals (not shown) for putting the memories 201 and 202 into the power saving mode. When PDWN [0] becomes “H”, the power saving mode control circuit 101 puts the memory 201 into the power saving mode. When PDWN [1] becomes “H”, the power saving mode control circuit 101 puts the memory 202 into the power saving mode.
CKE [0] and CKE [1] are signals for setting the memories 201 and 202 to the power saving mode. When CKE [0] becomes 'L', the memory 201 is put into the power saving mode, and when CKE [1] becomes 'L', the memory 202 is put into the power saving mode. PUSH is an external trigger signal for registering external access in the access holding circuit 103. CMD_IN is an external access registered in the access holding circuit 103 when PUSH is “H”. CMDQ [0] to CMDQ [3] are accesses registered in the access holding circuit 103. The memory command generation circuit 104 sequentially extracts the CMDQ [0]. The CMD is an access generated by the memory command generation circuit 104 and transmitted to the memories 201 and 202. POP is a trigger signal for the memory command generation circuit 104 to take out the first access from the access holding circuit 103. When POP becomes “H”, the access holding circuit 103 shifts CMDQ by one.
At T1, since PDWN_EN [1] is “H”, the power saving mode control circuit 101 sets CKE [1] to “L”.

Ｔ２において、ＣＫＥ［１］が'Ｌ'であるためメモリ２０２は省電力モードへ移行する。
Ｔ３〜Ｔ８において、ＰＵＳＨが'Ｈ'となりアクセスＡ〜ＦがＣＭＤ＿ＩＮとしてアクセス保持回路１０３に入力される。ここではアクセスＣ、Ｅがメモリ２０２へのアクセスであり、それ以外はメモリ２０１へのアクセスであるものとする。
Ｔ３において、ＰＵＳＨが'Ｈ'となりアクセスＡがアクセス保持回路１０３に入力される。このときデコード回路１０５は、アクセスＡがメモリ２０１へのアクセスであることを算出し、リオーダ回路１０６に通知する。リオーダ回路１０６は、図２の処理に基づいてアクセスＡがアクセス保持回路１０３のどこに登録されるかを示すＰＯＳを生成する。ここではメモリ２０１は、省電力モードではなく、ＰＴＲ＝０であるため、ＰＯＳ＝０となる。これを受けてアクセス保持回路１０３はアクセスＡをＣＭＤＱ［０］に登録する。
Ｔ４において、ＰＵＳＨが'Ｈ'となりアクセスＢがアクセス保持回路１０３に入力される。このときデコード回路１０５は、アクセスＢがメモリ２０１へのアクセスであることを算出し、リオーダ回路１０６に通知する。リオーダ回路１０６は、図２の処理に基づいてアクセスＢがアクセス保持回路１０３のどこに登録されるかを示すＰＯＳを生成する。ここではメモリ２０１は、省電力モードではなく、ＰＴＲ＝１であるため、ＰＯＳ＝１となる。これを受けてアクセス保持回路１０３はアクセスＢをＣＭＤＱ［１］に登録する。
Ｔ５において、アクセスＡがメモリ２０１に発行されてＰＯＰが'Ｈ'となる。またＰＵＳＨが'Ｈ'となりアクセスＣがアクセス保持回路１０３に入力される。このときデコード回路１０５は、アクセスＣがメモリ２０２へのアクセスであることを算出し、リオーダ回路１０６に通知する。リオーダ回路１０６は、図２の処理に基づいてアクセスＣがアクセス保持回路１０３のどこに登録されるかを示すＰＯＳを生成する。ここではメモリ２０２は省電力モードであり、ＰＴＲ＝２であるため、ＰＯＳ＝２となる。これを受けてアクセス保持回路１０３は、アクセスＣをＣＭＤＱ［２］に登録する。しかしながら、同時にＰＯＰが'Ｈ'となっているため、アクセス保持回路１０３は、ＣＭＤＱを１つシフトし、アクセスＢがＣＭＤＱ［０］に、アクセスＣがＣＭＤＱ［１］に登録する。 At T2, since CKE [1] is 'L', the memory 202 shifts to the power saving mode.
From T3 to T8, PUSH becomes “H”, and accesses A to F are input to the access holding circuit 103 as CMD_IN. Here, it is assumed that the accesses C and E are accesses to the memory 202, and the other accesses are accesses to the memory 201.
At T 3, PUSH becomes “H”, and access A is input to the access holding circuit 103. At this time, the decode circuit 105 calculates that the access A is an access to the memory 201, and notifies the reorder circuit 106. The reorder circuit 106 generates a POS indicating where the access A is registered in the access holding circuit 103 based on the processing of FIG. Here, since the memory 201 is not in the power saving mode and PTR = 0, POS = 0. In response to this, the access holding circuit 103 registers access A in CMDQ [0].
At T 4, PUSH becomes “H”, and access B is input to the access holding circuit 103. At this time, the decoding circuit 105 calculates that the access B is an access to the memory 201, and notifies the reorder circuit 106. The reorder circuit 106 generates a POS indicating where the access B is registered in the access holding circuit 103 based on the processing of FIG. Here, since the memory 201 is not in the power saving mode and PTR = 1, POS = 1. In response to this, the access holding circuit 103 registers access B in CMDQ [1].
At T5, access A is issued to the memory 201, and POP becomes 'H'. Further, PUSH becomes “H”, and access C is input to the access holding circuit 103. At this time, the decode circuit 105 calculates that the access C is an access to the memory 202, and notifies the reorder circuit 106 of it. The reorder circuit 106 generates a POS indicating where the access C is registered in the access holding circuit 103 based on the processing of FIG. Here, since the memory 202 is in the power saving mode and PTR = 2, POS = 2. In response to this, the access holding circuit 103 registers the access C in CMDQ [2]. However, since POP is simultaneously “H”, the access holding circuit 103 shifts CMDQ by one, and access B is registered in CMDQ [0] and access C is registered in CMDQ [1].

Ｔ６において、ＰＵＳＨが'Ｈ'となりアクセスＤがアクセス保持回路１０３に入力される。このときデコード回路１０５は、アクセスＤがメモリ２０１へのアクセスであることを算出し、リオーダ回路１０６に通知する。リオーダ回路１０６は、図２の処理に基づいてアクセスＤがアクセス保持回路１０３のどこに登録されるかを示すＰＯＳを生成する。ここではメモリ２０１は、省電力モードではなく、ＰＴＲ＝２であり、ＣＭＤＱ［１］のアクセスＣが省電力モードのメモリ２０２へのアクセスであるため、ＰＯＳ＝１となる。これを受けてアクセス保持回路１０３はアクセスＣをＣＭＤＱ［１］からＣＭＤＱ［２］へシフトし、アクセスＤをＣＭＤＱ［１］に登録する。
Ｔ７において、アクセスＢがメモリ２０１に発行されてＰＯＰが'Ｈ'となる。またＰＵＳＨが'Ｈ'となりアクセスＥがアクセス保持回路１０３に入力される。このときデコード回路１０５は、アクセスＥがメモリ２０２へのアクセスであることを算出し、リオーダ回路１０６に通知する。リオーダ回路１０６は図２の処理に基づいてアクセスＥがアクセス保持回路１０３のどこに登録されるかを示すＰＯＳを生成する。ここではメモリ２０２は省電力モードであり、ＰＴＲ＝３であるため、ＰＯＳ＝３となる。これを受けてアクセス保持回路１０３は、アクセスＣをＣＭＤＱ［３］に登録するが、同時にＰＯＰが'Ｈ'となっているため、ＣＭＤＱは１つシフトされ、アクセスＥはＣＭＤＱ［２］に登録される。 At T 6, PUSH becomes “H”, and access D is input to the access holding circuit 103. At this time, the decoding circuit 105 calculates that the access D is an access to the memory 201, and notifies the reorder circuit 106. The reorder circuit 106 generates a POS indicating where the access D is registered in the access holding circuit 103 based on the processing of FIG. Here, the memory 201 is not in the power saving mode, PTR = 2, and the access C of CMDQ [1] is the access to the memory 202 in the power saving mode, so POS = 1. In response to this, the access holding circuit 103 shifts the access C from CMDQ [1] to CMDQ [2], and registers the access D in CMDQ [1].
At T7, access B is issued to the memory 201 and POP becomes “H”. Also, PUSH becomes “H” and access E is input to the access holding circuit 103. At this time, the decoding circuit 105 calculates that the access E is an access to the memory 202, and notifies the reorder circuit 106 of it. The reorder circuit 106 generates a POS indicating where the access E is registered in the access holding circuit 103 based on the processing of FIG. Here, since the memory 202 is in the power saving mode and PTR = 3, POS = 3. In response to this, the access holding circuit 103 registers the access C in CMDQ [3]. At the same time, since POP is 'H', CMDQ is shifted by 1, and access E is registered in CMDQ [2]. Is done.

Ｔ８において、ＰＵＳＨが'Ｈ'となりアクセスＦがアクセス保持回路１０３に入力される。このときデコード回路１０５は、アクセスＦがメモリ２０１へのアクセスであることを算出し、リオーダ回路１０６に通知する。リオーダ回路１０６は、図２の処理に基づいてアクセスＦがアクセス保持回路１０３のどこに登録されるかを示すＰＯＳを生成する。ここではメモリ２０１は省電力モードではなく、ＰＴＲ＝３であり、ＣＭＤＱ［１］とＣＭＤＱ［２］のアクセスＣ、アクセスＥが省電力モードのメモリ２０２へのアクセスであるため、ＰＯＳ＝１となる。これを受けてアクセス保持回路１０３は、アクセスＣ、アクセスＥをＣＭＤＱ［２］、ＣＭＤＱ［３］へシフトし、アクセスＦをＣＭＤＱ［１］に登録する。
Ｔ９、Ｔ１１において、アクセスＤ、アクセスＦがメモリ２０１に発行される。
Ｔ１２において、アクセスＣがアクセス保持回路１０３の先頭になり、省電力モード制御回路１０１は、メモリ２０２の省電力モードを解除する。つまりＣＫＥ［１］を'Ｈ'にする。
Ｔ１３において、メモリ２０２はＣＫＥ［１］が'Ｈ'になったことを検知し、省電力モードから抜ける。
Ｔ１６において、メモリコマンド生成回路１０４は、メモリ２０２が省電力モードから復帰するのを待ってアクセスＣを発行する。ここではメモリの省電力モードからの復帰サイクルを３サイクルとしている。
Ｔ１８において、アクセスＥがメモリ２０２に発行される。
図５にリオーダ機能を無効にした場合の波形を示す。図５ではメモリ２０２が省電力モードに投入されている時間が６サイクルであるのに対して、リオーダ機能を有効にした図４では１１サイクルに延長される。 At T <b> 8, PUSH becomes “H”, and access F is input to the access holding circuit 103. At this time, the decode circuit 105 calculates that the access F is an access to the memory 201, and notifies the reorder circuit 106. The reorder circuit 106 generates a POS indicating where the access F is registered in the access holding circuit 103 based on the processing of FIG. Here, since the memory 201 is not in the power saving mode, PTR = 3, and access C and access E of CMDQ [1] and CMDQ [2] are accesses to the memory 202 in the power saving mode, so that POS = 1. Become. In response to this, the access holding circuit 103 shifts the access C and access E to CMDQ [2] and CMDQ [3], and registers the access F in CMDQ [1].
At T9 and T11, access D and access F are issued to the memory 201.
At T 12, access C becomes the head of the access holding circuit 103, and the power saving mode control circuit 101 cancels the power saving mode of the memory 202. That is, CKE [1] is set to “H”.
At T13, the memory 202 detects that CKE [1] has become “H” and exits the power saving mode.
At T16, the memory command generation circuit 104 issues an access C after waiting for the memory 202 to return from the power saving mode. Here, the return cycle from the power saving mode of the memory is 3 cycles.
At T18, access E is issued to the memory 202.
FIG. 5 shows a waveform when the reorder function is disabled. In FIG. 5, the time during which the memory 202 is put into the power saving mode is 6 cycles, whereas in FIG. 4 in which the reorder function is enabled, it is extended to 11 cycles.

＜第２の実施形態＞
第１の実施形態では省電力モードのメモリに対するアクセスは必ず省電力モードでないメモリに対するアクセスに追い越されるものとした。しかしながら、省電力モードであるメモリに対するアクセス性能を考慮し、１つのアクセスが他のアクセスに追い越される回数の上限を設けてもよい。
例えば、アクセス保持回路１０３は、アクセスごとのカウンタを持ち、追い越された回数をそれぞれカウントする。カウント値が一定回数に達するとその旨をリオーダ回路１０６に通知する。リオーダ回路１０６は、カウント値が一定回数に達したアクセスは他のアクセスによって追い越されないようにＰＯＳを生成する。このときのリオーダ回路１０６がアクセスをアクセス保持回路１０３のどこに登録するかを決定する処理の一例を図６に示す。これにより一定回数追い越しされたアクセスはそれ以上他のアクセスによって追い越されないように制限することができる。 <Second Embodiment>
In the first embodiment, the access to the memory in the power saving mode is always overtaken by the access to the memory not in the power saving mode. However, in consideration of the access performance to the memory in the power saving mode, an upper limit of the number of times one access is overtaken by another access may be set.
For example, the access holding circuit 103 has a counter for each access and counts the number of overtakings. When the count value reaches a certain number of times, the reorder circuit 106 is notified to that effect. The reorder circuit 106 generates a POS so that an access whose count value reaches a certain number of times is not overtaken by another access. FIG. 6 shows an example of processing in which the reorder circuit 106 at this time determines where the access holding circuit 103 registers access. As a result, the access overtaken a certain number of times can be limited so that it is not overtaken by any other access.

＜第３の実施形態＞
第１の実施形態では省電力モードのメモリに対するアクセスは必ず省電力モードでないメモリに対するアクセスに追い越されるものである。省電力モードであるメモリに対するアクセス性能を考慮し、１つのアクセスがアクセス保持回路１０３に登録されてから一定時間経過した場合は他のアクセスに追い越されないよう時間の上限を設けてもよい。
例えば、アクセス保持回路１０３は、アクセスごとのカウンタを持ち、アクセス保持回路１０３に登録されてからのサイクル数をカウントする。カウント値が一定回数に達するとその旨をリオーダ回路１０６に通知する。リオーダ回路１０６は、カウント値が一定回数に達したアクセスは他のアクセスによって追い越されないようにＰＯＳを生成する。このときのリオーダ回路１０６がアクセスをアクセス保持回路１０３のどこに登録するかを決定する処理は第２の実施形態で示した図６と同じである。これによりアクセス保持回路１０３に登録されてから一定時間経過したアクセスはそれ以上他のアクセスによって追い越されないように制限することができる。 <Third Embodiment>
In the first embodiment, the access to the memory in the power saving mode is always overtaken by the access to the memory not in the power saving mode. Considering the access performance to the memory in the power saving mode, an upper limit of time may be set so that when a certain time elapses after one access is registered in the access holding circuit 103, it is not overtaken by another access.
For example, the access holding circuit 103 has a counter for each access, and counts the number of cycles after being registered in the access holding circuit 103. When the count value reaches a certain number of times, the reorder circuit 106 is notified to that effect. The reorder circuit 106 generates a POS so that an access whose count value reaches a certain number of times is not overtaken by another access. At this time, the reorder circuit 106 determines where to register the access in the access holding circuit 103, and is the same as that shown in FIG. 6 in the second embodiment. As a result, it is possible to limit an access that has passed for a certain period of time after being registered in the access holding circuit 103 from being overtaken by another access.

以上、上述した各実施形態によれば、複数のメモリデバイスに接続されるメモリ制御回路において、省電力モードに投入されたメモリに対するアクセスの処理優先度を下げる。このことにより長い時間メモリを省電力モードに投入しておくことができ、システム全体で消費電力を低減させることができる。   As described above, according to each of the embodiments described above, in the memory control circuit connected to a plurality of memory devices, the processing priority of access to the memory put into the power saving mode is lowered. As a result, the memory can be put into the power saving mode for a long time, and the power consumption can be reduced in the entire system.

以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and various modifications can be made within the scope of the gist of the present invention described in the claims.・ Change is possible.

１００ メモリ制御回路 100 Memory control circuit

Claims (3)

省電力モードで動作する機能を有する複数のメモリにアクセスするメモリ制御回路であって、
メモリに対するアクセスを複数、保持するアクセス保持手段と、
前記アクセスが前記複数のメモリのどれに対するものであるかをデコードするデコード手段と、
前記デコード手段のデコードの結果と各メモリが省電力モードへ投入されているか否かの情報とから前記アクセス保持手段に保持されている複数のアクセスと外部からのアクセスとのリオーダを行うリオーダ手段と、
を有する、メモリ制御回路。 A memory control circuit for accessing a plurality of memories having a function of operating in a power saving mode,
Access holding means for holding a plurality of accesses to the memory;
Decoding means for decoding to which of the plurality of memories the access is;
Reordering means for reordering a plurality of accesses held in the access holding means and accesses from outside based on the decoding result of the decoding means and information on whether or not each memory is put into a power saving mode; ,
A memory control circuit. 前記アクセス保持手段は、前記リオーダ手段の前記リオーダの結果に応じてアクセスの順番を入れ替える、請求項１記載のメモリ制御回路。   The memory control circuit according to claim 1, wherein the access holding unit switches an access order according to a result of the reordering by the reordering unit. 前記リオーダ手段は、外部からのアクセスが省電力モードでないメモリに対するアクセスである場合、前記アクセスを、前記アクセス保持回路に保持されている省電力モードへ投入されているメモリに対するアクセスの前に登録する、請求項１又は２記載のメモリ制御回路。   When the access from the outside is an access to a memory that is not in the power saving mode, the reordering unit registers the access before the access to the memory put in the power saving mode held in the access holding circuit. 3. A memory control circuit according to claim 1 or 2.
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