JP2010283144A

JP2010283144A - Silicon wafer, manufacturing method thereof and method for manufacturing semiconductor device

Info

Publication number: JP2010283144A
Application number: JP2009135224A
Authority: JP
Inventors: Hisashi Adachi; 尚志足立; Hidekazu Asayama; 英一浅山; Kazunao Torigoe; 和尚鳥越; Tamio Motoyama; 民雄本山; Akira Nagabuchi; 暁永渕
Original assignee: Sumco Corp
Current assignee: Sumco Corp
Priority date: 2009-06-04
Filing date: 2009-06-04
Publication date: 2010-12-16

Abstract

<P>PROBLEM TO BE SOLVED: To provide a silicon wafer suitable for a semiconductor device which is to be thinned in a device post-step and has a rear surface to be polished. <P>SOLUTION: The manufacturing method includes: a step S11a for preparing a silicon substrate 11 having ≥2m Ω cm and ≤200m Ω cm of a specific resistance based on boron concentration and ≥7×10<SP>17</SP>atoms/cm<SP>3</SP>and ≤2.4×10<SP>18</SP>atoms/cm<SP>3</SP>of initial oxygen concentration; a step S12a for precipitating oxygen into the inside of the silicon substrate 11; and a step S14a for forming an epitaxial film 12 having a film thickness of ≤10 μm on the silicon substrate 11. With this configuration, chips are thinned by grinding the rear surface of the silicon substrate 11 in the device post-step, and even if the rear surface is further polished, sufficient gettering performance can be exhibited for contamination due to heavy metal to be introduced in the device post-step. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明はシリコンウェーハ及びその製造方法に関し、特に、マルチチップパッケージ（ＭＣＰ）に搭載される半導体デバイス用として好適なシリコンウェーハ及びその製造方法に関する。また、本発明は、ＭＣＰへの搭載が好適な半導体デバイスの製造方法に関する。 The present invention relates to a silicon wafer and a manufacturing method thereof, and more particularly to a silicon wafer suitable for a semiconductor device mounted on a multichip package (MCP) and a manufacturing method thereof. The present invention also relates to a method for manufacturing a semiconductor device suitable for mounting on an MCP.

半導体プロセスにおける問題点の一つとして、シリコンウェーハ中への不純物である重金属の混入が挙げられる。シリコンウェーハの表面側に形成されるデバイス領域へ重金属が拡散した場合、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。このため、シリコンウェーハに混入した重金属がデバイス領域に拡散するのを抑制するため、ゲッタリング法を採用するのが一般的である。ゲッタリングは、シリコン基板の表面にデバイス形成を行うデバイス前工程での重金属汚染防止を目的としている。 One of the problems in the semiconductor process is that heavy metals as impurities are mixed in the silicon wafer. When heavy metals diffuse into a device region formed on the surface side of a silicon wafer, device characteristics such as pause time failure, retention failure, junction leak failure, and dielectric breakdown of the oxide film are significantly adversely affected. For this reason, in order to suppress the heavy metal mixed in the silicon wafer from diffusing into the device region, the gettering method is generally adopted. Gettering is aimed at preventing heavy metal contamination in a device pre-process for forming a device on the surface of a silicon substrate.

一方、デバイス前工程の後に行われるシリコン基板の薄厚化、ワイヤーボンディングあるいは樹脂封入などのデバイス後工程での重金属汚染は、これまで特に重視されていなかった。これは、デバイス後工程の初期においてシリコンウェーハの裏面を研削除去する工程があり、この裏面研削時に導入されるスクラッチやダメージ等が強力なエクストリンシック・ゲッタリング（ＥＧ）によるゲッタリング源として作用するからである。 On the other hand, heavy metal contamination in post-device processes such as thinning of the silicon substrate, wire bonding, or resin encapsulation performed after the pre-device process has not been particularly emphasized. This is a process of grinding and removing the back surface of the silicon wafer in the early stage of the device post-process. Scratches and damage introduced during the back surface grinding act as a gettering source by strong extrinsic gettering (EG). Because.

しかしながら、最終的なチップ厚みは年々薄型化しており、特に、ＭＣＰ搭載されるチップは１００μｍ以下に薄型化されることが多く、製品によっては現在２５μｍ以下まで薄型化され、将来的には１０μｍ以下とも予測されている。チップの厚みが１００μｍ以下まで薄型化されると、裏面研削時のダメージによってシリコンウェーハが割れやすくなるという問題が生じる。このような問題を解決するためには、裏面研削後にダメージ除去する工程、すなわちＣＭＰ法による裏面研磨工程を新たに追加する必要が生じる。 However, the final chip thickness is becoming thinner year by year, and in particular, the chip mounted on the MCP is often made thinner to 100 μm or less, and depending on the product, it is currently made thinner to 25 μm or less, and in the future it will be 10 μm or less. Both are predicted. When the thickness of the chip is reduced to 100 μm or less, there arises a problem that the silicon wafer is easily broken due to damage during back grinding. In order to solve such a problem, it is necessary to newly add a process of removing damage after the back surface grinding, that is, a back surface polishing process by the CMP method.

ところが、裏面研磨によってシリコンウェーハ裏面のダメージを除去すると、裏面のゲッタリング源も消失することから、ＥＧ効果が失われてしまう。しかも、薄型化されたシリコンウェーハはイントリンシック・ゲッタリング（ＩＧ）層の厚みも薄いことから、酸素析出物による通常のＩＧ層では十分なＩＧ効果も期待できない。より詳細には、ＩＧ法を用いたエピタキシャルウェーハやシリコンウェーハであっても、熱処理によってエピタキシャル膜の厚みを含め、酸素析出核が存在しないＤＺ層がウェーハ表面から１０μｍ以上形成される。チップの最終膜厚が薄くなってくるとＩＧ層は殆ど存在しない状態になり、デバイス後工程で発生した不純物金属を全くゲッタリングできなくなる。 However, if the damage on the back surface of the silicon wafer is removed by back surface polishing, the back surface gettering source also disappears, and the EG effect is lost. Moreover, since a thin silicon wafer has a thin intrinsic gettering (IG) layer, a sufficient IG effect cannot be expected with a normal IG layer formed of oxygen precipitates. More specifically, even in the case of an epitaxial wafer or silicon wafer using the IG method, a DZ layer having no oxygen precipitation nuclei including the thickness of the epitaxial film is formed by heat treatment to have a thickness of 10 μm or more from the wafer surface. When the final film thickness of the chip becomes thinner, the IG layer hardly exists and the impurity metal generated in the device post-process cannot be gettered at all.

このように、シリコンウェーハ裏面が研磨される薄型の半導体デバイスにおいては、デバイス後工程における重金属汚染の問題が顕在化し始めている。 As described above, in the thin semiconductor device in which the back surface of the silicon wafer is polished, the problem of heavy metal contamination in the device post-process is beginning to become apparent.

これに関し、特許文献１には、シリコン基板上に高濃度のボロンを含有するシリコンエピタキシャル膜（１層目）を１００μｍ程度成長させ、さらに、デバイス領域となる高抵抗のシリコンエピタキシャル膜（２層目）を数十μｍ程度成長させる方法が記載されている。そして、このようなシリコンウェーハを用いてデバイス前工程を行った後、シリコン基板を裏面から研削することにより合計厚みを１００μｍ程度に薄型化し、さらに裏面を鏡面研磨することが記載されている。 In this regard, Patent Document 1 discloses that a silicon epitaxial film (first layer) containing high-concentration boron is grown on a silicon substrate by about 100 μm, and further a high-resistance silicon epitaxial film (second layer) serving as a device region. ) Is grown about several tens of μm. And after performing a device pre-process using such a silicon wafer, the total thickness is reduced to about 100 μm by grinding the silicon substrate from the back surface, and the back surface is further mirror-polished.

特許文献１に記載された方法によれば、デバイス領域となる２層目のシリコンエピタキシャル膜の下部に、高濃度のボロンを含有する１層目のシリコンエピタキシャル膜が存在することから、鏡面研磨によってＥＧ層が消失しても、高濃度ボロンの効果により重金属、特にＣｕやＦｅを効率よくゲッタリングすることができる。しかしながら、ボロンはＮｉ汚染に対しては全く効果がない事を発明者らは実験により確認している。 According to the method described in Patent Document 1, since the first silicon epitaxial film containing high-concentration boron exists below the second silicon epitaxial film serving as the device region, mirror polishing is used. Even if the EG layer disappears, heavy metal, particularly Cu or Fe, can be efficiently gettered by the effect of high-concentration boron. However, the inventors have confirmed through experiments that boron has no effect on Ni contamination.

特許文献１には、高濃度ボロンを含有するエピタキシャル膜内に酸素や窒素などをイオン注入することによってダメージ層を形成させる方法や、シリコン基板に予め１０００℃以上、例えば１２００℃以下の温度で第１の熱処理を施し、更に１０００℃以下、例えば８００℃で第２の熱処理を行う方法も記載されている。これらの方法によれば、Ｎｉ汚染に対してもある程度の効果が得られるものと考えられる。しかしながら、エピタキシャル膜を数十μｍも成長させる事は、生産性の大幅な低下さらに膜精度自体の劣化を引き起こすため、最先端デバイスで用いられる微細化構造には耐えられない。 Patent Document 1 discloses a method for forming a damaged layer by ion implantation of oxygen, nitrogen, or the like in an epitaxial film containing high-concentration boron, or a method in which a silicon substrate is previously formed at a temperature of 1000 ° C. or higher, for example, 1200 ° C. or lower. A method is also described in which the first heat treatment is performed and the second heat treatment is further performed at 1000 ° C. or lower, for example, 800 ° C. According to these methods, it is considered that a certain effect can be obtained against Ni contamination. However, growing an epitaxial film as much as several tens of μm can not withstand the miniaturized structure used in the most advanced devices because it causes a significant decrease in productivity and a deterioration in film accuracy itself.

しかも、上記第１の熱処理は、ＤＺ層を形成するための酸素外方拡散処理であることから、１２００℃で１時間程度の熱処理が必要となる。この場合、スリップ転位の発生を防止するためには、昇降温速度を十分に遅くする必要があり、１回の処理で１０時間程度を要することからコスト増加を引き起こす。特に、シリコンウェーハが大口径化されるほど処理時間は増加するので量産適用は益々困難になる。 Moreover, since the first heat treatment is an oxygen outward diffusion treatment for forming the DZ layer, heat treatment at 1200 ° C. for about 1 hour is required. In this case, in order to prevent the occurrence of slip dislocation, it is necessary to sufficiently slow the temperature raising / lowering speed, and about 10 hours are required for one process, resulting in an increase in cost. In particular, as the diameter of the silicon wafer is increased, the processing time is increased, so that mass production becomes increasingly difficult.

一方、特許文献２には、薄厚化されたウェーハ裏面に種々の方法によりゲッタリング能力を付与する技術が開示されている。例えば、薄厚化されたシリコンウェーハの裏面に多結晶シリコン膜や窒化膜を堆積させる方法、シリカ粒子を用いて裏面にダメージを与える方法、イオン注入により裏面にダメージ層を与える方法などが挙げられている。確かにこれらの方法は、チップ厚みがある程度厚ければ効果があるものと考えられるが、既に説明したとおり、最終的なチップ厚みが１００μｍ以下、将来的には１０μｍ程度まで薄型化されると、シリカ粒子などによる物理的ダメージ導入によって抗折強度が低下し、チップ割れの問題が生じてしまうため、歩留まりが大幅に低下することが予想される。また、デバイス後工程で多結晶シリコン膜や窒化膜を堆積させることは、量産品においては現実的ではない。 On the other hand, Patent Document 2 discloses a technique for imparting gettering capability to a thinned wafer back surface by various methods. For example, a method of depositing a polycrystalline silicon film or a nitride film on the back surface of a thinned silicon wafer, a method of damaging the back surface using silica particles, a method of giving a damaged layer on the back surface by ion implantation, etc. Yes. Certainly, these methods are considered to be effective if the chip thickness is thick to some extent, but as already explained, if the final chip thickness is reduced to 100 μm or less, and in the future to about 10 μm, The yield strength is expected to be significantly reduced because the bending strength is reduced due to the introduction of physical damage due to silica particles and the like, resulting in a problem of chip cracking. In addition, depositing a polycrystalline silicon film or a nitride film in a device post-process is not practical for mass-produced products.

特開２００５−３１７７３５号公報JP 2005-317735 A 特開２００６−４１２５８号公報JP 2006-41258 A

このような問題を解決すべく本発明者らが鋭意研究を重ねた結果、シリコン基板自体に高濃度のボロンを含有させるとともに、初期酸素濃度を高く設定して所定の熱処理を行えば、シリコン基板の表面に非常に薄いエピタキシャル膜を形成するだけで、薄型化される半導体デバイス用のシリコンウェーハとして量産適用が可能であることを見いだした。本発明は、このような技術的知見に基づきなされたものである。 As a result of intensive studies by the present inventors to solve such problems, a silicon substrate containing a high concentration of boron in the silicon substrate itself and performing a predetermined heat treatment with a high initial oxygen concentration is obtained. It has been found that mass production can be applied as a silicon wafer for a semiconductor device to be thinned only by forming a very thin epitaxial film on the surface of the semiconductor device. The present invention has been made based on such technical knowledge.

本発明によるシリコンウェーハは、ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であり、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３以上２．４×１０^１８ａｔｏｍｓ／ｃｍ^３以下であるシリコン基板と、前記シリコン基板の表面に形成され、膜厚が１０μｍ以下であり、前記シリコン基板よりも比抵抗が高いエピタキシャル膜と、を備えるシリコンウェーハであって、前記シリコン基板は、酸素析出熱処理が施されていることを特徴とする。 The silicon wafer according to the present invention has a specific resistance based on boron concentration of 2 mΩ · cm to 200 mΩ · cm, and an initial oxygen concentration of 7 × 10 ¹⁷ atoms / cm ^{3 to} 2.4 × 10 ¹⁸ atoms / cm ³ . A silicon wafer comprising: a silicon substrate; and an epitaxial film formed on a surface of the silicon substrate and having a film thickness of 10 μm or less and having a higher specific resistance than the silicon substrate, wherein the silicon substrate has oxygen precipitation It is characterized by heat treatment.

本発明によるシリコンウェーハの製造方法は、ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であり、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３以上２．４×１０^１８ａｔｏｍｓ／ｃｍ^３以下であるシリコン基板の表面に、膜厚が１０μｍ以下であり、前記シリコン基板よりも比抵抗が高いエピタキシャル膜を形成するエピタキシャル工程と、前記エピタキシャル工程の前又は後に、前記シリコン基板の内部に酸素を析出させる酸素析出熱処理工程と、を備えることを特徴とする。 The silicon wafer manufacturing method according to the present invention has a specific resistance based on boron concentration of 2 mΩ · cm to 200 mΩ · cm, and an initial oxygen concentration of 7 × 10 ¹⁷ atoms / cm ^{3 to} 2.4 × 10 ¹⁸ atoms / cm. An epitaxial process for forming an epitaxial film having a film thickness of 10 μm or less on the surface of a silicon substrate that is ³ or less and having a higher specific resistance than the silicon substrate, and before or after the epitaxial process, An oxygen precipitation heat treatment step for precipitating oxygen.

本発明による半導体デバイスの製造方法は、ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であり、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３以上２．４×１０^１８ａｔｏｍｓ／ｃｍ^３以下であるシリコン基板の表面に、膜厚が１０μｍ以下であり、前記シリコン基板よりも比抵抗が高いエピタキシャル膜を形成するエピタキシャル工程と、前記エピタキシャル工程の前又は後に、前記シリコン基板の内部に酸素を析出させる酸素析出熱処理工程と、前記エピタキシャル膜に半導体素子を形成するデバイス前工程と、前記デバイス前工程を行った後、前記シリコン基板の一部を裏面側から除去することにより、前記シリコン基板及び前記エピタキシャル膜の合計厚みを１００μｍ以下とする薄型化工程と、薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、を備えることを特徴とする。 The semiconductor device manufacturing method according to the present invention has a specific resistance based on boron concentration of 2 mΩ · cm to 200 mΩ · cm and an initial oxygen concentration of 7 × 10 ¹⁷ atoms / cm ^{3 to} 2.4 × 10 ¹⁸ atoms / cm. An epitaxial process for forming an epitaxial film having a film thickness of 10 μm or less on the surface of a silicon substrate that is ³ or less and having a higher specific resistance than the silicon substrate, and before or after the epitaxial process, After performing an oxygen precipitation heat treatment step for precipitating oxygen, a device pre-process for forming a semiconductor element on the epitaxial film, and the device pre-process, a part of the silicon substrate is removed from the back side, thereby the silicon Thinning process for reducing the total thickness of the substrate and the epitaxial film to 100 μm or less, and thinning Characterized in that it comprises a rear surface polishing process of polishing the rear surface of the silicon substrate with the.

本発明によれば、シリコン基板上に１０μｍ以下のエピタキシャル膜を形成し、これをデバイス領域として用いていることから、エピタキシャル膜の形成を短時間で行うことができ、量産品への適用が可能となる。しかも、シリコン基板に高濃度のボロンが含有されていることから、最終的なチップ厚みが１００μｍ程度まで薄型化されても、ボロンによってＣｕやＦｅなどの重金属を効果的にゲッタリングすることが可能となる。また、シリコン基板の初期酸素濃度が所定値に設定されていることから、熱処理によって高密度な酸素析出物を形成することが可能となり、これによってデバイス初期プロセスからＮｉなどの重金属についても効果的にゲッタリングすることが可能となる。 According to the present invention, since an epitaxial film of 10 μm or less is formed on a silicon substrate and used as a device region, the epitaxial film can be formed in a short time and can be applied to mass-produced products. It becomes. Moreover, since the silicon substrate contains high-concentration boron, even if the final chip thickness is reduced to about 100 μm, heavy metals such as Cu and Fe can be effectively gettered by boron. It becomes. In addition, since the initial oxygen concentration of the silicon substrate is set to a predetermined value, it becomes possible to form high-density oxygen precipitates by heat treatment, and this is effective for heavy metals such as Ni from the initial device process. Gettering is possible.

本発明の好ましい実施形態においては、前記酸素析出熱処理工程を６００℃以上９００℃以下の温度で１５分間以上４時間以下行う。これによれば、シリコン基板に含まれる酸素を高濃度に析出させることができるとともに、熱処理時にスリップ転位などが発生しにくいことから、歩留まりの低下を抑制することが可能となる。 In a preferred embodiment of the present invention, the oxygen precipitation heat treatment step is performed at a temperature of 600 ° C. to 900 ° C. for 15 minutes to 4 hours. According to this, oxygen contained in the silicon substrate can be precipitated at a high concentration, and slip dislocation is hardly generated at the time of heat treatment, so that a reduction in yield can be suppressed.

本発明の好ましい他の実施形態においては、前記酸素析出熱処理が、窒素原子含有雰囲気中にて１１００℃以上１３５０℃以下の温度で１秒以上３００秒以下に加熱した後、１０℃／秒以上で降温させる第１の熱処理を含んでおり、前記酸素析出熱処理工程を行った後の前記シリコン基板又はエピタキシャル膜の表面を研磨する表面研磨工程をさらに備えている。これによれば、シリコン基板に空孔が導入されることから、その後のデバイス前工程における熱処理によって、酸素を表層近傍に高濃度に析出させることができる。さらに、酸素析出熱処理後に表面研磨を行っていることから、表面に形成された窒化物も除去される。 In another preferred embodiment of the present invention, the oxygen precipitation heat treatment is performed at a temperature of 1100 ° C. to 1350 ° C. for 1 second to 300 seconds in a nitrogen atom-containing atmosphere, and then at 10 ° C./second or more. A first heat treatment for lowering the temperature is included, and a surface polishing step for polishing the surface of the silicon substrate or epitaxial film after the oxygen precipitation heat treatment step is further provided. According to this, since vacancies are introduced into the silicon substrate, oxygen can be precipitated at a high concentration in the vicinity of the surface layer by the heat treatment in the subsequent device pre-process. Further, since the surface polishing is performed after the oxygen precipitation heat treatment, the nitride formed on the surface is also removed.

この場合、前記酸素析出熱処理は、前記第１の熱処理を行った後、７００℃以上１０００℃以下の温度で１０分間以上４時間加熱する第２の熱処理を含んでおり、前記表面研磨工程は、前記酸素析出熱処理工程を行った後の前記シリコン基板の表面を０．５μｍ以上５μｍ以下研磨し、前記エピタキシャル工程は、前記表面研磨工程の後に行うことが好ましい。これによれば、第１の熱処理で形成された空孔を起点として第２の熱処理によって酸素析出物が成長することから、エピタキシャル膜の形成時に空孔が消滅するという問題がなくなる。 In this case, the oxygen precipitation heat treatment includes a second heat treatment in which the first heat treatment is performed and then heated at a temperature of 700 ° C. to 1000 ° C. for 10 minutes to 4 hours, and the surface polishing step includes: It is preferable that the surface of the silicon substrate after the oxygen precipitation heat treatment step is polished between 0.5 μm and 5 μm, and the epitaxial step is performed after the surface polishing step. According to this, since the oxygen precipitate grows by the second heat treatment starting from the vacancies formed by the first heat treatment, there is no problem that the vacancies disappear during the formation of the epitaxial film.

このように、本発明によるシリコンウェーハ及びその製造方法によれば、最終的なチップ厚みが１００μｍ程度に薄型化される半導体デバイスを安価に量産することが可能となる。 Thus, according to the silicon wafer and the manufacturing method thereof according to the present invention, it is possible to inexpensively mass-produce semiconductor devices whose final chip thickness is reduced to about 100 μm.

また、本発明による半導体デバイスの製造方法によれば、薄型化された半導体デバイスを安価に量産することが可能となる。 In addition, according to the semiconductor device manufacturing method of the present invention, it is possible to mass-produce thinned semiconductor devices at low cost.

本発明の好ましい実施形態によるシリコンウェーハ１０の構造を示す略断面図である。1 is a schematic cross-sectional view showing the structure of a silicon wafer 10 according to a preferred embodiment of the present invention. 薄型化された半導体デバイス２０の構造を示す略断面図である。1 is a schematic cross-sectional view showing a structure of a thinned semiconductor device 20. 薄型化された半導体デバイス２０を用いたＭＣＰ３０の構造を示す略断面図である。It is a schematic sectional drawing which shows the structure of MCP30 using the semiconductor device 20 reduced in thickness. 半導体デバイス２０の製造方法を大まかに説明するためのフローチャートである。4 is a flowchart for roughly explaining a method for manufacturing the semiconductor device 20. 本発明の好ましい第１の実施形態によるシリコンウェーハの製造方法を説明するためのフローチャートである。3 is a flowchart for explaining a method of manufacturing a silicon wafer according to the first preferred embodiment of the present invention. 本発明の好ましい第２の実施形態によるシリコンウェーハの製造方法を説明するためのフローチャートである。6 is a flowchart for explaining a method of manufacturing a silicon wafer according to a second preferred embodiment of the present invention. デバイス後工程を説明するためのフローチャートである。It is a flowchart for demonstrating a device back process. 実施例の評価結果を示す表である。It is a table | surface which shows the evaluation result of an Example.

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図１は、本発明の好ましい実施形態によるシリコンウェーハ１０の構造を示す略断面図である。 FIG. 1 is a schematic cross-sectional view showing the structure of a silicon wafer 10 according to a preferred embodiment of the present invention.

図１に示すように、本実施形態によるシリコンウェーハ１０は、シリコン基板１１とその表面に形成されたエピタキシャル膜１２によって構成されている。シリコン基板１１は、シリコンウェーハ１０の機械的強度を確保するとともに、重金属のゲッタリング源としての役割を果たす。重金属のうち、ＣｕやＦｅのように陽イオンの状態でシリコン中を拡散するものについては、シリコン基板１１に含まれるボロンの陰イオンによって主に捕捉する。また、重金属のうち、Ｎｉのように電気的に中性状態でシリコン中を拡散するものについては、シリコン基板１１に形成された酸素析出物によって捕捉する。酸素析出物は、ＣｕやＦｅの捕捉にも寄与する。シリコン基板１１の厚さについては、機械的強度が確保される限り特に限定されないが、例えば７２５μｍ程度である。 As shown in FIG. 1, the silicon wafer 10 according to the present embodiment includes a silicon substrate 11 and an epitaxial film 12 formed on the surface thereof. The silicon substrate 11 secures the mechanical strength of the silicon wafer 10 and serves as a heavy metal gettering source. Among heavy metals, those that diffuse in silicon in a cation state, such as Cu and Fe, are mainly captured by the anions of boron contained in the silicon substrate 11. Further, among heavy metals, those that diffuse in silicon in an electrically neutral state, such as Ni, are captured by oxygen precipitates formed on the silicon substrate 11. Oxygen precipitates also contribute to trapping Cu and Fe. The thickness of the silicon substrate 11 is not particularly limited as long as the mechanical strength is ensured, but is about 725 μm, for example.

シリコン基板１１は、高濃度のボロンがドーピングされたいわゆるＰ＋基板である。ボロンのドーズ量は、１×１０^１７ａｔｏｍｓ／ｃｍ^３以上５．５×１０^１９ａｔｏｍｓ／ｃｍ^３以下であり、これにより、ボロン濃度に基づくシリコン基板１１の比抵抗は２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下となる。シリコン基板１１の比抵抗が２ｍΩ・ｃｍ以上である必要があるのは、ボロン濃度が高すぎるとエピタキシャル膜１２へのボロン拡散によってデバイス領域が影響を受ける可能性があるからであり、また、格子不整合による欠陥のないエピタキシャル膜１２を形成することが困難となるからである。一方、シリコン基板１１の比抵抗が２００ｍΩ・ｃｍ以下である必要があるのは、ボロン濃度が低すぎるとＣｕやＦｅなどの重金属を十分にゲッタリングすることができないからである。 The silicon substrate 11 is a so-called P + substrate doped with high-concentration boron. The dose amount of boron is 1 × 10 ¹⁷ atoms / cm ³ or more and 5.5 × 10 ¹⁹ atoms / cm ³ or less, whereby the specific resistance of the silicon substrate 11 based on the boron concentration is 2 mΩ · cm or more and 200 mΩ · cm. It becomes as follows. The specific resistance of the silicon substrate 11 needs to be 2 mΩ · cm or more because if the boron concentration is too high, the device region may be affected by boron diffusion into the epitaxial film 12, and the lattice This is because it becomes difficult to form the epitaxial film 12 free from defects due to mismatch. On the other hand, the specific resistance of the silicon substrate 11 needs to be 200 mΩ · cm or less because heavy metals such as Cu and Fe cannot be sufficiently gettered if the boron concentration is too low.

特に、ボロン濃度に基づくシリコン基板１１の比抵抗は、４０ｍΩ・ｃｍ以上１００ｍΩ・ｃｍ以下であることが好ましい。これは、ボロンのドーズ量に換算すると、２×１０^１７ａｔｏｍｓ／ｃｍ^３以上１×１０^１８ａｔｏｍｓ／ｃｍ^３未満に相当する。シリコン基板１１の比抵抗をこの範囲に設定すれば、ＣｕやＦｅなどのゲッタリング能力を確保しつつ、高濃度ボロンによる上記の問題を生じることはほとんどなくなる。尚、特許文献１には、不純物濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以上でなければ重金属の拡散速度に変化が生じず、１×１０^２０ａｔｏｍｓ／ｃｍ^３以上でなければ重金属の拡散速度が顕著に変化しないと報告されているが、本発明者らのより詳細な研究によれば、ボロン濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３未満であっても、明らかなゲッタリング効果が確認されている。具体的な実験結果については、後述する実施例に記載する。 In particular, the specific resistance of the silicon substrate 11 based on the boron concentration is preferably 40 mΩ · cm or more and 100 mΩ · cm or less. This is equivalent to 2 × 10 ¹⁷ atoms / cm ³ or more and less than 1 × 10 ¹⁸ atoms / cm ³ in terms of boron dose. If the specific resistance of the silicon substrate 11 is set within this range, the above-described problems due to high-concentration boron are hardly caused while securing gettering ability such as Cu and Fe. In Patent Document 1, there is no change in the diffusion rate of heavy metal unless the impurity concentration is 1 × 10 ¹⁸ atoms / cm ³ or higher, and the diffusion rate of heavy metal is not higher than 1 × 10 ²⁰ atoms / cm ^3. Although it has been reported that it does not change significantly, according to a more detailed study by the present inventors, even if the boron concentration is less than 1 × 10 ¹⁸ atoms / cm ³ , an obvious gettering effect has been confirmed. Yes. Specific experimental results are described in the examples described later.

シリコン基板１１に過剰なボロンを含有させる必要がないことは、次の意義を有する。すなわち、シリコン基板１１に過剰なボロンが含有されていると、エピタキシャル膜成長時に基板のボロンが気相拡散するためにエピタキシャル膜の比抵抗がコントロールできない。また、デバイスプロセス中でのシリコン基板１１からデバイス領域へのボロン固層拡散も無視できなくなる。このため、本発明のように、エピタキシャル膜１２の膜厚が薄い場合（１０μｍ以下）、過剰なボロンは却って歩留まりを低下させるおそれがある。この点を考慮すれば、ボロンのドーズ量は、１×１０^１７ａｔｏｍｓ／ｃｍ^３以上５．５×１０^１９ａｔｏｍｓ／ｃｍ^３以下（比抵抗に換算して２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下）とすることが好ましく、２×１０^１７ａｔｏｍｓ／ｃｍ^３以上１×１０^１８ａｔｏｍｓ／ｃｍ^３未満（比抵抗に換算して４０ｍΩ・ｃｍ以上１００ｍΩ・ｃｍ以下）とすることが特に好ましい。 The fact that the silicon substrate 11 does not need to contain excessive boron has the following significance. That is, if the silicon substrate 11 contains excessive boron, the resistivity of the epitaxial film cannot be controlled because the boron of the substrate diffuses in the vapor phase during the growth of the epitaxial film. Also, boron solid layer diffusion from the silicon substrate 11 to the device region during the device process cannot be ignored. For this reason, when the thickness of the epitaxial film 12 is thin (10 μm or less) as in the present invention, excessive boron may reduce the yield. Considering this point, the dose of boron is 1 × 10 ¹⁷ atoms / cm ³ or more and 5.5 × 10 ¹⁹ atoms / cm ³ or less (2 mΩ · cm or more and 200 mΩ · cm or less in terms of specific resistance). It is preferable to set it to 2 × 10 ¹⁷ atoms / cm ³ or more and less than 1 × 10 ¹⁸ atoms / cm ³ (40 mΩ · cm or more and 100 mΩ · cm or less in terms of specific resistance).

また、シリコン基板１１は、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３以上２．４×１０^１８ａｔｏｍｓ／ｃｍ^３以下である。これは、酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３未満であるとＮｉなどの重金属のゲッタリングに必要な酸素析出物が十分に形成されないからであり、酸素濃度が２．４×１０^１８ａｔｏｍｓ／ｃｍ^３超であると欠陥のないエピタキシャル膜１２を形成することが困難となるからである。尚、本明細書で記載する酸素濃度は全てＡＳＴＭＦ−１２１（１９７９）に規格されたフーリエ変換赤外分光光度法による測定値である。 The silicon substrate 11 has an initial oxygen concentration of 7 × 10 ¹⁷ atoms / cm ³ or more and 2.4 × 10 ¹⁸ atoms / cm ³ or less. This is because oxygen precipitates necessary for gettering heavy metals such as Ni are not sufficiently formed when the oxygen concentration is less than 7 × 10 ¹⁷ atoms / cm ³ , and the oxygen concentration is 2.4 × 10 ¹⁸ atoms. This is because if it exceeds / cm ³ , it becomes difficult to form the epitaxial film 12 having no defect. In addition, all the oxygen concentrations described in this specification are measured values by Fourier transform infrared spectrophotometry standardized by ASTM F-121 (1979).

シリコン基板１１の初期酸素濃度は、２．４×１０^１８ａｔｏｍｓ／ｃｍ^３を超えない範囲でより高濃度であることが好ましく、酸素析出促進のためシリコン基板１１内に炭素や窒素を含有させることがより好ましい。炭素の含有量としては、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上１．２×１０^１７ａｔｏｍｓ／ｃｍ^３以下であることが好ましく、窒素の含有量としては、１×１０^１３ａｔｏｍｓ／ｃｍ^３以上１×１０^１４ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。 The initial oxygen concentration of the silicon substrate 11 is preferably higher in a range not exceeding 2.4 × 10 ¹⁸ atoms / cm ³ , and carbon or nitrogen is included in the silicon substrate 11 to promote oxygen precipitation. Is more preferable. The carbon content is preferably 1 × 10 ¹⁶ atoms / cm ³ or more and 1.2 × 10 ¹⁷ atoms / cm ³ or less, and the nitrogen content is 1 × 10 ¹³ atoms / cm ³ or more and 1 It is preferable that it is x10 ¹⁴ atoms / cm ³ or less.

シリコン基板１１に酸素析出物を形成するための酸素析出熱処理としては、２通りの方法が挙げられる。 As the oxygen precipitation heat treatment for forming oxygen precipitates on the silicon substrate 11, two methods can be mentioned.

第１の方法は、６００℃以上９００℃以下の温度で１５分間以上４時間以下熱処理するものである。かかる熱処理は、エピタキシャル膜１２を形成する前に行っても構わないし、エピタキシャル膜１２を形成した後に行っても構わない。特に、エピタキシャル膜１２を形成する前に上記の熱処理を施した場合には、エピタキシャル膜１２を成長させる前に、水素ガス雰囲気でのベーク温度を１１００℃以上に設定し１０秒以上保持させる事により表面に存在する酸素析出物が還元作用により消滅する。これにより、エピタキシャル膜１２の欠陥誘発を防止できる。 The first method is a heat treatment at a temperature of 600 ° C. to 900 ° C. for 15 minutes to 4 hours. Such heat treatment may be performed before the epitaxial film 12 is formed, or may be performed after the epitaxial film 12 is formed. In particular, when the above heat treatment is performed before the epitaxial film 12 is formed, the baking temperature in a hydrogen gas atmosphere is set to 1100 ° C. or higher and held for 10 seconds or longer before the epitaxial film 12 is grown. Oxygen precipitates present on the surface disappear due to the reducing action. Thereby, the induction of defects in the epitaxial film 12 can be prevented.

第２の方法は、窒素原子含有雰囲気中にて１１００℃以上１３５０℃以下の温度で１秒以上３００秒以下に加熱した後、１０℃／秒以上で降温させる第１の熱処理を行うものである。窒素原子含有雰囲気としては、アンモニア雰囲気が挙げられる。かかる熱処理についても、エピタキシャル膜１２を形成する前に行っても構わないし、エピタキシャル膜１２を形成した後に行っても構わない。エピタキシャル膜１２を形成する前に上記の熱処理を施した場合には、エピタキシャル膜１２を成長させる前に、シリコン基板１１の表面を研磨することにより、シリコン基板１１の表面に形成された窒化物を除去する必要がある。また、エピタキシャル膜１２を形成した後に上記の熱処理を施した場合には、エピタキシャル膜１２の表面を研磨することにより、エピタキシャル膜１２の表面に形成された窒化物を除去する必要がある。研磨量としては、０．５μｍ以上５μｍ以下とすることが好ましい。上記の熱処理を行うことにより、空孔がシリコン表層部に凍結されるため、その後のデバイス熱処理で酸素析出物成長が促進される。 In the second method, the first heat treatment is performed by heating at a temperature of 1100 ° C. or higher and 1350 ° C. or lower for 1 second to 300 seconds in a nitrogen atom-containing atmosphere and then lowering the temperature at 10 ° C./second or higher. . As the nitrogen atom-containing atmosphere, an ammonia atmosphere is exemplified. Such heat treatment may also be performed before the epitaxial film 12 is formed, or may be performed after the epitaxial film 12 is formed. When the above heat treatment is performed before the epitaxial film 12 is formed, the nitride formed on the surface of the silicon substrate 11 is polished by polishing the surface of the silicon substrate 11 before the epitaxial film 12 is grown. Need to be removed. Further, when the above heat treatment is performed after the epitaxial film 12 is formed, the nitride formed on the surface of the epitaxial film 12 needs to be removed by polishing the surface of the epitaxial film 12. The polishing amount is preferably 0.5 μm or more and 5 μm or less. By performing the above heat treatment, the vacancies are frozen in the silicon surface layer portion, so that oxygen precipitate growth is promoted by the subsequent device heat treatment.

但し、現状のエピタキシャル装置はランプ炉が大半を占め、その昇降温速度も速いため、エピタキシャル膜１２を形成する前に上記の熱処理を行うと、凍結された空孔が析出物を形成する前に消滅することが考えられる。これを防止するためには、上記第１の熱処理を行った後、７００℃以上１０００℃以下の温度で１０分間以上４時間加熱する第２の熱処理を行うことが特に好ましい。このような２段階の熱処理を行えば、空孔と酸素がクラスター化するため、その後のエピタキシャル成長時においても安定した核を維持することが可能となる。 However, since the current epitaxial apparatus is mostly a lamp furnace and the temperature rising / falling speed is fast, the above heat treatment is performed before the epitaxial film 12 is formed. It can be considered to disappear. In order to prevent this, it is particularly preferable to perform the second heat treatment, which is performed at a temperature of 700 ° C. to 1000 ° C. for 10 minutes to 4 hours after the first heat treatment. If such a two-step heat treatment is performed, vacancies and oxygen are clustered, so that stable nuclei can be maintained during subsequent epitaxial growth.

尚、第１の熱処理をエピタキシャル膜１２の形成後に行った場合には、第２の熱処理を行う必要性はやや薄れるが、十分な酸素析出核を形成しておくことにより、デバイス前工程での初期段階からゲッタリング効果が発揮される。 In addition, when the first heat treatment is performed after the formation of the epitaxial film 12, the necessity of performing the second heat treatment is slightly reduced, but by forming sufficient oxygen precipitation nuclei, Gettering effect is exhibited from the initial stage.

エピタキシャル膜１２は、図１に示すように、シリコン基板１１の表面に形成されている。エピタキシャル膜１２はデバイス領域となる部分であり、このため、エピタキシャル膜１２の比抵抗は、シリコン基板１１の比抵抗よりも高く設定される。エピタキシャル膜１２の膜厚は、１０μｍ以下である。これは、エピタキシャル膜１２の膜厚が１０μｍ超に厚くすると、その分シリコン基板１１の厚さが薄くなるため、酸素析出層の残厚が薄くなる事によりゲッタリング能力が低下するとともに、エピタキシャル成長に時間がかかり、かつ膜厚増加は平坦度劣化に繋がり最先端デバイスでは対応できないからである。 The epitaxial film 12 is formed on the surface of the silicon substrate 11 as shown in FIG. The epitaxial film 12 is a part that becomes a device region. For this reason, the specific resistance of the epitaxial film 12 is set higher than the specific resistance of the silicon substrate 11. The film thickness of the epitaxial film 12 is 10 μm or less. This is because when the thickness of the epitaxial film 12 is increased to more than 10 μm, the thickness of the silicon substrate 11 is reduced correspondingly, so that the remaining thickness of the oxygen precipitation layer is reduced, so that the gettering ability is reduced and the epitaxial growth is performed. This is because it takes time, and an increase in film thickness leads to deterioration in flatness, which cannot be handled by a state-of-the-art device.

以上が本実施形態によるシリコンウェーハ１０の構成である。このようなシリコンウェーハ１０は、デバイス前工程によってエピタキシャル膜１２にデバイス形成を行った後、シリコン基板１１の一部を裏面側から除去することにより、シリコン基板１１及びエピタキシャル膜１２の合計厚みを１００μｍ以下とすることができる。 The above is the configuration of the silicon wafer 10 according to the present embodiment. In such a silicon wafer 10, after device formation is performed on the epitaxial film 12 by a device pre-process, a part of the silicon substrate 11 is removed from the back surface side, so that the total thickness of the silicon substrate 11 and the epitaxial film 12 is 100 μm. It can be as follows.

図２は、薄型化された半導体デバイス（シリコンチップ）２０の構造を示す略断面図である。図２に示す半導体デバイス２０は、研削やエッチングによってシリコン基板１１の一部が裏面側から除去されているとともに、新たに露出した裏面１１ａが鏡面研磨されている。これにより、合計厚みが１００μｍ程度まで薄型化されている場合であっても、抗折強度が確保されることから、チップの割れを防止することが可能となる。 FIG. 2 is a schematic cross-sectional view showing the structure of a thinned semiconductor device (silicon chip) 20. In the semiconductor device 20 shown in FIG. 2, a part of the silicon substrate 11 is removed from the back surface side by grinding or etching, and the newly exposed back surface 11a is mirror-polished. Thereby, even if it is a case where total thickness is thinned to about 100 micrometers, since bending strength is ensured, it becomes possible to prevent a crack of a chip | tip.

図３は、薄型化された半導体デバイス２０を用いたＭＣＰ３０の構造を示す略断面図である。図３に示すＭＣＰ３０は、パッケージ基板３１上に４つの半導体デバイス２０が積層された構成を有している。上下に隣接する半導体デバイス２０及びパッケージ基板３１は、接着剤３２によって固定されている。また、半導体デバイス２０とパッケージ基板３１はボンディングワイヤ３３によって接続されており、これにより、各半導体デバイス２０は、パッケージ基板３１に設けられた内部配線（図示せず）を介して外部電極３４に電気的に接続される。また、パッケージ基板３１上には、半導体デバイス２０及びボンディングワイヤ３３を保護するための封止樹脂３５が設けられている。 FIG. 3 is a schematic cross-sectional view showing the structure of the MCP 30 using the thinned semiconductor device 20. The MCP 30 shown in FIG. 3 has a configuration in which four semiconductor devices 20 are stacked on a package substrate 31. The semiconductor device 20 and the package substrate 31 that are vertically adjacent to each other are fixed by an adhesive 32. Further, the semiconductor device 20 and the package substrate 31 are connected to each other by bonding wires 33, whereby each semiconductor device 20 is electrically connected to the external electrode 34 via an internal wiring (not shown) provided on the package substrate 31. Connected. Further, a sealing resin 35 for protecting the semiconductor device 20 and the bonding wire 33 is provided on the package substrate 31.

このような構成を有するＭＣＰ３０においては、１つの半導体デバイス２０の厚みが例えば１００μｍ程度まで薄型化されていることから、ＭＣＰ全体の厚みを例えば１ｍｍ程度まで薄くすること可能となる。このため、モバイル機器など低背化が要求される用途への適用が好適である。 In the MCP 30 having such a configuration, since the thickness of one semiconductor device 20 is reduced to, for example, about 100 μm, the thickness of the entire MCP can be reduced to, for example, about 1 mm. For this reason, the application to the use as which a low profile is requested | required, such as a mobile apparatus, is suitable.

次に、半導体デバイス２０の製造方法についてフローチャートを参照しながら説明する。 Next, a method for manufacturing the semiconductor device 20 will be described with reference to a flowchart.

図４は、半導体デバイス２０の製造方法を大まかに説明するためのフローチャートである。図４に示すように、半導体デバイス２０の製造工程は、大きく分けてシリコンウェーハの製造工程（ステップＳ１０）、デバイス前工程（ステップＳ２０）、デバイス後工程（ステップＳ３０）の３つに分類される。以下、それぞれの工程について詳細に説明する。 FIG. 4 is a flowchart for roughly explaining a method for manufacturing the semiconductor device 20. As shown in FIG. 4, the manufacturing process of the semiconductor device 20 is roughly classified into three processes: a silicon wafer manufacturing process (step S10), a device pre-process (step S20), and a device post-process (step S30). . Hereinafter, each process will be described in detail.

図５は、本発明の好ましい第１の実施形態によるシリコンウェーハの製造工程（ステップＳ１０）を説明するためのフローチャートである。 FIG. 5 is a flowchart for explaining the silicon wafer manufacturing process (step S10) according to the first preferred embodiment of the present invention.

本実施形態においては、まず、シリコン基板１１を用意する（ステップＳ１１ａ）。シリコン基板１１は、チョクラルスキー（ＣＺ）法によって引き上げられたシリコンインゴットから切り出されたＣＺウェーハであり、上述の通り、ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３以上２．４×１０^１８ａｔｏｍｓ／ｃｍ^３以下に設定されている。比抵抗については、シリコン融液に添加するボロン量によって調整することができ、初期酸素濃度については、シリコン融液の対流制御などによって調整することができる。 In the present embodiment, first, the silicon substrate 11 is prepared (step S11a). The silicon substrate 11 is a CZ wafer cut out from a silicon ingot pulled up by the Czochralski (CZ) method, and has a specific resistance based on boron concentration of 2 mΩ · cm to 200 mΩ · cm and an initial oxygen concentration as described above. Is set to 7 × 10 ¹⁷ atoms / cm ³ or more and 2.4 × 10 ¹⁸ atoms / cm ³ or less. The specific resistance can be adjusted by the amount of boron added to the silicon melt, and the initial oxygen concentration can be adjusted by convection control of the silicon melt.

次に、シリコン基板１１に対して、６００℃以上９００℃以下の温度で１５分間以上４時間以下の酸素析出熱処理を行う（ステップＳ１２ａ）。これにより、シリコン基板１１に含まれる酸素が析出物を形成し、これがゲッタリングサイトとして機能する。また、このような温度条件での熱処理ではスリップ転位などが発生しにくいことから、歩留まりの低下を抑制することが可能となる。 Next, oxygen precipitation heat treatment is performed on the silicon substrate 11 at a temperature of 600 ° C. to 900 ° C. for 15 minutes to 4 hours (step S12a). Thereby, the oxygen contained in the silicon substrate 11 forms a precipitate, which functions as a gettering site. In addition, since the slip dislocation hardly occurs in the heat treatment under such a temperature condition, it is possible to suppress a decrease in yield.

次に、水素ガス雰囲気でのベークを行う（ステップＳ１３ａ）。ベーク条件は、上述の通り、１１００℃以上で１０秒以上である。これにより、シリコン基板１１の表面に存在する酸素析出物が還元作用により消滅する。 Next, baking is performed in a hydrogen gas atmosphere (step S13a). As described above, the baking condition is 1100 ° C. or higher and 10 seconds or longer. As a result, oxygen precipitates present on the surface of the silicon substrate 11 disappear due to the reducing action.

そして、シリコン基板１１の表面にエピタキシャル膜１２を形成する（ステップＳ１４ａ）。この時、シリコン基板１１の表面は、ベーク処理によって酸素析出物のない状態とされていることから、結晶欠陥の少ないエピタキシャル膜１２を形成することができる。エピタキシャル膜１２の膜厚は１０μｍ以下とし、比抵抗はシリコン基板１１よりも高くなるよう設定する。以上により、シリコンウェーハ１０が完成する。 Then, the epitaxial film 12 is formed on the surface of the silicon substrate 11 (step S14a). At this time, since the surface of the silicon substrate 11 is free of oxygen precipitates by baking, the epitaxial film 12 with few crystal defects can be formed. The film thickness of the epitaxial film 12 is set to 10 μm or less, and the specific resistance is set to be higher than that of the silicon substrate 11. Thus, the silicon wafer 10 is completed.

尚、図５に示したシリコンウェーハの製造工程では、酸素析出熱処理（ステップ１２ａ）の後にエピタキシャル膜１２の形成（ステップＳ１４ａ）を行っているが、この順序は逆であっても構わない。この場合、水素ガス雰囲気でのベーク（ステップＳ１３ａ）は省略することができる。 In the silicon wafer manufacturing process shown in FIG. 5, the epitaxial film 12 is formed (step S14a) after the oxygen precipitation heat treatment (step 12a), but this order may be reversed. In this case, baking in a hydrogen gas atmosphere (step S13a) can be omitted.

図６は、本発明の好ましい第２の実施形態によるシリコンウェーハの製造工程（ステップＳ１０）を説明するためのフローチャートである。 FIG. 6 is a flowchart for explaining a silicon wafer manufacturing process (step S10) according to the second preferred embodiment of the present invention.

本実施形態においても、まずシリコン基板１１を用意する（ステップＳ１１ｂ）。本ステップの詳細は、図５に示したステップＳ１１ａと同じであることから、重複する説明は省略する。 Also in this embodiment, first, the silicon substrate 11 is prepared (step S11b). The details of this step are the same as step S11a shown in FIG.

次に、シリコン基板１１に対して、窒素原子含有雰囲気中にて１１００℃以上１３５０℃以下の温度で１秒以上３００秒以下に加熱した後、１０℃／秒以上で降温させる第１の熱処理を行う（ステップＳ１２ｂ）。これにより、空孔がシリコン表層部に凍結される。 Next, the silicon substrate 11 is heated in a nitrogen atom-containing atmosphere at a temperature of 1100 ° C. or higher and 1350 ° C. or lower for 1 second or more and 300 seconds or less, and then a first heat treatment is performed to lower the temperature at 10 ° C./second or more. This is performed (step S12b). Thereby, the void | hole is frozen by the silicon surface layer part.

次に、ステップＳ１２ｂに連続して、７００℃以上１０００℃以下の温度で１０分間以上４時間加熱する第２の熱処理を行う（ステップＳ１３ｂ）。これにより、ステップＳ１２ｂで形成された空孔を起点として酸素析出物が成長する。 Next, following step S12b, a second heat treatment is performed by heating at a temperature of 700 ° C. to 1000 ° C. for 10 minutes to 4 hours (step S13b). As a result, oxygen precipitates grow starting from the holes formed in step S12b.

次に、シリコン基板１１の表面を研磨することにより、シリコン基板１１の表面に形成された窒化物を除去する（ステップＳ１４ｂ）。研磨量としては、０．５μｍ以上５μｍ以下とすることが好ましい。 Next, the nitride formed on the surface of the silicon substrate 11 is removed by polishing the surface of the silicon substrate 11 (step S14b). The polishing amount is preferably 0.5 μm or more and 5 μm or less.

そして、シリコン基板１１の表面にエピタキシャル膜１２を形成する（ステップＳ１５ｂ）。本ステップの詳細は、図５に示したステップＳ１４ａと同じであることから、重複する説明は省略する。以上により、シリコンウェーハ１０が完成する。 Then, the epitaxial film 12 is formed on the surface of the silicon substrate 11 (step S15b). Details of this step are the same as step S14a shown in FIG. Thus, the silicon wafer 10 is completed.

尚、図６に示したシリコンウェーハの製造工程では、第１の熱処理（ステップＳ１２ｂ）に続いて第２の熱処理（ステップＳ１３ｂ）を行っているが、これを省略することも可能である。また、エピタキシャル膜１２の形成（ステップＳ１５ｂ）を最後に行っているが、第１の熱処理（ステップＳ１２ｂ）の前にエピタキシャル膜１２の形成（ステップＳ１５ｂ）を行っても構わない。 In the silicon wafer manufacturing process shown in FIG. 6, the second heat treatment (step S13b) is performed following the first heat treatment (step S12b). However, this may be omitted. In addition, although the formation of the epitaxial film 12 (step S15b) is performed last, the formation of the epitaxial film 12 (step S15b) may be performed before the first heat treatment (step S12b).

以上がシリコンウェーハの製造工程（ステップＳ１０）である。図４に示すように、シリコンウェーハの製造工程（ステップＳ１０）が終わると、次にデバイス前工程（ステップＳ２０）が行われる。デバイス前工程（ステップＳ２０）は、エピタキシャル膜１２に半導体素子などを形成する工程であるが、製造される半導体デバイスの種類によって異なることから、その詳細については省略する。半導体デバイスの種類としては、ＭＰＵやＤＳＰなどロジック系の半導体デバイス、ＤＲＡＭやフラッシュメモリなどメモリ系の半導体デバイスが挙げられる。 The above is the silicon wafer manufacturing process (step S10). As shown in FIG. 4, when the silicon wafer manufacturing process (step S10) is completed, a device pre-process (step S20) is performed next. The device pre-process (step S20) is a process of forming a semiconductor element or the like on the epitaxial film 12, but the details thereof are omitted because it differs depending on the type of semiconductor device to be manufactured. Examples of the semiconductor device include logic semiconductor devices such as MPU and DSP, and memory semiconductor devices such as DRAM and flash memory.

図７は、デバイス後工程（ステップＳ３０）を説明するためのフローチャートである。 FIG. 7 is a flowchart for explaining the device post-process (step S30).

図７に示すように、デバイス後工程においては、まずシリコンウェーハ１０の裏面研削が行われる（ステップＳ３１）。裏面研削は、シリコン基板１１の一部を裏面側から粗研削することにより行い、これにより、シリコン基板１１及びエピタキシャル膜１２の合計厚みを１００μｍ以下に薄型化する。尚、本工程は、研削に限らず、エッチングなどによって行うことも可能である。 As shown in FIG. 7, in the device post-process, the back surface of the silicon wafer 10 is first ground (step S31). The back surface grinding is performed by roughly grinding a part of the silicon substrate 11 from the back surface side, thereby reducing the total thickness of the silicon substrate 11 and the epitaxial film 12 to 100 μm or less. Note that this step is not limited to grinding but can be performed by etching or the like.

次に、研削されたシリコン基板１１の裏面を鏡面研磨する（ステップＳ３２）これにより、裏面研削（ステップＳ３１）によって導入されたダメージが除去され、機械的強度が高められる。 Next, the polished back surface of the silicon substrate 11 is mirror-polished (step S32), whereby the damage introduced by the back surface grinding (step S31) is removed and the mechanical strength is increased.

次に、シリコンウェーハ１０をダイシングすることにより、チップごとに個片化する（ステップＳ３３）。これにより、個片化されたチップ（半導体デバイス２０）が完成する。 Next, the silicon wafer 10 is diced into individual chips (step S33). Thereby, the chip | tip (semiconductor device 20) separated into pieces is completed.

その後は、個片化された半導体デバイス２０をパッケージ基板などに搭載し、ワイヤーボンディングや樹脂封止などを行えば、ＭＣＰが完成する（ステップＳ３４）。 After that, when the separated semiconductor device 20 is mounted on a package substrate or the like and wire bonding or resin sealing is performed, the MCP is completed (step S34).

このようなデバイス後工程（ステップＳ３０）では、特に裏面研削工程（ステップＳ３１）や裏面研磨工程（ステップＳ３２）などにおいて、シリコン基板１１にＣｕやＮｉなどの重金属が混入することがあるが、本実施形態によるシリコンウェーハ１０は、シリコン基板１１に高濃度のボロンが含まれているとともに、熱処理によって酸素析出物が形成されていることから、ＣｕやＮｉなどの重金属がデバイス領域に到達することがなくなる。 In such a device post-process (step S30), heavy metals such as Cu and Ni may be mixed into the silicon substrate 11 particularly in the back grinding process (step S31) and the back polishing process (step S32). In the silicon wafer 10 according to the embodiment, since the silicon substrate 11 contains high-concentration boron and oxygen precipitates are formed by heat treatment, heavy metals such as Cu and Ni may reach the device region. Disappear.

以上説明したように、本実施形態によれば、高濃度のボロン及び酸素を含有するシリコン基板１１上に、薄いエピタキシャル膜１２を形成していることから、最終的なチップ厚みが１００μｍ以下に薄型化され、且つ、裏面が鏡面研磨された場合であっても、ゲッタリング能力と機械的強度を確保することが可能となる。 As described above, according to the present embodiment, since the thin epitaxial film 12 is formed on the silicon substrate 11 containing high concentrations of boron and oxygen, the final chip thickness is as thin as 100 μm or less. Even when the back surface is mirror-polished, gettering ability and mechanical strength can be ensured.

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 The preferred embodiments of the present invention have been described above, but the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, it is included in the range.

［実施例１］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３、比抵抗が１０〜２０ｍΩ・ｃｍに調整されたボロンドープのＣＺウェーハを３枚用意し、それぞれ６００℃、７５０℃、９００℃の温度にて３０分間熱処理を施した後、比抵抗１０Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。６００℃の熱処理を施したサンプルは実施例１Ａ、７５０℃の熱処理を施したサンプルは実施例１Ｂ、９００℃の熱処理を施したサンプルは実施例１Ｃとした。 [Example 1]
^Three boron-doped CZ wafers having a diameter of 200 mm, a thickness of 725 μm, an initial oxygen concentration of 7 × 10 ¹⁷ atoms / cm ³ , and a specific resistance adjusted to 10 to ²⁰ mΩ · cm are prepared, 600 ° C., 750 ° C., and 900 ° C., respectively. After performing heat treatment at the temperature of 30 minutes, an epitaxial film having a specific resistance of 10 Ω · cm and a film thickness of 3.5 μm was grown. The sample heat-treated at 600 ° C. was Example 1A, the sample heat-treated at 750 ° C. was Example 1B, and the sample heat-treated at 900 ° C. was Example 1C.

［実施例２］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３、比抵抗が５０〜１００ｍΩ・ｃｍに調整されたボロンドープのＣＺウェーハを３枚用意し、それぞれ６００℃、７５０℃、９００℃の温度にて３０分間熱処理を施した後、比抵抗１０Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。６００℃の熱処理を施したサンプルは実施例２Ａ、７５０℃の熱処理を施したサンプルは実施例２Ｂ、９００℃の熱処理を施したサンプルは実施例２Ｃとした。 [Example 2]
^Three boron-doped CZ wafers having a diameter of 200 mm, a thickness of 725 μm, an initial oxygen concentration of 7 × 10 ¹⁷ atoms / cm ³ , and a specific resistance of 50 to 100 mΩ · cm are prepared, and are 600 ° C., 750 ° C., and 900 ° C., respectively. After performing heat treatment at the temperature of 30 minutes, an epitaxial film having a specific resistance of 10 Ω · cm and a film thickness of 3.5 μm was grown. The sample heat-treated at 600 ° C. was Example 2A, the sample heat-treated at 750 ° C. was Example 2B, and the sample heat-treated at 900 ° C. was Example 2C.

［実施例３］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３、比抵抗が５０〜１００ｍΩ・ｃｍに調整されたボロンドープのＣＺウェーハを４枚用意し、それぞれ９００℃の温度にて１５分間、３０分間、１時間、４時間の熱処理を施した後、比抵抗１０Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。１５分間の熱処理を施したサンプルは実施例３Ａ、３０分間の熱処理を施したサンプルは実施例３Ｂ、１時間の熱処理を施したサンプルは実施例３Ｃ、４時間の熱処理を施したサンプルは実施例３Ｄとした。 [Example 3]
Four boron-doped CZ wafers having a diameter of 200 mm, a thickness of 725 μm, an initial oxygen concentration of 7 × 10 ¹⁷ atoms / cm ³ , and a specific resistance adjusted to 50 to 100 mΩ · cm are prepared, each at a temperature of 900 ° C. for 15 minutes. After performing heat treatment for 30 minutes, 1 hour, and 4 hours, an epitaxial film having a specific resistance of 10 Ω · cm and a film thickness of 3.5 μm was grown. Sample subjected to heat treatment for 15 minutes is Example 3A, sample subjected to heat treatment for 30 minutes is Example 3B, sample subjected to heat treatment for 1 hour is Example 3C, sample subjected to heat treatment for 4 hours is Example 3D.

［実施例４］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３、比抵抗が５０〜１００ｍΩ・ｃｍに調整されたボロンドープのＣＺウェーハを１枚用意し、１１５０℃の温度にて１０秒間、アンモニア雰囲気で熱処理を施し、５０℃／秒で降温させた後、表面を５μｍ研磨した。さらに、研磨されたウェーハ表面に、比抵抗１０Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。これにより得られたサンプルは実施例４とした。 [Example 4]
One boron-doped CZ wafer having a diameter of 200 mm, a thickness of 725 μm, an initial oxygen concentration of 7 × 10 ¹⁷ atoms / cm ³ , and a specific resistance adjusted to 50 to 100 mΩ · cm was prepared at a temperature of 1150 ° C. for 10 seconds. Heat treatment was performed in an ammonia atmosphere, the temperature was lowered at 50 ° C./second, and the surface was polished by 5 μm. Further, an epitaxial film having a specific resistance of 10 Ω · cm and a film thickness of 3.5 μm was grown on the polished wafer surface. The sample thus obtained was named Example 4.

［実施例５］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３、比抵抗が５０〜１００ｍΩ・ｃｍに調整されたボロンドープのＣＺウェーハを４枚用意し、１１５０℃の温度にて１０秒間、アンモニア雰囲気で熱処理を施し、５０℃／秒で降温させた。次に、それぞれ７００℃、８００℃、９００℃、１０００℃の温度で１時間の熱処理を施した後、表面を５μｍ研磨した。さらに、研磨されたウェーハ表面に、比抵抗１０Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。７００℃の熱処理を施したサンプルは実施例５Ａ、８００℃の熱処理を施したサンプルは実施例５Ｂ、９００℃の熱処理を施したサンプルは実施例５Ｃ、１０００℃の熱処理を施したサンプルは実施例５Ｄとした。 [Example 5]
Four boron-doped CZ wafers having a diameter of 200 mm, a thickness of 725 μm, an initial oxygen concentration of 7 × 10 ¹⁷ atoms / cm ³ and a specific resistance adjusted to 50 to 100 mΩ · cm were prepared at a temperature of 1150 ° C. for 10 seconds. Heat treatment was performed in an ammonia atmosphere, and the temperature was lowered at 50 ° C./second. Next, heat treatment was performed at 700 ° C., 800 ° C., 900 ° C., and 1000 ° C. for 1 hour, respectively, and then the surface was polished by 5 μm. Further, an epitaxial film having a specific resistance of 10 Ω · cm and a film thickness of 3.5 μm was grown on the polished wafer surface. The sample subjected to heat treatment at 700 ° C. is Example 5A, the sample subjected to heat treatment at 800 ° C. is Example 5B, the sample subjected to heat treatment at 900 ° C. is Example 5C, and the sample subjected to heat treatment at 1000 ° C. is Example 5D.

［実施例６］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３、比抵抗が１０〜２０ｍΩ・ｃｍに調整されたボロンドープのＣＺウェーハを１枚用意し、その表面に比抵抗１０Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。次に、１１５０℃の温度にて１０秒間、アンモニア雰囲気で熱処理を施し、５０℃／秒で降温させた後、エピタキシャル膜の表面を５μｍ研磨した。これにより得られたサンプルは実施例６とした。 [Example 6]
One boron-doped CZ wafer having a diameter of 200 mm, a thickness of 725 μm, an initial oxygen concentration of 7 × 10 ¹⁷ atoms / cm ³ , and a specific resistance adjusted to 10 to ²⁰ mΩ · cm is prepared. An epitaxial film having a thickness of 3.5 μm was grown. Next, heat treatment was performed in an ammonia atmosphere at a temperature of 1150 ° C. for 10 seconds, the temperature was lowered at 50 ° C./second, and then the surface of the epitaxial film was polished by 5 μm. The sample thus obtained was named Example 6.

［比較例１］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が１×１０^１７ａｔｏｍｓ／ｃｍ^３、比抵抗が１５〜２０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを１枚用意し、その表面に、比抵抗１２Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。これにより得られたサンプルは比較例１とした。 [Comparative Example 1]
A boron-doped CZ wafer having a diameter of 200 mm, a thickness of 725 μm, an initial oxygen concentration of 1 × 10 ¹⁷ atoms / cm ³ and a specific resistance adjusted to 15 to 20 Ω · cm is prepared, and a specific resistance of 12 Ω · cm is provided on the surface. An epitaxial film having a thickness of 3.5 μm was grown. The sample thus obtained was designated as Comparative Example 1.

［比較例２］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が１×１０^１７ａｔｏｍｓ／ｃｍ^３、比抵抗が１０〜２０ｍΩ・ｃｍに調整されたボロンドープのＣＺウェーハを１枚用意し、その表面に、比抵抗１２Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。これにより得られたサンプルは比較例２とした。 [Comparative Example 2]
One boron-doped CZ wafer having a diameter of 200 mm, a thickness of 725 μm, an initial oxygen concentration of 1 × 10 ¹⁷ atoms / cm ³ and a specific resistance adjusted to 10 to ²⁰ mΩ · cm is prepared, and a specific resistance of 12 Ω · cm is provided on the surface. An epitaxial film having a thickness of 3.5 μm was grown. The sample thus obtained was referred to as Comparative Example 2.

［比較例３］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が１×１０^１７ａｔｏｍｓ／ｃｍ^３、比抵抗が１５〜２０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを１枚用意し、その表面に、比抵抗５０〜１００ｍΩ・ｃｍ、膜厚５０μｍの１層目のエピタキシャル膜を成長させ、さらに、１層目のエピタキシャル膜の表面に、比抵抗１０Ω・ｃｍ、膜厚３．５μｍの２層目のエピタキシャル膜を成長させた。これにより得られたサンプルは比較例３とした。 [Comparative Example 3]
One boron-doped CZ wafer having a diameter of 200 mm, a thickness of 725 μm, an initial oxygen concentration of 1 × 10 ¹⁷ atoms / cm ³ and a specific resistance adjusted to 15 to 20 Ω · cm is prepared, and a specific resistance of 50 to 100 mΩ is provided on the surface. A first epitaxial film having a thickness of 50 μm is grown, and a second epitaxial film having a specific resistance of 10 Ω · cm and a thickness of 3.5 μm is grown on the surface of the first epitaxial film. It was. The sample thus obtained was referred to as Comparative Example 3.

［比較例４］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が１×１０^１７ａｔｏｍｓ／ｃｍ^３、比抵抗が１５〜２０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを１枚用意し、アルゴンガス雰囲気下で１２００℃、１時間の熱処理を施した後、更に８００℃にて２時間の熱処理を施した。次に、ウェーハの表面に、比抵抗５０〜１００ｍΩ・ｃｍ、膜厚５０μｍの１層目のエピタキシャル膜を成長させ、さらに、１層目のエピタキシャル膜の表面に、比抵抗１０Ω・ｃｍ、膜厚３．５μｍの２層目のエピタキシャル膜を成長させた。これにより得られたサンプルは比較例４とした。 [Comparative Example 4]
One boron-doped CZ wafer having a diameter of 200 mm, a thickness of 725 μm, an initial oxygen concentration of 1 × 10 ¹⁷ atoms / cm ³ , and a specific resistance adjusted to 15 to 20 Ω · cm is prepared at 1200 ° C. under an argon gas atmosphere. After the heat treatment for an hour, the heat treatment was further performed at 800 ° C. for 2 hours. Next, a first epitaxial film having a specific resistance of 50 to 100 mΩ · cm and a film thickness of 50 μm is grown on the surface of the wafer, and a specific resistance of 10 Ω · cm and a film thickness is formed on the surface of the first epitaxial film. A second epitaxial film of 3.5 μm was grown. The sample thus obtained was designated as Comparative Example 4.

［評価１］
全てのサンプルに対して、Ｎｉ表面濃度換算で１×１０^１２／ｃｍ^２のスピンコート汚染を施した後、１０００℃、１時間の熱処理を施し、フッ酸水溶液液にて表面酸化膜を除去した。その後、選択エッチング（Wright Etching）を行った後にエピタキシャル表面の欠陥を光学顕微鏡にて観察した。
結果を図８に示す。図８に示すように、比較例１〜３のサンプルでは、エピタキシャル膜の表面に多数の欠陥が観察された。また、実施例４と６のサンプルでは、ごく僅かではあるが欠陥が観察された。他のサンプルでは欠陥は観察されなかった。 [Evaluation 1]
All samples were subjected to spin coating contamination of 1 × 10 ¹² / cm ^{2 in} terms of Ni surface concentration, followed by heat treatment at 1000 ° C. for 1 hour, and the surface oxide film was removed with a hydrofluoric acid aqueous solution. . Then, after performing selective etching (Wright Etching), defects on the epitaxial surface were observed with an optical microscope.
The results are shown in FIG. As shown in FIG. 8, in the samples of Comparative Examples 1 to 3, many defects were observed on the surface of the epitaxial film. Further, in the samples of Examples 4 and 6, defects were observed although they were very slight. No defects were observed with the other samples.

［評価２］
全てのサンプルに対して、Ｃｕ表面濃度換算で５×１０^１１／ｃｍ^２のスピンコート汚染を施した後、９００℃、１時間の熱処理を施した。その後、表面を洗浄し、ホットプレート上で４００℃、１時間の加熱を行った。加熱後のサンプルは、エピタキシャル膜表面のＣｕ濃度を評価するため全反射蛍光Ｘ線にて評価を行った。
結果を図８に示す。図８に示すように、比較例１のサンプルでは、エピタキシャル膜の表面において約１×１０^１２／ｃｍ^２のＣｕが検出されたが、他のサンプルでは１×１０^１０／ｃｍ^２以下であった。 [Evaluation 2]
All samples were subjected to 5 × 10 ¹¹ / cm ² of spin coat contamination in terms of Cu surface concentration, and then subjected to heat treatment at 900 ° C. for 1 hour. Thereafter, the surface was washed and heated on a hot plate at 400 ° C. for 1 hour. The sample after heating was evaluated with total reflection fluorescent X-rays in order to evaluate the Cu concentration on the surface of the epitaxial film.
The results are shown in FIG. As shown in FIG. 8, in the sample of Comparative Example 1, about 1 × 10 ¹² / cm ² of Cu was detected on the surface of the epitaxial film, but in other samples, it was 1 × 10 ¹⁰ / cm ² or less. .

［評価３］
全てのサンプルについて、量産を想定して生産性を評価した。
結果を図８に示す。図８に示すように、比較例３，４のサンプルでは、エピタキシャル成長を２回行っており、且つ、成長膜厚が大きいことから、量産品に適用することは現実的でないと考えられる。他のサンプルについては、量産に適していると考えられる。 [Evaluation 3]
For all samples, productivity was evaluated assuming mass production.
The results are shown in FIG. As shown in FIG. 8, in the samples of Comparative Examples 3 and 4, epitaxial growth is performed twice and the growth film thickness is large, so that it is not practical to apply to mass-produced products. Other samples are considered suitable for mass production.

［考察］
以上の評価１〜３を考慮すれば、実施例１〜６のサンプルは、重金属のゲッタリング能力に優れ、且つ、量産性に優れていると考えられる。特に、実施例１〜３，５のサンプルはゲッタリング能力が特に優れているため、最も優秀である。このため、デバイス後工程でシリコン基板の裏面を研削することによってチップを薄型化し、さらに裏面研磨を施したとしても、デバイス後工程で導入されうる重金属汚染に対して十分なゲッタリング能力を発揮することができるものと考えられる。
これに対し、比較例１〜４のサンプルは、重金属のゲッタリング能力が不十分であるか、或いは、量産性が不十分であると考えられる。 [Discussion]
Considering the above evaluations 1 to 3, it is considered that the samples of Examples 1 to 6 are excellent in the heavy metal gettering ability and excellent in mass productivity. In particular, the samples of Examples 1 to 3 and 5 are the most excellent because the gettering ability is particularly excellent. For this reason, even if the chip is thinned by grinding the back surface of the silicon substrate in the post-device process and further polished on the back surface, it exhibits sufficient gettering ability against heavy metal contamination that can be introduced in the post-device process. Can be considered.
On the other hand, the samples of Comparative Examples 1 to 4 are considered to have insufficient heavy metal gettering capability or insufficient mass productivity.

１０シリコンウェーハ
１１シリコン基板
１１ａシリコン基板の裏面
１２エピタキシャル膜
２０半導体デバイス
３０ＭＣＰ
３１パッケージ基板
３２接着剤
３３ボンディングワイヤ
３４外部電極
３５封止樹脂 DESCRIPTION OF SYMBOLS 10 Silicon wafer 11 Silicon substrate 11a Back surface 12 of silicon substrate Epitaxial film 20 Semiconductor device 30 MCP
31 Package Substrate 32 Adhesive 33 Bonding Wire 34 External Electrode 35 Sealing Resin

Claims

ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であり、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３以上２．４×１０^１８ａｔｏｍｓ／ｃｍ^３以下であるシリコン基板と、
前記シリコン基板の表面に形成され、膜厚が１０μｍ以下であり、前記シリコン基板よりも比抵抗が高いエピタキシャル膜と、を備えるシリコンウェーハであって、
前記シリコン基板は、酸素析出熱処理が施されていることを特徴とするシリコンウェーハ。 A silicon substrate having a specific resistance based on boron concentration of 2 mΩ · cm to 200 mΩ · cm, and an initial oxygen concentration of 7 × 10 ¹⁷ atoms / cm ^{3 to} 2.4 × 10 ¹⁸ atoms / cm ³ ,
An epitaxial film formed on the surface of the silicon substrate, having a film thickness of 10 μm or less and having a higher specific resistance than the silicon substrate,
A silicon wafer, wherein the silicon substrate is subjected to an oxygen precipitation heat treatment.

前記酸素析出熱処理は、６００℃以上９００℃以下の温度で１５分間以上４時間以下行われたものであることを特徴とする請求項１に記載のシリコンウェーハ。 2. The silicon wafer according to claim 1, wherein the oxygen precipitation heat treatment is performed at a temperature of 600 ° C. to 900 ° C. for 15 minutes to 4 hours.

前記酸素析出熱処理は、窒素原子含有雰囲気中にて１１００℃以上１３５０℃以下の温度で１秒以上３００秒以下に加熱した後、１０℃／秒以上で降温させる第１の熱処理を含んでおり、
前記酸素析出熱処理後の前記シリコン基板又はエピタキシャル膜の表面が研磨されていることを特徴とする請求項１に記載のシリコンウェーハ。 The oxygen precipitation heat treatment includes a first heat treatment in which heating is performed at a temperature of 1100 ° C. or higher and 1350 ° C. or lower for 1 second to 300 seconds in a nitrogen atom-containing atmosphere, and then the temperature is decreased at 10 ° C./second or higher.
The silicon wafer according to claim 1, wherein a surface of the silicon substrate or the epitaxial film after the oxygen precipitation heat treatment is polished.

前記酸素析出熱処理は、前記第１の熱処理を行った後、７００℃以上１０００℃以下の温度で１０分間以上４時間加熱する第２の熱処理を含んでおり、
前記酸素析出熱処理を行った後の前記シリコン基板の表面が０．５μｍ以上５μｍ以下研磨されており、
研磨された前記シリコン基板の表面に前記エピタキシャル膜が形成されていることを特徴とする請求項３に記載のシリコンウェーハ。 The oxygen precipitation heat treatment includes a second heat treatment that is performed at a temperature of 700 ° C. to 1000 ° C. for 10 minutes to 4 hours after the first heat treatment is performed,
The surface of the silicon substrate after the oxygen precipitation heat treatment is polished between 0.5 μm and 5 μm,
The silicon wafer according to claim 3, wherein the epitaxial film is formed on a surface of the polished silicon substrate.

ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であり、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３以上２．４×１０^１８ａｔｏｍｓ／ｃｍ^３以下であるシリコン基板の表面に、膜厚が１０μｍ以下であり、前記シリコン基板よりも比抵抗が高いエピタキシャル膜を形成するエピタキシャル工程と、
前記エピタキシャル工程の前又は後に、前記シリコン基板の内部に酸素を析出させる酸素析出熱処理工程と、を備えることを特徴とするシリコンウェーハの製造方法。 The specific resistance based on the boron concentration is 2 mΩ · cm or more and 200 mΩ · cm or less, and the initial oxygen concentration is 7 × 10 ¹⁷ atoms / cm ³ or more and 2.4 × 10 ¹⁸ atoms / cm ³ or less on the surface of the silicon substrate. An epitaxial step of forming an epitaxial film having a film thickness of 10 μm or less and a higher specific resistance than the silicon substrate;
An oxygen precipitation heat treatment step for precipitating oxygen inside the silicon substrate before or after the epitaxial step.

前記酸素析出熱処理工程は、６００℃以上９００℃以下の温度で１５分間以上４時間以下行うことを特徴とする請求項５に記載のシリコンウェーハの製造方法。 6. The method of manufacturing a silicon wafer according to claim 5, wherein the oxygen precipitation heat treatment step is performed at a temperature of 600 ° C. or higher and 900 ° C. or lower for 15 minutes or longer and 4 hours or shorter.

前記酸素析出熱処理工程を行った後の前記シリコン基板又はエピタキシャル膜の表面を研磨する表面研磨工程をさらに備え、
前記酸素析出熱処理工程は、窒素原子含有雰囲気中にて１１００℃以上１３５０℃以下の温度で１秒以上３００秒以下に加熱した後、１０℃／秒以上で降温させる第１の熱処理を含んでいることを特徴とする請求項５に記載のシリコンウェーハの製造方法。 Further comprising a surface polishing step for polishing the surface of the silicon substrate or epitaxial film after the oxygen precipitation heat treatment step,
The oxygen precipitation heat treatment step includes a first heat treatment in which heating is performed at a temperature of 1100 ° C. or higher and 1350 ° C. or lower for 1 second to 300 seconds in a nitrogen atom-containing atmosphere, and then the temperature is decreased at 10 ° C./second or higher. The method for producing a silicon wafer according to claim 5.

前記酸素析出熱処理工程は、前記第１の熱処理を行った後、７００℃以上１０００℃以下の温度で１０分間以上４時間加熱する第２の熱処理を含んでおり、
前記表面研磨工程は、前記酸素析出熱処理工程を行った後の前記シリコン基板の表面を０．５μｍ以上５μｍ以下研磨し、
前記エピタキシャル工程は、前記表面研磨工程の後に行うことを特徴とする請求項７に記載のシリコンウェーハの製造方法。 The oxygen precipitation heat treatment step includes a second heat treatment in which the first heat treatment is performed and then heated at a temperature of 700 ° C. to 1000 ° C. for 10 minutes to 4 hours,
In the surface polishing step, the surface of the silicon substrate after performing the oxygen precipitation heat treatment step is polished by 0.5 μm or more and 5 μm or less,
The method of manufacturing a silicon wafer according to claim 7, wherein the epitaxial process is performed after the surface polishing process.

ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であり、初期酸素濃度が７×１０^１７ａｔｏｍｓ／ｃｍ^３以上２．４×１０^１８ａｔｏｍｓ／ｃｍ^３以下であるシリコン基板の表面に、膜厚が１０μｍ以下であり、前記シリコン基板よりも比抵抗が高いエピタキシャル膜を形成するエピタキシャル工程と、
前記エピタキシャル工程の前又は後に、前記シリコン基板の内部に酸素を析出させる酸素析出熱処理工程と、
前記エピタキシャル膜に半導体素子を形成するデバイス前工程と、
前記デバイス前工程を行った後、前記シリコン基板の一部を裏面側から除去することにより、前記シリコン基板及び前記エピタキシャル膜の合計厚みを１００μｍ以下とする薄型化工程と、
薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、を備えることを特徴とする半導体デバイスの製造方法。 The specific resistance based on the boron concentration is 2 mΩ · cm or more and 200 mΩ · cm or less, and the initial oxygen concentration is 7 × 10 ¹⁷ atoms / cm ³ or more and 2.4 × 10 ¹⁸ atoms / cm ³ or less on the surface of the silicon substrate. An epitaxial step of forming an epitaxial film having a film thickness of 10 μm or less and a higher specific resistance than the silicon substrate;
Before or after the epitaxial step, an oxygen precipitation heat treatment step for precipitating oxygen inside the silicon substrate,
A device pre-process for forming a semiconductor element on the epitaxial film;
After performing the device pre-process, by removing a part of the silicon substrate from the back side, a thinning process to make the total thickness of the silicon substrate and the epitaxial film 100 μm or less,
And a back surface polishing step for polishing the back surface of the thinned silicon substrate.

前記酸素析出熱処理工程は、６００℃以上９００℃以下の温度で１５分間以上４時間以下行うことを特徴とする請求項９に記載の半導体デバイスの製造方法。 The method for manufacturing a semiconductor device according to claim 9, wherein the oxygen precipitation heat treatment step is performed at a temperature of 600 ° C. to 900 ° C. for 15 minutes to 4 hours.

前記酸素析出熱処理工程を行った後の前記シリコン基板又はエピタキシャル膜の表面を研磨する表面研磨工程をさらに備え、
前記酸素析出熱処理工程は、窒素原子含有雰囲気中にて１１００℃以上１３５０℃以下の温度で１秒以上３００秒以下に加熱した後、１０℃／秒以上で降温させる第１の熱処理を含んでいることを特徴とする請求項９に記載の半導体デバイスの製造方法。 Further comprising a surface polishing step for polishing the surface of the silicon substrate or epitaxial film after the oxygen precipitation heat treatment step,
The oxygen precipitation heat treatment step includes a first heat treatment in which heating is performed at a temperature of 1100 ° C. or higher and 1350 ° C. or lower for 1 second to 300 seconds in a nitrogen atom-containing atmosphere, and then the temperature is decreased at 10 ° C./second or higher. The method of manufacturing a semiconductor device according to claim 9.

前記酸素析出熱処理工程は、前記第１の熱処理を行った後、７００℃以上１０００℃以下の温度で１０分間以上４時間加熱する第２の熱処理を含んでおり、
前記表面研磨工程は、前記酸素析出熱処理工程を行った後の前記シリコン基板の表面を０．５μｍ以上５μｍ以下研磨し、
前記エピタキシャル工程は、前記表面研磨工程の後に行うことを特徴とする請求項１１に記載の半導体デバイスの製造方法。 The oxygen precipitation heat treatment step includes a second heat treatment in which the first heat treatment is performed and then heated at a temperature of 700 ° C. to 1000 ° C. for 10 minutes to 4 hours,
In the surface polishing step, the surface of the silicon substrate after performing the oxygen precipitation heat treatment step is polished by 0.5 μm or more and 5 μm or less,
The method of manufacturing a semiconductor device according to claim 11, wherein the epitaxial process is performed after the surface polishing process.