JP2010283011A - 薄膜トランジスタ基板 - Google Patents
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Abstract
【課題】光によるTFTのオフ電流の増加を抑制する。
【解決手段】基板10aに設けられたゲート電極11aaと、ゲート電極11aaを覆うように設けられたゲート絶縁膜12と、ゲート絶縁膜12上にゲート電極11aaに重なるように島状に設けられた半導体層13aと、半導体層13a上にゲート電極11aaにそれぞれ重なるように設けられたソース電極14aa及びドレイン電極14baとを備えた薄膜トランジスタ5aが画素G毎に設けられた薄膜トランジスタ基板20であって、半導体層13aの周端は、ゲート電極11aaの周端よりも平面視で内側に位置している。
【選択図】図2
【解決手段】基板10aに設けられたゲート電極11aaと、ゲート電極11aaを覆うように設けられたゲート絶縁膜12と、ゲート絶縁膜12上にゲート電極11aaに重なるように島状に設けられた半導体層13aと、半導体層13a上にゲート電極11aaにそれぞれ重なるように設けられたソース電極14aa及びドレイン電極14baとを備えた薄膜トランジスタ5aが画素G毎に設けられた薄膜トランジスタ基板20であって、半導体層13aの周端は、ゲート電極11aaの周端よりも平面視で内側に位置している。
【選択図】図2
Description
本発明は、薄膜トランジスタ基板に関し、特に、液晶表示パネルを構成する薄膜トランジスタ基板に関するものである。
液晶表示パネルは、例えば、スイッチング素子として、薄膜トランジスタ(以下、「TFT」と称する)などが設けられたTFT基板と、TFT基板に対向して配置され、カラーフィルター(以下、「CF」と称する)などが設けられたCF基板と、TFT基板及びCF基板の間に設けられた液晶層とを備え、液晶層の配向状態をその印加電圧に応じて変えることにより、外部に設けられたバックライトから入射する光の透過率を調整して、画像を表示するように構成されている。
TFTを構成する半導体層では、例えば、バックライトからの光が入射すると、光励起により、オフ状態でリーク電流が発生するので、TFTのオフ電流が増加してしまう。そうなると、液晶表示パネルの表示品位が低下してしまうので、TFT基板では、TFTの半導体層を十分に遮光する必要がある。
例えば、特許文献1には、TFTのチャネル層の上層に層間絶縁膜を介して遮光用金属層が設けられたアクティブマトリクス基板が開示されている。
図10は、従来のTFT105の平面図であり、図11は、図10中のXI−XI線に沿ったTFT105の断面図である。
TFT105は、図10及び図11に示すように、ガラス基板110上に設けられたゲート線の一部であるゲート電極111と、ゲート電極111を覆うように設けられたゲート絶縁膜112と、ゲート絶縁膜112を介してゲート電極111を覆うように島状に設けられた半導体層113と、半導体層113上に設けられ、ゲート電極に重なると共に互いに対峙するように配置されたソース電極114a及びドレイン電極114bとを備えている。
このTFT105では、図11に示すように、例えば、特許文献1に開示されたアクティブマトリクス基板と同様に、半導体層113の端部がゲート電極111から露出しているので、バックライトからの光Pがゲート電極111の周囲から半導体層113に入射することにより、半導体層113で光電流が発生し、TFT105のオフ電流が増加するおそれがある。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、光によるTFTのオフ電流の増加を抑制することにある。
上記目的を達成するために、本発明は、半導体層の周端がゲート電極の周端よりも平面視で内側に位置するようにしたものである。
具体的に本発明に係る薄膜トランジスタ基板は、基板に設けられたゲート電極と、上記ゲート電極を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜上に上記ゲート電極に重なるように島状に設けられた半導体層と、上記半導体層上に上記ゲート電極にそれぞれ重なるように設けられたソース電極及びドレイン電極とを備えた薄膜トランジスタが画素毎に設けられた薄膜トランジスタ基板であって、上記半導体層の周端は、上記ゲート電極の周端よりも平面視で内側に位置していることを特徴とする。
上記の構成によれば、半導体層の周端がゲート電極の周端よりも平面視で内側に位置しているので、半導体層がゲート電極から露出していない。これにより、例えば、基板の下方に設けられたバックライトからの光が半導体層に入射することが抑制され、半導体層における光電流の発生が抑制されるので、光によるTFTのオフ電流の増加が抑制される。
互いに平行に延びるように設けられた複数のゲート線を有し、上記各ゲート線は、上記各画素毎に互いに線幅が異なる幅狭部及び幅広部を有し、上記ゲート電極は、上記幅広部であってもよい。
上記の構成によれば、ゲート電極がゲート線の幅広部であるので、薄膜トランジスタが平面視でゲート線の幅広部の内側に形成されることになる。そして、ゲート線の薄膜トランジスタを構成する部分以外が幅狭部になるので、ゲート線を全体に幅広に形成する場合よりも画素の開口率を向上させることが可能になる。
上記ドレイン電極は、平面視で上記半導体層の中央部に設けられていると共に、上記ソース電極は、上記ドレイン電極の周囲に設けられていてもよい。
上記の構成によれば、ドレイン電極が半導体層の中央部に設けられていると共に、ソース電極がドレイン電極の周囲に設けられているので、ソース電極がドレイン電極の周囲に配置された薄膜トランジスタが具体的に構成される。
上記各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線を有し、上記各ソース線は、上記各画素毎に側方に突出した突出部を有し、上記ソース電極は、上記突出部を含んでいてもよい。
上記の構成によれば、ソース電極がソース線の突出部を含んでいるので、ソース電極として機能する部分が増え、半導体層のチャネル幅が大きく設計される。
上記ソース電極は、上記ドレイン電極を囲むようにリング状に設けられていてもよい。
上記の構成によれば、ドレイン電極が平面視で半導体層の中央部に設けられていると共に、ソース電極がドレイン電極を囲むようにリング状に設けられているので、半導体層のチャネル幅が半導体層におけるソース電極及びドレイン電極の中間位置に沿って枠状に規定される。これにより、半導体層のチャネル幅が大きく設計されるので、ドレイン電流の大きな薄膜トランジスタが具体的に構成される。
本発明によれば、半導体層の周端がゲート電極の周端よりも平面視で内側に位置しているので、光によるTFTのオフ電流の増加を抑制することができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
《発明の実施形態1》
図1〜図5は、本発明に係る薄膜トランジスタ基板の実施形態1を示している。
図1〜図5は、本発明に係る薄膜トランジスタ基板の実施形態1を示している。
具体的に、図1は、本実施形態のTFT基板20の平面図であり、図2は、図1中のII−II線に沿ったTFT基板20及びそれを備えた液晶表示パネル50の断面図である。
液晶表示パネル50は、図2に示すように、互いに対向して配置されたTFT基板20及びCF基板30と、TFT基板20及びCF基板30の間に設けられた液晶層40と、TFT基板20及びCF基板30を互いに接着すると共にTFT基板20及びCF基板30の間に液晶層40を封入するためのシール材(不図示)とを備えている。
TFT基板20は、図1及び図2に示すように、ガラス基板などの絶縁基板10aと、絶縁基板10a上に互いに平行に延びるように設けられた複数のゲート線11aaと、各ゲート線11aaの間に互いに平行に延びるように設けられた複数の容量線11bと、各ゲート線11aa及び各容量線11bと直交する方向に互いに平行に延びるように設けられた複数のソース線14aaと、各ゲート線11aa及び各ソース線14aaの交差部毎、すなわち、各画素G毎にそれぞれ設けられた複数のTFT5aと、各TFT5aを覆うように設けられた層間絶縁膜15と、層間絶縁膜15上にマトリクス状に設けられた複数の画素電極16と、各画素電極16を覆うように設けられた配向膜(不図示)とを備えている。
ゲート線11aaは、各画素G毎に互いに線幅が異なる幅狭部Ba(例えば、幅16μm)及び幅広部Bb(例えば、幅21μm)を有している。なお、各画素Gのサイズは、例えば、縦450μm×横150μmである。
TFT5aは、図1及び図2に示すように、各ゲート線11aaの幅広部(Bb)であるゲート電極Bbと、ゲート電極Bbを覆うように設けられたゲート絶縁膜12と、ゲート絶縁膜12上にゲート電極Bbに重なるように島状に設けられた半導体層13aと、半導体層13a上にゲート電極Bbにそれぞれ重なるように設けられたソース電極(14aa)及びドレイン電極14baとを備えている。ここで、半導体層13aは、上面にチャネル領域(不図示)が規定された下層の真性アモルファスシリコン層(不図示)と、その上層に設けられたn+アモルファスシリコン層(不図示)とを備え、図1に示すように、その周端がゲート電極Bbの周端よりも平面視で内側に位置している。これにより、半導体層13aがゲート電極Bbから露出しなくなるので、図3に示すように、基板の下方に設けられたバックライトからの光Pが半導体層13aに入射することを抑制することができ、半導体層13aにおける光電流の発生を抑制することができる。なお、図3は、TFT5aに対する光の入射を模式的に示した断面図である。また、ドレイン電極14baは、図1及び図2に示すように、平面視で半導体層13aの中央部に正方形状に設けられ、層間絶縁膜15に形成されたコンタクトホール(不図示)を介して画素電極16に接続されている。さらに、ソース電極(14aa)は、図1及び図2に示すように、各ソース線14aaの一部と、各ソース線14aaの各画素G毎に側方に突出した突出部Jとにより構成され、ドレイン電極14baを囲むようにリング状に設けられている。そして、TFT5aでは、図1に示すように、チャネル幅Wが半導体層13aにおけるソース電極(14aa)及びドレイン電極14baの中間位置に沿って枠状に規定され、チャネル長Lが半導体層13aにおけるソース電極(14aa)及びドレイン電極14baの間隔により規定されている。
CF基板30は、図2に示すように、ガラス基板などの絶縁基板10bと、絶縁基板10b上に枠状に且つその枠内に格子状に設けられたブラックマトリクス21aと、ブラックマトリクス21aの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などからなるカラーフィルター層21bと、ブラックマトリクス21a及びカラーフィルター層21bを覆うように設けられた共通電極22と、共通電極22を覆うように設けられた配向膜(不図示)とを備えている。
液晶層40は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
上記構成の液晶表示パネル50は、TFT基板20上の各画素電極16と対向基板30上の共通電極22との間に配置する液晶層40に各画素G毎に所定の電圧を印加して、液晶層40の配向状態を変えることにより、各画素G毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。
次に、本実施形態の液晶表示パネル50を製造する方法について説明する。ここで、本実施形態の製造方法は、TFT基板作製工程、CF基板作製工程及び液晶注入工程を備える。
<TFT基板作製工程>
まず、ガラス基板などの絶縁基板10aの基板全体に、スパッタリング法により、例えば、チタン膜(厚さ350Å程度)、アルミニウム膜(厚さ3600Å程度)及びチタン膜(厚さ1000Å程度)などを順に成膜し、その後、フォトリソグラフィを用いてパターニングして、ゲート電極Bbを有するゲート線11aa、及び容量線11bを形成する。
まず、ガラス基板などの絶縁基板10aの基板全体に、スパッタリング法により、例えば、チタン膜(厚さ350Å程度)、アルミニウム膜(厚さ3600Å程度)及びチタン膜(厚さ1000Å程度)などを順に成膜し、その後、フォトリソグラフィを用いてパターニングして、ゲート電極Bbを有するゲート線11aa、及び容量線11bを形成する。
続いて、ゲート線11aa及び容量線11bが形成された基板全体に、プラズマCVD(Chemical Vapor Deposition)法により、例えば、窒化シリコン膜(厚さ4100Å程度)などを成膜して、ゲート絶縁膜12を形成する。
さらに、ゲート絶縁膜12が形成された基板全体に、プラズマCVD法により、例えば、真性アモルファスシリコン膜(厚さ2050Å程度)、及びリンがドープされたn+アモルファスシリコン膜(厚さ550Å程度)を連続して成膜し、その後、フォトリソグラフィを用いてゲート電極Bb上に島状にパターニングして、半導体層13aを形成する。
そして、半導体層13aが形成された基板全体に、スパッタリング法により、例えば、チタン膜(厚さ350Å程度)及びアルミニウム膜(厚さ3600Å程度)などを順に成膜し、その後、フォトリソグラフィを用いてパターニングして、ソース電極を有するソース線14aa、及びドレイン電極14baを形成する。
続いて、ソース電極(14aa)及びドレイン電極14baをマスクとして半導体層13aのn+アモルファスシリコン層をエッチングすることにより、チャネル部をパターニングして、TFT5aを形成する。
さらに、TFT5aが形成された基板全体に、プラズマCVD法により、例えば、窒化シリコン膜などの無機絶縁膜(厚さ2650Å程度)を成膜した後に、スピンコート法により、例えば、アクリル系の感光性樹脂などを厚さ3.6μm程度に塗布する。その後、塗布された感光性樹脂をフォトマスクを介して露光及び現像することにより、ドレイン電極14ba上にコンタクトホールを有する有機絶縁膜を形成した後に、その有機絶縁膜から露出する無機絶縁膜をエッチングしてコンタクトホールを形成することにより、層間絶縁膜15を形成する。
そして、層間絶縁膜15上の基板全体に、スパッタリング法により、ITO(Indium Tin Oxide)膜(厚さ1300Å程度)を成膜し、その後、フォトリソグラフィを用いてパターニングして、画素電極16を形成する。
最後に、画素電極16が形成された基板全体に、印刷法によりポリイミド樹脂を塗布し、その後、ラビング処理を行って、配向膜を厚さ1000Å程度に形成する。
以上のようにして、TFT基板20を作製することができる。
<CF基板作製工程>
まず、ガラス基板などの絶縁基板10bの基板全体に、スピンコート法により、例えば、カーボンなどの微粒子が分散されたアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ブラックマトリクス21aを厚さ2.0μm程度に形成する。
まず、ガラス基板などの絶縁基板10bの基板全体に、スピンコート法により、例えば、カーボンなどの微粒子が分散されたアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ブラックマトリクス21aを厚さ2.0μm程度に形成する。
続いて、ブラックマトリクス21aが形成された基板上に、例えば、赤、緑又は青に着色されたアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することによりパターニングして、選択した色の着色層(例えば、赤色層)を厚さ2.0μm程度に形成する。さらに、他の2色についても同様な工程を繰り返して、他の2色の着色層(例えば、緑色層及び青色層)を厚さ2.0μm程度に形成して、カラーフィルター層21bを形成する。
さらに、カラーフィルター層21bが形成された基板上に、スパッタリング法により、例えば、ITO膜(厚さ1000Å程度)を成膜して、共通電極22を形成する。
その後、共通電極22が形成された基板全体に、印刷法によりポリイミド系樹脂を塗布し、その後、ラビング処理を行って、配向膜を厚さ1000Å程度に形成する。
以上のようにして、CF基板30を作製することができる。
<液晶注入工程>
まず、例えば、上記CF基板作製工程で作製されたCF基板30に、熱硬化性樹脂からなるシール材を液晶注入口を有する枠状パターンにスクリーン印刷法により形成すると共に、上記TFT基板作製工程で作製されたTFT基板20に、樹脂製の球状のスペーサーを散布する。
まず、例えば、上記CF基板作製工程で作製されたCF基板30に、熱硬化性樹脂からなるシール材を液晶注入口を有する枠状パターンにスクリーン印刷法により形成すると共に、上記TFT基板作製工程で作製されたTFT基板20に、樹脂製の球状のスペーサーを散布する。
続いて、TFT基板20及び対向基板30を貼り合わせた後に、基板間のシール材を硬化させることにより、空セルを形成する。
さらに、上記空セルのTFT基板20及び対向基板30の基板間に、ディップ法により液晶材料を注入して、液晶層40を形成した後に、液晶注入口を封止する。
以上のようにして、本実施形態の液晶表示パネル50を製造することができる。
以上説明したように、本実施形態のTFT基板20によれば、半導体層13aの周端がゲート電極Bbの周端よりも平面視で内側に位置しているので、半導体層13aがゲート電極Bbから露出していない。これにより、TFT基板20の下方に設けられたバックライトからの光Pが半導体層13aに入射することを抑制することができ、半導体層13aにおける光電流の発生を抑制することができるので、光によるTFTのオフ電流の増加を抑制することができる。
また、本実施形態のTFT基板20によれば、ゲート電極Bbがゲート線14aaの幅広部であるので、TFT5aが平面視でゲート線14aaの幅広部の内側に形成されることになる。そして、ゲート線14aaのTFT5aを構成する部分以外が幅狭部Baになるので、ゲート線11acを全体に幅広に形成する場合(図5参照)よりも画素Gの開口率を向上させることができる。ここで、図5は、TFT基板20を構成するTFT5aの変形例であるTFT5cの平面である。なお、TFT5cは、TFT基板作製工程において、ゲート線11aaなどを形成する際のパターン形状を変更することなどにより、形成することができる。
また、本実施形態のTFT基板20によれば、ソース電極(14aa)が、ソース線14aaの突出部Jを含み、ドレイン電極14baを囲むようにリング状に設けられているので、ソース電極として機能する部分が増え、半導体層13aのチャネル幅Wを大きく設計することができ、TFT5aのドレイン電流を大きくすることができる。
また、本実施形態では、ゲート線14aaを片側の側方に突出させることにより、幅広部(Bb)を形成する構成を例示したが、図4に示すように、ゲート線14aaを両側の側方に突出させることにより、幅広部(Bb)を形成してもよい。ここで、図4は、TFT基板20を構成するTFT5aの変形例であるTFT5bの平面である。なお、TFT5bは、TFT基板作製工程において、ゲート線11aaなどを形成する際のパターン形状を変更することなどにより、形成することができる。
《発明の実施形態2》
図6〜図8は、本発明に係る薄膜トランジスタ基板の実施形態2を示している。具体的に図6は、本実施形態のTFT基板を構成するTFT5dの平面図であり、図7は、TFT5dの変形例であるTFT5eの平面図であり、図8は、TFT5dの変形例であるTFT5fの平面図である。なお、以下の各実施形態において、図1〜図5と同じ部分については同じ符号を付して、その詳細な説明を省略する。
図6〜図8は、本発明に係る薄膜トランジスタ基板の実施形態2を示している。具体的に図6は、本実施形態のTFT基板を構成するTFT5dの平面図であり、図7は、TFT5dの変形例であるTFT5eの平面図であり、図8は、TFT5dの変形例であるTFT5fの平面図である。なお、以下の各実施形態において、図1〜図5と同じ部分については同じ符号を付して、その詳細な説明を省略する。
上記実施形態1では、ソース線14aaがコ字状(U字状)の突出部Jを有していたが、本実施形態では、ソース線14ab〜adが他の形状の突出部を有している。
TFT5dでは、図6に示すように、ソース線14abが各画素毎に一対のL字状の突出部Jを有している。
TFT5eでは、図7に示すように、ソース線14acが各画素毎に一対の線状の突出部Jを有している。
TFT5fでは、図8に示すように、ソース線14adが各画素毎に1つのL字状の突出部Jを有している。
ここで、TFT5d〜5fは、上記実施形態1のTFT基板作製工程において、ゲート線11aaなどを形成する際のパターン形状を変更すると共に、ソース線14aaなどを形成する際のパターン形状を変更することなどにより、形成することができる。
本実施形態のTFT基板によれば、上記実施形態1と同様に、半導体層13aの周端がゲート電極Bbの周端よりも平面視で内側に位置しているので、光によるTFTのオフ電流の増加を抑制することができる。
《発明の実施形態3》
図9は、本実施形態のTFT基板を構成するTFT5gの平面図である。
図9は、本実施形態のTFT基板を構成するTFT5gの平面図である。
上記実施形態1及び2では、TFT5a〜5fがゲート線14aa〜14afの幅広部に形成されていたが、本実施形態では、幅狭のゲート線11ad上にTFT5gが形成されている。
TFT5gでは、図9に示すように、ゲート電極が、幅狭(例えば、幅16μm)のゲート線11adの一部であり、半導体層13bが、縦長の長方形状に設けられ、ソース電極が、ソース線14aeの一部と、そのL字状の突出部Jとにより構成され、ドレイン電極14bbが、縦長の長方形状に設けられている。なお、TFT5gは、上記実施形態1のTFT基板作製工程において、ゲート線11aaなどを形成する際のパターン形状を変更すると共に、ソース線14aaなどを形成する際のパターン形状を変更することなどにより、形成することができる。
本実施形態のTFT基板によれば、上記実施形態1と同様に、半導体層13bの周端がゲート電極の周端よりも平面視で内側に位置しているので、光によるTFTのオフ電流の増加を抑制することができる。
上記各実施形態では、ドレイン電極の周囲にソース電極を配置させる構成を例示したが、本発明は、ソース電極の周囲にドレイン電極を配置させる構成にも適用することができる。
以上説明したように、本発明は、光によるTFTのオフ電流の増加を抑制することができるので、液晶表示パネルを構成するTFT基板について有用である。
Ba 幅狭部
Bb 幅広部,ゲート電極
G 画素
J 突出部
5a〜5g TFT
10a ガラス基板
11aa〜11ad ゲート線
12 ゲート絶縁膜
13a,13b 半導体層
14aa〜14ae ソース電極,ソース線
14ba,14bb ドレイン電極
20 TFT基板
Bb 幅広部,ゲート電極
G 画素
J 突出部
5a〜5g TFT
10a ガラス基板
11aa〜11ad ゲート線
12 ゲート絶縁膜
13a,13b 半導体層
14aa〜14ae ソース電極,ソース線
14ba,14bb ドレイン電極
20 TFT基板
Claims (5)
- 基板に設けられたゲート電極と、
上記ゲート電極を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に上記ゲート電極に重なるように島状に設けられた半導体層と、
上記半導体層上に上記ゲート電極にそれぞれ重なるように設けられたソース電極及びドレイン電極とを備えた薄膜トランジスタが画素毎に設けられた薄膜トランジスタ基板であって、
上記半導体層の周端は、上記ゲート電極の周端よりも平面視で内側に位置していることを特徴とする薄膜トランジスタ基板。 - 請求項1に記載された薄膜トランジスタ基板において、
互いに平行に延びるように設けられた複数のゲート線を有し、
上記各ゲート線は、上記各画素毎に互いに線幅が異なる幅狭部及び幅広部を有し、
上記ゲート電極は、上記幅広部であることを特徴とする薄膜トランジスタ基板。 - 請求項1又は2に記載された薄膜トランジスタ基板において、
上記ドレイン電極は、平面視で上記半導体層の中央部に設けられていると共に、
上記ソース電極は、上記ドレイン電極の周囲に設けられていることを特徴とする薄膜トランジスタ基板。 - 請求項1乃至3の何れか1つに記載された薄膜トランジスタ基板において、
上記各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線を有し、
上記各ソース線は、上記各画素毎に側方に突出した突出部を有し、
上記ソース電極は、上記突出部を含んでいることを特徴とする薄膜トランジスタ基板。 - 請求項3に記載された薄膜トランジスタ基板において、
上記ソース電極は、上記ドレイン電極を囲むようにリング状に設けられていることを特徴とする薄膜トランジスタ基板。
Priority Applications (1)
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---|---|---|---|
JP2009133003A JP2010283011A (ja) | 2009-06-02 | 2009-06-02 | 薄膜トランジスタ基板 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2013179281A (ja) * | 2012-02-03 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
2009
- 2009-06-02 JP JP2009133003A patent/JP2010283011A/ja active Pending
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JP2013179281A (ja) * | 2012-02-03 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9773916B2 (en) | 2012-02-03 | 2017-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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