JP2010272568A - Display and method of manufacturing the same - Google Patents

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Shigeru Ono
茂 大野
Hiroki Takahashi
広毅 高橋
Junichi Uehara
淳一 上原
Yasuko Goto
泰子 後藤
Kunihiko Watanabe
邦彦 渡辺
Tsuyoshi Uchida
剛志 内田
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Abstract

<P>PROBLEM TO BE SOLVED: To form a semiconductor island and a source drain electrode just by a single exposure process, and control an optical leakage current that leads to image degradation. <P>SOLUTION: The semiconductor island IL is formed such that it does not run off the upper region of a gate line GL. The semiconductor island IL, a source electrode SE, and a drain electrode DE are formed by a single exposure process. A drain line DL is electrically connected by the intermediary of a drain connection line DJ to the drain electrode DE through a contact hole DC formed in the upper region of the gate line GL, and a pixel electrode PE is electrically connected by the intermediary of a pixel electrode connection line PJ to a source electrode SE through a contact hole SC formed in the upper region of the gate line GL. The drain line DL and the drain connection line DJ are made up by the lamination structure of a transparent conductive film 9 and a low-resistance conductive film 10, and the pixel electrode connection line PJ is made of the transparent conductive film 9. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、薄膜トランジスタを備えた表示装置及びその製造方法に関する。   The present invention relates to a display device including a thin film transistor and a manufacturing method thereof.

液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）等のアクティブマトリックス型表示装置を駆動するための薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）は、ガラス基板上に種々の導電膜や絶縁膜、半導体膜を形成する成膜工程、これらの膜を所望の形状に加工するためのレジストパターンを形成する露光工程、形成されたレジストパターンに基づいて不要な膜を除去するエッチング工程、エッチング後に残ったレジストを除去する剥離工程の一連工程の繰り返しにより作製される。それぞれの工程では材料費や設備のランニングコストが必要であることから、上記一連の工程の繰り返し回数は液晶表示装置の価格に影響を与える。   A thin film transistor (TFT) for driving an active matrix type display device such as a liquid crystal display (LCD) is formed by forming various conductive films, insulating films, and semiconductor films on a glass substrate. A film process, an exposure process for forming a resist pattern for processing these films into a desired shape, an etching process for removing an unnecessary film based on the formed resist pattern, and a peeling process for removing a resist remaining after etching It is produced by repeating a series of steps. Since each process requires material costs and equipment running costs, the number of repetitions of the series of processes affects the price of the liquid crystal display device.

一方、近年のＰＣモニタやテレビ等、ディスプレイの市場価格低下に伴い、表示装置（以下、単にパネルと呼ぶ）の製造原価低減が求められている。   On the other hand, with the recent decline in the market price of displays such as PC monitors and televisions, there is a need to reduce the manufacturing cost of display devices (hereinafter simply referred to as panels).

そこで、特許文献１や特許文献２に示されるような露光工程削減手法が開示されている。これらの方法を用いることにより、従来は２回の露光工程が必要であったものを１回の露光工程で形成することができる。この工程短縮により、同じ製造ラインで生産できるパネル枚数を増やすことができるため、パネル価格を低減することができる。   Therefore, an exposure process reduction technique as disclosed in Patent Document 1 and Patent Document 2 is disclosed. By using these methods, what conventionally required two exposure steps can be formed in one exposure step. By shortening this process, the number of panels that can be produced on the same production line can be increased, so that the panel price can be reduced.

また、液晶テレビ等に用いられるパネルの非晶質Ｓｉ（ａ−Ｓｉ）ＴＦＴではボトムゲート型が用いられている。ボトムゲート型ＴＦＴはゲート電極の上層にゲート絶縁膜、ａ−Ｓｉアイランドがあり、さらにａ−Ｓｉアイランド上にソース・ドレイン電極が形成されている。このとき、ゲート電極よりもａ−Ｓｉアイランドが大きく形成されていると、基板の裏面からバックライトが照射されたときに、ａ−Ｓｉアイランド内のゲート電極端部直上にあたる部分で光リーク電流が発生することが非特許文献１に開示されている。光リーク電流は、フリッカや残像を発生させ、画質低下の原因である。   In addition, a bottom gate type is used for an amorphous Si (a-Si) TFT of a panel used for a liquid crystal television or the like. The bottom gate type TFT has a gate insulating film and an a-Si island above the gate electrode, and further has a source / drain electrode formed on the a-Si island. At this time, if the a-Si island is formed larger than the gate electrode, when the backlight is irradiated from the back surface of the substrate, a light leakage current is generated in a portion directly above the end of the gate electrode in the a-Si island. Non-Patent Document 1 discloses that this occurs. The light leakage current causes flicker and an afterimage, and causes image quality degradation.

また、特許文献３には、第１の導電膜、走査信号線、第１の絶縁層、第１の半導体膜（走査信号線上方の領域からはみ出さないように形成された半導体アイランド）、第２の半導体層、ソース電極及びドレイン電極からなる積層構造を持つ薄膜トランジスタと、薄膜トランジスタを有する基板を覆う保護膜と、走査信号線上方の領域に形成された保護膜のコンタクトホールを通してドレイン電極と電気的に接続する保護膜上に形成された接続配線（例えば画素電極と同じ材料のＩＴＯ膜）と、走査信号線上方の領域に形成された保護膜のコンタクトホールを通してソース電極に電気的に接続する保護膜上に形成された画素電極（例えばＩＴＯ膜）を有する表示装置が開示されている。   In Patent Document 3, a first conductive film, a scanning signal line, a first insulating layer, a first semiconductor film (a semiconductor island formed so as not to protrude from a region above the scanning signal line), a first A thin film transistor having a stacked structure including two semiconductor layers, a source electrode and a drain electrode, a protective film covering a substrate having the thin film transistor, and a drain electrode electrically connected to a contact hole of the protective film formed in a region above the scanning signal line Protection that is electrically connected to the source electrode through a connection wiring (for example, an ITO film made of the same material as the pixel electrode) formed on the protective film connected to, and a contact hole of the protective film formed in a region above the scanning signal line A display device having a pixel electrode (for example, an ITO film) formed on a film is disclosed.

特開２００５−２９２３３１号公報JP 2005-292331 A 特開２００７−２５６６６６号公報JP 2007-256666 A 特開２００８−１７５９３０号公報JP 2008-175930 A

若木政利、他、「ＴＦＴの光リーク電流分布のａ−Ｓｉ特性依存性」、ディスプレイ アンド イメージング、１９９８、Ｖｏｌ．７、ｐｐ．１２９−１３５Wakaki Masato et al., “Dependence of TFT on Photoleakage Current Distribution on a-Si Characteristics”, Display and Imaging, 1998, Vol. 7, pp. 129-135

上記特許文献１や特許文献２に開示されているボトムゲート型ＴＦＴの半導体層とソース・ドレイン電極層を１回の露光工程で形成する方法は以下の通りである。   The method for forming the semiconductor layer and the source / drain electrode layer of the bottom gate type TFT disclosed in Patent Document 1 and Patent Document 2 in one exposure step is as follows.

最初の成膜−露光−エッチング−剥離の工程を経てゲート電極を形成する（第１工程）。つぎにゲート絶縁膜、半導体膜、オーミックコンタクト層、導電膜を形成した後、特許文献１または特許文献２に記載のある方法によって半導体アイランドパターンと導電体パターンの加工を行う（第２工程）。   A gate electrode is formed through a first film formation-exposure-etching-peeling process (first process). Next, after forming a gate insulating film, a semiconductor film, an ohmic contact layer, and a conductive film, a semiconductor island pattern and a conductor pattern are processed by a method described in Patent Document 1 or Patent Document 2 (second step).

特許文献１ではハーフトーンマスクを用いて、１回の露光工程で薄膜部と厚膜部の２種類の膜厚差をもつレジストパターンを形成する。このとき、厚膜部はＴＦＴのソース・ドレイン電極やそれらにつながる配線、周辺回路、その他素子の端子等の導電体パターン部分であり、薄膜部はＴＦＴのチャネルや静電気保護素子（ＴＦＴ、ダイオード、高抵抗素子）のチャネルとなる部分である。得られたレジストパターンを用いて導電膜と半導体膜をエッチングすることにより、導電膜とオーミックコンタクト層、半導体膜の積層構造パターンを形成する。さらにレジストパターンの薄膜部に相当する膜厚分だけレジストアッシングし、厚膜部だけのレジストパターンを残す。このレジストパターンを用いて導電膜とオーミックコンタクト層をエッチングすることによりＴＦＴのチャネルを形成する。最後に剥離工程で、残ったレジストを除去する。   In Patent Document 1, a halftone mask is used to form a resist pattern having two kinds of film thickness differences between a thin film portion and a thick film portion in one exposure process. At this time, the thick film portion is a conductive pattern portion such as a TFT source / drain electrode, wiring connected thereto, peripheral circuit, and other element terminals, and the thin film portion is a TFT channel or electrostatic protection element (TFT, diode, This is a portion that becomes a channel of a high resistance element. By etching the conductive film and the semiconductor film using the obtained resist pattern, a stacked structure pattern of the conductive film, the ohmic contact layer, and the semiconductor film is formed. Further, resist ashing is performed for the film thickness corresponding to the thin film portion of the resist pattern, leaving the resist pattern of only the thick film portion. A TFT channel is formed by etching the conductive film and the ohmic contact layer using this resist pattern. Finally, the remaining resist is removed in a stripping process.

一方、特許文献２に開示のある方法では、露光工程でＴＦＴのソース・ドレイン電極やそれらにつながる配線、その他の素子の導電体で構成される部分に相当する形状のレジストパターンを形成する。このレジストパターンを用いて導電膜とオーミックコンタクト層をエッチングする。次に有機溶媒雰囲気に曝すなどによりレジストパターンに流動性を持たせ（リフロープロセス）、ソース・ドレイン電極間のチャネル領域に相当する部分をレジストで覆う。このリフロープロセスで得たレジストパターン及びレジストに覆われていない導電膜をマスクとして半導体膜をエッチングする。   On the other hand, in the method disclosed in Patent Document 2, a resist pattern having a shape corresponding to a portion composed of a source / drain electrode of a TFT, wiring connected to the TFT, and conductors of other elements is formed in an exposure process. The conductive film and the ohmic contact layer are etched using this resist pattern. Next, the resist pattern is made fluid by exposing it to an organic solvent atmosphere (reflow process), and a portion corresponding to the channel region between the source and drain electrodes is covered with the resist. The semiconductor film is etched using the resist pattern obtained by this reflow process and the conductive film not covered with the resist as a mask.

上記特許文献１又は特許文献２に記載の加工終了後、保護膜を形成する。続いて保護膜上に形成する画素電極とソース線との間の電気的接続を取るために、露光、エッチング、レジスト剥離を行うことでコンタクトホールを形成する（第３工程）。さらに透明導電膜を成膜し、露光、エッチング、レジスト剥離を行って画素電極を形成する（第４工程）。   After the processing described in Patent Document 1 or Patent Document 2 is completed, a protective film is formed. Subsequently, in order to establish electrical connection between the pixel electrode formed on the protective film and the source line, exposure, etching, and resist removal are performed to form a contact hole (third step). Further, a transparent conductive film is formed, and exposure, etching, and resist removal are performed to form a pixel electrode (fourth step).

第２工程では上記のいずれの方法を用いても、１回の露光工程で半導体パターンと導電体パターンを形成するため、導電膜の下層にある半導体層のみをエッチングすることはできない。また、たとえ導電体パターン下の半導体層だけをエッチングすることができたとしても、導電体パターンは土台を失ってしまうため、断線を起こし、配線の体をなさなくなる。したがって、ソース・ドレイン電極と同一の露光工程で形成する場合の特徴として、導電体パターン下には半導体層が存在する。   Even if any of the above methods is used in the second step, the semiconductor pattern and the conductor pattern are formed in one exposure step, so that only the semiconductor layer under the conductive film cannot be etched. Further, even if only the semiconductor layer under the conductor pattern can be etched, the conductor pattern loses the base, so that the disconnection occurs and the wiring body is not formed. Therefore, a semiconductor layer exists under the conductor pattern as a feature when it is formed in the same exposure process as the source / drain electrodes.

導電体パターンはソース・ドレイン電極以外にもソース・ドレイン線として用いられている。ソース・ドレイン線は構造上、ゲート線を乗越える部分を有する。非特許文献１に開示された研究結果により、ソース・ドレイン線下に半導体層があると、バックライトが照射された状態ではゲート線乗越え部で光リーク電流が生じることが明らかである。前述のようにソース・ドレイン線下の半導体層を取り除くことはできないため、この光リーク電流は特許文献１、特許文献２に開示された工程削減方法を採用する上での、本質的な課題である。   The conductor pattern is used as a source / drain line in addition to the source / drain electrode. The source / drain line has a portion that goes over the gate line due to its structure. From the research results disclosed in Non-Patent Document 1, it is clear that if there is a semiconductor layer under the source / drain line, a light leakage current is generated at the gate line crossing portion when the backlight is irradiated. As described above, since the semiconductor layer under the source / drain line cannot be removed, this optical leakage current is an essential problem in adopting the process reduction method disclosed in Patent Document 1 and Patent Document 2. is there.

一方、ハーフトーンマスクやリフロープロセスを用いずに通常のバイナリマスクを使用した場合は、半導体アイランドパターンを形成する工程と、ソース・ドレイン電極、及びそれらに接続された配線、周辺回路、その他素子の導電体部分を形成する工程で各１回、合計２回の露光工程を経て作製されていた。導電膜のパターン形成に先立って半導体膜のパターン形成を行うため、半導体アイランド以外の導電体パターンの下には半導体層は存在しない。   On the other hand, when a normal binary mask is used without using a halftone mask or a reflow process, a process of forming a semiconductor island pattern, source / drain electrodes, wiring connected to them, peripheral circuits, and other elements It was produced through the exposure process twice in total, once in the process of forming the conductor portion. Since the pattern formation of the semiconductor film is performed prior to the pattern formation of the conductive film, there is no semiconductor layer under the conductor pattern other than the semiconductor island.

また、第４工程で用いる透明導電膜は一般に２桁程度抵抗が高く、長い配線を形成するには不向きである。   Further, the transparent conductive film used in the fourth step generally has a resistance of about two digits, and is not suitable for forming a long wiring.

本発明の目的は、半導体アイランドとソース・ドレイン電極を１回の露光工程で形成することができ、かつ画質の劣化につながる光リーク電流を抑制し、フリッカや残像を防止又は軽減する技術を提供することにある。   An object of the present invention is to provide a technology capable of forming semiconductor islands and source / drain electrodes in a single exposure process, suppressing light leakage current that leads to degradation of image quality, and preventing or reducing flicker and afterimages. There is to do.

上記課題を解決するため、本発明は、ゲート線、絶縁膜、半導体膜、オーミック接続膜、導電膜からなる積層構造を持つ薄膜トランジスタと、前記薄膜トランジスタを有する基板を覆う保護膜と、ドレイン線と、透明導電膜からなる画素電極を備えた表示装置であって、前記薄膜トランジスタは、前記ゲート線と、前記ゲート線を覆いゲート絶縁膜として機能する前記絶縁膜と、前記絶縁膜上に前記ゲート線上方の領域からはみ出さないように形成された前記半導体膜からなる半導体アイランドと、前記半導体アイランド上に前記オーミック接続膜を介して形成された前記導電膜からなるソース電極及びドレイン電極と、を有し、前記半導体アイランドと前記ソース電極及び前記ドレイン電極は第１の１回の露光工程で形成されたものである。そして、前記保護膜上に形成された前記ドレイン線は、前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、前記保護膜上に形成された前記画素電極は、前記保護膜上に形成された画素電極接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第２のコンタクトホールを通して前記ソース電極に電気的に接続している。前記ドレイン線と前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレイン線と前記画素電極接続線は第２の１回の露光工程で形成されたものである。   In order to solve the above problems, the present invention provides a thin film transistor having a stacked structure including a gate line, an insulating film, a semiconductor film, an ohmic connection film, and a conductive film, a protective film covering the substrate having the thin film transistor, a drain line, The display device includes a pixel electrode made of a transparent conductive film, wherein the thin film transistor includes the gate line, the insulating film that covers the gate line and functions as a gate insulating film, and the gate electrode is disposed above the gate line. A semiconductor island made of the semiconductor film formed so as not to protrude from the region, and a source electrode and a drain electrode made of the conductive film formed on the semiconductor island through the ohmic connection film. The semiconductor island, the source electrode, and the drain electrode are formed in a first exposure process.The drain line formed on the protective film is electrically connected to the drain electrode through a first contact hole of the protective film formed in a region above the gate line, and the protective film The pixel electrode formed thereon is electrically connected to the source electrode through a second contact hole of the protective film formed in a region above the gate line via a pixel electrode connection line formed on the protective film. Connected. One of the drain line and the pixel electrode connection line has a laminated structure of the transparent conductive film and a conductive film having a lower resistance than the transparent conductive film, and the other has the transparent conductive film, and the drain line The pixel electrode connection line is formed in the second exposure process.

さらにまた、本発明は、ゲート線、絶縁膜、半導体膜、オーミック接合膜、導電膜からなる積層構造を持つ薄膜トランジスタと、前記薄膜トランジスタを有する基板を覆う保護膜と、ドレイン線と、透明導電膜からなる画素電極を備えた表示装置であって、前記薄膜トランジスタは、前記ゲート線と、前記ゲート線を覆いゲート絶縁膜として機能する前記絶縁膜と、前記絶縁膜上に前記ゲート線上方の領域からはみ出さないように形成された前記半導体膜からなる半導体アイランドと、前記半導体アイランド上に前記オーミック接続膜を介して形成された前記導電膜からなるソース電極及びドレイン電極と、を有し、前記半導体アイランドと前記ソース電極及び前記ドレイン電極は第１の１回の露光工程で形成されたものである。そして、前記ドレイン線は、前記保護膜の下の前記ゲート線と重ならない部分に形成されており、前記保護膜の下に形成された前記ドレイン線が前記ゲート線を乗り越えるためのドレインジャンパー線は、前記保護膜上に形成されている。前記保護膜上に形成された前記ドレインジャンパー線は、前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、前記保護膜上に形成された前記画素電極は、前記保護膜上に形成された画素電極接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第２のコンタクトホールを通して前記ソース電極に電気的に接続している。前記保護膜の下に形成された前記ドレイン線と前記保護膜上に形成された前記ドレインジャンパー線は、前記ゲート線に重ならない領域に形成された前記保護膜の第３及び第４のコンタクトホールを通して電気的に接続されている。前記ドレインジャンパー線と前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレインジャンパー線と前記画素電極接続線は第２の１回の露光工程で形成されたものである。   Furthermore, the present invention includes a thin film transistor having a stacked structure including a gate line, an insulating film, a semiconductor film, an ohmic junction film, and a conductive film, a protective film covering the substrate having the thin film transistor, a drain line, and a transparent conductive film. The thin film transistor includes a gate electrode, the insulating film that covers the gate line and functions as a gate insulating film, and protrudes from a region above the gate line on the insulating film. A semiconductor island formed of the semiconductor film so as not to be formed, and a source electrode and a drain electrode formed of the conductive film formed on the semiconductor island through the ohmic connection film, and the semiconductor island The source electrode and the drain electrode are formed in the first exposure process. The drain line is formed in a portion that does not overlap the gate line under the protective film, and the drain jumper line for the drain line formed under the protective film to get over the gate line is , Formed on the protective film. The drain jumper line formed on the protective film is electrically connected to the drain electrode through a first contact hole of the protective film formed in a region above the gate line. The pixel electrode formed on the gate electrode is electrically connected to the source electrode through a second contact hole of the protective film formed in a region above the gate line via a pixel electrode connection line formed on the protective film. Connected to. The drain line formed under the protective film and the drain jumper line formed on the protective film are third and fourth contact holes of the protective film formed in a region not overlapping the gate line. Is electrically connected through. One of the drain jumper line and the pixel electrode connection line has a laminated structure of the transparent conductive film and a conductive film having a lower resistance than the transparent conductive film, and the other has the transparent conductive film, and the drain The jumper line and the pixel electrode connection line are formed in the second exposure process.

本発明により、半導体アイランドとソース・ドレイン電極を１回の露光工程で形成することができ、さらに画質の劣化につながる光リーク電流を抑制することができるため、フリッカや残像を防止又は軽減することができる。   According to the present invention, semiconductor islands and source / drain electrodes can be formed in a single exposure process, and further, light leakage current that leads to degradation of image quality can be suppressed, so flicker and afterimage can be prevented or reduced. Can do.

本発明の第１の実施例を説明する図である。It is a figure explaining the 1st Example of this invention. 本発明の第１の実施例を、ハーフトーンマスクを用いた方法でＡ−Ａ’断面が順次形成されていく様子を説明する図である。It is a figure explaining a mode that the 1st example of the present invention forms an A-A 'section one by one by a method using a halftone mask. 本発明の第１の実施例を、ハーフトーンマスクを用いた方法でＢ−Ｂ’断面が順次形成されていく様子を説明する図である。It is a figure explaining a mode that the 1st example of the present invention forms a B-B 'section sequentially by a method using a halftone mask. 本発明の第１の実施例を、リフロープロセスを用いた方法でＡ−Ａ’断面が順次形成されていく様子を説明する図である。It is a figure explaining a mode that the 1st example of the present invention forms an A-A 'section sequentially by a method using a reflow process. 従来方法で作製した薄膜トランジスタの説明図である。It is explanatory drawing of the thin-film transistor produced with the conventional method. 本発明により光リーク電流が低減できることを示す実験結果である。It is an experimental result which shows that optical leakage current can be reduced by this invention. 本発明の第２の実施例を説明する図である。It is a figure explaining the 2nd Example of this invention. 本発明の第２の実施例を、ハーフトーンマスクを用いた方法でＢ−Ｂ’断面が順次形成されていく様子を説明する図である。It is a figure explaining a mode that B-B 'section is formed in order by the method using a halftone mask, in the 2nd example of the present invention. 本発明の第２の実施例を、ハーフトーンマスクを用いた方法でＣ−Ｃ’断面が順次形成されていく様子を説明する図である。It is a figure explaining a mode that the C-C 'section is formed in order by the method using a halftone mask in the 2nd example of the present invention. 本発明の第２の実施例を、リフロープロセスを用いた方法でＢ−Ｂ’断面が順次形成されていく様子を説明する図である。It is a figure explaining a mode that B-B 'section is formed in order by the method using a reflow process, in the 2nd example of the present invention. 本発明の第２の実施例を、リフロープロセスを用いた方法でＣ−Ｃ’断面が順次形成されていく様子を説明する図である。It is a figure explaining a mode that the C-C 'section is formed sequentially by the method using the reflow process in the 2nd example of the present invention.

以下に、図面を用いて本発明の実施例を説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１（ａ）は、本発明の第１の実施例であるＴＦＴの平面図である。（ｂ）、（ｃ）はそれぞれ線分Ａ−Ａ’、及びＢ−Ｂ’における断面図である。   FIG. 1A is a plan view of a TFT according to the first embodiment of the present invention. (B), (c) is sectional drawing in line segment A-A 'and B-B', respectively.

図１において、ＧＬはゲート線、３はゲート絶縁膜、ＩＬは半導体アイランド、ＳＥはソース電極、ＤＥはドレイン電極、８は保護膜、ＤＬはドレイン線、ＤＪはドレイン接続線、ＤＣはドレイン接続線−ドレイン電極コンタクトホール、ＰＥは画素電極、ＰＪは画素電極接続線、ＳＣはソース電極−画素電極コンタクトホールである。   In FIG. 1, GL is a gate line, 3 is a gate insulating film, IL is a semiconductor island, SE is a source electrode, DE is a drain electrode, 8 is a protective film, DL is a drain line, DJ is a drain connection line, and DC is a drain connection. Line-drain electrode contact hole, PE is a pixel electrode, PJ is a pixel electrode connection line, and SC is a source electrode-pixel electrode contact hole.

ドレイン線ＤＬ及びドレイン接続線ＤＪは、保護膜８上に画素電極ＰＥと同じ透明導電膜９と低抵抗導電膜１０の積層構造で形成されている。ここでドレイン接続線ＤＪは、コンタクトホールＤＣを介してドレイン線ＤＬとＴＦＴのドレイン電極ＤＥを電気的に接続している。   The drain line DL and the drain connection line DJ are formed on the protective film 8 with the same laminated structure of the transparent conductive film 9 and the low resistance conductive film 10 as the pixel electrode PE. Here, the drain connection line DJ electrically connects the drain line DL and the drain electrode DE of the TFT through the contact hole DC.

画素電極接続線ＰＪは、コンタクトホールＳＣを介してＴＦＴのソース電極ＳＥと画素電極ＰＥを電気的に接続している。画素電極接続線ＰＪは画素電極ＰＥと同じ透明導電膜９で形成されている。   The pixel electrode connection line PJ electrically connects the TFT source electrode SE and the pixel electrode PE through the contact hole SC. The pixel electrode connection line PJ is formed of the same transparent conductive film 9 as the pixel electrode PE.

さらに、コンタクトホールＤＣ及びＳＣは、ゲート線ＧＬ上方に位置するように形成される。また、半導体アイランドＩＬの一部がゲート線ＧＬの上方からはみ出さないように形成される。   Further, the contact holes DC and SC are formed so as to be located above the gate line GL. Further, a part of the semiconductor island IL is formed so as not to protrude from above the gate line GL.

図２、図３はハーフトーンマスクを用いて半導体アイランドＩＬと、ソース・ドレイン電極ＤＥ、ＳＥを１回の露光工程で形成する場合の、Ａ−Ａ’及びＢ−Ｂ’断面の形状の変化を示す。   2 and 3 show changes in the shapes of the AA ′ and BB ′ cross sections when the semiconductor island IL and the source / drain electrodes DE and SE are formed by a single exposure process using a halftone mask. Indicates.

まず基板１上にゲート導電体膜２を成膜した後、第１露光工程でゲート線パターンに相当するレジストパターンを形成し（図示せず）、次にエッチングを行って余分なゲート導電体膜を除去し、その後、残ったレジストを剥離する。これにより、ゲート線ＧＬを形成する（図２（ａ）、図３（ａ））。   First, after forming the gate conductor film 2 on the substrate 1, a resist pattern corresponding to the gate line pattern is formed in the first exposure step (not shown), and then etching is performed to remove the excess gate conductor film. Then, the remaining resist is stripped. Thereby, the gate line GL is formed (FIGS. 2A and 3A).

次に、ゲート絶縁膜３、半導体膜４、オーミック接続膜５、ソース・ドレイン導電体膜６を順次成膜する（図２（ｂ）、図３（ｂ））。その後、ハーフトーンマスクを用いた第２露光工程により、半導体アイランドＩＬとソース・ドレイン電極ＤＥ、ＳＥに相当するレジストパターン７を形成する。この際、ＴＦＴのチャネルＣＨに相当するソース電極ＳＥとドレイン電極ＤＥに挟まれた部分は、ソース電極ＳＥとドレイン電極ＤＥに相当する部分よりもレジスト膜厚を小さくする（図２（ｃ）、図３（ｃ））。以後、チャネルＣＨに相当する部分のように小さい膜厚をハーフ膜厚、ソース電極ＳＥ、ドレイン電極ＤＥに相当する部分のように大きい膜厚をフル膜厚と称する。レジストパターン７を用いて、ソース・ドレイン導電体膜６とオーミック接続膜５、半導体膜４をエッチングする（図２（ｄ）、図３（ｄ））。次にＯ２プラズマなどによりレジストパターン７の膜厚をハーフ膜厚に相当する分だけ減らし、ソース電極ＳＥとドレイン電極ＤＥに相当するレジストパターン７’を得る（図２（ｅ）、図３（ｅ））。レジストパターン７’を用いてソース・ドレイン導電体膜６とオーミック接続膜５をエッチングし、その後、残ったレジスト膜を剥離する（図２（ｆ）、図３（ｆ））。これによりＴＦＴのソース電極ＳＥ、ドレイン電極ＤＥ、チャネルＣＨを形成する。 Next, the gate insulating film 3, the semiconductor film 4, the ohmic connection film 5, and the source / drain conductor film 6 are sequentially formed (FIGS. 2B and 3B). Thereafter, a resist pattern 7 corresponding to the semiconductor island IL and the source / drain electrodes DE and SE is formed by a second exposure process using a halftone mask. At this time, the resist film thickness is smaller in the portion sandwiched between the source electrode SE and the drain electrode DE corresponding to the channel CH of the TFT than in the portion corresponding to the source electrode SE and the drain electrode DE (FIG. 2C). FIG. 3 (c)). Hereinafter, a small film thickness as a portion corresponding to the channel CH is referred to as a half film thickness, and a large film thickness as portions corresponding to the source electrode SE and the drain electrode DE is referred to as a full film thickness. Using the resist pattern 7, the source / drain conductor film 6, the ohmic connection film 5 and the semiconductor film 4 are etched (FIGS. 2D and 3D). Next, the film thickness of the resist pattern 7 is reduced by an amount corresponding to the half film thickness by O 2 plasma or the like to obtain a resist pattern 7 ′ corresponding to the source electrode SE and the drain electrode DE (FIGS. e)). The source / drain conductor film 6 and the ohmic connection film 5 are etched using the resist pattern 7 ', and then the remaining resist film is peeled off (FIG. 2 (f), FIG. 3 (f)). Thereby, the source electrode SE, the drain electrode DE, and the channel CH of the TFT are formed.

次に保護膜８を成膜した後、第３露光工程、エッチング、レジスト剥離によりドレイン電極ＤＥとドレイン接続線ＤＪ間を電気的に接続するためのコンタクトホールＤＣや、ソース電極−画素電極コンタクトホールＳＣと画素電極接続線ＰＪ間を電極的に接続するためのコンタクトホールＳＣ等の必要なコンタクトホールを形成する。この際、コンタクトホールＤＣ、及びＳＣはゲート線上方に位置するように形成する（図２（ｇ）、図３（ｇ））。   Next, after the protective film 8 is formed, a contact hole DC for electrically connecting the drain electrode DE and the drain connection line DJ or a source electrode-pixel electrode contact hole by a third exposure process, etching, and resist peeling. Necessary contact holes such as contact holes SC for electrode-connecting the SC and the pixel electrode connection line PJ are formed. At this time, the contact holes DC and SC are formed so as to be positioned above the gate lines (FIGS. 2 (g) and 3 (g)).

次に、透明導電膜９及び低抵抗導電膜１０を順次成膜する（図２（ｈ）、図３（ｈ））。第４の露光工程により、ドレイン線ＤＬ、ドレイン接続線ＤＪ、画素電極ＰＥ、画素電極接続線ＰＪに相当するレジストパターンを形成する。その際、ドレイン線ＤＬ、ドレイン接続線ＤＪはフル膜厚のレジストパターン１１、画素電極ＰＥ、画素電極接続線ＰＪはハーフ膜厚のレジストパターン１２となるように形成する（図２（ｉ）、図３（ｉ））。次にレジストパターン１１、１２を用いて低抵抗導電膜１０及び透明導電膜９をエッチングする（図２（ｊ）、図３（ｊ））。次にＯ２プラズマなどによりレジストパターン１１の膜厚をハーフ膜厚に相当する分だけ減らし、ドレイン線ＤＬ及びドレイン接続線ＤＪに相当するレジストパターン１１’を得る（図２（ｋ））。この操作により、画素電極ＰＥ及び画素電極接続線ＰＪに相当する部分のレジストは消失する（図３（ｋ））。さらにレジストパターン１１’を用いて低抵抗導電膜のエッチングを行い、レジスト剥離によりドレイン線ＤＬ、ドレイン接続線ＤＪ、画素電極ＰＥ、画素電極接続線ＰＪ等を形成する（図２（ｌ）、図３（ｌ））。 Next, a transparent conductive film 9 and a low resistance conductive film 10 are sequentially formed (FIG. 2 (h), FIG. 3 (h)). A resist pattern corresponding to the drain line DL, the drain connection line DJ, the pixel electrode PE, and the pixel electrode connection line PJ is formed by the fourth exposure process. At this time, the drain line DL and the drain connection line DJ are formed so as to be a full-thickness resist pattern 11, and the pixel electrode PE and the pixel electrode connection line PJ are formed as a half-thickness resist pattern 12 (FIG. 2 (i), FIG. 3 (i)). Next, the low-resistance conductive film 10 and the transparent conductive film 9 are etched using the resist patterns 11 and 12 (FIGS. 2 (j) and 3 (j)). Next, the film thickness of the resist pattern 11 is reduced by an amount corresponding to the half film thickness by O 2 plasma or the like to obtain a resist pattern 11 ′ corresponding to the drain line DL and the drain connection line DJ (FIG. 2 (k)). By this operation, the resist corresponding to the pixel electrode PE and the pixel electrode connection line PJ disappears (FIG. 3 (k)). Further, the low resistance conductive film is etched using the resist pattern 11 ′, and the drain line DL, the drain connection line DJ, the pixel electrode PE, the pixel electrode connection line PJ, and the like are formed by removing the resist (FIG. 2 (l), FIG. 3 (l)).

また、半導体アイランドＩＬと、ソース・ドレイン電極ＤＥ、ＳＥを１回の露光工程で形成することはリフロープロセスを用いても製作可能である。図４にリフロープロセスを用いて１回の露光工程で形成する場合の、Ａ−Ａ’断面の形状の変化を示す。   In addition, the semiconductor island IL and the source / drain electrodes DE and SE can be formed by a single exposure process using a reflow process. FIG. 4 shows a change in the shape of the A-A ′ cross section in the case of forming by one exposure process using the reflow process.

まず基板１上にゲート導電体膜２を成膜した後、第１露光工程でゲート線パターンに相当するレジストパターンを形成し（図示せず）、次にエッチングを行って余分なゲート導電体膜を除去し、その後、残ったレジストを剥離する。これにより、ゲート線ＧＬを形成する（図４（ａ））。   First, after forming the gate conductor film 2 on the substrate 1, a resist pattern corresponding to the gate line pattern is formed in the first exposure step (not shown), and then etching is performed to remove the excess gate conductor film. Then, the remaining resist is stripped. Thereby, the gate line GL is formed (FIG. 4A).

次に、ゲート絶縁膜３、半導体膜４、オーミック接続膜５、ソース・ドレイン導電体膜６を順次成膜する（図４（ｂ））。その後、通常のバイナリマスクを用いた第２露光工程により、ソース・ドレイン電極ＤＥ、ＳＥに相当するレジストパターン１３を形成する（図４（ｃ））。次にレジストパターン１３を用いてソース・ドレイン導電体膜６とオーミック接続膜５をエッチングする（図４（ｄ））。ここでレジストパターン１３に流動性を持たせ、チャネルＣＨに相当する部分にレジストを流し込み、新たなレジストパターン１３’を形成する（図４（ｅ））。次に得られたレジストパターン１３’を用いて半導体膜４をエッチングし（図４（ｆ））、残ったレジストを剥離することで半導体アイランドＩＬを形成する（図４（ｇ））。   Next, a gate insulating film 3, a semiconductor film 4, an ohmic connection film 5, and a source / drain conductor film 6 are sequentially formed (FIG. 4B). Thereafter, a resist pattern 13 corresponding to the source / drain electrodes DE and SE is formed by a second exposure process using a normal binary mask (FIG. 4C). Next, the source / drain conductor film 6 and the ohmic connection film 5 are etched using the resist pattern 13 (FIG. 4D). Here, the resist pattern 13 is given fluidity, and the resist is poured into a portion corresponding to the channel CH to form a new resist pattern 13 '(FIG. 4E). Next, the semiconductor film 4 is etched using the obtained resist pattern 13 '(FIG. 4F), and the remaining resist is peeled off to form a semiconductor island IL (FIG. 4G).

次に保護膜８を成膜した後、第３露光工程、エッチング、レジスト剥離によりドレイン電極ＤＥとドレイン接続線ＤＪ間を電気的に接続するためのコンタクトホールＤＣや、ソース電極ＳＣと画素電極接続線ＰＪ間を電極的に接続するためのコンタクトホールＳＣ等の必要なコンタクトホールを形成する。この際、コンタクトホールＤＣ、及びＳＣはゲート線上方に位置するように形成する（図４（ｈ））。   Next, after the protective film 8 is formed, the contact hole DC for electrically connecting the drain electrode DE and the drain connection line DJ by the third exposure process, etching, and resist peeling, and the source electrode SC and the pixel electrode connection Necessary contact holes such as contact holes SC for connecting the lines PJ in an electrode manner are formed. At this time, the contact holes DC and SC are formed so as to be located above the gate line (FIG. 4H).

最後に透明導電膜９と低抵抗導電膜１０を成膜した後、露光工程、エッチング、レジスト剥離によりドレイン線ＤＬ、ドレイン接続線ＤＪの他、図４では図示していない画素電極ＰＥ、画素電極接続線ＰＪ等を形成する（図４（ｉ））。図４（ｈ）と（ｉ）の間の詳細は図２（ｇ）から（ｌ）に示したので、ここでは省略する。   Finally, after forming the transparent conductive film 9 and the low-resistance conductive film 10, in addition to the drain line DL and the drain connection line DJ, the pixel electrode PE and the pixel electrode not shown in FIG. Connection lines PJ and the like are formed (FIG. 4I). Details between FIGS. 4 (h) and (i) are shown in FIGS. 2 (g) to (l), and will not be repeated here.

これに対し、半導体アイランドＩＬの一部がゲート線ＧＬの上方からはみ出して形成された従来法を用いて第２工程でソース電極ＳＥ、ドレイン電極ＤＥ、ドレイン線ＤＬ等を１回の露光工程により形成した場合は、図５に示すようにドレイン接続線ＤＪ、ソース接続線ＳＪの下に半導体膜があり、バックライトを照射すると光リーク電流を生じる（楕円で囲んだ部分）。一方、本実施例の方式で製造したＴＦＴでは、ゲート導電体膜２により遮光されるため、光リーク電流を防止することができる。   On the other hand, the source electrode SE, the drain electrode DE, the drain line DL, and the like are formed by a single exposure process in the second process using a conventional method in which a part of the semiconductor island IL is formed to protrude from the upper side of the gate line GL. When formed, there is a semiconductor film under the drain connection line DJ and the source connection line SJ as shown in FIG. 5, and a light leakage current is generated when the backlight is irradiated (portion surrounded by an ellipse). On the other hand, the TFT manufactured by the method of this embodiment is shielded from light by the gate conductor film 2, so that light leakage current can be prevented.

図６は、ゲート線ＧＬの端部において、半導体層であるａ−Ｓｉに覆われている部分の長さ（図５（ａ）の平面図の楕円で囲んだ部分の長さ）に対して、光リーク電流の大きさをプロットしたものである。ここでは、バックライト照射下で、ゲート線ＧＬに−２０Ｖ、ドレイン電極ＤＥとソース電極ＳＥ間に１０Ｖを印加したときにドレイン電極ＤＥとソース電極ＳＥ間に流れる電流値とバックライトを照射せずにゲート線ＧＬに−２０Ｖ、ドレイン電極ＤＥとソース電極ＳＥ間に１０Ｖを印加したときにドレイン電極ＤＥとソース電極ＳＥ間に流れる電流値の差を、光起電力に起因する光リーク電流として定義した。図６に示すように、ゲート線ＧＬの端部でａ−Ｓｉに覆われている部分の長さに対して光リーク電流は線形に増加する。一方で、本実施例で作製したＴＦＴでは光リーク電流はほとんど発生しない（図６の「本発明」参照）。   FIG. 6 shows the length of the end portion of the gate line GL covered with the semiconductor layer a-Si (the length of the portion surrounded by the ellipse in the plan view of FIG. 5A). 1 is a plot of the magnitude of the light leakage current. Here, under the backlight irradiation, when −20 V is applied to the gate line GL and 10 V is applied between the drain electrode DE and the source electrode SE, the current value flowing between the drain electrode DE and the source electrode SE and the backlight are not irradiated. The difference between the current values flowing between the drain electrode DE and the source electrode SE when −20 V is applied to the gate line GL and 10 V is applied between the drain electrode DE and the source electrode SE is defined as the light leakage current caused by the photovoltaic force. did. As shown in FIG. 6, the light leakage current increases linearly with respect to the length of the portion covered with a-Si at the end of the gate line GL. On the other hand, almost no light leakage current is generated in the TFT manufactured in this example (see “present invention” in FIG. 6).

したがって、本実施例によれば、半導体アイランドと少なくともソース・ドレイン電極を１回の露光工程で形成することができ、さらに画質の劣化につながる光リーク電流を抑制することができる。また、配線抵抗増加の影響を最小限に抑制することができる。   Therefore, according to the present embodiment, the semiconductor island and at least the source / drain electrode can be formed in one exposure process, and further, the light leakage current that leads to the deterioration of the image quality can be suppressed. Further, the influence of the increase in wiring resistance can be suppressed to the minimum.

ガラス基板上に生じた静電気から回路を保護するための保護回路素子は、上で述べたＴＦＴと類似した構造を持つため、これらの素子も同様の方法で作成することができる。   Since a protective circuit element for protecting a circuit from static electricity generated on a glass substrate has a structure similar to that of the above-described TFT, these elements can also be formed by a similar method.

上記説明で使用した図面では、ドレイン電極ＤＥに直接コンタクトホールＤＣを設けるようにしたが、ドレイン電極近傍にコンタクトホールＤＣと電気的に接続を取るための端子部を設けてもかまわない。あるいは、コンタクトホールＤＣと電気的に接続を取るための接続線をドレイン電極に設けてもかまわない。その際、前記端子部又は接続線はゲート線ＧＬ上方の半導体アイランドＩＬ上に、ソース・ドレイン電極と同じ露光工程で形成される。   In the drawings used in the above description, the contact hole DC is directly provided in the drain electrode DE. However, a terminal portion for electrical connection with the contact hole DC may be provided in the vicinity of the drain electrode. Alternatively, a connection line for electrically connecting to the contact hole DC may be provided on the drain electrode. At this time, the terminal portion or the connection line is formed on the semiconductor island IL above the gate line GL in the same exposure process as the source / drain electrodes.

また、上記説明で使用した図面では、ソース接続線ＳＪにコンタクトホールＳＣを設けるようにしたが、ソース電極ＳＥに直接コンタクトホールＳＣを設けるようにしてもかまわない。あるいは、ソース電極近傍にコンタクトホールＳＣと電気的に接続を取るための端子部を設けてもかまわない。その際、前記端子部はゲート線ＧＬ上方の半導体アイランドＩＬ上に、ソース・ドレイン電極と同じ露光工程で形成される。   In the drawings used in the above description, the contact hole SC is provided in the source connection line SJ. However, the contact hole SC may be provided directly in the source electrode SE. Alternatively, a terminal portion for establishing electrical connection with the contact hole SC may be provided in the vicinity of the source electrode. At this time, the terminal portion is formed on the semiconductor island IL above the gate line GL in the same exposure process as the source / drain electrodes.

また、本実施例では、ドレイン線ＤＬ、ドレイン接続線ＤＪはフル膜厚レジストとしたが、この部分の抵抗増加の影響が回路上許容されるのであれば、画素電極と同一材料である透明導電膜９のみで形成されていてもかまわない。この場合、ドレイン線ＤＬ、ドレイン接続線ＤＪの部分のレジストはハーフ膜厚となる。一方、画素電極接続線ＰＪはハーフ膜厚レジストとしたが、この部分の抵抗増加の影響が回路上許容されないのであれば、ゲート線ＧＬの上方に位置する部分（あるいは画素電極として使用しない部分）に関しては透明導電膜９に低抵抗導電膜１０を積層した構造とする。この場合、透明導電膜９に低抵抗導電膜１０を積層した構造になる部分についてはフル膜厚レジストを用いる。   In this embodiment, the drain line DL and the drain connection line DJ are full-thickness resists. However, if the influence of the increase in resistance in this part is allowed in the circuit, the transparent conductive material that is the same material as the pixel electrode is used. It may be formed of only the film 9. In this case, the resist of the drain line DL and the drain connection line DJ has a half film thickness. On the other hand, the pixel electrode connection line PJ is a half-thickness resist. However, if the influence of the increase in resistance in this portion is not allowed in the circuit, the portion located above the gate line GL (or the portion not used as the pixel electrode). With regard to, a structure in which a low resistance conductive film 10 is laminated on a transparent conductive film 9 is adopted. In this case, a full-thickness resist is used for a portion having a structure in which the low-resistance conductive film 10 is laminated on the transparent conductive film 9.

図７（ａ）は、本発明の第２の実施例であるＴＦＴの平面図である。（ｂ）、（ｃ）、（ｄ）はそれぞれ線分Ａ−Ａ’、Ｂ−Ｂ’及びＣ−Ｃ’における断面図である。   FIG. 7A is a plan view of a TFT according to the second embodiment of the present invention. (B), (c), and (d) are sectional views taken along line segments A-A ′, B-B ′, and C-C ′, respectively.

図７において、ＪＭはドレインジャンパー線、ＤＬはドレイン線、ＪＣ１、ＪＣ２はドレインジャンパー線−ドレイン線コンタクトホールである。これ以外の点は第１の実施例と同様である。   In FIG. 7, JM is a drain jumper line, DL is a drain line, and JC1 and JC2 are drain jumper line-drain line contact holes. Other points are the same as in the first embodiment.

本実施例のドレイン線ＤＬは、第１の実施例とは異なり、保護膜８の下に形成されている。本実施例のドレイン線ＤＬは、ゲート線ＧＬと重ならない部分に積層された半導体膜、オーミック接続膜、導電膜からなる積層体から、薄膜トランジスタを形成する工程と同一工程で形成されたものである。   Unlike the first embodiment, the drain line DL of this embodiment is formed under the protective film 8. The drain line DL of this embodiment is formed in the same process as the process of forming a thin film transistor from a stacked body composed of a semiconductor film, an ohmic connection film, and a conductive film stacked in a portion not overlapping with the gate line GL. .

ドレイン接続線ＤＪ及びドレインジャンパー線ＪＭは、保護膜８上に画素電極ＰＥと同じ透明導電膜９と低抵抗導電膜１０の積層構造で形成されている。ここでドレイン接続線ＤＪの一端は、コンタクトホールＤＣを介してＴＦＴのドレイン電極ＤＥと電気的に接続されており、もう一端はドレインジャンパー線ＪＭに接続されている。ドレインジャンパー線ＪＭはコンタクトホールＪＣ１、ＪＣ２を介してドレイン線ＤＬと電気的に接続されている。コンタクトホールＪＣ１及びＪＣ２が設けられている端子部はゲート線ＧＬ近傍でゲート線ＧＬに重ならない領域に設置し、前記端子部や前記コンタクトホール部分の下に存在する半導体層がゲート線ＧＬの上方にかかることがないように配置されている。   The drain connection line DJ and the drain jumper line JM are formed on the protective film 8 with the same laminated structure of the transparent conductive film 9 and the low resistance conductive film 10 as the pixel electrode PE. Here, one end of the drain connection line DJ is electrically connected to the drain electrode DE of the TFT through the contact hole DC, and the other end is connected to the drain jumper line JM. The drain jumper line JM is electrically connected to the drain line DL through the contact holes JC1 and JC2. The terminal portion where the contact holes JC1 and JC2 are provided is installed in a region that does not overlap the gate line GL in the vicinity of the gate line GL, and the semiconductor layer that exists under the terminal portion and the contact hole portion is located above the gate line GL. It is arranged so that it does not take.

画素電極接続線ＰＪは、コンタクトホールＳＣを介してＴＦＴのソース電極ＳＥと画素電極ＰＥを電気的に接続している。画素電極接続線ＰＪは画素電極ＰＥと同じ透明導電膜９で形成されている。   The pixel electrode connection line PJ electrically connects the TFT source electrode SE and the pixel electrode PE through the contact hole SC. The pixel electrode connection line PJ is formed of the same transparent conductive film 9 as the pixel electrode PE.

また、コンタクトホールＤＣ及び、ＳＣはゲート線ＧＬ上方に位置するように形成される。   The contact holes DC and SC are formed so as to be located above the gate line GL.

図８及び９はハーフトーンマスクを用いて半導体アイランドＩＬと、ソース・ドレイン電極ＤＥ、ＳＥを１回の露光工程で形成する場合の、Ｂ−Ｂ’及びＣ−Ｃ’断面の形状の変化を示す。なお、図８は第１の実施例の図３と同じである。   8 and 9 show changes in the shapes of the BB ′ and CC ′ sections when the semiconductor island IL and the source / drain electrodes DE and SE are formed in one exposure process using a halftone mask. Show. FIG. 8 is the same as FIG. 3 of the first embodiment.

まず基板１上にゲート導電体膜２を成膜した後、第１露光工程でゲート線パターンに相当するレジストパターンを形成し（図示せず）、次にエッチングを行って余分なゲート導電体膜を除去し、その後、残ったレジストを剥離する。これにより、ゲート線ＧＬを形成する（図８（ａ）、図９（ａ））。   First, after forming the gate conductor film 2 on the substrate 1, a resist pattern corresponding to the gate line pattern is formed in the first exposure step (not shown), and then etching is performed to remove the excess gate conductor film. Then, the remaining resist is stripped. Thereby, the gate line GL is formed (FIGS. 8A and 9A).

次に、ゲート絶縁膜３、半導体膜４、オーミック接続膜５、ソース・ドレイン導電体膜６を順次成膜する（図８（ｂ）、図９（ｂ））。その後、ハーフトーンマスクを用いた第２露光工程により、半導体アイランドＩＬとソース電極ＳＥ、ドレイン電極ＤＥに相当するレジストパターン７を形成する。この際、ＴＦＴのチャネルＣＨに相当するソース電極ＳＥとドレイン電極ＤＥに挟まれた部分は、露光不十分な状態とすることにより、ソース電極ＳＥとドレイン電極ＤＥに相当する部分よりもレジスト膜厚を小さくする（図８（ｃ））。また、ドレイン線ＤＬに相当する部分にはフル膜厚レジストパターン１５を形成する（図９（ｃ））。レジストパターン７及び１５を用いて、ソース・ドレイン導電体膜６とオーミック接続膜５、半導体膜４をエッチングする（図８（ｄ）、図９（ｄ））。次にＯ２プラズマなどによりレジストパターン７及びフル膜厚レジストパターン１５の膜厚をハーフ膜厚に相当する分だけ減らし、ソース電極ＳＥとドレイン電極ＤＥに相当するレジストパターン７’及びドレイン線ＤＬに相当するレジストパターン１５’を得る（図８（ｅ）、図９（ｅ））。レジストパターン７’及び１５’を用いてソース・ドレイン導電体膜６とオーミック接続膜５をエッチングし、その後、残ったレジスト膜を剥離する（図８（ｆ）、図９（ｆ））。これによりドレイン線ＤＬとＴＦＴのソース・ドレイン電極ＳＥ、ＤＥ、チャネルＣＨを形成する。 Next, a gate insulating film 3, a semiconductor film 4, an ohmic connection film 5, and a source / drain conductor film 6 are sequentially formed (FIGS. 8B and 9B). Thereafter, a resist pattern 7 corresponding to the semiconductor island IL, the source electrode SE, and the drain electrode DE is formed by a second exposure process using a halftone mask. At this time, the portion sandwiched between the source electrode SE and the drain electrode DE corresponding to the channel CH of the TFT is in a state of insufficient exposure, so that the resist film thickness is larger than the portion corresponding to the source electrode SE and the drain electrode DE. Is made smaller (FIG. 8C). Further, a full film thickness resist pattern 15 is formed in a portion corresponding to the drain line DL (FIG. 9C). Using the resist patterns 7 and 15, the source / drain conductor film 6, the ohmic connection film 5, and the semiconductor film 4 are etched (FIGS. 8D and 9D). Next, the film thickness of the resist pattern 7 and the full film thickness resist pattern 15 is reduced by O 2 plasma by an amount corresponding to the half film thickness, and the resist pattern 7 ′ and the drain line DL corresponding to the source electrode SE and the drain electrode DE are formed. A corresponding resist pattern 15 'is obtained (FIGS. 8E and 9E). The source / drain conductor film 6 and the ohmic connection film 5 are etched using the resist patterns 7 ′ and 15 ′, and then the remaining resist film is peeled off (FIGS. 8 (f) and 9 (f)). Thus, the drain line DL, the source / drain electrodes SE and DE of the TFT, and the channel CH are formed.

次に保護膜８を成膜した後、第３露光工程、エッチング、レジスト剥離によりドレイン電極ＤＥとドレイン接続線ＤＪ間を電気的に接続するためのコンタクトホールＤＣや、ソース電極ＳＣと画素電極接続線ＰＪ間を電極的に接続するためのコンタクトホールＳＣ、ドレインジャンパー線ＪＭとドレイン線ＤＬを電気的に接続するためのコンタクトホールＪＣ１、ＪＣ２等の必要なコンタクトホールを形成する。この際、コンタクトホールＤＣ、及びＳＣはゲート線上方に位置するように形成する（図８（ｇ））。一方、ドレインジャンパー線ＪＭとドレイン線ＤＬを電気的に接続するためのコンタクトホールＪＣ１、ＪＣ２及びこれらの下に存在する半導体層がゲート線ＧＬにかからないように形成する（図９（ｇ））。   Next, after the protective film 8 is formed, the contact hole DC for electrically connecting the drain electrode DE and the drain connection line DJ by the third exposure process, etching, and resist peeling, and the source electrode SC and the pixel electrode connection Necessary contact holes such as contact holes SC for connecting electrodes PJ in electrodes and contact holes JC1 and JC2 for electrically connecting drain jumper lines JM and drain lines DL are formed. At this time, the contact holes DC and SC are formed so as to be positioned above the gate line (FIG. 8G). On the other hand, the contact holes JC1 and JC2 for electrically connecting the drain jumper line JM and the drain line DL and the semiconductor layer existing thereunder are formed so as not to cover the gate line GL (FIG. 9G).

次に、透明導電膜９及び低抵抗導電膜１０を順次成膜する（図８（ｈ）、図９（ｈ））。第４露光工程により、ドレインジャンパー線ＪＭ、ドレイン接続線ＤＪ、画素電極ＰＥ、画素電極接続線ＰＪに相当するレジストパターンを形成する。その際、ドレインジャンパー線ＪＭ、ドレイン接続線ＤＪはフル膜厚のレジストパターン１６、画素電極ＰＥ、画素電極接続線ＰＪはハーフ膜厚のレジストパターン１２となるように形成する（図８（ｉ）、図９（ｉ））。次にレジストパターン１６、１２を用いて低抵抗導電膜１０及び透明導電膜９をエッチングする（図８（ｊ）、図９（ｊ））。次にＯ２プラズマなどによりレジストパターン１６、１２の膜厚をハーフ膜厚に相当する分だけ減らし、ドレインジャンパー線ＪＭ及びドレイン接続線ＤＪに相当するレジストパターン１６’を得る（図９（ｋ））。この操作により、画素電極ＰＥ及び画素電極接続線ＰＪに相当する部分のレジスト１２は消失する（図８（ｋ））。さらにレジストパターン１６’を用いてエッチングを行い、レジスト剥離によりドレインジャンパー線ＪＭ、ドレイン接続線ＤＪ、画素電極ＰＥ、画素電極接続線ＰＪ等を形成する（図８（ｌ）、図９（ｌ））。 Next, a transparent conductive film 9 and a low-resistance conductive film 10 are sequentially formed (FIG. 8 (h) and FIG. 9 (h)). A resist pattern corresponding to the drain jumper line JM, the drain connection line DJ, the pixel electrode PE, and the pixel electrode connection line PJ is formed by the fourth exposure process. At that time, the drain jumper line JM and the drain connection line DJ are formed so as to be a full-thickness resist pattern 16, and the pixel electrode PE and the pixel electrode connection line PJ are formed as a half-thickness resist pattern 12 (FIG. 8 (i)). FIG. 9 (i)). Next, the low resistance conductive film 10 and the transparent conductive film 9 are etched using the resist patterns 16 and 12 (FIGS. 8J and 9J). Next, the film thickness of the resist patterns 16 and 12 is reduced by O 2 plasma by an amount corresponding to the half film thickness to obtain a resist pattern 16 ′ corresponding to the drain jumper line JM and the drain connection line DJ (FIG. 9 (k)). ). By this operation, the resist 12 corresponding to the pixel electrode PE and the pixel electrode connection line PJ disappears (FIG. 8 (k)). Further, etching is performed using the resist pattern 16 ', and the drain jumper line JM, the drain connection line DJ, the pixel electrode PE, the pixel electrode connection line PJ, and the like are formed by removing the resist (FIG. 8 (l), FIG. 9 (l)). ).

また、図７に示した形状はリフロープロセスを用いても製作可能である。図１０及び１１にリフロープロセスを用いて１回の露光工程で形成する場合の、Ｂ−Ｂ’及びＣ−Ｃ’断面の形状の変化を示す。   Also, the shape shown in FIG. 7 can be manufactured using a reflow process. FIGS. 10 and 11 show changes in the shapes of the B-B ′ and C-C ′ cross sections in the case of forming in one exposure process using a reflow process.

まず基板１上にゲート導電体膜２を成膜した後、第１露光工程でゲート線パターンに相当するレジストパターンを形成し（図示せず）、次にエッチングを行って余分なゲート導電体膜を除去し、その後、残ったレジストを剥離する。これにより、ゲート線ＧＬを形成する（図１０（ａ）、図１１（ａ））。   First, after forming the gate conductor film 2 on the substrate 1, a resist pattern corresponding to the gate line pattern is formed in the first exposure step (not shown), and then etching is performed to remove the excess gate conductor film. Then, the remaining resist is stripped. Thereby, the gate line GL is formed (FIGS. 10A and 11A).

次に、ゲート絶縁膜３、半導体膜４、オーミック接続膜５、ソース・ドレイン導電体膜６を順次成膜する（図１０（ｂ）、図１１（ｂ））。その後、通常のバイナリマスクを用いた第２露光工程により、ソース電極ＳＥ、ドレイン電極ＤＥ、ドレイン線ＤＬに相当するレジストパターン１３を形成する（図１０（ｃ）、図１１（ｃ））。次にレジストパターン１３を用いてソース・ドレイン導電体膜６とオーミック接続膜５をエッチングする（図１０（ｄ）、図１１（ｄ））。ここでレジストパターン１３に流動性を持たせ、チャネルＣＨに相当する部分にレジストを流し込み、新たなレジストパターン１３’を形成する（図１０（ｅ））。また、ドレイン線ＤＬのレジストパターンも同様に流動してレジストパターン１３”を形成する（図１１（ｅ））。このときレジストパターン１３”がゲート線ＧＬの上方にかからないように、レジストの流動量、またはドレイン線ＤＬとゲート線ＧＬの水平方向の距離を設計する。次に得られたレジストパターン１３’及び１３”を用いて半導体膜４をエッチングし（図１０（ｆ）、図１１（ｆ））、残ったレジストを剥離することで半導体アイランドＩＬ及びドレイン線ＤＬを形成する（図１０（ｇ）、図１１（ｇ））。   Next, the gate insulating film 3, the semiconductor film 4, the ohmic connection film 5, and the source / drain conductor film 6 are sequentially formed (FIGS. 10B and 11B). Thereafter, a resist pattern 13 corresponding to the source electrode SE, the drain electrode DE, and the drain line DL is formed by a second exposure process using a normal binary mask (FIGS. 10C and 11C). Next, the source / drain conductor film 6 and the ohmic connection film 5 are etched using the resist pattern 13 (FIGS. 10D and 11D). Here, the resist pattern 13 is made fluid, and the resist is poured into a portion corresponding to the channel CH to form a new resist pattern 13 '(FIG. 10E). Further, the resist pattern of the drain line DL also flows in the same manner to form a resist pattern 13 ″ (FIG. 11E). At this time, the resist flow amount so that the resist pattern 13 ″ does not go over the gate line GL. Alternatively, the horizontal distance between the drain line DL and the gate line GL is designed. Next, using the obtained resist patterns 13 ′ and 13 ″, the semiconductor film 4 is etched (FIGS. 10 (f) and 11 (f)), and the remaining resist is removed to remove the semiconductor island IL and the drain line DL. (FIG. 10 (g), FIG. 11 (g)).

次に保護膜８を成膜した後、第３露光工程、エッチング、レジスト剥離によりドレイン電極ＤＥとドレイン接続線ＤＪ間を電気的に接続するためのコンタクトホールＤＣ（図示せず）や、ソース電極ＳＥと画素電極接続線ＰＪ間を電極的に接続するためのコンタクトホールＳＣ、ドレイン線ＤＬとドレインジャンパー線ＪＭ間を電気的に接続するコンタクトホールＪＣ１及びＪＣ２等の必要なコンタクトホールを形成する（図１０（ｈ）、図１１（ｈ））。この際、コンタクトホールＤＣ、及びＳＣはゲート線上方に位置するように設計されている。一方、コンタクトホールＪＣ１及びＪＣ２が形成されるドレイン線ＤＬの端子部及びその下に存在する半導体層がゲート線ＧＬの上方にかからないように設計されている。   Next, after the protective film 8 is formed, a contact hole DC (not shown) for electrically connecting the drain electrode DE and the drain connection line DJ by a third exposure process, etching, and resist peeling, a source electrode Necessary contact holes such as a contact hole SC for electrode-connecting SE and the pixel electrode connection line PJ, and contact holes JC1 and JC2 for electrically connecting the drain line DL and the drain jumper line JM are formed ( FIG. 10 (h) and FIG. 11 (h)). At this time, the contact holes DC and SC are designed to be positioned above the gate line. On the other hand, the terminal portion of the drain line DL in which the contact holes JC1 and JC2 are formed and the semiconductor layer existing under the drain line DL are designed so as not to be over the gate line GL.

最後に透明導電膜９と低抵抗導電膜１０を成膜した後、露光工程、エッチング、レジスト剥離により画素電極ＰＥ、画素電極接続線ＰＪ、ドレインジャンパー線ＪＭ、ドレイン接続線ＤＪ等を形成する（図１０（ｉ）、図１１（ｉ））。図１０（ｈ）と（ｉ）の間、図１１（ｈ）と（ｉ）の間の詳細は図８（ｇ）から（ｌ）及び図９（ｇ）から（ｌ）に示したので、ここでは省略する。   Finally, after forming the transparent conductive film 9 and the low resistance conductive film 10, the pixel electrode PE, the pixel electrode connection line PJ, the drain jumper line JM, the drain connection line DJ, and the like are formed by an exposure process, etching, and resist peeling ( FIG. 10 (i) and FIG. 11 (i)). Details between FIGS. 10 (h) and (i) and between FIGS. 11 (h) and (i) are shown in FIGS. 8 (g) to (l) and FIGS. 9 (g) to (l). It is omitted here.

したがって、本実施例によれば、半導体アイランドと少なくともソース・ドレイン電極を１回の露光工程で形成することができ、さらに画質の劣化につながる光リーク電流を抑制することができる。また、配線抵抗増加の影響を最小限に抑制することができる。   Therefore, according to the present embodiment, the semiconductor island and at least the source / drain electrode can be formed in one exposure process, and further, the light leakage current that leads to the deterioration of the image quality can be suppressed. Further, the influence of the increase in wiring resistance can be suppressed to the minimum.

ガラス基板上に生じた静電気から回路を保護するための保護回路素子は、上で述べたＴＦＴと類似した構造を持つため、これらの素子も同様の方法で作成することができる。   Since a protective circuit element for protecting a circuit from static electricity generated on a glass substrate has a structure similar to that of the above-described TFT, these elements can also be formed by a similar method.

上記説明で使用した図面では、ドレイン電極に直接コンタクトホールＤＣを設けるようにしたが、ドレイン電極近傍にコンタクトホールＤＣと電気的に接続を取るための端子部を設けてもかまわない。あるいは、コンタクトホールＤＣと電気的に接続を取るための接続線をドレイン電極に設けてもかまわない。その際、前記端子部又は接続線はゲート線ＧＬ上方の半導体アイランドＩＬ上に、ソース・ドレイン電極と同じ露光工程で形成される。   In the drawings used in the above description, the contact hole DC is directly provided in the drain electrode. However, a terminal portion for electrical connection with the contact hole DC may be provided in the vicinity of the drain electrode. Alternatively, a connection line for electrically connecting to the contact hole DC may be provided on the drain electrode. At that time, the terminal portion or the connection line is formed on the semiconductor island IL above the gate line GL in the same exposure process as the source / drain electrodes.

また、上記説明で使用した図面では、ソース接続線ＳＪにコンタクトホールＳＣを設けるようにしたが、ソース電極ＳＥに直接コンタクトホールＳＣを設けるようにしてもかまわない。あるいは、ソース電極近傍にコンタクトホールＳＣと電気的に接続を取るための端子部を設けてもかまわない。その際、前記端子部はゲート線ＧＬ上方の半導体アイランドＩＬ上に、ソース・ドレイン電極と同じ露光工程で形成される。   In the drawings used in the above description, the contact hole SC is provided in the source connection line SJ. However, the contact hole SC may be provided directly in the source electrode SE. Alternatively, a terminal portion for establishing electrical connection with the contact hole SC may be provided in the vicinity of the source electrode. At this time, the terminal portion is formed on the semiconductor island IL above the gate line GL in the same exposure process as the source / drain electrodes.

また、本実施例では、ドレイン接続線ＤＪはフル膜厚レジストとしたが、この部分の抵抗増加の影響が回路上許容されるのであれば、画素電極と同一材料である透明導電膜９のみで形成されていてもかまわない。この場合、ドレイン接続線ＤＪの部分のレジストはハーフ膜厚となる。一方、画素電極接続線ＰＪはハーフ膜厚レジストとしたが、この部分の抵抗増加の影響が回路上許容されないのであれば、ゲート線ＧＬの上方に位置する部分（あるいは画素電極として使用しない部分）に関しては透明導電膜９に低抵抗導電膜１０を積層した構造とする。この場合、透明導電膜９に低抵抗導電膜１０を積層した構造になる部分についてはフル膜厚レジストを用いる。   In this embodiment, the drain connection line DJ is a full-thickness resist. However, if the influence of the increase in resistance in this portion is allowed in the circuit, only the transparent conductive film 9 made of the same material as the pixel electrode is used. It may be formed. In this case, the resist in the drain connection line DJ has a half film thickness. On the other hand, the pixel electrode connection line PJ is a half-thickness resist. However, if the influence of the increase in resistance in this portion is not allowed in the circuit, the portion located above the gate line GL (or the portion not used as the pixel electrode). With regard to, a structure in which a low-resistance conductive film 10 is laminated on a transparent conductive film 9 is adopted. In this case, a full-thickness resist is used for a portion having a structure in which the low-resistance conductive film 10 is laminated on the transparent conductive film 9.

ＧＬ…ゲート線、ＩＬ…半導体アイランド、ＤＥ…ドレイン電極、ＳＥ…ソース電極、ＤＬ…ドレイン線、ＤＪ…ドレイン接続線、ＤＣ…ドレイン接続線−ドレイン電極コンタクトホール、ＳＣ…ソース電極−画素電極コンタクトホール、ＳＪ…ソース接続線、ＰＥ…画素電極、ＰＪ…画素電極接続線、ＣＨ…チャネル、ＪＭ…ドレインジャンパー線、ＪＣ１、ＪＣ２…ドレインジャンパー線−ドレイン線コンタクトホール、１…基板、２…ゲート導電体膜、３…ゲート絶縁膜、４…半導体膜、５…オーミック接続膜、６…ソース・ドレイン導電体膜、７…ハーフトーンレジスト膜、８…保護膜、９…透明導電膜、１０…低抵抗導電膜、１１、１５、１６…フル膜厚レジストパターン、１２…ハーフ膜厚レジストパターン、１３…リフロープロセス用レジストパターン GL ... Gate line, IL ... Semiconductor island, DE ... Drain electrode, SE ... Source electrode, DL ... Drain line, DJ ... Drain connection line, DC ... Drain connection line-Drain electrode contact hole, SC ... Source electrode-Pixel electrode contact Hole, SJ ... Source connection line, PE ... Pixel electrode, PJ ... Pixel electrode connection line, CH ... Channel, JM ... Drain jumper line, JC1, JC2 ... Drain jumper line-drain line contact hole, 1 ... Substrate, 2 ... Gate Conductor film, 3 ... gate insulating film, 4 ... semiconductor film, 5 ... ohmic connection film, 6 ... source / drain conductor film, 7 ... halftone resist film, 8 ... protective film, 9 ... transparent conductive film, 10 ... Low resistance conductive film 11, 15, 16 ... Full film thickness resist pattern, 12 ... Half film thickness resist pattern, 13 ... Reflow Resist pattern for Seth

Claims (10)

ゲート線、絶縁膜、半導体膜、オーミック接続膜、導電膜からなる積層構造を持つ薄膜トランジスタと、前記薄膜トランジスタを有する基板を覆う保護膜と、ドレイン線と、透明導電膜からなる画素電極を備えた表示装置であって、
前記薄膜トランジスタは、前記ゲート線と、前記ゲート線を覆いゲート絶縁膜として機能する前記絶縁膜と、前記絶縁膜上に前記ゲート線上方の領域からはみ出さないように形成された前記半導体膜からなる半導体アイランドと、前記半導体アイランド上に前記オーミック接続膜を介して形成された前記導電膜からなるソース電極及びドレイン電極と、を有し、前記半導体アイランドと前記ソース電極及び前記ドレイン電極は第１の１回の露光工程で形成されたものであり、
前記保護膜上に形成された前記ドレイン線は、前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、
前記保護膜上に形成された前記画素電極は、前記保護膜上に形成された画素電極接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第２のコンタクトホールを通して前記ソース電極に電気的に接続しており、
前記ドレイン線と前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレイン線と前記画素電極接続線は第２の１回の露光工程で形成されたものであることを特徴とする表示装置。 A display including a thin film transistor having a stacked structure including a gate line, an insulating film, a semiconductor film, an ohmic connection film, and a conductive film, a protective film covering a substrate having the thin film transistor, a drain line, and a pixel electrode including a transparent conductive film A device,
The thin film transistor includes the gate line, the insulating film that covers the gate line and functions as a gate insulating film, and the semiconductor film that is formed on the insulating film so as not to protrude from a region above the gate line. A semiconductor island, and a source electrode and a drain electrode made of the conductive film formed on the semiconductor island through the ohmic connection film, wherein the semiconductor island, the source electrode, and the drain electrode are first Formed in a single exposure process,
The drain line formed on the protective film is electrically connected to the drain electrode through a first contact hole of the protective film formed in a region above the gate line;
The pixel electrode formed on the protective film passes through the second contact hole of the protective film formed in a region above the gate line via a pixel electrode connection line formed on the protective film. Electrically connected to the electrode,
One of the drain line and the pixel electrode connection line has a laminated structure of the transparent conductive film and a conductive film having a lower resistance than the transparent conductive film, and the other has the transparent conductive film, and the drain line And the pixel electrode connection line is formed in a second exposure process. 前記ドレイン線は、前記絶縁膜上に形成されたドレイン接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、
前記ドレイン線及び前記ドレイン接続線と、前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレイン線及び前記ドレイン接続線と前記画素電極接続線は第２の１回の露光工程で形成されたものであることを特徴とする請求項１に記載の表示装置。 The drain line is electrically connected to the drain electrode through a first contact hole of the protective film formed in a region above the gate line via a drain connection line formed on the insulating film. ,
One of the drain line, the drain connection line, and the pixel electrode connection line has a laminated structure of the transparent conductive film and a conductive film having a lower resistance than the transparent conductive film, and the other is the transparent conductive film. The display device according to claim 1, wherein the drain line, the drain connection line, and the pixel electrode connection line are formed in a second exposure process. ゲート線、絶縁膜、半導体膜、オーミック接合膜、導電膜からなる積層構造を持つ薄膜トランジスタと、前記薄膜トランジスタを有する基板を覆う保護膜と、ドレイン線と、透明導電膜からなる画素電極を備えた表示装置であって、
前記薄膜トランジスタは、前記ゲート線と、前記ゲート線を覆いゲート絶縁膜として機能する前記絶縁膜と、前記絶縁膜上に前記ゲート線上方の領域からはみ出さないように形成された前記半導体膜からなる半導体アイランドと、前記半導体アイランド上に前記オーミック接続膜を介して形成された前記導電膜からなるソース電極及びドレイン電極と、を有し、前記半導体アイランドと前記ソース電極及び前記ドレイン電極は第１の１回の露光工程で形成されたものであり、
前記ドレイン線は、前記保護膜の下の前記ゲート線と重ならない部分に形成されており、
前記保護膜の下に形成された前記ドレイン線が前記ゲート線を乗り越えるためのドレインジャンパー線は、前記保護膜上に形成されており、
前記保護膜上に形成された前記ドレインジャンパー線は、前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、
前記保護膜上に形成された前記画素電極は、前記保護膜上に形成された画素電極接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第２のコンタクトホールを通して前記ソース電極に電気的に接続しており、
前記保護膜の下に形成された前記ドレイン線と前記保護膜上に形成された前記ドレインジャンパー線は、前記ゲート線に重ならない領域に形成された前記保護膜の第３及び第４のコンタクトホールを通して電気的に接続されおり、
前記ドレインジャンパー線と前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレインジャンパー線と前記画素電極接続線は第２の１回の露光工程で形成されたものであることを特徴とする表示装置。 A display including a thin film transistor having a stacked structure including a gate line, an insulating film, a semiconductor film, an ohmic junction film, and a conductive film, a protective film covering a substrate having the thin film transistor, a drain line, and a pixel electrode including a transparent conductive film A device,
The thin film transistor includes the gate line, the insulating film that covers the gate line and functions as a gate insulating film, and the semiconductor film that is formed on the insulating film so as not to protrude from a region above the gate line. A semiconductor island, and a source electrode and a drain electrode made of the conductive film formed on the semiconductor island through the ohmic connection film, wherein the semiconductor island, the source electrode, and the drain electrode are first Formed in a single exposure process,
The drain line is formed in a portion that does not overlap the gate line under the protective film,
A drain jumper line for the drain line formed under the protective film to overcome the gate line is formed on the protective film,
The drain jumper line formed on the protective film is electrically connected to the drain electrode through a first contact hole of the protective film formed in a region above the gate line;
The pixel electrode formed on the protective film passes through the second contact hole of the protective film formed in a region above the gate line via a pixel electrode connection line formed on the protective film. Electrically connected to the electrode,
The drain line formed under the protective film and the drain jumper line formed on the protective film are third and fourth contact holes of the protective film formed in a region not overlapping the gate line. Electrically connected through
One of the drain jumper line and the pixel electrode connection line has a laminated structure of the transparent conductive film and a conductive film having a lower resistance than the transparent conductive film, and the other has the transparent conductive film, and the drain A jumper line and the pixel electrode connection line are formed by a second one-time exposure process. 前記保護膜上に形成された前記ドレインジャンパー線は、前記保護膜上に形成されたドレイン接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、
前記ドレインジャンパー線及び前記ドレイン接続線と、前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレインジャンパー線及び前記ドレイン接続線と前記画素電極接続線は第２の１回の露光工程で形成されたものであることを特徴とする請求項３に記載の表示装置。 The drain jumper line formed on the protective film passes through the first contact hole of the protective film formed in the region above the gate line through the drain connection line formed on the protective film. Electrically connected to the electrode,
One of the drain jumper line, the drain connection line, and the pixel electrode connection line has a laminated structure of the transparent conductive film and a conductive film having a lower resistance than the transparent conductive film, and the other is the transparent conductive film. 4. The display device according to claim 3, wherein the display device is formed of a film, and the drain jumper line, the drain connection line, and the pixel electrode connection line are formed in a second exposure process. 前記ドレイン線は、前記ゲート線と重ならない部分に積層された半導体膜、オーミック接合膜、導電膜からなる積層体から、前記薄膜トランジスタを形成する工程と同一工程で形成されたものであることを特徴とする請求項３または４に記載の表示装置。   The drain line is formed in the same step as the step of forming the thin film transistor from a stacked body including a semiconductor film, an ohmic junction film, and a conductive film stacked in a portion not overlapping with the gate line. The display device according to claim 3 or 4. 前記第１の１回の露光工程はハーフトーンマスク又はリフロープロセスを用いる工程であり、前記第２の１回の露光工程はハーフトーンマスクを用いる工程であることを特徴とする請求項１ないし５のうちいずれか１項に記載の表示装置。   6. The first exposure step is a step using a halftone mask or a reflow process, and the second one exposure step is a step using a halftone mask. The display apparatus of any one of these. 前記ソース電極は、前記ソース電極と同一工程で前記半導体アイランド上に形成された接続線又は端子部を有し、
前記画素電極接続線は、前記保護膜の前記第２のコンタクトホールを通して前記接続線又は端子部を介して前記ソース電極に電気的に接続することを特徴とする請求項１ないし６のうちいずれか１項に記載の表示装置。 The source electrode has a connection line or a terminal portion formed on the semiconductor island in the same process as the source electrode,
7. The pixel electrode connection line is electrically connected to the source electrode through the connection line or a terminal portion through the second contact hole of the protective film. Item 1. A display device according to item 1. 前記ドレイン電極は、前記ドレイン電極と同一工程で前記半導体アイランド上に形成された接続線又は端子部を有し、
前記ドレイン線は、前記保護膜の前記第１のコンタクトホールを通して前記接続線又は端子部を介して前記ドレイン電極に電気的に接続することを特徴とする請求項１ないし７のうちいずれか１項に記載の表示装置。 The drain electrode has a connection line or a terminal portion formed on the semiconductor island in the same process as the drain electrode,
The drain line is electrically connected to the drain electrode through the connection line or a terminal portion through the first contact hole of the protective film. The display device described in 1. ゲート線、絶縁膜、半導体膜、オーミック接続膜、導電膜からなる積層構造を持つ薄膜トランジスタと、前記薄膜トランジスタを有する基板を覆う保護膜と、ドレイン線と、透明導電膜からなる画素電極を備えた表示装置の製造方法であって、
前記薄膜トランジスタは、前記ゲート線と、前記ゲート線を覆いゲート絶縁膜として機能する前記絶縁膜と、前記絶縁膜上に前記ゲート線上方の領域からはみ出さないように形成された前記半導体膜からなる半導体アイランドと、前記半導体アイランド上に前記オーミック接続膜を介して形成された前記導電膜からなるソース電極及びドレイン電極と、を有し、前記半導体アイランドと前記ソース電極及び前記ドレイン電極を第１の１回の露光工程で形成し、
前記保護膜上に形成された前記ドレイン線は、前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、
前記保護膜上に形成された前記画素電極は、前記保護膜上に形成された画素電極接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第２のコンタクトホールを通して前記ソース電極に電気的に接続しており、
前記ドレイン線と前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレイン線と前記画素電極接続線を第２の１回の露光工程で形成することを特徴とする表示装置の製造方法。 A display including a thin film transistor having a stacked structure including a gate line, an insulating film, a semiconductor film, an ohmic connection film, and a conductive film, a protective film covering a substrate having the thin film transistor, a drain line, and a pixel electrode including a transparent conductive film A device manufacturing method comprising:
The thin film transistor includes the gate line, the insulating film that covers the gate line and functions as a gate insulating film, and the semiconductor film that is formed on the insulating film so as not to protrude from a region above the gate line. A semiconductor island, and a source electrode and a drain electrode made of the conductive film formed on the semiconductor island through the ohmic connection film, wherein the semiconductor island, the source electrode, and the drain electrode are first Formed in a single exposure process,
The drain line formed on the protective film is electrically connected to the drain electrode through a first contact hole of the protective film formed in a region above the gate line;
The pixel electrode formed on the protective film passes through the second contact hole of the protective film formed in a region above the gate line via a pixel electrode connection line formed on the protective film. Electrically connected to the electrode,
One of the drain line and the pixel electrode connection line has a laminated structure of the transparent conductive film and a conductive film having a lower resistance than the transparent conductive film, and the other has the transparent conductive film, and the drain line And the pixel electrode connection line is formed in a second exposure process. ゲート線、絶縁膜、半導体膜、オーミック接合膜、導電膜からなる積層構造を持つ薄膜トランジスタと、前記薄膜トランジスタを有する基板を覆う保護膜と、ドレイン線と、透明導電膜からなる画素電極を備えた表示装置の製造方法であって、
前記薄膜トランジスタは、前記ゲート線と、前記ゲート線を覆いゲート絶縁膜として機能する前記絶縁膜と、前記絶縁膜上に前記ゲート線上方の領域からはみ出さないように形成された前記半導体膜からなる半導体アイランドと、前記半導体アイランド上に前記オーミック接続膜を介して形成された前記導電膜からなるソース電極及びドレイン電極と、を有し、前記半導体アイランドと前記ソース電極及び前記ドレイン電極を第１の１回の露光工程で形成し、
前記ドレイン線は、前記保護膜の下の前記ゲート線と重ならない部分に形成されており、
前記保護膜の下に形成された前記ドレイン線が前記ゲート線を乗り越えるためのドレインジャンパー線は、前記保護膜上に形成されており、
前記保護膜上に形成された前記ドレインジャンパー線は、前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、
前記保護膜上に形成された前記画素電極は、前記保護膜上に形成された画素電極接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第２のコンタクトホールを通して前記ソース電極に電気的に接続しており、
前記保護膜の下に形成された前記ドレイン線と前記保護膜上に形成された前記ドレインジャンパー線は、前記ゲート線に重ならない領域に形成された前記保護膜の第３及び第４のコンタクトホールを通して電気的に接続されおり、
前記ドレインジャンパー線と前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレインジャンパー線と前記画素電極接続線を第２の１回の露光工程で形成することを特徴とする表示装置の製造方法。 A display including a thin film transistor having a stacked structure including a gate line, an insulating film, a semiconductor film, an ohmic junction film, and a conductive film, a protective film covering a substrate having the thin film transistor, a drain line, and a pixel electrode including a transparent conductive film A device manufacturing method comprising:
The thin film transistor includes the gate line, the insulating film that covers the gate line and functions as a gate insulating film, and the semiconductor film that is formed on the insulating film so as not to protrude from a region above the gate line. A semiconductor island, and a source electrode and a drain electrode made of the conductive film formed on the semiconductor island through the ohmic connection film, wherein the semiconductor island, the source electrode, and the drain electrode are first Formed in a single exposure process,
The drain line is formed in a portion that does not overlap the gate line under the protective film,
A drain jumper line for the drain line formed under the protective film to overcome the gate line is formed on the protective film,
The drain jumper line formed on the protective film is electrically connected to the drain electrode through a first contact hole of the protective film formed in a region above the gate line;
The pixel electrode formed on the protective film passes through the second contact hole of the protective film formed in a region above the gate line via a pixel electrode connection line formed on the protective film. Electrically connected to the electrode,
The drain line formed under the protective film and the drain jumper line formed on the protective film are third and fourth contact holes of the protective film formed in a region not overlapping the gate line. Electrically connected through
One of the drain jumper line and the pixel electrode connection line has a laminated structure of the transparent conductive film and a conductive film having a lower resistance than the transparent conductive film, and the other has the transparent conductive film, and the drain A jumper line and the pixel electrode connection line are formed in a second exposure process.
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* Cited by examiner, † Cited by third party
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JP2013138185A (en) * 2011-11-30 2013-07-11 Semiconductor Energy Lab Co Ltd Transistor and semiconductor device

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