JP2010263080A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To rewire a semiconductor chip without using a wiring board separately in a semiconductor device in which the semiconductor chip is buried in a heat sink. <P>SOLUTION: An electrode face 11 of the semiconductor chip 10 contained in a recess part 22 of one face 21 of the heat sink 20 and the one face 21 of the heat sink 20 at the periphery of the semiconductor chip 10 are coated with an insulating film 40 of electric insulating properties. Further, the insulating film 40 is formed so as to fill a gap between the electrode face 11 of the semiconductor chip 10 and the one face 21 of the heat sink 20 in an aperture part of the recess part 22, an aperture part 41 is formed in a region corresponding to an electrode 12 of the semiconductor chip of the insulating film 40, an electric terminal 60 for electric connection with the outside is formed on a surface of the insulating film 40 located in a peripheral portion of the aperture part of the recess part 22 of the one face 21 of the heat sink 20, and a wiring layer 70 for electrically connecting the electrode 12 to the electric terminal 60 through the aperture part 41 of the insulating film 40 is formed on the surface of the insulating film 40. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、ヒートシンクに半導体チップを埋め込み、当該半導体チップの電極を、再配線によって引き出すようにした半導体装置に関する。   The present invention relates to a semiconductor device in which a semiconductor chip is embedded in a heat sink and an electrode of the semiconductor chip is drawn out by rewiring.

従来より、この種の半導体装置として、半導体チップをヒートシンクに埋め込んだ半導体装置が提案されている（特許文献１参照）。ここで、半導体チップは、その一面が電極が形成された電極面として構成されたもので、ヒートシンクは、半導体チップと熱的に接続されて半導体チップの熱を放熱するものである。   Conventionally, as this type of semiconductor device, a semiconductor device in which a semiconductor chip is embedded in a heat sink has been proposed (see Patent Document 1). Here, one surface of the semiconductor chip is configured as an electrode surface on which an electrode is formed, and the heat sink is thermally connected to the semiconductor chip to radiate heat from the semiconductor chip.

そして、この特許文献１のものでは、ヒートシンクの一面に有底の凹部を形成し、半導体チップの電極面が凹部の開口部から外部に臨むように、凹部内に半導体チップを収納している。   And in the thing of this patent document 1, the bottomed recessed part is formed in one surface of a heat sink, and the semiconductor chip is accommodated in a recessed part so that the electrode surface of a semiconductor chip may face outside from the opening part of a recessed part.

そして、ヒートシンクの一面と対向して絶縁配線基板が設けられ、半導体チップの電極面と当該配線基板とが、はんだバンプを介して電気的に接続されている。これにより、半導体チップの電極は、配線基板によって再配線された構成となり、配線基板を介して外部と電気的に接続される。   An insulating wiring board is provided to face one surface of the heat sink, and the electrode surface of the semiconductor chip and the wiring board are electrically connected via solder bumps. As a result, the electrodes of the semiconductor chip are rewired by the wiring board and are electrically connected to the outside via the wiring board.

特開平６−７７３６２号公報JP-A-6-77362

しかしながら、上記特許文献１の半導体装置では、半導体チップの電極の再配線を行うために、別途、絶縁配線基板が必要であり、コストアップや体格の増大などの問題を招くことになる。   However, the semiconductor device disclosed in Patent Document 1 requires a separate insulated wiring board in order to perform rewiring of the electrodes of the semiconductor chip, leading to problems such as an increase in cost and an increase in physique.

本発明は、上記問題に鑑みてなされたものであり、半導体チップをヒートシンクに埋め込んだ半導体装置において、別途、配線基板を用いることなく、半導体チップの再配線を行えるようにすることを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to enable rewiring of a semiconductor chip without using a wiring board separately in a semiconductor device in which a semiconductor chip is embedded in a heat sink. .

上記目的を達成するため、請求項１に記載の発明では、ヒートシンク（２０）の一面（２１）の凹部（２２）に収納された半導体チップ（１０）の電極面（１１）およびその周囲のヒートシンク（２０）の一面（２１）を電気絶縁性の絶縁膜（４０）で被覆し、さらに、絶縁膜（４０）を、凹部（２２）の開口部における半導体チップ（１０）の電極面（１１）とヒートシンク（２０）の一面（２１）との隙間を埋めるように設け、絶縁膜（４０）のうち半導体チップ（１０）の電極（１２）に対応する部位に、絶縁膜（４０）の表面から当該電極（１２）まで貫通する開口部（４１）を設け、ヒートシンク（２０）の一面（２１）のうち凹部（２２）の開口部の周囲部分に位置する絶縁膜（４０）の表面に、外部との電気的接続を行う電気端子（６０）を設け、絶縁膜（４０）の表面に、絶縁膜（４０）の開口部（４１）を介して電極（１２）と電気端子（６０）とを電気的に接続する配線層（７０）を設けたことを特徴とする。   In order to achieve the above object, according to the first aspect of the present invention, the electrode surface (11) of the semiconductor chip (10) housed in the concave portion (22) of the one surface (21) of the heat sink (20) and the heat sink around it. One surface (21) of (20) is covered with an electrically insulating insulating film (40), and the insulating film (40) is further covered with an electrode surface (11) of the semiconductor chip (10) in the opening of the recess (22). The insulating film (40) is provided so as to fill a gap between the surface of the insulating film (20) and the surface of the insulating film (40). The insulating film (40) corresponds to the electrode (12) of the semiconductor chip (10) from the surface of the insulating film (40). An opening (41) penetrating to the electrode (12) is provided, and an external surface is formed on the surface of the insulating film (40) located around the opening of the recess (22) in one surface (21) of the heat sink (20). Electricity to make electrical connection with A wiring layer (40) provided on the surface of the insulating film (40) to electrically connect the electrode (12) and the electric terminal (60) through the opening (41) of the insulating film (40). 70).

それによれば、半導体チップ（１０）の電極（１２）は、半導体チップ（１０）の電極面（１１）から当該電極面（１１）の外側のヒートシンク（２０）の一面（２１）上の電気端子（６０）まで、配線層（７０）を介して引き出されるため、配線層（７０）が再配線の役割を果たすものとなる。   According to this, the electrode (12) of the semiconductor chip (10) is an electric terminal on the one surface (21) of the heat sink (20) outside the electrode surface (11) from the electrode surface (11) of the semiconductor chip (10). Up to (60), the wiring layer (70) plays a role of rewiring because it is drawn through the wiring layer (70).

よって、本発明によれば、半導体チップ（１０）をヒートシンク（２０）に埋め込んだ半導体装置において、別途、配線基板を用いることなく、半導体チップ（１０）の再配線を行うことができる。   Therefore, according to the present invention, in the semiconductor device in which the semiconductor chip (10) is embedded in the heat sink (20), the semiconductor chip (10) can be rewired without using a separate wiring board.

ここで、請求項２に記載の発明のように、ヒートシンク（２０）の一面（２１）のうち凹部（２２）の開口部の周囲部分に位置する絶縁膜（４０）に、絶縁膜（４０）の表面からヒートシンク（２０）の一面（２１）まで到達する開口部（４２）を設け、この開口部（４２）に、ヒートシンク（２０）の一面（２１）と熱的に接続された放熱端子（６５）を設け、この放熱端子（６５）を介して、ヒートシンク（２０）と外部とを熱的に接続するようにしてもよい。   Here, as in the invention according to claim 2, the insulating film (40) is formed on the insulating film (40) located around the opening of the recess (22) in the one surface (21) of the heat sink (20). An opening (42) that reaches the surface (21) of the heat sink (20) from the surface of the heat sink (20) is provided, and in this opening (42), a heat dissipation terminal (thermally connected to the surface (21) of the heat sink (20) ( 65) may be provided, and the heat sink (20) and the outside may be thermally connected via the heat radiating terminal (65).

それによれば、ヒートシンク（２０）の熱を、放熱端子（６５）を介して、適切に外部に放熱することが可能となる。   Accordingly, the heat of the heat sink (20) can be appropriately radiated to the outside through the heat radiating terminal (65).

なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。   In addition, the code | symbol in the bracket | parenthesis of each means described in the claim and this column is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.

本発明の第１実施形態に係る半導体装置の概略断面図である。1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention. （ａ）は図１中の半導体装置の上面図であり、（ｂ）は図１中の半導体装置の下面図である。(A) is a top view of the semiconductor device in FIG. 1, and (b) is a bottom view of the semiconductor device in FIG. 図１に示される半導体装置をマザーボードに実装した実装構造を示す概略断面図である。It is a schematic sectional drawing which shows the mounting structure which mounted the semiconductor device shown by FIG. 1 on the motherboard. 上記第１実施形態に係る半導体装置の製造方法のうちの凹部形成工程を示す工程図である。It is process drawing which shows the recessed part formation process among the manufacturing methods of the semiconductor device which concerns on the said 1st Embodiment. 上記第１実施形態に係る半導体装置の製造方法のうちのダイボンド材配置およびチップマウント工程を示す工程図である。It is process drawing which shows die-bonding material arrangement | positioning and a chip mounting process among the manufacturing methods of the semiconductor device which concerns on the said 1st Embodiment. 上記第１実施形態に係る半導体装置の製造方法のうちの絶縁膜配置工程を示す工程図である。It is process drawing which shows the insulating film arrangement | positioning process among the manufacturing methods of the semiconductor device which concerns on the said 1st Embodiment. 図６に示される絶縁膜配置工程の詳細を示す概略断面図である。It is a schematic sectional drawing which shows the detail of the insulating film arrangement | positioning process shown by FIG. 上記第１実施形態に係る半導体装置の製造方法のうちの開口部形成工程を示す工程図である。It is process drawing which shows the opening part formation process among the manufacturing methods of the semiconductor device which concerns on the said 1st Embodiment. 上記第１実施形態に係る半導体装置の製造方法のうちのバリアメタル層およびＣｕシード層形成工程を示す工程図である。It is process drawing which shows the barrier metal layer and Cu seed layer formation process of the manufacturing method of the semiconductor device which concerns on the said 1st Embodiment. 上記第１実施形態に係る半導体装置の製造方法のうちの端子および配線層形成工程を示す工程図である。It is process drawing which shows the terminal and wiring layer formation process among the manufacturing methods of the semiconductor device which concerns on the said 1st Embodiment. 上記第１実施形態に係る半導体装置の製造方法のうちのポスト形成工程を示す工程図である。It is process drawing which shows the post | mailbox formation process among the manufacturing methods of the semiconductor device which concerns on the said 1st Embodiment. 上記第１実施形態に係る半導体装置の製造方法のうちの樹脂封止工程を示す工程図である。It is process drawing which shows the resin sealing process among the manufacturing methods of the semiconductor device which concerns on the said 1st Embodiment. 上記第１実施形態に係る半導体装置の製造方法のうちの樹脂研削工程を示す工程図である。It is process drawing which shows the resin grinding process among the manufacturing methods of the semiconductor device which concerns on the said 1st Embodiment. 上記第１実施形態に係る半導体装置の製造方法のうちのはんだ端子形成工程を示す工程図である。It is process drawing which shows the solder terminal formation process among the manufacturing methods of the semiconductor device which concerns on the said 1st Embodiment. 上記第１実施形態に係る半導体装置の製造方法のうちのダイシング工程を示す工程図である。It is process drawing which shows the dicing process among the manufacturing methods of the semiconductor device which concerns on the said 1st Embodiment. 本発明の第２実施形態に係る半導体装置の製造方法におけるチップマウント工程までを示す工程図である。It is process drawing which shows to the chip mounting process in the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 第２実施形態に係る半導体装置の製造方法におけるポスト形成および金属部材充填工程までを示す工程図である。It is process drawing which shows to the post formation and metal member filling process in the manufacturing method of the semiconductor device concerning a 2nd embodiment. 第２実施形態に係る半導体装置の製造方法におけるテープ貼り付け工程までを示す工程図である。It is process drawing which shows to the tape sticking process in the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 本発明の第３実施形態に係る半導体装置の製造方法におけるチップマウント工程を示す工程図である。It is process drawing which shows the chip mounting process in the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device which concerns on 4th Embodiment of this invention. 第４実施形態に係る半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device which concerns on 4th Embodiment. 図２１に続く製造方法を示す工程図である。FIG. 22 is a process diagram illustrating the manufacturing method following FIG. 21. 図２２に続く製造方法を示す工程図である。FIG. 23 is a process diagram illustrating the manufacturing method following FIG. 22.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, parts that are the same or equivalent to each other are given the same reference numerals in the drawings for the sake of simplicity.

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置１の概略断面構成を示す図である。また、図２（ａ）は、図１中の半導体装置１の上面図であり、図２（ｂ）は、図１中の半導体装置１の下面図である。なお、図２（ｂ）では、モールド樹脂１００の下に隠れている半導体チップ１０、半導体チップ１０の電極１２、電気端子６０、配線層７０および放熱端子６５の外形を、概略的に破線にて示してある。 (First embodiment)
FIG. 1 is a diagram showing a schematic cross-sectional configuration of a semiconductor device 1 according to the first embodiment of the present invention. 2A is a top view of the semiconductor device 1 in FIG. 1, and FIG. 2B is a bottom view of the semiconductor device 1 in FIG. In FIG. 2B, the outlines of the semiconductor chip 10 hidden under the mold resin 100, the electrodes 12 of the semiconductor chip 10, the electrical terminals 60, the wiring layer 70, and the heat radiating terminals 65 are schematically indicated by broken lines. It is shown.

本実施形態の半導体装置１は、大きくは、半導体チップ１０をヒートシンク２０に埋め込んだものである。半導体チップ１０は、たとえば一般的なＩＣチップなどであり、シリコン半導体などよりなる板状チップに、半導体プロセスによりトランジスタ素子などを作り込んだものである。   The semiconductor device 1 of the present embodiment is broadly obtained by embedding a semiconductor chip 10 in a heat sink 20. The semiconductor chip 10 is, for example, a general IC chip or the like, in which a transistor element or the like is formed by a semiconductor process on a plate-shaped chip made of a silicon semiconductor or the like.

半導体チップ１０は、ここでは、通常のものと同様、矩形板状をなすものであり、その両板面のうちの一面１１は、電極１２が形成された電極面１１として構成されている。この電極１２は、アルミニウムやアルミニウム合金などによりなるものであり、スパッタや蒸着などにより形成されている。   Here, the semiconductor chip 10 is in the form of a rectangular plate like a normal one, and one surface 11 of both plate surfaces is configured as an electrode surface 11 on which an electrode 12 is formed. The electrode 12 is made of aluminum or an aluminum alloy, and is formed by sputtering or vapor deposition.

ここでは、図２に示されるように、電極１２は、電極面１１の周辺部に複数個配置されている。そして、半導体チップ１０は、この電極１２を介してチップ外部と電気的に接続されるようになっている。   Here, as shown in FIG. 2, a plurality of electrodes 12 are arranged on the periphery of the electrode surface 11. The semiconductor chip 10 is electrically connected to the outside of the chip through the electrode 12.

ヒートシンク２０は、銅または鉄系の金属などの放熱性に優れた材料よりなるものであり、当該ヒートシンク２０に埋め込まれた半導体チップ１０の熱を放熱するものである。このヒートシンク２０は、半導体チップ１０よりも厚い板形状をなすものであり、ここでは、図２に示されるように、矩形板状をなしている。   The heat sink 20 is made of a material excellent in heat dissipation such as copper or iron-based metal, and dissipates heat of the semiconductor chip 10 embedded in the heat sink 20. The heat sink 20 has a plate shape thicker than that of the semiconductor chip 10, and here has a rectangular plate shape as shown in FIG.

このヒートシンク２０の両板面のうちの一面２１には、当該一面２１に開口する有底の凹部２２が形成されている。ここでは、凹部２２は、その開口形状が半導体チップ１０よりも一回り大きい矩形をなすものである。そして、この凹部２２内に半導体チップ１０が収納されている
ここでは、半導体チップ１０の厚さ方向と凹部２２の深さ方向とが一致するように、半導体チップ１０が配置されており、半導体チップ１０の電極面１１が凹部２２の開口部から外部に臨むように配置されている。 On one surface 21 of both plate surfaces of the heat sink 20, a bottomed recess 22 that opens to the one surface 21 is formed. Here, the recess 22 has a rectangular shape whose opening shape is slightly larger than that of the semiconductor chip 10. The semiconductor chip 10 is housed in the recess 22. Here, the semiconductor chip 10 is arranged so that the thickness direction of the semiconductor chip 10 and the depth direction of the recess 22 coincide with each other. The ten electrode surfaces 11 are arranged so as to face the outside from the opening of the recess 22.

また、凹部２２の底部と半導体チップ１０との間には、熱伝導性を有するダイボンド材３０が介在しており、このダイボンド材３０によって半導体チップ１０と凹部２２の底部とが機械的・熱的に接続されている。   Further, a die bond material 30 having thermal conductivity is interposed between the bottom of the recess 22 and the semiconductor chip 10, and the die bond material 30 makes the semiconductor chip 10 and the bottom of the recess 22 mechanical and thermal. It is connected to the.

このダイボンド材３０としては、銀ペーストなどの導電性接着剤、はんだ等の金属、ダイアタッチフィルム（ＤＡＦ）などが挙げられる。こうして、ダイボンド材３０を介して半導体チップ１０とヒートシンク２０とが熱的に接続されており、半導体チップ１０の熱がヒートシンク２０に放熱されるようになっている。   Examples of the die bond material 30 include a conductive adhesive such as silver paste, a metal such as solder, and a die attach film (DAF). Thus, the semiconductor chip 10 and the heat sink 20 are thermally connected via the die bond material 30, and the heat of the semiconductor chip 10 is radiated to the heat sink 20.

ここで、半導体チップ１０が凹部２２に収納された状態では、半導体チップ１０の電極面１１とヒートシンク２０の一面２１とは、同一平面に位置する状態、いわゆる面一（つらいち）の状態にあることが好ましい。   Here, in a state where the semiconductor chip 10 is housed in the recess 22, the electrode surface 11 of the semiconductor chip 10 and the one surface 21 of the heat sink 20 are in the same plane, so-called flush. It is preferable.

たとえば、ヒートシンク２０の厚さは０．１〜２ｍｍ程度であり、半導体チップ１０の厚さは０．０５〜０．４ｍｍ程度であり、ダイボンド材３０の厚さは１０〜１００μｍ程度であり、上記の面一の状態とするためには、これら寸法を考慮して、凹部２２の深さを決めればよい。   For example, the thickness of the heat sink 20 is about 0.1 to 2 mm, the thickness of the semiconductor chip 10 is about 0.05 to 0.4 mm, and the thickness of the die bond material 30 is about 10 to 100 μm. In order to achieve a flush state, the depth of the recess 22 may be determined in consideration of these dimensions.

また、図１に示されるように、半導体チップ１０の電極面１１およびヒートシンク２０の一面２１には、これら電極面１１および一面２１を被覆する電気絶縁性の絶縁膜４０が設けられている。半導体チップ１０の電極面１１とその周囲のヒートシンク２０の一面２１との間には隙間が存在するが、絶縁膜４０は、当該電極面１１の全体を被覆するとともに当該隙間を超えてヒートシンク２０の一面２１の実質全体を被覆している。   As shown in FIG. 1, the electrode surface 11 of the semiconductor chip 10 and the one surface 21 of the heat sink 20 are provided with an electrically insulating insulating film 40 that covers the electrode surface 11 and the one surface 21. Although there is a gap between the electrode surface 11 of the semiconductor chip 10 and the one surface 21 of the heat sink 20 around the semiconductor chip 10, the insulating film 40 covers the entire electrode surface 11 and exceeds the gap to form the heat sink 20. The substantially entire surface 21 is covered.

つまり、絶縁膜４０は、ヒートシンク２０の凹部２２の開口部における半導体チップ１０の電極面１１とヒートシンク２０の一面２１との隙間を埋めるように、当該隙間を跨いで設けられている。   That is, the insulating film 40 is provided across the gap so as to fill the gap between the electrode surface 11 of the semiconductor chip 10 and the one surface 21 of the heat sink 20 in the opening of the recess 22 of the heat sink 20.

この絶縁膜４０は、塗布・硬化やフィルム貼り付けなどにより形成されたポリイミドなどの樹脂膜や、蒸着やスパッタなどにより形成されたシリコン酸化膜、シリコン窒化膜などの無機物の膜よりなる。ここでは、絶縁膜４０は、塗布・硬化されたポリイミドよりなる膜である。   The insulating film 40 is made of a resin film such as polyimide formed by coating / curing or film pasting, or an inorganic film such as a silicon oxide film or a silicon nitride film formed by vapor deposition or sputtering. Here, the insulating film 40 is a film made of a coated and cured polyimide.

さらに、この絶縁膜４０のうち半導体チップ１０の電極１２に対応する部位には、絶縁膜４０の表面から当該電極１２まで絶縁膜４０の厚さ方向に貫通する開口部４１が設けられている。そして、この絶縁膜４０の開口部４１には、電気伝導性および熱伝導性を有する金属部材５０が充填されており、金属部材５０と半導体チップ１０の電極１２とは電気的に接続されている。   Furthermore, an opening 41 that penetrates from the surface of the insulating film 40 to the electrode 12 in the thickness direction of the insulating film 40 is provided in a portion of the insulating film 40 corresponding to the electrode 12 of the semiconductor chip 10. The opening 41 of the insulating film 40 is filled with a metal member 50 having electrical conductivity and thermal conductivity, and the metal member 50 and the electrode 12 of the semiconductor chip 10 are electrically connected. .

この金属部材５０としては、スパッタや蒸着あるいはペーストの塗布・硬化などにより形成された金属が挙げられる。ここでは、後述するように、開口部４１内においては、電極１２側から、スパッタにより形成されたＴｉ、ＴｉＮ、Ｔａなどのバリアメタル層、Ｃｕシード層、およびメッキにより形成されたＣｕメッキが積層されており、この積層体が金属部材５０として構成されている。   Examples of the metal member 50 include metals formed by sputtering, vapor deposition, paste application / curing, or the like. Here, as will be described later, in the opening 41, a barrier metal layer such as Ti, TiN, and Ta formed by sputtering, a Cu seed layer, and a Cu plating formed by plating are stacked from the electrode 12 side. The laminate is configured as a metal member 50.

また、図１、図２に示されるように、ヒートシンク２０の一面２１のうち凹部２２の開口部の周囲部分に位置する絶縁膜４０の表面には、電気端子６０が設けられている。ここでは、電気端子６０は、半導体チップ１０の電極面１１上に位置する絶縁膜４０のうち半導体チップ１０の電極１２から外れた部位、つまり開口部４１から外れた部位の表面にも設けられている。   As shown in FIGS. 1 and 2, an electrical terminal 60 is provided on the surface of the insulating film 40 located in the peripheral portion of the opening of the recess 22 in the one surface 21 of the heat sink 20. Here, the electrical terminal 60 is also provided on the surface of the insulating film 40 located on the electrode surface 11 of the semiconductor chip 10, the part removed from the electrode 12 of the semiconductor chip 10, that is, the part removed from the opening 41. Yes.

そして、電気端子６０とヒートシンク２０とは、これらの間に介在する絶縁膜４０によって電気的に絶縁されている。また、電気端子６０と半導体チップ１０の電極面１１との間も、当該間に介在する絶縁膜４０によって電気的に絶縁されている。   The electrical terminal 60 and the heat sink 20 are electrically insulated by an insulating film 40 interposed therebetween. Further, the electrical terminal 60 and the electrode surface 11 of the semiconductor chip 10 are also electrically insulated by the insulating film 40 interposed therebetween.

この電気端子６０は、半導体装置１の外部と電気的に接続される端子であり、半導体チップ１０の電極１２の数に応じた数の電気端子６０が設けられている。この電気端子６０は、めっきや塗布・硬化、あるいは蒸着やスパッタなどにより形成された導電性材料よりなるものである。ここでは、電気端子６０は、Ｃｕメッキよりなる。   The electrical terminals 60 are terminals that are electrically connected to the outside of the semiconductor device 1, and the number of electrical terminals 60 corresponding to the number of electrodes 12 of the semiconductor chip 10 is provided. The electrical terminal 60 is made of a conductive material formed by plating, coating / curing, vapor deposition, sputtering, or the like. Here, the electrical terminal 60 is made of Cu plating.

また、絶縁膜４０の表面には、電気端子６０と上記開口部４１との間を延びるように、配線層７０が設けられている。この配線層７０は、一端が上記開口部４１に充填された金属部材５０に電気的に接続され、他端が電気端子６０まで延びて電気端子６０に電気的に接続されたものである。   A wiring layer 70 is provided on the surface of the insulating film 40 so as to extend between the electrical terminal 60 and the opening 41. One end of the wiring layer 70 is electrically connected to the metal member 50 filled in the opening 41, and the other end extends to the electrical terminal 60 and is electrically connected to the electrical terminal 60.

この配線層７０も、上記電気端子６０と同様のメッキや蒸着などにより形成された導電性材料よりなり、ここではＣｕメッキよりなる。こうして、絶縁膜４０の開口部４１を介して、半導体チップ１０の電極１２と電気端子６０とが、配線層７０によって電気的に接続されている。   The wiring layer 70 is also made of a conductive material formed by plating or vapor deposition similar to the electric terminal 60, and here is made of Cu plating. Thus, the electrode 12 of the semiconductor chip 10 and the electrical terminal 60 are electrically connected by the wiring layer 70 through the opening 41 of the insulating film 40.

また、本実施形態では、ヒートシンク２０の一面２１のうち凹部２２の開口部の周囲部分に位置する絶縁膜４０上には、外部との熱的接続を行う放熱端子６５が設けられている。上記電気端子６０では、当該電気端子６０とヒートシンク２０の一面２１との間に絶縁膜４０が介在していたが、この放熱端子６５はヒートシンク２０と熱的に接続されたものである。放熱端子６５は、電気端子６０と同様の形成方法、同様の材料よりなり、ここでは、放熱端子６５はＣｕメッキよりなる。   Further, in the present embodiment, a heat radiating terminal 65 that performs thermal connection with the outside is provided on the insulating film 40 located in the peripheral portion of the opening of the recess 22 in the one surface 21 of the heat sink 20. In the electric terminal 60, the insulating film 40 is interposed between the electric terminal 60 and the one surface 21 of the heat sink 20. The heat radiating terminal 65 is thermally connected to the heat sink 20. The heat radiating terminal 65 is made of the same forming method and the same material as the electric terminal 60, and here, the heat radiating terminal 65 is made of Cu plating.

つまり、図１に示されるように、ヒートシンク２０の一面２１の凹部２２の開口部の周囲部分に位置する絶縁膜４０のうち放熱端子６５の直下に位置する部位には、絶縁膜４０の表面からヒートシンク２０の一面２１まで到達する開口部４２が設けられている。そして、この開口部４２には、上記同様の金属部材５０が充填され、この金属部材５０と放熱端子６５とが熱的に接続されている。   That is, as shown in FIG. 1, the portion of the insulating film 40 located in the peripheral portion of the opening portion of the concave portion 22 of the one surface 21 of the heat sink 20 is located immediately below the heat radiation terminal 65 from the surface of the insulating film 40. An opening 42 reaching the one surface 21 of the heat sink 20 is provided. The opening 42 is filled with the same metal member 50 as described above, and the metal member 50 and the heat radiation terminal 65 are thermally connected.

こうして、開口部４２に設けられた放熱端子６５は、ヒートシンク２０の一面２１と熱的に接続され、本半導体装置１においては、この放熱端子６５を介して、ヒートシンク２０と外部とが熱的に接続されるようになっている。   Thus, the heat dissipation terminal 65 provided in the opening 42 is thermally connected to the one surface 21 of the heat sink 20. In the semiconductor device 1, the heat sink 20 and the outside are thermally connected via the heat dissipation terminal 65. Connected.

そして、本実施形態では、上記電気端子６０と外部との電気的接続および放熱端子６５と外部との熱的接続は、銅よりなるポスト８０およびはんだ端子９０を介して行われるようになっている。   In this embodiment, the electrical connection between the electrical terminal 60 and the outside and the thermal connection between the heat radiation terminal 65 and the outside are performed via the post 80 and the solder terminal 90 made of copper. .

ポスト８０は柱状のものであり、Ｃｕメッキなどよりなる。このポスト８０は、各端子６０、６５から半導体チップ１０およびヒートシンク２０の厚さ方向に延びており、その先端部に、はんだ端子９０が設けられている。   The post 80 is columnar and is made of Cu plating or the like. The post 80 extends from the terminals 60 and 65 in the thickness direction of the semiconductor chip 10 and the heat sink 20, and a solder terminal 90 is provided at the tip thereof.

はんだ端子９０は、Ｃｕ、Ａｇ、Ｓｎなどの金属よりなるはんだよりなり、これらのはんだペーストを印刷・硬化させることにより形成される。これにより、ポスト８０を介して、電気端子６０とはんだ端子９０との電気的接続および放熱端子６５とはんだ端子９０との電気的接続がなされている。   The solder terminal 90 is made of solder made of a metal such as Cu, Ag, or Sn, and is formed by printing and curing these solder pastes. Thereby, the electrical connection between the electrical terminal 60 and the solder terminal 90 and the electrical connection between the heat radiation terminal 65 and the solder terminal 90 are made via the post 80.

また、絶縁膜４０の表面にはモールド樹脂１００が設けられており、当該絶縁膜４０の表面、電気端子６０、配線層７０、放熱端子６５およびポスト８０は、このモールド樹脂１００により封止されている。   Further, a mold resin 100 is provided on the surface of the insulating film 40, and the surface of the insulating film 40, the electrical terminals 60, the wiring layer 70, the heat radiating terminals 65, and the posts 80 are sealed with the mold resin 100. Yes.

ここで、ポスト８０におけるはんだ端子９０側の端面、つまり、ポスト８０の先端面がモールド樹脂１００より露出しており、この先端面に、はんだ端子９０が接続されている。このモールド樹脂１００は、エポキシ樹脂などの一般的なモールド材料よりなる。   Here, the end surface of the post 80 on the solder terminal 90 side, that is, the front end surface of the post 80 is exposed from the mold resin 100, and the solder terminal 90 is connected to the front end surface. The mold resin 100 is made of a general mold material such as an epoxy resin.

なお、図２では、各端子６０、６５は平面四角形であり、ポスト８０の長手方向と直交する方向の断面は円形であるが、半導体装置１における各端子６０、６５の平面形状、ポスト８０の当該断面形状はこれに限定されるものではない。   In FIG. 2, each of the terminals 60 and 65 is a plane quadrangle, and a cross section in a direction orthogonal to the longitudinal direction of the post 80 is circular. However, the planar shape of each of the terminals 60 and 65 in the semiconductor device 1 The cross-sectional shape is not limited to this.

また、電気端子６０および放熱端子６５は、少なくともヒートシンク２０の一面２１上に位置していればよいものであり、上記図２の配置形態に限定されない。また、配線層７０のパターンについても、開口部４１の金属部材５０と電気端子６０との間をつなぐものであれば、適宜変更可能である。後述の図１０等には、図２とは異なる配置例を示している。   Moreover, the electrical terminal 60 and the heat radiating terminal 65 should just be located on the one surface 21 of the heat sink 20, and are not limited to the arrangement | positioning form of the said FIG. Also, the pattern of the wiring layer 70 can be appropriately changed as long as it connects the metal member 50 of the opening 41 and the electric terminal 60. FIG. 10 and the like to be described later show an arrangement example different from FIG.

このような構成を有する半導体装置１は、はんだ端子９０にて外部の基材に実装される。図３は、本半導体装置１をマザーボード２に実装してなる実装構造を示す概略断面図である。   The semiconductor device 1 having such a configuration is mounted on an external base material by solder terminals 90. FIG. 3 is a schematic cross-sectional view showing a mounting structure in which the semiconductor device 1 is mounted on the motherboard 2.

マザーボード２は、プリント基板やセラミック基板などの配線基板であり、その一面には、Ｃｕやアルミニウムなどよりなる基板電極２ａが設けられている。そして、半導体装置１は、このマザーボード２の一面に搭載され、はんだ端子９０と基板電極２ａとが電気的・機械的に接続されている。   The mother board 2 is a wiring board such as a printed board or a ceramic board, and a substrate electrode 2a made of Cu, aluminum or the like is provided on one surface thereof. The semiconductor device 1 is mounted on one surface of the mother board 2, and the solder terminals 90 and the substrate electrodes 2a are electrically and mechanically connected.

これにより、半導体チップ１０の電極１２は、配線層７０、電気端子６０、ポスト８０およびはんだ端子９０を介して、マザーボード２と電気的に接続される。また、この電気的接続経路を構成する各部材は、熱伝導性の部材でもあるので、熱的な接続もなされる。また、ヒートシンク２０は、放熱端子６５、ポスト８０、はんだ端子９０を介してマザーボード２に熱的に接続される。   Thereby, the electrode 12 of the semiconductor chip 10 is electrically connected to the mother board 2 through the wiring layer 70, the electric terminal 60, the post 80 and the solder terminal 90. Moreover, since each member which comprises this electrical connection path | route is also a heat conductive member, thermal connection is also made. The heat sink 20 is thermally connected to the mother board 2 through the heat radiating terminals 65, the posts 80, and the solder terminals 90.

また、図３においては、ヒートシンク２０の一面２１とは反対側の板面には、半導体装置１を収納するアルミケース３が配置されており、ヒートシンク２０とアルミケース３とは、シリコーンゲルなどの熱伝導性に優れたゲル４を介して、熱的に接続されている。   In FIG. 3, an aluminum case 3 for housing the semiconductor device 1 is disposed on the plate surface opposite to the one surface 21 of the heat sink 20, and the heat sink 20 and the aluminum case 3 are made of silicone gel or the like. It is thermally connected through the gel 4 excellent in thermal conductivity.

こうして、半導体装置１における半導体チップ１０の熱は、電極面１１側ではマザーボード２に放熱され、それとは反対側ではアルミケース３に放熱されるようになっている。こうして、半導体チップ１０の両板面、ヒートシンク２０の両板面からの放熱が可能となり、高い放熱性が期待できる。   Thus, the heat of the semiconductor chip 10 in the semiconductor device 1 is radiated to the mother board 2 on the electrode surface 11 side, and radiated to the aluminum case 3 on the opposite side. Thus, heat can be radiated from both plate surfaces of the semiconductor chip 10 and both plate surfaces of the heat sink 20, and high heat dissipation can be expected.

なお、半導体装置１とマザーボード２との間に、はんだ端子９０による機械的接続強度を補強するためのアンダーフィル樹脂を充填してもよい。また、はんだ端子９０に代えて、モールド樹脂１００から露出するポスト８０の先端面に無電解メッキにより形成されたＮｉ／Ａｕ等のメッキ電極を用いてもよい。   Note that an underfill resin for reinforcing the mechanical connection strength by the solder terminals 90 may be filled between the semiconductor device 1 and the mother board 2. Further, instead of the solder terminal 90, a plating electrode such as Ni / Au formed by electroless plating on the front end surface of the post 80 exposed from the mold resin 100 may be used.

次に、本実施形態の半導体装置１の製造方法について、図４〜図１５を参照して述べる。図４〜図１５は、本製造方法の工程図であり、当該図番の順に各工程を行うものである。なお、図４〜図６および図８〜図１５において、（ａ）、（ｂ）はそれぞれ、ワークの概略平面図、概略断面図である。また、図７は、図６に示される絶縁膜配置工程の詳細を示す概略断面図である。   Next, a method for manufacturing the semiconductor device 1 of the present embodiment will be described with reference to FIGS. 4 to 15 are process diagrams of the manufacturing method, and each process is performed in the order of the figure numbers. In FIGS. 4 to 6 and FIGS. 8 to 15, (a) and (b) are a schematic plan view and a schematic cross-sectional view of a workpiece, respectively. FIG. 7 is a schematic sectional view showing details of the insulating film arranging step shown in FIG.

本製造方法は、１個の半導体装置１を形成するためのヒートシンク２０が複数個連結した多連状態のヒートシンク２０を用いて製造プロセスを行い、最後にダイシングして１個の半導体装置１のサイズに個片化することで、半導体装置１を形成するものである。   In this manufacturing method, a manufacturing process is performed using a heat sink 20 in a multiple state in which a plurality of heat sinks 20 for forming one semiconductor device 1 are connected, and finally the size of one semiconductor device 1 is obtained by dicing. The semiconductor device 1 is formed by dividing into pieces.

［図４の工程：凹部形成工程］
この工程では、ヒートシンク２０となる板状素材に対して、その一面２１からプレス加工や切削加工、エッチング加工などにより、凹部２２を形成する。凹部２２の深さは、上記ダイボンド材３０の厚さを考慮し、マウント後の半導体チップ１０の電極面１１とヒートシンク２０の一面２１とが面一になるよう設定する。 [Step of FIG. 4: recessed portion forming step]
In this step, the concave portion 22 is formed from one surface 21 of the plate-like material to be the heat sink 20 by pressing, cutting, etching, or the like. The depth of the recess 22 is set so that the electrode surface 11 of the mounted semiconductor chip 10 and the one surface 21 of the heat sink 20 are flush with each other in consideration of the thickness of the die bond material 30.

具体的には、半導体チップ１０よりも厚いヒートシンク２０に対して、半導体チップ１０の厚さよりも深く（たとえば２０μｍほど深く）、半導体チップ１０の平面サイズよりも大き目の開口サイズを有する凹部２２を形成する。   Specifically, a recess 22 having an opening size deeper than the thickness of the semiconductor chip 10 (for example, about 20 μm deep) and larger than the planar size of the semiconductor chip 10 is formed with respect to the heat sink 20 thicker than the semiconductor chip 10. To do.

また、好ましくは、図４に示されるように、プレスやレーザ加工などにより、凹部２２の底部に、ヒートシンク２０の一面２１とは反対側の板面まで貫通するエアベント２３を設ける。このエアベント２３は、凹部２２内に塗布されたダイボンド材３０の空気抜きの役目をするものである。   Preferably, as shown in FIG. 4, an air vent 23 penetrating to the plate surface opposite to the one surface 21 of the heat sink 20 is provided at the bottom of the recess 22 by pressing or laser processing. The air vent 23 serves to release air from the die bond material 30 applied in the recess 22.

［図５の工程：ダイボンド材配置およびチップマウント工程］
次に、凹部２２内に、ディスペンス法などにより、ダイボンド材３０を塗布やフィルムとして配置する。その後、ダイボンド材３０の上から凹部２２内に半導体チップ１０をマウントする。このチップマウントは、ヒートシンク２０に設けられた図示しないアライメントマークを利用して精度よく行う。その後、塗布されたダイボンド材３０の場合は、これを加熱乾燥して硬化させる。 [Process of FIG. 5: Die Bond Material Placement and Chip Mounting Process]
Next, the die bonding material 30 is disposed in the recess 22 as a coating or film by a dispensing method or the like. Thereafter, the semiconductor chip 10 is mounted in the recess 22 from above the die bond material 30. This chip mounting is performed with high precision using an alignment mark (not shown) provided on the heat sink 20. Thereafter, in the case of the applied die bond material 30, this is heated and dried to be cured.

ここで、塗布されるダイボンド材３０は、半導体チップ１０が凹部２２内にマウントされたときでも、当該チップ１０の表面に這い上がらない量を適量とする。また、ダイボンド材３０がダイアタッチフィルムの場合には、チップマウント後に半導体チップ１０の電極面１１とヒートシンク２０の一面２１とが極力、面一になる厚さを選定する。   Here, an appropriate amount of the die bond material 30 to be applied is an amount that does not crawl on the surface of the chip 10 even when the semiconductor chip 10 is mounted in the recess 22. When the die bond material 30 is a die attach film, a thickness is selected so that the electrode surface 11 of the semiconductor chip 10 and the one surface 21 of the heat sink 20 are as flush as possible after chip mounting.

［図６および図７の工程：絶縁膜配置工程］
次に、本工程では、ヒートシンク２０の凹部２２の開口部における半導体チップ１０の電極面１１とヒートシンク２０の一面２１との隙間を埋めるように、これら電極面１１および一面２１の全体に、絶縁膜４０を形成する。 [Steps in FIGS. 6 and 7: Insulating Film Arrangement Step]
Next, in this step, an insulating film is formed over the electrode surface 11 and the entire surface 21 so as to fill a gap between the electrode surface 11 of the semiconductor chip 10 and the one surface 21 of the heat sink 20 in the opening of the recess 22 of the heat sink 20. 40 is formed.

ここでは、上記隙間を埋めるように、絶縁膜４０となる液状のポリイミドを、スピンコートもしくは印刷により塗布する。この場合、真空脱泡しながら塗布を行うことが好ましい。また、半導体チップ１０の電極面１１とヒートシンク２０の一面２１との段差をカバーする必要があるため、塗布される膜厚は、当該段差以上の大きさ、たとえば１５〜２０μｍの厚いものとすることが好ましい。   Here, the liquid polyimide used as the insulating film 40 is applied by spin coating or printing so as to fill the gap. In this case, application is preferably performed while vacuum degassing. Further, since it is necessary to cover the step between the electrode surface 11 of the semiconductor chip 10 and the one surface 21 of the heat sink 20, the applied film thickness is larger than the step, for example, 15 to 20 μm thick. Is preferred.

ここで、図７（ａ）に示されるように、塗布された絶縁膜４０において、その表面に段差が生じる場合には、図７（ｂ）に示されるように、スキージＫ１で当該表面をならしたり、型Ｋ２で当該表面を押さえたりして、当該表面を平坦化する。その後、塗布された絶縁膜４０を加熱して硬化させれば、絶縁膜４０ができあがる。   Here, as shown in FIG. 7A, when a step is generated on the surface of the applied insulating film 40, the surface is smoothed with a squeegee K1 as shown in FIG. 7B. Or pressing the surface with the mold K2 to flatten the surface. Then, if the applied insulating film 40 is heated and cured, the insulating film 40 is completed.

なお、絶縁膜４０がフィルムよりなる場合には、真空雰囲気にてローラーなどで絶縁膜４０をラミネートする。この場合も、半導体チップ１０の電極面１１とヒートシンク２０の一面２１との段差をカバーする必要があるため、当該フィルムの膜厚は、たとえば１０〜２０μｍの厚いものとするのが好ましい。   When the insulating film 40 is made of a film, the insulating film 40 is laminated with a roller or the like in a vacuum atmosphere. Also in this case, since it is necessary to cover the step between the electrode surface 11 of the semiconductor chip 10 and the one surface 21 of the heat sink 20, it is preferable that the film has a thickness of, for example, 10 to 20 μm.

また、半導体チップ１０の電極面１１とヒートシンク２０の一面２１との段差については、配線層形成などのための露光精度の点から０であることが望ましいが、当該段差が存在しても、後述のレジスト塗布、露光、めっき工程が可能であれば問題はない。それ以上の段差の場合は、上記したように絶縁膜４０を厚くして段差を吸収するようにすればよい。   Further, the step between the electrode surface 11 of the semiconductor chip 10 and the one surface 21 of the heat sink 20 is preferably 0 from the viewpoint of exposure accuracy for forming a wiring layer or the like. There is no problem if the resist coating, exposure, and plating steps are possible. When the level difference is larger than that, the insulating film 40 may be thickened to absorb the level difference as described above.

［図８の工程：開口部形成工程］
次に、この工程では、絶縁膜４０のうち半導体チップ１０の電極１２に対応する部位、および、ヒートシンク２０の一面２１の放熱端子６５を形成する部位に、開口部４１、４２を形成する。 [Step of FIG. 8: Opening Forming Step]
Next, in this step, openings 41 and 42 are formed in a portion of the insulating film 40 corresponding to the electrode 12 of the semiconductor chip 10 and a portion where the heat radiation terminal 65 of the one surface 21 of the heat sink 20 is formed.

具体的には、絶縁膜４０の当該部位をフォトリソグラフ法により除去し、開口部４１、４２を形成すればよい。なお、この工程では、後述のダイシング工程において、ダイシング性の向上のため、ダイシングライン上の絶縁膜４０も除去することが好ましく、図８では、当該部分も除去してある。   Specifically, the openings 41 and 42 may be formed by removing the portion of the insulating film 40 by photolithography. In this step, it is preferable to remove the insulating film 40 on the dicing line in the dicing step, which will be described later, in order to improve the dicing property. In FIG. 8, this portion is also removed.

［図９の工程：バリアメタル層およびＣｕシード層形成工程］
次に、この工程では、開口部４１、４２が形成された絶縁膜４０の表面の全体に、絶縁膜４０側からバリアメタル層５１、Ｃｕシード層５２を順次形成する。バリアメタル層５１は、材料はＴｉ、ＴｉＮ、Ｔａなどであり、厚さはたとえば１μｍ以下であり、Ｃｕシード層５２は、厚さはたとえば０．５μｍ以下である。 [Step of FIG. 9: Barrier Metal Layer and Cu Seed Layer Forming Step]
Next, in this step, a barrier metal layer 51 and a Cu seed layer 52 are sequentially formed from the insulating film 40 side over the entire surface of the insulating film 40 in which the openings 41 and 42 are formed. The barrier metal layer 51 is made of Ti, TiN, Ta or the like, and has a thickness of 1 μm or less, for example, and the Cu seed layer 52 has a thickness of 0.5 μm or less, for example.

これらの層５１、５２はスパッタ法により形成する。バリアメタル層５１は、その上のＣｕと電極１１を構成するＡｌの拡散防止と、Ｃｕとポリイミドよりなる絶縁膜４０との密着性向上を目的としたものであり、Ｃｕシード層５２は、後述するＣｕメッキの電極となるものである。   These layers 51 and 52 are formed by sputtering. The barrier metal layer 51 is for the purpose of preventing the diffusion of Cu and the Al constituting the electrode 11 and improving the adhesion between the insulating film 40 made of Cu and polyimide. The Cu seed layer 52 is described later. It becomes a Cu plating electrode.

ここで、これらバリアメタル層５１およびＣｕシード層５２は、絶縁膜４０の表面および絶縁膜４０の開口部４１、４２の内部にも入り込んで形成されるため、当該開口部４１、４２においては、これらの層５１、５２は、半導体チップ１０の電極１２およびヒートシンク２０の一面２１の上にも成膜される。   Here, since the barrier metal layer 51 and the Cu seed layer 52 are formed so as to also enter the surface of the insulating film 40 and the openings 41 and 42 of the insulating film 40, These layers 51 and 52 are also formed on the electrode 12 of the semiconductor chip 10 and the one surface 21 of the heat sink 20.

［図１０の工程：端子および配線層形成工程］
次に、この工程では、Ｃｕメッキにより、上記電気端子６０、放熱端子６５および配線層７０を形成する。具体的には、まず、Ｃｕシード層５２の表面全体に、レジストを塗布する。当該レジストの膜厚は、たとえば５〜１０μｍとする。 [Step of FIG. 10: Terminal and Wiring Layer Formation Step]
Next, in this step, the electrical terminal 60, the heat radiating terminal 65, and the wiring layer 70 are formed by Cu plating. Specifically, first, a resist is applied to the entire surface of the Cu seed layer 52. The thickness of the resist is, for example, 5 to 10 μm.

続いて、このレジストに対してフォトリソグラフ法によって、上記電気端子６０、放熱端子６５および配線層７０の配置パターンと同じ開口パターンを形成する。そして、この開口パターンを有するレジストをマスクとして、電気メッキを行い、当該マスクの開口パターンにてＣｕメッキを行う。   Subsequently, the same opening pattern as the arrangement pattern of the electric terminal 60, the heat radiating terminal 65, and the wiring layer 70 is formed on the resist by photolithography. Then, electroplating is performed using the resist having the opening pattern as a mask, and Cu plating is performed using the opening pattern of the mask.

このＣｕメッキの厚さはたとえば５μｍ以上あればよい。これにより、Ｃｕシード層５１の上に、Ｃｕメッキよりなる電気端子６０、放熱端子６５および配線層７０が形成される。その後、当該レジストを剥離する。このときの状態が図１０に示される。   The thickness of this Cu plating may be, for example, 5 μm or more. Thereby, on the Cu seed layer 51, the electric terminal 60, the thermal radiation terminal 65, and the wiring layer 70 which consist of Cu plating are formed. Thereafter, the resist is peeled off. The state at this time is shown in FIG.

このように、本実施形態の製造方法によれば、電気端子６０、放熱端子６５および配線層７０は、バリアメタル層５１、Ｃｕシード層５２を下地としてＣｕメッキがなされた積層体として構成される。また、絶縁膜４０の開口部４１に充填されている金属部材５０、開口部４２に充填されている金属部材５０については、当該積層体が絶縁膜４０の表面から開口部４１、４２の段差を跨いで開口部４１、４２に入り込んだものとして構成される。   Thus, according to the manufacturing method of the present embodiment, the electric terminal 60, the heat radiating terminal 65, and the wiring layer 70 are configured as a laminate in which Cu plating is performed with the barrier metal layer 51 and the Cu seed layer 52 as a base. . In addition, for the metal member 50 filled in the opening 41 of the insulating film 40 and the metal member 50 filled in the opening 42, the laminate has a step difference between the openings 41 and 42 from the surface of the insulating film 40. It is configured so as to enter the openings 41 and 42 across the bridge.

つまり、本実施形態では、絶縁膜４０の開口部４１に充填されている金属部材５０、開口部４２に充填されている金属部材５０のそれぞれについては、これら開口部４１、４２に入り込んでいる配線層７０の一部、放熱端子６５の一部とみなすことができる。   That is, in the present embodiment, for the metal member 50 filled in the opening 41 of the insulating film 40 and the metal member 50 filled in the opening 42, the wiring that has entered the openings 41 and 42, respectively. It can be regarded as a part of the layer 70 and a part of the heat radiation terminal 65.

［図１１の工程：ポスト形成工程］
次に、この工程では、電気端子６０および放熱端子６５の上にＣｕメッキよりなるポスト８０を形成する。まず、絶縁膜４０の全面にレジストを形成するが、このレジストの厚さは、ポスト８０の高さと同一とする。たとえば、５０〜１００μｍとする。このような厚膜のレジストを形成する場合、塗布でもよいが、レジストフィルムを貼り付けることが好ましい。なお、レジストフィルムは複数枚重ねてもよい。 [Step of FIG. 11: Post-Forming Step]
Next, in this step, posts 80 made of Cu plating are formed on the electrical terminals 60 and the heat radiating terminals 65. First, a resist is formed on the entire surface of the insulating film 40, and the thickness of this resist is the same as the height of the post 80. For example, it is set to 50 to 100 μm. When such a thick film resist is formed, it may be applied, but it is preferable to attach a resist film. A plurality of resist films may be stacked.

次に、このレジストに対してフォトリソグラフ法によって、上記電気端子６０および放熱端子６５が露出するように開口パターンを形成する。そして、この開口パターンを有するレジストをマスクとして、電気メッキを行い、当該マスクの開口パターンにてＣｕメッキを行う。これによりＣｕメッキよりなるポスト８０ができあがる。   Next, an opening pattern is formed on the resist by photolithography so that the electric terminals 60 and the heat radiating terminals 65 are exposed. Then, electroplating is performed using the resist having the opening pattern as a mask, and Cu plating is performed using the opening pattern of the mask. As a result, a post 80 made of Cu plating is completed.

その後、このレジストを剥離する。これにより、絶縁膜４０の表面全体に、バリアメタル層５１、Ｃｕシード層５２が形成され、そのＣｕシード層５２の上に、パターニングされたＣｕメッキよりなる電気端子６０、放熱端子６５および配線層７０が形成され、さらに、各端子６０、６５の上にＣｕメッキよりなるポスト８０が形成された状態となる。   Thereafter, the resist is peeled off. Thereby, the barrier metal layer 51 and the Cu seed layer 52 are formed on the entire surface of the insulating film 40. On the Cu seed layer 52, the electric terminal 60, the heat radiating terminal 65, and the wiring layer made of patterned Cu plating are formed. 70 is formed, and a post 80 made of Cu plating is formed on each of the terminals 60 and 65.

続いて、酸やアルカリなどのウェットエッチングなどにより、電気端子６０、放熱端子６５および配線層７０で被覆されている部位以外のバリアメタル層５１およびＣｕシード層５２を除去する。このときの状態が図８に示される。   Subsequently, the barrier metal layer 51 and the Cu seed layer 52 other than the portion covered with the electrical terminal 60, the heat radiating terminal 65, and the wiring layer 70 are removed by wet etching such as acid or alkali. The state at this time is shown in FIG.

［図１２の工程：樹脂封止工程］
次に、本工程では、絶縁膜４０の表面全体にモールド樹脂１００を配置し、絶縁膜４０の表面上の各部をモールド樹脂１００で封止する。この封止は、金型を用いたトランスファーモールド法や印刷などによる。このとき、ポスト８０の全体が埋まる厚さで封止してもよいし、シートモールド工法を使って、ポスト８０の先端面をモールド樹脂１００より高くしてモールド樹脂１００より露出させるようにしてもよい。 [Step of FIG. 12: Resin sealing step]
Next, in this step, the mold resin 100 is disposed on the entire surface of the insulating film 40, and each part on the surface of the insulating film 40 is sealed with the mold resin 100. This sealing is performed by a transfer molding method using a mold or printing. At this time, the post 80 may be sealed to a thickness that fills the whole, or the tip end surface of the post 80 may be made higher than the mold resin 100 and exposed from the mold resin 100 using a sheet molding method. Good.

［図１３の工程：樹脂研削工程］
この工程は、前工程の樹脂封止工程において、ポスト８０の全体がモールド樹脂１００に埋まるような封止形態とした場合に行われるものである。具体的には、研削機を用いてモールド樹脂１００を研削・除去し、ポスト８０の先端面をモールド樹脂１００の表面にて露出させる。なお、研削後には、研削ダレを除去するために、ポスト８０の先端面をエッチングしてもよいし、無電解Ｎｉ−Ａｕメッキで表面処理してもよい。 [Process of FIG. 13: Resin grinding process]
This step is performed when the entire post 80 is sealed in the mold resin 100 in the resin sealing step in the previous step. Specifically, the mold resin 100 is ground and removed by using a grinder, and the tip surface of the post 80 is exposed on the surface of the mold resin 100. In addition, after grinding, in order to remove grinding sagging, the front end surface of the post 80 may be etched, or surface treatment may be performed by electroless Ni—Au plating.

［図１４の工程：はんだ端子形成工程］
次に、この工程では、モールド樹脂１００から露出するポスト８０の先端面に、はんだボール搭載法、はんだペースト印刷法などにより、はんだ端子９０を形成する。 [Step of FIG. 14: Solder Terminal Formation Step]
Next, in this step, a solder terminal 90 is formed on the tip surface of the post 80 exposed from the mold resin 100 by a solder ball mounting method, a solder paste printing method, or the like.

［図１５の工程：ダイシング工程］
こうして、上記各工程を行った後、ダイサーにより、多連状態のワークをダイシングして１個の半導体装置１のサイズに個片化する。これにより、本実施形態の半導体装置１ができあがる。以上が本実施形態の製造方法である。 [Process in FIG. 15: Dicing Process]
In this way, after performing each of the above steps, the work in a multiple state is diced by a dicer and separated into the size of one semiconductor device 1. Thereby, the semiconductor device 1 of the present embodiment is completed. The above is the manufacturing method of this embodiment.

ところで、本実施形態によれば、半導体チップ１０の電極１２は、半導体チップ１０の電極面１１から当該電極面１１の外側のヒートシンク２０の一面２１上の電気端子６０まで、配線層７０を介して引き出されるため、配線層７０が再配線の役割を果たすものとなる。   By the way, according to the present embodiment, the electrode 12 of the semiconductor chip 10 extends from the electrode surface 11 of the semiconductor chip 10 to the electrical terminal 60 on the one surface 21 of the heat sink 20 outside the electrode surface 11 via the wiring layer 70. Since the wiring layer 70 is drawn, the wiring layer 70 plays a role of rewiring.

ここで、電気端子６０とヒートシンク２０とは、これらの間に介在する絶縁膜４０によって電気的に絶縁されているので問題ない。そのため、本実施形態によれば、半導体チップ１０をヒートシンク２０に埋め込んだタイプの半導体装置において、従来のような配線基板を別途用いることなく、半導体チップ１０の再配線を行うことができる。   Here, there is no problem because the electrical terminal 60 and the heat sink 20 are electrically insulated by the insulating film 40 interposed therebetween. Therefore, according to the present embodiment, in a semiconductor device of the type in which the semiconductor chip 10 is embedded in the heat sink 20, the semiconductor chip 10 can be rewired without using a conventional wiring board.

また、本実施形態では、ヒートシンク２０の一面２１のうち凹部２２の開口部の周囲部分に、ヒートシンク２０の一面と熱的に接続され且つ外部との熱的接続を行う放熱端子６５が設けられているので、ヒートシンク２０の熱を、放熱端子６５を介して、適切に外部に放熱することが可能となる。   Further, in the present embodiment, a heat radiating terminal 65 that is thermally connected to one surface of the heat sink 20 and thermally connected to the outside is provided on a portion of the one surface 21 of the heat sink 20 around the opening of the recess 22. Therefore, the heat of the heat sink 20 can be appropriately radiated to the outside via the heat radiating terminal 65.

また、本半導体装置１は、その平面サイズがヒートシンク２０の平面サイズと同等のものであるから、従来のワイヤボンディングＢＧＡよりも小型化することが可能となる。このような半導体装置１の用途としては、高い放熱性と省スペースを必要とするエンジンＥＣＵやアクチュエーターに直截する車載電子製品などが挙げられる。   In addition, since the planar size of the semiconductor device 1 is equivalent to the planar size of the heat sink 20, it can be made smaller than the conventional wire bonding BGA. Examples of the use of the semiconductor device 1 include an in-vehicle electronic product that directly faces an engine ECU or an actuator that requires high heat dissipation and space saving.

また、上記図１、図２に示されるように、本半導体装置１では、矩形板状のヒートシンク２０のコーナー部に、電気端子６０や放熱端子６５を配置しているが、当該コーナー部に配置された端子６０、６５については、コーナー部以外に配置されている端子６０、６５よりも平面形状における面積を大きくすることが望ましい。そうすれば、当該コーナー部におけるはんだ端子９０の面積を大きくすることができ、はんだクラックが発生しにくくなり、実装信頼性が向上する。   As shown in FIGS. 1 and 2, in the semiconductor device 1, the electrical terminals 60 and the heat radiating terminals 65 are arranged at the corners of the rectangular heat sink 20. For the terminals 60 and 65, it is desirable to make the area in the planar shape larger than the terminals 60 and 65 arranged at portions other than the corner portions. If it does so, the area of the solder terminal 90 in the said corner part can be enlarged, it becomes difficult to generate | occur | produce a solder crack, and mounting reliability improves.

また、本実施形態の半導体装置１では、外部との電気的接続を行う部分にモールド樹脂１００を設けている。そのため、外部との実装構造、つまりマザーボード２への実装構造において、半導体チップ１０およびヒートシンク２０と、マザーボード２との間に、モールド樹脂１００が介在する形となり、これら両者の熱膨張係数差に起因してはんだ端子９０に発生する応力を、モールド樹脂１００によって緩衝することが期待できる。   Further, in the semiconductor device 1 of the present embodiment, the mold resin 100 is provided in a portion that is electrically connected to the outside. Therefore, in the external mounting structure, that is, the mounting structure on the mother board 2, the mold resin 100 is interposed between the semiconductor chip 10 and the heat sink 20 and the mother board 2, which is caused by the difference in thermal expansion coefficient between them. Thus, the stress generated in the solder terminal 90 can be expected to be buffered by the mold resin 100.

（第２実施形態）
図１６〜図１８は、本発明の第２実施形態に係る半導体装置の製造方法の要部を示す工程図であり、図１６はチップマウント工程までを示す図、図１７はポスト形成および金属部材充填工程までを示す図、図１８はテープ貼り付け工程を示す図である。なお、これら図１６〜図１８では、各工程におけるワークの概略断面構成を示している。 (Second Embodiment)
16 to 18 are process diagrams showing the main part of the method of manufacturing a semiconductor device according to the second embodiment of the present invention, FIG. 16 is a diagram showing up to the chip mounting process, and FIG. 17 is a post formation and metal member. The figure which shows to a filling process, FIG. 18 is a figure which shows a tape sticking process. In addition, in these FIGS. 16-18, the general | schematic cross-section structure of the workpiece | work in each process is shown.

本実施形態は、上記第１実施形態に比べて、絶縁膜４０上に電気端子６０、放熱端子６５、配線層７０およびポスト８０まで形成した後に、この絶縁膜４０を半導体チップ１０に組み付けることが相違するところであり、ここでは、その相違点を中心に述べることとする。   In the present embodiment, compared to the first embodiment, after the electrical terminals 60, the heat radiation terminals 65, the wiring layers 70 and the posts 80 are formed on the insulating film 40, the insulating film 40 can be assembled to the semiconductor chip 10. This is a difference, and here, the difference will be mainly described.

図１６（ａ）に示されるように、本実施形態においても、電極面１１に電極１２が形成された半導体チップ１０を用意する。ここでは、電極１２の表面に無電解Ｎｉ−Ａｕメッキ１２ａを施している。   As shown in FIG. 16A, also in this embodiment, the semiconductor chip 10 having the electrode 12 formed on the electrode surface 11 is prepared. Here, electroless Ni—Au plating 12 a is applied to the surface of the electrode 12.

そして、図１６（ｂ）に示されるように、上記第１実施形態と同様に、凹部２２を形成した多連のヒートシンク２０に対して、ダイボンド材配置およびチップマウント工程を行い、この半導体チップ１０をヒートシンク２０に埋め込む。なお、図１６（ｂ）では、図中の左側から右側に向かってベルトコンベアなどにより、ワークが移送されていき、各工程が順次行われるようになっている。ここでは、ディスペンサＫ３により、ダイボンド材３０を供給している。   Then, as shown in FIG. 16B, as in the first embodiment, a die bonding material arrangement and a chip mounting process are performed on the multiple heat sinks 20 in which the recesses 22 are formed. Are embedded in the heat sink 20. In FIG. 16B, the work is transferred from the left side to the right side in the figure by a belt conveyor or the like, and the respective steps are sequentially performed. Here, the die-bonding material 30 is supplied by the dispenser K3.

一方、図１７に示されるように、絶縁膜４０上に電気端子６０、放熱端子６５、配線層７０およびポスト８０を形成するとともに、絶縁膜４０の開口部４１、４２に金属部材５０を充填する。   On the other hand, as shown in FIG. 17, the electrical terminal 60, the heat dissipation terminal 65, the wiring layer 70 and the post 80 are formed on the insulating film 40, and the metal member 50 is filled in the openings 41 and 42 of the insulating film 40. .

ここでは、ポリイミドフィルムや熱可塑性樹脂フィルムなどよりなる絶縁膜４０の上にＣｕ薄膜６０ａが形成されたテープを用いる。このようなテープは市販されているものを用いることができる。そして、このテープを図１７中の左側から右側に向かって送り出しながら、各工程を順次行うようにしている。   Here, a tape in which a Cu thin film 60a is formed on an insulating film 40 made of a polyimide film, a thermoplastic resin film, or the like is used. Such a tape can use what is marketed. Then, each step is sequentially performed while feeding the tape from the left side to the right side in FIG.

送り出されたテープには、まず、Ｃｕ薄膜６０ａの表面に、たとえば感光性のレジストＭを形成する。次に、このレジストＭに対して露光、現像を行うことにより、電気端子６０、放熱端子６５および配線層７０の配置パターンと同じ開口パターンを形成する。   For example, a photosensitive resist M is formed on the surface of the Cu thin film 60a on the fed tape. Next, the resist M is exposed and developed to form the same opening pattern as the arrangement pattern of the electric terminals 60, the heat radiating terminals 65, and the wiring layer 70.

そして、この開口パターンを有するレジストＭをマスクとしてＣｕメッキを行うと、Ｃｕメッキよりなる電気端子６０、放熱端子６５および配線層７０が形成される。その後、当該レジストを剥離し、続いて、上記第１実施形態と同様に、レジスト形成、レジスト開口、Ｃｕメッキ、レジスト剥離を行うことにより、電気端子６０および放熱端子６５の上にＣｕメッキよりなるポスト８０を形成する。   Then, when Cu plating is performed using the resist M having the opening pattern as a mask, the electrical terminals 60, the heat radiating terminals 65, and the wiring layer 70 made of Cu plating are formed. Thereafter, the resist is peeled off, and subsequently, similarly to the first embodiment, resist formation, resist opening, Cu plating, and resist peeling are performed to form Cu plating on the electrical terminals 60 and the heat radiation terminals 65. A post 80 is formed.

次に、上記テープにおける絶縁膜４０に対して、図１７中の破線矢印に示されるように、レーザ照射を行い、絶縁膜４０に穴開け加工を施すことにより、絶縁膜４０に開口部４１、４２を形成する。   Next, the insulating film 40 in the tape is irradiated with a laser as shown by a broken line arrow in FIG. 17 to make a hole in the insulating film 40, thereby opening the insulating film 40 with an opening 41, 42 is formed.

次に、印刷法などにより、絶縁膜４０の開口部４１、４２に、電気伝導性および熱伝導性を有する金属ペースト（たとえばＡｇ−Ｓｎペーストなど）を充填し、これを硬化させることにより、開口部４１、４２に充填された金属部材５０を形成する。つまり、本実施形態の金属部材５０は金属ペーストを塗布・硬化させたものであり、これが、配線層６５や放熱端子７０と接して電気的接続や熱的接続がなされている。   Next, the openings 41 and 42 of the insulating film 40 are filled with a metal paste (for example, Ag-Sn paste) having electrical conductivity and thermal conductivity by a printing method or the like, and cured, thereby opening the openings. The metal member 50 filled in the portions 41 and 42 is formed. That is, the metal member 50 of the present embodiment is obtained by applying and curing a metal paste, and this is in contact with the wiring layer 65 and the heat radiating terminal 70 to be electrically connected or thermally connected.

次に、図１８に示されるように、ヒートシンク２０に埋め込まれた半導体チップ１０の電極面１１およびヒートシンク２０の一面２１に、上記テープの絶縁膜４０を貼り付けるとともに、半導体チップ１０の電極１２およびヒートシンク１０の一面２１と金属部材５０とを接触させる。当該テープの貼り付けは、熱圧着などにより行える。   Next, as shown in FIG. 18, the insulating film 40 of the tape is attached to the electrode surface 11 of the semiconductor chip 10 embedded in the heat sink 20 and the one surface 21 of the heat sink 20, and the electrode 12 of the semiconductor chip 10 and One surface 21 of the heat sink 10 is brought into contact with the metal member 50. The tape can be attached by thermocompression bonding.

なお、ここでは、ヒートシンク２０に半導体チップ１０を埋め込んだ後に上記テープの貼り付けを行ったが、半導体チップ１０のみを上記テープに接続した後に、この半導体チップ１０をヒートシンク２０に埋め込んでもよい。こうして、図１８の工程が終了し、その後は、上記第１実施形態と同様に、樹脂封止、樹脂研削、はんだ端子形成、ダイシングの各工程を行えば、本実施形態の半導体装置ができあがる。   Here, the tape is attached after the semiconductor chip 10 is embedded in the heat sink 20. However, the semiconductor chip 10 may be embedded in the heat sink 20 after only the semiconductor chip 10 is connected to the tape. Thus, the process of FIG. 18 is completed, and thereafter, the semiconductor device of this embodiment is completed by performing the steps of resin sealing, resin grinding, solder terminal formation, and dicing as in the first embodiment.

（第３実施形態）
図１９は、本発明の第３実施形態に係る半導体装置の製造方法の要部を示す工程図であり、チップマウント工程を示す工程図である。図１９において、（ａ）は多連のヒートシンク２０の概略平面図、（ｂ）は同ヒートシンク２０の概略断面図、（ｃ）はダイシング後の複数個の半導体チップ１０の概略平面図、（ｄ）は同複数個の半導体チップ１０の概略断面図、（ｅ）はチップマウント直後の状態を示す概略断面図である。なお、図１９（ｅ）ではダイボンド材３０は省略してある。 (Third embodiment)
FIG. 19 is a process diagram showing the main part of the semiconductor device manufacturing method according to the third embodiment of the present invention, and is a process diagram showing a chip mounting process. 19, (a) is a schematic plan view of a multiple heat sink 20, (b) is a schematic cross-sectional view of the heat sink 20, (c) is a schematic plan view of a plurality of semiconductor chips 10 after dicing, (d) ) Is a schematic cross-sectional view of the plurality of semiconductor chips 10, and (e) is a schematic cross-sectional view showing a state immediately after chip mounting. In FIG. 19E, the die bond material 30 is omitted.

本実施形態の製造方法は、チップマウント工程を変形したものであり、ウェハ状態からダイシングされて形成された複数個の半導体チップ１０を、ダイシングテープＫ４に付けたままの状態で、ウェハ形状をなす多連のヒートシンク２０に一括してマウントするようにしたものである。   The manufacturing method of this embodiment is a modification of the chip mounting process, and forms a wafer shape with a plurality of semiconductor chips 10 formed by dicing from the wafer state being attached to the dicing tape K4. A plurality of heat sinks 20 are collectively mounted.

図１９（ａ）、（ｂ）に示されるように、円盤状のウェハ形状をなす多連のヒートシンク２０の一面２１に、上記同様に、凹部２２を形成しておく。一方、半導体チップ１０は、円盤状のウェハで製造され、その後、電極面１１にダイシングテープＫ４を貼り付けて、ダイシングテープＫ４とは反対側からダイシングされて個片化される。   As shown in FIGS. 19A and 19B, a recess 22 is formed on one surface 21 of the multiple heat sinks 20 having a disk-like wafer shape in the same manner as described above. On the other hand, the semiconductor chip 10 is manufactured with a disk-shaped wafer, and then a dicing tape K4 is attached to the electrode surface 11, and is diced from the side opposite to the dicing tape K4 to be singulated.

その後、ダイシングテープＫ４を、その平面方向に引っ張って伸ばすことにより、個片化された各半導体チップ１０の間隔を大きくする。この状態が、図１９（ｃ）、（ｄ）に示されている。ここで、複数個の半導体チップ１０の位置は、上記多連のヒートシンク２０における複数個の凹部２２の位置と一致するようにする。   Thereafter, the dicing tape K4 is pulled and stretched in the plane direction, thereby increasing the interval between the individual semiconductor chips 10. This state is shown in FIGS. 19C and 19D. Here, the positions of the plurality of semiconductor chips 10 are made to coincide with the positions of the plurality of recesses 22 in the multiple heat sinks 20.

そして、上記多連のヒートシンク２０の各凹部２２に図示しないダイボンド材を配置した状態で、図１９（ｅ）に示されるように、この伸ばされたダイシングテープＫ４に貼りついている状態の半導体チップ１０を、当該凹部２２にマウントする。そして、このマウント終了後に、各半導体チップ１０からダイシングテープＫ４を剥がせば、本実施形態のチップマウント工程が完了する。   Then, in a state where a die bond material (not shown) is disposed in each recess 22 of the multiple heat sinks 20, as shown in FIG. 19 (e), the semiconductor chip 10 in a state of being stuck to the stretched dicing tape K4. Is mounted in the recess 22. Then, if the dicing tape K4 is peeled off from each semiconductor chip 10 after the end of the mounting, the chip mounting process of this embodiment is completed.

その後は、本実施形態においても、上記第１実施形態と同様に、絶縁膜配置工程、開口部形成工程、バリアメタル層およびＣｕシード層形成工程、端子および配線層形成工程、ポスト形成工程、樹脂封止工程、樹脂研削工程、はんだ端子形成工程、ダイシング工程を行えば、半導体装置ができあがる。なお、本実施形態においても、上記第２実施形態と同様の製造工程を適用してもよい。この場合、上記テープとしては、円形のテープを用いればよい。   Thereafter, also in the present embodiment, as in the first embodiment, the insulating film placement step, the opening portion formation step, the barrier metal layer and Cu seed layer formation step, the terminal and wiring layer formation step, the post formation step, and the resin If a sealing process, a resin grinding process, a solder terminal forming process, and a dicing process are performed, a semiconductor device is completed. In the present embodiment, the same manufacturing process as in the second embodiment may be applied. In this case, a circular tape may be used as the tape.

（第４実施形態）
図２０は、本発明の第４実施形態に係る半導体装置１ａの概略断面構成を示す図である。本実施形態の半導体装置１ａは、上記第１実施形態の半導体装置１において、モールド樹脂１００を無くした構成としたものであり、その分、より簡易に低コストで作ることができるところが、上記第１実施形態と相違するものである。以下、この相違点を中心に述べる。 (Fourth embodiment)
FIG. 20 is a diagram showing a schematic cross-sectional configuration of a semiconductor device 1a according to the fourth embodiment of the present invention. The semiconductor device 1a according to the present embodiment has a configuration in which the mold resin 100 is eliminated from the semiconductor device 1 according to the first embodiment, and accordingly, the semiconductor device 1a can be manufactured more easily and at low cost. This is different from the first embodiment. Hereinafter, this difference will be mainly described.

図２０に示されるように、本半導体装置１ａにおいても、上記同様に、半導体チップ１０の電極面１１およびその周囲のヒートシンク２０の一面２１を被覆する絶縁膜４０上に電気端子６０、配線層７０および放熱端子６５が設けられているが、この絶縁膜４０を第１の絶縁膜４０ということにする。   As shown in FIG. 20, also in the present semiconductor device 1a, in the same manner as described above, the electrical terminal 60 and the wiring layer 70 are formed on the insulating film 40 covering the electrode surface 11 of the semiconductor chip 10 and the one surface 21 of the heat sink 20 around it. The insulating film 40 is referred to as the first insulating film 40.

そして、本実施形態では、上記第１実施形態のようなポストは省略されており、電気端子６０および放熱端子６５とはんだ端子９０とが直接、接合されている。ここで、第１の絶縁膜４０の表面のうち電気端子６０および放熱端子６５以外の部位は、配線層７０も含めて、第２の絶縁膜４０ａにより被覆されている。   In this embodiment, the post as in the first embodiment is omitted, and the electrical terminal 60, the heat dissipation terminal 65, and the solder terminal 90 are directly joined. Here, portions of the surface of the first insulating film 40 other than the electrical terminals 60 and the heat radiating terminals 65 are covered with the second insulating film 40 a including the wiring layer 70.

この第２の絶縁膜４０ａは、第１の絶縁膜４０と同様の材料、形成方法により作られたものであり、電気絶縁性のものである。第２の絶縁膜４０ａには、第１の絶縁膜４０の開口部４１、４２と同様の方法により、その表面から電気端子６０および放熱端子６５まで到達する開口部が形成されており、この開口部を介して、当該各端子６０、６５とはんだ端子９０とが接合されている。   The second insulating film 40a is made of the same material and forming method as the first insulating film 40, and is electrically insulating. In the second insulating film 40a, openings that reach from the surface to the electric terminal 60 and the heat radiating terminal 65 are formed by the same method as the openings 41 and 42 of the first insulating film 40. The terminals 60 and 65 and the solder terminal 90 are joined to each other through the portion.

そして、本実施形態の半導体装置１ａも、上記第１実施形態のものと同様に、上記図３に示されるようなマザーボードおよびアルミケースへの実装形態を採ることができ、半導体チップ１０の両板面、ヒートシンク２０の両板面からの放熱を可能として、高い放熱性が期待できる。   The semiconductor device 1a of the present embodiment can also be mounted on a mother board and an aluminum case as shown in FIG. 3 as in the case of the first embodiment. High heat dissipation can be expected because heat can be radiated from both surfaces of the surface and the heat sink 20.

そして、本半導体装置１ａによっても、配線層７０が再配線の役割を果たすものとなり、別途、配線基板を用いることなく、半導体チップ１０の再配線を行うことができる。また、ヒートシンク２０の熱が、放熱端子６５を介して、適切に外部に放熱され、放熱性の向上が可能となる。   Also in the present semiconductor device 1a, the wiring layer 70 plays a role of rewiring, and the semiconductor chip 10 can be rewired without using a separate wiring board. Further, the heat of the heat sink 20 is appropriately radiated to the outside through the heat radiating terminal 65, and the heat dissipation can be improved.

次に、本実施形態の半導体装置１ａの製造方法について、図２１〜図２３を参照して述べる。図２１〜図２３は、本製造方法の要部を示す工程図であり、この図２１〜図２３においては、（ａ）、（ｂ）はそれぞれ、ワークの概略平面図、概略断面図である。   Next, a method for manufacturing the semiconductor device 1a of the present embodiment will be described with reference to FIGS. 21 to 23 are process diagrams showing the main part of the manufacturing method. In FIGS. 21 to 23, (a) and (b) are a schematic plan view and a schematic cross-sectional view, respectively, of a workpiece. .

本実施形態においても、上記第１実施形態と同様に、絶縁膜配置工程、開口部形成工程、バリアメタル層およびＣｕシード層形成工程、端子および配線層形成工程までを行う。それにより、第１の絶縁膜４０の表面全体に、上記バリアメタル層、上記Ｃｕシード層が形成され、そのＣｕシード層の上に、パターニングされたＣｕメッキよりなる電気端子６０、放熱端子６５および配線層７０が形成される。   Also in this embodiment, as in the first embodiment, the insulating film placement process, the opening forming process, the barrier metal layer and Cu seed layer forming process, the terminal and wiring layer forming processes are performed. As a result, the barrier metal layer and the Cu seed layer are formed on the entire surface of the first insulating film 40. On the Cu seed layer, an electric terminal 60, a heat dissipation terminal 65, and a heat dissipation terminal 65 made of patterned Cu plating are formed. A wiring layer 70 is formed.

次に、本実施形態では、酸やアルカリなどのウェットエッチングなどにより、電気端子６０、放熱端子６５および配線層７０で被覆されている部位以外の上記バリアメタル層およびＣｕシード層を除去する。ここまでの状態が図２１に示されている。図２１では、絶縁膜４０の開口部に充填されている金属部材５０は、上記第１実施形態と同様、バリアメタル層、Ｃｕシード層およびＣｕメッキを含んでなるものである。   Next, in the present embodiment, the barrier metal layer and the Cu seed layer other than the portion covered with the electric terminal 60, the heat radiating terminal 65, and the wiring layer 70 are removed by wet etching such as acid or alkali. The state up to here is shown in FIG. In FIG. 21, the metal member 50 filled in the opening of the insulating film 40 comprises a barrier metal layer, a Cu seed layer, and Cu plating, as in the first embodiment.

次に、図２２に示される第２の絶縁膜配置工程を行う。この第２の絶縁膜４０ａはスピンコートなどにより塗布してもよいが、ここでは、第１の絶縁膜４０の上に各端子６０、６５および配線層７０を覆うように、感光性ポリイミドフィルムを貼り付け、これを第２の絶縁膜４０ａとする。   Next, a second insulating film arranging step shown in FIG. 22 is performed. The second insulating film 40a may be applied by spin coating or the like, but here, a photosensitive polyimide film is coated on the first insulating film 40 so as to cover the terminals 60 and 65 and the wiring layer 70. This is pasted and used as the second insulating film 40a.

この場合も、たとえば真空雰囲気にてローラーなどラミネートする方法を採用することができ、また、半導体チップ１０の電極面１１とヒートシンク２０の一面２１との段差をカバーするため、当該フィルムの膜厚を、たとえば１０〜２０μｍの厚いものとするのが好ましい。   Also in this case, for example, a method of laminating in a vacuum atmosphere or the like can be adopted, and in order to cover the step between the electrode surface 11 of the semiconductor chip 10 and the one surface 21 of the heat sink 20, the film thickness of the film is set. For example, the thickness is preferably 10 to 20 μm.

次に、図２３に示される第２の絶縁膜の開口部形成工程を行う。この工程では、第２の絶縁膜４０ａのうち電気端子６０および放熱端子６５に対応する部位に、開口部４１、４２を形成する。この場合、第１の絶縁膜４０の開口部４１、４２の形成と同様に、第２の絶縁膜４０ａの当該部位をフォトリソグラフ法により除去すればよい。   Next, the second insulating film opening forming step shown in FIG. 23 is performed. In this step, openings 41 and 42 are formed in portions of the second insulating film 40a corresponding to the electric terminals 60 and the heat radiating terminals 65. In this case, similarly to the formation of the openings 41 and 42 of the first insulating film 40, the portion of the second insulating film 40a may be removed by photolithography.

こうして、第２の絶縁膜４０ａに開口部を形成して、当該開口部から電気端子６０および放熱端子６５を露出させた後、当該露出する各端子６０、６５に、はんだボール搭載法、はんだペースト印刷法などにより、はんだ端子９０を形成する。その後は、上記第１実施形態と同様に、ダイシング工程を行えば、本実施形態の半導体装置１ａができあがる。   Thus, after forming an opening in the second insulating film 40a and exposing the electrical terminal 60 and the heat radiating terminal 65 from the opening, a solder ball mounting method, solder paste is applied to each of the exposed terminals 60 and 65. Solder terminals 90 are formed by a printing method or the like. Thereafter, as in the first embodiment, if the dicing process is performed, the semiconductor device 1a of this embodiment is completed.

（他の実施形態）
なお、上記各実施形態では、半導体装置には放熱端子６５が設けられていたが、この放熱端子６５が省略された構成であってもよい。この場合でも、電気端子６０および配線層７０によって、別途、配線基板を用いることなく、半導体チップ１０の再配線が行えることはもちろんである。 (Other embodiments)
In each of the embodiments described above, the heat dissipation terminal 65 is provided in the semiconductor device. However, the heat dissipation terminal 65 may be omitted. Even in this case, the electrical terminals 60 and the wiring layer 70 can of course rewire the semiconductor chip 10 without using a separate wiring board.

１０ 半導体チップ
１１ 半導体チップの電極面
１２ 半導体チップの電極
２０ ヒートシンク
２１ ヒートシンクの一面
２２ ヒートシンクの凹部
４０ 絶縁膜
４１ 開口部
４２ 開口部
６０ 電気端子
６５ 放熱端子
７０ 配線層 DESCRIPTION OF SYMBOLS 10 Semiconductor chip 11 Electrode surface of semiconductor chip 12 Electrode of semiconductor chip 20 Heat sink 21 One surface of heat sink 22 Recessed portion of heat sink 40 Insulating film 41 Opening portion 42 Opening portion 60 Electrical terminal 65 Heat dissipation terminal 70 Wiring layer

Claims (2)

一面が電極（１２）が形成された電極面（１１）として構成されている半導体チップ（１０）と、
前記半導体チップ（１０）の熱を放熱するヒートシンク（２０）とを備え、
前記ヒートシンク（２０）の一面（２１）に有底の凹部（２２）が形成されており、
前記電極面（１１）が前記凹部（２２）の開口部から外部に臨むように、前記凹部（２２）内に前記半導体チップ（１０）が収納されて、前記半導体チップ（１０）と前記ヒートシンク（２０）とが熱的に接続されており、
前記半導体チップ（１０）の前記電極面（１１）および前記ヒートシンク（２０）の前記一面（２１）を被覆する電気絶縁性の絶縁膜（４０）が設けられており、
前記絶縁膜（４０）は、前記凹部（２２）の開口部における前記半導体チップ（１０）の前記電極面（１１）と前記ヒートシンク（２０）の前記一面（２１）との隙間を埋めるように設けられており、
前記絶縁膜（４０）のうち前記半導体チップ（１０）の前記電極（１２）に対応する部位には、前記絶縁膜（４０）の表面から当該電極（１２）まで貫通する開口部（４１）が設けられており、
前記ヒートシンク（２０）の前記一面（２１）のうち前記凹部（２２）の開口部の周囲部分に位置する前記絶縁膜（４０）の表面には、外部との電気的接続を行う電気端子（６０）が設けられており、
前記絶縁膜（４０）の表面には、前記絶縁膜（４０）の前記開口部（４１）を介して前記電極（１２）と前記電気端子（６０）とを電気的に接続する配線層（７０）が設けられていることを特徴とする半導体装置。 A semiconductor chip (10) having one surface configured as an electrode surface (11) on which an electrode (12) is formed;
A heat sink (20) for radiating the heat of the semiconductor chip (10),
A bottomed recess (22) is formed on one surface (21) of the heat sink (20),
The semiconductor chip (10) is accommodated in the recess (22) so that the electrode surface (11) faces the outside of the opening of the recess (22), and the semiconductor chip (10) and the heat sink ( 20) and are thermally connected,
An electrically insulating insulating film (40) covering the electrode surface (11) of the semiconductor chip (10) and the one surface (21) of the heat sink (20);
The insulating film (40) is provided so as to fill a gap between the electrode surface (11) of the semiconductor chip (10) and the one surface (21) of the heat sink (20) in the opening of the recess (22). And
An opening (41) penetrating from the surface of the insulating film (40) to the electrode (12) is formed in a portion of the insulating film (40) corresponding to the electrode (12) of the semiconductor chip (10). Provided,
Of the one surface (21) of the heat sink (20), the surface of the insulating film (40) located around the opening of the recess (22) has an electrical terminal (60) for electrical connection with the outside. )
On the surface of the insulating film (40), a wiring layer (70) that electrically connects the electrode (12) and the electrical terminal (60) through the opening (41) of the insulating film (40). ) Is provided. 前記ヒートシンク（２０）の前記一面（２１）のうち前記凹部（２２）の開口部の周囲部分に位置する前記絶縁膜（４０）には、前記絶縁膜（４０）の表面から前記ヒートシンク（２０）の前記一面（２１）まで到達する開口部（４２）が設けられており、
この開口部（４２）には、前記ヒートシンク（２０）の一面（２１）と熱的に接続された放熱端子（６５）が設けられ、この放熱端子（６５）を介して、前記ヒートシンク（２０）と外部とを熱的に接続するようになっていることを特徴とする請求項１に記載の半導体装置。 Of the one surface (21) of the heat sink (20), the insulating film (40) positioned in the peripheral portion of the opening of the recess (22) is formed from the surface of the insulating film (40) to the heat sink (20). An opening (42) reaching the one surface (21) is provided,
The opening (42) is provided with a heat radiating terminal (65) thermally connected to one surface (21) of the heat sink (20), and the heat sink (20) is interposed through the heat radiating terminal (65). 2. The semiconductor device according to claim 1, wherein the semiconductor device is thermally connected to the outside.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130111324A (en) * 2012-03-30 2013-10-10 세미크론 엘렉트로니크 지엠비에치 앤드 코. 케이지 Substrate and method for producing a substrate for at least one power semiconductor component
JP2014027272A (en) * 2012-07-30 2014-02-06 General Electric Co <Ge> Reliable surface mount integrated power module
CN105428327A (en) * 2014-08-28 2016-03-23 联华电子股份有限公司 Fan-out type wafer level package structure
JP2017212376A (en) * 2016-05-26 2017-11-30 新光電気工業株式会社 Semiconductor device, and method of manufacturing the same
KR20170133886A (en) * 2016-05-27 2017-12-06 전자부품연구원 Semiconductor package and method for manufacturing the same
JP2018157201A (en) * 2017-03-16 2018-10-04 三菱マテリアル株式会社 Resistance device and manufacturing method of resistance device
CN109461720A (en) * 2018-12-12 2019-03-12 湖北方晶电子科技有限责任公司 A kind of power semiconductor patch encapsulating structure
CN109461719A (en) * 2016-07-17 2019-03-12 高燕妮 A kind of integrated circuit package structure
WO2021060547A1 (en) * 2019-09-27 2021-04-01 株式会社デンソー Electronic device
CN112864108A (en) * 2019-11-12 2021-05-28 健策精密工业股份有限公司 Heat sink

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
JP2002158316A (en) * 2000-11-16 2002-05-31 Towa Corp Semiconductor device and its manufacturing method
JP2004047543A (en) * 2002-07-09 2004-02-12 Fujitsu Ltd Method of manufacturing semiconductor device
US6709898B1 (en) * 2000-10-04 2004-03-23 Intel Corporation Die-in-heat spreader microelectronic package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US6709898B1 (en) * 2000-10-04 2004-03-23 Intel Corporation Die-in-heat spreader microelectronic package
JP2002158316A (en) * 2000-11-16 2002-05-31 Towa Corp Semiconductor device and its manufacturing method
JP2004047543A (en) * 2002-07-09 2004-02-12 Fujitsu Ltd Method of manufacturing semiconductor device

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013214738A (en) * 2012-03-30 2013-10-17 Semikron Elektronik Gmbh & Co Kg Substrate, and method of manufacturing substrate for at least one power semiconductor component
KR20130111324A (en) * 2012-03-30 2013-10-10 세미크론 엘렉트로니크 지엠비에치 앤드 코. 케이지 Substrate and method for producing a substrate for at least one power semiconductor component
KR101989197B1 (en) * 2012-03-30 2019-06-13 세미크론 엘렉트로니크 지엠비에치 앤드 코. 케이지 Power semiconductor module and method for producing a substrate for at least one power semiconductor component
JP2014027272A (en) * 2012-07-30 2014-02-06 General Electric Co <Ge> Reliable surface mount integrated power module
CN105428327B (en) * 2014-08-28 2018-03-23 联华电子股份有限公司 Fan-out-type wafer level packaging structure
CN105428327A (en) * 2014-08-28 2016-03-23 联华电子股份有限公司 Fan-out type wafer level package structure
JP2017212376A (en) * 2016-05-26 2017-11-30 新光電気工業株式会社 Semiconductor device, and method of manufacturing the same
KR101924258B1 (en) * 2016-05-27 2019-02-22 전자부품연구원 Semiconductor package and method for manufacturing the same
KR20170133886A (en) * 2016-05-27 2017-12-06 전자부품연구원 Semiconductor package and method for manufacturing the same
CN109461719A (en) * 2016-07-17 2019-03-12 高燕妮 A kind of integrated circuit package structure
CN109524387A (en) * 2016-07-17 2019-03-26 高燕妮 A kind of manufacturing method of integrated circuit package structure
JP2018157201A (en) * 2017-03-16 2018-10-04 三菱マテリアル株式会社 Resistance device and manufacturing method of resistance device
CN109461720A (en) * 2018-12-12 2019-03-12 湖北方晶电子科技有限责任公司 A kind of power semiconductor patch encapsulating structure
EP3696853A4 (en) * 2018-12-12 2021-08-18 Shenzhen Fangjing Technology Co., Ltd. Power semiconductor chip package structure
WO2021060547A1 (en) * 2019-09-27 2021-04-01 株式会社デンソー Electronic device
JP2021057373A (en) * 2019-09-27 2021-04-08 株式会社デンソー Electronic device
JP7107295B2 (en) 2019-09-27 2022-07-27 株式会社デンソー electronic device
CN112864108A (en) * 2019-11-12 2021-05-28 健策精密工业股份有限公司 Heat sink
CN112864108B (en) * 2019-11-12 2024-04-02 健策精密工业股份有限公司 Heat sink

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