JP2010262727A - 半導体メモリ装置 - Google Patents
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Abstract
【課題】基準電流を生成するための基準メモリセルに備えられる磁気メモリ素子の総数を減らすことができる半導体メモリ装置を提供すること。
【解決手段】本発明は、複数のワードラインにそれぞれ対応し、データが格納される複数のメモリセルと、前記複数のメモリセルの各々に対応する基準電流を生成するために、下部電極を互いに共有する第1磁気メモリ素子及び第2磁気メモリ素子を備える複数の基準メモリセルと、前記複数のワードラインのうち、活性化されたワードラインに接続されたメモリセルに対応するデータ電流と、前記基準電流とを感知して増幅する感知増幅手段と、を備える半導体メモリ装置を提供する。
【選択図】図4
【解決手段】本発明は、複数のワードラインにそれぞれ対応し、データが格納される複数のメモリセルと、前記複数のメモリセルの各々に対応する基準電流を生成するために、下部電極を互いに共有する第1磁気メモリ素子及び第2磁気メモリ素子を備える複数の基準メモリセルと、前記複数のワードラインのうち、活性化されたワードラインに接続されたメモリセルに対応するデータ電流と、前記基準電流とを感知して増幅する感知増幅手段と、を備える半導体メモリ装置を提供する。
【選択図】図4
Description
本発明は、半導体設計技術に関し、特に、磁気トンネル接合素子(Magnetic Tunnel Junction device、MTJ)を用いた半導体メモリ装置において基準電流を生成する基準メモリセルに関するものである。
一般的に、DRAM(Dynamic Random Access Memory)装置及びSRAM(Static Random Access Memory)装置は、揮発性メモリ装置であって、電源が印加されない場合、メモリセルに格納されたデータを失うという欠点がある。したがって、最近では、不揮発性メモリ装置に関する研究が盛んに行われており、なかには、磁気メモリ装置の一種であるMRAM(Magnetic Random Access Memory)装置がある。特に、MRAM装置は、不揮発性の特性のみならず、高集積化が可能で、かつ、高速動作及び低電力消費特性を有するため、次世代半導体メモリ装置として注目されている。
MRAM装置のメモリセルは、外部から印加されるアドレスに対応してスイッチング動作を行う1つのトランジスタと、情報を格納する磁気トンネル接合素子(MTJ)とから構成される。磁気メモリ素子の一種である磁気トンネル接合素子(MTJ)は、2つの強磁性体(電極)の磁化方向によって磁気抵抗比(Magnet−to−Resistance、MR)が異なるが、MRAM装置の内部では、この磁気抵抗比の変化に応じた電流を感知し、磁気トンネル接合素子に格納されたデータが「1」なのか「0」なのかを判断する。
図1は、従来の半導体メモリ装置のメモリセル構造を説明するための図である。
図1に示すように、メモリセルは、1つのNMOSトランジスタ110と、1つの磁気トンネル接合素子(MTJ)130とから構成される。
NMOSトランジスタ110は、ソースラインSLと磁気トンネル接合素子130との間にソース・ドレイン経路が形成され、ワードラインWLにゲートが接続され、ワードラインWLの活性化の有無によってターンオン/ターンオフされる。このとき、ワードラインWLは、ローアドレスによって選択される。
磁気トンネル接合素子130は、フリー層(free layer)132と、トンネル絶縁層134と、ピンド層(pinned layer)136とから構成される。ここで、フリー層132は、強磁性体からなり、外部刺激(例えば、磁気トンネル接合素子130に透過する電流)によって磁化方向が変化し、ピンド層136は、外部磁極が与えられても磁化方向は変化しない。参考として、ピンド層136は、反強磁性体からなるピンニング層(図示せず)によって磁化方向が固定され、トンネル絶縁層134は、例えば、酸化マグネシウム膜(MgO)で形成され得る。
このような磁気トンネル接合素子130は、両端にかかる電圧に応じて透過電流が流れるが、この電流の方向によってフリー層132の磁化方向が決定される。仮に、フリー層132の磁化方向がピンド層136の磁化方向と一致する場合、磁気トンネル接合素子130の抵抗値は小さくなり、フリー層132の磁化方向がピンド層136の磁化方向と一致しない場合、磁気トンネル接合素子130の抵抗値は大きくなる。一般的に、フリー層132とピンド層136の磁化方向が一致する状態は「0」データに相当し、その逆の場合は「1」データに相当する。
つまり、フリー層132に一定の大きさ以上の正の電圧を印加して臨界電流以上の正の電流が流れる場合、フリー層132とピンド層136の磁化方向は一致する。すなわち、「0」データの書込み動作が行われ、磁気トンネル接合素子130の抵抗値は小さくなる。これとは逆に、フリー層132に一定の大きさ以上の負の電圧を印加して臨界電流以上の負の電流が流れる場合、フリー層132とピンド層136の磁化方向は互いに逆になる。すなわち、「1」データの書込み動作が行われ、磁気トンネル接合素子130の抵抗値は大きくなる。
図2は、図1の磁気トンネル接合素子130の温度及び電圧に応じた特性を示す図である。
図2から分かるように、磁気トンネル接合素子130は、ヒステリシス(hysteresis)を有し、臨界電圧以上の正/負の電流により、2つの安定した状態、すなわち、抵抗値が小さい状態と、抵抗値が大きい状態とを有する。この安定した状態は、電源が印加されなくても維持される。
図3は、従来の半導体メモリ装置の構成を説明するための回路図である。
図3に示すように、半導体メモリ装置は、複数のメモリセル310と、複数の基準メモリセル320と、データ電流生成部330と、基準電流生成部340と、感知増幅部350と、ソースライン駆動部360と、ビットライン駆動部370と、第1ライン駆動部380及び第2ライン駆動部390とを備える。
複数のメモリセル310は、データを格納するためのものであり、図1で説明したように、アドレスに対応してスイッチング動作を行うNMOSトランジスタNMと、データを格納する磁気トンネル接合素子MTJとをそれぞれ備える。複数のメモリセル310の各々は、複数のワードラインWL0、WL1、…WLnに対応し、ソースラインSLとビットラインBLとの間に接続される。複数のメモリセル310に関するデータの書込み動作は後述する。
複数の基準メモリセル320は、基準電流I_REFを生成するためのものであり、複数のメモリセル310と類似の構成を有し、1つのワードラインに対応して、2つの基準メモリセルがグループ化して配置される。説明の便宜上、1つのワードラインに対応する2つの基準メモリセルを「基準メモリセルグループ」と称する。一般的に、半導体メモリ装置を製品化する前に、すべての基準メモリセルグループに備えられる2つの基準メモリセルには「1」データと「0」データが格納されていなければならない。すなわち、1つの基準メモリセルは、大きい抵抗値を有する磁気トンネル接合素子RHになるべきであり、もう1つの基準メモリセルは、小さい抵抗値を有する磁気トンネル接合素子RLになるべきである。すべての基準メモリセルグループに互いに異なる極性の「0」と「1」データを格納しなければならない理由は、磁気トンネル接合素子が図2のような特性を有するからであり、複数の基準メモリセル320は、選択されたメモリセルの状態により、これに対応する基準電流I_REFを生成するための動作を行う。複数の基準メモリセル320に関するデータの書込み動作は後述する。
データ電流生成部330は、複数のメモリセル310のうち、複数のワードラインWL0、WL1、…WLnによって選択されたメモリセルに対応するデータ電流I_DATを生成するためのものであり、カレントミラー(current mirror)で構成される。読出し動作時、ビットラインBLには、選択されたメモリセルに格納されたデータに対応する電流が流れるようになるが、このとき、データ電流I_DATの量は、ビットラインBLに流れる電流の量と等しくなる。
基準電流生成部340は、複数のワードラインWL0、WL1、…WLnによって選択された基準メモリセルグループに対応する基準電流I_REFを生成する。ここで、基準電流I_REFの量は、選択された基準メモリセルグループに流れる電流量の半分を有する。すなわち、基準電流I_REFは、大きい抵抗値を有する磁気トンネル接合素子RHに流れる電流量と、小さい抵抗値を有する磁気トンネル接合素子RLに流れる電流量とを合わせた量の半分を有する。
感知増幅部(センス増幅部)350は、データ電流I_DATと基準電流I_REFとを感知して増幅する。すなわち、感知増幅部350は、選択されたワードラインに対応する基準メモリセルグループの固定された基準電流I_REFと、選択されたワードラインに対応するメモリセルのデータに応じて可変するデータ電流I_DATとを受信し、これを比較して出力する。これにより、外部からは、メモリセルに格納されたデータを判断することができる。
ソースライン駆動部360及びビットライン駆動部370は、該当するメモリセルに所望のデータを格納するためのものであり、データに応じてソースラインSL及びビットラインBLを駆動する。ここで、ソースライン駆動部360は、データに応じてコア電圧VCOREまたは接地電圧VSSでソースラインSLを駆動し、ビットライン駆動部370は、データに応じてコア電圧VCOREまたは接地電圧VSSでビットラインBLを駆動する。
以下、メモリセルに関するデータの書込み動作を簡単に説明する。
説明の便宜上、複数のワードラインWL0、WL1、…WLnのうち、書込み動作が行われるメモリセルに対応するいずれか1つのワードラインが活性化されたと仮定する。書込み動作時にビットライン選択信号BSは活性化され、ビットラインBLは、ビットライン駆動部370によって駆動され得る。
まず、「1」データの書込み動作時、ソースライン駆動部360は、ソースラインSLをコア電圧VCOREで駆動し、ビットライン駆動部370は、ビットラインBLを接地電圧VSSで駆動する。したがって、電流は、ソースラインSLから磁気トンネル接合素子MTJを経てビットラインBLに流れるようになり、図1で説明したように、メモリセルには「1」データが格納される。
次に、「0」データの書込み動作時、ソースライン駆動部360は、ソースラインSLを接地電圧VSSで駆動し、ビットライン駆動部370は、ビットラインBLをコア電圧VCOREで駆動する。したがって、電流は、ビットラインBLから磁気トンネル接合素子MTJを経てソースラインSLに流れるようになり、メモリセルには「0」データが格納される。
一方、第1ライン駆動部380及び第2ライン駆動部390は、複数の基準メモリセル320に該当データを格納するためのものであり、第1ライン駆動部380は、格納されるデータに応じてコア電圧VCOREまたは接地電圧VSSで基準ソースラインREF_SLを駆動し、第2ライン駆動部390も、格納されるデータに応じてコア電圧VCOREまたは接地電圧VSSで第1基準ビットラインREF_BL1及び第2基準ビットラインREF_BL2を駆動する。
以下、基準メモリセルに関するデータの書込み動作を簡単に説明する。説明の便宜上、複数のワードラインWL0、WL1、…WLnのいずれか1つが活性化されたと仮定する。
まず、「1」データの書込み動作時、第1駆動制御信号REF_Hが論理ハイになり、第1NMOSトランジスタNM1がターンオンされる。一方、第1ライン駆動部380は、基準ソースラインREF_SLをコア電圧VCOREで駆動し、第2ライン駆動部390は、第1基準ビットラインREF_BL1を接地電圧VSSで駆動する。したがって、電流は、基準ソースラインREF_SLから磁気トンネル接合素子RHを経て第1基準ビットラインREF_BL1に流れるようになり、磁気トンネル接合素子RHには「1」データが格納される。すなわち、磁気トンネル接合素子RHは、大きい抵抗値を有する。
次に、「0」データの書込み動作時、第2駆動制御信号REF_Lが論理ハイになり、第2NMOSトランジスタNM2がターンオンされる。一方、第1ライン駆動部380は、基準ソースラインREF_SLを接地電圧VSSで駆動し、第2ライン駆動部390は、第2基準ビットラインREF_BL2をコア電圧VCOREで駆動する。したがって、電流は、第2基準ビットラインREF_BL2から磁気トンネル接合素子RLを経て基準ソースラインREF_SLに流れるようになり、磁気トンネル接合素子RLには「0」データが格納される。すなわち、磁気トンネル接合素子RLは、小さい抵抗値を有する。
複数の基準メモリセル320は、この動作により、大きい抵抗値を有する磁気トンネル接合素子RHと、小さい抵抗値を有する磁気トンネル接合素子RLとを有する。つまり、1つのワードラインに対応する基準メモリセルグループに「1」データと「0」データが格納されるためには、1つのワードラインが活性化され、第1駆動制御信号REF_H及び第2駆動制御信号REF_Lによって該当する基準メモリセルが選択された後、第1ライン駆動部380及び第2ライン駆動部390が動作を行わなければならない。この後、他の基準メモリセルグループに「1」データと「0」データを格納するためには、該当ワードラインに対応して上記の動作を繰り返さなければならない。
一方、上述したように、半導体メモリ装置を製品化する前に、複数の基準メモリセル320には、「1」データと「0」データが書込まれていなければならない。このような基準メモリセル320の書込み動作は、時間及び電力の消費が必至となる。仮に、基準メモリセル320へのデータの格納に要する時間が非常に長く、消費電力も非常に大きい場合、その半導体メモリ装置の競争力はその分低下するという問題がある。
なお、関連する技術としては、例えば、米国特許第7,203,090号明細書、米国特許第7,224,601号明細書、米国特許第6,111,781号明細書、米国特許第7,286,395号明細書、または、米国特許第7,379,327号明細書に記載されている。
本発明は、上記の問題を解決するためになされたものであって、その目的は、基準電流を生成するための基準メモリセルに備えられる磁気メモリ素子の総数を減らすことができる半導体メモリ装置を提供することにある。
上記の目的を達成するための本発明の一形態に係る半導体メモリ装置は、複数のワードラインにそれぞれ対応し、データが格納される複数のメモリセルと、前記複数のメモリセルの各々に対応する基準電流を生成するために、下部電極を互いに共有する第1磁気メモリ素子及び第2磁気メモリ素子を備える複数の基準メモリセルと、前記複数のワードラインのうち、活性化されたワードラインに接続されたメモリセルに対応するデータ電流と前記基準電流とを感知して増幅する感知増幅手段と、を備える。また、半導体メモリ装置は、書込み制御信号に応答して、前記第1磁気メモリ素子及び前記第2磁気メモリ素子の上部電極をそれぞれ所定の電源(電力、入力電圧)で駆動する駆動手段をさらに備えてもよい。
上記の目的を達成するための本発明の他の形態に係る半導体メモリ装置は、第1ワードライン及び第2ワードラインにそれぞれ対応し、データが格納される第1メモリセル及び第2メモリセルと、前記第1ワードラインに対応し、基準電流を生成するためのデータが格納される第1磁気メモリ素子を備える第1基準メモリセルと、前記第2ワードラインに対応し、前記基準電流を生成するためのデータが格納される第2磁気メモリ素子(前記第1磁気メモリ素子の下部電極を互いに共有する)を備える第2基準メモリセルと、前記第1ワードライン及び前記第2ワードラインのうち、活性化されたワードラインに接続されたメモリセルに対応するデータ電流と、前記第1基準メモリセル及び前記第2基準メモリセルに対応する前記基準電流とを感知して増幅する感知増幅手段と、を備える。
上記の目的を達成するための本発明のさらに他の形態に係る半導体メモリ装置は、1つのワードラインに対応し、データが格納されるメモリセルと、前記ワードラインに対応し、基準電流を生成するためのデータがそれぞれ格納される第1磁気メモリ素子及び第2磁気メモリ素子(第1磁気メモリ素子及び第2磁気メモリ素子は、互いに下部電極を共有する)を備える基準メモリセルと、前記ワードラインの活性化により、前記メモリセルに対応するデータ電流と、前記基準メモリセルに対応する前記基準電流とを感知して増幅する感知増幅手段と、を備える。
上記の目的を達成するための本発明のさらに他の形態に係る半導体メモリ装置は、第1ワードライン及び第2ワードラインに対応し、データが格納されるメモリセルと、前記第1ワードライン及び前記第2ワードラインに対応し、基準電流を生成するためのデータが格納される第1磁気メモリ素子(隣接する第2基準メモリセルに備えられる第2磁気メモリ素子と互いに下部電極を共有する)を備える第1基準メモリセルと、前記第1ワードライン及び前記第2ワードラインの活性化により、前記メモリセルに対応するデータ電流と、前記第1基準メモリセル及び前記第2基準メモリセルに対応する前記基準電流とを感知して増幅する感知増幅手段と、を備える。
本発明は、従来に比べて、複数の基準メモリセルに備えられる磁気メモリ素子の総数を減らすことができる。したがって、半導体メモリ装置のチップサイズを縮小することができ、基準メモリセルに対する書込み動作時に要する時間及び電力を低減することが可能になる。
本発明は、半導体メモリ装置のチップサイズを縮小することができ、基準メモリセルに対する書込み動作時に要する時間及び電力を低減することにより、半導体メモリ装置の競争力を高めることができるという効果が得られる。
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術思想を容易に実施できる程度に詳細に説明するため、本発明の好ましい実施形態を添付図面を参照して説明する。
図4は、本発明の第1実施形態に係る半導体メモリ装置の構成を説明するための回路図である。
図4に示すように、半導体メモリ装置は、複数のメモリセル410と、複数の基準メモリセル420と、データ電流生成部430と、基準電流生成部440と、感知増幅部450と、メモリセル書込み駆動部460と、基準セル書込み駆動部470とを備える。
複数のメモリセル410は、データを格納するためのものであり、各々のメモリセルは、アドレスに対応してスイッチング動作を行うNMOSトランジスタNMと、データを格納する磁気トンネル接合素子MTJとをそれぞれ備える。複数のメモリセル410の各々は、複数のワードラインWL0、WL1、…WLnに対応し、ソースラインSLとビットラインBLとの間に接続される。複数のメモリセル410に関するデータの書込み動作及び読出し動作は後述する。
複数の基準メモリセル420は、基準電流I_REFを生成するためのものであり、「1」データが格納された磁気トンネル接合素子RH及び「0」データが格納された磁気トンネル接合素子RLの下部電極が互いに共有される構造を有する。つまり、第0ワードラインWL0に対応する第1基準メモリセル422は、第0ワードラインWL0の活性化によってターンオンされる第1NMOSトランジスタNM1と、「0」データが格納される、すなわち、小さい抵抗値を有する磁気トンネル接合素子RLとを備える。続いて、第1ワードラインWL1に対応する第2基準メモリセル424は、第1ワードラインWL1の活性化によってターンオンされる第2NMOSトランジスタNM2と、「1」データが格納される、すなわち、大きい抵抗値を有する磁気トンネル接合素子RHとを備える。このとき、大きい抵抗値を有する磁気トンネル接合素子RHの上部電極は、第1基準ビットラインREF_BL1に接続され、小さい抵抗値を有する磁気トンネル接合素子RLの上部電極は、第2基準ビットラインREF_BL2に接続され、大きい抵抗値を有する磁気トンネル接合素子RH及び小さい抵抗値を有する磁気トンネル接合素子RLの下部電極は互いに共有される。複数の基準メモリセル420に関するデータの書込み動作は後述する。
データ電流生成部430は、複数のメモリセル410のうち、複数のワードラインWL0、WL1、…WLnによって選択されたメモリセルに対応するデータ電流I_DATを生成するためのものであり、カレントミラーで構成される。読出し動作時、ビットラインBLには、選択されたメモリセルに格納されたデータに対応する電流が流れるようになり、この構成により、データ電流I_DATの量は、ビットラインBLに流れる電流の量と等しくなる。
基準電流生成部440は、複数のワードラインWL0、WL1、…WLnによって選択された基準メモリセルに対応する基準電流I_REFを生成する。ここで、基準電流I_REFの量は、該当ワードラインに対応する基準メモリセルに流れる電流量の半分を有する。すなわち、基準電流I_REFは、大きい抵抗値を有する磁気トンネル接合素子RHに流れる電流量と、小さい抵抗値を有する磁気トンネル接合素子RLに流れる電流量とを合わせた量の半分を有する。
感知増幅部450は、データ電流I_DATと基準電流I_REFとを感知して増幅する。すなわち、感知増幅部450は、選択されたワードラインに対応する抵抗値の大きい磁気トンネル接合素子RH及び抵抗値の小さい磁気トンネル接合素子RLによって固定された基準電流I_REFと、選択されたワードラインに対応するメモリセルのデータに応じて可変するデータ電流I_DATとを受信し、これを比較して出力する。これにより、外部からは、メモリセルに格納されたデータを判断することができる。
メモリセル書込み駆動部460は、データに応じてソースラインSL及びビットラインBLを駆動するためのものであり、ソースライン駆動部462及びビットライン駆動部464を備える。ソースライン駆動部462は、データに応じてソースラインSLをコア電圧VCOREまたは接地電圧VSSで駆動し、ビットライン駆動部464は、データに応じてビットラインBLをコア電圧VCOREまたは接地電圧VSSで駆動する。
以下、メモリセルに関するデータの書込み動作を簡単に説明する。説明の便宜上、複数のワードラインWL0、WL1、…WLnのうち、書込み動作が行われるメモリセルに対応するいずれか1つのワードラインが活性化されたと仮定する。書込み動作時にビットライン選択信号BSは活性化され、ビットラインBLは、ビットライン駆動部464によって駆動され得る。
まず、「1」データの書込み動作時、ソースライン駆動部462は、ソースラインSLをコア電圧VCOREで駆動し、ビットライン駆動部464は、ビットラインBLを接地電圧VSSで駆動する。したがって、電流は、ソースラインSLから磁気トンネル接合素子MTJを経てビットラインBLに流れるようになり、メモリセルには「1」データが格納される。
次に、「0」データの書込み動作時、ソースライン駆動部462は、ソースラインSLを接地電圧VSSで駆動し、ビットライン駆動部464は、ビットラインBLをコア電圧VCOREで駆動する。したがって、電流は、ビットラインBLから磁気トンネル接合素子MTJを経てソースラインSLに流れるようになり、メモリセルには「0」データが格納される。
以下、メモリセルに関するデータの読出し動作を簡単に説明する。説明の便宜上、第1ワードラインWL1が活性化されたと仮定する。
まず、第1ワードラインWL1が活性化されると、該当するメモリセルの第3NMOSトランジスタNM3がターンオンされ、該当するメモリセルの磁気トンネル接合素子に格納されたデータに応じてデータ電流I_DATが流れる。仮に、磁気トンネル接合素子に格納されたデータが「1」であれば、磁気トンネル接合素子の抵抗値が大きいことを意味し、データ電流I_DATは小さくなる。磁気トンネル接合素子に格納されたデータが「0」であれば、磁気トンネル接合素子の抵抗値が小さいことを意味し、データ電流I_DATは大きくなる。参考として、電流制御信号CMP及び電流活性化信号CSEは、読出し動作時に活性化される。また、セル選択信号YIは、カラムアドレスに対応して活性化され、基準セル活性化信号YREFは、読出し動作時に基準電流I_REFを感知増幅部450に伝達するために活性化される。
一方、第1ワードラインWL1が活性化されると、第2基準メモリセル424の第2NMOSトランジスタNM2がターンオンされ、大きい抵抗値を有する磁気トンネル接合素子RHを経て基準ソースラインREF_SLに電流が流れる。このとき、大きい抵抗値を有する磁気トンネル接合素子RHの下部電極は、小さい抵抗値を有する磁気トンネル接合素子RLの下部電極に接続されているため、小さい抵抗値を有する磁気トンネル接合素子RLを経て基準ソースラインREF_SLに電流が流れる。結局、電流は、第1ワードラインWL1に対応して配置された抵抗値の大きい磁気トンネル接合素子RHと、第0ワードラインWL0に対応して配置された抵抗値の小さい磁気トンネル接合素子RLとを介して流れるようになる。基準電流生成部440は、大きい抵抗値を有する磁気トンネル接合素子RHに流れる電流量と、小さい抵抗値を有する磁気トンネル接合素子RLに流れる電流量とを合わせた量の半分を有する基準電流I_REFを生成する。
感知増幅部450は、第1ワードラインWL1に対応して選択されたメモリセルのデータ電流I_DATと、第1ワードラインWL1に対応して選択された抵抗値の大きい磁気トンネル接合素子RH及び抵抗値の小さい磁気トンネル接合素子RLの基準電流I_REFとを感知して増幅する。半導体メモリ装置は、この過程によって読出し動作を行う。
従来の図3のような構成には、基準電流I_REFを生成するために、1つのワードラインに対応して、2つのNMOSトランジスタと、2つの磁気トンネル接合素子RH、RLとを備えていなければならなかった。しかし、本発明は、図4から明らかなように、1つのワードラインに対応して、1つのNMOSトランジスタと、1つの磁気トンネル接合素子とを備え、隣接するワードラインに対応するもう1つの磁気トンネル接合素子を備える。すなわち、本発明に係る半導体メモリ装置は、従来と同様の基準電流I_REFを生成しつつ、従来に比べて、複数の基準メモリセル420の占める面積を縮小することが可能となる。参考として、第0ワードラインWL0が活性化された場合も、第1基準メモリセル422及び第2基準メモリセル424における抵抗値の大きい磁気トンネル接合素子RH及び抵抗値の小さい磁気トンネル接合素子RLに電流が流れ、該当する基準電流I_REFを生成することが可能である。
一方、基準セル書込み駆動部470は、複数の基準メモリセル420の該当データを格納するためのものであり、第1ライン駆動部472及び第2ライン駆動部474を備える。
ここで、第1ライン駆動部472は、基準セル書込み制御信号REF_WEに応答して第1基準ビットラインREF_BL1を接地電圧VSSで駆動し、第2ライン駆動部474は、基準セル書込み制御信号REF_WEに応答して第2基準ビットラインREF_BL2をコア電圧VSSで駆動する。ここで、基準セル書込み制御信号REF_WEは、複数の基準メモリセル420に該当データを格納する期間に活性化される信号である。
以下、基準メモリセルに関するデータの書込み動作を簡単に説明する。参考として、複数の基準メモリセル420にデータを格納する期間には電流制御信号CMP及び電流活性化信号CSEが非活性化され、本発明に係る複数の基準メモリセル420の構成では、従来とは異なり、ワードラインの制御が必要なく、これに伴い、複数の基準メモリセル420にデータを格納する動作を非常に単純化することができる。
まず、基準セル書込み制御信号REF_WEに応答して、第1基準ビットラインREF_BL1及び第2基準ビットラインREF_BL2に対応するNMOSトランジスタがターンオンされる。この後、第2基準ビットラインREF_BL2はコア電圧VCOREで駆動され、第1基準ビットラインREF_BL1は接地電圧VSSで駆動される。このとき、複数の基準メモリセル420のすべての磁気トンネル接合素子には電流が流れる。
これに関し、第1基準メモリセル422及び第2基準メモリセル424を例として説明する。まず、第2基準ビットラインREF_BL2はコア電圧VCOREで駆動され、第1基準ビットラインREF_BL1は接地電圧VSSで駆動される。すなわち、第1基準メモリセル422の磁気トンネル接合素子RLは、第2基準ビットラインREF_BL2から共通の下部電極に流れる電流が形成され、第2基準メモリセル424の磁気トンネル接合素子RHは、共通の下部電極から第1基準ビットラインREF_BL1に流れる電流経路が形成される。したがって、第1基準メモリセル422には「0」データが格納され、第2基準メモリセル424には「1」データが格納される。すなわち、第1基準メモリセル422の磁気トンネル接合素子RLは、小さい抵抗値を有し、第2基準メモリセル424の磁気トンネル接合素子RHは、大きい抵抗値を有する。
従来の半導体メモリ装置は、図3で説明したように、複数の基準メモリセルにデータを格納するために要する時間が非常に長く、消費電力も非常に大きく、各々のデータを該当する磁気トンネル接合素子に格納するための書込み動作、例えば、ワードライン制御動作及び該当データに対応する第1基準ビットライン及び第2基準ビットラインの駆動制御動作が複雑化し、これは、半導体メモリ装置の競争力を低下させる要因につながった。しかし、本発明は、複数の基準メモリセルのすべてに所望のデータを一度に格納することが可能である。したがって、従来に比べて、時間及び電力の消費を低減することができ、複数の基準メモリセル420の書込み動作の複雑さを最小化することができる。
図5は、本発明の第2実施形態に係る半導体メモリ装置の構成を説明するための回路図である。第2実施形態は、図4の第1実施形態と比較して、複数の基準メモリセル510の構造が変更された。
図5に示すように、複数の基準メモリセル510の各々は、1つのワードラインに対応して、1つのNMOSトランジスタと、2つの磁気トンネル接合素子RH、RLとから構成される。ここで、大きい抵抗値を有する磁気トンネル接合素子RHの上部電極は、第1基準ビットラインREF_BL1に接続され、小さい抵抗値を有する磁気トンネル接合素子RLの上部電極は、第2基準ビットラインREF_BL2に接続され、大きい抵抗値を有する磁気トンネル接合素子RH及び小さい抵抗値を有する磁気トンネル接合素子RLの下部電極は互いに共有される。
第2実施形態において、基準電流I_REFは、活性化されたワードラインに対応する抵抗値の大きい磁気トンネル接合素子RH及び抵抗値の小さい磁気トンネル接合素子RLによって電流の量が決定される。このように生成された基準電流I_REFは、第1実施形態と同様に、半導体メモリ装置の読出し動作時にデータを判別する基準となる。
続いて、第2実施形態は、第1実施形態と同様に、複数の基準メモリセル510に備えられる磁気トンネル接合素子RH、RLに所望のデータを一度に格納することができる。すなわち、基準セル書込み制御信号REF_WEに応答して、第2基準ビットラインREF_BL2がコア電圧VCOREで駆動され、第1基準ビットラインREF_BL1が接地電圧VSSで駆動されると、各々の基準メモリセルには、第2基準ビットラインREF_BL2から第2基準ビットラインREF_BL2に上部電極が接続された磁気トンネル接合素子RLを経て共通の下部電極に、続いて、共通の下部電極から第1基準ビットラインREF_BL1に上部電極が接続された磁気トンネル接合素子RHを経て第1基準ビットラインREF_BL1に流れる電流経路が形成される。したがって、複数の基準メモリセル510には、「0」データと「1」データが該当する磁気トンネル接合素子RH、RLに格納される。すなわち、大きい抵抗値を有する磁気トンネル接合素子RHと、小さい抵抗値を有する磁気トンネル接合素子RLとが形成される。
図示のように、第2実施形態は、従来の構成に比べて、基準メモリセル1つ当たり1つのNMOSトランジスタを減らすことができ、複数の基準メモリセルに備えられる複数の磁気トンネル接合素子に所望のデータを一度に格納することが可能である。
図6は、本発明の第3実施形態に係る半導体メモリ装置の構成を説明するための回路図である。第1及び第2実施形態と比較して、第3実施形態は、複数のメモリセル610の構造が変更され、これに伴い、複数の基準メモリセル630の構造も変更された。
図6に示すように、複数のメモリセル610は、2つのワードライン当たり1つのメモリセルが配置され、複数の基準メモリセル630も、2つのワードライン当たり1つの基準メモリセルが配置される。このとき、隣接する基準メモリセルに備えられる抵抗値の大きい磁気トンネル接合素子RH及び抵抗値の小さい磁気トンネル接合素子RLは、互いに下部電極を共有する。
第3実施形態において、基準電流I_REFは、活性化された2つのワードラインに対応する抵抗値の大きい磁気トンネル接合素子RH及び抵抗値の小さい磁気トンネル接合素子RLによって電流の量が決定され、第1及び第2実施形態と同様に、複数の基準メモリセル630に備えられる磁気トンネル接合素子RH、RLに所望のデータを一度に格納することができる。すなわち、基準セル書込み制御信号REF_WEに応答して、第2基準ビットラインREF_BL2がコア電圧VCOREで駆動され、第1基準ビットラインREF_BL1が接地電圧VSSで駆動されると、各々の基準メモリセルには、第2基準ビットラインREF_BL2から第2基準ビットラインREF_BL2に上部電極が接続された磁気トンネル接合素子RLを経て共通の下部電極に、続いて、共通の下部電極から第1基準ビットラインREF_BL1に上部電極が接続された磁気トンネル接合素子RHを経て第1基準ビットラインREF_BL1に流れる電流経路が形成される。したがって、複数の基準メモリセル630には、「0」データと「1」データが該当する磁気トンネル接合素子RH、RLに格納される。すなわち、大きい抵抗値を有する磁気トンネル接合素子RHと、小さい抵抗値を有する磁気トンネル接合素子RLとが形成される。
上述したように、本発明に係る半導体メモリ装置は、基準電流I_REFを生成するための複数の基準メモリセルに備えられる抵抗値の大きい磁気トンネル接合素子RH及び抵抗値の小さい磁気トンネル接合素子RLの数量を最小化することにより、半導体メモリ装置のチップサイズを縮小することができる。また、第1ないし第3実施形態の構成から分かるように、複数の基準メモリセルは、1回の書込み動作によって所望のデータを該当する磁気トンネル接合素子に格納できることにより、大きい抵抗値を有する磁気トンネル接合素子RH及び小さい抵抗値を有する磁気トンネル接合素子RLの形成に要する時間及び電力、そして、このために行われる書込み動作の複雑さを最小化することができる。
本発明の技術思想は、上記の好ましい実施形態により具体的に記述されたが、以上で説明した実施形態は、それを説明するためのものであって、それを制限するためのものではないことに留意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な置換、変形及び変更により多様な実施形態が可能であることを理解することができる。
それだけでなく、上述した実施形態で例示した論理ゲート及びトランジスタは、入力される信号の極性によりその位置及び種類が異なるように具現されなければならない。
410 複数のメモリセル
420 複数の基準メモリセル
430 データ電流生成部
440 基準電流生成部
450 感知増幅部
460 メモリセル書込み駆動部
470 基準セル書込み駆動部
420 複数の基準メモリセル
430 データ電流生成部
440 基準電流生成部
450 感知増幅部
460 メモリセル書込み駆動部
470 基準セル書込み駆動部
Claims (29)
- 複数のワードラインにそれぞれ対応し、データが格納される複数のメモリセルと、
前記複数のメモリセルの各々に対応する基準電流を生成するために、下部電極を互いに共有する第1磁気メモリ素子及び第2磁気メモリ素子を備える複数の基準メモリセルと、
前記複数のワードラインのうち、活性化された前記ワードラインに接続された前記メモリセルに対応するデータ電流と、前記基準電流とを感知して増幅する感知増幅手段と、
を備えることを特徴とする半導体メモリ装置。 - 前記複数の基準メモリセルの各々は、
前記ワードラインに対応し、読出し動作時に前記第1磁気メモリ素子及び前記第2磁気メモリ素子を備える電流経路を形成するためのスイッチング部をさらに備えることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記複数の基準メモリセルに接続され、前記基準電流を生成して前記感知増幅手段に伝達する基準電流生成手段と、
前記複数のメモリセルに接続され、前記データ電流を生成して前記感知増幅手段に伝達するデータ電流生成手段と、
をさらに備えることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記第1磁気メモリ素子及び前記第2磁気メモリ素子には、互いに異なる極性のデータが格納されることを特徴とする請求項1に記載の半導体メモリ装置。
- 書込み制御信号に応答して、前記第1磁気メモリ素子及び前記第2磁気メモリ素子の上部電極を該当する電源で駆動する駆動手段をさらに備えることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記駆動手段は、
前記書込み制御信号に応答して、前記第1磁気メモリ素子の上部電極を第1電源で駆動する第1駆動部と、
前記書込み制御信号に応答して、前記第2磁気メモリ素子の上部電極を第2電源で駆動する第2駆動部と、
を備えることを特徴とする請求項5に記載の半導体メモリ装置。 - 前記第1磁気メモリ素子及び前記第2磁気メモリ素子は、磁気トンネル接合素子であることを特徴とする請求項1に記載の半導体メモリ装置。
- 第1ワードライン及び第2ワードラインにそれぞれ対応し、データが格納される第1メモリセル及び第2メモリセルと、
前記第1ワードラインに対応し、基準電流を生成するためのデータが格納される第1磁気メモリ素子を備える第1基準メモリセルと、
前記第2ワードラインに対応し、前記基準電流を生成するためのデータが格納され、前記第1磁気メモリ素子と互いに下部電極を共有する第2磁気メモリ素子を備える第2基準メモリセルと、
前記第1ワードライン及び前記第2ワードラインのうち、活性化されたワードラインに接続されたメモリセルに対応するデータ電流と、前記第1基準メモリセル及び前記第2基準メモリセルに対応する前記基準電流とを感知して増幅する感知増幅手段と、
を備えることを特徴とする半導体メモリ装置。 - 前記第1基準メモリセル及び前記第2基準メモリセルの各々は、
前記第1ワードライン及び前記第2ワードラインの各々に対応し、読出し動作時に前記第1磁気メモリ素子及び前記第2磁気メモリ素子を備える電流経路を形成するためのスイッチング部をさらに備えることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記第1基準メモリセル及び前記第2基準メモリセルに接続され、前記基準電流を生成して前記感知増幅手段に伝達する基準電流生成手段と、
前記第1メモリセル及び前記第2メモリセルに接続され、前記データ電流を生成して前記感知増幅手段に伝達するデータ電流生成手段と、
をさらに備えることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記第1磁気メモリ素子及び前記第2磁気メモリ素子には、互いに異なる極性のデータが格納されることを特徴とする請求項8に記載の半導体メモリ装置。
- 書込み制御信号に応答して、前記第1磁気メモリ素子及び前記第2磁気メモリ素子の上部電極を該当する電源で駆動する駆動手段をさらに備えることを特徴とする請求項8に記載の半導体メモリ装置。
- 前記駆動手段は、
前記書込み制御信号に応答して、前記第1磁気メモリ素子の上部電極を第1電源で駆動する第1駆動部と、
前記書込み制御信号に応答して、前記第2磁気メモリ素子の上部電極を第2電源で駆動する第2駆動部と、
を備えることを特徴とする請求項12に記載の半導体メモリ装置。 - 前記第1磁気メモリ素子及び前記第2磁気メモリ素子は、磁気トンネル接合素子であることを特徴とする請求項8に記載の半導体メモリ装置。
- 1つのワードラインに対応し、データが格納されるメモリセルと、
前記ワードラインに対応し、基準電流を生成するためのデータがそれぞれ格納され、互いに下部電極を共有する第1磁気メモリ素子及び第2磁気メモリ素子を備える基準メモリセルと、
前記ワードラインの活性化により、前記メモリセルに対応するデータ電流と、前記基準メモリセルに対応する前記基準電流とを感知して増幅する感知増幅手段と、
を備えることを特徴とする半導体メモリ装置。 - 前記基準メモリセルは、
前記ワードラインに対応し、読出し動作時に前記第1磁気メモリ素子及び前記第2磁気メモリ素子を備える電流経路を形成するためのスイッチング部をさらに備えることを特徴とする請求項15に記載の半導体メモリ装置。 - 前記基準メモリセルに接続され、前記基準電流を生成して前記感知増幅手段に伝達する基準電流生成手段と、
前記メモリセルに接続され、前記データ電流を生成して前記感知増幅手段に伝達するデータ電流生成手段と、
をさらに備えることを特徴とする請求項15に記載の半導体メモリ装置。 - 前記第1磁気メモリ素子及び前記第2磁気メモリ素子には、互いに異なる極性のデータが格納されることを特徴とする請求項15に記載の半導体メモリ装置。
- 書込み制御信号に応答して、前記第1磁気メモリ素子及び前記第2磁気メモリ素子の上部電極を該当する電源で駆動する駆動手段をさらに備えることを特徴とする請求項15に記載の半導体メモリ装置。
- 前記駆動手段は、
前記書込み制御信号に応答して、前記第1磁気メモリ素子の上部電極を第1電源で駆動する第1駆動部と、
前記書込み制御信号に応答して、前記第2磁気メモリ素子の上部電極を第2電源で駆動する第2駆動部と、
を備えることを特徴とする請求項19に記載の半導体メモリ装置。 - 前記第1磁気メモリ素子及び前記第2磁気メモリ素子は、磁気トンネル接合素子であることを特徴とする請求項15に記載の半導体メモリ装置。
- 第1ワードライン及び第2ワードラインに対応し、データが格納されるメモリセルと、
前記第1ワードライン及び前記第2ワードラインに対応し、基準電流を生成するためのデータが格納され、隣接する第2基準メモリセルに備えられる第2磁気メモリ素子と互いに下部電極を共有する第1磁気メモリ素子を備える第1基準メモリセルと、
前記第1ワードライン及び前記第2ワードラインの活性化により、前記メモリセルに対応するデータ電流と、前記第1基準メモリセル及び前記第2基準メモリセルに対応する前記基準電流とを感知して増幅する感知増幅手段と、
を備えることを特徴とする半導体メモリ装置。 - 前記第1ワードライン及び前記第2ワードラインは、同一のアドレスに応答して活性化されることを特徴とする請求項22に記載の半導体メモリ装置。
- 前記第1基準メモリセル及び前記第2基準メモリセルの各々は、
該当ワードラインに対応し、読出し動作時に前記第1磁気メモリ素子及び前記第2磁気メモリ素子を備える電流経路を形成するためのスイッチング部をさらに備えることを特徴とする請求項22に記載の半導体メモリ装置。 - 前記第1基準メモリセル及び前記第2基準メモリセルに接続され、前記基準電流を生成して前記感知増幅手段に伝達する基準電流生成手段と、
前記メモリセルに接続され、前記データ電流を生成して前記感知増幅手段に伝達するデータ電流生成手段と、
をさらに備えることを特徴とする請求項22に記載の半導体メモリ装置。 - 前記第1磁気メモリ素子及び前記第2磁気メモリ素子には、互いに異なる極性のデータが格納されることを特徴とする請求項22に記載の半導体メモリ装置。
- 書込み制御信号に応答して、前記第1磁気メモリ素子及び前記第2磁気メモリ素子の上部電極を該当する電源で駆動する駆動手段をさらに備えることを特徴とする請求項22に記載の半導体メモリ装置。
- 前記駆動手段は、
前記書込み制御信号に応答して、前記第1磁気メモリ素子の上部電極を第1電源で駆動する第1駆動部と、
前記書込み制御信号に応答して、前記第2磁気メモリ素子の上部電極を第2電源で駆動する第2駆動部と、
を備えることを特徴とする請求項27に記載の半導体メモリ装置。 - 前記第1磁気メモリ素子及び前記第2磁気メモリ素子は、磁気トンネル接合素子であることを特徴とする請求項22に記載の半導体メモリ装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012133857A (ja) * | 2010-12-20 | 2012-07-12 | Sk Hynix Inc | 磁気メモリ装置、このためのリファレンスセルのプログラム方法及び検証方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8587994B2 (en) * | 2010-09-08 | 2013-11-19 | Qualcomm Incorporated | System and method for shared sensing MRAM |
KR101194933B1 (ko) | 2010-12-08 | 2012-10-25 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
KR102049306B1 (ko) * | 2011-12-12 | 2019-11-27 | 삼성전자주식회사 | 메모리 셀의 리드 또는 라이트 동작 방법 과 장치 및 이를 포함하는 메모리 시스템 |
JP5444414B2 (ja) * | 2012-06-04 | 2014-03-19 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
US8891326B1 (en) * | 2013-09-11 | 2014-11-18 | Avalanche Technology, Inc. | Method of sensing data in magnetic random access memory with overlap of high and low resistance distributions |
US9460785B2 (en) * | 2014-03-06 | 2016-10-04 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
KR102212755B1 (ko) * | 2014-07-31 | 2021-02-05 | 삼성전자주식회사 | 전압 발생기 및 이를 포함하는 메모리 장치 |
US11443175B2 (en) * | 2018-07-11 | 2022-09-13 | Silicon Storage Technology, Inc. | Compensation for reference transistors and memory cells in analog neuro memory in deep learning artificial neural network |
US11139012B2 (en) | 2019-03-28 | 2021-10-05 | Samsung Electronics Co., Ltd. | Resistive memory device having read currents for a memory cell and a reference cell in opposite directions |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003017665A (ja) * | 2001-04-26 | 2003-01-17 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
JP2003060165A (ja) * | 2001-08-08 | 2003-02-28 | Toshiba Corp | 半導体記憶装置 |
JP2004519809A (ja) * | 2001-01-24 | 2004-07-02 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Mramセル用の基準 |
US6791887B2 (en) * | 2003-01-07 | 2004-09-14 | Industrial Technology Research Institute | High reliable reference current generator for MRAM |
JP2005196956A (ja) * | 2003-12-30 | 2005-07-21 | Samsung Electronics Co Ltd | 磁気ランダムアクセスメモリおよびそのデータ読み出し方法 |
JP2006210396A (ja) * | 2005-01-25 | 2006-08-10 | Fujitsu Ltd | 磁気メモリ装置及びその読み出し方法 |
JP2007525781A (ja) * | 2004-12-02 | 2007-09-06 | キモンダ アクチエンゲゼルシャフト | メモリ回路、およびcbram抵抗メモリセルのメモリデータを評価するための評価方法 |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6111781A (en) * | 1998-08-03 | 2000-08-29 | Motorola, Inc. | Magnetic random access memory array divided into a plurality of memory banks |
US6563743B2 (en) * | 2000-11-27 | 2003-05-13 | Hitachi, Ltd. | Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy |
US6445612B1 (en) * | 2001-08-27 | 2002-09-03 | Motorola, Inc. | MRAM with midpoint generator reference and method for readout |
US6839269B2 (en) * | 2001-12-28 | 2005-01-04 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
US6512689B1 (en) * | 2002-01-18 | 2003-01-28 | Motorola, Inc. | MRAM without isolation devices |
US6760244B2 (en) * | 2002-01-30 | 2004-07-06 | Sanyo Electric Co., Ltd. | Magnetic memory device including storage elements exhibiting a ferromagnetic tunnel effect |
JP2003346474A (ja) * | 2002-03-19 | 2003-12-05 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
KR100464536B1 (ko) * | 2002-03-22 | 2005-01-03 | 주식회사 하이닉스반도체 | 자기 저항 램 |
JP4049604B2 (ja) * | 2002-04-03 | 2008-02-20 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
JP4084084B2 (ja) * | 2002-05-23 | 2008-04-30 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
JP4242117B2 (ja) * | 2002-07-11 | 2009-03-18 | 株式会社ルネサステクノロジ | 記憶装置 |
JP2004062922A (ja) * | 2002-07-25 | 2004-02-26 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP4266297B2 (ja) * | 2002-09-05 | 2009-05-20 | 株式会社ルネサステクノロジ | 不揮発性記憶装置 |
JP4679036B2 (ja) * | 2002-09-12 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | 記憶装置 |
JP2004179483A (ja) * | 2002-11-28 | 2004-06-24 | Hitachi Ltd | 不揮発性磁気メモリ |
KR100506932B1 (ko) * | 2002-12-10 | 2005-08-09 | 삼성전자주식회사 | 기준 셀들을 갖는 자기 램 소자 및 그 구조체 |
US6946882B2 (en) * | 2002-12-20 | 2005-09-20 | Infineon Technologies Ag | Current sense amplifier |
US6985383B2 (en) * | 2003-10-20 | 2006-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reference generator for multilevel nonlinear resistivity memory storage elements |
JP3935150B2 (ja) * | 2004-01-20 | 2007-06-20 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
WO2005096315A2 (en) * | 2004-04-01 | 2005-10-13 | Koninklijke Philips Electronics N.V. | Thermally stable reference voltage generator for mram |
JP3869430B2 (ja) * | 2004-05-11 | 2007-01-17 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
US7236391B2 (en) * | 2005-04-22 | 2007-06-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Magnetic random access memory device |
US7224601B2 (en) * | 2005-08-25 | 2007-05-29 | Grandis Inc. | Oscillating-field assisted spin torque switching of a magnetic tunnel junction memory element |
US7272034B1 (en) * | 2005-08-31 | 2007-09-18 | Grandis, Inc. | Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells |
US7286395B2 (en) * | 2005-10-27 | 2007-10-23 | Grandis, Inc. | Current driven switched magnetic storage cells having improved read and write margins and magnetic memories using such cells |
US7321507B2 (en) * | 2005-11-21 | 2008-01-22 | Magic Technologies, Inc. | Reference cell scheme for MRAM |
US7345912B2 (en) * | 2006-06-01 | 2008-03-18 | Grandis, Inc. | Method and system for providing a magnetic memory structure utilizing spin transfer |
US7292484B1 (en) * | 2006-06-07 | 2007-11-06 | Freescale Semiconductor, Inc. | Sense amplifier with multiple bits sharing a common reference |
US7379327B2 (en) * | 2006-06-26 | 2008-05-27 | Grandis, Inc. | Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells having enhanced read and write margins |
TWI298886B (en) * | 2006-07-06 | 2008-07-11 | Ind Tech Res Inst | Multiple state sense amplifier for memory architecture |
TWI312154B (en) * | 2006-07-20 | 2009-07-11 | Ind Tech Res Inst | Multiple state sense amplifier for memory architecture |
JP2009230798A (ja) * | 2008-03-21 | 2009-10-08 | Toshiba Corp | 磁気記憶装置 |
US7881098B2 (en) * | 2008-08-26 | 2011-02-01 | Seagate Technology Llc | Memory with separate read and write paths |
-
2009
- 2009-04-30 KR KR1020090038532A patent/KR101068573B1/ko active IP Right Grant
- 2009-06-22 US US12/488,632 patent/US8059480B2/en active Active
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- 2009-12-10 JP JP2009280660A patent/JP2010262727A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004519809A (ja) * | 2001-01-24 | 2004-07-02 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Mramセル用の基準 |
JP2003017665A (ja) * | 2001-04-26 | 2003-01-17 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
JP2003060165A (ja) * | 2001-08-08 | 2003-02-28 | Toshiba Corp | 半導体記憶装置 |
US6791887B2 (en) * | 2003-01-07 | 2004-09-14 | Industrial Technology Research Institute | High reliable reference current generator for MRAM |
JP2005196956A (ja) * | 2003-12-30 | 2005-07-21 | Samsung Electronics Co Ltd | 磁気ランダムアクセスメモリおよびそのデータ読み出し方法 |
JP2007525781A (ja) * | 2004-12-02 | 2007-09-06 | キモンダ アクチエンゲゼルシャフト | メモリ回路、およびcbram抵抗メモリセルのメモリデータを評価するための評価方法 |
JP2006210396A (ja) * | 2005-01-25 | 2006-08-10 | Fujitsu Ltd | 磁気メモリ装置及びその読み出し方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012133857A (ja) * | 2010-12-20 | 2012-07-12 | Sk Hynix Inc | 磁気メモリ装置、このためのリファレンスセルのプログラム方法及び検証方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101877241B (zh) | 2013-03-06 |
KR101068573B1 (ko) | 2011-09-30 |
US20100277975A1 (en) | 2010-11-04 |
KR20100119426A (ko) | 2010-11-09 |
CN101877241A (zh) | 2010-11-03 |
US8059480B2 (en) | 2011-11-15 |
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