JP2010258005A - Semiconductor device - Google Patents
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Abstract
Description
この発明は、トレンチゲート型ＭＯＳＦＥＴを用いた半導体装置に関する。 The present invention relates to a semiconductor device using a trench gate type MOSFET.
トレンチゲート型ＭＯＳＦＥＴはチャネル領域を縦方向に形成することから、特に大面積を要するパワーＭＯＳＦＥＴ等で大幅な素子面積縮小が図れるという利点を有する。
以下に、特許文献３に開示されている双方向トレンチ横型パワーＭＯＳＦＥＴについて説明する。
図１１は、従来の双方向トレンチ横型パワーＭＯＳＦＥＴの要部平面図であり、図１２は図１１のＢ部の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図であり、図１３は図１１のＸ１−Ｘ１線で切断した要部断面図である。
図１１では第１ソース領域７、第２ソース領域８およびｐベースピックアップ領域９は省略されている。また図１２（ａ）では第１ソース電極配線１４、第２ソース電極配線１５、第１ポリシリコンゲート配線１９、第２ポリシリコンゲート配線２０は省略されており、図１２（ｂ）ではトレンチ３を充填しプラグ１３と第１、第２ゲート電極１１、１２を絶縁する層間絶縁膜は図示されていない。また図１３でも層間絶縁膜は図示されていない。
Since the trench gate type MOSFET has a channel region formed in the vertical direction, it has an advantage that the device area can be greatly reduced particularly in a power MOSFET requiring a large area.
The bidirectional trench lateral power MOSFET disclosed in Patent Document 3 will be described below.
11 is a plan view of a main part of a conventional bidirectional trench lateral power MOSFET, FIG. 12 is a detailed view of a B part in FIG. 11, FIG. 11 (a) is a plan view of the main part, and FIG. It is principal part sectional drawing cut | disconnected by the X2-X2 line | wire of figure (a), FIG. 13 is principal part sectional drawing cut | disconnected by the X1-X1 line | wire of FIG.
In FIG. 11, the first source region 7, the second source region 8, and the p base pickup region 9 are omitted. In FIG. 12A, the first source electrode wiring 14, the second source electrode wiring 15, the first polysilicon gate wiring 19, and the second polysilicon gate wiring 20 are omitted, and in FIG. The interlayer insulating film that fills the plug 13 and insulates the plug 13 from the first and second gate electrodes 11 and 12 is not shown. Also in FIG. 13, the interlayer insulating film is not shown.
この双方向トレンチ横型パワーＭＯＳＦＥＴは、ｐ基板１の表面層に形成されるｎウェル領域２と、ｎウェル領域２の表面から内部に形成される閉ループ状の蛇行している第１トレンチ３と、第１トレンチ３と同時に形成され第１トレンチ３を囲む閉ループ状の第２トレンチ２５（Ｘ１−Ｘ１線上で第２トレンチ２４と第１トレンチ３との間隔を第１トレンチ３同士の間隔と同じにする）とを有する。
また、第１トレンチ３と第２トレンチ２５に囲まれｎウェル領域２の表面層に形成され
る第１ｐベース領域４と、第１ｐベース領域４と同時にｎウェル領域２の表面層に形成さ
れ、第１トレンチ３に囲まれる第２ｐベース領域５と、第１ｐベース領域４の表面層に形
成され第１トレンチ３の側壁と接する第１ｎソース領域７と、第２ｐベース領域５の表面
層に形成され第１トレンチ３の側壁と接する第２ｎソース領域８と、第１ｎソース領域７
と接し第１ｐベース領域４の表面層に形成されるｐベースピックアップ領域９と、第２ｎ
ソース領域８と接し第２ｐベース領域５の表面層に形成される第２ベースピックアップ領
域９と有する。
This bidirectional trench lateral power MOSFET includes an n-well region 2 formed in the surface layer of the p-substrate 1, a closed loop-shaped first trench 3 formed inside from the surface of the n-well region 2, A closed-loop second trench 25 that is formed simultaneously with the first trench 3 and surrounds the first trench 3 (the interval between the second trench 24 and the first trench 3 on the X1-X1 line is the same as the interval between the first trenches 3). ).
Further, the first p base region 4 surrounded by the first trench 3 and the second trench 25 and formed in the surface layer of the n well region 2 and the first p base region 4 are formed in the surface layer of the n well region 2 simultaneously. The second p base region 5 surrounded by the first trench 3, the first n source region 7 formed in the surface layer of the first p base region 4 and in contact with the side wall of the first trench 3, and the surface layer of the second p base region 5 A second n source region 8 in contact with the side wall of the first trench 3 and a first n source region 7
A p base pickup region 9 formed in the surface layer of the first p base region 4 in contact with the first p base region 4, and a second n
A second base pickup region 9 is formed in the surface layer of the second p base region 5 in contact with the source region 8.
また、第１トレンチ３の底部に形成されるｎドレイン領域６と、第２トレンチ２５の底
部にｎドレイン領域６と同時に形成されるｎ領域２６と、第１トレンチ３の側壁にゲート
絶縁膜１０を介して第１ｐベース領域４側に形成されるポリシリコンの第１ゲート電極１
１と、第１トレンチ３の側壁にゲート絶縁膜１０を介して第２ｐベース領域５側に形成さ
れるポリシリコンの第２ゲート電極１２とを有する。
また、第２トレンチ２５の側壁にゲート絶縁膜１０と同時に形成された絶縁膜２７を介
して第１ｐベース領域４側に形成されるポリシリコン膜２８（ゲート電極１１、１２と同
時に形成される）と、ｎウェル領域２側に形成されるポリシリコン膜２９（ゲート電極１
１、１２と同時に形成される）とを有する。
また、図示しない層間絶縁膜に開けたコンタクトホール１６と、第１ｎソース領域７お
よびｐベースピックアップ領域９とタングステンなどで形成したプラグ１３を介して接す
る第１ソース電極配線１４と、第２ｎソース領域８およびｐベースピックアップ領域９に
プラグ１３を介して接する第２ソース電極配線１５とを有する。
Further, the n drain region 6 formed at the bottom of the first trench 3, the n region 26 formed simultaneously with the n drain region 6 at the bottom of the second trench 25, and the gate insulating film 10 on the side wall of the first trench 3. The first gate electrode 1 of polysilicon formed on the first p base region 4 side through
1 and a polysilicon second gate electrode 12 formed on the second p base region 5 side through a gate insulating film 10 on the side wall of the first trench 3.
Further, a polysilicon film 28 (formed simultaneously with the gate electrodes 11 and 12) formed on the first p base region 4 side through an insulating film 27 formed simultaneously with the gate insulating film 10 on the side wall of the second trench 25. And a polysilicon film 29 (gate electrode 1) formed on the n-well region 2 side.
1 and 12).
Further, a contact hole 16 opened in an interlayer insulating film (not shown), a first source electrode wiring 14 in contact with the first n source region 7 and the p base pickup region 9 via a plug 13 formed of tungsten or the like, and a second n source region 8 and p base pickup region 9 and second source electrode wiring 15 in contact with plug 13.
また、第１ゲート電極１１およびポリシリコン膜２８に接する第１ポリシリコンゲート
配線１９と、第２ゲート電極１２に接する第２ポリシリコンゲート配線と、第１ポリシリ
コンゲート配線１９にコンタクトホール２１を通して接する第１ゲート電極配線１７と、
第２ポリシリコンゲート配線２０にコンタクトホール２１を介して接する第２ゲート電極
配線１８と、第１ソース電極配線１４に接続する第１ソース端子Ｓ１と、第２ソース電極
配線１５に接続する第２ソース端子Ｓ２と、第１ゲート金属配線１７に接続する第１ゲー
ト端子Ｇ１と、第２ゲート金属配線１８に接続する第２ゲート端子Ｇ２とを有する。尚、
ポリシリコン膜２９は他の箇所とは接続せず浮遊電位状態にある。
このように、本実施例の双方向トレンチ横型パワーＭＯＳＦＥＴでは閉ループ状の蛇行
した第１トレンチ３は、その側壁に第１、第２ゲート電極１１、１２が形成され、その両
側のトレンチ残し部は双方向ＭＯＳＦＥＴの第１、第２ｎソース領域７、８となっている
。その最外周に閉ループ状の第２トレンチ２５を形成し、第２トレンチ２５で第１ｐベー
ス領域４とｎウェル領域２を分離している。
Further, the first polysilicon gate wiring 19 in contact with the first gate electrode 11 and the polysilicon film 28, the second polysilicon gate wiring in contact with the second gate electrode 12, and the first polysilicon gate wiring 19 through the contact hole 21. A first gate electrode wiring 17 in contact;
A second gate electrode wiring 18 in contact with the second polysilicon gate wiring 20 through the contact hole 21, a first source terminal S 1 connected to the first source electrode wiring 14, and a second connected to the second source electrode wiring 15. It has a source terminal S 2, a first gate terminal G 1 connected to the first gate metal wiring 17, and a second gate terminal G 2 connected to the second gate metal wiring 18. still,
The polysilicon film 29 is not connected to other portions and is in a floating potential state.
As described above, in the bidirectional trench lateral power MOSFET of this embodiment, the first and second gate electrodes 11 and 12 are formed on the side walls of the closed-loop meandering first trench 3, and the remaining trench portions on both sides are formed. The first and second n source regions 7 and 8 of the bidirectional MOSFET are formed. A closed-loop second trench 25 is formed on the outermost periphery, and the first p base region 4 and the n-well region 2 are separated by the second trench 25.
本発明の構造では、第２トレンチ２５を形成することで、ｎウェル領域２とｐベース領
域４のｐｎ接合が表面ではなくなるため、不活性領域を狭めることができる。
また、チップサイズを変えない場合には、活性領域を広げられるのでオン抵抗を低減す
ることができる。
前記トレンチは、閉ループの第１トレンチである主トレンチと、図１１のＣ部のポリシリコン引き出し領域の引き出しトレンチと、最外周の第２トレンチであるダミートレンチからなる。このダミートレンチは、周辺デザインルールシュリンクおよびプロセス安定化の効果がある。
ここで、この双方向トレンチ横型ＭＯＳＦＥＴは、小面積で双方向ＭＯＳＦＥＴを形成するために、トレンチ両側壁のゲートを形成するポリシリコンはそれぞれ独立に駆動できるようになっており、２つのＭＯＳＦＥＴでドレイン領域を共有化している。そのため、このトレンチ両側壁のポリシリコンに繋ぐ引き出し領域も各々設ける必要がある。
In the structure of the present invention, by forming the second trench 25, the pn junction between the n well region 2 and the p base region 4 is not the surface, so that the inactive region can be narrowed.
Further, when the chip size is not changed, the active region can be expanded, so that the on-resistance can be reduced.
The trench includes a main trench which is a closed-loop first trench, a lead-out trench in a polysilicon lead-out region in part C of FIG. 11, and a dummy trench which is a second outermost trench. This dummy trench has the effect of shrinking the peripheral design rule and stabilizing the process.
Here, in this bidirectional trench lateral MOSFET, in order to form a bidirectional MOSFET with a small area, the polysilicon forming the gates on both side walls of the trench can be driven independently. The area is shared. For this reason, it is necessary to provide a lead region connected to the polysilicon on both side walls of the trench.
また、特許文献１によると、トレンチゲート型のＭＩＳＦＥＴを有する半導体装置のゲート電極用の複数の第１の溝の終端部を第２の溝で連結する。第１の溝と第２の溝内にはゲート絶縁膜とゲート部とが形成されている。ゲート引き出し用の導体膜とゲート部とは、同じ導体膜により一体的に形成されて電気的に接続されているが、第１の溝と第２の溝との連結部上にはゲート引き出し用の導体膜が形成されていない。この構成とすることで、トレンチゲート型のＭＩＳＦＥＴを有する半導体装置のゲート絶縁膜特性を向上させて、半導体装置の信頼性や性能を改善することができることが開示されている。
また、特許文献２によると、第１導電型の半導体基板の片面に第１導電型の第１の半導体層が設けられ、その上に第２導電型の第２の半導体層が設けられている。第２の半導体層の表層部に第１導電型の第３の半導体層が設けられ、第３の半導体層及び第２の半導体層を貫いて第１の半導体層に達するようにトレンチが設けられている。トレンチは複数ストライプ状に形成されている。トレンチ内にゲート酸化膜を介して設けられたゲート電極の電極引出し部に接続されるゲート配線が、トレンチの幅以上トレンチ端部から離れた位置に、トレンチと交差するように形成されている。ゲート配線の裏面と対応する箇所には第３の半導体層が設けられていない。この構成とすることで、隣接するトレンチの端部の間隔に関係なく、簡単な構成でゲート酸化膜の耐圧を向上させることができることが開示されている。
According to Patent Document 1, terminal portions of a plurality of first grooves for gate electrodes of a semiconductor device having a trench gate type MISFET are connected by a second groove. A gate insulating film and a gate portion are formed in the first groove and the second groove. The gate lead conductor film and the gate portion are integrally formed of the same conductor film and are electrically connected to each other. However, the gate lead lead film is formed on the connecting portion between the first groove and the second groove. The conductor film is not formed. It is disclosed that this configuration can improve the gate insulating film characteristics of a semiconductor device having a trench gate type MISFET and improve the reliability and performance of the semiconductor device.
According to Patent Document 2, a first conductive type first semiconductor layer is provided on one surface of a first conductive type semiconductor substrate, and a second conductive type second semiconductor layer is provided thereon. . A third semiconductor layer of the first conductivity type is provided in the surface layer portion of the second semiconductor layer, and a trench is provided so as to penetrate the third semiconductor layer and the second semiconductor layer to reach the first semiconductor layer. ing. The trench is formed in a plurality of stripes. A gate wiring connected to an electrode lead portion of a gate electrode provided in the trench through a gate oxide film is formed at a position that is more than the width of the trench and away from the end of the trench so as to intersect the trench. The third semiconductor layer is not provided at a position corresponding to the back surface of the gate wiring. It is disclosed that with this configuration, the breakdown voltage of the gate oxide film can be improved with a simple configuration regardless of the interval between the ends of adjacent trenches.
しかしながら、図１１〜図１３に示した従来の双方向トレンチ横型ＭＯＳＦＥＴでは、図１１のＣ部に示すトレンチ終端部にポリシリコン引き出し領域（第１、第２ゲートポリシリコン配線１８、１９が形成される領域）が存在することになる。
図１４は、図１１のＣ部のトレンチ終端部の詳細図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＺ−Ｚ線で切断した断面図である。
図１４のＣ部に示すトレンチ終端部はＤ部の直線部とＥ部の曲線部がある。Ｄ部の直線部は蛇行している第１トレンチ３の直線部の面方位と同一であるのに対し、Ｅ部の曲線部では様々な面方位が存在する。そのため、ゲート引き出し領域であるゲートポリシリコン配線１８，１９下に形成されたゲート酸化膜１０はＤ部の直線部とＥ部の曲線部とで膜厚が異なることがわかっている。
Ｅ部の曲線部の側壁のＧ部では面方位の影響でゲート酸化膜１０の厚みが薄くなる。その中でも特にＦ部のトレンチ開口部上端部ではシリコン形状が先鋭化するので、ゲート酸化膜１０の薄膜化が特に起こりやすい。その結果、トレンチ終端部のＥ部の曲線部でゲート耐圧の低下やゲート破壊が多発するという問題が生じる。
また、前記した特許文献１および特許文献２には、ゲート引き出し領域を形成するトレンチに終端部を設けないでゲート耐圧低下を防止することについては記載されていない。
However, in the conventional bidirectional trench lateral MOSFET shown in FIGS. 11 to 13, polysilicon lead regions (first and second gate polysilicon wirings 18 and 19 are formed at the trench termination portion shown in C portion of FIG. 11. Area) exists.
FIGS. 14A and 14B are detailed views of the trench termination portion of the portion C in FIG. 11, where FIG. 14A is a plan view, and FIG. 14B is a cross-sectional view taken along the line ZZ in FIG. is there.
14 includes a straight line portion of D portion and a curved portion of E portion. The straight portion of the D portion is the same as the surface orientation of the straight portion of the meandering first trench 3, whereas the curved portion of the E portion has various surface orientations. Therefore, it is known that the thickness of the gate oxide film 10 formed under the gate polysilicon wirings 18 and 19 which are the gate lead-out regions is different between the straight portion of the D portion and the curved portion of the E portion.
In the G portion on the side wall of the curved portion of the E portion, the thickness of the gate oxide film 10 becomes thin due to the influence of the plane orientation. Among them, the silicon shape is sharpened particularly at the upper end of the trench opening of the F portion, and thus the gate oxide film 10 is particularly likely to be thinned. As a result, there arises a problem that the gate breakdown voltage is reduced and gate breakdown frequently occurs in the curved portion of the E portion at the end of the trench.
Moreover, the above-described Patent Document 1 and Patent Document 2 do not describe prevention of gate breakdown voltage reduction without providing a terminal portion in a trench for forming a gate lead-out region.
この発明の目的は、前記の課題を解決して、ゲート酸化膜の薄膜化が生じないようにして、ゲート耐圧の低下を防止することこができる半導体装置を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device that solves the above-described problems and prevents a reduction in gate breakdown voltage without causing a thin gate oxide film.
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、
第１導電型の第１半導体領域と、前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、前記第１トレンチを囲むように形成された平面形状が閉ループ状の第２トレンチと、前記第１トレンチと前記第２トレンチとの間の前記第１半導体領域の表面層に形成された前記第１トレンチおよび前記第２トレンチよりも深さが浅い第２導電型の第２半導体領域と、前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第２導電型の第３半導体領域と、該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された第１ゲート電極と、前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成された第２ゲート電極と、前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、前記第２半導体領域と前記第５半導体領域とに電気的に接続される第２主電極とを有し、前記第１トレンチが直線部と曲線部からなる蛇行した１条のトレンチで、該第１トレンチと前記第２トレンチを接続し前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された第１接続トレンチと、前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第３半導体領域を貫通して形成された第２接続トレンチと、を有する構成とする。
In order to achieve the above object, according to the first aspect of the present invention,
A first semiconductor region of a first conductivity type, a first trench formed in a surface layer of the first semiconductor region in a closed loop shape, and a planar shape formed so as to surround the first trench are in a closed loop shape A second conductivity type of the first trench formed in a surface layer of the first semiconductor region between the first trench and the second trench and having a depth smaller than that of the second trench. A second semiconductor region of the second conductivity type having a shallower depth than the first trench formed in a surface layer of the first semiconductor region surrounded by the first trench, A first conductive type fourth semiconductor region formed on the surface layer of the three semiconductor regions in contact with the first trench; and a first conductive type formed on the surface layer of the second semiconductor region in contact with the first trench. A fifth semiconductor region of the mold and the first A first gate electrode formed on the side wall of the wrench on the side of the fourth semiconductor region via an insulating film, and a second gate formed on the side wall of the first trench on the side of the fifth semiconductor region via an insulating film An electrode, a first main electrode electrically connected to the third semiconductor region and the fourth semiconductor region, and a second main electrically connected to the second semiconductor region and the fifth semiconductor region. The first trench is a meandering trench having a straight portion and a curved portion, the first trench and the second trench are connected, and the second trench has the same depth as the first trench. A first connection trench formed through a semiconductor region, and a second connection trench formed by connecting the first trenches and penetrating the third semiconductor region at the same depth as the first trench. It is set as the structure which has.
また、特許請求の範囲の請求項２記載の発明によれば、請求項１記載の発明において、前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第２半導体領域を貫通して形成された第３接続トレンチとを有する構成とする。
また、特許請求の範囲の請求項３記載の発明によれば、請求項１記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記前記第１トレンチの曲線部と前記第１トレンチの直線部とを接続する前記第２接続トレンチのひとつである第４トレンチと、前記第３トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第２ゲート電極と接続して形成された第２ゲート引き出し電極と、を有する構成とする。
According to a second aspect of the present invention, in the first aspect, the first trenches are connected to each other and penetrate the second semiconductor region at the same depth as the first trench. The third connection trench is formed.
According to a third aspect of the present invention, in the first aspect, the first trench connecting the curved portion of the first trench and the second trench facing the curved portion. A third trench that is one of the connection trenches, a fourth trench that is one of the second connection trenches that connects the curved portion of the first trench and the straight portion of the first trench, and the third trench A first gate lead electrode formed by connecting to the first gate electrode through an insulating film covering from the side wall to the second semiconductor region; and covering from the side wall of the fourth trench to the third semiconductor region. And a second gate lead electrode formed to be connected to the second gate electrode through an insulating film.
また、特許請求の範囲の請求項４記載の発明によれば、請求項１記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第３トレンチ側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第２ゲート電極と接続して形成された第２ゲート引き出し電極と、を有する構成とする。
また、特許請求の範囲の請求項５記載の発明によれば、請求項２記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチの曲線部と前記第１トレンチの直線部を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第４トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成され、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成された前記第２ゲート電極とそれぞれ接続する第２ゲート引き出し電極を有する構成とする。
According to a fourth aspect of the present invention, in the first aspect of the present invention, the first trench that connects the curved portion of the first trench and the second trench facing the curved portion. The third connection, which is one of the connection trenches, and the second connection formed by connecting the curved portions facing each other in the first trench and penetrating the third semiconductor region at the same depth as the first trench. A fifth trench that is one of the trenches, a first gate extraction electrode that is connected to the first gate electrode through an insulating film that covers from the sidewall of the third trench to the two semiconductor regions, and the fifth gate And a second gate lead electrode formed so as to be connected to the second gate electrode through an insulating film covering from the sidewall of the trench to the third semiconductor region.
According to a fifth aspect of the present invention, in the second aspect, the first trench connecting the curved portion of the first trench and the second trench facing the curved portion. The third trench, which is one of the connection trenches, is connected to the curved portion of the first trench and the straight portion of the first trench, and is formed through the third semiconductor region at the same depth as the first trench. The fourth trench, which is one of the second connection trenches, and the curved portions facing each other in the first trench are connected to each other and formed through the third semiconductor region at the same depth as the first trench. The fifth trench, which is one of the second connection trenches, and the curved portions facing each other in the first trench are connected to each other and penetrated through the second semiconductor region at the same depth as the first trench. 3 connections A sixth trench that is one of the trenches, and an insulating film that covers from the side wall of the third trench to the second semiconductor region are connected to the first gate electrode, and the side wall of the sixth trench A first gate lead electrode formed by being connected to the first gate electrode through an insulating film covering up to two semiconductor regions, and an insulating film covering from the side wall of the fourth trench to the third semiconductor region And a second gate lead electrode connected to each of the second gate electrodes formed via an insulating film covering from the sidewall of the fifth trench to the third semiconductor region.
また、特許請求の範囲の請求項６記載の発明によれば、請求項１記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続する前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介して形成され前記第１ゲート電極とそれぞれ接続する第１ゲート引き出し電極と、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成された前記第２ゲート電極と接続する第２ゲート引き出し電極を有する構成とする。 According to a sixth aspect of the present invention, in the first aspect of the present invention, the first trench that connects the curved portion of the first trench and the second trench facing the curved portion. The third connection, which is one of the connection trenches, and the second connection formed by connecting the curved portions facing each other in the first trench and penetrating the third semiconductor region at the same depth as the first trench. The fifth connection trench formed as one of the trenches and the third connection trench formed through the second semiconductor region at the same depth as the first trench connecting the curved portions facing each other in the first trench. A sixth trench that is one of the first trench and an insulating film that covers from the side wall of the third trench to the second semiconductor region, and covers from the side wall of the sixth trench to the second semiconductor region A first gate lead electrode formed through an insulating film and connected to the first gate electrode, and the first gate electrode formed through an insulating film covering from the side wall of the fifth trench to the third semiconductor region. The second gate electrode is connected to the two gate electrodes.
また、特許請求の範囲の請求項７記載の発明によれば、請求項１〜６のいずれかに記載の発明において、前記第２トレンチの前記第２半導体領域側の側壁に絶縁膜を介して形成され、前記第２ゲート電極と電気的に接続される第３ゲート電極を有する構成とする。
また、特許請求の範囲の請求項８記載の発明によれば、請求項１記載の発明において、第１導電型の第１半導体領域と、前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、前記第１トレンチを囲むように形成された平面形状が閉ループ状の第２トレンチと、前記第１トレンチと前記第２トレンチとの間の前記第１半導体領域の表面層に形成された前記第１トレンチおよび前記第２トレンチよりも深さが浅い第２導電型の第２半導体領域と、前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第１導電型の第３半導体領域と、該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成されたゲート電極と、前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された第１導電膜と、前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、前記第５半導体領域に電気的に接続される第２主電極とを有し、前記第１トレンチが直線部と曲線部からなる蛇行した１条のトレンチで、該第１トレンチと前記第２トレンチを接続して形成された前記第１トレンチと同一深さで第２半導体領域を貫通して形成された第１接続トレンチと、前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第３半導体領域を貫通して形成された第２接続トレンチと、を有する構成とする。
According to a seventh aspect of the present invention, in the invention according to any one of the first to sixth aspects, an insulating film is interposed on the side wall of the second trench on the second semiconductor region side. A third gate electrode is formed and electrically connected to the second gate electrode.
According to the invention described in claim 8, the planar shape formed in the first semiconductor region of the first conductivity type and the surface layer of the first semiconductor region in the invention of claim 1. Of the first semiconductor region between the first trench and the second trench, the first trench having a closed loop shape, the second trench having a closed loop shape formed so as to surround the first trench, Formed in the surface layer of the first semiconductor region surrounded by the first trench, and the second conductivity type second semiconductor region having a depth shallower than the first trench and the second trench formed in the surface layer A third semiconductor region of the first conductivity type having a depth smaller than the first trench formed, and a fourth semiconductor of the first conductivity type formed on the surface layer of the third semiconductor region in contact with the first trench Region and a table of the second semiconductor region A fifth semiconductor region of a first conductivity type formed in contact with the first trench in a layer; a gate electrode formed on a side wall of the first trench on the side of the fifth semiconductor region through an insulating film; A first conductive film formed on the side wall of the first trench on the side of the fourth semiconductor region via an insulating film, and a first main electrode electrically connected to the third semiconductor region and the fourth semiconductor region And a second main electrode electrically connected to the fifth semiconductor region, wherein the first trench is a meandering trench having a straight portion and a curved portion, and the first trench and the first trench A first connection trench formed through the second semiconductor region at the same depth as the first trench formed by connecting two trenches, and the same depth as the first trench connected between the first trenches. And a second contact formed through the third semiconductor region. A structure including a trench, a.
また、特許請求の範囲の請求項９記載の発明によれば、請求項８記載の発明において、前記第１トレンチ同士接続し該第１トレンチと同一深さで前記第２半導体領域を貫通して形成された第３接続トレンチとを有する構成とする。
また、特許請求の範囲の請求項１０記載の発明によれば、請求項８記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチの曲線部と前記第１トレンチの直線部とを接続して前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第４トレンチと、前記第３トレンチの側壁から該第２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成されたゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第２主電極と接続して形成された第２導電膜と、を有する構成とする。
According to the ninth aspect of the present invention, in the eighth aspect of the present invention, the first trenches are connected to each other and penetrated through the second semiconductor region at the same depth as the first trench. The third connection trench is formed.
According to a tenth aspect of the present invention, in the eighth aspect, the first trench that connects the curved portion of the first trench and the second trench facing the curved portion. A third trench, which is one of the connection trenches, and a curved portion of the first trench and a straight portion of the first trench are connected and formed through the third semiconductor region at the same depth as the first trench. A fourth trench, which is one of the second connection trenches formed, and a gate lead electrode formed to be connected to the gate electrode through an insulating film covering from the side wall of the third trench to the second semiconductor region; And a second conductive film formed to be connected to the second main electrode through an insulating film covering from the side wall of the fourth trench to the third semiconductor region.
また、特許請求の範囲の請求項１１記載の発明によれば、請求項８記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成されたゲート引き出し電極と、前記第５トレンチの側壁を被覆する絶縁膜を介し前記第１導電膜および前記第２主電極と接続して形成された第２導電膜と、を有する構成とする。ことを特徴とする請求項７に記載の半導体装置。
また、特許請求の範囲の請求項１２記載の発明によれば、請求項９記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチの曲線部と前記第１トレンチの直線部を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第４トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介し前記第１ゲート電極と接続して形成された第１ゲート引き出し電極と、前記第４トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介して形成され、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第１導電膜および前記第２主電極とそれぞれ接続する第２導電膜と、を有する構成とする。
According to the invention described in claim 11 of the claims, in the invention described in claim 8, the first trench that connects the curved portion of the first trench and the second trench facing the curved portion. The third connection, which is one of the connection trenches, and the second connection formed by connecting the curved portions facing each other in the first trench and penetrating the third semiconductor region at the same depth as the first trench. A fifth trench, which is one of the trenches, a gate lead electrode formed by being connected to the gate electrode through an insulating film covering from the side wall of the third trench to the second semiconductor region, and a side wall of the fifth trench And a second conductive film formed in connection with the first conductive film and the second main electrode through an insulating film covering the substrate. The semiconductor device according to claim 7.
According to a twelfth aspect of the present invention, in the invention according to the ninth aspect, the first trench that connects the curved portion of the first trench and the second trench facing the curved portion. The third trench, which is one of the connection trenches, is connected to the curved portion of the first trench and the straight portion of the first trench, and is formed through the third semiconductor region at the same depth as the first trench. The fourth trench, which is one of the second connection trenches, and the curved portions facing each other in the first trench are connected to each other and formed through the third semiconductor region at the same depth as the first trench. The fifth trench, which is one of the second connection trenches, and the curved portions facing each other in the first trench are connected to each other and penetrated through the second semiconductor region at the same depth as the first trench. 3 A sixth trench that is one of the continuation trenches and an insulating film that covers from the side wall of the third trench to the two semiconductor regions are connected to the gate electrode, and the second trench extends from the side wall of the sixth trench. A first gate lead electrode formed by being connected to the first gate electrode through an insulating film covering the semiconductor region; and an insulating film covering from the sidewall of the fourth trench to the third semiconductor region. And a second conductive film connected to each of the first conductive film and the second main electrode via an insulating film formed from the sidewall of the fifth trench to the third semiconductor region.
また、特許請求の範囲の請求項１３記載の発明によれば、請求項９記載の発明において、前記第１トレンチの曲線部と該曲線部と対向する前記第２トレンチとを接続する前記第１接続トレンチのひとつである第３トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続し前記第１トレンチと同一深さで前記第３半導体領域を貫通して形成された前記第２接続トレンチのひとつである第５トレンチと、前記第１トレンチで互いに対向する曲線部同士を接続する前記第１トレンチと同一深さで前記第２半導体領域を貫通して形成された前記第３接続トレンチのひとつである第６トレンチと、前記第３トレンチの側壁から前記２半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成され、前記第６トレンチの側壁から前記第２半導体領域上まで被覆する絶縁膜を介して形成された前記ゲート電極とそれぞれ接続するゲート引き出し電極と、前記第５トレンチの側壁から前記第３半導体領域上まで被覆する絶縁膜を介し前記第１導電膜および前記第２主電極と接続する第２導電膜と、を有する構成とする。 According to a thirteenth aspect of the present invention, in the invention according to the ninth aspect, the first trench that connects the curved portion of the first trench and the second trench facing the curved portion. The third connection, which is one of the connection trenches, and the second connection formed by connecting the curved portions facing each other in the first trench and penetrating the third semiconductor region at the same depth as the first trench. The fifth connection trench formed as one of the trenches and the third connection trench formed through the second semiconductor region at the same depth as the first trench connecting the curved portions facing each other in the first trench. A sixth trench that is one of the first trench and an insulating film that covers from the side wall of the third trench to the second semiconductor region, and is connected to the gate electrode, A gate lead electrode connected to each of the gate electrodes formed through an insulating film covering the second semiconductor region, and the insulating film covering the third semiconductor region from the side wall of the fifth trench. And a second conductive film connected to the second main electrode.
また、特許請求の範囲の請求項１４記載の発明によれば、請求項８〜１３のいずれかに記載の発明において、前記第２トレンチの前記第１トレンチと対向する側壁に絶縁膜を介して形成され、前記ゲート電極と電気的に接続される第３ゲート電極を有する構成とする。
また、特許請求の範囲の請求項１５記載の発明によれば、請求項１〜１４のいずれかに記載の発明において、前記第１トレンチおよび第２トレンチの底部に形成され、前記第２半導体領域および前記第３半導体領域に接する第１導電型の第６半導体領域を有する構成とする。
また、特許請求の範囲の請求項１６記載の発明によれば、請求項８〜１５のいずれかに記載の発明において、前記第１半導体領域が、第２導電型の半導体基板の表面層に形成された構成とする。
According to the invention of claim 14 of the claims, in the invention of any one of claims 8 to 13, the side wall of the second trench facing the first trench is interposed with an insulating film. A third gate electrode is formed and is electrically connected to the gate electrode.
According to the invention of claim 15 of the claims, in the invention of any of claims 1 to 14, the second semiconductor region is formed at the bottom of the first trench and the second trench. And a sixth semiconductor region of a first conductivity type in contact with the third semiconductor region.
According to the invention of claim 16, the first semiconductor region is formed in a surface layer of a semiconductor substrate of the second conductivity type in the invention of any one of claims 8 to 15. The configuration is as follows.
この発明によると、ゲート引き出し領域にトレンチの終端部を形成しないようにすることで、ゲート酸化膜の破壊を防止することができる。その結果、素子の歩留まりの向上によるコスト低減を図ることができる。 According to the present invention, it is possible to prevent the gate oxide film from being broken by not forming the terminal portion of the trench in the gate lead-out region. As a result, cost reduction can be achieved by improving the yield of the element.
実施の形態を以下の実施例で説明する。従来構造の部位と同一部位には同一の符号を付した。 Embodiments will be described in the following examples. The same parts as those of the conventional structure are denoted by the same reference numerals.
図１〜図４は、この発明の第１実施例の半導体装置の構成図であり、図１は要部平面図、図２は図１のＡ部の詳細図であり、同図（ａ）は平面図、同図（ｂ）は同図（ｂ）のＸ２−Ｘ２線で切断した要部断面図、図３は図１のＸ１−Ｘ１線で切断した要部断面図、図４は図１のＫ−Ｋ線で切断した要部断面図である。
図１の平面図と図１１の従来の平面図との違いは、第１トレンチ３と第２トレンチ２５が第３トレンチ７１で接続されている点と、第１トレンチ３の曲線部とこれに対向する第１トレンチ３の直線部が第４トレンチ７２で接続している点である。
また、図１のＡ部と図１１のＢ部との違いは、図１１ではゲートポリシリコン配線の引き出し領域にある第１トレンチ３に終端部があるが、図１では終端部がない点である。また、図３は、図１３と同じであるので説明は省略した。ここに示す半導体装置としては双方向トレンチ横型ＭＯＳＦＥＴを例に挙げた。
1 to 4 are configuration diagrams of a semiconductor device according to a first embodiment of the present invention. FIG. 1 is a plan view of a main part, and FIG. 2 is a detailed view of a portion A in FIG. Is a plan view, FIG. 3 (b) is a sectional view taken along line X2-X2 in FIG. 4 (b), FIG. 3 is a sectional view taken along line X1-X1 in FIG. 1, and FIG. It is principal part sectional drawing cut | disconnected by 1 KK line | wire.
The difference between the plan view of FIG. 1 and the conventional plan view of FIG. 11 is that the first trench 3 and the second trench 25 are connected by the third trench 71, the curved portion of the first trench 3, and The point is that the straight portions of the opposing first trenches 3 are connected by the fourth trenches 72.
Further, the difference between the A portion of FIG. 1 and the B portion of FIG. 11 is that in FIG. 11, the first trench 3 in the lead region of the gate polysilicon wiring has a termination portion, but in FIG. 1, there is no termination portion. is there. Since FIG. 3 is the same as FIG. An example of the semiconductor device shown here is a bidirectional trench lateral MOSFET.
この双方向トレンチ横型ＭＯＳＦＥＴは、ｐ基板１上に形成されたｎウェル領域２と、ｎウェル領域２の表面層に形成された平面形状が閉ループ状の第１トレンチ３と、この第１トレンチ３を囲むように形成された平面形状が閉ループ状の第２トレンチ２５とを有する。
また、第１トレンチ３と第２トレンチ２５との間のｎウェル領域２の表面層に形成され、第１トレンチ３および第２トレンチ２５よりも深さが浅い第１ｐベース領域４と、第１トレンチ３により囲まれｎウェル領域２の表面層に形成された第１トレンチ３よりも深さが浅い第２ｐベース領域５とを有する。また、ｐベースピックアップ領域９がｐベース領域４，５の表面層に選択的に形成されており、プラグ１３とオーミックコンタクトしている。
The bidirectional trench lateral MOSFET includes an n-well region 2 formed on a p-substrate 1, a first trench 3 having a closed loop shape formed in a surface layer of the n-well region 2, and the first trench 3. The planar shape formed so as to surround the second trench 25 has a closed loop shape.
In addition, the first p base region 4 formed in the surface layer of the n-well region 2 between the first trench 3 and the second trench 25 and having a depth smaller than that of the first trench 3 and the second trench 25, and the first And a second p base region 5 which is surrounded by the trench 3 and formed in the surface layer of the n well region 2 and having a depth smaller than that of the first trench 3. A p base pickup region 9 is selectively formed in the surface layer of the p base regions 4 and 5 and is in ohmic contact with the plug 13.
また、第１ｐベース領域４の表面層に第１トレンチ３に接して形成された第１ｎソース領域７と、第２ｐベース領域５の表面層に第１トレンチ３に接して形成された第２ｎソース領域８と、第１トレンチ３の底部に形成されたｎドレイン領域６と、第２トレンチ２５の底部、第３トレンチ７１の底部および第４トレンチ７２の底部に形成されたｎ領域２６と、第１トレンチ３の第１ｎソース領域７側（第１ｐベース領域４側）の側壁にゲート絶縁膜１０を介して形成された第１ゲート電極１１と、第１トレンチ３の第２ｎソース領域８側（第２ｐベース領域５側）の側壁にゲート絶縁膜１０を介して形成された第２ゲート電極１２とを有する。ｎドレイン領域６とｎ領域２６は同時に形成した１つの領域として形成してもよい。尚、第３、第４トレンチ７１，７２の底部には必ずしもｎ領域２６を形成しなくても構わない。 A first n source region 7 formed on the surface layer of the first p base region 4 in contact with the first trench 3 and a second n source formed on the surface layer of the second p base region 5 in contact with the first trench 3. A region 8; an n drain region 6 formed at the bottom of the first trench 3; an n region 26 formed at the bottom of the second trench 25, the bottom of the third trench 71 and the bottom of the fourth trench 72; The first gate electrode 11 formed on the side wall of the first trench 3 on the first n source region 7 side (first p base region 4 side) via the gate insulating film 10, and the second n source region 8 side of the first trench 3 ( And a second gate electrode 12 formed on the side wall on the second p base region 5 side through the gate insulating film 10. The n drain region 6 and the n region 26 may be formed as one region formed simultaneously. Note that the n region 26 is not necessarily formed at the bottom of the third and fourth trenches 71 and 72.
また、第１ｐベース領域４と第１ｎソース領域７とに電気的に接続される第１ソース電極配線１４と、第２ｐベース領域５と第２ｎソース領域８とに電気的に接続される第２ソース電極配線１５とで構成され、第１トレンチ３は直線部と曲線部からなる蛇行した１条のトレンチで構成される。
また、この第１トレンチ３と第２トレンチ２５を接続し第１トレンチ３と同一深さで第１ｐベース領域４を貫通して形成される第３トレンチ７１と、第１トレンチ３の曲線部とこれに対向する第１トレンチ３の直線部を接続し第１トレンチ３と同一深さで第２ｐベース領域５を貫通して形成された第４トレンチ７２とを有する。
また、第３トレンチ７１の側壁からこの第１ｐベース領域４上まで被覆しゲート絶縁膜１０を延在して形成された絶縁膜を介し、第１ゲート電極１１を延在して形成された第１ゲートポリシリコン配線１９（第１ゲート引き出し電極）と、第４トレンチ７２の側壁から第２ｐベース領域５上まで被覆しゲート絶縁膜１０を延在して形成された絶縁膜を介し、第２ゲート電極１２を延在して形成された第２ゲートポリシリコン配線２０（第２ゲート引き出し電極）とを有する。尚、図１〜図４では各トレンチ内を充填している層間絶縁膜は省略されている。
前記の第１、第２ゲート電極１１，１２と第１、第２ゲートポリシリコン配線１９，２０は同一のポリシリコンで形成され、第１、第２ゲートポリシリコン配線１９，２０はゲート引き出し領域に形成される。また、第１、第２ｐベース領域４，５は第１、第２ｎソース領域７，８を貫通して表面に露出している。この表面に露出したｐベース領域がｐベースピックアップ領域９となる。このｐベースピックアップ領域９と第１、第２ｎソース領域７，８はコンタクト内に形成されたバリアメタルおよびプラグ材を介して第１、第２ソース電極配線１４，１５と接続する。また、第１、第２ゲートポリシリコン配線１９，２０は、第１、第２ゲート金属配線１７，１８と接続する。
前記したトレンチ３，２５，７１、７２は、閉ループの第１トレンチ３である主トレンチと、第３、第４トレンチ７１，７２であるポリシリコン引き出し領域に形成された引き出しトレンチと、最外周の第２トレンチ２５であるダミートレンチ（耐圧確保用トレンチ）からなる。第３、第４トレンチ７１，７２である引き出しトレンチは、対向する第１トレンチ３である主トレンチもしくはダミートレンチである第２トレンチ２５と結合し、トレンチ終端部を作らない構成となっている。
In addition, a first source electrode wiring 14 electrically connected to the first p base region 4 and the first n source region 7, and a second electrically connected to the second p base region 5 and the second n source region 8. The first trench 3 is constituted by a meandering trench having a straight portion and a curved portion.
Further, a third trench 71 formed by connecting the first trench 3 and the second trench 25 and penetrating the first p base region 4 at the same depth as the first trench 3, and a curved portion of the first trench 3, A fourth trench 72 formed by penetrating the second p base region 5 at the same depth as that of the first trench 3 is connected to the linear portion of the first trench 3 opposed to the first trench 3.
Further, the first gate electrode 11 is formed to extend through an insulating film formed by covering the side wall of the third trench 71 up to the first p base region 4 and extending the gate insulating film 10. The first gate polysilicon wiring 19 (first gate lead electrode) and the insulating film formed by extending from the side wall of the fourth trench 72 to the second p base region 5 and extending the gate insulating film 10, the second A second gate polysilicon wiring 20 (second gate lead electrode) formed by extending the gate electrode 12 is included. 1 to 4, the interlayer insulating film filling the trenches is omitted.
The first and second gate electrodes 11 and 12 and the first and second gate polysilicon wirings 19 and 20 are formed of the same polysilicon, and the first and second gate polysilicon wirings 19 and 20 are gate extraction regions. Formed. The first and second p base regions 4 and 5 penetrate the first and second n source regions 7 and 8 and are exposed on the surface. The p base region exposed on the surface becomes the p base pickup region 9. The p base pickup region 9 and the first and second n source regions 7 and 8 are connected to the first and second source electrode wirings 14 and 15 through a barrier metal and a plug material formed in the contact. The first and second gate polysilicon wirings 19 and 20 are connected to the first and second gate metal wirings 17 and 18.
The trenches 3, 25, 71, and 72 are the main trench that is the closed-loop first trench 3, the lead-out trench formed in the polysilicon lead-out region that is the third and fourth trenches 71 and 72, and the outermost periphery. The second trench 25 is a dummy trench (a breakdown voltage securing trench). The lead trenches that are the third and fourth trenches 71 and 72 are coupled to the main trench that is the first trench 3 or the second trench 25 that is a dummy trench, and do not form a trench termination.
このように、第３トレンチ７１および第４トレンチ７２を形成することで、第１、第２ゲートポリシリコン配線１９，２０を形成するトレンチに従来のような終端部がなくなり、そのため、ゲート絶縁膜１０（ゲート絶縁膜が延在した絶縁膜）が薄くなることもなく、ゲート耐圧の低下を防止できる。 Thus, by forming the third trench 71 and the fourth trench 72, there is no conventional termination in the trench for forming the first and second gate polysilicon wirings 19 and 20, so that the gate insulating film 10 (insulating film in which the gate insulating film extends) is not thinned, and a reduction in gate breakdown voltage can be prevented.
図５は、この発明の第２実施例の半導体装置の要部平面図である。この図ではソース電極配線１４，１５やゲート金属配線１７，１８は省略されている。図１と違うのは、蛇行するトレンチパターンが２段になっている点である。
一段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５が第３トレンチ７１で接続され、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。
また、一段目の第１トレンチ３と二段目の第１トレンチ３のそれぞれ対向する曲線部同士を第２ｐベース領域５を貫通して形成される第５トレンチ７３で接続し、この第５トレンチ７３に第２ゲートポリシリコン配線２０を形成する。
また、二段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５が第３トレンチ７１で接続され、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。この場合も第３、第５トレンチ７１，７３に終端部がないため、ゲート耐圧の低下は起こらない。
FIG. 5 is a plan view of an essential part of a semiconductor device according to the second embodiment of the present invention. In this figure, the source electrode wirings 14 and 15 and the gate metal wirings 17 and 18 are omitted. The difference from FIG. 1 is that the meandering trench pattern has two stages.
The curved portion of the first trench 3 in the first stage and the second trench 25 opposite thereto are connected by the third trench 71, and the first gate polysilicon wiring 19 is formed in the third trench 71.
Further, the curved portions facing each other in the first-stage first trench 3 and the second-stage first trench 3 are connected by a fifth trench 73 formed through the second p base region 5, and the fifth trench A second gate polysilicon wiring 20 is formed at 73.
Further, the curved portion of the second-stage first trench 3 and the second trench 25 opposite thereto are connected by the third trench 71, and the first gate polysilicon wiring 19 is formed in the third trench 71. Also in this case, since the third and fifth trenches 71 and 73 do not have terminations, the gate breakdown voltage does not decrease.
図６は、この発明の第３実施例の半導体装置の要部平面図である。この図ではソース電極配線１４，１５やゲート金属配線１７，１８は省略されている。図１と違うのは、蛇行するトレンチパターンが３段になっている点である。
一段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５が第３トレンチ７１で接続され、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。
また、一段目の第１トレンチ３と二段目の第１トレンチ３のそれぞれ対向する曲線部同士を第２ｐベース領域５を貫通して形成される第５トレンチ７３で接続し、この第５トレンチ７３に第２ゲートポリシリコン配線２０を形成する。
また、二段目の第１トレンチ３と三段目の第１トレンチ３のそれぞれ対向する曲線部同士を第１ｐベース領域５を貫通して形成される第６トレンチ７４で接続し、この第６トレンチ７４に第１ゲートポリシリコン配線１９を形成する。
また、三段目の第１トレンチ３の曲線部とこれに対向する直線部を第２ｐベース領域５を貫通して形成される第４トレンチ７２で接続し、この第４トレンチ７２に第２ゲートポリシリコン配線２０を形成する。
この場合も第３、第４、第５トレンチ７１，７２，７３に終端部がないため、ゲート耐圧の低下は起こらない。
FIG. 6 is a plan view of the main part of the semiconductor device according to the third embodiment of the present invention. In this figure, the source electrode wirings 14 and 15 and the gate metal wirings 17 and 18 are omitted. The difference from FIG. 1 is that the meandering trench pattern has three stages.
The curved portion of the first trench 3 in the first stage and the second trench 25 opposite thereto are connected by the third trench 71, and the first gate polysilicon wiring 19 is formed in the third trench 71.
Further, the curved portions facing each other in the first-stage first trench 3 and the second-stage first trench 3 are connected by a fifth trench 73 formed through the second p base region 5, and the fifth trench A second gate polysilicon wiring 20 is formed at 73.
Further, the opposite curved portions of the second-stage first trench 3 and the third-stage first trench 3 are connected to each other by a sixth trench 74 formed through the first p base region 5. A first gate polysilicon wiring 19 is formed in the trench 74.
Further, the curved portion of the first-stage trench 3 at the third stage and the linear portion opposite thereto are connected by a fourth trench 72 formed through the second p base region 5, and the second gate is connected to the fourth trench 72. Polysilicon wiring 20 is formed.
Also in this case, since the third, fourth, and fifth trenches 71, 72, and 73 do not have terminations, the gate breakdown voltage does not decrease.
図７は、この発明の第４実施例の半導体装置の要部平面図である。この図ではソース電極配線１４，１５やゲート金属配線１７，１８は省略されている。図１と違うのは、蛇行するトレンチパターンが４段になっている点である。
一段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５が第３トレンチ７１で接続され、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。
また、一段目の第１トレンチ３と二段目の第１トレンチ３のそれぞれ対向する曲線部同士を第２ｐベース領域５を貫通して形成される第５トレンチ７３で接続し、この第５トレンチ７３に第２ゲートポリシリコン配線２０を形成する。
また、二段目の第１トレンチ３と三段目の第１トレンチ３のそれぞれ対向する曲線部同士を第１ｐベース領域５を貫通して形成される第６トレンチ７４で接続し、この第６トレンチ７４に第１ゲートポリシリコン配線１９を形成する。
また、三段目の第１トレンチ３と第四段目の第１トレンチ３のそれぞれ対向する曲線部同士を第２ｐベース領域５を貫通して形成される第５トレンチ７３で接続し、この第５トレンチ７３に第２ゲートポリシリコン配線２０を形成する。
また、四段目の第１トレンチ３の曲線部とこれに対向する第２トレンチ２５を第１ｐベース領域４を貫通する第３トレンチ７１で接続し、この第３トレンチ７１に第１ゲートポリシリコン配線１９を形成する。
この場合も第３、第５、第６トレンチ７１，７３，７４に終端部がないため、ゲート耐圧の低下は起こらない。
尚、図１、図５、図６および図７の第１トレンチ３は一条の蛇行した閉ループで形成されているが、これらの一条のトレンチパターンを複数個組み合わせて半導体装置を形成してもよい。例えば、図６の３段のトレンチパターンを図１の１段の第１トレンチ３と図５の２段の第１トレンチ３を上下に曲線部が対向するように配置し、その間に第２トレンチ２５を外周部に配置される第２トレンチから枝分かれして配置しても構わない。また、図７の４段のパターンを図５の２段の第１トレンチ３を２個上下に配置し、それらの間に第２トレンチ２５を外周部に配置される第２トレンチ２５から枝分かれして配置しても構わない。
また、前記の第３トレンチ７１〜第６トレンチ７４は、第１トレンチ３の直線部と第２トレンチ２５の直線部および第１トレンチ３の直線同士を接続して形成してもよい。この場合、ｐベース領域４、５やｎソース領域７、８は第３トレンチ７１〜第６トレンチ７４で分断された形状となり、ソース電極配線１４、１５やゲート金属配線１７、１８の配置が前記したものより複雑になる。
FIG. 7 is a fragmentary plan view of a semiconductor device according to a fourth embodiment of the present invention. In this figure, the source electrode wirings 14 and 15 and the gate metal wirings 17 and 18 are omitted. The difference from FIG. 1 is that the meandering trench pattern has four stages.
The curved portion of the first trench 3 in the first stage and the second trench 25 opposite thereto are connected by the third trench 71, and the first gate polysilicon wiring 19 is formed in the third trench 71.
Further, the curved portions facing each other in the first-stage first trench 3 and the second-stage first trench 3 are connected by a fifth trench 73 formed through the second p base region 5, and the fifth trench A second gate polysilicon wiring 20 is formed at 73.
Further, the opposite curved portions of the second-stage first trench 3 and the third-stage first trench 3 are connected to each other by a sixth trench 74 formed through the first p base region 5. A first gate polysilicon wiring 19 is formed in the trench 74.
Further, the curved portions facing each other in the third-stage first trench 3 and the fourth-stage first trench 3 are connected to each other by a fifth trench 73 formed through the second p base region 5. The second gate polysilicon wiring 20 is formed in the fifth trench 73.
Further, the curved portion of the first trench 3 in the fourth stage and the second trench 25 facing the first trench 3 are connected by a third trench 71 penetrating the first p base region 4, and the first gate polysilicon is connected to the third trench 71. A wiring 19 is formed.
Also in this case, since the third, fifth, and sixth trenches 71, 73, and 74 do not have terminations, the gate breakdown voltage does not decrease.
The first trenches 3 in FIGS. 1, 5, 6 and 7 are formed by a single meandering closed loop, but a semiconductor device may be formed by combining a plurality of these single trench patterns. . For example, the three-stage trench pattern in FIG. 6 is arranged such that the first trench 3 in the first stage in FIG. 1 and the first trench 3 in the second stage in FIG. 25 may be branched from the second trench arranged on the outer periphery. In addition, the four-stage pattern in FIG. 7 is arranged by vertically arranging two first-stage trenches 3 in two stages in FIG. 5, and the second trench 25 is branched from the second trench 25 arranged on the outer periphery between them. May be arranged.
The third trench 71 to the sixth trench 74 may be formed by connecting the straight portion of the first trench 3, the straight portion of the second trench 25, and the straight lines of the first trench 3. In this case, the p base regions 4 and 5 and the n source regions 7 and 8 are divided by the third trench 71 to the sixth trench 74, and the arrangement of the source electrode wirings 14 and 15 and the gate metal wirings 17 and 18 is the same as that described above. More complicated than what you did.
図８は、この発明の第５実施例の半導体装置の要部平面図であり、図９は図８のＡ部の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図であり、図１０は図８のＸ１−Ｘ１線で切断した要部断面図である。この半導体装置は単方向トレンチ横型パワーＭＯＳＦＥＴの例である。
図８では図９に記載されているソース領域３７、ドレイン領域８およびｐピックアップ領域３９は省略されている。また図９（ａ）では図８で記載されているソース電極配線４４、ドレイン電極配線４５、ポリシリコンゲート配線４９、ポリシリコン配線５０は省略されており、図９（ｂ）ではトレンチ３３を充填しプラグ４３と第１、第２ゲート電極４１、４２を絶縁する層間絶縁膜は図示されていない。
この単方向トレンチ横型パワーＭＯＳＦＥＴの構成について説明する。この単方向トレンチ横型パワーＭＯＳＦＥＴは、ｐ基板３１の表面層に形成されるｎウェル領域３２と、ｎウェル領域３２の表面から内部に形成される閉ループ状の蛇行している第１トレンチ３３と、第１トレンチ３３と同時に形成され第１トレンチ３３を囲む閉ループ状の第２トレンチ５５とを有する。
FIG. 8 is a plan view of an essential part of a semiconductor device according to a fifth embodiment of the present invention. FIG. 9 is a detailed view of a part A in FIG. 8. FIG. FIG. 10 is a cross-sectional view of relevant parts cut along line X2-X2 in FIG. 10A, and FIG. 10 is a cross-sectional view of relevant parts cut along line X1-X1 in FIG. This semiconductor device is an example of a unidirectional trench lateral power MOSFET.
In FIG. 8, the source region 37, the drain region 8 and the p pickup region 39 shown in FIG. 9 are omitted. 9A, the source electrode wiring 44, the drain electrode wiring 45, the polysilicon gate wiring 49, and the polysilicon wiring 50 described in FIG. 8 are omitted, and in FIG. 9B, the trench 33 is filled. An interlayer insulating film for insulating the plug 43 from the first and second gate electrodes 41 and 42 is not shown.
The configuration of this unidirectional trench lateral power MOSFET will be described. This unidirectional trench lateral power MOSFET includes an n-well region 32 formed in the surface layer of the p substrate 31, a closed-loop meandering first trench 33 formed inside from the surface of the n-well region 32, A closed-loop second trench 55 is formed simultaneously with the first trench 33 and surrounds the first trench 33.
また、第１トレンチ３４と第２トレンチ５５に囲まれｎウェル領域５２の表面層に形成されるｐベース領域３４と、ｎウェル領域３２の表面層に形成され、第１トレンチ３３に囲まれるｎ+領域３５と、ｐベース領域３４の表面層に形成され第１トレンチ３３の側壁と接するｎソース領域３７と、ｎ+領域３５の表面層に形成され第１トレンチ３３の側壁と接するｎ++領域３７と、ｎソース領域３７と接しｐベース領域３４の表面層に形成されるｐベースピックアップ領域３９とを有する。
また、第１トレンチ３３の底部に形成されるｎドレイン領域３６と、第２トレンチ５５の底部にｎドレイン領域３６と同時に形成されるｎ領域５６と、第１トレンチ３３の側壁にゲート絶縁膜４０を介してｐベース領域３４側に形成されるゲート電極４１とを有する。
Further, the p base region 34 formed in the surface layer of the n well region 52 surrounded by the first trench 34 and the second trench 55 and the n layer surrounded by the first trench 33 formed in the surface layer of the n well region 32. + Region 35, n source region 37 formed on the surface layer of p base region 34 and in contact with the side wall of first trench 33, n ++ formed on the surface layer of n + region 35 and in contact with the side wall of first trench 33 A region 37 and a p base pickup region 39 formed in the surface layer of the p base region 34 in contact with the n source region 37 are provided.
The n drain region 36 formed at the bottom of the first trench 33, the n region 56 formed simultaneously with the n drain region 36 at the bottom of the second trench 55, and the gate insulating film 40 on the side wall of the first trench 33. And a gate electrode 41 formed on the p base region 34 side.
また、第１トレンチ３３の側壁にゲート絶縁膜４０を介してｎ+領域３５側にゲート電極４１と同時に形成されるポリシリコン膜４２と、第２トレンチ５５の側壁にゲート絶縁膜４０と同時に形成された絶縁膜５７を介してｐベース領域３４側に形成されるポリシリコン膜５８（ゲート電極４１と同時に形成）と、ｎウェル領域３２側に形成されるポリシリコン膜５９（ゲート電極４１と同時に形成）とを有する。
また、図示しない層間絶縁膜に開けたコンタクトホール４６と、ｎソース領域３７およびｐベースピックアップ領域３９にプラグ４３を介して接するソース電極配線４４と、ゲート電極４１およびポリシリコン膜５８に接するポリシリコンゲート配線４９と、ポリシリコン膜４２に接するポリシリコン配線５０と、ポリシリコンゲート配線４９にコンタクトホール５１を通して接するゲート電極配線４７と、ポリシリコン配線５０にコンタクトホール５１を介して接し、ｎ++３８とプラグ４３を介して接するドレイン電極配線４５とを有する。
Further, a polysilicon film 42 formed simultaneously with the gate electrode 41 on the n + region 35 side via the gate insulating film 40 on the side wall of the first trench 33, and simultaneously formed with the gate insulating film 40 on the side wall of the second trench 55. A polysilicon film 58 (formed simultaneously with the gate electrode 41) formed on the p base region 34 side through the insulating film 57 formed, and a polysilicon film 59 (formed simultaneously with the gate electrode 41) formed on the n well region 32 side. Forming).
Further, a contact hole 46 opened in an interlayer insulating film (not shown), a source electrode wiring 44 in contact with the n source region 37 and the p base pickup region 39 through a plug 43, and polysilicon in contact with the gate electrode 41 and the polysilicon film 58 a gate wiring 49, and the polysilicon wiring 50 contacting the polysilicon film 42, the gate electrode wiring 47 which is in contact through a contact hole 51 to the polysilicon gate wiring 49, the polysilicon wiring 50 in contact via a contact hole 51, n ++ 38 and a drain electrode wiring 45 in contact with the plug through a plug 43.
また、ソース電極配線４４に接続するソース端子Ｓと、ドレイン電極配線４５に接続するドレイン端子Ｄと、ゲート金属配線４７に接続するゲート端子Ｇとを有する。尚、ポリシリコン膜５９は他の箇所とは接続せず浮遊電位状態にある。
この場合も第１実施例と同様に、第１トレンチ３３と第２トレンチ５５を接続する第３トレンチ７１および第１トレンチ３３の曲線部と直線部を接続する第４トレンチ７２を形成することで、ポリシリコンゲート配線４９およびポリシリコン配線５０が形成されるトレンチ７１，７２に従来のような終端部がなくなり、この箇所でのゲート絶縁膜４０をｐベース領域３４上まで延在させた絶縁膜の厚みが薄くならないので、ゲート耐圧の低下を防止できる。また、ソース・ドレイン耐圧の低下も防止できる。
尚、図８に示すトレンチパターンを図５、図６および図７のようなトレンチパターンにした場合にも第３、第４、第５、第６トレンチ７１，７２，７３，７４に終端部がないのでゲート耐圧およびソース・ドレイン耐圧の低下を防止できる。
Further, it has a source terminal S connected to the source electrode wiring 44, a drain terminal D connected to the drain electrode wiring 45, and a gate terminal G connected to the gate metal wiring 47. The polysilicon film 59 is not connected to other portions and is in a floating potential state.
In this case as well, as in the first embodiment, the third trench 71 connecting the first trench 33 and the second trench 55 and the fourth trench 72 connecting the curved portion and the straight portion of the first trench 33 are formed. In the trenches 71 and 72 where the polysilicon gate wiring 49 and the polysilicon wiring 50 are formed, there is no conventional termination, and the gate insulating film 40 at this location extends to the p base region 34. Therefore, the gate breakdown voltage can be prevented from decreasing. In addition, the source / drain breakdown voltage can be prevented from decreasing.
In addition, when the trench pattern shown in FIG. 8 is changed to the trench pattern as shown in FIGS. 5, 6, and 7, the third, fourth, fifth, and sixth trenches 71, 72, 73, and 74 are terminated. Therefore, it is possible to prevent a decrease in gate breakdown voltage and source / drain breakdown voltage.
１、３１ ｐ基板
２、３２ ｎウェル領域
３、３３ 第１トレンチ
４ 第１ｐベース領域
５ 第２ｐベース領域
６、３６ ｎドレイン領域
７ 第１ｎソース領域
８ 第２ｎソース領域
９、３９ ｐベースピックアップ領域
１０、４０ ゲート絶縁膜
１１ 第１ゲート電極
１２ 第２ゲート電極
１３、４３ プラグ
１４ 第１ソース電極配線
１５ 第２ソース電極配線
１６、２１、４６、５１コンタクトホール
１７ 第１ゲート金属配線
１８ 第２ゲート金属配線
１９ 第１ポリシリコンゲート配線
２０ 第２ポリシリコンゲート配線
２５、５５ 第２トレンチ
２６、５６ ｎ領域
２７、５７ 絶縁膜
２８、２９、５８、５９ ポリシリコン膜
３４ ｐベース領域
３５ ｎ+領域
３７ ｎソース領域
３８ ｎ++領域
４１ ゲート電極
４２ ポリシリコン膜
４４ ソース電極配線
４５ ドレイン電極配線
４７ ゲート金属配線
４９ ポリシリコンゲート配線
５０ ポリシリコン配線
７１ 第３トレンチ
７２ 第４トレンチ
７３ 第５トレンチ
７４ 第６トレンチ
1, 31 p substrate 2, 32 n well region 3, 33 first trench 4 first p base region 5 second p base region 6, 36 n drain region 7 first n source region 8 second n source region 9, 39 p base pickup region 10, 40 Gate insulating film 11 First gate electrode 12 Second gate electrode 13, 43 Plug 14 First source electrode wiring 15 Second source electrode wiring 16, 21, 46, 51 Contact hole 17 First gate metal wiring 18 Second Gate metal wiring 19 First polysilicon gate wiring 20 Second polysilicon gate wiring 25, 55 Second trench 26, 56 n region 27, 57 Insulating film 28, 29, 58, 59 Polysilicon film 34 p base region 35 n + region 37 n source region 38 n ++ region 41 a gate electrode 42 of polysilicon film 44 saws Electrode wires 45 a drain electrode wiring 47 gate metal wiring 49 polysilicon gate wiring 50 polysilicon wire 71 third trenches 72 fourth trench 73 fifth trench 74 sixth trenches
Claims (16)
The semiconductor device according to claim 1, wherein the first semiconductor region is formed in a surface layer of a second conductivity type semiconductor substrate.
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