JP2010251393A - Mounting structure, circuit board, method of manufacturing mounting structure, electrooptical device, and electronic equipment - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a mounting structure whose electric connection state can be inspected more easily and surely, a circuit board, a method of manufacturing the mounting structure, an electrooptical device, and electronic equipment. <P>SOLUTION: The mounting structure includes: a substrate; an electronic component mounted on the substrate; a first connection terminal having a first protrusion formed at one of the substrate and electronic component and formed on a surface opposed to the other one of the substrate and electronic component and a first conductive film formed on the first protrusion; an inspection terminal 6c having a second protrusion formed on the substrate where the connection terminal is formed or the surface of the electronic component and a second conductive film formed on the second protrusion and also formed while parted on the second protrusion; and an electrode formed on the other one of the substrate and electronic component and formed in a region coming into contact with the connection terminal and the inspection terminal 6c, wherein the second conductive film of the inspection terminal 6c comes in contact with the electrode to be electrically conductive. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、実装構造体、回路基板、実装構造体の製造方法、電気光学装置および電子機器に関する。   The present invention relates to a mounting structure, a circuit board, a manufacturing method of the mounting structure, an electro-optical device, and an electronic apparatus.

従来、ＩＣチップ等の半導体装置をＦＰＣ（Flexible Print Circuit）基板等の実装用基板に実装する場合に、バンプ（突起電極）によって接続する実装方法が知られている。
このような実装方法においては、半導体装置と実装用基板との接触状態が適切なものでなければ、半導体装置と実装用基板との電気的な接続が確保されず、製品に不良が発生することとなる。
そのため、従来、半導体装置と実装用基板とをバンプによって接続する場合に、半導体装置と実装用基板との接触状態を検査する方法が種々提案されている。
例えば、特許文献１には、実装用の透明基板にダミーバンプの接触面積を判定するためのパターンを形成しておき、ダミーバンプが接触した後に、目視によりパターンと比較して、ダミーバンプの接触面積を基に各バンプと実装用基板とが適切に接触しているか否かを検査する方法が開示されている。 Conventionally, when a semiconductor device such as an IC chip is mounted on a mounting substrate such as an FPC (Flexible Print Circuit) substrate, a mounting method is known in which connection is made by bumps (projection electrodes).
In such a mounting method, if the contact state between the semiconductor device and the mounting substrate is not appropriate, the electrical connection between the semiconductor device and the mounting substrate is not ensured, resulting in a defect in the product. It becomes.
Therefore, conventionally, various methods for inspecting the contact state between the semiconductor device and the mounting substrate when the semiconductor device and the mounting substrate are connected by bumps have been proposed.
For example, in Patent Document 1, a pattern for determining the contact area of a dummy bump is formed on a transparent substrate for mounting, and after the dummy bump comes into contact, the contact area of the dummy bump is visually compared with the pattern. Discloses a method for inspecting whether or not each bump and the mounting substrate are in proper contact with each other.

特開２００８−１８２０８８号公報JP 2008-182088 A

しかしながら、特許文献１記載の技術においては、目視によって半導体装置と実装用基板との接触状態を検査することから、検査対象となるダミーバンプの数が多数となる場合には、検査に多大な労力を要する可能性がある。
なお、半導体装置と実装用基板との接触状態を外観から自動的に検査する装置を用いることも可能であるが、この場合、検査に多大なコストを要する可能性がある。 However, in the technique described in Patent Document 1, since the contact state between the semiconductor device and the mounting substrate is visually inspected, when the number of dummy bumps to be inspected becomes large, a great amount of labor is required for the inspection. It may take.
Note that it is possible to use a device that automatically inspects the contact state between the semiconductor device and the mounting substrate from the appearance, but in this case, the inspection may require a large cost.

また、特許文献１記載の技術においては、透明基板にパターンを形成し、透明基板の裏面からパターンを参照してダミーバンプの接触面積を確認するため、透明基板以外の基板に適用することが困難である。
このように、特許文献１に記載された技術を含め、従来の技術においては、実装構造体における電気的な接続状態を簡単かつ確実に検査することが困難であった。
本発明の課題は、実装構造体における電気的な接続状態をより簡単かつ確実に検査することである。 In the technique described in Patent Document 1, since a pattern is formed on a transparent substrate and the contact area of the dummy bumps is confirmed with reference to the pattern from the back surface of the transparent substrate, it is difficult to apply to a substrate other than the transparent substrate. is there.
As described above, in the conventional technique including the technique described in Patent Document 1, it is difficult to easily and reliably inspect the electrical connection state in the mounting structure.
The subject of this invention is test | inspecting the electrical connection state in a mounting structure more simply and reliably.

以上の課題を解決するため、本発明の一態様に係る実装構造体は、
基板と、前記基板に実装されてなる電子部品と、前記基板、又は前記電子部品の一方に形成され、前記基板、又は前記電子部品の他方と対向する面に形成された第１の突部と、前記第１の突部上に形成された第１の導電膜とを有する接続端子と、前記接続端子が形成された前記基板、又は前記電子部品の前記面に形成された第２の突部と、前記第２の突部上に形成されると共に、前記第２の突部上に分離した状態で形成された第２の導電膜とを有する検査端子と、前記基板、又は前記電子部品の他方に形成され、前記接続端子、及び前記検査端子と接触する領域に形成された電極と、を有し、前記検査端子の前記第２の導電膜は、前記電極と接触することによって導通状態となることを特徴とする。 In order to solve the above problems, a mounting structure according to one embodiment of the present invention is provided.
A substrate, an electronic component mounted on the substrate, a first protrusion formed on one of the substrate and the electronic component, and formed on a surface facing the substrate or the other of the electronic component; A connection terminal having a first conductive film formed on the first protrusion, and a second protrusion formed on the surface of the substrate or the electronic component on which the connection terminal is formed. And an inspection terminal having a second conductive film formed on the second protrusion and separated on the second protrusion, and the board or the electronic component. An electrode formed in a region in contact with the connection terminal and the inspection terminal, and the second conductive film of the inspection terminal is brought into a conductive state by being in contact with the electrode. It is characterized by becoming.

このような構成により、検査端子は、電子部品に実装された状態において、第２の導電膜が電極と接触することによって導通状態となる。
これにより、検査端子の第２の導電膜が互いに接続された状態となるため、検査端子における第２の突部を挟んだ第２の導電膜間の抵抗値を測定することにより、検査端子が適切に基板に接触しているか否かを判定することができる。
したがって、検査端子の接触状態を基に、接続端子の接触状態を検査することができる。
即ち、本発明によれば、電気的な接続状態をより簡単かつ確実に検査することが可能となる。 With such a configuration, the inspection terminal becomes conductive when the second conductive film comes into contact with the electrode in a state where the inspection terminal is mounted on the electronic component.
As a result, the second conductive film of the inspection terminal is connected to each other. Therefore, by measuring the resistance value between the second conductive films sandwiching the second protrusion in the inspection terminal, the inspection terminal is It can be determined whether or not the substrate is properly touched.
Therefore, the contact state of the connection terminal can be inspected based on the contact state of the inspection terminal.
That is, according to the present invention, it is possible to easily and reliably inspect the electrical connection state.

また、本発明の一態様に係る実装構造体は、
前記検査端子は複数形成されており、前記複数の検査端子間を接続する検査用配線が前記基板、又は前記電子部品に形成されていることを特徴とする。
このような構成により、実装面のより広い範囲において、接続端子の接触状態を検査することができる。
また、検査用配線を他の配線と交差させることなく形成したり、電子部品の内部回路を形成する工程において、検査端子を接続する配線を形成することができるため、検査用配線を適切な形態で形成することができる。 The mounting structure according to one embodiment of the present invention is
A plurality of the inspection terminals are formed, and inspection wiring for connecting the plurality of inspection terminals is formed on the substrate or the electronic component.
With such a configuration, the contact state of the connection terminals can be inspected over a wider range of the mounting surface.
In addition, since the inspection wiring can be formed without intersecting with other wiring, or the wiring for connecting the inspection terminals can be formed in the process of forming the internal circuit of the electronic component, the inspection wiring can be appropriately formed. Can be formed.

また、本発明の一態様に係る実装構造体は、
前記接続端子、及び前記検査端子は、押しつぶされた状態で前記電極と接触されており、前記押しつぶされた検査端子の高さ方向の変形量は、前記押しつぶされた接続端子の高さ方向の変形量よりも小さいことを特徴とする。
このような構成により、検査端子の接触状態が、接続端子の接触状態よりも不確実なものとなる。
したがって、検査端子が導通していることを確認することで、接続端子の接触状態をより確実に判定することができる。 The mounting structure according to one embodiment of the present invention is
The connection terminal and the inspection terminal are in contact with the electrode in a crushed state, and the deformation amount in the height direction of the crushed inspection terminal is a deformation in the height direction of the crushed connection terminal. It is characterized by being smaller than the amount.
With such a configuration, the contact state of the inspection terminal is more uncertain than the contact state of the connection terminal.
Therefore, the contact state of the connection terminal can be more reliably determined by confirming that the inspection terminal is conductive.

また、本発明の一態様に係る回路基板は、
実装面と、前記実装面に形成された第１の突部と、前記第１の突部上に形成された第１の導電膜とを有する第１端子と、前記実装面に形成された第２の突部と、前記第２の突部上に形成されると共に、前記第２の突部上で分離した状態で形成された第２の導電膜とを有する第２端子と、を有することを特徴とする。
このような構成により、第２端子は、実装されていない場合、第２の突部を挟んだ両側の導電膜が導通していない状態となる。 In addition, a circuit board according to one embodiment of the present invention includes:
A first terminal having a mounting surface, a first protrusion formed on the mounting surface, and a first conductive film formed on the first protrusion, and a first terminal formed on the mounting surface. And a second terminal having a second conductive film formed on the second protrusion and separated from the second protrusion. It is characterized by.
With such a configuration, when the second terminal is not mounted, the conductive films on both sides sandwiching the second protrusion are not conductive.

そして、実装対象が基板に押圧して実装されると、第２端子を実装対象側の電極と接触させることができる。
これにより、第２端子の導電膜が互いに接続された状態となるため、第２端子における第２の突部を挟んだ第２の導電膜間の抵抗値を測定することにより、第２端子が適切に基板に接触しているか否かを判定することができる。
したがって、第２端子の接触状態を基に、第１端子の接触状態を検査することができる。
即ち、本発明によれば、電気的な接続状態をより簡単かつ確実に検査することが可能となる。 When the mounting target is pressed against the substrate and mounted, the second terminal can be brought into contact with the mounting target side electrode.
Thereby, since the conductive film of the second terminal is connected to each other, by measuring the resistance value between the second conductive films sandwiching the second protrusion at the second terminal, the second terminal is It can be determined whether or not the substrate is properly touched.
Therefore, the contact state of the first terminal can be inspected based on the contact state of the second terminal.
That is, according to the present invention, it is possible to easily and reliably inspect the electrical connection state.

また、本発明の一態様に係る実装構造体の製造方法は、
電子部品を基板に実装して構成される実装構造体の製造方法であって、前記基板、又は前記電子部品の一方において、前記基板、又は前記電子部品の他方と対向する面に第１の突部を形成する工程と、前記第１の突部上に形成された第１の導電膜を形成する工程と、を有する接続端子形成工程と、前記接続端子を形成する前記基板、又は前記電子部品の前記面に第２の突部を形成する工程と、前記第２の突部上に、前記第２の突部上で分離した状態の第２の導電膜を形成する工程と、を有する検査端子形成工程と、前記基板、又は前記電子部品の他方において、前記接続端子、及び前記検査端子と接触する領域に電極を形成する工程と、前記電子部品を前記基板に押圧して実装し、前記検査端子の前記分離した第２の導電膜と前記電極とを接触させる工程と、を有することを特徴とする。
このような方法により、実装されていない場合、検査端子の第２の突部を挟んだ両側の導電膜は導通していない状態とされる。 Moreover, the manufacturing method of the mounting structure according to one aspect of the present invention includes:
A manufacturing method of a mounting structure configured by mounting an electronic component on a substrate, wherein a first protrusion is formed on a surface of the substrate or one of the electronic components facing the other of the substrate or the electronic component. A connection terminal forming step comprising: a step of forming a portion; and a step of forming a first conductive film formed on the first protrusion, and the substrate or the electronic component forming the connection terminal An inspection process comprising: forming a second protrusion on the surface; and forming a second conductive film separated on the second protrusion on the second protrusion. A step of forming a terminal, a step of forming an electrode in a region in contact with the connection terminal and the inspection terminal in the other of the substrate or the electronic component, and mounting the electronic component by pressing the electronic component on the substrate, The separated second conductive film of the inspection terminal is connected to the electrode. And having a step of a.
By such a method, when not mounted, the conductive films on both sides sandwiching the second protrusion of the inspection terminal are not conductive.

そして、電子部品が基板に押圧して実装されると、検査端子を対応する電極と接触させることができる。
これにより、検査端子の導電膜が互いに接続された状態となるため、検査端子における第２の突部を挟んだ第２の導電膜間の抵抗値を測定することにより、検査端子が適切に基板に接触しているか否かを判定することができる。
したがって、検査端子の接触状態を基に、接続端子の接触状態を検査することができる。
即ち、本発明によれば、電気的な接続状態をより簡単かつ確実に検査することが可能となる。 And if an electronic component is pressed and mounted on a board | substrate, a test | inspection terminal can be made to contact with a corresponding electrode.
As a result, since the conductive films of the inspection terminals are connected to each other, the inspection terminals are appropriately mounted on the substrate by measuring the resistance value between the second conductive films sandwiching the second protrusions of the inspection terminals. It can be determined whether or not it is touching.
Therefore, the contact state of the connection terminal can be inspected based on the contact state of the inspection terminal.
That is, according to the present invention, it is possible to easily and reliably inspect the electrical connection state.

また、本発明の一態様に係る実装構造体の製造方法は、
前記検査端子の前記分離した第２の導電膜の導通状態を検査する工程をさらに有することを特徴とする。
これにより、検査端子が適切に基板に接触しているか否かを判定することができる。
したがって、検査端子の接触状態を基に、接続端子の接触状態を検査することができる。
また、本発明の一態様に係る電気光学装置は、
請求項１乃至請求項３のいずれか１項に記載の実装構造体を備えることを特徴とする。
このような構成により、検査端子は、電子部品に実装された状態において、第２の導電膜が電極と接触することによって導通状態となる。 Moreover, the manufacturing method of the mounting structure according to one aspect of the present invention includes:
The method further includes a step of inspecting a conduction state of the separated second conductive film of the inspection terminal.
Thereby, it can be determined whether the inspection terminal is in proper contact with the substrate.
Therefore, the contact state of the connection terminal can be inspected based on the contact state of the inspection terminal.
In addition, an electro-optical device according to one embodiment of the present invention includes:
A mounting structure according to any one of claims 1 to 3 is provided.
With such a configuration, the inspection terminal becomes conductive when the second conductive film comes into contact with the electrode in a state where the inspection terminal is mounted on the electronic component.

これにより、検査端子の導電膜が互いに接続された状態となるため、検査端子における第２の突部を挟んだ第２の導電膜間の抵抗値を測定することにより、検査端子が適切に基板に接触しているか否かを判定することができる。
したがって、検査端子の接触状態を基に、接続端子の接触状態を検査することができる。
即ち、本発明によれば、電気的な接続状態をより簡単かつ確実に検査することが可能となる。 As a result, since the conductive films of the inspection terminals are connected to each other, the inspection terminals are appropriately mounted on the substrate by measuring the resistance value between the second conductive films sandwiching the second protrusions of the inspection terminals. It can be determined whether or not it is touching.
Therefore, the contact state of the connection terminal can be inspected based on the contact state of the inspection terminal.
That is, according to the present invention, it is possible to easily and reliably inspect the electrical connection state.

また、本発明の一態様に係る電子機器は、
請求項７に記載の電気光学装置を備えることを特徴とする。
このような構成により、検査端子は、電子部品に実装された状態において、第２の導電膜が電極と接触することによって導通状態となる。
これにより、検査端子の導電膜が互いに接続された状態となるため、検査端子における第２の突部を挟んだ第２の導電膜間の抵抗値を測定することにより、検査端子が適切に基板に接触しているか否かを判定することができる。
したがって、検査端子の接触状態を基に、接続端子の接触状態を検査することができる。
即ち、本発明によれば、電気的な接続状態をより簡単かつ確実に検査することが可能となる。 An electronic device according to one embodiment of the present invention includes:
The electro-optical device according to claim 7 is provided.
With such a configuration, the inspection terminal becomes conductive when the second conductive film comes into contact with the electrode in a state where the inspection terminal is mounted on the electronic component.
As a result, since the conductive films of the inspection terminals are connected to each other, the inspection terminals are appropriately mounted on the substrate by measuring the resistance value between the second conductive films sandwiching the second protrusions of the inspection terminals. It can be determined whether or not it is touching.
Therefore, the contact state of the connection terminal can be inspected based on the contact state of the inspection terminal.
That is, according to the present invention, it is possible to easily and reliably inspect the electrical connection state.

第１実施形態の実装構造体１Ａを示す概略構成図である。It is a schematic structure figure showing mounting structure 1A of a 1st embodiment. 第１実施形態の実装構造体を構成する半導体装置を示す概略斜視図である。It is a schematic perspective view which shows the semiconductor device which comprises the mounting structure of 1st Embodiment. ＩＣチップの能動面の構成を示す概略平面図である。It is a schematic plan view which shows the structure of the active surface of IC chip. ダミー端子６ｃの構成を示す模式図である。It is a schematic diagram which shows the structure of the dummy terminal 6c. ダミー端子６ｃ間の配線を示す模式図である。It is a schematic diagram which shows the wiring between the dummy terminals 6c. 端子の形成方法を示す概略図である。It is the schematic which shows the formation method of a terminal. 端子の形成方法を示す概略図である。It is the schematic which shows the formation method of a terminal. 端子の形成方法を示す概略図である。It is the schematic which shows the formation method of a terminal. 再配線１１の形成方法を示す概略図である。3 is a schematic view showing a method for forming a rewiring 11; FIG. ＩＣチップ１の端子（樹脂コアバンプ）と基板１８の端子との導電接続状態を示す図である。2 is a diagram showing a conductive connection state between terminals (resin core bumps) of an IC chip 1 and terminals of a substrate 18. FIG. ダミー端子６ｃの配置例を示す図である。It is a figure which shows the example of arrangement | positioning of the dummy terminal 6c. 実装構造体１Ａを適用した電気光学装置を、電子機器としての携帯電話機に組み込んだ場合の例を示す模式図である。It is a schematic diagram which shows the example at the time of incorporating the electro-optical apparatus to which the mounting structure 1A is applied to the mobile telephone as an electronic device.

以下、本発明を適用した実装構造体、回路基板、実装構造体の検査方法、電気光学装置および電子機器の実施の形態を図面を参照して説明する。
（第１実施形態）
（構成）
（実装構造体の構成）
以下、本発明に係る実装構造体について説明する。なお、本発明が本実施形態に限定されないことはもちろんである。
また、以降の説明では必要に応じて図面を参照するが、この図面では、複数の構成要素から成る構造のうち重要な構成要素を分かり易く示すため、各要素を実際とは異なった寸法で示す場合がある。 Hereinafter, embodiments of a mounting structure, a circuit board, a mounting structure inspection method, an electro-optical device, and an electronic apparatus to which the present invention is applied will be described with reference to the drawings.
(First embodiment)
(Constitution)
(Configuration of mounting structure)
Hereinafter, the mounting structure according to the present invention will be described. Of course, the present invention is not limited to this embodiment.
In the following description, the drawings are referred to as necessary. In this drawing, in order to show the important components of the structure composed of a plurality of components in an easy-to-understand manner, each component is shown in a dimension different from the actual size. There is a case.

図１は、本実施形態の実装構造体１Ａを示す概略構成図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線に沿った断面図である。図２は、本実施形態の実装構造体を構成する半導体装置（電子部品としてのＩＣチップ）を示す概略斜視図である。図３はＩＣチップの能動面の構成を示す概略平面図である。実装用の基板１８上にＩＣチップを実装する際には、この能動面側が実装面、すなわち実装される面となる。なお、図２は実際のＩＣチップの外観形状に近い状態を示している。図３は端子の構成を分かり易く示すために端子を模式化して大きく示している。そのため、図２における端子の数と図３における端子の数は異なっている。   1A and 1B are schematic configuration diagrams showing a mounting structure 1A according to the present embodiment. FIG. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along line XX in FIG. It is. FIG. 2 is a schematic perspective view showing a semiconductor device (IC chip as an electronic component) constituting the mounting structure of the present embodiment. FIG. 3 is a schematic plan view showing the configuration of the active surface of the IC chip. When an IC chip is mounted on the mounting substrate 18, this active surface side becomes a mounting surface, that is, a surface to be mounted. FIG. 2 shows a state close to the appearance of an actual IC chip. FIG. 3 schematically shows the terminals in a large size in order to easily show the configuration of the terminals. Therefore, the number of terminals in FIG. 2 is different from the number of terminals in FIG.

図１から図３に示すように、半導体装置としてのＩＣチップ1は、半導体素子を含んで構成された内部回路を内蔵した基材２を有している。この基材２は、例えば単結晶シリコンなどからなる半導体ウエハに内部回路を作り込み、その内部回路の表面を保護膜で被覆し、そして半導体ウエハをダイシングによって切断した後に出来上がった複数のチップのうちの１つである。内部回路は周知の半導体製造プロセスによって形成されている。内部回路は、例えば、ＭＯＳトランジスタを含んで構成されている。基材２の６つの外周面のうち内部回路が形成された面が、いわゆる能動面であり、図１から図３では符号３によって能動面が示されている。能動面３の全面は保護膜、いわゆるパッシベーション膜４によって被覆されている。   As shown in FIGS. 1 to 3, an IC chip 1 as a semiconductor device has a base material 2 that contains an internal circuit including a semiconductor element. The substrate 2 is formed of a plurality of chips formed after an internal circuit is formed on a semiconductor wafer made of, for example, single crystal silicon, the surface of the internal circuit is covered with a protective film, and the semiconductor wafer is cut by dicing. It is one of. The internal circuit is formed by a known semiconductor manufacturing process. The internal circuit includes, for example, a MOS transistor. Of the six outer peripheral surfaces of the substrate 2, the surface on which the internal circuit is formed is a so-called active surface, and the active surface is indicated by reference numeral 3 in FIGS. 1 to 3. The entire active surface 3 is covered with a protective film, a so-called passivation film 4.

パッシベーション膜４の上にドット状、すなわち島状の複数の端子６ａ，６ｂ及び６ｃが設けられている。端子６ａはＩＣチップ１にとっての入力側端子であり、端子６ｂは出力側端子であり、端子６ｃはＩＣチップ１の実装時に基板との接触状態を検査するためのダミー端子である。内部回路への入力信号は入力側端子６ａから取り込まれる。内部回路からの出力信号は出力側端子６ｂを通して外部へ伝送される。また、ＩＣチップ１の実装時における接触状態は、後述する検査方法により、複数のダミー端子６ｃ間の導通状態を基に判定できる。   On the passivation film 4, a plurality of dots, that is, island-shaped terminals 6a, 6b and 6c are provided. The terminal 6a is an input side terminal for the IC chip 1, the terminal 6b is an output side terminal, and the terminal 6c is a dummy terminal for inspecting the contact state with the substrate when the IC chip 1 is mounted. An input signal to the internal circuit is taken in from the input side terminal 6a. An output signal from the internal circuit is transmitted to the outside through the output side terminal 6b. Moreover, the contact state at the time of mounting of the IC chip 1 can be determined based on the conduction state between the plurality of dummy terminals 6c by an inspection method described later.

複数の入力側端子６ａは、ＩＣチップ１の互いに対向する一対の長辺１ａ，１ｂのうち一方の長辺１ａに沿って直線状に並べて設けられている。
出力側端子６ｂは、ＩＣチップ１の互いに対向する一対の長辺１ａ，１ｂのうち他方の長辺１ｂに沿って直線状に並べて設けられている。図３では、端子６ａ及び端子６ｂの構成を分かり易くするために、端子６ａ，６ｂの数を実際よりも少なくして端子間の間隔を広く示している。 The plurality of input side terminals 6a are arranged in a straight line along one long side 1a of the pair of long sides 1a and 1b facing each other of the IC chip 1.
The output-side terminal 6b is arranged in a straight line along the other long side 1b of the pair of long sides 1a and 1b facing each other of the IC chip 1. In FIG. 3, in order to make the configuration of the terminal 6a and the terminal 6b easier to understand, the number of terminals 6a and 6b is made smaller than the actual one and the interval between the terminals is shown wider.

出力側端子６ｂは、図２の部分拡大図（ａ）に示すように、基材２の能動面３側に設けられた樹脂突部７ｂと、この樹脂突部７ｂ上に設けられたドット状すなわち島状の導電膜８ｂとを有している。樹脂突部７ｂ自体は他方の長辺１ｂに沿った細長い形状の突部であるが、出力側端子６ｂを構成する樹脂突部７ｂはその細長い樹脂突部の端子に相当する個々の部分である。樹脂突部７ｂは、例えばアクリル樹脂やエポキシ樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、シリコーン変性ポリイミド樹脂等を材料として用いパッシベーション膜４上に形成されている。樹脂突部７ｂは、断面が半円形状又は部分円形状でＩＣチップ１の長辺１ｂと平行に延びる細長い形状や、断面が半楕円形状又は部分楕円形状でＩＣチップ１の長辺１ｂと平行に延びる細長い形状等に形成されている。つまり、樹脂突部７は長いかまぼこ形状、すなわち長いドーム形状に形成された樹脂コアである。なお、ここでは、樹脂突部７ｂとして、上記樹脂コアを例に挙げて説明するが、絶縁性を有し、変形する材料であれば、他の材料を用いることもできる。   As shown in the partial enlarged view (a) of FIG. 2, the output-side terminal 6b includes a resin protrusion 7b provided on the active surface 3 side of the substrate 2, and a dot shape provided on the resin protrusion 7b. That is, it has an island-shaped conductive film 8b. The resin protrusion 7b itself is an elongated protrusion along the other long side 1b, but the resin protrusion 7b constituting the output side terminal 6b is an individual portion corresponding to the terminal of the elongated resin protrusion. . The resin protrusion 7b is formed on the passivation film 4 using, for example, an acrylic resin, an epoxy resin, a silicone resin, a phenol resin, a polyimide resin, a silicone-modified polyimide resin, or the like as a material. The resin protrusion 7b has a semicircular or partial circular cross section and extends in parallel with the long side 1b of the IC chip 1, or a semi-elliptical or partial elliptical cross section and parallel to the long side 1b of the IC chip 1. It is formed in an elongate shape etc. That is, the resin protrusion 7 is a resin core formed in a long kamaboko shape, that is, a long dome shape. Here, as the resin protrusion 7b, the resin core will be described as an example. However, other materials can be used as long as they have insulating properties and can be deformed.

導電膜８ｂは、例えば、ＴｉＷ（チタン・タングステン）、Ａｕ（金）、Ｃｕ、Ｎｉ、Ｐｄ、Ａｌ、Ｃｒ、Ｔｉ、Ｗ、ＮｉＶ、鉛フリーはんだ等の金属の単層又はこれらの金属のいくつかを積層した構造を採用することができる。導電膜８ｂは、立体的に見ると図２（ａ）に示すように樹脂突部７ｂの外形形状に沿った立体形状であり、平面的に見ると図３に示すように長方形状である。   The conductive film 8b may be, for example, a single layer of metal such as TiW (titanium / tungsten), Au (gold), Cu, Ni, Pd, Al, Cr, Ti, W, NiV, lead-free solder, or any number of these metals. A structure in which these are stacked can be employed. When viewed three-dimensionally, the conductive film 8b has a three-dimensional shape along the outer shape of the resin protrusion 7b as shown in FIG.

図２（ａ）において導電膜８ｂの端部の一部分が窪んでいる。これは、パッシベーション膜４の該当する部分に開口９が設けられていて、導電膜８ｂの材料をパッシベーション膜４上に例えばスパッタ法等によって成膜したときに、開口９に対応する部分の導電膜８ｂの材料が開口９に付き回っている状態を示している。パッシベーション膜４の開口９の所には基材２の中の内部回路の端子すなわちパッド（例えばアルミニウムなどからなるパッド）が置かれている。このパッドは、例えば、ＭＯＳトランジスタのゲート、ソース、ドレインの各外部接続端子に繋がっている。従って、各導電膜８ｂは開口９を介して内部回路と導通している。すなわち、導電膜８ｂが設けられた部分が樹脂コアバンプとして機能する。   In FIG. 2A, a part of the end portion of the conductive film 8b is depressed. This is because an opening 9 is provided in a corresponding portion of the passivation film 4, and a portion of the conductive film corresponding to the opening 9 is formed when the material of the conductive film 8 b is formed on the passivation film 4 by, for example, sputtering. The state where the material 8b is attached to the opening 9 is shown. At the opening 9 of the passivation film 4, a terminal of an internal circuit, that is, a pad (for example, a pad made of aluminum or the like) in the substrate 2 is placed. This pad is connected to, for example, external connection terminals of the gate, source, and drain of the MOS transistor. Accordingly, each conductive film 8 b is electrically connected to the internal circuit through the opening 9. That is, the portion provided with the conductive film 8b functions as a resin core bump.

アルミニウムのパッドを用いる場合には、下地層（シード層）としてＴｉＷの薄膜を設けることが好ましい。これにより、アルミニウムのパッドと、パッドに積層される導電膜、例えばＡｕ（金）とが互いに拡散して発生するポイドを抑制することができる。すなわち、ＴｉＷの薄膜は、アルミニウムとＡｕ（金）との間の密着性とバリア性とを兼ね備えている。
入力側端子６ａは、構成要素の部品の種類を考えれば、出力側端子６ｂと全く同じ構成要素から成っている。つまり、入力側端子６ａは、図３に示すように、樹脂突部７ａ及び導電膜８ａを有している。樹脂突部７ａは出力側端子６ｂ内の樹脂突部７ｂと同じ材料でほぼ同じ形状に形成されている。但し、必要な端子数が異なる関係上、ＩＣチップ1の一方の長辺１ａに沿って設けられた樹脂突部７ａの長さは出力側の樹脂突部７ｂと異なっている。また、導電膜８ａは、出力側の導電膜８ｂよりも広い幅となっており、ＩＣチップ1の一方の長辺１ａに沿った数は出力側の導電膜８ｂよりも少なくなっている。 When an aluminum pad is used, it is preferable to provide a TiW thin film as an underlayer (seed layer). Thereby, the void which generate | occur | produces by mutually diffusing the aluminum pad and the electrically conductive film laminated | stacked on a pad, for example Au (gold), can be suppressed. That is, the TiW thin film has both adhesion and barrier properties between aluminum and Au (gold).
The input side terminal 6a is made up of the same components as the output side terminal 6b in consideration of the types of component parts. That is, the input side terminal 6a has a resin protrusion 7a and a conductive film 8a as shown in FIG. The resin protrusion 7a is formed of the same material and substantially the same shape as the resin protrusion 7b in the output terminal 6b. However, the length of the resin protrusion 7a provided along one long side 1a of the IC chip 1 is different from the length of the resin protrusion 7b on the output side because of the different number of terminals required. The conductive film 8a is wider than the output-side conductive film 8b, and the number along the one long side 1a of the IC chip 1 is smaller than that of the output-side conductive film 8b.

ダミー端子６ｃは、構成要素の部品の種類を考えれば、入力側端子６ａ及び出力側端子６ｂと全く同じ構成要素から成っている。つまり、ダミー端子６ｃは、図３に示すように、樹脂突部７ｃ及び導電膜８ｃを有している。樹脂突部７ｃは出力側端子６ｂ内の樹脂突部７ｂと同じ材料で形成されている。一方、導電膜８ｃは、樹脂突部７ｃの頂点付近で分断されており、導電膜８ｃにおいて、樹脂突部７ｃを挟む両側の導電膜８１ｃ，８２ｃは、ＩＣチップ１の形成時においては、互いに非導通状態となっている。   The dummy terminal 6c is made up of the same components as the input side terminal 6a and the output side terminal 6b in consideration of the types of component parts. That is, the dummy terminal 6c has the resin protrusion 7c and the electrically conductive film 8c, as shown in FIG. The resin protrusion 7c is formed of the same material as the resin protrusion 7b in the output side terminal 6b. On the other hand, the conductive film 8c is divided in the vicinity of the apex of the resin protrusion 7c. In the conductive film 8c, the conductive films 81c and 82c on both sides sandwiching the resin protrusion 7c are mutually connected when the IC chip 1 is formed. Non-conducting state.

図４は、ダミー端子６ｃの構成を示す模式図であり、図４（ａ）は平面図、図４（ｂ）は図４（ａ）におけるＹ−Ｙ線に沿った断面図である。なお、図４（ｂ）においては、比較のため、通常の端子（入力側端子６ａあるいは出力側端子６ｂ）を併せて示している。
図４（ａ）に示すように、ダミー端子６ｃの導電膜８ｃは、樹脂突部７ｃの頂点部分において、導電膜８１ｃと導電膜８２ｃとに分断されており、ＩＣチップ１にダミー端子６ｃが形成された時点では、導電膜８１ｃ，８２ｃは互いに導通していない状態である。 4A and 4B are schematic views showing the configuration of the dummy terminal 6c, in which FIG. 4A is a plan view and FIG. 4B is a cross-sectional view taken along line YY in FIG. 4A. In FIG. 4B, a normal terminal (input side terminal 6a or output side terminal 6b) is also shown for comparison.
As shown in FIG. 4A, the conductive film 8c of the dummy terminal 6c is divided into a conductive film 81c and a conductive film 82c at the apex portion of the resin protrusion 7c, and the dummy terminal 6c is connected to the IC chip 1. At the time of formation, the conductive films 81c and 82c are not in conduction with each other.

また、図４（ｂ）に示すように、ダミー端子６ｃにおける導電膜８１ｃ，８２ｃの能動面３からの高さは、入力側端子６ａおよび出力側端子６ｂの導電膜８ａ，８ｂの高さに比べて低くなっている。
これら複数のダミー端子６ｃは、ＩＣチップ１が基板に実装される際に、押圧されることによって、基板側の対向する位置に形成された電極に接触する。
ＩＣチップ１が基板に適切な押圧力で接触した場合、入力側端子６ａおよび出力側端子６ｂが基板の電極に接触して導通し、さらに、ダミー端子６ｃも基板側の電極に接触することとなる。
ダミー端子６ｃが基板側の電極に接触すると、導電膜８１ｃ，８２ｃが互いに導通した状態となる。 4B, the height of the conductive films 81c and 82c from the active surface 3 of the dummy terminal 6c is the same as the height of the conductive films 8a and 8b of the input terminal 6a and the output terminal 6b. It is lower than that.
The plurality of dummy terminals 6c come into contact with electrodes formed at opposing positions on the substrate side by being pressed when the IC chip 1 is mounted on the substrate.
When the IC chip 1 is brought into contact with the substrate with an appropriate pressing force, the input side terminal 6a and the output side terminal 6b are brought into contact with the electrode on the substrate, and the dummy terminal 6c is also brought into contact with the substrate side electrode. Become.
When the dummy terminal 6c comes into contact with the electrode on the substrate side, the conductive films 81c and 82c are brought into conduction.

また、複数のダミー端子６ｃは、基材２上の能動面３側に設けられた配線としての再配線１１によって接続されている。
図５は、ダミー端子６ｃ間の配線を示す模式図である。
図５に示す模式図では、３つのダミー端子６ｃ（配列順に第１ダミー端子Ｄ１，第２ダミー端子Ｄ２，第３ダミー端子Ｄ３とする）が、樹脂突部７ｃを挟む導電膜８１ｃおよび導電膜８２ｃの向きを一致させた状態で配列されており、第１ダミー端子Ｄ１における導電膜８２ｃが、第２ダミー端子Ｄ２における導電膜８２ｃと再配線１１によって接続されている。また、第２ダミー端子Ｄ２の導電幕８１ｃは、第３ダミー端子Ｄ３における導電膜８１ｃと再配線１１によって接続されている。 The plurality of dummy terminals 6 c are connected by rewiring 11 as wiring provided on the active surface 3 side on the base 2.
FIG. 5 is a schematic diagram showing wiring between the dummy terminals 6c.
In the schematic diagram shown in FIG. 5, three dummy terminals 6c (first dummy terminal D1, second dummy terminal D2, and third dummy terminal D3 in the arrangement order) are electrically conductive film 81c and electrically conductive film sandwiching resin protrusion 7c. The conductive film 82 c in the first dummy terminal D 1 is connected to the conductive film 82 c in the second dummy terminal D 2 by the rewiring 11. The conductive screen 81c of the second dummy terminal D2 is connected to the conductive film 81c of the third dummy terminal D3 by the rewiring 11.

そして、図５に示すように、実装時にＩＣチップ１が基板に押圧され、第１から第３のダミー端子Ｄ１〜Ｄ３が、基板側の電極と接触すると、各ダミー端子６ｃの導電膜８１ｃ，８２ｃが互いに導通する。
すると、第１から第３のダミー端子Ｄ１〜Ｄ３は、再配線１１によって導通し、直列接続された状態となる。
そのため、第１のダミー端子Ｄ１が接触する基板側の電極と、第３のダミー端子Ｄ３が接触する基板側の電極との間で抵抗値を測定すると、各ダミー端子６ｃの接触状態が判定できる。そして、ダミー端子６ｃの接触状態は、ＩＣチップ１における入力側端子６ａおよび出力側端子６ｂの接触状態を表しているとみなすことができる。
即ち、ダミー端子６ｃ間を接続する再配線１１と各ダミー端子６ｃとによって、ＩＣチップ１の実装状態を検査する検査回路が構成されている。 As shown in FIG. 5, when the IC chip 1 is pressed against the substrate at the time of mounting and the first to third dummy terminals D1 to D3 are in contact with the electrodes on the substrate side, the conductive films 81c, 82c conduct to each other.
Then, the first to third dummy terminals D1 to D3 are brought into conduction by the rewiring 11 and are connected in series.
Therefore, when the resistance value is measured between the substrate-side electrode with which the first dummy terminal D1 contacts and the substrate-side electrode with which the third dummy terminal D3 contacts, the contact state of each dummy terminal 6c can be determined. . The contact state of the dummy terminal 6c can be regarded as representing the contact state of the input side terminal 6a and the output side terminal 6b in the IC chip 1.
That is, the rewiring 11 that connects the dummy terminals 6c and each dummy terminal 6c constitute an inspection circuit that inspects the mounting state of the IC chip 1.

なお、図５においては、ダミー端子６ｃの３つを直列に接続した状態を例として示したが、ダミー端子６ｃをより多く直列に接続することとしても良い。
図１から図３の説明に戻り、再配線１１は、導電膜８ａ，８ｂおよび８ｃを形成するときに、同じ工程で同時に形成されたものである。従って、再配線１１は導電膜８ａ，８ｂと同じ材料で構成され、前述したように、ＴｉＷ（チタン・タングステン）、Ａｕ（金）、Ｃｕ、Ｎｉ、Ｐｄ、Ａｌ、Ｃｒ、Ｔｉ、Ｗ、ＮｉＶ、鉛フリーはんだ等の金属の単層又はこれらの金属のいくつかを積層した構造を採用することができる。 Although FIG. 5 shows an example in which three dummy terminals 6c are connected in series, more dummy terminals 6c may be connected in series.
Returning to the description of FIG. 1 to FIG. 3, the rewiring 11 is formed simultaneously in the same process when the conductive films 8 a, 8 b and 8 c are formed. Therefore, the rewiring 11 is made of the same material as the conductive films 8a and 8b, and as described above, TiW (titanium / tungsten), Au (gold), Cu, Ni, Pd, Al, Cr, Ti, W, NiV. Further, a single layer of metal such as lead-free solder or a structure in which some of these metals are laminated can be adopted.

ここで、再配線とは、基材２の内部に内部回路を周知の半導体製造方法によって形成し、さらにパッシベーション膜４を形成してベアチップを作製するまでの処理を前処理と呼ぶときに、その前処理完了後に再度、形成された配線のことである。
本実施形態においては、再配線１１をパッシベーション膜４上の形成しているため、能動面３における他の配線を横切ることなく再配線１１を形成できる。
なお、本実施形態では、細長い樹脂突部７ａ，７ｂを複数の導電膜８ａ，８ｂにわたって連続して設けた。これに対し、端子1個分の長さの島状の樹脂突部７ａ，７ｂをそれぞれ直線上に配列するように基材２の能動面３側に形成し、それらの樹脂突部７ａ，７ｂの個々に導電膜８ａ，８ｂを個別に形成しても良い。 Here, the rewiring is a process in which an internal circuit is formed in the base material 2 by a known semiconductor manufacturing method, and a process from forming a passivation film 4 to producing a bare chip is called preprocessing. The wiring formed again after completion of the pretreatment.
In this embodiment, since the rewiring 11 is formed on the passivation film 4, the rewiring 11 can be formed without crossing other wiring on the active surface 3.
In the present embodiment, the elongated resin protrusions 7a and 7b are continuously provided over the plurality of conductive films 8a and 8b. On the other hand, island-shaped resin protrusions 7a and 7b each having a length corresponding to one terminal are formed on the active surface 3 side of the substrate 2 so as to be arranged on a straight line, and the resin protrusions 7a and 7b are formed. The conductive films 8a and 8b may be formed individually.

（端子および再配線の形成方法）
次に、上記の端子６ａ，６ｂ，６ｃおよび再配線１１の形成方法について図６から図９を用いて説明する。以下で説明する端子および再配線の形成方法は、本発明に係る実装構造体の製造方法の一部を構成するものである。なお、これらの図において、右側の図は平面図であり、左側の図はその平面図におけるＡ−Ａ線に沿った断面図である。また、以下の図では、入力側端子６ａ、出力側端子６ｂおよびダミー端子６ｃの位置および形状を模式的に示しつつ、これらの形成方法をまとめて説明する。 (Terminal and rewiring formation method)
Next, a method for forming the terminals 6a, 6b, 6c and the rewiring 11 will be described with reference to FIGS. The terminal and rewiring forming method described below constitutes a part of the method for manufacturing a mounting structure according to the present invention. In these drawings, the right side view is a plan view, and the left side view is a cross-sectional view along the line AA in the plan view. Further, in the following drawings, the forming methods will be described together while schematically showing the positions and shapes of the input side terminal 6a, the output side terminal 6b, and the dummy terminal 6c.

まず、図６（ａ）に示すように、半導体ウエハ１２を入手する。半導体ウエハ１２は、周知の通り、所定の直径の円板形状であり、その中にＩＣチップ複数個分の内部回路が形成されている。符号２ａは、後に図２の基材２になるウエハ本体である。ウエハ本体２ａの能動面３上には端子であるパッド１３が形成され、さらにパッシベーション膜４が形成されている。パッシベーション膜４のパッド１３に対応する領域には開口９が形成されており、この開口９を通してパッド１３が外部へ臨んでいる。
パッド１３の形成方法としては、例えばスパッタ法で能動面３に成膜されたアルミニウムの薄膜をフォトエッチング法でパターニングする方法が挙げられる。
バッシベーション膜４の形成方法としては、開口９に対応したパッド１３の領域をレジスト膜で覆った後に、能動面３をＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等の薄膜で覆う。そして上記レジスト膜を剥離する方法が挙げられる。 First, as shown in FIG. 6A, the semiconductor wafer 12 is obtained. As is well known, the semiconductor wafer 12 has a disk shape with a predetermined diameter, in which internal circuits for a plurality of IC chips are formed. Reference numeral 2a denotes a wafer body that will later become the substrate 2 of FIG. Pads 13 as terminals are formed on the active surface 3 of the wafer body 2a, and a passivation film 4 is further formed. An opening 9 is formed in a region corresponding to the pad 13 of the passivation film 4, and the pad 13 faces the outside through the opening 9.
Examples of the method of forming the pad 13 include a method of patterning a thin aluminum film formed on the active surface 3 by a sputtering method using a photoetching method.
As a method for forming the passivation film 4, the area of the pad 13 corresponding to the opening 9 is covered with a resist film, and then the active surface 3 is covered with a thin film such as SiO 2 (silicon oxide), SiN (silicon nitride), or polyimide resin. . And the method of peeling the said resist film is mentioned.

次に、図６（ｂ）に示すように、樹脂突部７ａ，７ｂ，７ｃ（図３参照）の元となる感光性材料、例えばエポキシ樹脂をスピンコート法によって所定の一様な厚さで能動面３側に塗布する。続いて、塗布された感光性のエポキシ樹脂を露光・現像することによりパターニングを行って、樹脂突部７ａ，７ｂ，７ｃの原形である断面矩形状の細長い樹脂突部７’を形成する。次に、樹脂突部７’を所定の温度で加熱して硬化させると共に角部を丸く成形して、図６（ｃ）に示すように樹脂突部７ａ，７ｂ，７ｃを形成する。
次に、図７（ｄ）に示すように、例えばＴｉＷからなる下地層としての第１層１４’をスパッタ法などにより所定厚さでウエハの全面（能動面３側）に形成し、さらにその上に、例えばＡｕからなる第２層１５’をスパッタ法やメッキ法などにより所定厚さでウエハの全面に形成する。第1層１４’はパッシベーション膜４の開口９の所でパッド１３に面状に接触する。 Next, as shown in FIG. 6B, a photosensitive material, for example, an epoxy resin, which is the base of the resin protrusions 7a, 7b, and 7c (see FIG. 3) is formed with a predetermined uniform thickness by spin coating. Apply to the active surface 3 side. Subsequently, patterning is performed by exposing and developing the applied photosensitive epoxy resin to form an elongated resin protrusion 7 ′ having a rectangular cross section, which is the original shape of the resin protrusions 7a, 7b, and 7c. Next, the resin protrusion 7 'is heated and cured at a predetermined temperature, and the corners are rounded to form resin protrusions 7a, 7b, 7c as shown in FIG. 6 (c).
Next, as shown in FIG. 7D, a first layer 14 ′ as an underlayer made of TiW, for example, is formed on the entire surface (active surface 3 side) of the wafer with a predetermined thickness by sputtering or the like. A second layer 15 ′ made of Au, for example, is formed on the entire surface of the wafer with a predetermined thickness by sputtering or plating. The first layer 14 ′ is in planar contact with the pad 13 at the opening 9 of the passivation film 4.

次に、図７（ｅ）に示すように、感光性レジスト材料１７’をウエハ上に一様な厚さで塗布し、露光・現像することにより所定の平面形状、具体的には、導電膜８ａ，８ｂ，８ｃと同じ平面形状のレジストパターン１７を形成する。なお、導電膜８ｃは、樹脂突部の頂点付近にレジストパターン１７の間隙を有するが、ここでは図示を省略している。
次に、レジストパターン１７をマスクとして第２層１５’をエッチングして、図７（ｆ）に示す所定形状の第２層１５を形成する。このとき、図９（ａ）に示すように、ダミー端子６ｃを繋ぐ再配線１１の第２層１５を同時にパターニングする。 Next, as shown in FIG. 7E, a photosensitive resist material 17 'is applied on the wafer with a uniform thickness, exposed and developed to obtain a predetermined planar shape, specifically, a conductive film. A resist pattern 17 having the same planar shape as that of 8a, 8b, 8c is formed. The conductive film 8c has a gap between the resist patterns 17 in the vicinity of the apex of the resin protrusion, but is not shown here.
Next, the second layer 15 ′ is etched using the resist pattern 17 as a mask to form a second layer 15 having a predetermined shape shown in FIG. At this time, as shown in FIG. 9A, the second layer 15 of the rewiring 11 connecting the dummy terminals 6c is simultaneously patterned.

次に、図８（ｇ）に示すように、レジストパターン１７を適宜の剥離液によって除去する。そして、パターニングした第２層１５をマスクとして所定のエッチング液によって第１層１４’をエッチングして、図８（ｈ）に示すように、第２層１５と同じ平面形状の第１層１４を形成する。このとき、図９（ｂ）に示すように再配線１１の第１層１４を同時に形成する。以上により、図３の基材２の能動面３上に、複数の島状の導電膜８ａ，８ｂ及び８ｃが形成されて、配列した複数の端子６ａ，６ｂが完成し、同時に、ダミー端子６ｃと再配線１１とが一体形成される。
樹脂コアバンプの弾性変形と接続の信頼性とを考慮すると、ＴｉＷの第１層１４の膜厚は３０ｎｍ〜１００ｎｍ、Ａｕの第２層１５の膜厚は２００ｎｍ〜２０００ｎｍが好ましい。なお、再配線１１における第２層１５の膜厚は、端子６ａと同じでなくてもよい。電気的な接続を可能とする配線抵抗を確保すればよいので、例えば当該膜厚を薄くしてもよい。これにより、無駄なＡｕの使用を防ぐことができる。 Next, as shown in FIG. 8G, the resist pattern 17 is removed with an appropriate stripping solution. Then, using the patterned second layer 15 as a mask, the first layer 14 ′ is etched with a predetermined etching solution, and the first layer 14 having the same planar shape as the second layer 15 is formed as shown in FIG. Form. At this time, the first layer 14 of the rewiring 11 is simultaneously formed as shown in FIG. As described above, a plurality of island-like conductive films 8a, 8b and 8c are formed on the active surface 3 of the substrate 2 in FIG. 3, and a plurality of arranged terminals 6a and 6b are completed. And the rewiring 11 are integrally formed.
Considering the elastic deformation of the resin core bump and the reliability of connection, the thickness of the first layer 14 of TiW is preferably 30 nm to 100 nm, and the thickness of the second layer 15 of Au is preferably 200 nm to 2000 nm. The film thickness of the second layer 15 in the rewiring 11 may not be the same as that of the terminal 6a. For example, the film thickness may be reduced because wiring resistance that enables electrical connection may be ensured. Thereby, useless use of Au can be prevented.

このようにしてできあがったＩＣチップ１は、能動面３上において樹脂コアバンプとして機能する複数の端子６ａ，６ｂと、複数のダミー端子６ｃおよびダミー端子６ｃ間を繋ぐ再配線１１とを有する。
なお、本実施形態において、再配線１１は、入力側端子６ａの配列に沿って形成したダミー端子６ｃ間を接続するものと、出力側端子６ｂの配列に沿って形成したダミー端子６ｃ間を接続するものとをそれぞれ独立に形成している。但し、入力側端子６ａの配列に沿って形成したダミー端子６ｃ間を接続するものと、出力側端子６ｂの配列に沿って形成したダミー端子６ｃ間を接続するものとを接続した状態で構成することとしても良い。 The IC chip 1 thus completed has a plurality of terminals 6a and 6b that function as resin core bumps on the active surface 3, and a rewiring 11 that connects the plurality of dummy terminals 6c and the dummy terminals 6c.
In the present embodiment, the rewiring 11 connects between the dummy terminals 6c formed along the arrangement of the input side terminals 6a and between the dummy terminals 6c formed along the arrangement of the output side terminals 6b. Are formed independently of each other. However, the connection between the dummy terminals 6c formed along the array of the input terminals 6a and the connection of the dummy terminals 6c formed along the array of the output terminals 6b are connected. It's also good.

（実装構造体の検査方法）
次に、本発明に係る実装構造体の検査方法について説明する。
なお、以下で説明する実装構造体の検査方法は、本発明に係る実装構造体の製造方法の一部を構成するものである。
ＩＣチップ１は、ガラス製の硬質基板や、プラスチック製の硬質基板や、可撓性のＦＰＣ基板等の表面（被実装面）に実装される。その際には、図１０（ａ）に示すように、能動面３側と基板１８との間に接着剤として導電粒子を含まない非導電性膜（ＮＣＦ）１９を挟んだ上で、ＩＣチップ１を基板１８へ押圧する。すると、図１０（ｂ）に示すように、基板１８側の端子２０とＩＣチップ１側の端子６ａ，６ｂとが直接に接触し、さらに押圧を続けると、樹脂突部７ａ，７ｂが圧力に応じて弾性的に変形し扁平状態となる。 (Inspection method for mounting structure)
Next, a mounting structure inspection method according to the present invention will be described.
Note that the mounting structure inspection method described below constitutes a part of the mounting structure manufacturing method according to the present invention.
The IC chip 1 is mounted on the surface (mounting surface) of a glass hard substrate, a plastic hard substrate, a flexible FPC substrate, or the like. At that time, as shown in FIG. 10A, an IC chip is sandwiched between an active surface 3 side and a substrate 18 with a non-conductive film (NCF) 19 containing no conductive particles as an adhesive. 1 is pressed against the substrate 18. Then, as shown in FIG. 10 (b), the terminal 20 on the substrate 18 side and the terminals 6a and 6b on the IC chip 1 side are in direct contact with each other, and further pressing continues, the resin protrusions 7a and 7b become pressure. Accordingly, it is elastically deformed and becomes flat.

また、このとき、図１０（ｃ）に示すように、入力側端子６ａおよび出力側端子６ｂが基板１８側の電極に接触することに遅れて、ダミー端子６ｃが基板１８側の電極（端子２０）に接触する。
このように、基板１８との接触が十分に確保されると推定される押圧力でＩＣチップ１を基板１８に押圧し、接着剤によって、これらを固定する。 At this time, as shown in FIG. 10 (c), the dummy terminal 6c is delayed from the electrode on the substrate 18 side (terminal 20) after the input side terminal 6a and the output side terminal 6b come into contact with the electrode on the substrate 18 side. ).
In this way, the IC chip 1 is pressed against the substrate 18 with a pressing force that is estimated to ensure sufficient contact with the substrate 18, and these are fixed with an adhesive.

次いで、互いに接続された複数のダミー端子６ｃにおいて、両端のもの（例えば、図５の第１ダミー端子Ｄ１と第３ダミー端子Ｄ３）が接触している基板１８の電極にプローブを接触させ、抵抗値を測定する。
なお、ダミー端子６ｃの能動面３からの高さは、入力側端子６ａおよび出力側端子６ｂよりも低くなっているため、ダミー端子６ｃに加わる押圧力は、入力側端子６ａおよび出力側端子６ｂよりも小さくなる。
即ち、ダミー端子６ｃと基板１８側の電極との接触状態は、入力側端子６ａおよび出力側端子６ｂも電気的な接続が不確実なものとなっている。
互いに接続された複数のダミー端子６ｃ全てが、基板１８側の電極に接触していれば、各ダミー端子６ｃが直列に接続され、両端のダミー端子６ｃは導通した状態となることから、測定される抵抗値は閾値以下の小さい値となる。 Next, in the plurality of dummy terminals 6c connected to each other, the probe is brought into contact with the electrode of the substrate 18 on which the terminals at both ends (for example, the first dummy terminal D1 and the third dummy terminal D3 in FIG. 5) are in contact with each other. Measure the value.
In addition, since the height from the active surface 3 of the dummy terminal 6c is lower than the input side terminal 6a and the output side terminal 6b, the pressing force applied to the dummy terminal 6c is the input side terminal 6a and the output side terminal 6b. Smaller than.
That is, in the contact state between the dummy terminal 6c and the electrode on the substrate 18 side, the electrical connection of the input terminal 6a and the output terminal 6b is uncertain.
If all of the plurality of dummy terminals 6c connected to each other are in contact with the electrodes on the substrate 18, the dummy terminals 6c are connected in series, and the dummy terminals 6c at both ends are in a conductive state. The resistance value is a small value below the threshold.

一方、互いに接続された複数のダミー端子６ｃのいずれかが、基板１８側の電極に接触していない場合、両端のダミー端子６ｃは導通していない状態となることから、測定される抵抗値は閾値を超える大きい値となる。
即ち、ＩＣチップ１を基板１８に実装後、互いに接続された複数のダミー端子６ｃのうち、両端のものが接触している電極間で抵抗値を測定し、測定結果が閾値以下であればダミー端子６ｃが基板１８の電極に確実に接触していると判定することができる。即ち、この場合、入力側端子６ａおよび出力側端子６ｂも、基板１８の電極に確実に接触していると推定できる。 On the other hand, if any of the plurality of dummy terminals 6c connected to each other is not in contact with the electrode on the substrate 18 side, the dummy terminals 6c at both ends are not in a conductive state. It becomes a large value exceeding the threshold.
That is, after mounting the IC chip 1 on the substrate 18, among the plurality of dummy terminals 6c connected to each other, a resistance value is measured between electrodes in contact at both ends, and if the measurement result is equal to or less than the threshold value, the dummy value is measured. It can be determined that the terminal 6c is in reliable contact with the electrode of the substrate 18. That is, in this case, it can be estimated that the input side terminal 6 a and the output side terminal 6 b are also in reliable contact with the electrodes of the substrate 18.

一方、互いに接続された複数のダミー端子６ｃのうち、両端のものが接触している電極間で抵抗値を測定した結果、測定結果が閾値を超えていればダミー端子６ｃが基板１８の電極に接触していないと判定することができる。即ち、この場合、入力側端子６ａおよび出力側端子６ｂも、基板１８の電極に接触していないと推定できる。
以上のように、本実施形態に係る実装構造体１Ａは、入力側端子６ａおよび出力側端子６ｂに加え、ＩＣチップ１の能動面３にダミー端子６ｃを備えている。このダミー端子６ｃは、入力側端子６ａおよび出力側端子６ｂと比べ、樹脂突部の頂点付近において、導電膜が分離されている。即ち、ダミー端子６ｃの導電膜８ｃは、ダミー端子６ｃ両側の導電膜８１ｃおよび導電膜８２ｃが導通していない状態である。 On the other hand, as a result of measuring the resistance value between the electrodes that are in contact with each other among the plurality of dummy terminals 6c connected to each other, if the measurement result exceeds the threshold value, the dummy terminal 6c becomes the electrode of the substrate 18. It can be determined that there is no contact. That is, in this case, it can be estimated that the input side terminal 6 a and the output side terminal 6 b are not in contact with the electrodes of the substrate 18.
As described above, the mounting structure 1A according to the present embodiment includes the dummy terminals 6c on the active surface 3 of the IC chip 1 in addition to the input side terminals 6a and the output side terminals 6b. In the dummy terminal 6c, the conductive film is separated in the vicinity of the apex of the resin protrusion as compared with the input side terminal 6a and the output side terminal 6b. That is, the conductive film 8c of the dummy terminal 6c is in a state where the conductive film 81c and the conductive film 82c on both sides of the dummy terminal 6c are not conductive.

そして、ＩＣチップ１の実装時には、実装用の基板１８にＩＣチップ１を押圧し、入力側端子６ａ、出力側端子６ｂおよびダミー端子６ｃそれぞれが基板１８の対向する電極に押し当てられる。
すると、ＩＣチップ１の能動面３からの高さがより高い入力側端子６ａおよび出力側端子６ｂが初めに基板１８の電極と接触し、さらにＩＣチップ１が押圧されると、ＩＣチップ１の能動面３からの高さがより低いダミー端子６ａが基板１８の電極と接触する。 When the IC chip 1 is mounted, the IC chip 1 is pressed against the mounting substrate 18, and the input side terminal 6 a, the output side terminal 6 b, and the dummy terminal 6 c are pressed against the opposing electrodes of the substrate 18.
Then, the input side terminal 6a and the output side terminal 6b having a higher height from the active surface 3 of the IC chip 1 first come into contact with the electrodes of the substrate 18, and when the IC chip 1 is further pressed, A dummy terminal 6 a having a lower height from the active surface 3 contacts the electrode of the substrate 18.

能動面３の複数個所に設置されたダミー端子６ｃは、導電膜８１ｃ，８２ｃを所定の他のダミー端子６ｃの導電膜８１ｃ，８２ｃと接続されている。
具体的には、複数のダミー端子６ｃは、樹脂突部の頂点付近で分離された導電膜８１ｃ，８２ｃが導通した場合に、複数のダミー端子６ｃが電気的に直列接続された状態となるように、互いの導電膜８１ｃ，８２ｃを接続されている。
そのため、ＩＣチップ１を基板１８に実装した後、直列接続された複数のダミー端子６ａにおける両端のダミー端子６ｃが接触している電極間において、抵抗値を測定することにより、複数のダミー端子６ｃが適切に基板１８に接触していれば、抵抗値は低い値を示し、複数のダミー端子６ｃが適切に基板１８に接触してない場合、抵抗値は高い値を示す。 The dummy terminals 6c installed at a plurality of locations on the active surface 3 connect the conductive films 81c and 82c to the conductive films 81c and 82c of the other dummy terminals 6c.
Specifically, the plurality of dummy terminals 6c are in a state in which the plurality of dummy terminals 6c are electrically connected in series when the conductive films 81c and 82c separated in the vicinity of the apex of the resin protrusion are conducted. The conductive films 81c and 82c are connected to each other.
Therefore, after the IC chip 1 is mounted on the substrate 18, the resistance values are measured between the electrodes in contact with the dummy terminals 6c at both ends of the plurality of dummy terminals 6a connected in series, whereby the plurality of dummy terminals 6c. If the plurality of dummy terminals 6c are not properly in contact with the substrate 18, the resistance value indicates a high value.

したがって、実装構造体１Ａにおいては、ＩＣチップ１を基板１８に実装した後、ダミー端子６ｃの両端における抵抗値を測定することによって、入力側端子６ａおよび出力側端子６ｂの接触状態を検査することができる。
即ち、本発明に係る実装構造体１Ａによれば、電気的な接続状態をより簡単かつ確実に検査することが可能となる。
なお、上記実施形態においては、ＩＣチップ１の能動面にダミー端子６ｃを形成し、実装用の基板１８にＩＣチップ１を実装する場合を例に挙げて説明したが、本発明は、各種電子部品を回路基板にフリップチップ実装する場合等、バンプを介して電気的な接続を行う種々の回路基板に適用することができる。 Therefore, in the mounting structure 1A, after the IC chip 1 is mounted on the substrate 18, the contact state between the input side terminal 6a and the output side terminal 6b is inspected by measuring resistance values at both ends of the dummy terminal 6c. Can do.
That is, according to the mounting structure 1A according to the present invention, the electrical connection state can be inspected more easily and reliably.
In the above-described embodiment, the case where the dummy terminal 6c is formed on the active surface of the IC chip 1 and the IC chip 1 is mounted on the mounting substrate 18 has been described as an example. For example, when components are flip-chip mounted on a circuit board, the present invention can be applied to various circuit boards that are electrically connected via bumps.

（応用例１）
上記実施形態においては、ＩＣチップ１のパッシベーション膜４上に形成した再配線１１によってダミー端子６ｃ間を接続するものとして説明したが、このような再配線１１に代えて、ＩＣチップ１の内部回路として、ダミー端子６ｃを接続するための内部配線を形成することとしても良い。
この場合、ＩＣチップ１の能動面３を形成する工程において、ダミー端子６ｃを接続する配線を形成することができる。 (Application 1)
In the embodiment described above, the dummy terminals 6c are connected by the rewiring 11 formed on the passivation film 4 of the IC chip 1. However, instead of the rewiring 11, the internal circuit of the IC chip 1 is used. As an alternative, an internal wiring for connecting the dummy terminal 6c may be formed.
In this case, in the step of forming the active surface 3 of the IC chip 1, wiring for connecting the dummy terminals 6c can be formed.

（応用例２）
上記実施形態においては、ＩＣチップ１の能動面３にダミー端子６ｃを形成するものとして説明したが、ダミー端子６ｃを実装用の基板１８側に形成することも可能である。
この場合、ダミー端子６ｃ間を接続する再配線１１に相当する配線を基板１８に形成することで、上記実施形態と同様に、実装構造体１Ａの接続状態を検査することができる。
これにより、ＩＣチップ１の構成をより簡単なものとできる。 (Application example 2)
In the above embodiment, the dummy terminal 6c is formed on the active surface 3 of the IC chip 1. However, the dummy terminal 6c can be formed on the mounting substrate 18 side.
In this case, by forming wiring corresponding to the rewiring 11 that connects the dummy terminals 6c on the substrate 18, the connection state of the mounting structure 1A can be inspected as in the above embodiment.
Thereby, the configuration of the IC chip 1 can be simplified.

（応用例３）
上記第１および第２実施形態においては、図１〜３に示すように、ダミー端子６ｃを、入力側端子６ａの列および出力側端子６ｂの列とは異なる位置に配置する場合を例に挙げて説明したが、ダミー端子６ｃを入力側端子６ａの列内あるいは出力側端子６ｂの列内に配置することができる。
図１１は、ダミー端子６ｃの配置例を示す図である。
図１１において、ダミー端子６ｃは、入力側端子６ａおよび出力側端子６ｂの端子列の中に混在して配置されている。なお、ダミー端子６ａの導電膜８１ｃ，８２ｃ間に示される破線は、導電膜８１ｃ，８２ｃと接触する基板１８側の電極を表している。 (Application 3)
In the first and second embodiments, as shown in FIGS. 1 to 3, as an example, the dummy terminals 6 c are arranged at positions different from the columns of the input side terminals 6 a and the columns of the output side terminals 6 b. As described above, the dummy terminals 6c can be arranged in the row of the input side terminals 6a or in the row of the output side terminals 6b.
FIG. 11 is a diagram illustrating an arrangement example of the dummy terminals 6c.
In FIG. 11, the dummy terminals 6c are mixedly arranged in the terminal row of the input side terminals 6a and the output side terminals 6b. A broken line shown between the conductive films 81c and 82c of the dummy terminal 6a represents an electrode on the substrate 18 side in contact with the conductive films 81c and 82c.

このとき、ダミー端子６ｃは、入力側端子６ａおよび出力側端子６ｂの端子列において、可能な限り互いを離して両端と中央に配置することが望ましい。これにより、実装面におけるより広い範囲の接続状態を検査することができ、特に、実装面の端部や角部の状態が確認できるものとなる。
なお、図１１において、入力側端子６ａの端子列および出力側端子６ｂの端子列における一端の端子は、入力側端子６ａおよび出力側端子６ｂと同様の構成とされている。
即ち、入力側端子６ａの端子列および出力側端子６ｂの端子列における両端の端子は、導電膜８１ｃと導電膜８２ｃとが分断されず、連続した構成である。 At this time, it is desirable that the dummy terminals 6c be arranged at both ends and the center as far as possible from each other in the terminal row of the input side terminals 6a and the output side terminals 6b. As a result, a wider range of connection states on the mounting surface can be inspected, and in particular, the state of the ends and corners of the mounting surface can be confirmed.
In FIG. 11, the terminals at one end of the terminal row of the input side terminal 6a and the terminal row of the output side terminal 6b have the same configuration as the input side terminal 6a and the output side terminal 6b.
That is, the terminals at both ends in the terminal row of the input side terminal 6a and the terminal row of the output side terminal 6b are continuous without the conductive film 81c and the conductive film 82c being divided.

また、入力側端子６ａの端子列における一端の端子は、隣接するダミー端子６ｃの導電膜８１ｃと再配線１１によって接続され、出力側端子６ｂの端子列における一端の端子は、隣接するダミー端子６ｃの導電膜８２ｃと再配線１１によって接続されている。入力側端子６ａの端子列および出力側端子６ｂの端子列における他端側のダミー端子６ｃにおいては、入力側端子６ａの端子列内に配置されたダミー端子６ｃの導電膜８２ｃと、出力側端子６ｂの端子列内に配置されたダミー端子６ｃの導電膜８１ｃとが再配線１１によって接続されている。
さらに、図１１における破線で示すように、入力側端子６ａの端子列および出力側端子６ｂの端子列における上記一端の端子と接触する基板１８側の位置にそれぞれ電極（検査用電極Ｔ１，Ｔ２）が形成されている。
このような構成により、検査用電極Ｔ１，Ｔ２にプローブを接触させることで、入力側端子６ａおよび出力側端子６ｂの端子列内に配置された全てのダミー端子６ｃの導通状態（入力側端子６ａおよび出力側端子６ｂにおける接触状態）を一括して検査することができる。 In addition, one terminal in the terminal row of the input side terminal 6a is connected to the conductive film 81c of the adjacent dummy terminal 6c by the rewiring 11, and one terminal in the terminal row of the output side terminal 6b is connected to the adjacent dummy terminal 6c. The conductive film 82c and the rewiring 11 are connected. The dummy terminal 6c on the other end side in the terminal row of the input side terminal 6a and the terminal row of the output side terminal 6b includes the conductive film 82c of the dummy terminal 6c arranged in the terminal row of the input side terminal 6a, and the output side terminal. The conductive film 81 c of the dummy terminal 6 c arranged in the terminal row 6 b is connected by the rewiring 11.
Furthermore, as indicated by broken lines in FIG. 11, electrodes (inspection electrodes T1, T2) are respectively provided at positions on the substrate 18 side that are in contact with the terminal at the one end in the terminal row of the input side terminal 6a and the terminal row of the output side terminal 6b. Is formed.
With such a configuration, by bringing the probe into contact with the inspection electrodes T1 and T2, all the dummy terminals 6c arranged in the terminal row of the input side terminal 6a and the output side terminal 6b (the input side terminal 6a). And the contact state of the output side terminal 6b) can be collectively checked.

ここで、図１１においては、入力側端子６ａおよび出力側端子６ｂの端子列内に配置するダミー端子６ｃの数をそれぞれ３つである場合を例に挙げて説明したが、入力側端子６ａおよび出力側端子６ｂの端子列内に配置するダミー端子６ｃの数は、４つ以上あるいは２つ以下とすることができる。
例えば、ＩＣチップ１の能動面にダミー端子６ｃを１つ形成する場合、ＩＣチップ１と基板１８との実装面において、電気的な接続状態を確認するのに有効な位置を特定し、その位置にダミー端子６ｃを形成することで、より少ないダミー端子６ｃによって、電気的な接続状態を検査することが可能となる。 Here, in FIG. 11, the case where the number of the dummy terminals 6c arranged in the terminal row of the input side terminal 6a and the output side terminal 6b is three is described as an example, but the input side terminal 6a and The number of dummy terminals 6c arranged in the terminal row of the output side terminal 6b can be four or more or two or less.
For example, when one dummy terminal 6 c is formed on the active surface of the IC chip 1, a position effective for confirming an electrical connection state is identified on the mounting surface of the IC chip 1 and the substrate 18, and the position By forming the dummy terminals 6c, the electrical connection state can be inspected with fewer dummy terminals 6c.

図１１においては、ダミー端子６ｃを１つ形成する場合の配置例を併せて図示しており（図１１における一点鎖線内のダミー端子Ｐ）、この場合、ダミー端子６ｃと接触する基板１８側の位置には電極Ｔ３が形成され、ダミー端子６ｃが適切に実装されると、電極Ｔ３によって、ダミー端子Ｐの導電膜８１ｃと導電膜８２ｃとが導通する。そのため、ダミー端子Ｐの導電膜８１ｃと導電膜８２ｃとの間における導通状態を検査することで、入力側端子６ａおよび出力側端子６ｂにおける接触状態を検査することができる。
なお、図１１に示す一点鎖線内のダミー端子Ｐは、説明のために示したものであり、他のダミー端子６ｃが設置される場合には、通常は設置されないものである。
ＩＣチップ１の能動面にダミー端子６ｃを１つ形成する場合も、ダミー端子６ｃを入力側端子６ａあるいは出力側端子６ｂの端子列内に配置すること、および、これらの端子列内以外の箇所に配置することのいずれも可能である。 FIG. 11 also shows an arrangement example in the case of forming one dummy terminal 6c (dummy terminal P in the dashed line in FIG. 11). In this case, the substrate 18 side in contact with the dummy terminal 6c is shown. When the electrode T3 is formed at the position and the dummy terminal 6c is appropriately mounted, the conductive film 81c and the conductive film 82c of the dummy terminal P are electrically connected by the electrode T3. Therefore, the contact state between the input-side terminal 6a and the output-side terminal 6b can be inspected by inspecting the conduction state of the dummy terminal P between the conductive film 81c and the conductive film 82c.
In addition, the dummy terminal P in the dashed-dotted line shown in FIG. 11 is shown for description, and when the other dummy terminal 6c is installed, it is not normally installed.
Even when one dummy terminal 6c is formed on the active surface of the IC chip 1, the dummy terminal 6c is disposed in the terminal row of the input-side terminal 6a or the output-side terminal 6b, and locations other than those in the terminal row. Any of the above arrangements are possible.

（応用例４）
図１〜３および図１１において、入力側端子６ａの端子列および出力側端子６ｂの端子列より実装面の外側では、再配線１１をＩＣチップ１の内部配線として形成し、入力側端子６ａの端子列および出力側端子６ｂの端子列より実装面の内側では、再配線１１をＩＣチップ１の外表面に表れる層（導電膜８ｃと同一の層）に形成することができる。
これにより、ＩＣチップ１において、内部回路が密な状態となる領域では、再配線１１を外表面に形成し、内部回路が密な状態とならない領域では、再配線１１を内部回路と同一のプロセスで形成することができる。 (Application 4)
1 to 3 and FIG. 11, the rewiring 11 is formed as an internal wiring of the IC chip 1 outside the mounting surface from the terminal row of the input side terminal 6 a and the terminal row of the output side terminal 6 b, and The rewiring 11 can be formed in a layer (the same layer as the conductive film 8c) that appears on the outer surface of the IC chip 1 inside the mounting surface from the terminal row and the terminal row of the output side terminal 6b.
As a result, in the IC chip 1, the rewiring 11 is formed on the outer surface in a region where the internal circuit is dense, and the rewiring 11 is processed in the same process as the internal circuit in a region where the internal circuit is not dense. Can be formed.

（応用例５）
上記実施形態に係る実装構造体１Ａは、液晶装置等の電気光学装置に用いられるドライバＩＣをパネル側の基板に実装する場合や、デジタルカメラ等の撮像装置に用いられる画像処理用ＩＣを撮像装置側の基板に実装する場合等、種々の装置に適用することができる。
また、上記実施形態に係る実装構造体１Ａを備える装置は、各種電子機器に適用可能である。
図１２は、実装構造体１Ａを適用した電気光学装置を、電子機器としての携帯電話機に組み込んだ場合の例を示す模式図である。
実装構造体１Ａを適用した電気光学装置を備える電子機器として、図１２のような携帯電話機の他、例えば、パーソナルコンピュータ、情報携帯端末、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末などが挙げられる。 (Application example 5)
The mounting structure 1 </ b> A according to the above embodiment includes an image processing IC used for an imaging device such as a digital camera or the like when a driver IC used for an electro-optical device such as a liquid crystal device is mounted on a panel-side substrate. It can be applied to various devices such as mounting on the side substrate.
Moreover, the apparatus provided with the mounting structure 1A according to the above embodiment can be applied to various electronic devices.
FIG. 12 is a schematic diagram illustrating an example in which an electro-optical device to which the mounting structure 1A is applied is incorporated in a mobile phone as an electronic apparatus.
As an electronic apparatus including an electro-optical device to which the mounting structure 1A is applied, for example, a personal computer, an information portable terminal, a digital still camera, a liquid crystal television, a viewfinder type, and a monitor direct view type in addition to the mobile phone as shown in FIG. Examples include a video tape recorder, a car navigation device, a pager, an electronic notebook, a calculator, a word processor, a workstation, a video phone, and a POS terminal.

１Ａ 実装構造体、１ ＩＣチップ、２ 基材、３ 能動面（実装面）、４ パッシベーション膜、６ａ 入力側端子（接続端子，第１端子）、６ｂ 出力側端子（接続端子，第１端子）、６ｃ ダミー端子（検査端子，第２端子）、７ａ，７ｂ，７ｃ 樹脂突部、８ａ，８ｂ，８ｃ 導電膜、９ 開口、１１ 再配線（検査用配線）、１８ 基板、１９ 非導電性膜、２０ 端子（電極） 1A mounting structure, 1 IC chip, 2 base material, 3 active surface (mounting surface), 4 passivation film, 6a input terminal (connection terminal, first terminal), 6b output terminal (connection terminal, first terminal) , 6c dummy terminal (inspection terminal, second terminal), 7a, 7b, 7c resin protrusion, 8a, 8b, 8c conductive film, 9 opening, 11 rewiring (inspection wiring), 18 substrate, 19 non-conductive film 20 terminals (electrode)

Claims (8)

基板と、
前記基板に実装されてなる電子部品と、
前記基板、又は前記電子部品の一方に形成され、前記基板、又は前記電子部品の他方と対向する面に形成された第１の突部と、前記第１の突部上に形成された第１の導電膜とを有する接続端子と、
前記接続端子が形成された前記基板、又は前記電子部品の前記面に形成された第２の突部と、前記第２の突部上に形成されると共に、前記第２の突部上に分離した状態で形成された第２の導電膜とを有する検査端子と、
前記基板、又は前記電子部品の他方に形成され、前記接続端子、及び前記検査端子と接触する領域に形成された電極と、を有し、
前記検査端子の前記第２の導電膜は、前記電極と接触することによって導通状態となることを特徴とする実装構造体。 A substrate,
An electronic component mounted on the substrate;
A first protrusion formed on one of the substrate and the electronic component and formed on a surface facing the other of the substrate or the electronic component, and a first formed on the first protrusion A connection terminal having a conductive film of
A second protrusion formed on the surface of the substrate or the electronic component on which the connection terminal is formed, and the second protrusion, and the second protrusion is separated on the second protrusion. A test terminal having a second conductive film formed in the state of
An electrode formed on the other side of the substrate or the electronic component and formed in a region in contact with the connection terminal and the inspection terminal;
The mounting structure according to claim 1, wherein the second conductive film of the inspection terminal is brought into a conductive state by being in contact with the electrode. 前記検査端子は複数形成されており、前記複数の検査端子間を接続する検査用配線が前記基板、又は前記電子部品に形成されていることを特徴とする請求項１記載の実装構造体。   The mounting structure according to claim 1, wherein a plurality of the inspection terminals are formed, and inspection wiring for connecting the plurality of inspection terminals is formed on the substrate or the electronic component. 前記接続端子、及び前記検査端子は、押しつぶされた状態で前記電極と接触されており、前記押しつぶされた検査端子の高さ方向の変形量は、前記押しつぶされた接続端子の高さ方向の変形量よりも小さいことを特徴とする請求項１又は請求項２記載の実装構造体。   The connection terminal and the inspection terminal are in contact with the electrode in a crushed state, and the deformation amount in the height direction of the crushed inspection terminal is a deformation in the height direction of the crushed connection terminal. The mounting structure according to claim 1, wherein the mounting structure is smaller than the amount. 実装面と、
前記実装面に形成された第１の突部と、前記第１の突部上に形成された第１の導電膜とを有する第１端子と、
前記実装面に形成された第２の突部と、前記第２の突部上に形成されると共に、前記第２の突部上で分離した状態で形成された第２の導電膜とを有する第２端子と、を有することを特徴とする回路基板。 Mounting surface,
A first terminal having a first protrusion formed on the mounting surface and a first conductive film formed on the first protrusion;
A second protrusion formed on the mounting surface; and a second conductive film formed on the second protrusion and formed in a separated state on the second protrusion. And a second terminal. 電子部品を基板に実装して構成される実装構造体の製造方法であって、
前記基板、又は前記電子部品の一方において、前記基板、又は前記電子部品の他方と対向する面に第１の突部を形成する工程と、前記第１の突部上に形成された第１の導電膜を形成する工程と、を有する接続端子形成工程と、
前記接続端子を形成する前記基板、又は前記電子部品の前記面に第２の突部を形成する工程と、前記第２の突部上に、前記第２の突部上で分離した状態の第２の導電膜を形成する工程と、を有する検査端子形成工程と、
前記基板、又は前記電子部品の他方において、前記接続端子、及び前記検査端子と接触する領域に電極を形成する工程と、
前記電子部品を前記基板に押圧して実装し、前記検査端子の前記分離した第２の導電膜と前記電極とを接触させる工程と、を有することを特徴とする実装構造体の製造方法。 A method of manufacturing a mounting structure configured by mounting electronic components on a substrate,
In one of the substrate and the electronic component, a step of forming a first protrusion on a surface facing the other of the substrate or the electronic component, and a first formed on the first protrusion Forming a conductive film; and a connection terminal forming step having:
A step of forming a second protrusion on the surface of the substrate or the electronic component forming the connection terminal, and a second state of being separated on the second protrusion on the second protrusion. An inspection terminal forming step including: a step of forming a conductive film of 2;
Forming an electrode in a region in contact with the connection terminal and the inspection terminal on the other side of the substrate or the electronic component;
A method of manufacturing a mounting structure, comprising: pressing and mounting the electronic component on the substrate, and bringing the separated second conductive film of the inspection terminal into contact with the electrode. 前記検査端子の前記分離した第２の導電膜の導通状態を検査する工程をさらに有することを特徴とする請求項５記載の実装構造体の製造方法。   6. The method for manufacturing a mounting structure according to claim 5, further comprising a step of inspecting a conduction state of the separated second conductive film of the inspection terminal. 請求項１乃至請求項３のいずれか１項に記載の実装構造体を備えることを特徴とする電気光学装置。   An electro-optical device comprising the mounting structure according to claim 1. 請求項７に記載の電気光学装置を備えることを特徴とする電子機器。   An electronic apparatus comprising the electro-optical device according to claim 7.

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