JP2010247295A - Piezoelectric mems element and its manufacturing method - Google Patents

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Ryoichi Ohara
原 亮 一 尾
Naoko Yanase
瀬 直 子 梁
Yasuaki Yasumoto
本 恭 章 安
Shingo Masuko
子 真 吾 増
Kenya Sano
野 賢 也 佐
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a piezoelectric MEMS element suppressing variation of piezoelectric element characteristics, caused by ununiform deflection of a membrane by membrane stress of a piezoelectric membrane, and enhancing sensitivity and reliability of the piezoelectric element, and also to provide its manufacturing method. <P>SOLUTION: The piezoelectric MEMS element is equipped with: a substrate 101 provided with a support body 111 formed on a surface side of a substrate, doped with impurities and functioned as a lower electrode, and a back surface cavity 121 formed on a back surface side of the substrate and positioned in a lower part of the support; the piezoelectric membrane 112 formed on the support body 111; and an upper electrode 113 formed on the piezoelectric membrane. The support body 111 includes at least a first support body part M having first thickness; and a second support body part B having second thickness thicker than the first thickness. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、圧電ＭＥＭＳ（Micro Electro Mechanical Systems）素子及びその製造方法に関し、例えば、メンブレン構造を有する圧電ＭＥＭＳ素子に使用されるものである。   The present invention relates to a piezoelectric MEMS (Micro Electro Mechanical Systems) element and a method for manufacturing the same, and is used, for example, for a piezoelectric MEMS element having a membrane structure.

近年、半導体プロセスを用いて作られたＭＥＭＳデバイスが、様々な分野において急速に普及している。ＭＥＭＳデバイスの例としては、加速度センサ、ジャイロセンサ、ショックセンサ、マイクロフォン、圧力センサ等のように、力学的な物理量を検出するセンシングデバイスが挙げられる。また、別の例としては、スイッチ、可変容量素子、モータ、アクチュエータ、可動ミラー等のように、電気信号により微小構造体を機械的に変形させるデバイスが挙げられる。また、更なる別の例としては、共振器や、共振器を組み合わせたフィルタのように、微小構造体の共振を用いたデバイスが挙げられる。   In recent years, MEMS devices manufactured using a semiconductor process have rapidly spread in various fields. Examples of the MEMS device include a sensing device that detects a dynamic physical quantity such as an acceleration sensor, a gyro sensor, a shock sensor, a microphone, and a pressure sensor. Another example is a device that mechanically deforms a microstructure by an electrical signal, such as a switch, a variable capacitance element, a motor, an actuator, or a movable mirror. Still another example includes a device using resonance of a microstructure such as a resonator or a filter in which resonators are combined.

このように、ＭＥＭＳ技術によれば、多様な機能を持つデバイスが実現されるが、これらのデバイスの動作原理もまた、多様な物理現象に基づいている。例えばキャパシタは、電極の変位や振動を容量変化としてとらえ電気信号に変えることができる一方、電圧の印加により発生する電極間の静電引力から、電極の変位や振動を発生させることができる。このような電気系動作と力学系動作との間の相互変換は、磁場により誘導起電力やローレンツ力を発生させることでも実現できるし、圧電効果や逆圧電効果を利用することでも実現できる。また、センシングデバイスに関して言えば、半導体のピエゾ抵抗効果を利用すれば歪みを抵抗変化として検出することができるし、気体の動きは熱伝導により検出することができる。   As described above, according to the MEMS technology, devices having various functions are realized, and the operation principle of these devices is also based on various physical phenomena. For example, a capacitor can detect displacement and vibration of an electrode as a capacitance change and change it into an electrical signal, while generating displacement and vibration of the electrode from electrostatic attraction between electrodes generated by application of a voltage. Such mutual conversion between the electric system operation and the dynamic system operation can be realized by generating an induced electromotive force or a Lorentz force by a magnetic field, or by using a piezoelectric effect or an inverse piezoelectric effect. As for the sensing device, strain can be detected as a resistance change by utilizing the piezoresistance effect of a semiconductor, and the movement of gas can be detected by heat conduction.

以上のデバイスの中で最も適用例が多いのは、キャパシタを利用したセンサ・アクチュエータである。その理由としてはまず、キャパシタは、二枚の導体を空気を介して対向させるだけで製造できるため、キャパシタを製造する際には、新規材料を製造プロセスに導入する必要がない点が挙げられる。他には、極板間のギャップや極板間に印加するＤＣバイアスにより、センサの感度や極板間に発生する力を制御できるため、設計自由度が高い点も挙げられる。逆に、空気を介したキャパシタを用いるため、デバイスのインピーダンスが高くなる点、極板間の静電気力は引力しかないうえ非線形である点、ＤＣバイアスを発生させるための昇圧回路が必要となる点、等がデメリットであると言える。また、マイクロフォンや圧力センサにおいては、二枚の電極をメンブレンとして作らなければならないため、デバイスの構造が非常に複雑となる点もデメリットである。   Among the above devices, the most frequently applied example is a sensor / actuator using a capacitor. The reason for this is that the capacitor can be manufactured simply by making two conductors face each other through air, so that it is not necessary to introduce a new material into the manufacturing process when manufacturing the capacitor. In addition, since the sensitivity of the sensor and the force generated between the electrode plates can be controlled by the gap between the electrode plates and the DC bias applied between the electrode plates, the degree of freedom in design is also high. On the other hand, the use of a capacitor via air increases the device impedance, the electrostatic force between the plates is non-attractive and non-linear, and requires a booster circuit to generate a DC bias. It can be said that these are disadvantages. In addition, in the microphone and the pressure sensor, since two electrodes must be made as a membrane, the device structure is very complicated.

一方、圧電効果や逆圧電効果を利用したＭＥＭＳデバイスは、静電気力を利用したＭＥＭＳデバイスの問題点を全て解決することが可能である。そのメリットしては、圧電体の誘電率が高いためデバイスのインピーダンスが低い点、力の向きは正負いずれの向きにも発生可能である点、動作させるためのＤＣバイアスは不要である点、等が挙げられる。ただし、圧電効果や逆圧電効果を利用したＭＥＭＳデバイスでは、圧電材料を新規にＳｉプロセスに導入する必要がある。   On the other hand, the MEMS device using the piezoelectric effect or the inverse piezoelectric effect can solve all the problems of the MEMS device using the electrostatic force. The advantages are that the impedance of the device is low due to the high dielectric constant of the piezoelectric material, that the force can be generated in either positive or negative direction, and that no DC bias is required for operation, etc. Is mentioned. However, in a MEMS device using the piezoelectric effect or the inverse piezoelectric effect, it is necessary to newly introduce a piezoelectric material into the Si process.

通常、圧電材料としては、ＡｌＮやＺｎＯやＰＺＴ等の強誘電体が用いられる。中でもＡｌＮは、ＬＳＩプロセスに対し高い整合性を有する。これらの圧電材料が十分な圧電性を発揮するには、圧電膜は、高度に配向した結晶構造を有する必要がある。それには、下部電極の材料や構造の選択が、重要なポイントとなる。また、高度に配向した圧電膜は、応力を内包しやすく、これをメンブレンとした場合には、感度の低下やばらつきの原因となる撓みが発生する。そのため、圧電膜を形成する際には、膜応力を制御することが重要となる。   Usually, a ferroelectric material such as AlN, ZnO, or PZT is used as the piezoelectric material. Among them, AlN has high consistency with the LSI process. In order for these piezoelectric materials to exhibit sufficient piezoelectricity, the piezoelectric film needs to have a highly oriented crystal structure. For that purpose, selection of the material and structure of the lower electrode is an important point. In addition, highly oriented piezoelectric films tend to contain stress, and when this is used as a membrane, bending that causes a decrease in sensitivity and variation occurs. Therefore, it is important to control the film stress when forming the piezoelectric film.

下部電極材料として、Ｍｏ、Ｗ、Ａｌ等の金属材料を用いる場合、下部電極上の圧電膜に高い配向性を与えるためには、下部電極自身に高い配向性を持たせる必要があることが多い。そして、下部電極に高い配向性を持たせる必要がある場合には、下部電極の下に、特別な下地層を形成することが多い。しかしながら、圧電材料がＡｌＮの場合には、下部電極の加工後に圧電膜を配向させることが困難であることが問題となる。更には、下部電極の端部のテーパが急峻な場合には、その上に圧電膜を成長させるとクラックが形成されやすいことが問題となる。このようなクラックが形成されると、上部電極や配線の段切れが発生したり、製造工程においてエッチング液によって下部電極が溶解する、といった問題が生じる。   When a metal material such as Mo, W, or Al is used as the lower electrode material, it is often necessary to give the lower electrode itself high orientation in order to give high orientation to the piezoelectric film on the lower electrode. . When the lower electrode needs to have high orientation, a special underlayer is often formed under the lower electrode. However, when the piezoelectric material is AlN, it is difficult to orient the piezoelectric film after processing the lower electrode. Furthermore, when the taper of the end portion of the lower electrode is steep, there is a problem that cracks are easily formed when a piezoelectric film is grown on the taper. When such a crack is formed, problems such as disconnection of the upper electrode and wiring, and dissolution of the lower electrode by the etching solution in the manufacturing process occur.

このような問題を解決するために、下部電極材料として、金属材料の代わりに、不純物をドーピングしたＳｉ等の半導体材料を用いる方法がある（例えば、非特許文献１）。この方法では、金属膜に比べ平坦性に優れたＳｉ基板を下地としてＡｌＮ膜を成長させることができるため、高い配向性を有するＡｌＮ膜を容易に得ることができる。また、この方法には、エッチングのよる下部電極の加工プロセスが不要となるという、製造上のメリットもある。   In order to solve such a problem, there is a method of using a semiconductor material such as Si doped with an impurity instead of a metal material as a lower electrode material (for example, Non-Patent Document 1). In this method, since an AlN film can be grown on a Si substrate that is excellent in flatness as compared with a metal film, an AlN film having high orientation can be easily obtained. This method also has a manufacturing advantage that a processing process of the lower electrode by etching becomes unnecessary.

ＡｌＮ膜の形成方法としては、ＣＶＤやスパッタリングが一般的である。ただし、結晶性のよいＡｌＮ膜をＣＶＤで形成するためには、１０００℃以上の高温での処理が必要となる。１０００℃以上の高温でのＣＶＤは、化合物半導体のエピタキシャル成長時のバッファ層を形成するのに使用されることがあるが、ＭＥＭＳ素子用のＡｌＮ膜を形成する際にはあまり使用されない。ＭＥＭＳ素子用のＡｌＮ膜を形成する際には、代わりに、窒素雰囲気中でＡｌをスパッタして成膜する反応性スパッタ法が用いられる。この方法によれは、成膜温度が数百度以下でも、配向性の高いＡｌＮ膜が得られる。   As a method for forming the AlN film, CVD or sputtering is generally used. However, in order to form an AlN film with good crystallinity by CVD, processing at a high temperature of 1000 ° C. or higher is required. CVD at a high temperature of 1000 ° C. or higher is sometimes used to form a buffer layer during epitaxial growth of a compound semiconductor, but is not often used to form an AlN film for a MEMS device. When forming an AlN film for a MEMS element, a reactive sputtering method in which Al is sputtered in a nitrogen atmosphere is used instead. According to this method, an AlN film having high orientation can be obtained even at a film formation temperature of several hundred degrees or less.

ＡｌＮ膜の応力は、ＡｌＮ膜を形成する際の条件設定によって制御可能である。一方、ウエーハ面内均一性や再現性の観点からは、最小でも数十ＭＰａ程度の応力変動は避けられない。しかしながら、僅か数十ＭＰａ程度の応力のばらつきでも、このＡｌＮ膜をメンブレンとした際には、メンブレンの撓みや座屈を不均一に発生させてしまう。   The stress of the AlN film can be controlled by setting conditions when forming the AlN film. On the other hand, from the viewpoint of wafer in-plane uniformity and reproducibility, a stress fluctuation of about several tens of MPa is inevitable at the minimum. However, even if the stress varies only about several tens of MPa, when this AlN film is used as a membrane, the membrane is bent or buckled unevenly.

メンブレンに撓みが発生している場合でも、外力によって圧電体の歪みが発生すれば、圧電効果は発生し、圧電体構造は圧電素子として機能することができる。しかしながら、その圧電効果には、撓みの方向やモードにより、ばらつきが発生してしまう。また、圧電素子ごとに安定な撓みの状態が異なると、デバイスの性能の均一性を確保することができなくなってしまう。また、環境の変化による撓みの状態の変化は、圧電素子特性の経時変化に繋がり、デバイスの信頼性を低下させてしまう。   Even when the membrane is bent, if the piezoelectric body is distorted by an external force, a piezoelectric effect is generated and the piezoelectric structure can function as a piezoelectric element. However, the piezoelectric effect varies depending on the direction and mode of bending. Further, if the state of stable bending differs for each piezoelectric element, it becomes impossible to ensure the uniformity of device performance. In addition, a change in the state of bending due to a change in the environment leads to a change in the piezoelectric element characteristics with time, thereby reducing the reliability of the device.

また、圧電膜を用いたセンシングデバイスでは、機械的信号（例えば音波や慣性力）により生じた歪みを、圧電膜により電気信号に変換し、これを検出回路部に出力している。出力信号のエネルギーは、圧電膜に蓄えられる歪みエネルギーに比例するため、圧電膜の面積は、できるだけ広いことが好ましく、圧電膜の厚さは、できるだけ厚いことが好ましい。しかしながら、圧電膜を大きくすると、ＭＥＭＳ構造体の剛性が大きくなり、外力の印加による歪みが小さくなってしまうという問題がある。   In a sensing device using a piezoelectric film, distortion generated by a mechanical signal (for example, a sound wave or inertial force) is converted into an electric signal by the piezoelectric film, and this is output to a detection circuit unit. Since the energy of the output signal is proportional to the strain energy stored in the piezoelectric film, the area of the piezoelectric film is preferably as large as possible, and the thickness of the piezoelectric film is preferably as thick as possible. However, when the piezoelectric film is enlarged, there is a problem that the rigidity of the MEMS structure is increased and distortion due to application of external force is reduced.

また、圧電膜を用いたデバイスでは、製造時のエアブローや、ハンドリング時の治具接触により、メンブレンの変形や損傷が生じるおそれがある。更には、圧電素子を作り込んだチップを実装基板上にマウントする際、実装基板とダイボンド材との間の熱膨張係数の差に起因して、チップに熱応力が加わるおそれがある。このような熱応力は、メンブレンの感度ばらつきを引き起こす可能性がある。これらの現象は、圧電素子の信頼性の向上の妨げになると考えられる。   In addition, in a device using a piezoelectric film, there is a possibility that deformation or damage of the membrane may occur due to air blow during manufacturing or jig contact during handling. Furthermore, when a chip in which a piezoelectric element is formed is mounted on a mounting substrate, thermal stress may be applied to the chip due to a difference in thermal expansion coefficient between the mounting substrate and the die bond material. Such thermal stress can cause variations in sensitivity of the membrane. These phenomena are considered to hinder the improvement of the reliability of the piezoelectric element.

A. Jaakkola et al., Proceeding 2007 IEEE Ultrasonics Symposium, p1653-1656A. Jaakkola et al., Proceeding 2007 IEEE Ultrasonics Symposium, p1653-1656 S. D. Collins, J. Electrochem. Soc., VoL 144, No. 6, June 1997S. D. Collins, J. Electrochem. Soc., VoL 144, No. 6, June 1997

本発明は、圧電膜の膜応力によるメンブレンの不均一な撓みが原因の圧電素子特性のばらつきを抑制することや、圧電素子の感度や信頼性を向上させることが可能な圧電ＭＥＭＳ素子及びその製造方法を提供することを課題とする。   The present invention relates to a piezoelectric MEMS element capable of suppressing variations in piezoelectric element characteristics caused by non-uniform bending of a membrane due to film stress of the piezoelectric film, and improving sensitivity and reliability of the piezoelectric element, and its manufacture. It is an object to provide a method.

本発明の一の態様は例えば、基板の表面側に形成され、不純物がドープされており、下部電極として機能する支持体と、前記基板の裏面側に形成され、前記支持体の下部に位置する裏面空洞と、が設けられた基板と、前記支持体上に形成された圧電膜と、前記圧電膜上に形成された上部電極とを備え、前記支持体は、少なくとも、第１の厚さを有する第１の支持体部分と、前記第１の支持体部分の前記第１の厚さよりも厚い第２の厚さを有する第２の支持体部分と、を含むことを特徴とする圧電ＭＥＭＳ素子である。   One embodiment of the present invention is, for example, formed on the surface side of a substrate, doped with impurities, and functions as a lower electrode, formed on the back side of the substrate, and positioned below the support. A substrate having a back cavity, a piezoelectric film formed on the support, and an upper electrode formed on the piezoelectric film, wherein the support has at least a first thickness. A piezoelectric MEMS device comprising: a first support portion having a second support portion having a second thickness greater than the first thickness of the first support portion. It is.

本発明の他の態様は例えば、基板を用意し、前記基板の表面側から前記基板内に不純物をドープすることで、前記基板内に、少なくとも、第１のドープ深さを有する部分と、前記第１のドープ深さよりも深い第２のドープ深さを有する部分と、を含む不純物領域を形成し、前記不純物領域上に圧電膜を形成し、前記圧電膜上に上部電極を形成し、前記不純物領域をエッチングストッパとして、前記基板の裏面側から前記基板をエッチングすることで、前記基板の表面側には、前記不純物領域を含み、下部電極として機能する支持体を形成し、前記基板の裏面側には、前記支持体の下部に位置する裏面空洞を形成する、ことを特徴とする圧電ＭＥＭＳ素子の製造方法である。   In another aspect of the present invention, for example, by preparing a substrate and doping impurities into the substrate from the surface side of the substrate, at least a portion having a first doping depth in the substrate, An impurity region including a portion having a second doping depth deeper than the first doping depth, forming a piezoelectric film on the impurity region, forming an upper electrode on the piezoelectric film, Etching the substrate from the back side of the substrate using the impurity region as an etching stopper forms a support that includes the impurity region and functions as a lower electrode on the surface side of the substrate. A method for manufacturing a piezoelectric MEMS element, wherein a back surface cavity located under the support is formed on a side.

本発明によれば、圧電膜の膜応力によるメンブレンの不均一な撓みが原因の圧電素子特性のばらつきを抑制することや、圧電素子の感度や信頼性を向上させることが可能な圧電ＭＥＭＳ素子及びその製造方法を提供することが可能となる。   According to the present invention, there is provided a piezoelectric MEMS element capable of suppressing variations in piezoelectric element characteristics caused by non-uniform bending of the membrane due to film stress of the piezoelectric film, and improving the sensitivity and reliability of the piezoelectric element. The manufacturing method can be provided.

第１実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図である。It is a side sectional view showing the structure of the piezoelectric MEMS element of the first embodiment. 第１実施形態の圧電ＭＥＭＳ素子の構造を示す斜視図である。It is a perspective view which shows the structure of the piezoelectric MEMS element of 1st Embodiment. 支持体の形状の変形例を示す斜視図である。It is a perspective view which shows the modification of the shape of a support body. 支持体の形状の変形例を示す斜視図である。It is a perspective view which shows the modification of the shape of a support body. 第１実施形態の圧電ＭＥＭＳ素子の製造方法を示す側方断面図である。It is a sectional side view which shows the manufacturing method of the piezoelectric MEMS element of 1st Embodiment. 第２実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図である。It is a sectional side view which shows the structure of the piezoelectric MEMS element of 2nd Embodiment. 第２実施形態の圧電ＭＥＭＳ素子の構造を示す斜視図である。It is a perspective view which shows the structure of the piezoelectric MEMS element of 2nd Embodiment. 第２実施形態の圧電ＭＥＭＳ素子の製造方法を示す側方断面図(1/2)である。It is a sectional side view (1/2) which shows the manufacturing method of the piezoelectric MEMS element of 2nd Embodiment. 第２実施形態の圧電ＭＥＭＳ素子の製造方法を示す側方断面図(2/2)である。It is a sectional side view (2/2) which shows the manufacturing method of the piezoelectric MEMS element of 2nd Embodiment. 第３実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図である。It is a sectional side view which shows the structure of the piezoelectric MEMS element of 3rd Embodiment. 第１比較例の圧電ＭＥＭＳ素子の構造を示す側方断面図である。It is a sectional side view which shows the structure of the piezoelectric MEMS element of a 1st comparative example. 第３実施形態の圧電ＭＥＭＳ素子の構造の変形例を示す側方断面図である。It is a sectional side view which shows the modification of the structure of the piezoelectric MEMS element of 3rd Embodiment. 第４実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図である。It is a sectional side view which shows the structure of the piezoelectric MEMS element of 4th Embodiment. 第２比較例の圧電ＭＥＭＳ素子の構造を示す側方断面図である。It is a sectional side view which shows the structure of the piezoelectric MEMS element of a 2nd comparative example. 第４実施形態の圧電ＭＥＭＳ素子の構造の変形例を示す側方断面図である。It is a sectional side view which shows the modification of the structure of the piezoelectric MEMS element of 4th Embodiment. 第５実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図、底面図である。It is the side sectional view and bottom view showing the structure of the piezoelectric MEMS element of the fifth embodiment. 第５実施形態の圧電ＭＥＭＳ素子の構造を示す詳細な側方断面図である。It is a detailed side sectional view showing the structure of the piezoelectric MEMS element of the fifth embodiment. 第３比較例の圧電ＭＥＭＳ素子の構造を示す側方断面図、底面図である。It is the side sectional view and bottom view showing the structure of the piezoelectric MEMS element of the third comparative example. 第３比較例の圧電ＭＥＭＳ素子の構造を示す詳細な側方断面図である。It is a detailed side sectional view showing the structure of the piezoelectric MEMS element of the third comparative example. 第５実施形態の圧電ＭＥＭＳ素子の構造の変形例を示す側方断面図である。It is a sectional side view showing the modification of the structure of the piezoelectric MEMS element of a 5th embodiment. 第６実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図、底面図である。It is the side sectional view and bottom view showing the structure of the piezoelectric MEMS element of the sixth embodiment. 第６実施形態の圧電ＭＥＭＳ素子の構造を示す詳細な側方断面図である。It is a detailed side sectional view showing the structure of the piezoelectric MEMS element according to the sixth embodiment. 第７実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図、底面図である。It is the side sectional view and bottom view showing the structure of the piezoelectric MEMS element of the seventh embodiment. 第７実施形態の圧電ＭＥＭＳ素子の構造を示す詳細な側方断面図である。It is a detailed side sectional view showing the structure of the piezoelectric MEMS device of the seventh embodiment.

本発明の実施形態を、図面に基づいて説明する。   Embodiments of the present invention will be described with reference to the drawings.

（第１実施形態）
図１及び図２は、第１実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図及び斜視図である。図１は、図２に示すＡ−Ａ’線に沿った断面図となっている。 (First embodiment)
1 and 2 are a side sectional view and a perspective view showing the structure of the piezoelectric MEMS element according to the first embodiment. FIG. 1 is a cross-sectional view taken along the line AA ′ shown in FIG.

以下、本実施形態の圧電ＭＥＭＳ素子について、図１を参照して説明する。その説明中で適宜、図２についても参照する。   Hereinafter, the piezoelectric MEMS element of the present embodiment will be described with reference to FIG. In the description, reference is also made to FIG.

本実施形態の圧電ＭＥＭＳ素子は、基板１０１と、圧電素子１０２とを備える。   The piezoelectric MEMS element of this embodiment includes a substrate 101 and a piezoelectric element 102.

基板１０１は、半導体基板、詳細には、シリコン基板である。図１では、基板１０１の表面がＳ1で示され、基板１０１の裏面がＳ2で示されている。基板１０１の表面Ｓ1側には、支持体１１１が形成されており、基板１０１の裏面Ｓ2側には、裏面空洞１２１が形成されている。 The substrate 101 is a semiconductor substrate, specifically a silicon substrate. In FIG. 1, the front surface of the substrate 101 is indicated by S 1 and the back surface of the substrate 101 is indicated by S 2 . A support 111 is formed on the surface S 1 side of the substrate 101, and a back surface cavity 121 is formed on the back surface S 2 side of the substrate 101.

支持体１１１は、基板１０１の表面Ｓ1側に形成され、不純物がドープされており、圧電素子１０２の下部電極として機能する。支持体１１１は、基板１０１の表面Ｓ1側から基板１０１内に不純物をドープすることで形成された不純物領域を含んでいる。当該不純物領域は例えばｎ＋層であり、基板１０１内にＰ（リン）イオンを注入することで形成される。イオン注入条件は例えば、190keV及び5×1016atoms/cm2、並びに100keV及び5×1016atoms/cm2である。不純物は、支持体１１１の全体にドープされていても、支持体１１１の一部のみにドープされていても構わない。 The support 111 is formed on the surface S 1 side of the substrate 101, is doped with impurities, and functions as a lower electrode of the piezoelectric element 102. The support 111 includes an impurity region formed by doping impurities into the substrate 101 from the surface S 1 side of the substrate 101. The impurity region is an n + layer, for example, and is formed by implanting P (phosphorus) ions into the substrate 101. The ion implantation conditions are, for example, 190 keV and 5 × 10 16 atoms / cm 2 , and 100 keV and 5 × 10 16 atoms / cm 2 . The impurities may be doped on the entire support 111 or may be doped only on a part of the support 111.

裏面空洞１２１は、基板１０１の裏面Ｓ2側に形成され、支持体１１１の下部に位置する。裏面空洞１２１は、基板１０１の裏面Ｓ2側から基板１０１をエッチングすることで、基板１０１の裏面Ｓ2に形成された空洞（キャビティ）であり、基板１０１の裏面Ｓ2に対し窪んだ形状を有する。裏面空洞１２１は、上記不純物領域をエッチングストッパとして、基板１０１の裏面Ｓ2側から基板１０１をエッチングすることで形成される。当該エッチングにより、基板１０１の表面Ｓ1側には、上記不純物領域を含む支持体１１１が形成され、基板１０１の裏面Ｓ2側には、支持体１１１の下部に位置する裏面空洞１２１が形成される。 The back surface cavity 121 is formed on the back surface S 2 side of the substrate 101 and is located below the support 111. The back surface cavity 121 is a cavity (cavity) formed in the back surface S 2 of the substrate 101 by etching the substrate 101 from the back surface S 2 side of the substrate 101, and has a shape recessed with respect to the back surface S 2 of the substrate 101. Have. The back surface cavity 121 is formed by etching the substrate 101 from the back surface S 2 side of the substrate 101 using the impurity region as an etching stopper. By the etching, the support body 111 including the impurity region is formed on the front surface S 1 side of the substrate 101, and the back surface cavity 121 positioned below the support body 111 is formed on the back surface S 2 side of the substrate 101. The

圧電素子１０２は、下部電極として機能する支持体１１１と、圧電膜１１２と、上部電極１１３とを備える。圧電膜１１２は、ここではＡｌＮ（窒化アルミニウム）膜であり、支持体１１１上に形成されている。また、上部電極１１３は、ここではＡｌ（アルミニウム）層であり、圧電膜１１２上に形成されている。なお、圧電膜１１２は、ＡｌＮ膜以外の強誘電体膜、例えば、ＺｎＯ（酸化亜鉛）膜やＰＺＴ（チタン酸ジルコン酸鉛）膜でも構わない。また、上部電極１１３は、Ａｌ層以外のメタル層、例えば、Ｔｉ（チタン）層、Ｍｏ（モリブテン）層、Ｗ（タングステン）層、又はＮｉ（ニッケル）層でも構わない。また、上部電極１１３は、不純物をドープして低抵抗化したＳｉ（シリコン）層でも構わない。   The piezoelectric element 102 includes a support 111 that functions as a lower electrode, a piezoelectric film 112, and an upper electrode 113. Here, the piezoelectric film 112 is an AlN (aluminum nitride) film, and is formed on the support 111. The upper electrode 113 is an Al (aluminum) layer here, and is formed on the piezoelectric film 112. The piezoelectric film 112 may be a ferroelectric film other than the AlN film, for example, a ZnO (zinc oxide) film or a PZT (lead zirconate titanate) film. The upper electrode 113 may be a metal layer other than the Al layer, for example, a Ti (titanium) layer, a Mo (molybdenum) layer, a W (tungsten) layer, or a Ni (nickel) layer. The upper electrode 113 may be a Si (silicon) layer doped with impurities to reduce resistance.

本実施形態の圧電ＭＥＭＳ素子には更に、貫通孔１３１（図２）と、熱酸化膜１４１が設けられている。貫通孔１３１（図２）は、基板１０１の表面Ｓ1側と裏面Ｓ2側とを繋ぐ通気孔であり、支持体１１１と圧電膜１１２とを貫通している。熱酸化膜１４１は、ここではシリコン酸化膜であり、基板１０１の裏面Ｓ2に形成されている。 The piezoelectric MEMS element of this embodiment is further provided with a through hole 131 (FIG. 2) and a thermal oxide film 141. The through hole 131 (FIG. 2) is a vent hole that connects the front surface S 1 side and the back surface S 2 side of the substrate 101, and penetrates the support 111 and the piezoelectric film 112. Here, the thermal oxide film 141 is a silicon oxide film, and is formed on the back surface S 2 of the substrate 101.

ここで、支持体１１１の構造の詳細について説明する。   Here, the details of the structure of the support 111 will be described.

支持体１１１は、図１に示すように、第１の厚さＸ1を有する部分と、第２の厚さＸ2を有する部分を含んでおり、第２の厚さＸ2は、第１の厚さＸ1よりも厚くなっている（即ちＸ2＞Ｘ1）。第１の厚さＸ1を有する部分は、本発明の第１の支持体部分の例であり、第２の厚さＸ2を有する部分は、本発明の第２の支持体部分の例である。 As shown in FIG. 1, the support 111 includes a portion having a first thickness X 1 and a portion having a second thickness X 2. The second thickness X 2 is equal to the first thickness X 2 . It is thicker than the thickness X 1 (ie, X 2 > X 1 ). The portion having the first thickness X 1 is an example of the first support portion of the present invention, and the portion having the second thickness X 2 is an example of the second support portion of the present invention. is there.

支持体１１１は、図１に示すように、一様な厚さ（Ｘ1）を有するメンブレン構造Ｍと、メンブレン構造Ｍの下面に設けられたビーム構造Ｂを含んでいる。メンブレン構造Ｍは、支持体１１１に厚さＸ1を与えており、メンブレン構造Ｍに付け加えられたビーム構造Ｂは、支持体１１１に厚さＸ2を与えている。その結果、支持体１１１は、厚さＸ1を有する部分と、厚さＸ2を有する部分とを含んでいる。 As shown in FIG. 1, the support 111 includes a membrane structure M having a uniform thickness (X 1 ) and a beam structure B provided on the lower surface of the membrane structure M. The membrane structure M gives the support 111 a thickness X 1 , and the beam structure B added to the membrane structure M gives the support 111 a thickness X 2 . As a result, the support 111 includes a portion having a thickness X 1 and a portion having a thickness X 2 .

このように、本実施形態の支持体１１１は、厚さＸ1を有する部分と、厚さＸ2を有する部分とを含んでおり、メンブレン構造Ｍの強度をビーム構造Ｂが補強している。本実施形態では、このような構造の支持体１１１により、メンブレンに生じる撓みの方向や分布を均一にすることが可能となっている。本実施形態によれば、支持体１１１や圧電膜１１２や上部電極１１３の応力分布を好適に制御でき、圧電膜１１２の膜応力によるメンブレンの不均一な撓みが原因の圧電素子特性のばらつきを抑制することができる。本実施形態によれば更に、メンブレンに生じる撓みの方向や分布を均一にすることで、圧電素子１０２の感度を向上することができる。 As described above, the support 111 of the present embodiment includes the portion having the thickness X 1 and the portion having the thickness X 2 , and the beam structure B reinforces the strength of the membrane structure M. In the present embodiment, the support body 111 having such a structure makes it possible to make the direction and distribution of bending generated in the membrane uniform. According to the present embodiment, the stress distribution of the support 111, the piezoelectric film 112, and the upper electrode 113 can be suitably controlled, and variations in piezoelectric element characteristics caused by non-uniform bending of the membrane due to the film stress of the piezoelectric film 112 are suppressed. can do. Further, according to the present embodiment, the sensitivity of the piezoelectric element 102 can be improved by making the direction and distribution of the bending generated in the membrane uniform.

なお、本実施形態では、支持体１１１は、２種類の厚さ（Ｘ1及びＸ2）を有しているが、３種類以上の厚さを有していても構わない。即ち、支持体１１１は、第１から第Ｎ（Ｎは３以上の整数）の厚さを有する第１から第Ｎの支持体部分を有していても構わない。 In the present embodiment, the support 111 has two types of thickness (X 1 and X 2 ), but may have three or more types of thickness. That is, the support 111 may have first to Nth support portions having thicknesses of 1st to Nth (N is an integer of 3 or more).

また、厚さＸ1とＸ2との比Ｘ2／Ｘ1は、どのような値でも構わない。ただし、Ｘ2／Ｘ1が小さ過ぎると、ビーム構造Ｂによるメンブレン構造Ｍの補強効果が弱くなってしまう。一方、Ｘ2／Ｘ1が大き過ぎると、メンブレンに撓みが生じにくくなってしまう。そこで、Ｘ2／Ｘ1の値は、１．２〜１．８程度とすることが望ましい。 The ratio X 2 / X 1 of the thickness X 1 and X 2 are, it may be any value. However, if X 2 / X 1 is too small, the reinforcing effect of the membrane structure M by the beam structure B is weakened. On the other hand, if X 2 / X 1 is too large, the membrane is less likely to be bent. Therefore, the value of X 2 / X 1 is desirably about 1.2 to 1.8.

また、ビーム構造Ｂは、メンブレン構造Ｍの下面に設けても上面に設けてもよいが、本実施形態では、メンブレン構造Ｍの下面に設けている。ビーム構造Ｂをメンブレン構造Ｍの下面に設けることには、圧電膜１１２や上部電極１１３の形成面を平坦にできるという利点がある。このような構造によれば、圧電ＭＥＭＳ素子の歩留まりを下げることなく、メンブレンの剛性を変化させることができる。   The beam structure B may be provided on the lower surface or the upper surface of the membrane structure M, but in the present embodiment, the beam structure B is provided on the lower surface of the membrane structure M. Providing the beam structure B on the lower surface of the membrane structure M has an advantage that the formation surface of the piezoelectric film 112 and the upper electrode 113 can be made flat. According to such a structure, the rigidity of the membrane can be changed without reducing the yield of the piezoelectric MEMS element.

また、本実施形態では、メンブレンは、図２に示すように、四角形の平面形状を有している。また、本実施形態では、図２に示すように、このようなメンブレンに対し、３本の帯状のビームが設けられている。これらのビームのうち、２本のビームは、メンブレンの対角線部分に設けられており、残り１本のビームは、メンブレンの対称線部分に設けられている。ただし、メンブレン構造Ｍやビーム構造Ｂのデザインとしては、その他のデザインを採用することも可能である。これらの構造の最適なデザインは、メンブレンの形状やサイズや、圧電膜１１２の形状や厚さ等により異なり、実現すべき応力範囲や撓み状態に合わせて変化させる必要がある。   In the present embodiment, the membrane has a quadrangular planar shape as shown in FIG. Moreover, in this embodiment, as shown in FIG. 2, three strip | belt-shaped beams are provided with respect to such a membrane. Of these beams, two beams are provided in the diagonal portion of the membrane, and the remaining one beam is provided in the symmetrical portion of the membrane. However, as the design of the membrane structure M and the beam structure B, other designs can be adopted. The optimum design of these structures differs depending on the shape and size of the membrane and the shape and thickness of the piezoelectric film 112, and needs to be changed according to the stress range to be realized and the bending state.

なお、支持体１１１には例えば、図３のように、メンブレンの形状と相似形な、四角形の環状の形状を有する複数のビームを設けてもよい。また、図４のように、メンブレンのエッジに平行な、帯状の形状を有する複数のビームを設けてもよい。図３及び図４は、支持体１１１の形状の変形例を示す斜視図である。支持体１１１の形状の変形例は、後述の第２実施形態においても説明する。   For example, as shown in FIG. 3, a plurality of beams having a quadrangular annular shape similar to the shape of the membrane may be provided on the support 111. Further, as shown in FIG. 4, a plurality of beams having a strip shape parallel to the edge of the membrane may be provided. 3 and 4 are perspective views showing modifications of the shape of the support 111. FIG. A modification of the shape of the support 111 will also be described in a second embodiment described later.

図５は、第１実施形態の圧電ＭＥＭＳ素子の製造方法を示す側方断面図である。   FIG. 5 is a side sectional view showing the method for manufacturing the piezoelectric MEMS element of the first embodiment.

まず、圧電ＭＥＭＳ素子を製造するための基板１０１を用意する（図５(Ａ)）。基板１０１はここでは、両面研磨の６インチサイズのｐ型（100）シリコン基板とする。次に、基板１０１の表面Ｓ1及び裏面Ｓ2に、熱酸化膜１４１を形成する（図５(Ａ)）。熱酸化膜１４１はここでは、厚さ１μｍ程度のシリコン酸化膜とする。次に、基板１０１の裏面Ｓ2に形成された熱酸化膜１４１をレジスト等で保護しつつ、基板１０１の表面Ｓ1の熱酸化膜１４１をバッファード弗酸等で除去する（図５(Ａ)）。 First, a substrate 101 for manufacturing a piezoelectric MEMS element is prepared (FIG. 5A). Here, the substrate 101 is a 6-inch p-type (100) silicon substrate polished on both sides. Next, a thermal oxide film 141 is formed on the front surface S 1 and the back surface S 2 of the substrate 101 (FIG. 5A). Here, the thermal oxide film 141 is a silicon oxide film having a thickness of about 1 μm. Next, while protecting the thermal oxide film 141 formed on the back surface S 2 of the substrate 101 with a resist or the like, the thermal oxide film 141 on the surface S 1 of the substrate 101 is removed with buffered hydrofluoric acid or the like (FIG. 5A). )).

次に、ドライエッチングにより、基板１０１上に、位置合わせ用のマークパターンを形成する。当該ドライエッチングは、シリコンが加工可能な方法であれば、どのような方法で行ってもよい。当該ドライエッチングはここでは、ＣＦ4、ＣＨＦ3等のガスを使用したＲＩＥ（Reactive Ion Etching）エッチャーにより行う。また、当該エッチング用のエッチングマスクとしては、通常のフォトレジストを使用可能である。ここでは、厚さ１．３μｍのノボラック系ｉ線ポジレジストを使用する。また、当該エッチングの際のエッチング深さは、使用するステッパーの性能に適した１００ｎｍとする。なお、上記エッチングマスクは、エッチングの終了後、アッシャー及びＳＨ洗浄処理により剥離する。 Next, a mark pattern for alignment is formed on the substrate 101 by dry etching. The dry etching may be performed by any method as long as silicon can be processed. Here, the dry etching is performed by a RIE (Reactive Ion Etching) etcher using a gas such as CF 4 or CHF 3 . Moreover, a normal photoresist can be used as the etching mask for the etching. Here, a novolac i-line positive resist having a thickness of 1.3 μm is used. The etching depth at the time of the etching is 100 nm suitable for the performance of the stepper used. Note that the etching mask is peeled off by an asher and SH cleaning treatment after the etching is completed.

次に、基板１０１の表面Ｓ1側からのイオン注入により、支持体（下部電極）１１１となる不純物領域２０１を形成する（図５(Ａ)）。当該イオン注入では、不純物領域２０１のうち、まず、ビーム構造Ｂとなる部分を形成し、次に、メンブレン構造Ｍとなる部分を形成する。 Next, an impurity region 201 to be a support (lower electrode) 111 is formed by ion implantation from the surface S 1 side of the substrate 101 (FIG. 5A). In the ion implantation, first, a portion to be the beam structure B is formed in the impurity region 201, and then a portion to be the membrane structure M is formed.

ビーム構造Ｂとなる部分を形成する際にはまず、イオン注入用のマスクパターンを上述のポジレジストにより形成する。次に、イオン加速電圧を大きな値に設定し、基板１０１内の深い位置にイオンを注入する。イオンはここでは、Ｐ（リン）イオンとし、基板１０１内にｎ＋層を形成する。イオン注入条件はここでは、190keV及び5×1016atoms/cm2とする。上記のマスクは、イオン注入の終了後、上述の方法により剥離する。 When forming the portion to be the beam structure B, first, a mask pattern for ion implantation is formed by the above-described positive resist. Next, the ion acceleration voltage is set to a large value, and ions are implanted into a deep position in the substrate 101. Here, the ions are P (phosphorus) ions, and an n + layer is formed in the substrate 101. Here, the ion implantation conditions are 190 keV and 5 × 10 16 atoms / cm 2 . The mask is peeled off by the above-described method after the ion implantation is completed.

また、メンブレン構造Ｍとなる部分を形成する際にもまず、イオン注入用のマスクパターンを上述のポジレジストにより形成する。次に、イオン加速電圧を小さな値に設定し、基板１０１内の浅い位置にイオンを注入する。イオンはここでも、Ｐ（リン）イオンとし、基板１０１内に、上記のｎ＋層と一体となるｎ＋層を形成する。イオン注入条件はここでは、100keV及び5×1016atoms/cm2とする。上記のマスクは、イオン注入の終了後、上述の方法により剥離する。なお、本実施形態では、貫通孔１３１（図２参照）を形成予定の部分に、予めイオンを注入しないようにする。 Further, when forming a portion to be the membrane structure M, first, a mask pattern for ion implantation is formed by the above-described positive resist. Next, the ion acceleration voltage is set to a small value, and ions are implanted into a shallow position in the substrate 101. Here again, the ions are P (phosphorus) ions, and an n + layer integrated with the n + layer is formed in the substrate 101. Here, the ion implantation conditions are 100 keV and 5 × 10 16 atoms / cm 2 . The mask is peeled off by the above-described method after the ion implantation is completed. In the present embodiment, ions are not previously implanted into the portion where the through hole 131 (see FIG. 2) is to be formed.

次に、基板１０１の活性化アニールを、Ａｒ（アルゴン）雰囲気中において１１００℃で３分間行う。これにより、第１のドープ深さＸ1を有する部分と、第２のドープ深さＸ2を有する部分を含む不純物領域２０１が、基板１０１内に形成される（図５(Ａ)）。 Next, activation annealing of the substrate 101 is performed at 1100 ° C. for 3 minutes in an Ar (argon) atmosphere. Thus, an impurity region 201 including a portion having the first doping depth X 1 and a portion having the second doping depth X 2 is formed in the substrate 101 (FIG. 5A).

次に、スパッタリングにより、基板１０１の表面Ｓ1に、圧電膜１１２となるＡｌＮ膜を堆積する（図５(Ｂ)）。ＡｌＮ膜の厚さはここでは、５００ｎｍとする。また、ＡｌＮ膜を形成するためのスパッタ成膜装置としては、膜応力のウエーハ面内分布及び基板間分布が±５０ＭＰａ以下となるような装置を使用する。 Next, an AlN film to be the piezoelectric film 112 is deposited on the surface S 1 of the substrate 101 by sputtering (FIG. 5B). Here, the thickness of the AlN film is 500 nm. Further, as a sputtering film forming apparatus for forming the AlN film, an apparatus in which the in-plane distribution of the film stress and the inter-substrate distribution are ± 50 MPa or less is used.

次に、ＡｌＮ膜をメンブレン形状になるようにエッチング加工し、ＡｌＮ膜から圧電膜１１２を形成する（図５(Ｂ)）。この際、貫通孔１３１も形成する。ＡｌＮ膜の加工は、上述のポジレジストによりマスクパターンを形成した後、Ｃｌ2、ＢＣｌ3等のガスを使用したＲＩＥエッチャーにより行う。エッチング速度や加工断面形状の制御用に、Ａｒ、Ｏ2、Ｎ2等のガスを加えてもよい。上記のマスクは、エッチングの終了後、アッシャー及びフォトレジスト剥離液処理により剥離する。こうして、不純物領域２０１上に圧電膜１１２が形成される（図５(Ｂ)）。 Next, the AlN film is etched so as to have a membrane shape, and the piezoelectric film 112 is formed from the AlN film (FIG. 5B). At this time, a through hole 131 is also formed. The processing of the AlN film is performed by an RIE etcher using a gas such as Cl 2 or BCl 3 after forming a mask pattern with the above-described positive resist. A gas such as Ar, O 2 , or N 2 may be added for controlling the etching rate or the processed cross-sectional shape. The above-described mask is peeled off by an asher and photoresist stripper treatment after the etching is completed. Thus, the piezoelectric film 112 is formed over the impurity region 201 (FIG. 5B).

次に、スパッタリングにより、圧電膜１１２上に、下部電極取り出し用の配線及び上部電極１１３となるＡｌ層を堆積する（図５(Ｂ)）。Ａｌ層の厚さはここでは、２５０ｎｍとする。   Next, a lower electrode wiring and an Al layer to be the upper electrode 113 are deposited on the piezoelectric film 112 by sputtering (FIG. 5B). Here, the thickness of the Al layer is 250 nm.

次に、Ａｌ層をエッチング加工し、Ａｌ層から下部電極取り出し用の配線及び上部電極１１３を形成する（図５(Ｂ)）。Ａｌ層の加工は、上述のポジレジストによりマスクパターンを形成した後、Ｃｌ2、ＢＣｌ3等のガスを使用したＲＩＥエッチャーにより行う。当該マスクは、エッチングの終了後、アッシャー及びフォトレジスト剥離液処理により剥離する。こうして、圧電膜１１２上に上部電極１１３が形成される（図５(Ｂ)）。なお、本実施形態では、下部電極取り出し用の配線と上部電極１１３を、共にＡｌ層から形成しているが、上部電極１１３は、Ａｌ以外の材料で形成しても構わない。この場合には、上部電極１１３を形成するプロセスが、下部電極取り出し用の配線を形成するプロセスと別のプロセスとなり、本製造方法全体で加工プロセスが１段階増えることになる。 Next, the Al layer is etched, and wiring for taking out the lower electrode and the upper electrode 113 are formed from the Al layer (FIG. 5B). The Al layer is processed by a RIE etcher using a gas such as Cl 2 or BCl 3 after forming a mask pattern with the above-described positive resist. After the etching is finished, the mask is peeled off by an asher and a photoresist remover treatment. Thus, the upper electrode 113 is formed on the piezoelectric film 112 (FIG. 5B). In this embodiment, the lower electrode lead-out wiring and the upper electrode 113 are both formed of an Al layer, but the upper electrode 113 may be formed of a material other than Al. In this case, the process of forming the upper electrode 113 is a process different from the process of forming the wiring for taking out the lower electrode, and the number of processing processes is increased by one step in the entire manufacturing method.

次に、両面合わせの可能な露光装置を使用して、ポジレジストにより、裏面Ｓ2の熱酸化膜１４１上に、裏面空洞１２１を形成するためのマスクパターンを形成する。次に、該マスクパターンをマスクとして、バッファード弗酸等によるエッチングにより、熱酸化膜１４１をパターニングする（図５(Ｂ)）。 Next, a mask pattern for forming the back surface cavity 121 is formed on the thermal oxide film 141 on the back surface S 2 by using a positive resist by using an exposure apparatus capable of aligning both sides. Next, the thermal oxide film 141 is patterned by etching with buffered hydrofluoric acid or the like using the mask pattern as a mask (FIG. 5B).

次に、表面Ｓ1側の全面に、アルカリ耐性のある保護膜を形成し、その後、アルカリ水溶液で基板１０１をエッチングする。これにより、基板１０１が、裏面Ｓ2側から選択的にエッチングされる（図５(Ｃ)）。 Next, a protective film having alkali resistance is formed on the entire surface on the surface S 1 side, and then the substrate 101 is etched with an alkaline aqueous solution. Thus, the substrate 101 is selectively etched from the back surface S 2 side (FIG. 5C).

保護膜の例としては、アクリル系樹脂や、日産科学工業株式会社の提供するProTEKTM B3等が挙げられる。基板１０１のエッチングは、基板１０１を、８５℃に加熱したＫＯＨ（水酸化カリウム）水溶液に１分間浸漬した後、８５℃に加熱したＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）２２％水溶液に浸漬することで行う。ＫＯＨ水溶液に浸漬する理由は、最初に１０ｎｍ／分以上の酸化膜エッチング速度のあるＫＯＨ水溶液に浸漬して、自然酸化膜を除去しておくことで、ＴＭＡＨによるエッチングの際に、自然酸化膜の存在により、シリコン基板面が荒れるのを抑制するためである。また、８５℃の２２％ＴＭＡＨ水溶液は、シリコンの（100）面に対し、０．５ｍｍ／分程度のエッチング速度を示す。 Examples of the protective film include acrylic resins and ProTEK ™ B3 provided by Nissan Scientific Industrial Co., Ltd. The substrate 101 is etched by immersing the substrate 101 in a KOH (potassium hydroxide) aqueous solution heated to 85 ° C. for 1 minute and then immersing it in a TMAH (tetramethylammonium hydroxide) 22% aqueous solution heated to 85 ° C. Do. The reason for immersing in the KOH aqueous solution is that the natural oxide film is removed by first immersing it in a KOH aqueous solution having an oxide film etching rate of 10 nm / min or more. This is to prevent the silicon substrate surface from being rough due to the presence. Further, the 22% TMAH aqueous solution at 85 ° C. exhibits an etching rate of about 0.5 mm / min with respect to the (100) plane of silicon.

本実施形態では、基板内で均一なエッチングを実現すべく、攪拌子の使用等により、これらの薬液を対流させる。なお、アルカリ水溶液の例としては、ＫＯＨ水溶液やＴＭＡＨ水溶液の他に、ヒドラジン水溶液や、ＥＤＰ（エチレンジアミンピロカテコール）水溶液が挙げられる。   In this embodiment, these chemical solutions are convected by using a stirrer or the like in order to achieve uniform etching in the substrate. Examples of the alkaline aqueous solution include a hydrazine aqueous solution and an EDP (ethylenediamine pyrocatechol) aqueous solution in addition to the KOH aqueous solution and the TMAH aqueous solution.

アルカリ水溶液に対するシリコン基板１０１のエッチング速度は、ドープされた不純物の密度に大きく依存する。具体的には、シリコン基板１０１のエッチング速度は、不純物密度が1×1020atoms/cm3以上になると大きく低下する（例えば、非特許文献２）。 The etching rate of the silicon substrate 101 with respect to the alkaline aqueous solution largely depends on the density of the doped impurities. Specifically, the etching rate of the silicon substrate 101 is greatly reduced when the impurity density is 1 × 10 20 atoms / cm 3 or more (for example, Non-Patent Document 2).

よって、図５(Ｃ)に示すエッチングの際には、不純物領域２０１がエッチングストッパとして機能する。これにより、基板１０１の表面Ｓ1側には、不純物領域２０１を含み、圧電素子１０２の下部電極として機能する支持体１１１が形成され、基板１０１の裏面Ｓ2側には、支持体１１１の下部に位置する裏面空洞１２１が形成される（図５(Ｃ)）。即ち、支持体１１１と裏面空洞１２１が同時に形成される。最後に、上記の保護膜をアセトンやシンナー等の有機溶剤で除去し、アッシャーにより残渣を除去する。 Therefore, in the etching shown in FIG. 5C, the impurity region 201 functions as an etching stopper. As a result, the support body 111 including the impurity region 201 and functioning as the lower electrode of the piezoelectric element 102 is formed on the surface S 1 side of the substrate 101, and the lower portion of the support body 111 is formed on the back surface S 2 side of the substrate 101. A back surface cavity 121 is formed at (FIG. 5C). That is, the support body 111 and the back surface cavity 121 are formed simultaneously. Finally, the protective film is removed with an organic solvent such as acetone or thinner, and the residue is removed with an asher.

なお、図５(Ｃ)から理解されるように、第１のドープ深さＸ1は、図１に示す第１の厚さＸ1に該当し、第２のドープ深さＸ2は、図１に示す第２の厚さＸ2に該当する。 As understood from FIG. 5 (C), the first doped depth X 1 is equivalent to the first thickness X 1 shown in FIG. 1, the second doped deep X 2 is FIG. This corresponds to the second thickness X 2 shown in FIG.

このように、本実施形態の圧電ＭＥＭＳ素子の製造方法では、不純物領域２０１を、裏面空洞１２１を形成する際のエッチングストッパとして使用する。これにより、本実施形態では、当該エッチングの際に、不純物領域２０１とは別にエッチングストッパを設ける必要がなくなる。また、本実施形態によれば、基板１０１として、ＳＯＩ基板を採用する必要がなくなる。   As described above, in the method for manufacturing the piezoelectric MEMS element of this embodiment, the impurity region 201 is used as an etching stopper when the back surface cavity 121 is formed. Thereby, in the present embodiment, it is not necessary to provide an etching stopper separately from the impurity region 201 during the etching. Further, according to the present embodiment, it is not necessary to employ an SOI substrate as the substrate 101.

以上のように、本実施形態の圧電ＭＥＭＳ素子は、下部電極として機能する支持体１１１と、圧電膜１１２と、上部電極１１３とを備え、支持体１１１は、少なくとも、第１の厚さＸ1を有する部分と、第１の厚さＸ1よりも厚い第２の厚さＸ2を有する部分とを含んでいる。これにより、本実施形態では、圧電膜１１２の膜応力によるメンブレンの不均一な撓みが原因の圧電素子特性のばらつきを抑制することができると共に、圧電素子１０２の感度を向上させることができる。 As described above, the piezoelectric MEMS element of the present embodiment includes the support 111 that functions as a lower electrode, the piezoelectric film 112, and the upper electrode 113, and the support 111 has at least the first thickness X 1. And a portion having a second thickness X 2 that is thicker than the first thickness X 1 . As a result, in this embodiment, it is possible to suppress variations in piezoelectric element characteristics caused by non-uniform bending of the membrane due to the film stress of the piezoelectric film 112, and it is possible to improve the sensitivity of the piezoelectric element 102.

以下、本発明の第２から第７実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。   Hereinafter, second to seventh embodiments of the present invention will be described. These embodiments are modifications of the first embodiment, and these embodiments will be described with a focus on differences from the first embodiment.

（第２実施形態）
図６及び図７は、第２実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図及び斜視図である。図６は、図７に示すＢ−Ｂ’線に沿った断面図となっている。 (Second Embodiment)
6 and 7 are a side sectional view and a perspective view showing the structure of the piezoelectric MEMS element according to the second embodiment. 6 is a cross-sectional view taken along the line BB ′ shown in FIG.

上述のように、第１実施形態では、メンブレンは、図２に示すような四角形の平面形状を有している。また、第１実施形態では、図２に示すように、このメンブレンに対し、３本の帯状のビームが設けられている。そして、これらのビームのうち、２本のビームは、メンブレンの対角線部分に設けられており、残り１本のビームは、メンブレンの対称線部分に設けられている。   As described above, in the first embodiment, the membrane has a quadrangular planar shape as shown in FIG. Moreover, in 1st Embodiment, as shown in FIG. 2, the three strip | belt-shaped beams are provided with respect to this membrane. Of these beams, two beams are provided in the diagonal portion of the membrane, and the remaining one beam is provided in the symmetrical portion of the membrane.

一方、第２実施形態でも、メンブレンは、図７に示すような四角形の平面形状を有している。しかしながら、第２実施形態では、図７に示すように、このメンブレンに対し、帯状のビームは２本だけ設けられている。そして、これらのビームはそれぞれ、メンブレンの対称線部分に設けられている。その結果、第２実施形態では、四角形のメンブレンに対し、十字形のビームが設けられている。   On the other hand, also in the second embodiment, the membrane has a square planar shape as shown in FIG. However, in the second embodiment, as shown in FIG. 7, only two belt-like beams are provided for this membrane. Each of these beams is provided at the symmetrical line portion of the membrane. As a result, in the second embodiment, a cross-shaped beam is provided on the quadrangular membrane.

第１及び第２実施形態では、ビームが、メンブレンの下面において、１方向だけではなく、２方向又は３方向に走るように形成されている。その結果、第１及び第２実施形態では、メンブレンの強度が、ビームにより効果的に補強されている。   In the first and second embodiments, the beam is formed on the lower surface of the membrane so as to run not only in one direction but also in two or three directions. As a result, in the first and second embodiments, the strength of the membrane is effectively reinforced by the beam.

なお、第２実施形態では、図６に示すように、支持体１１１と圧電膜１１２と上部電極１１３との面積比が、第１実施形態とは異なっていることに留意されたい。その関係で、第１実施形態では、貫通孔１３１は、支持体１１１及び圧電膜１１２を貫通している（図２）のに対し、第２実施形態では、貫通孔１３１は、支持体１１１のみを貫通する位置に設けることができる（図７）。   Note that in the second embodiment, as shown in FIG. 6, the area ratio of the support 111, the piezoelectric film 112, and the upper electrode 113 is different from that of the first embodiment. Therefore, in the first embodiment, the through hole 131 passes through the support body 111 and the piezoelectric film 112 (FIG. 2), whereas in the second embodiment, the through hole 131 includes only the support body 111. Can be provided at a position penetrating through (FIG. 7).

また、第２実施形態では、図６に示すように、基板１０１の裏面Ｓ2側に、熱酸化膜１４１（図１参照）に代わり、Ａｌ（アルミニウム）層１５１が設けられていることにも留意されたい。Ａｌ層１５１は、後述するように、Ａｌエッチインヒビターを添加したＴＭＡＨ水溶液による基板１０１のエッチングの際に、マスクとして利用される。 Further, in the second embodiment, as shown in FIG. 6, an Al (aluminum) layer 151 is provided on the back surface S 2 side of the substrate 101 instead of the thermal oxide film 141 (see FIG. 1). Please keep in mind. As will be described later, the Al layer 151 is used as a mask when the substrate 101 is etched with a TMAH aqueous solution to which an Al etch inhibitor is added.

図８，図９は、第２実施形態の圧電ＭＥＭＳ素子の製造方法を示す側方断面図である。   8 and 9 are side sectional views showing a method for manufacturing the piezoelectric MEMS element of the second embodiment.

まず、図８(Ａ)及び(Ｂ)に示す工程を、図５(Ａ)及び(Ｂ)に示す工程と同様に実施する。ただし、熱酸化膜１４１を形成する工程（図５(Ａ)参照）については、本実施形態では不要である。   First, the steps shown in FIGS. 8A and 8B are performed in the same manner as the steps shown in FIGS. 5A and 5B. However, the step of forming the thermal oxide film 141 (see FIG. 5A) is not necessary in this embodiment.

次に、基板１０１の表面Ｓ1側に、貼り付け用樹脂２１１により、サポート基板２２１を貼り付ける（図８(Ｃ)）。当該貼り付け処理ではまず、基板１０１の表面Ｓ1に、スピン塗布により、貼り付け用樹脂２１１を塗布する。続いて、１８０℃の窒素オーブンに基板１０１を１時間入れて、溶剤を揮発させる。続いて、基板１０１に対し、サポート基板２２１を、減圧化で１５０℃のホットプレスにより貼り付ける。サポート基板２２１はここでは、ガラス基板とし、貼り付け用樹脂２１１はここでは、アルカリ耐性のあるアクリル樹脂とする。 Next, the support substrate 221 is attached to the surface S 1 side of the substrate 101 with the attaching resin 211 (FIG. 8C). In the pasting process, first, the pasting resin 211 is applied to the surface S 1 of the substrate 101 by spin coating. Subsequently, the substrate 101 is placed in a 180 ° C. nitrogen oven for 1 hour to volatilize the solvent. Subsequently, the support substrate 221 is attached to the substrate 101 by hot pressing at 150 ° C. under reduced pressure. Here, the support substrate 221 is a glass substrate, and the bonding resin 211 is an alkali-resistant acrylic resin here.

次に、サポート基板２２１に貼り付けられた基板１０１の裏面Ｓ2を研削し、基板１０１の厚さを２００μｍまで薄くする（図９(Ａ)）。この際、裏面Ｓ2の研磨の仕上げは、ドライポリッシュにより行い、裏面Ｓ2をほぼ鏡面に仕上げる。更には、希弗硝酸を用いたスピンエッチャーにより、裏面Ｓ2（研磨面）の洗浄を行う。 Next, the back surface S 2 of the substrate 101 attached to the support substrate 221 is ground to reduce the thickness of the substrate 101 to 200 μm (FIG. 9A). In this case, the finish polishing of the back surface S 2 is carried out by dry polishing, finish the back surface S 2 substantially mirror. Further, the back surface S 2 (polished surface) is cleaned by a spin etcher using dilute hydrofluoric acid.

次に、スパッタリングにより、基板１０１の研磨面に、２００ｎｍ程度の厚さのＡｌ層１５１を堆積する（図９(Ａ)）。次に、両面合わせの可能な露光装置を使用して、ポジレジストにより、裏面Ｓ2のＡｌ層１５１上に、裏面空洞１２１を形成するためのマスクパターンを形成する。次に、当該マスクパターンをマスクとして、燐酸，酢酸，硝酸を含む混酸によるウェットエッチングにより、Ａｌ層１５１をパターニングする（図９(Ａ)）。この際、ウエーハ内のＱＣ（Quality Control）領域等、素子領域以外にもエッチング口を形成して、サポート基板２２１脱離用の剥離材浸透口を形成する。なお、上記のマスクは、エッチングの終了後、アッシャーにより除去する。 Next, an Al layer 151 having a thickness of about 200 nm is deposited on the polished surface of the substrate 101 by sputtering (FIG. 9A). Next, a mask pattern for forming the back surface cavity 121 is formed on the Al layer 151 of the back surface S 2 by using a positive resist by using an exposure apparatus capable of aligning both sides. Next, using the mask pattern as a mask, the Al layer 151 is patterned by wet etching using a mixed acid containing phosphoric acid, acetic acid, and nitric acid (FIG. 9A). At this time, an etching port is formed in addition to the element region such as a QC (Quality Control) region in the wafer to form a release material permeation port for detaching the support substrate 221. Note that the mask is removed by an asher after the etching is completed.

次に、アルカリ水溶液で基板１０１をエッチングする。これにより、基板１０１が、裏面Ｓ2側から選択的にエッチングされる（図９(Ｂ)）。 Next, the substrate 101 is etched with an alkaline aqueous solution. Thereby, the substrate 101 is selectively etched from the back surface S 2 side (FIG. 9B).

シリコン基板のエッチング液としては、例えば、Ａｌエッチインヒビターを添加したＴＭＡＨ水溶液等が製品化されている。本実施形態では、アルカリ水溶液によるエッチングの前に、弗酸緩衝液を用いた１０秒程度の前処理により、基板１０１の裏面Ｓ2の自然酸化膜を除去する。例えば、Ａｌエッチインヒビターを添加したＴＭＡＨ水溶液によれば、シリコンの（100）面に対し、８０℃にて１μｍ／分程度のシリコンエッチング速度が得られる。 As an etching solution for a silicon substrate, for example, a TMAH aqueous solution to which an Al etch inhibitor is added has been commercialized. In the present embodiment, the natural oxide film on the back surface S 2 of the substrate 101 is removed by a pretreatment for about 10 seconds using a hydrofluoric acid buffer solution before etching with an alkaline aqueous solution. For example, a TMAH aqueous solution to which an Al etch inhibitor is added can obtain a silicon etching rate of about 1 μm / min at 80 ° C. with respect to the (100) surface of silicon.

上述のように、アルカリ水溶液に対するシリコン基板１０１のエッチング速度は、ドープされた不純物の密度に大きく依存する。例えば、ＴＭＡＨに対するシリコン基板１０１のエッチング速度は、高濃度に不純物イオンが注入されることで、１／１０程度にまで低下し得る。   As described above, the etching rate of the silicon substrate 101 with respect to the alkaline aqueous solution greatly depends on the density of the doped impurities. For example, the etching rate of the silicon substrate 101 with respect to TMAH can be reduced to about 1/10 by implanting impurity ions at a high concentration.

よって、図９(Ｂ)に示すエッチングの際には、不純物領域２０１がエッチングストッパとして機能する。これにより、基板１０１の表面Ｓ1側には、不純物領域２０１を含み、圧電素子１０２の下部電極として機能する支持体１１１が形成され、基板１０１の裏面Ｓ2側には、支持体１１１の下部に位置する裏面空洞１２１が形成される（図９(Ｂ)）。即ち、支持体１１１と裏面空洞１２１が同時に形成される。 Therefore, the impurity region 201 functions as an etching stopper in the etching illustrated in FIG. As a result, the support body 111 including the impurity region 201 and functioning as the lower electrode of the piezoelectric element 102 is formed on the surface S 1 side of the substrate 101, and the lower portion of the support body 111 is formed on the back surface S 2 side of the substrate 101. The back surface cavity 121 located in the region is formed (FIG. 9B). That is, the support body 111 and the back surface cavity 121 are formed simultaneously.

次に、基板１０１及びサポート基板２２１を、サポート基板２２１の剥離液に浸漬し、サポート基板２２１及び貼り付け用樹脂２１１を、基板１０１から除去する（図９(Ｃ)）。樹脂２１１を溶解する剥離液は、ウエーハ内のＱＣ領域等に予め用意された貫通口や、圧電素子１０２の貫通孔１３１（図７）から浸透するため、サポート基板２２１は、剥離時に応力をかけることなく脱離可能である。サポート基板２２１及び貼り付け用樹脂２１１の除去後には、基板１０１を洗浄した後、アッシャーにより残渣を除去する。   Next, the substrate 101 and the support substrate 221 are immersed in a stripping solution for the support substrate 221, and the support substrate 221 and the bonding resin 211 are removed from the substrate 101 (FIG. 9C). Since the peeling solution for dissolving the resin 211 permeates through a through-hole prepared in advance in the QC region or the like in the wafer or the through-hole 131 (FIG. 7) of the piezoelectric element 102, the support substrate 221 applies stress at the time of peeling. It is possible to detach without. After the support substrate 221 and the bonding resin 211 are removed, the substrate 101 is washed, and then the residue is removed by an asher.

以上のように、本実施形態の圧電ＭＥＭＳ素子は、下部電極として機能する支持体１１１と、圧電膜１１２と、上部電極１１３とを備え、支持体１１１は、少なくとも、第１の厚さＸ1を有する部分と、第１の厚さＸ1よりも厚い第２の厚さＸ2を有する部分とを含んでいる。これにより、本実施形態では、圧電膜１１２の膜応力によるメンブレンの不均一な撓みが原因の圧電素子特性のばらつきを抑制することができると共に、圧電素子１０２の感度を向上させることができる。 As described above, the piezoelectric MEMS element of the present embodiment includes the support 111 that functions as a lower electrode, the piezoelectric film 112, and the upper electrode 113, and the support 111 has at least the first thickness X 1. And a portion having a second thickness X 2 that is thicker than the first thickness X 1 . As a result, in this embodiment, it is possible to suppress variations in piezoelectric element characteristics caused by non-uniform bending of the membrane due to the film stress of the piezoelectric film 112, and it is possible to improve the sensitivity of the piezoelectric element 102.

（第３実施形態）
図１０は、第３実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図である。 (Third embodiment)
FIG. 10 is a side sectional view showing the structure of the piezoelectric MEMS element according to the third embodiment.

本実施形態では、第１実施形態の半導体基板１０１、圧電素子１０２、裏面空洞１２１がそれぞれ、ＳＯＩ（Semiconductor On Insulator）基板３０１、圧電素子３０２、裏面空洞３２１に置き換えられている。ＳＯＩ基板３０１は、本発明の基板の例である。   In the present embodiment, the semiconductor substrate 101, the piezoelectric element 102, and the back surface cavity 121 of the first embodiment are replaced with an SOI (Semiconductor On Insulator) substrate 301, a piezoelectric element 302, and a back surface cavity 321, respectively. The SOI substrate 301 is an example of the substrate of the present invention.

ＳＯＩ基板３０１は、半導体基板３１１と、半導体基板３１１上に形成された埋込絶縁膜３１２と、埋込絶縁膜３１２上に形成された半導体層３１３とを備える。ここでは、半導体基板３１１はｎ型シリコン基板、埋込絶縁膜３１２はシリコン酸化膜、半導体層３１３はｎ型シリコン層となっている。なお、半導体基板３１１及び半導体層３１３の比抵抗値はここでは、０．１〜１０［Ωｃｍ］程度である。   The SOI substrate 301 includes a semiconductor substrate 311, a buried insulating film 312 formed on the semiconductor substrate 311, and a semiconductor layer 313 formed on the buried insulating film 312. Here, the semiconductor substrate 311 is an n-type silicon substrate, the buried insulating film 312 is a silicon oxide film, and the semiconductor layer 313 is an n-type silicon layer. Here, the specific resistance values of the semiconductor substrate 311 and the semiconductor layer 313 are about 0.1 to 10 [Ωcm].

図１０では、ＳＯＩ基板３０１の表面がＳ1で示され、ＳＯＩ基板３０１の裏面がＳ2で示されている。ＳＯＩ基板３０１の表面Ｓ1側には、半導体層３１３の一部から、支持体３１４が形成されており、ＳＯＩ基板３０１の裏面Ｓ2側には、支持体３１４の下部に、裏面空洞３２１が形成されている。本実施形態では、圧電素子３０２は、裏面空洞３２１の上方において支持体３１４上に設けられている。本実施形態では、埋込絶縁膜３１２をエッチングストッパとして、ＳＯＩ基板３０１を裏面Ｓ2側からエッチングすることで、ＳＯＩ基板３０１の表面Ｓ1側に支持体３１４を形成し、ＳＯＩ基板３０１の裏面Ｓ2側に裏面空洞３２１を形成する。 In FIG. 10, the surface of the SOI substrate 301 is indicated by S 1 , and the back surface of the SOI substrate 301 is indicated by S 2 . A support body 314 is formed from a part of the semiconductor layer 313 on the surface S 1 side of the SOI substrate 301, and a back surface cavity 321 is formed below the support body 314 on the back surface S 2 side of the SOI substrate 301. Is formed. In the present embodiment, the piezoelectric element 302 is provided on the support 314 above the back surface cavity 321. In this embodiment, by using the embedded insulating film 312 as an etching stopper, the SOI substrate 301 is etched from the back surface S 2 side to form the support 314 on the front surface S 1 side of the SOI substrate 301, and the back surface of the SOI substrate 301. A back cavity 321 is formed on the S 2 side.

支持体３１４は、その表面に不純物がドープされており、圧電素子３０２の下部電極として機能する。当該不純物はここでは、Ｂ（ボロン）である。支持体３１４の表面は、当該不純物のドープにより、ｐ型半導体層となっている。具体的には、このｐ型半導体層が、圧電素子３０２の下部電極として機能する。   The support 314 is doped with impurities on its surface and functions as a lower electrode of the piezoelectric element 302. Here, the impurity is B (boron). The surface of the support 314 is a p-type semiconductor layer by doping the impurities. Specifically, this p-type semiconductor layer functions as a lower electrode of the piezoelectric element 302.

なお、本実施形態では、上記のｐ型半導体層は、半導体層３１３の表面全体に形成されている。図１０では、半導体層３１３のうち、ｎ型半導体層の部分が３１３ｎで示され、ｐ型半導体層の部分が３１３ｐで示されている。   In the present embodiment, the p-type semiconductor layer is formed on the entire surface of the semiconductor layer 313. In FIG. 10, the n-type semiconductor layer portion of the semiconductor layer 313 is indicated by 313n, and the p-type semiconductor layer portion is indicated by 313p.

圧電素子３０２は、下部電極として機能する支持体３１４と、支持体３１４上に形成された圧電膜３１５と、圧電膜３１５上に形成された上部電極３１６とを備える。圧電膜３１５は、ここではＡｌＮ膜であるが、その他の強誘電体膜、例えば、ＺｎＯ膜やＰＺＴ膜でも構わない。また、上部電極３１６は、ここではＡｌ層であるが、その他のメタル層でも構わない。   The piezoelectric element 302 includes a support body 314 that functions as a lower electrode, a piezoelectric film 315 formed on the support body 314, and an upper electrode 316 formed on the piezoelectric film 315. The piezoelectric film 315 is an AlN film here, but may be another ferroelectric film such as a ZnO film or a PZT film. The upper electrode 316 is an Al layer here, but may be another metal layer.

ここで、圧電膜３１５の構造の詳細について説明する。   Here, the details of the structure of the piezoelectric film 315 will be described.

圧電膜３１５は、図１０に示すように、メンブレンの周辺部に位置し、第１の厚さＹ1を有する部分と、メンブレンの中心部に位置し、第２の厚さＹ2を有する部分とを含んでおり、第２の厚さＹ2は、第１の厚さＹ1よりも厚くなっている（即ち、Ｙ2＞Ｙ1）。第１の厚さＹ1を有する部分は、本発明の第１の圧電膜部分の例であり、第２の厚さＹ2を有する部分は、本発明の第２の圧電膜部分の例である。 As shown in FIG. 10, the piezoelectric film 315 is located at the periphery of the membrane and has a portion having a first thickness Y 1 and a portion located at the center of the membrane and having a second thickness Y 2. The second thickness Y 2 is thicker than the first thickness Y 1 (ie, Y 2 > Y 1 ). The portion having the first thickness Y 1 is an example of the first piezoelectric film portion of the present invention, and the portion having the second thickness Y 2 is an example of the second piezoelectric film portion of the present invention. is there.

上述のように、圧電素子３０２の出力信号のエネルギーは、圧電膜３１５に蓄えられる歪みエネルギーに比例する。そのため、圧電膜３１５の面積は、できるだけ広いことが好ましく、圧電膜３１５の厚さは、できるだけ厚いことが好ましい。しかしながら、圧電膜３１５を大きくすると、ＭＥＭＳ構造体の剛性が大きくなり、外力の印加による歪みが小さくなってしまう。   As described above, the energy of the output signal of the piezoelectric element 302 is proportional to the strain energy stored in the piezoelectric film 315. For this reason, the area of the piezoelectric film 315 is preferably as large as possible, and the thickness of the piezoelectric film 315 is preferably as thick as possible. However, when the piezoelectric film 315 is enlarged, the rigidity of the MEMS structure is increased, and distortion due to application of external force is reduced.

そこで、本実施形態では、圧電膜３１５に、厚さＹ1を有する部分と、厚さＹ2を有する部分とを設ける。これにより、本実施形態では、圧電膜３１５の厚さを、全体的ではなく部分的に厚くすることが可能になる。これにより、本実施形態では、ＭＥＭＳ構造体の剛性が大きくなるのを抑えつつ、圧電膜３１５に蓄えられる歪みエネルギーを増やすことが可能になる。本実施形態によれば、ＭＥＭＳ構造体に発生する歪みエネルギーを有効に検出できるようになり、圧電素子３０２の感度を向上させることができる。図１０では、メンブレンの中心部では、圧電膜３１５が厚く形成され、メンブレンの周辺部では、圧電膜３１５が薄く形成されている。 Therefore, in the present embodiment, the piezoelectric film 315 is provided with a portion having a thickness Y 1 and a portion having a thickness Y 2 . Accordingly, in the present embodiment, the thickness of the piezoelectric film 315 can be partially increased rather than overall. Thereby, in this embodiment, it becomes possible to increase the strain energy stored in the piezoelectric film 315 while suppressing the rigidity of the MEMS structure from increasing. According to the present embodiment, strain energy generated in the MEMS structure can be detected effectively, and the sensitivity of the piezoelectric element 302 can be improved. In FIG. 10, the piezoelectric film 315 is formed thick at the center of the membrane, and the piezoelectric film 315 is formed thin at the periphery of the membrane.

なお、本実施形態では、圧電膜３１５を上方から見た場合、圧電膜３１５は、裏面空洞３２１の平面パターン内部において、２種類の厚さ（Ｙ1及びＹ2）を有しているが、３種類以上の厚さを有していても構わない。即ち、圧電膜３１５は、裏面空洞３２１の平面パターン内部において、第１から第Ｍ（Ｍは３以上の整数）の厚さを有する第１から第Ｍの圧電膜部分を有していても構わない。 In this embodiment, when the piezoelectric film 315 is viewed from above, the piezoelectric film 315 has two types of thicknesses (Y 1 and Y 2 ) inside the plane pattern of the back surface cavity 321. You may have three or more types of thickness. That is, the piezoelectric film 315 may have first to Mth piezoelectric film portions having a thickness of 1st to Mth (M is an integer of 3 or more) inside the plane pattern of the back surface cavity 321. Absent.

また、厚さＹ1やＹ2の値としては、任意の値を選択可能である。本実施形態では、厚さＹ1は例えば０．５μｍに設定し、厚さＹ2は例えば１．０μｍに設定する。 Also, any value can be selected as the value of the thickness Y 1 or Y 2 . In the present embodiment, the thickness Y 1 is set to 0.5 μm, for example, and the thickness Y 2 is set to 1.0 μm, for example.

また、図１０に示す断面において、厚さＹ2を有する部分（中央の部分）の幅や、厚さＹ1を有する部分（左右の部分）の幅としては、任意の値を選択可能である。本実施形態では、中央の部分の幅は例えば８００μｍに設定し、左右の部分の幅は例えば、それぞれ１０００μｍに設定する。 Further, in the cross section shown in FIG. 10, an arbitrary value can be selected as the width of the portion having the thickness Y 2 (center portion) and the width of the portion having the thickness Y 1 (left and right portions). . In this embodiment, the width of the central portion is set to 800 μm, for example, and the width of the left and right portions is set to 1000 μm, for example.

また、図１０に示す断面では、厚さＹ1を有する部分の圧電膜３１５と、厚さＹ2を有する部分の圧電膜３１５は、分断されているが、これらの圧電膜３１５同士は、別の断面において繋がっている。同様に、図１０に示す断面では、前者の圧電膜３１５上の上部電極３１６と、後者の圧電膜３１５上の上部電極３１６は、分断されているが、これらの上部電極３１６同士は、別の断面において繋がっている。これらは、後述する第４実施形態、第１比較例、第２比較例でも同様である。 In the cross section shown in FIG. 10, the piezoelectric film 315 in the portion having the thickness Y 1 and the piezoelectric film 315 in the portion having the thickness Y 2 are divided, but these piezoelectric films 315 are separated from each other. Are connected in the cross section. Similarly, in the cross section shown in FIG. 10, the upper electrode 316 on the former piezoelectric film 315 and the upper electrode 316 on the latter piezoelectric film 315 are separated, but these upper electrodes 316 are separated from each other. Connected in cross section. The same applies to a fourth embodiment, a first comparative example, and a second comparative example, which will be described later.

以下、図１０を参照しながら、本実施形態の圧電ＭＥＭＳ素子の製造方法について説明する。   Hereinafter, the manufacturing method of the piezoelectric MEMS element of the present embodiment will be described with reference to FIG.

まず、圧電ＭＥＭＳ素子を製造するためのＳＯＩ基板３０１を用意する（図１０）。上述のように、ＳＯＩ基板３０１は、半導体基板３１１と、半導体基板３１１上に形成された埋込絶縁膜３１２と、埋込絶縁膜３１２上に形成された半導体層３１３とを備える。   First, an SOI substrate 301 for manufacturing a piezoelectric MEMS element is prepared (FIG. 10). As described above, the SOI substrate 301 includes the semiconductor substrate 311, the buried insulating film 312 formed on the semiconductor substrate 311, and the semiconductor layer 313 formed on the buried insulating film 312.

次に、半導体層３１３上にレジストパターンを形成し、当該レジストパターンをマスクとして、半導体層３１３の表面にＢ（ボロン）イオンを注入する。イオン注入条件は、加速電圧を250kVとし、ドース量を1×1015atoms/cm2とする。次に、上記レジストパターンを剥離した後、１１００℃でＳＯＩ基板３０１のアニールを行う。これにより、半導体層３１３の表面には、１〜５μｍの深さまでの不純物密度が1×1016atoms/cm3となるp型半導体層３１３ｐが形成される（図１０）。このｐ型半導体層３１３ｐは、半導体層３１３内に形成され、ｐｎ接合面及び埋込絶縁膜３１２を介して、半導体基板３１１と電気的に絶縁される。 Next, a resist pattern is formed over the semiconductor layer 313, and B (boron) ions are implanted into the surface of the semiconductor layer 313 using the resist pattern as a mask. The ion implantation conditions are an acceleration voltage of 250 kV and a dose amount of 1 × 10 15 atoms / cm 2 . Next, after removing the resist pattern, the SOI substrate 301 is annealed at 1100 ° C. As a result, a p-type semiconductor layer 313p having an impurity density of 1 × 10 16 atoms / cm 3 up to a depth of 1 to 5 μm is formed on the surface of the semiconductor layer 313 (FIG. 10). The p-type semiconductor layer 313p is formed in the semiconductor layer 313, and is electrically insulated from the semiconductor substrate 311 through the pn junction surface and the buried insulating film 312.

次に、反応性マグネトロンスパッタ法により、半導体層３１３上に、厚さ０．５μｍのＡｌＮ膜を堆積する。この厚さが、上記の第１の厚さＹ1に相当する（図１０）。このスパッタリングでは、スパッタガスはＡｒとＮ2の混合ガスとし、ターゲットパワーは５ｋＷとする。次に、塩素系ガスを使用したＲＩＥにより、当該ＡｌＮ膜をパターニングする。 Next, an AlN film having a thickness of 0.5 μm is deposited on the semiconductor layer 313 by reactive magnetron sputtering. This thickness corresponds to the first thickness Y 1 (FIG. 10). In this sputtering, the sputtering gas is a mixed gas of Ar and N 2 and the target power is 5 kW. Next, the AlN film is patterned by RIE using a chlorine-based gas.

次に、再び反応性マグネトロンスパッタ法により、上記ＡｌＮ膜上に、厚さ０．５μｍのＡｌＮ膜を堆積する。この厚さと上述の厚さとの和が、上記の第２の厚さＹ2に相当する（図１０）。このスパッタリングの際の条件は、上述の条件と同様である。次に、塩素系ガスを使用したＲＩＥにより、当該ＡｌＮ膜をパターニングする。これにより、第１の厚さＹ1（＝０．５μｍ）の部分と、第２の厚さＹ2（＝１．０μｍ）の部分とを含む圧電膜３１５が形成される（図１０）。 Next, an AlN film having a thickness of 0.5 μm is deposited on the AlN film again by reactive magnetron sputtering. The sum of this thickness and the above-mentioned thickness corresponds to the above-mentioned second thickness Y 2 (FIG. 10). The conditions for this sputtering are the same as those described above. Next, the AlN film is patterned by RIE using a chlorine-based gas. Thereby, a piezoelectric film 315 including a portion having a first thickness Y 1 (= 0.5 μm) and a portion having a second thickness Y 2 (= 1.0 μm) is formed (FIG. 10).

このように、本実施形態では、圧電膜３１５が、１回の堆積処理ではなく、２回の堆積処理により形成される。このような２回の堆積処理には、１回の堆積処理に比べ、厚さＹ1の部分の圧電膜３１５の上面の膜質が良好になるという利点がある。 Thus, in the present embodiment, the piezoelectric film 315 is formed not by one deposition process but by two deposition processes. Such a two-time deposition process has an advantage that the film quality on the upper surface of the piezoelectric film 315 in the portion of the thickness Y 1 becomes better than the one-time deposition process.

次に、再び反応性マグネトロンスパッタ法により、圧電膜３１５上に、厚さ０．５μｍのＡｌ層を堆積する（図１０）。このスパッタリングの際の条件は、上述の条件と同様である。次に、塩素系ガスを使用したＲＩＥにより、当該Ａｌ層をパターニングする。これにより、厚さ０．５μｍの上部電極３１６が形成される（図１０）。なお、Ａｌ層のパターニングは、薬液を用いたウェットエッチングで行っても構わない。   Next, an Al layer having a thickness of 0.5 μm is deposited on the piezoelectric film 315 again by reactive magnetron sputtering (FIG. 10). The conditions for this sputtering are the same as those described above. Next, the Al layer is patterned by RIE using a chlorine-based gas. As a result, an upper electrode 316 having a thickness of 0.5 μm is formed (FIG. 10). The Al layer may be patterned by wet etching using a chemical solution.

次に、ＳＯＩ基板３０１の表面Ｓ1側から、ＲＩＥにより、ＳＯＩ基板３０１のエッチングを行い、半導体層３１３を貫通する貫通孔を形成する。当該ＲＩＥには、塩素系ガス又はフッ素系ガスが使用される。また、当該ＲＩＥでは、埋込絶縁膜３１２がエッチングストッパとして使用される。 Next, the SOI substrate 301 is etched by RIE from the surface S 1 side of the SOI substrate 301 to form a through hole that penetrates the semiconductor layer 313. Chlorine gas or fluorine gas is used for the RIE. In the RIE, the buried insulating film 312 is used as an etching stopper.

次に、ＳＯＩ基板３０１の裏面Ｓ2側から、Ｄ−ＲＩＥ（Deep Reactive Ion Etching）により、ＳＯＩ基板３０１のエッチングを行い、半導体基板３１１が除去され埋込絶縁膜３１２が露出した空洞を形成する。次に、ＢＨＦ水溶液を用いて、当該空洞内の埋込絶縁膜３１２をエッチング除去する。これにより、ＳＯＩ基板３０１の裏面Ｓ2側に、裏面空洞３２１が形成される（図１０）。さらには、裏面空洞３２１が、上記の貫通孔と繋がる。なお、埋込絶縁膜３１２のエッチング除去は、弗素系ガスを用いたＲＩＥにより行ってもよい。 Next, the SOI substrate 301 is etched from the back surface S 2 side of the SOI substrate 301 by D-RIE (Deep Reactive Ion Etching) to form a cavity in which the semiconductor substrate 311 is removed and the embedded insulating film 312 is exposed. . Next, the buried insulating film 312 in the cavity is removed by etching using an aqueous BHF solution. Thereby, a back surface cavity 321 is formed on the back surface S 2 side of the SOI substrate 301 (FIG. 10). Furthermore, the back surface cavity 321 is connected to the through hole. Note that the buried insulating film 312 may be removed by RIE using a fluorine-based gas.

本実施形態では、このような方法で、圧電ＭＥＭＳ素子（ここでは圧電ＭＥＭＳマイクロフォン）を作製することができる。本発明者らが、この方法で圧電ＭＥＭＳマイクロフォンを作製したところ、当該マイクロフォンは、１ｋＨｚにおいて音圧感度−４３ｄＢを示した。   In this embodiment, a piezoelectric MEMS element (here, a piezoelectric MEMS microphone) can be manufactured by such a method. When the present inventors produced a piezoelectric MEMS microphone by this method, the microphone showed a sound pressure sensitivity of -43 dB at 1 kHz.

ここで、第１比較例の圧電ＭＥＭＳ素子を、図１１に示す。図１１は、第１比較例の圧電ＭＥＭＳ素子の構造を示す側方断面図である。図１０の圧電膜３１５が、２種類の厚さを有しているのに対し、図１１の圧電膜３１５は、１種類の厚さ（＝１．０μｍ）のみを有している。本発明者らが、上記の方法で図１１の圧電ＭＥＭＳ素子（圧電ＭＥＭＳマイクロフォン）を作製したところ、当該マイクロフォンは、中心部の圧電膜部分の幅や周辺部の圧電膜部分の幅を最適化しても、１ｋＨｚにおいて音圧感度−４７ｄＢにしか到らなかった。   Here, the piezoelectric MEMS element of the first comparative example is shown in FIG. FIG. 11 is a side sectional view showing the structure of the piezoelectric MEMS element of the first comparative example. The piezoelectric film 315 in FIG. 10 has two types of thickness, whereas the piezoelectric film 315 in FIG. 11 has only one type of thickness (= 1.0 μm). When the present inventors produced the piezoelectric MEMS element (piezoelectric MEMS microphone) of FIG. 11 by the above method, the microphone optimized the width of the piezoelectric film portion in the central portion and the width of the piezoelectric film portion in the peripheral portion. However, the sound pressure sensitivity reached only -47 dB at 1 kHz.

以上のように、本実施形態の圧電ＭＥＭＳ素子は、下部電極として機能する支持体３１４と、圧電膜３１５と、上部電極３１６とを備え、圧電膜３１５は、少なくとも、第１の厚さＹ1を有する部分と、第１の厚さＹ1よりも厚い第２の厚さＹ2を有する部分とを含んでいる。これにより、本実施形態では、ＭＥＭＳ構造体に発生する歪みエネルギーを有効に検出できるようになり、圧電素子３０２の感度を向上させることができる。 As described above, the piezoelectric MEMS element of the present embodiment includes the support 314 functioning as the lower electrode, the piezoelectric film 315, and the upper electrode 316, and the piezoelectric film 315 has at least the first thickness Y 1. And a portion having a second thickness Y 2 that is thicker than the first thickness Y 1 . Thereby, in this embodiment, the distortion energy generated in the MEMS structure can be detected effectively, and the sensitivity of the piezoelectric element 302 can be improved.

なお、図１２は、第３実施形態の圧電ＭＥＭＳ素子の構造の変形例を示す側方断面図である。第３実施形態では、図１０に示すＳＯＩ基板３０１、裏面空洞３２１をそれぞれ、図１２に示すように、第１実施形態の半導体基板１０１、裏面空洞１２１に置き換えても構わない。即ち、第３実施形態では、図１０を参照して説明した方法で圧電ＭＥＭＳ素子を製造する際に、ＳＯＩ基板３０１の代わりに半導体基板１０１を用意し、半導体基板１０１に、図５に示す方法で、裏面空洞３２１の代わりに裏面空洞１２１を形成しても構わない。この場合、半導体層３１３内のｎ型半導体層３１３ｎ及びｐ型半導体層３１３ｐはそれぞれ、半導体基板１０１内のｐ型半導体層１０１ｐ及びｎ型半導体層１０１ｎに置き換えられ、ｎ型半導体層１０１ｎが、不純物領域２０１として使用される。   FIG. 12 is a side sectional view showing a modification of the structure of the piezoelectric MEMS element according to the third embodiment. In the third embodiment, the SOI substrate 301 and the back surface cavity 321 shown in FIG. 10 may be replaced with the semiconductor substrate 101 and the back surface cavity 121 of the first embodiment, respectively, as shown in FIG. That is, in the third embodiment, when the piezoelectric MEMS element is manufactured by the method described with reference to FIG. 10, the semiconductor substrate 101 is prepared instead of the SOI substrate 301, and the method shown in FIG. Thus, the back surface cavity 121 may be formed instead of the back surface cavity 321. In this case, the n-type semiconductor layer 313n and the p-type semiconductor layer 313p in the semiconductor layer 313 are replaced with the p-type semiconductor layer 101p and the n-type semiconductor layer 101n in the semiconductor substrate 101, respectively. Used as area 201.

（第４実施形態）
図１３は、第４実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図である。 (Fourth embodiment)
FIG. 13 is a side sectional view showing the structure of the piezoelectric MEMS element of the fourth embodiment.

本実施形態の圧電ＭＥＭＳ素子には、第３実施形態の圧電ＭＥＭＳ素子と同様、ＳＯＩ基板３０１と、圧電素子３０２と、裏面空洞３２１とが設けられている。ＳＯＩ基板３０１は、半導体基板３１１と、埋込絶縁膜３１２と、半導体層３１３とを備え、圧電素子３０２は、下部電極として機能する支持体３１４と、圧電膜３１５と、上部電極３１６とを備える。   The piezoelectric MEMS element of this embodiment is provided with an SOI substrate 301, a piezoelectric element 302, and a back surface cavity 321 as in the piezoelectric MEMS element of the third embodiment. The SOI substrate 301 includes a semiconductor substrate 311, a buried insulating film 312, and a semiconductor layer 313, and the piezoelectric element 302 includes a support 314 that functions as a lower electrode, a piezoelectric film 315, and an upper electrode 316. .

ここで、圧電膜３１５と支持体３１４の構造の詳細について説明する。   Here, the details of the structure of the piezoelectric film 315 and the support 314 will be described.

本実施形態の圧電膜３１５は、第３実施形態の圧電膜３１５と同様、メンブレンの周辺部に位置し、第１の厚さＹ1を有する部分と、メンブレンの中心部に位置し、第２の厚さＹ2を有する部分とを含んでおり、第２の厚さＹ2は、第１の厚さＹ1よりも厚くなっている（即ち、Ｙ2＞Ｙ1）。第１の厚さＹ1を有する部分は、本発明の第１の圧電膜部分の例であり、第２の厚さＹ2を有する部分は、本発明の第２の圧電膜部分の例である。 Similar to the piezoelectric film 315 of the third embodiment, the piezoelectric film 315 of the present embodiment is located at the periphery of the membrane, is located at the portion having the first thickness Y 1 , and is located at the center of the membrane. of includes a portion having a thickness Y 2, second thickness Y 2 is thicker than the first thickness Y 1 (i.e., Y 2> Y 1). The portion having the first thickness Y 1 is an example of the first piezoelectric film portion of the present invention, and the portion having the second thickness Y 2 is an example of the second piezoelectric film portion of the present invention. is there.

また、本実施形態では、支持体３１４も、メンブレンの周辺部に位置し、第１の厚さＺ1を有する部分と、メンブレンの中心部に位置し、第２の厚さＺ2を有する部分とを含んでおり、第２の厚さＺ2は、第１の厚さＺ1よりも厚くなっている（即ち、Ｚ2＞Ｚ1）。第１の厚さＺ1を有する部分は、本発明の第１の支持体部分の例であり、第２の厚さＺ2を有する部分は、本発明の第２の支持体部分の例である。 In the present embodiment, the support 314 is also located at the periphery of the membrane and has a portion having the first thickness Z 1 and a portion located at the center of the membrane and having the second thickness Z 2. The second thickness Z 2 is larger than the first thickness Z 1 (ie, Z 2 > Z 1 ). The portion having the first thickness Z 1 is an example of the first support portion of the present invention, and the portion having the second thickness Z 2 is an example of the second support portion of the present invention. is there.

その結果、本実施形態では、図１３に示すように、メンブレンの中心部の支持体３１４と圧電膜３１５が、共に厚くなっており、メンブレンの周辺部の支持体３１４と圧電膜３１５が、共に薄くなっている。本実施形態によれば、周辺部の支持体３１４と圧電膜３１５が共に薄くなることで、音圧が印加された際に同じ曲率となる中心部の領域が増加し、圧電素子３０２の感度が向上する。   As a result, in this embodiment, as shown in FIG. 13, the support 314 and the piezoelectric film 315 at the center of the membrane are both thick, and the support 314 and the piezoelectric film 315 at the periphery of the membrane are both It is getting thinner. According to the present embodiment, since the peripheral support 314 and the piezoelectric film 315 are both thinned, the central region having the same curvature when the sound pressure is applied is increased, and the sensitivity of the piezoelectric element 302 is increased. improves.

ここで、第２比較例の圧電ＭＥＭＳ素子を、図１４に示す。図１４は、第２比較例の圧電ＭＥＭＳ素子の構造を示す側方断面図である。図１４では、支持体３１４は、中心部で厚くなっており、周辺部で薄くなっているが、圧電膜３１５は、中心部でも周辺部でも同じ厚さとなっている。そのため、第２比較例では、周辺部の支持体３１４を薄くした効果が、圧電膜３１５の存在により緩和されてしまう上、周辺部では中立面が圧電膜３１５に近くなり、圧電素子３０２の感度が向上しにくくなってしまう。   Here, the piezoelectric MEMS element of the second comparative example is shown in FIG. FIG. 14 is a side sectional view showing the structure of the piezoelectric MEMS element of the second comparative example. In FIG. 14, the support 314 is thick at the center and thin at the periphery, but the piezoelectric film 315 has the same thickness at the center and the periphery. Therefore, in the second comparative example, the effect of thinning the peripheral support 314 is mitigated by the presence of the piezoelectric film 315, and the neutral surface is close to the piezoelectric film 315 in the peripheral part. Sensitivity is difficult to improve.

一方、図１３では、支持体３１４及び圧電膜３１５に加えて、上部電極３１６も、中心部で厚くなっていると共に、周辺部で薄くなっている。本実施形態では、支持体３１４の厚さと、圧電膜３１５の厚さと、上部電極３１６の厚さとの比は、中心部と周辺部とでほぼ同じ値に設定することが望ましい。これにより、本実施形態では、周辺部の剛性の低下による圧電素子３０２の感度の向上を図りつつ、効果的に機械信号を検出することが可能となる。   On the other hand, in FIG. 13, in addition to the support 314 and the piezoelectric film 315, the upper electrode 316 is also thicker at the center and thinner at the periphery. In the present embodiment, it is desirable that the ratio of the thickness of the support 314, the thickness of the piezoelectric film 315, and the thickness of the upper electrode 316 is set to substantially the same value in the central portion and the peripheral portion. Thereby, in this embodiment, it becomes possible to detect a mechanical signal effectively, aiming at the improvement of the sensitivity of the piezoelectric element 302 by the fall of the rigidity of a peripheral part.

なお、本実施形態では、圧電膜３１５を上方から見た場合、圧電膜３１５は、裏面空洞３２１の平面パターン内部において、２種類の厚さ（Ｙ1及びＹ2）を有しているが、３種類以上の厚さを有していても構わない。即ち、圧電膜３１５は、裏面空洞３２１の平面パターン内部において、第１から第Ｍ（Ｍは３以上の整数）の厚さを有する第１から第Ｍの圧電膜部分を有していても構わない。 In this embodiment, when the piezoelectric film 315 is viewed from above, the piezoelectric film 315 has two types of thicknesses (Y 1 and Y 2 ) inside the plane pattern of the back surface cavity 321. You may have three or more types of thickness. That is, the piezoelectric film 315 may have first to Mth piezoelectric film portions having a thickness of 1st to Mth (M is an integer of 3 or more) inside the plane pattern of the back surface cavity 321. Absent.

また、本実施形態では、支持体３１４を上方から見た場合、支持体３１４は、裏面空洞３２１の平面パターン内部において、２種類の厚さ（Ｚ1及びＺ2）を有しているが、３種類以上の厚さを有していても構わない。即ち、支持体３１４は、裏面空洞３２１の平面パターン内部において、第１から第Ｋ（Ｋは３以上の整数）の厚さを有する第１から第Ｋの支持体部分を有していても構わない。 In the present embodiment, when the support 314 is viewed from above, the support 314 has two types of thicknesses (Z 1 and Z 2 ) inside the plane pattern of the back surface cavity 321. You may have three or more types of thickness. That is, the support body 314 may have first to Kth support body portions having a thickness of 1st to Kth (K is an integer of 3 or more) inside the plane pattern of the back surface cavity 321. Absent.

また、厚さＹ1，Ｙ2，Ｚ1，Ｚ2の値としては、任意の値を選択可能である。本実施形態では、厚さＹ1，Ｙ2，Ｚ1，Ｚ2は例えば、それぞれ０．２５μｍ，１．００μｍ，１．００μｍ，３．００μｍに設定する。この場合、下部電極３１６の厚さは、中心部と周辺部とで同じ値にしても異なる値にしてもよいが、同じ値にする場合には、例えば、０．１０μｍとする。 Moreover, arbitrary values can be selected as the values of the thicknesses Y 1 , Y 2 , Z 1 , and Z 2 . In this embodiment, the thicknesses Y 1 , Y 2 , Z 1 , and Z 2 are set to, for example, 0.25 μm, 1.00 μm, 1.00 μm, and 3.00 μm, respectively. In this case, the thickness of the lower electrode 316 may be the same value or a different value in the central portion and the peripheral portion.

また、図１３に示す断面において、厚さＹ2及びＺ2を有する部分（中央の部分）の幅や、厚さＹ1及びＺ1を有する部分（左右の部分）の幅としては、任意の値を選択可能である。本実施形態では、中央の部分の幅は例えば８００μｍに設定し、左右の部分の幅は例えば、それぞれ１０００μｍに設定する。 In the cross section shown in FIG. 13, the width of the portion having the thicknesses Y 2 and Z 2 (center portion) and the width of the portions having the thickness Y 1 and Z 1 (left and right portions) are arbitrary. A value can be selected. In this embodiment, the width of the central portion is set to 800 μm, for example, and the width of the left and right portions is set to 1000 μm, for example.

本発明者らは、これらの厚さ及び幅の値を使用して、第４実施形態と第２比較例の感度を比較した。第４実施形態については、上記の厚さ及び幅の値を使用した。第２比較例については、Ｙ1，Ｙ2の値を１．００μｍとし、中央の部分の幅を９００μｍとした以外、上記の厚さ及び幅の値を使用した。その結果、第４実施形態における感度は、第２比較例における感度に比べ、約２ｄＢ向上した。 The present inventors used these thickness and width values to compare the sensitivity of the fourth embodiment and the second comparative example. For the fourth embodiment, the thickness and width values described above were used. For the second comparative example, the values of thickness and width described above were used except that the values of Y 1 and Y 2 were 1.00 μm and the width of the central portion was 900 μm. As a result, the sensitivity in the fourth embodiment was improved by about 2 dB compared to the sensitivity in the second comparative example.

また、本実施形態の圧電ＭＥＭＳ素子の製造方法については、第３実施形態のそれと同様である。ただし、本実施形態では、半導体層３１３内にｐ型半導体層３１３ｐを形成する前に、半導体層３１３に、厚さＺ1の部分と第２の厚さＺ2の部分とを設けておく必要がある。 Further, the manufacturing method of the piezoelectric MEMS element of this embodiment is the same as that of the third embodiment. However, in this embodiment, before forming the p-type semiconductor layer 313p in the semiconductor layer 313, it is necessary to provide the semiconductor layer 313 with a portion having a thickness Z 1 and a portion having a second thickness Z 2. There is.

以上のように、本実施形態の圧電ＭＥＭＳ素子は、下部電極として機能する支持体３１４と、圧電膜３１５と、上部電極３１６とを備え、圧電膜３１５は、少なくとも、第１の厚さＹ1を有する部分と、第１の厚さＹ1よりも厚い第２の厚さＹ2を有する部分とを含んでおり、支持体３１４は、少なくとも、第１の厚さＺ1を有する部分と、第１の厚さＺ1よりも厚い第２の厚さＺ2を有する部分とを含んでいる。これにより、本実施形態では、ＭＥＭＳ構造体に発生する歪みエネルギーを有効に検出できるようになり、圧電素子３０２の感度を向上させることができる。 As described above, the piezoelectric MEMS element of the present embodiment includes the support 314 functioning as the lower electrode, the piezoelectric film 315, and the upper electrode 316, and the piezoelectric film 315 has at least the first thickness Y 1. And a portion having a second thickness Y 2 greater than the first thickness Y 1 , and the support 314 includes at least a portion having the first thickness Z 1 , And a portion having a second thickness Z 2 that is greater than the first thickness Z 1 . Thereby, in this embodiment, the distortion energy generated in the MEMS structure can be detected effectively, and the sensitivity of the piezoelectric element 302 can be improved.

なお、図１５は、第４実施形態の圧電ＭＥＭＳ素子の構造の変形例を示す側方断面図である。第４実施形態では、図１３に示すＳＯＩ基板３０１、裏面空洞３２１をそれぞれ、図１５に示すように、第１実施形態の半導体基板１０１、裏面空洞１２１に置き換えても構わない。即ち、第４実施形態では、図１３を参照して説明した方法で圧電ＭＥＭＳ素子を製造する際に、ＳＯＩ基板３０１の代わりに半導体基板１０１を用意し、半導体基板１０１に、図５に示す方法で、裏面空洞３２１の代わりに裏面空洞１２１を形成しても構わない。この場合、半導体層３１３内のｎ型半導体層３１３ｎ及びｐ型半導体層３１３ｐはそれぞれ、半導体基板１０１内のｐ型半導体層１０１ｐ及びｎ型半導体層１０１ｎに置き換えられ、ｎ型半導体層１０１ｎが、不純物領域２０１として使用される。   FIG. 15 is a side sectional view showing a modification of the structure of the piezoelectric MEMS element according to the fourth embodiment. In the fourth embodiment, the SOI substrate 301 and the back surface cavity 321 shown in FIG. 13 may be replaced with the semiconductor substrate 101 and the back surface cavity 121 of the first embodiment as shown in FIG. That is, in the fourth embodiment, when the piezoelectric MEMS element is manufactured by the method described with reference to FIG. 13, the semiconductor substrate 101 is prepared instead of the SOI substrate 301, and the method shown in FIG. Thus, the back surface cavity 121 may be formed instead of the back surface cavity 321. In this case, the n-type semiconductor layer 313n and the p-type semiconductor layer 313p in the semiconductor layer 313 are replaced with the p-type semiconductor layer 101p and the n-type semiconductor layer 101n in the semiconductor substrate 101, respectively. Used as area 201.

（第５実施形態）
図１６は、第５実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図、底面図である。図１６の側方断面図は、底面図のＣ−Ｃ’線に沿った断面図となっている。また、図１７は、本実施形態の圧電ＭＥＭＳ素子の構造を示す詳細な側方断面図である。 (Fifth embodiment)
FIG. 16 is a side sectional view and a bottom view showing the structure of the piezoelectric MEMS element of the fifth embodiment. The side sectional view of FIG. 16 is a sectional view taken along the line CC ′ of the bottom view. FIG. 17 is a detailed side sectional view showing the structure of the piezoelectric MEMS element of the present embodiment.

以下、本実施形態の圧電ＭＥＭＳ素子について、図１７を参照して説明する。その説明中で適宜、図１６についても参照する。   Hereinafter, the piezoelectric MEMS element of the present embodiment will be described with reference to FIG. In the description, reference is also made to FIG. 16 as appropriate.

本実施形態では、第１実施形態の半導体基板１０１、圧電素子１０２、裏面空洞１２１がそれぞれ、ＳＯＩ（Semiconductor On Insulator）基板４０１、圧電素子４０２、裏面空洞４２１に置き換えられている。ＳＯＩ基板４０１は、本発明の基板の例である。   In this embodiment, the semiconductor substrate 101, the piezoelectric element 102, and the back surface cavity 121 of the first embodiment are replaced with an SOI (Semiconductor On Insulator) substrate 401, a piezoelectric element 402, and a back surface cavity 421, respectively. The SOI substrate 401 is an example of the substrate of the present invention.

ＳＯＩ基板４０１は、半導体基板４１１と、半導体基板４１１上に形成された埋込絶縁膜４１２と、埋込絶縁膜４１２上に形成された半導体層４１３とを備える。ここでは、半導体基板４１１はｎ型シリコン基板、埋込絶縁膜４１２はシリコン酸化膜、半導体層４１３はｎ型シリコン層となっている。   The SOI substrate 401 includes a semiconductor substrate 411, a buried insulating film 412 formed on the semiconductor substrate 411, and a semiconductor layer 413 formed on the buried insulating film 412. Here, the semiconductor substrate 411 is an n-type silicon substrate, the buried insulating film 412 is a silicon oxide film, and the semiconductor layer 413 is an n-type silicon layer.

図１７では、ＳＯＩ基板４０１の表面がＳ1で示され、ＳＯＩ基板４０１の裏面がＳ2で示されている。ＳＯＩ基板４０１の表面Ｓ1側には、半導体層４１３の一部から、支持体４１４が形成されており、ＳＯＩ基板４０１の裏面Ｓ2側には、支持体４１４の下部に、裏面空洞４２１が形成されている。本実施形態では、圧電素子４０２は、裏面空洞４２１の上方において支持体４１４上に設けられている。本実施形態では、埋込絶縁膜４１２をエッチングストッパとして、ＳＯＩ基板４０１を裏面Ｓ2側からエッチングすることで、ＳＯＩ基板４０１の表面Ｓ1側に支持体４１４を形成し、ＳＯＩ基板４０１の裏面Ｓ2側に裏面空洞４２１を形成する。 In FIG. 17, the surface of the SOI substrate 401 is indicated by S 1 , and the back surface of the SOI substrate 401 is indicated by S 2 . A support body 414 is formed from a part of the semiconductor layer 413 on the surface S 1 side of the SOI substrate 401, and a back surface cavity 421 is formed below the support body 414 on the back surface S 2 side of the SOI substrate 401. Is formed. In the present embodiment, the piezoelectric element 402 is provided on the support body 414 above the back surface cavity 421. In this embodiment, by using the embedded insulating film 412 as an etching stopper, the SOI substrate 401 is etched from the back surface S 2 side to form the support 414 on the front surface S 1 side of the SOI substrate 401, and the back surface of the SOI substrate 401. A back cavity 421 is formed on the S 2 side.

支持体４１４は、その表面に不純物がドープされており、圧電素子４０２の下部電極として機能する。当該不純物はここでは、Ｂ（ボロン）である。支持体４１４の表面は、当該不純物のドープにより、ｐ型半導体層となっている。具体的には、このｐ型半導体層が、圧電素子４０２の下部電極として機能する。   The support body 414 is doped with impurities on its surface and functions as a lower electrode of the piezoelectric element 402. Here, the impurity is B (boron). The surface of the support 414 becomes a p-type semiconductor layer by doping the impurities. Specifically, this p-type semiconductor layer functions as a lower electrode of the piezoelectric element 402.

なお、本実施形態では、上記のｐ型半導体層は、支持体４１４以外の半導体層４１３の表面にまで形成されている。図１７では、半導体層４１３のうち、ｎ型半導体層の部分が４１３ｎで示され、ｐ型半導体層の部分が４１３ｐで示されている。   In the present embodiment, the p-type semiconductor layer is formed up to the surface of the semiconductor layer 413 other than the support 414. In FIG. 17, the n-type semiconductor layer portion of the semiconductor layer 413 is denoted by 413 n and the p-type semiconductor layer portion is denoted by 413 p.

圧電素子４０２は、下部電極として機能する支持体４１４と、支持体４１４上に形成された圧電膜４１５と、圧電膜４１５上に形成された上部電極４１６とを備える。圧電膜４１５は、ここではＡｌＮ膜であるが、その他の強誘電体膜、例えば、ＺｎＯ膜やＰＺＴ膜でも構わない。また、上部電極４１６は、ここではＡｌ層であるが、その他のメタル層でも構わない。   The piezoelectric element 402 includes a support body 414 that functions as a lower electrode, a piezoelectric film 415 formed on the support body 414, and an upper electrode 416 formed on the piezoelectric film 415. The piezoelectric film 415 is an AlN film here, but may be another ferroelectric film such as a ZnO film or a PZT film. The upper electrode 416 is an Al layer here, but may be another metal layer.

本実施形態の圧電ＭＥＭＳ素子には更に、貫通孔４３１と、メンブレンの強度を補強するための補強ビーム４４１が設けられている。貫通孔４３１は、ＳＯＩ基板４０１の表面Ｓ1側と裏面Ｓ2側とを繋ぐ通気孔であり、支持体４１４と圧電膜４１５と上部電極４１６を貫通している。なお、補強ビーム４４１の詳細については、後述する。 The piezoelectric MEMS element of the present embodiment is further provided with a through hole 431 and a reinforcing beam 441 for reinforcing the strength of the membrane. The through hole 431 is a vent hole that connects the front surface S 1 side and the back surface S 2 side of the SOI substrate 401, and penetrates the support 414, the piezoelectric film 415, and the upper electrode 416. Details of the reinforcing beam 441 will be described later.

ここで、補強ビーム４４１の構造の詳細について説明する。   Here, the details of the structure of the reinforcing beam 441 will be described.

本実施形態のＳＯＩ基板４０１には、ＳＯＩ基板４０１の裏面Ｓ2側に形成され、裏面空洞４２１を介して支持体４１４の下方に位置し、ＳＯＩ基板４０１の一部から形成された補強ビーム４４１が設けられている。詳細には、補強ビーム４４１は、図１６に示すように、半導体基板４１１の一部から形成されており、十字形の平面形状を有している。 The SOI substrate 401 of the present embodiment is formed on the back surface S 2 side of the SOI substrate 401, positioned below the support body 414 through the back surface cavity 421, and a reinforcing beam 441 formed from a part of the SOI substrate 401. Is provided. Specifically, as shown in FIG. 16, the reinforcing beam 441 is formed from a part of the semiconductor substrate 411 and has a cross-shaped planar shape.

上述のように、圧電ＭＥＭＳ素子では、製造時やハンドリング時のメンブレンの変形や損傷、熱応力によるメンブレンの感度ばらつき、急激な加圧によるメンブレンの破壊等が問題となる。圧電ＭＥＭＳ素子では、メンブレンの下部が空洞になっているため、メンブレンの変形が始まると、メンブレンが空洞方向に容易に変形し、最終的にメンブレンが損傷してしまう。   As described above, the piezoelectric MEMS element has problems such as deformation and damage of the membrane during manufacturing and handling, variation in sensitivity of the membrane due to thermal stress, destruction of the membrane due to rapid pressurization, and the like. In the piezoelectric MEMS element, since the lower part of the membrane is hollow, when the deformation of the membrane starts, the membrane is easily deformed in the direction of the hollow, and eventually the membrane is damaged.

しかしながら、本実施形態では、裏面空洞４２１の内部に補強ビーム４４１が取り付けられている。これにより、本実施形態では、実装時の熱応力によるメンブレンの変形が抑えられ、熱応力のメンブレンへの影響が低減されるため、メンブレンの感度ばらつきの発生を防止することができる。   However, in this embodiment, the reinforcing beam 441 is attached inside the back surface cavity 421. Thereby, in this embodiment, since the deformation of the membrane due to the thermal stress at the time of mounting is suppressed and the influence of the thermal stress on the membrane is reduced, it is possible to prevent the occurrence of variations in sensitivity of the membrane.

また、本実施形態では、補強ビーム４４１が、裏面空洞４２１を介してメンブレンの下方に形成されており、詳細には、メンブレンの下面の近傍に形成されている。よって、本実施形態では、メンブレンが外圧により裏面空洞４２１の方向に変形を開始しても、補強ビーム４４１がこれを下からガードできるので、メンブレンの変形や損傷を最小限に抑えることができる。本実施形態によれば、圧電ＭＥＭＳ素子に補強ビーム４２１を設けることで、裏面空洞４２１の容量をさほど減少させることなく、メンブレンの強度を向上させることができ、これにより、圧電素子４０２の信頼性を向上させることができる。   Further, in this embodiment, the reinforcing beam 441 is formed below the membrane via the back surface cavity 421, and specifically, is formed in the vicinity of the lower surface of the membrane. Therefore, in this embodiment, even if the membrane starts to deform in the direction of the back surface cavity 421 due to external pressure, the reinforcing beam 441 can guard this from below, so that deformation and damage of the membrane can be minimized. According to the present embodiment, by providing the reinforcing beam 421 in the piezoelectric MEMS element, it is possible to improve the strength of the membrane without significantly reducing the capacity of the back surface cavity 421, thereby improving the reliability of the piezoelectric element 402. Can be improved.

なお、本実施形態では、補強ビーム４４１は、十字形の平面形状を有しているが、その他の平面形状を有していても構わない。補強ビーム４４１の平面形状の変形例は、後述の第６及び第７実施形態において説明する。   In this embodiment, the reinforcing beam 441 has a cross-shaped planar shape, but may have other planar shapes. Modification examples of the planar shape of the reinforcing beam 441 will be described in sixth and seventh embodiments described later.

また、本実施形態では、補強ビーム４４１は、２本の帯状のビームを組み合わせた形状を有しており、これら２本のビームが、十字形の補強ビーム４４１を形成している。これら２本のビームの幅はそれぞれ、ここでは５μｍとするが、その他の値でも構わない。   In the present embodiment, the reinforcing beam 441 has a shape in which two belt-like beams are combined, and these two beams form a cross-shaped reinforcing beam 441. Each of the widths of these two beams is 5 μm here, but other values may be used.

以下、図１７を参照しながら、本実施形態の圧電ＭＥＭＳ素子の製造方法について説明する。   Hereinafter, the manufacturing method of the piezoelectric MEMS element of the present embodiment will be described with reference to FIG.

まず、圧電ＭＥＭＳ素子を製造するための、６インチサイズのＳＯＩ基板４０１を用意する（図１７）。上述のように、ＳＯＩ基板４０１は、半導体基板４１１と、半導体基板４１１上に形成された埋込絶縁膜４１２と、埋込絶縁膜４１２上に形成された半導体層４１３とを備える。   First, a 6-inch SOI substrate 401 for manufacturing a piezoelectric MEMS element is prepared (FIG. 17). As described above, the SOI substrate 401 includes the semiconductor substrate 411, the buried insulating film 412 formed on the semiconductor substrate 411, and the semiconductor layer 413 formed on the buried insulating film 412.

次に、ＳＯＩ基板４０１上に、位置合わせ用のマークパターンを形成する。当該マークパターンは、シリコン層（活性層）である半導体層４１３の表面に、ドライエッチングにより形成する。当該ドライエッチングは、シリコンが加工可能な方法であれば、どのような方法で行ってもよい。当該ドライエッチングはここでは、ＣＦ4、ＣＨＦ3等のガスを使用したＲＩＥエッチャーにより行う。また、当該エッチング用のエッチングマスクとしては、通常のフォトレジストを使用可能である。ここでは、厚さ１．３μｍのノボラック系ｉ線ポジレジストを使用する。また、当該エッチングの際のエッチング深さは、使用するステッパーの性能に適した１５０ｎｍとする。なお、上記エッチングマスクは、エッチングの終了後、アッシャー及びＳＨ洗浄処理により剥離する。 Next, an alignment mark pattern is formed on the SOI substrate 401. The mark pattern is formed by dry etching on the surface of the semiconductor layer 413 which is a silicon layer (active layer). The dry etching may be performed by any method as long as silicon can be processed. Here, the dry etching is performed by an RIE etcher using a gas such as CF 4 or CHF 3 . Moreover, a normal photoresist can be used as the etching mask for the etching. Here, a novolac i-line positive resist having a thickness of 1.3 μm is used. The etching depth at the time of the etching is set to 150 nm suitable for the performance of the stepper used. Note that the etching mask is peeled off by an asher and SH cleaning treatment after the etching is completed.

次に、ＳＯＩ基板４０１の表面Ｓ1側からのイオン注入により、半導体層４１３内に、下部電極となるｐ型半導体層４１３ｐを形成する（図１７）。当該イオン注入ではまず、イオン注入用のマスクパターンを、上述のポジレジストにより、半導体層４１３上に形成する。次に、半導体層４１３内に、180keV及び1×1015atoms/cm2のイオン注入条件にて、Ｂ（ボロン）イオンを注入する。上記のマスクは、イオン注入の終了後、上述の方法により剥離する。 Next, by ion implantation from the surface S 1 side of the SOI substrate 401, the semiconductor layer 413, to form a p-type semiconductor layer 413p to be the lower electrode (Figure 17). In the ion implantation, first, a mask pattern for ion implantation is formed on the semiconductor layer 413 with the above-described positive resist. Next, B (boron) ions are implanted into the semiconductor layer 413 under ion implantation conditions of 180 keV and 1 × 10 15 atoms / cm 2 . The mask is peeled off by the above-described method after the ion implantation is completed.

次に、スパッタリングにより、半導体層４１３上に、圧電膜４１５となるＡｌＮ膜を堆積する（図１７）。ＡｌＮ膜の厚さはここでは、１０００ｎｍとする。また、ＡｌＮ膜を形成するためのスパッタ成膜装置としては、膜応力のウエーハ面内分布が±５０ＭＰａ以下となるような装置を使用する。   Next, an AlN film to be the piezoelectric film 415 is deposited on the semiconductor layer 413 by sputtering (FIG. 17). Here, the thickness of the AlN film is 1000 nm. Further, as a sputtering film forming apparatus for forming the AlN film, an apparatus in which the in-plane distribution of film stress is ± 50 MPa or less is used.

次に、ＡｌＮ膜をメンブレン形状になるようにエッチング加工し、ＡｌＮ膜から圧電膜４１５を形成する（図１７）。この際、下部電極取り出し口や貫通孔４３１となる通気孔も形成する。ＡｌＮ膜の加工は、上述のポジレジストによりマスクパターンを形成した後、Ｃｌ2、ＢＣｌ3等のガスを使用したＲＩＥエッチャーにより行う。エッチング速度や加工断面形状の制御用に、Ａｒ、Ｏ2、Ｎ2等のガスを加えてもよい。上記のマスクは、エッチングの終了後、アッシャー及びフォトレジスト剥離液処理により剥離する。こうして、半導体層４１３上に圧電膜４１５が形成される（図１７）。 Next, the AlN film is etched so as to have a membrane shape, and a piezoelectric film 415 is formed from the AlN film (FIG. 17). At this time, a lower electrode outlet and a vent hole to be a through hole 431 are also formed. The processing of the AlN film is performed by an RIE etcher using a gas such as Cl 2 or BCl 3 after forming a mask pattern with the above-described positive resist. A gas such as Ar, O 2 , or N 2 may be added for controlling the etching rate or the processed cross-sectional shape. The above-described mask is peeled off by an asher and photoresist stripper treatment after the etching is completed. Thus, the piezoelectric film 415 is formed on the semiconductor layer 413 (FIG. 17).

次に、スパッタリングにより、圧電膜４１５上に、下部電極取り出し用の配線及び上部電極４１６となるＡｌ層を堆積する（図１７）。Ａｌ層の厚さはここでは、５００ｎｍとする。   Next, a lower electrode lead-out wiring and an Al layer to be the upper electrode 416 are deposited on the piezoelectric film 415 by sputtering (FIG. 17). Here, the thickness of the Al layer is 500 nm.

次に、Ａｌ層をエッチング加工し、Ａｌ層から下部電極取り出し用の配線及び上部電極４１６を形成する（図１７）。Ａｌ層の加工は、上述のポジレジストによりマスクパターンを形成した後、Ｃｌ2、ＢＣｌ3等のガスを使用したＲＩＥエッチャーにより行う。当該マスクは、エッチングの終了後、アッシャー及びフォトレジスト剥離液処理により剥離する。こうして、圧電膜４１５上に上部電極４１６が形成される（図１７）。 Next, the Al layer is etched, and wiring for taking out the lower electrode and the upper electrode 416 are formed from the Al layer (FIG. 17). The Al layer is processed by a RIE etcher using a gas such as Cl 2 or BCl 3 after forming a mask pattern with the above-described positive resist. After the etching is finished, the mask is peeled off by an asher and a photoresist remover treatment. Thus, the upper electrode 416 is formed on the piezoelectric film 415 (FIG. 17).

次に、ＳＯＩ基板４０１の表面Ｓ1側から、ＳＯＩ基板４０１のエッチングを行い、半導体層４１３を貫通する貫通孔４３１を形成する（図１７）。貫通孔４３１の加工は、上述のポジレジストによりマスクパターンを形成した後、Ｃ4Ｆ8及びＳＦ6ガスを使用したボッシュ方式のＤ−ＲＩＥにより行う。貫通孔４３１の加工は、Ｃｌ2、ＢＣｌ3等のガスを使用したＲＩＥエッチャーにより行っても構わない。貫通孔４３１を形成する際のエッチングでは、埋込絶縁膜４１２がエッチングストッパとして利用される。上記マスクは、エッチングの終了後、アッシャー及びフォトレジスト剥離液処理により剥離する。 Next, the SOI substrate 401 is etched from the surface S 1 side of the SOI substrate 401 to form a through hole 431 that penetrates the semiconductor layer 413 (FIG. 17). The through-hole 431 is processed by Bosch D-RIE using C 4 F 8 and SF 6 gas after forming a mask pattern with the positive resist described above. The through-hole 431 may be processed by an RIE etcher using a gas such as Cl 2 or BCl 3 . In the etching for forming the through hole 431, the buried insulating film 412 is used as an etching stopper. After the etching is completed, the mask is peeled off by an asher and a photoresist remover treatment.

次に、ＳＯＩ基板４０１の裏面Ｓ2側から、ＳＯＩ基板４０１のエッチングを行い、半導体基板４１１が除去され埋込絶縁膜４１２が露出した空洞を形成する。当該空洞の加工は、上述のポジレジストにより厚さ５μｍのマスクパターンを形成した後、Ｃ4Ｆ8及びＳＦ6ガスを使用したボッシュ方式のＤ−ＲＩＥにより行う。当該空洞を形成する際のエッチングでは、埋込絶縁膜４１２がエッチングストッパ膜として利用される。上記マスクは、エッチングの終了後、アッシャー及びフォトレジスト剥離液処理により剥離する。 Next, the SOI substrate 401 is etched from the back surface S 2 side of the SOI substrate 401 to form a cavity in which the semiconductor substrate 411 is removed and the embedded insulating film 412 is exposed. The cavity is processed by a Bosch D-RIE using a C 4 F 8 and SF 6 gas after forming a mask pattern having a thickness of 5 μm with the positive resist described above. In the etching for forming the cavity, the buried insulating film 412 is used as an etching stopper film. After the etching is completed, the mask is peeled off by an asher and a photoresist remover treatment.

なお、上記空洞を形成するためのマスクパターンには、裏面空洞４２１のパターンだけでなく、補強ビーム４４１のパターンも含まれる。   Note that the mask pattern for forming the cavity includes not only the pattern of the back surface cavity 421 but also the pattern of the reinforcing beam 441.

また、本実施形態では、上記空洞を形成する際には、半導体基板４１１を、埋込絶縁膜４１２まで４００μｍほどエッチングするが、貫通孔４３１を形成する際には、半導体層４１３を、埋込絶縁膜４１２まで１μｍしかエッチングしない。そのため、本実施形態では、上記空洞を形成するためのＤ−ＲＩＥに先立ち、厚さ５μｍのフォトレジストから、上記のマスクパターンを、塩素系ＲＩＥによるドライエッチングにより形成する。   In this embodiment, when the cavity is formed, the semiconductor substrate 411 is etched by about 400 μm up to the buried insulating film 412, but when the through hole 431 is formed, the semiconductor layer 413 is buried. Only 1 μm is etched up to the insulating film 412. Therefore, in this embodiment, prior to D-RIE for forming the cavity, the mask pattern is formed from a photoresist having a thickness of 5 μm by dry etching using chlorine-based RIE.

次に、ＳＯＩ基板４０１の裏面Ｓ2側から、上記空洞内の埋込絶縁膜４１２をエッチング除去する。当該エッチングは、Ｃ4Ｆ8、Ｏ2等のガス使用したＲＩＥエッチャーにより行う。こうして、本実施形態では、ＳＯＩ基板４０１の表面Ｓ1側に、支持体４１４が形成され、ＳＯＩ基板４０１の裏面Ｓ2側に、裏面空洞４２１が形成される（図１７）。更には、ＳＯＩ基板４０１の裏面Ｓ2側に、裏面空洞４２１を介して支持体４１４の下部に位置する補強ビーム４４１が形成される（図１７）。 Next, the buried insulating film 412 in the cavity is removed by etching from the back surface S 2 side of the SOI substrate 401. The etching is performed by an RIE etcher using a gas such as C 4 F 8 or O 2 . Thus, in this embodiment, the support body 414 is formed on the surface S 1 side of the SOI substrate 401, and the back surface cavity 421 is formed on the back surface S 2 side of the SOI substrate 401 (FIG. 17). Furthermore, a reinforcing beam 441 positioned below the support body 414 is formed on the back surface S 2 side of the SOI substrate 401 via the back surface cavity 421 (FIG. 17).

なお、本実施形態では、半導体層４１３と補強ビーム４４１との間の埋込絶縁膜４１２は、サイドエッチングにより除去する。この埋込絶縁膜４１２を除去する際には例えば、ＨＦ水溶液又はフッ化アンモン水溶液によるウエットエッチングを行ってもよい。   In this embodiment, the buried insulating film 412 between the semiconductor layer 413 and the reinforcing beam 441 is removed by side etching. When the buried insulating film 412 is removed, for example, wet etching with an HF aqueous solution or an ammonium fluoride aqueous solution may be performed.

次に、ＳＯＩ基板４０１を、ダイシングにより、個々の圧電ＭＥＭＳ素子に個片化し、各個片を実装基板上に接着する。当該接着用の接着材としては、例えば、導電性又は非導電性のエポキシ樹脂を使用する。   Next, the SOI substrate 401 is divided into individual piezoelectric MEMS elements by dicing, and the individual pieces are bonded onto the mounting substrate. As the adhesive for bonding, for example, a conductive or non-conductive epoxy resin is used.

本発明者らは、以上の方法で圧電ＭＥＭＳ素子を作製し、そのダイボンディング後にメンブレンの破損がないことを確認した。その後、当該圧電ＭＥＭＳ素子を自動車内に取り付け、ドアの開閉を１０回行った。その後、メンブレンの損傷の有無を確認したところ、メンブレンの損傷は生じていないことが確認された。   The present inventors manufactured a piezoelectric MEMS element by the above method, and confirmed that there was no damage to the membrane after the die bonding. Thereafter, the piezoelectric MEMS element was mounted in an automobile, and the door was opened and closed 10 times. Then, when the presence or absence of damage to the membrane was confirmed, it was confirmed that the membrane was not damaged.

ここで、第３比較例の圧電ＭＥＭＳ素子を、図１８及び図１９に示す。図１８は、第３比較例の圧電ＭＥＭＳ素子の構造を示す側方断面図、底面図である。図１８の側方断面図は、底面図のＤ−Ｄ’線に沿った断面図となっている。また、図１９は、第３比較例の圧電ＭＥＭＳ素子の構造を示す詳細な側方断面図である。   Here, the piezoelectric MEMS element of the third comparative example is shown in FIGS. FIG. 18 is a side sectional view and a bottom view showing the structure of the piezoelectric MEMS element of the third comparative example. The side sectional view of FIG. 18 is a sectional view taken along the line D-D ′ of the bottom view. FIG. 19 is a detailed side sectional view showing the structure of the piezoelectric MEMS element of the third comparative example.

第５実施形態の裏面空洞４２１内には、図１７のように、補強ビーム４４１が設けられているのに対し、第３比較例の裏面空洞４２１内には、図１９のように、このような補強ビームが設けられていない。   In the back surface cavity 421 of the fifth embodiment, a reinforcing beam 441 is provided as shown in FIG. 17, whereas in the back surface cavity 421 of the third comparative example, as shown in FIG. No reinforced beam is provided.

本発明者らは、第５実施形態の圧電ＭＥＭＳ素子を作製する方法とほぼ同様にして、第３比較例の圧電ＭＥＭＳ素子を作製し、そのダイボンディング後に、メンブレンの破損の有無を確認した。すると、１００個の製品中６６個の割合で、メンブレンの損傷が生じていた。その後、メンブレンの損傷のない上記圧電ＭＥＭＳ素子を自動車内に取り付け、ドアの開閉を１０回行った。その後、メンブレンの損傷の有無を確認したところ、１００個の製品中２５個の割合でメンブレンの損傷が生じていた。   The inventors manufactured a piezoelectric MEMS element of the third comparative example in substantially the same manner as the method of manufacturing the piezoelectric MEMS element of the fifth embodiment, and confirmed whether or not the membrane was damaged after the die bonding. Then, the membrane was damaged at a rate of 66 out of 100 products. Thereafter, the piezoelectric MEMS element having no membrane damage was attached to the inside of the automobile, and the door was opened and closed 10 times. Then, when the presence or absence of the damage of a membrane was confirmed, the damage of the membrane had arisen in the ratio of 25 out of 100 products.

以上の結果から、第５実施形態の圧電ＭＥＭＳ素子は、第３比較例の圧電ＭＥＭＳ素子に比べ、メンブレンの損傷が生じにくいことが解る。   From the above results, it can be seen that the piezoelectric MEMS element of the fifth embodiment is less likely to cause membrane damage than the piezoelectric MEMS element of the third comparative example.

以上のように、本実施形態のＭＥＭＳ素子は、支持体４１４及び裏面空洞４２１が設けられたＳＯＩ基板４０１と、圧電素子４０２とを備え、ＳＯＩ基板４０１には、ＳＯＩ基板４０１の裏面側に形成され、裏面空洞４２１を介して支持体４１４の下方に位置し、ＳＯＩ基板４０１の一部から形成された補強ビーム４４１が設けられている。これにより、本実施形態では、メンブレンを損傷等から保護し、圧電素子４０２の信頼性を向上させることができる。   As described above, the MEMS element of the present embodiment includes the SOI substrate 401 provided with the support 414 and the back surface cavity 421, and the piezoelectric element 402. The SOI substrate 401 is formed on the back surface side of the SOI substrate 401. In addition, a reinforcing beam 441 formed from a part of the SOI substrate 401 is provided below the support body 414 through the back surface cavity 421. Thereby, in this embodiment, a membrane can be protected from damage etc., and the reliability of the piezoelectric element 402 can be improved.

なお、図２０は、第５実施形態の圧電ＭＥＭＳ素子の構造の変形例を示す側方断面図である。第５実施形態では、図１７に示す支持体４１４を、図２０に示すように、第１実施形態の支持体１１１に置き換えても構わない。この場合、第５実施形態では、半導体層４１３内に、ｐ型半導体層４１３ｐを形成する代わりに、図５に示す方法で、支持体１１１となる不純物領域２０１を形成する。更に、第５実施形態では、裏面空洞４２１の形成工程において、埋込絶縁膜４１２のエッチング後に、図５に示す方法で、不純物領域２０１をエッチングストッパとする半導体層４１３のエッチングを行う。なお、図２０では、不純物領域２０１はｐ型領域とする。また、本段落で説明した内容は、後述の第６及び第７実施形態にも適用可能である。   FIG. 20 is a side sectional view showing a modification of the structure of the piezoelectric MEMS element of the fifth embodiment. In the fifth embodiment, the support body 414 shown in FIG. 17 may be replaced with the support body 111 of the first embodiment as shown in FIG. In this case, in the fifth embodiment, instead of forming the p-type semiconductor layer 413p in the semiconductor layer 413, the impurity region 201 to be the support 111 is formed by the method shown in FIG. Furthermore, in the fifth embodiment, in the step of forming the back surface cavity 421, after etching the buried insulating film 412, the semiconductor layer 413 using the impurity region 201 as an etching stopper is etched by the method shown in FIG. In FIG. 20, the impurity region 201 is a p-type region. The contents described in this paragraph can also be applied to sixth and seventh embodiments described later.

（第６実施形態）
図２１は、第６実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図、底面図である。図２１の側方断面図は、底面図のＥ−Ｅ’線に沿った断面図となっている。また、図２２は、本実施形態の圧電ＭＥＭＳ素子の構造を示す詳細な側方断面図である。 (Sixth embodiment)
FIG. 21 is a side sectional view and a bottom view showing the structure of the piezoelectric MEMS element of the sixth embodiment. The side sectional view of FIG. 21 is a sectional view taken along line EE ′ of the bottom view. FIG. 22 is a detailed side sectional view showing the structure of the piezoelectric MEMS element of the present embodiment.

本実施形態の圧電ＭＥＭＳ素子には、第５実施形態の圧電ＭＥＭＳ素子と同様、ＳＯＩ基板４０１と、圧電素子４０２と、裏面空洞４２１が設けられている。ＳＯＩ基板４０１は、半導体基板４１１と、埋込絶縁膜４１２と、半導体層４１３と、補強ビーム４４１とを備え、圧電素子４０２は、下部電極として機能する支持体４１４と、圧電膜４１５と、上部電極４１６とを備える。   The piezoelectric MEMS element of the present embodiment is provided with an SOI substrate 401, a piezoelectric element 402, and a back surface cavity 421, similarly to the piezoelectric MEMS element of the fifth embodiment. The SOI substrate 401 includes a semiconductor substrate 411, a buried insulating film 412, a semiconductor layer 413, and a reinforcing beam 441. The piezoelectric element 402 includes a support 414 that functions as a lower electrode, a piezoelectric film 415, and an upper portion. An electrode 416.

上述のように、第５実施形態では、補強ビーム４４１は、図１６に示すような十字形の平面形状を有している。第５実施形態では、補強ビーム４４１は、２本の帯状のビームを組み合わせた形状を有しており、これら２本のビームが、それぞれ裏面空洞４２１の平面形状の対称線部分に設けられ、十字形の補強ビーム４４１を形成している。   As described above, in the fifth embodiment, the reinforcing beam 441 has a cross-shaped planar shape as shown in FIG. In the fifth embodiment, the reinforcing beam 441 has a shape in which two belt-like beams are combined, and these two beams are provided in the plane-shaped symmetrical line portions of the back surface cavity 421, respectively. A letter-shaped reinforcing beam 441 is formed.

一方、第６実施形態では、補強ビーム４４１は、図２１に示すようなＸ字形の平面形状を有している。第６実施形態では、補強ビーム４４１は、２本の帯状のビームを組み合わせた形状を有しており、これら２本のビームが、それぞれ裏面空洞４２１の平面形状の対角線部分に設けられ、Ｘ字形の補強ビーム４４１を形成している。これにより、第６実施形態では、第５実施形態と同様、メンブレンを損傷等から保護し、圧電素子４０２の信頼性を向上させることができる。   On the other hand, in the sixth embodiment, the reinforcing beam 441 has an X-shaped planar shape as shown in FIG. In the sixth embodiment, the reinforcing beam 441 has a shape in which two belt-like beams are combined, and these two beams are provided at diagonal portions of the planar shape of the back surface cavity 421, respectively, and are X-shaped. The reinforcing beam 441 is formed. Thereby, in the sixth embodiment, as in the fifth embodiment, the membrane can be protected from damage and the reliability of the piezoelectric element 402 can be improved.

なお、第５及び第６実施形態では、補強ビーム４４１が、１方向だけではなく、２方向に走るように形成されている。その結果、第５及び第６実施形態では、メンブレンの強度が、補強ビーム４４１により効果的に補強されている。   In the fifth and sixth embodiments, the reinforcing beam 441 is formed to run not only in one direction but also in two directions. As a result, in the fifth and sixth embodiments, the strength of the membrane is effectively reinforced by the reinforcing beam 441.

また、第５実施形態では、補強ビーム４４１が十字形になっているのに対し、第６実施形態では、補強ビーム４４１がＸ字形になっており、メンブレンを斜め方向に補強している。そのため、第６実施形態のメンブレンには、第５実施形態のメンブレンよりも強度的に強いという利点がある。   Further, in the fifth embodiment, the reinforcing beam 441 has a cross shape, whereas in the sixth embodiment, the reinforcing beam 441 has an X shape and reinforces the membrane in an oblique direction. Therefore, the membrane of the sixth embodiment has an advantage that it is stronger in strength than the membrane of the fifth embodiment.

また、第６実施形態では、上記の２本のビームの幅はそれぞれ、５μｍとするが、その他の値でも構わない。   In the sixth embodiment, the width of each of the two beams is 5 μm, but other values may be used.

以上のように、本実施形態のＭＥＭＳ素子は、支持体４１４及び裏面空洞４２１が設けられたＳＯＩ基板４０１と、圧電素子４０２とを備え、ＳＯＩ基板４０１には、ＳＯＩ基板４０１の裏面側に形成され、裏面空洞４２１を介して支持体４１４の下方に位置し、ＳＯＩ基板４０１の一部から形成された補強ビーム４４１が設けられている。これにより、本実施形態では、メンブレンを損傷等から保護し、圧電素子４０２の信頼性を向上させることができる。   As described above, the MEMS element of the present embodiment includes the SOI substrate 401 provided with the support 414 and the back surface cavity 421, and the piezoelectric element 402. The SOI substrate 401 is formed on the back surface side of the SOI substrate 401. In addition, a reinforcing beam 441 formed from a part of the SOI substrate 401 is provided below the support body 414 through the back surface cavity 421. Thereby, in this embodiment, a membrane can be protected from damage etc., and the reliability of the piezoelectric element 402 can be improved.

（第７実施形態）
図２３は、第７実施形態の圧電ＭＥＭＳ素子の構造を示す側方断面図、底面図である。図２３の側方断面図は、底面図のＦ−Ｆ’線に沿った断面図となっている。また、図２４は、本実施形態の圧電ＭＥＭＳ素子の構造を示す詳細な側方断面図である。 (Seventh embodiment)
FIG. 23 is a side sectional view and a bottom view showing the structure of the piezoelectric MEMS element of the seventh embodiment. The side sectional view of FIG. 23 is a sectional view taken along the line FF ′ of the bottom view. FIG. 24 is a detailed side sectional view showing the structure of the piezoelectric MEMS element of the present embodiment.

本実施形態の圧電ＭＥＭＳ素子には、第５実施形態の圧電ＭＥＭＳ素子と同様、ＳＯＩ基板４０１と、圧電素子４０２と、裏面空洞４２１が設けられている。ＳＯＩ基板４０１は、半導体基板４１１と、埋込絶縁膜４１２と、半導体層４１３と、補強ビーム４４１とを備え、圧電素子４０２は、下部電極として機能する支持体４１４と、圧電膜４１５と、上部電極４１６とを備える。   The piezoelectric MEMS element of the present embodiment is provided with an SOI substrate 401, a piezoelectric element 402, and a back surface cavity 421, similarly to the piezoelectric MEMS element of the fifth embodiment. The SOI substrate 401 includes a semiconductor substrate 411, a buried insulating film 412, a semiconductor layer 413, and a reinforcing beam 441. The piezoelectric element 402 includes a support 414 that functions as a lower electrode, a piezoelectric film 415, and an upper portion. An electrode 416.

本実施形態では、補強ビーム４４１は、図２３に示すように、１つの正方形から４つの円をくり抜いたような平面形状を有している。これにより、本実施形態では、第５，第６実施形態と同様、メンブレンを損傷等から保護し、圧電素子４０２の信頼性を向上させることができる。   In the present embodiment, the reinforcing beam 441 has a planar shape in which four circles are cut out from one square as shown in FIG. As a result, in the present embodiment, as in the fifth and sixth embodiments, the membrane can be protected from damage and the reliability of the piezoelectric element 402 can be improved.

なお、本実施形態では、第５，第６実施形態と同様、補強ビーム４４１が、１方向だけではなく、概ね２方向に走るように形成されている。その結果、本実施形態では、メンブレンの強度が、補強ビーム４４１により効果的に補強されている。   In this embodiment, similar to the fifth and sixth embodiments, the reinforcing beam 441 is formed so as to run not only in one direction but generally in two directions. As a result, in this embodiment, the strength of the membrane is effectively reinforced by the reinforcing beam 441.

以上のように、本実施形態のＭＥＭＳ素子は、支持体４１４及び裏面空洞４２１が設けられたＳＯＩ基板４０１と、圧電素子４０２とを備え、ＳＯＩ基板４０１には、ＳＯＩ基板４０１の裏面側に形成され、裏面空洞４２１を介して支持体４１４の下方に位置し、ＳＯＩ基板４０１の一部から形成された補強ビーム４４１が設けられている。これにより、本実施形態では、メンブレンを損傷等から保護し、圧電素子４０２の信頼性を向上させることができる。   As described above, the MEMS element of the present embodiment includes the SOI substrate 401 provided with the support 414 and the back surface cavity 421, and the piezoelectric element 402. The SOI substrate 401 is formed on the back surface side of the SOI substrate 401. In addition, a reinforcing beam 441 formed from a part of the SOI substrate 401 is provided below the support body 414 through the back surface cavity 421. Thereby, in this embodiment, a membrane can be protected from damage etc., and the reliability of the piezoelectric element 402 can be improved.

以上、本発明の具体的な態様の例を、第１から第７実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。   As mentioned above, although the example of the specific aspect of this invention was demonstrated by 1st-7th embodiment, this invention is not limited to these embodiment.

１０１ 基板
１０２ 圧電素子
１１１ 支持体
１１２ 圧電膜
１１３ 上部電極
１２１ 裏面空洞
１３１ 貫通孔
１４１ 熱酸化膜
１５１ Ａｌ層
２０１ 不純物領域
２１１ 貼り付け用樹脂
２２１ サポート基板
３０１，４０１ ＳＯＩ基板
３０２，４０２ 圧電素子
３１１，４１１ 半導体基板
３１２，４１２ 埋込絶縁膜
３１３，４１３ 半導体層
３１４，４１４ 支持体
３１５，４１５ 圧電膜
３１６，４１６ 上部電極
３２１，４２１ 裏面空洞
４３１ 貫通孔
４４１ 補強ビーム DESCRIPTION OF SYMBOLS 101 Substrate 102 Piezoelectric element 111 Support body 112 Piezoelectric film 113 Upper electrode 121 Back surface cavity 131 Through hole 141 Thermal oxide film 151 Al layer 201 Impurity region 211 Resin for bonding 221 Support substrate 301, 401 SOI substrate 302, 402 Piezoelectric element 311 411 Semiconductor substrate 312, 412 Embedded insulating film 313, 413 Semiconductor layer 314, 414 Support body 315, 415 Piezoelectric film 316, 416 Upper electrode 321, 421 Back cavity 431 Through hole 441 Reinforcement beam

Claims (5)

基板の表面側に形成され、不純物がドープされており、下部電極として機能する支持体と、前記基板の裏面側に形成され、前記支持体の下部に位置する裏面空洞と、が設けられた基板と、
前記支持体上に形成された圧電膜と、
前記圧電膜上に形成された上部電極とを備え、
前記支持体は、少なくとも、第１の厚さを有する第１の支持体部分と、前記第１の支持体部分の前記第１の厚さよりも厚い第２の厚さを有する第２の支持体部分と、を含むことを特徴とする圧電ＭＥＭＳ素子。 A substrate formed on the front side of the substrate, doped with impurities, and provided with a support functioning as a lower electrode, and a back surface cavity formed on the back side of the substrate and positioned below the support When,
A piezoelectric film formed on the support;
An upper electrode formed on the piezoelectric film,
The support includes at least a first support portion having a first thickness and a second support having a second thickness greater than the first thickness of the first support portion. A piezoelectric MEMS device comprising: a portion. 前記支持体は、一様な厚さを有するメンブレン構造と、前記メンブレン構造の下面に設けられたビーム構造と、を含むことを特徴とする請求項１に記載の圧電ＭＥＭＳ素子。   The piezoelectric MEMS device according to claim 1, wherein the support includes a membrane structure having a uniform thickness and a beam structure provided on a lower surface of the membrane structure. 前記圧電膜は、少なくとも、第１の厚さを有する第１の圧電膜部分と、前記第１の圧電膜部分の前記第１の厚さよりも厚い第２の厚さを有する第２の圧電膜部分と、を含むことを特徴とする請求項１又は２に記載の圧電ＭＥＭＳ素子。   The piezoelectric film includes at least a first piezoelectric film portion having a first thickness and a second piezoelectric film having a second thickness larger than the first thickness of the first piezoelectric film portion. The piezoelectric MEMS element according to claim 1, further comprising: a portion. 前記基板には更に、前記基板の裏面側に形成され、前記裏面空洞を介して前記支持体の下方に位置し、前記基板の一部から形成された補強ビームが設けられていることを特徴とする請求項１から３のいずれか１項に記載の圧電ＭＥＭＳ素子。   The substrate is further provided with a reinforcing beam formed on a back surface side of the substrate, positioned below the support through the back surface cavity, and formed from a part of the substrate. The piezoelectric MEMS element according to any one of claims 1 to 3. 基板を用意し、
前記基板の表面側から前記基板内に不純物をドープすることで、前記基板内に、少なくとも、第１のドープ深さを有する部分と、前記第１のドープ深さよりも深い第２のドープ深さを有する部分と、を含む不純物領域を形成し、
前記不純物領域上に圧電膜を形成し、
前記圧電膜上に上部電極を形成し、
前記不純物領域をエッチングストッパとして、前記基板の裏面側から前記基板をエッチングすることで、前記基板の表面側には、前記不純物領域を含み、下部電極として機能する支持体を形成し、前記基板の裏面側には、前記支持体の下部に位置する裏面空洞を形成する、ことを特徴とする圧電ＭＥＭＳ素子の製造方法。 Prepare the board,
By doping impurities into the substrate from the surface side of the substrate, at least a portion having a first doping depth and a second doping depth deeper than the first doping depth in the substrate. And forming an impurity region including:
Forming a piezoelectric film on the impurity region;
Forming an upper electrode on the piezoelectric film;
Etching the substrate from the back surface side of the substrate using the impurity region as an etching stopper to form a support that includes the impurity region and functions as a lower electrode on the surface side of the substrate, A method for manufacturing a piezoelectric MEMS element, wherein a back surface cavity located under the support is formed on the back surface side.
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