JP2010238766A

JP2010238766A - 薄膜キャパシタおよびその製造方法

Info

Publication number: JP2010238766A
Application number: JP2009082721A
Authority: JP
Inventors: Naohiko Abe; 部直彦阿
Original assignee: Mitsui Mining and Smelting Co Ltd
Current assignee: Mitsui Mining and Smelting Co Ltd
Priority date: 2009-03-30
Filing date: 2009-03-30
Publication date: 2010-10-21

Abstract

【課題】ＩＣチップの直下に最短距離の配線で埋設可能な薄膜キャパシタを高い製品歩留まりで提供する。
【解決手段】この薄膜キャパシタは、第一の電極および第二の電極の間に、セラミックスを含んでなる、厚さ２０ｎｍ〜２．０μｍの誘電体層が挟持されてなる。第一の電極に直径Ｄのクリアランスホールが形成され、かつクリアランスホールの形成により露出した誘電体層の領域内に直径Ｄよりも小さい直径ｄを有するビアホールが同心円状に形成されており、（Ｄ−ｄ）／２で規定されるクリアランスが２５μｍ以上である。
【選択図】図１

Description

本発明は、薄膜キャパシタおよびその製造方法に関するものであり、詳しくはＩＣチップの直下に最短距離の配線で埋設可能な薄膜キャパシタおよびその製造方法に関する。

薄膜キャパシタは、基板上に載置されるチップコンデンサとは異なり、箔状で極めて薄いことから、多層プリント配線板等に内蔵可能なキャパシタとして期待されている。特に、ＩＣ（集積回路）の高速化に対応するためには電荷供給源を可能な限りＩＣチップに近づけることが必要であるところ、チップコンデンサでは配線の短縮化には構造上限界があり、自己インダクタンスも大きいことから、薄膜キャパシタをＩＣの直下に埋設する手法が提案されている。典型的な薄膜キャパシタは、上部電極層と下部電極層との間に誘電体層を備えた構成を有する。近年、数百ｎＦ／ｃｍ^２〜１μＦ／ｃｍ^２超といった極めて高い電気容量密度を有する超高容量の薄膜キャパシタとして、ＢＳＴ（チタン酸バリウムストロンチウム）系セラミックスを誘電体層として用いた薄膜キャパシタが提案されている（特許文献１および２参照）。

ところで、薄膜キャパシタの特長を十分に生かすにはＩＣチップの直下に設置するのみならずキャパシタに穴を空けてＩＣチップと最短距離で配線することが有効であり、そのような薄膜キャパシタも提案されている（特許文献３および４参照）。このような薄膜キャパシタにおいては、例えば、上部電極にエッチングによりクリアランスホールを形成した後、このクリアランスホールの中心にＵＶレーザ等を照射して誘電体層および下部電極を貫通するビアホールを形成することにより、薄膜キャパシタ上方に搭載されるＩＣチップと垂直最短距離で配線することを可能としている。しかし、高容量型セラミックス誘電体に貫通穴を空けるとキャパシタとしての性能を損なう可能性が大きくなるため、実用量産化に向けてさらなる改善が求められている。

特開２００６−３２８５３１号公報ＷＯ２００８／１３３２４３Ａ１特開２００８−１０８６７号公報特開２００６−２１０７７６号公報

本発明者は、今般、第一の電極および第二の電極の間に所定厚さのセラミックス誘電体層を備えた薄膜キャパシタにおいて、第一の電極に直径Ｄのクリアランスホールを形成し、それにより露出した誘電体層の領域内に直径Ｄよりも小さい直径ｄを有するビアホールを（Ｄ−ｄ）／２で規定されるクリアランスが２５μｍ以上となるように同心円状に形成することにより、ＩＣチップの直下に最短距離の配線で埋設可能な薄膜キャパシタを予想外に高い製品歩留まりで提供できるとの知見を得た。

したがって、本発明の目的は、ＩＣチップの直下に最短距離の配線で埋設可能な薄膜キャパシタを高い製品歩留まりで提供することにある。

本発明の一態様によれば、第一の電極と、
前記第一の電極と対向して設けられる第二の電極と、
前記第一の電極および前記第二の電極の間に挟持され、セラミックスを含んでなる、厚さ２０ｎｍ〜２．０μｍの誘電体層と
を備えてなる薄膜キャパシタであって、
前記第一の電極に直径Ｄのクリアランスホールが形成され、かつ前記クリアランスホールの形成により露出した前記誘電体層の領域内に前記直径Ｄよりも小さい直径ｄを有するビアホールが同心円状に形成されており、（Ｄ−ｄ）／２で規定されるクリアランスが２５μｍ以上である、薄膜キャパシタが提供される。

本発明の他の態様によれば、第一の電極と、前記第一の電極と対向して設けられる第二の電極と、前記第一の電極および前記第二の電極の間に挟持され、セラミックスを含んでなる、厚さ２０ｎｍ〜２．０μｍの誘電体層とを備えてなる積層体を用意する工程、
前記第一の電極に直径Ｄのクリアランスホールを形成して、前記誘電体層を露出させる工程、および
前記クリアランスホールの形成により露出した前記誘電体層の領域内にレーザを照射して、前記直径Ｄよりも小さい直径ｄを有するビアホールを、（Ｄ−ｄ）／２で規定されるクリアランスが２５μｍ以上となるように、同心円状に形成する工程
を含んでなる、薄膜キャパシタの製造方法が提供される。

本発明による薄膜キャパシタの一実施態様を示す断面模式図である。図１に示される薄膜キャパシタの上面模式図である。図１に示される薄膜キャパシタをＩＣチップの直下に設けた一例を示す模式図である。本発明による薄膜キャパシタの他の一実施態様を示す断面模式図である。誘電体層および上部電極を絶縁層で全面的に被覆した場合におけるレーザ加工を示す模式断面図である。例２で行われた工程Ａ１〜Ａ４の流れ図である。例２で行われた工程Ｂ１〜Ｂ３の流れ図である。例２で得られたビアめっき後のＬＣＲ歩留を示すグラフである。例２で得られたビアめっき後のリーク歩留を示すグラフである。例３で行われた貫通型ビアホールのレーザ照射による形成を示す模式図である。

薄膜キャパシタ
図１および２に本発明による薄膜キャパシタの一例を示す。なお、これらの図は説明の便宜上、クリアランスホールおよびビアホールを拡大して記載している。図１および図２に示されるように、薄膜キャパシタ１は、第一の電極に相当する上部電極２と、誘電体層３と、第二の電極に相当する下部電極４とを備えてなる。なお、「上部電極」、「下部電極」という名称はあくまで便宜上のものであって、そのいずれを第一の電極あるいは第二の電極と称しても構わない。誘電体層３は、上部電極２および下部電極４に挟持され、セラミックスを含んでなる、厚さ２０ｎｍ〜２．０μｍの層である。図２および図３に示されるように、上部電極２には直径Ｄのクリアランスホール５が形成される一方、クリアランスホール５の形成により露出した誘電体層３の領域内には直径Ｄよりも小さい直径ｄを有するビアホール６が同心円状に形成される。

図３に薄膜キャパシタ１をＩＣチップ７の直下に配置した一例を示す。図３に示されるように、プリント基板８に埋設された薄膜キャパシタ１において、ビアホール６にビアめっき９を施すことにより、上部電極２のみならず下部電極４からの配線も薄膜キャパシタ１に対して垂直方向に独立して確保することが可能となり、薄膜キャパシタ１ないしプリント基板８の上面で上部電極２および下部電極４の各々との電気的接続が可能となる。その際、クリアランスホール５の存在により、下部電極４から延在するビアめっき９と上部電極２との短絡が回避される。その結果、薄膜キャパシタ１をＩＣチップ７の直下に最短距離の配線で埋設可能となる。

しかしながら、薄膜キャパシタをＩＣチップの直下に配置することを試みる場合、電極のみならずセラミックス製の誘電体層を穿孔しなければならない。このような穿孔をレーザ照射等により効率的に行おうとすると、リーク電流の発生ないし増大等の理由から製品の歩留まりが低下してしまうという問題があり、薄膜キャパシタの実用量産化の障害となっている。これは、レーザ照射による誘電体層の穿孔に伴い、セラミックス製の誘電体層が損傷して上部電極と下部電極の間に局所的な短絡を生じることが一因にあるものと考えられる。また、エッチング法でも同様の問題が生じる。そこで、本発明では、（Ｄ−ｄ）／２で規定されるクリアランスが２５μｍ以上となるように制御する。それにより、リーク電流の増大を大幅に抑制して、ＩＣチップの直下に最短距離の配線で埋設可能な薄膜キャパシタを予想外に高い製品歩留まりで提供することが可能となる。本発明の好ましい態様によれば、クリアランスを好ましくは２５〜１００μｍ、より好ましくは５０〜１００μｍとすることにより、クリアランスホールの形成に伴う上部電極面積の減少を最小限にすることができ、高い製品歩留まりを実現しながらも、薄膜キャパシタ本来の高い容量を維持することができる。

上部電極２は、薄膜キャパシタを構成する電極として使用できるものであれば限定されないが、銅、ニッケル、金またはこれらの合金を含んでなるのが好ましく、銅を含んでなるのがエッチングしやすいのでより好ましい。上部電極の厚さは、１００ｎｍ〜５０μｍであるのが好ましく、より好ましくは５〜３０μｍ、さらに好ましくは１０〜２０μｍである。

誘電体層３は、セラミックスを含んでなる。セラミックスは特に限定されないが、例えばペロブスカイト構造を有する（いわゆるペロブスカイト型）金属酸化物が挙げられる。なかでも、数百ｎＦ／ｃｍ^２〜１μＦ／ｃｍ^２超といった高い電気容量密度、いわゆる超高容量が可能となる点で、（Ｂａ_１−ｘＳｒ_ｘ）ＴｉＯ_３（０≦ｘ≦１、好ましくは０．８≦ｘ≦１．０）またはＢｉＺｒＯ_３が好ましい。なお、Ａサイト元素（Ｂａ，Ｓｒ，Ｂｉ）とＢサイト元素（Ｔｉ，Ｚｒ）および酸素の比は若干変動し得る。

本発明の好ましい態様によれば、誘電体層３は、マンガン、ケイ素、ニッケル、アルミニウム、ランタン、ニオブ、マグネシウム、スズから選ばれる一種または二種以上をさらに含有してもよく、これらの金属を結晶粒界に偏析させることでリーク電流の流路を遮断することができる。

誘電体層３の厚さは、２０ｎｍ〜２．０μｍの層であり、好ましくは５０ｎｍ〜１．５μｍであり、より好ましくは５００ｎｍ〜１．０μｍである。誘電体層の厚さが薄いほど静電容量が向上するが、厚さが２０ｎｍ未満となるとリーク電流が増大したり、絶縁破壊が早期に起こり寿命が短くなったりするおそれがある。一方、誘電体層が厚いほど絶縁信頼性が増すが、ＩＣデカップリングに求められる静電容量の観点から最大２μｍ程度までが現実的である。

下部電極４は、上部電極２と基本的に同様、薄膜キャパシタを構成する電極として使用できるものであれば限定されないが、銅、ニッケル、金またはこれらの合金を含んでなるのが好ましい。誘電体の作製にゾルゲル法が使用される場合には、耐熱性の観点から、ニッケル、ニッケル合金またはＣｕ−Ｚｎ合金が好ましい。また、加工容易性やコストの観点から、銅または銅合金も下部電極として好ましく利用可能である。

下部電極４の厚さは、好ましくは１〜１００μｍであり、より好ましくは１０〜８０μｍであり、さらに好ましくは２０〜５０μｍである。このような厚さは実用上の要求を満たすものであり、キャパシタ回路を形成したときの電極としての信頼性に優れる。なお、下部電極の厚さが１０μｍ以下の場合には取り扱いが困難となるので、下部電極を構成する金属箔が接合界面を介してキャリア箔と張り合わせられて、キャリア箔付金属箔として扱われるのが好ましい。キャリア箔は、本発明の薄膜キャパシタの製造後に除去すればよい。

クリアランスホール５は、（Ｄ−ｄ）／２で規定されるクリアランスが２５μｍ以上となるような直径Ｄを有する穴として、誘電体層３を露出するように形成される。クリアランスホールの直径Ｄの好ましい範囲は、１００〜３００μｍであり、より好ましくは１００〜２００μｍである。直径Ｄが大きいとキャパシタの容量が小さくなる一方、直径Ｄが小さいとビアホールの直径ｄも小さくする必要があり、ビアホール内のめっきが困難になる。なお、図１〜図３に示される薄膜キャパシタ１はクリアランスホール５が薄膜キャパシタの片面にのみ形成される態様であるが、図４に示される薄膜キャパシタ１’のようにクリアランスホール５’が両面に形成される態様としてもよい。すなわち、図４の薄膜キャパシタ１’は、誘電体層３’が上部電極２’および下部電極４’の間で挟持され、プリント基板８’に埋設されている点では図１〜図３に示される態様と同様であるが、クリアランスホール５’およびビアホール６’が上部電極２’側のみならず下部電極４’側にも形成されている。

ビアホール６は、（Ｄ−ｄ）／２で規定されるクリアランスが２５μｍ以上となるような直径ｄを有する穴として形成される。ビアホールは下部電極の一部まで延在する非貫通穴であっても、ビアホールが下部電極を通って延在する貫通穴であってもよい。ビアホールの直径ｄの好ましい範囲は、５０〜２５０μｍであり、より好ましくは５０〜１５０μｍである。直径ｄが小さいとビアホールのめっきが困難になる一方、直径ｄが大きいとクリアランスホールの直径Ｄが大きくなり、キャパシタの容量が低下する。

薄膜キャパシタの製造方法
本発明の薄膜キャパシタの製造方法は、（１）第一の電極および第二の電極の間に誘電体層を備えてなる積層体を用意する工程、（２）第二の電極にクリアランスホールを形成する工程、および（３）クリアランスホールの形成により露出した誘電体層の領域内にレーザを照射して所定のビアホールを同心円状に形成する工程を含んでなる。以下、各工程を具体的に説明する。

（１）積層体を用意する工程
第一の電極および第二の電極の間に誘電体層を備えてなる積層体は、薄膜キャパシタの基本となる層構成であり、公知の方法に従って作製することができる。また、そのような積層体として商業的に入手可能なものを使用してもよい。誘電体層の形成は、ゾル−ゲル法、スパッタリング法、泳動電着法等の種々の方法によって行うことができ、特に限定されない。

超高容量薄膜キャパシタ用の積層体の製造方法の一例を以下に説明するが、本発明はこれに限定されない。この方法においては、下部電極用の金属箔等の金属基材の表面に誘電体層をゾル−ゲル法によって形成する。ゾル−ゲル法を用いた誘電体層の形成は、焼成を行うのが最終段階における１回のみであってもよいが、以下に説明されるように繰り返し単位の途中に１回以上の予備焼成を設けて、誘電体層を製造するのが好ましい。

まず、所望の誘電体層を製造するためのゾル−ゲル溶液を調製する。このゾル−ゲル溶液は、所望の誘電体層組成、例えば（Ｂａ_1-xＳｒ_x）ＴｉＯ₃（０≦ｘ≦１）またはＢｉＺｒＯ₃、を最終的に実現できるものであれば特に限定されず、市販されるものを使用してもよい。

次に、ゾル−ゲル溶液を金属基材の表面に塗布する塗布工程、塗布した膜を酸素含有雰囲気中で１２０〜２５０℃で乾燥する乾燥工程、および乾燥した膜を酸素含有雰囲気中で２７０〜３９０℃で熱分解を行う熱分解工程を含んでなる一連の工程を繰り返し単位とし、この繰り返し単位を複数回繰り返す。その際、繰り返し単位と繰り返し単位との間に少なくとも１回以上の５５０〜１０００℃での予備焼成処理を設けて膜厚調整を行うのが好ましい。これら多数の工程を経ることで、誘電体層の組織が、膜密度が高く、緻密で、結晶粒内の構造欠陥の少ない状態になる。したがって、上部電極をウェットエッチング法でパターニングした場合でも、誘電体層に対するエッチング液の浸透が起こりにくいため、電極をエッチングによりパターニングした後の誘電体層が露出する予定の部位に誘電膜が確実に観察され、基板（下部電極の構成材）のエッチング溶出を防止できる。その結果、リーク電流が小さく高容量の誘電体層を得ることができる。

繰り返し単位中の塗布工程は、公知の手法に基づいてゾル−ゲル溶液を金属基材の表面に塗布すればよく、特に限定されないが、膜厚の均一性およびゾル−ゲル溶液の特質等の観点からスピンコータを用いることが好ましい。

繰り返し単位中の乾燥工程では、ゾル−ゲル溶液の塗布により形成した膜を酸素含有雰囲気中で１２０〜２５０℃で乾燥する。このような温度であると、工業的に求められる時間内で十分に溶媒を除去でき、後の熱分解時で必要な反応が阻害されることなく進行するので誘電体層の場所的な品質バラツキをも低減できる。好ましい乾燥時間は３０秒間〜１０分間である。

繰り返し単位中の熱分解工程では、乾燥した膜について酸素含有雰囲気中で２７０〜３９０℃で熱分解を行う。このような温度であると、良好な熱分解が起こり生産性に優れ、良好なキャパシタ特性が得られるとともに、誘電体層と金属基材との界面における金属基材の表面の酸化も抑制できる。大量生産を行う上での工程のバラツキと品質の安全性の観点からは熱分解工程の温度は３７０℃程度を上限とするのが好ましい。熱分解工程の加熱時間は、採用する分解温度とゾル−ゲル溶液の性状によって適宜決定すればよいが、十分な熱分解を行い且つ金属基材表面の酸化の進行を抑制するためには５〜３０分間が好ましい。

また、乾燥工程および熱分解工程を酸素含有雰囲気中で行うことにより有機物の分解が促進される。さらに、乾燥工程で１２０〜２５０℃および熱分解工程で２７０〜３９０℃という低温条件を採用することで、下部電極と誘電体層との界面に形成することがある異相を無くし、誘電体層と下部電極との安定した密着性および良好な誘電特性が得られる。

繰り返し単位と繰り返し単位との間に設けられる予備焼成工程は、５５０℃〜１０００℃の不活性ガス置換または真空中で行われる。予備焼成工程における好ましい焼成時間は２〜６０分間である。これらの条件は、後述する本焼成工程とほぼ同様であるため、その数値範囲の技術的意義は本焼成工程の説明で述べるものとする。

次いで、本焼成工程として、得られた被膜を５５０〜１０００℃の焼成に付して誘電体層を形成する。加熱を不活性ガス置換雰囲気または真空中で行えば、金属基材の酸化劣化を防止することができて好ましい。また、５５０℃〜１０００℃の加熱温度を採用することで、適正な緻密さと適度な粒度の結晶組織を備える誘電体層が得られるとともに基材の物理的強度の劣化を抑制して高い電気容量および長寿命化を実現することができる。好ましい焼成時間は５〜６０分間である。

最後に、こうして得られた誘電体層の上に上部電極を形成して、薄膜キャパシタ用積層体が得られる。誘電体層の上に上部電極を形成する方法としては、金属箔を用いて張り合わせる方法、めっき法で導電層を形成する方法、およびスパッタリング蒸着等の方法を採用することができ、特に限定されない。

（２）クリアランスホール形成工程
得られた薄膜キャパシタ用積層体の上部電極に直径Ｄのクリアランスホールを形成して、誘電体層を露出させる。クリアランスホールの形成方法は特に限定されず、エッチング、レーザ照射による加工等の種々の手法により行うことができるが、誘電体層へのダメージを少なくできる点でエッチングにより行われるのが好ましい。エッチングは、塩化鉄、塩化銅などを含むエッチング液を用いて行えばよく、エッチング対象となる金属の特質に応じてエッチング条件を適宜選択すればよい。

（３）ビアホール形成工程
クリアランスホールの形成により露出した誘電体層の領域内にレーザを照射して直径ｄのビアホールを同心円状に形成する。ビアホールの形成方法は特に限定されないが、レーザの照射により行われるのが、生産効率が高いので好ましい。使用可能なレーザの種類としては、UVYAGレーザが、ダメージが少なく穿孔効率が高い点で好ましい。ビアホールは、下部電極の一部まで延在して下部電極を貫通しないように形成してもよいし、下部電極を貫通するように形成してもよい。

ところで、図５に示されるように、レーザ加工に先立ち、誘電体層３および上部電極２上を、プリント基板材料８で全面的に被覆してもよく、プリント基板材料にはその外側表面に導体層８ａがさらに形成されていてもよい。この場合、レーザを照射するとプリント基板材料８の頂部におけるビアホール６の径ｄ（トップ径）と誘電体層３表面の底部におけるビアホール６の径ｄ’（ボトム径）との間で穴径が変化することがあるが、便宜上、被覆層８の頂部における穴径（トップ径）をビアホール６の径ｄとして本発明では採用するものとする。なお、プリント基板材料８の厚さが百ミクロンのオーダー（例えば１２０μｍ）の場合には、トップ径ｄを１００％（例えば１００μｍ）とした場合におけるボトム径ｄ’は７５〜８０％（例えば７５〜８０μｍ）となる一般的傾向が見られる。

以上のようにして、本発明の薄膜キャパシタが製造される。こうして得られた薄膜キャパシタは、典型的には、さらにビアホールにめっきが施されてビアめっきが形成され、ＩＣチップの直下やプリント配線板内部に埋設されることにより使用される。

本発明を以下の実施例によってさらに具体的に説明する。

例１：薄膜キャパシタ用積層体の作製
圧延法で製造した、ゲージ厚さ５０μｍ、大きさ１００ｍｍ×１００ｍｍのニッケル箔を下部電極として用意した。下部電極の表面改質処理として、ニッケル箔を２５０℃で１５分間加熱した後、加熱されたままの状態で紫外線を１分間照射して下部電極表面を清浄化した。

Ｂａ_0.9Ｓｒ_0.1ＴｉＯ₃の組成の誘電体層を得るためのゾルゲル液として、三菱マテリアル株式会社製のＢＳＴ薄膜形成剤７ｗｔ％ＢＳＴを使用した。そして、ａ）ゾル−ゲル溶液を下部電極の表面にスピンコートする工程、ｂ）大気雰囲気中、１５０℃で２分間、ホットプレート上でゾル−ゲル溶液を乾燥する工程、およびｃ）大気雰囲気中、３９０℃で１５分間、ホットプレート上で乾燥物の熱分解を行う工程を含んでなる繰り返し単位ａ）〜ｃ）を１２回繰り返した。このとき、スピンコートは、５００ｒｐｍで５秒間行った後、３０００ｒｐｍで２５秒間行った。

また、繰り返し単位ａ）〜ｃ）を１２回繰り返す途中で、途中結晶化工程を赤外線ランプ加熱炉において１回目、３回目、６回目、９回目の繰り返し単位終了後、計４回行った。途中結晶化工程は、５℃／秒で昇温させ、窒素フロー雰囲気下、７００℃で１５分間試料を加熱することにより行った。なお、昇温前に炉内を真空ポンプを使用して２回窒素ガス置換した後、窒素フローを開始した。

繰り返し単位ａ）〜ｃ）の１２回目が終了した後、得られた試料に最終結晶化工程を赤外線加熱炉において１回のみ行った。最終結晶化工程は、５℃／秒で昇温させ、窒素フロー雰囲気下、８５０℃で３０分間試料を保持することにより行った。なお、昇温前には炉内を真空ポンプを使用して２回窒素ガス置換した後、窒素フローを開始した。

最終結晶化工程で得られた試料に再酸化アニール（ポストベーク）を施して誘電体層を形成した。再酸化アニールは、酸素濃度６ｐｐｍ（窒素ガスキャリア）の雰囲気下、６００℃で１５分間試料を加熱することにより行った。

得られた誘電体層に、高周波スパッタリングにより、シード形成のための厚さ２μｍの銅スパッタ膜を形成した。さらに銅スパッタ膜上に２０μｍの厚さの銅めっきを施して、上部電極を形成した。こうして、図６の工程Ａ１に示されるような、上部電極２および下部電極４の間に誘電体層３が挟持されてなる薄膜キャパシタ用の積層体１を得た。

例２：非貫通型ビアホールを有する薄膜キャパシタの作製および評価
例１で得られた薄膜キャパシタ用の積層体に図６に示される工程Ａ１、Ａ２、Ａ３およびＡ４を順に行って電極パターニングおよびクリアランスホールの形成を行った。まず、例１で得られた積層体１を用意した（工程Ａ１）。この積層体の下部電極４（ニッケル箔）側をプリプレグ８に積層した（工程Ａ２）。次いで、鍵型のパターンと、直径Ｄが２００μｍ、２５０μｍおよび３００μｍのクリアランスホール５をエッチングで形成した。具体的には、上部電極２の表面にエッチングレジスト層を設け、上部電極形状を規定するための、エッチングパターンを露光し、現像した。その後、塩化銅系銅エッチング液で上部電極の不要部分をエッチングして、エッチングレジスト剥離を行うことで薄膜キャパシタを形成した（工程Ａ３）。こうして得られたサンプルの上部電極２（銅めっき）側をプリプレグ８’に積層した（工程Ａ４）。

次に、図７に示される工程Ｂ１、Ｂ２およびＢ３を順に行いながら薄膜キャパシタの電気的特性を測定した。工程Ｂ１では、炭酸ガスレーザ装置を用いて、10W×2ショット/Φ100μmマスクの条件で炭酸ガスレーザを照射して樹脂を除去することにより、引き出し用パッド穴１１と検査用パッド穴１２を形成した。これらの穴をデスミア処理した後、銅めっきを施した。デスミア処理は、スミアを苛性ソーダで膨潤させた後、過マンガン酸処理して、硫酸で濯ぐことにより行った。この時点で、引き出し用パッド１１と検査用パッド１２にプローブＰを当てることにより上部電極２および下部電極４間に流れうるリーク電流と誘電損失を測定した。具体的には、誘電損失が０．１以下である電極を合格とし、その合格電極を以後の誘電損失測定の対象とした。この時の合格電極数が表２中のＬＣＲ歩留の評価対象ｎ数として示されている。また、もう一つの評価として、下部電極（ニッケル電極）側をプラス極性にした場合とマイナス極性にした場合の両方における１Ｖ印加時のリーク電流値が10^-5 A/cm²以下の電極を合格とし、その合格電極を以後のリーク歩留まりの評価対象とした。この時の合格電極数が表２中のリーク歩留まり評価対象ｎ数として示されている。

工程Ｂ２では、図７に示されるように、クリアランスホール５の上方から炭酸ガスレーザＬを表１に示されるレーザ径ｄで照射してクリアランスホール上のプリプレグ樹脂８を穿孔した。さらに、UVYAGレーザ装置（ESI、Model 5330）を用いて、周波数60kHz、出力0.5WのレーザＬを表１に示されるレーザ径ｄでクリアランスホール５に照射して誘電層を穿孔した。こうして、開口径ｄのビアホール６を形成した。なお、ここでいうビアホール径ｄは、先に図５を参照して定義した通り、プリプレグ８の頂部における穴径（トップ径）である。このとき、UVYAGレーザによる穿孔は誘電体層３を貫通するが下部電極４（ニッケル電極）を貫通しない程度で終了した。この時点で、上部電極２および下部電極４間に流れうるリーク電流の程度を工程Ｂ１と同様にして再度測定し、合格数をカウントした。工程Ｂ１での合格数に対する工程Ｂ２の合格数の割合をリーク歩留（％）として算出した。また、ＬＣＲ歩留まりも同様に算出した。結果を表２に示す。

工程Ｂ３では、図７に示されるように、ビアホール６にも、工程Ｂ１と同様に銅めっきを施して引き出し用パッド１３を形成した後、測定および評価を行った。歩留まり（％）は、工程Ｂ１での合格数に対する工程Ｂ３の合格数の割合として算出した。結果を表２、図８および９に示す。表２、図８および９の結果から、ＬＣＲ歩留はクリアランスが２５μｍ以上で顕著に改善される一方、加工ダメージにより敏感なリーク歩留まりはクリアランスが５０μｍ以上で顕著に改善されることが分かる。

例３：貫通型ビアホールを有する薄膜キャパシタの作製および評価
図１０に示されるように下部電極４を貫通するようにビアホール６を形成したこと、およびその際のレーザ周波数および出力を30kHz、2.0W としたこと以外は、例２と同様にして、表３に示される条件で薄膜キャパシタの作製および評価を行った。結果を表４に示す。表４の結果から、貫通型ビアホールを有する薄膜キャパシタの場合であっても、クリアランスが５０μｍ以上であるとレーザ加工直後およびビアめっき後のリーク歩留が極めて高いことが分かる。

Claims

第一の電極と、
前記第一の電極と対向して設けられる第二の電極と、
前記第一の電極および前記第二の電極の間に挟持され、セラミックスを含んでなる、厚さ２０ｎｍ〜２．０μｍの誘電体層と
を備えてなる薄膜キャパシタであって、
前記第一の電極に直径Ｄのクリアランスホールが形成され、かつ前記クリアランスホールの形成により露出した前記誘電体層の領域内に前記直径Ｄよりも小さい直径ｄを有するビアホールが同心円状に形成されており、（Ｄ−ｄ）／２で規定されるクリアランスが２５μｍ以上である、薄膜キャパシタ。
前記クリアランスが２５〜１００μｍである、請求項１に記載の薄膜キャパシタ。
前記セラミックスが、ペロブスカイト構造を有する、請求項１または２に記載の薄膜キャパシタ。
前記ビアホールがレーザ照射によって形成されたものである、請求項１〜３のいずれか一項に記載の薄膜キャパシタ。
前記ビアホールが前記第二の電極の一部まで延在する非貫通穴である、請求項１〜４のいずれか一項に記載の薄膜キャパシタ。
前記ビアホールが前記第二の電極を通って延在する貫通穴である、請求項１〜４のいずれか一項に記載の薄膜キャパシタ。
第一の電極と、前記第一の電極と対向して設けられる第二の電極と、前記第一の電極および前記第二の電極の間に挟持され、セラミックスを含んでなる、厚さ２０ｎｍ〜２．０μｍの誘電体層とを備えてなる積層体を用意する工程、
前記第一の電極に直径Ｄのクリアランスホールを形成して、前記誘電体層を露出させる工程、および
前記クリアランスホールの形成により露出した前記誘電体層の領域内にレーザを照射して、前記直径Ｄよりも小さい直径ｄを有するビアホールを、（Ｄ−ｄ）／２で規定されるクリアランスが５０μｍ以上となるように、同心円状に形成する工程
を含んでなる、薄膜キャパシタの製造方法。