JP2010232408A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】加工マージンの大きい半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、主面を有する半導体基板と、半導体基板上に形成された第１絶縁膜と、第１絶縁膜に形成された複数のコンタクト孔と、複数のコンタクト孔内にそれぞれ形成された複数の第１コンタクトプラグと、第１絶縁膜上に形成され、該第１絶縁膜の複数の第１コンタクトプラグが形成された領域を含む所定領域を露出させる開口部を有する第２絶縁膜と、第１絶縁膜のうち開口部で露出した部分に形成され、半導体基板の主面に対して垂直方向に見て、開口部が形成されていない第１絶縁膜の上面の位置よりも低い上面の位置を有する凹部と、開口部を横切り、かつ複数の第１コンタクトプラグのそれぞれの上面に接続されるように、第１絶縁膜の凹部から第２絶縁膜の開口部を経て第２絶縁膜の上面にかけて形成された第２導電膜から成る複数の配線と、を有している。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、配列形成されたコンタクトプラグに接続される配線を有する半導体装置及びその製造方法に関する。
近年、ＭＯＳ型集積回路の高集積化が急速に進められ、素子は微細加工技術で加工できる限界を用いて形成される。このような状況において、ホールの加工においても、開口径、及び、開口間距離を、リソグラフィー技術の最小加工寸法に近い寸法を用いて形成することが求められている。
ホールの加工を必要とする素子構造として、その上部を絶縁膜で覆われたコンタクトプラグに配線を接続する構造がある。即ち、コンタクトプラグの上に形成された絶縁膜に、ホールを開口し、ホール内に導電体を埋め込む等して、コンタクトプラグと絶縁膜の上に形成される配線との間を電気的に接続する。
従来、この種のホールは、コンタクトプラグに１対１で対応させて形成される（例えば、特許文献１参照）。それゆえ、複数のコンタクトプラグを高密度に形成する場合には、対応するホールも同様の密度で形成する必要がある。
特開２００７−２８７７９４号公報（特に図５及び図６）
しかし、リソグラフィー技術を用いた微細なホールパターンの形成では、ウエハ上での光学像のコントラストが弱いため、解像に十分な光学強度が得られ難い。その結果、焦点深度が浅く、抜け不良などが発生しやすく、リソグラフィーの加工マージンが小さいという問題があることを発明者は見出した。また、このような問題は、特に、ホールの密度が低い、例えば、メモリ半導体装置のビット線コンタクトなどで顕著に発生することを発明者は見出した。
本発明の一形態に係る半導体装置は、主面を有する半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された複数のコンタクト孔と、前記複数のコンタクト孔内にそれぞれ形成された、第１導電膜から成る複数の第１コンタクトプラグと、前記第１絶縁膜上に形成され、該第１絶縁膜の前記複数の第１コンタクトプラグが形成された領域を含む所定領域を露出させる開口部を有する第２絶縁膜と、前記第１絶縁膜のうち前記開口部で露出した部分に形成され、前記半導体基板の主面に対して垂直方向に見て、前記開口部が形成されていない前記第１絶縁膜の上面の位置よりも低い上面の位置を有する凹部と、前記開口部を横切り、かつ前記複数の第１コンタクトプラグのそれぞれの上面に接続されるように、前記第１絶縁膜の前記凹部から前記第２絶縁膜の前記開口部を経て前記第２絶縁膜の上面にかけて形成された第２導電膜から成る複数の配線と、を有することを特徴とする。
また、本発明の他の形態に係る半導体装置の製造方法は、主面を有する半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜に複数のコンタクト孔を開口する工程と、前記複数のコンタクト孔内に第１導電膜から成る複数の第１コンタクトプラグをそれぞれ形成する工程と、前記第１絶縁膜上及び前記複数の第１コンタクトプラグ上に第２絶縁膜を形成する工程と、前記第２絶縁膜に、前記第２絶縁膜を貫き、前記複数の第１コンタクトプラグの上面とその周囲の前記第１絶縁膜を露出させる開口部を形成する工程と、前記開口部で露出した前記第１絶縁膜の表面を掘り下げて、前記第１絶縁膜に凹部を形成するエッチングを行う工程と、前記凹部から前記開口部を経て前記第２絶縁膜の上面にかけて第２導電膜を形成する工程と、前記第２導電膜をパターニングして、前記複数の第１コンタクトプラグ上面にそれぞれ接続され、かつ互いに電気的に分離された複数の配線を形成する工程と、を備えることを特徴とする。
また、本発明のさらに他の形態に係る半導体装置は、所定方向に沿って複数のコンタクト孔が形成された第１層間膜と、前記複数のコンタクト孔にそれぞれ形成された複数のコンタクトプラグと、前記第１層間膜の上に形成され、かつ前記複数のコンタクトプラグが形成された領域を含む所定の領域を露出させる開口部を備えた第２層間膜と、前記開口部を横切るように形成され、かつ前記複数のコンタクトプラグの上面にそれぞれ接触する複数の配線と、を備えることを特徴とする。
さらにまた、本発明のさらに他の実施の形態に係る半導体装置の製造方法は、第１層間膜に、所定方向に沿って配列された複数のコンタクト孔を形成し、複数のコンタクトプラグを前記複数のコンタクト孔にそれぞれ形成し、前記第１層間膜及び前記複数のコンタクトプラグの上に第２層間膜を形成し、前記複数のコンタクトプラグが形成された領域を含む所定の領域を露出させるように、前記第２層間膜に開口部を形成し、前記開口部を横切り、前記複数のコンタクトプラグにそれぞれ接触する複数の配線を形成する、ことを特徴とする。
複数のコンタクトプラグ上に形成された絶縁膜に、複数のコンタクトプラグを共に露出させる開口部を形成するようにしたことで、コンタクトプラグに個々に対応するホールを形成する場合に比べ、加工マージンを大きくすることができる。
本発明の第１の実施の形態に係る半導体装置の構成を説明するための平面図である。 図１の半導体装置の製造方法における第２層間膜を形成するまでの工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 図２の工程に続くビット線コンタクト形成用溝を形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図であり、（ｃ）は図１の形成されたビット線コンタクト形成用溝の周辺を表す平面図である。 図３の工程に続く第２導電膜を形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 図４の工程に続くビット線コンタクトプラグを形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図であり、（ｃ）は図１のビット線コンタクト形成用溝の周辺を表す平面図である。 図５の工程に続く第３導電膜及びビット線ハードマスク膜を形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 図６の工程に続くビット線を形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図であり、（ｃ）は図１の、ビット線コンタクト形成用溝の周辺を表す平面図である。 ビット線形成時のオーバーエッチ量が不十分の場合に生じる問題点を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法における、ビット線コンタクト形成用溝の形成及びリセスエッチングの工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 図９の工程に続く第２導電膜を形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 図１０の工程に続くビット線コンタクトプラグを形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 図１１の工程に続く第３導電膜及びビット線ハードマスク膜を形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 図１２の工程に続くビット線を形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 本発明の第３の実施の形態に係る半導体装置の製造方法における、第１層間膜形成後から第２層間膜を形成するまでの工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 図１４の工程に続くビット線コンタクト形成用溝を形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。（ｃ）は図１のビット線コンタクト形成用溝の周辺を表す平面図である。 図１５の工程に続くリセスエッチング工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 図１６の工程に続く第２導電膜を形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 図１７の工程に続くビット線コンタクトプラグを形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 図１８の工程に続くビット線を形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図であり、（ｃ）は図１のビット線コンタクト形成用溝の周辺を示す平面図である。 本発明の第４の実施の形態に係る半導体装置の製造方法における第２導電膜及びビット線ハードマスク膜を形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 図２０の工程に続くビット線を形成する工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線位置における断面図であり、（ｂ）は図１のＢ−Ｂ’線位置における断面図である。 本発明の第５の実施の形態に係る半導体装置の構成を説明するための平面図である。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施の形態に係る半導体装置（メモリ装置）の構成を説明するための平面図であって、配線であるビット線の形成工程までを終えた状態を示している。
図示のメモリ装置は、アクティブ領域層、メモリセルプラグ層、ビット線コンタクト形成用溝層、ワード線層、及びビット線層を有している。これらは、図１において、アクティブ領域１１、第１メモリセルプラグ１２と一対の第２メモリセルプラグ１３、ビット線コンタクト形成用溝１４、ワード線１５、及びビット線１６として描かれている。
アクティブ領域１１はビット線１６と所定に角度をなすように配列形成されている。各アクティブ領域１１には、一対のトランジスタが、一方のソース・ドレイン領域を共有するように形成されている。即ち、各アクティブ領域１１には、３つのソース・ドレイン領域を有する２つのトランジスタが形成されている。
第１メモリセルプラグ１２は、各アクティブ領域１１に形成される３つのソース・ドレイン領域のうち、中央に位置するソース・ドレイン領域上に形成され、対応するビット線１６に接続される。また、第２メモリセルプラグ１３は、各アクティブ領域１１の両端に位置するソース・ドレイン領域上にそれぞれ形成され、図示しない電極に接続される。ここで、本メモリ装置がＤＲＡＭ装置であるならば、第２メモリセルプラグ１３が接続される電極はキャパシタ電極である。
ビット線コンタクト形成用溝１４は、後述する第２層間膜に形成される開口部であって、ワード線１５の延在方向に沿って並ぶ複数の第１メモリセルプラグ１２に対応するように形成されている。図１では、３個の第１メモリセルを一組とし、各組に対応するように開口部が形成されている。
ワード線１５は図の上下方向に延在するよう形成され、ビット線１６はワード線に直交するように図の左右方向に延在するよう形成されている。また、ビット線１６は、そのビット線１６が延在する方向に関して隣接する複数の（異なる組に属する）第１メモリセルプラグ１２に共通に接続されている。
以下、図１の半導体装置の製造方法について、図２乃至図７を参照して説明する。なお、各図において（ａ）は、図１におけるＡ−Ａ’線位置での断面図、（ｂ）は、Ｂ−Ｂ’線位置での断面図である。また、（ｃ）が存在する場合、同図は、ビット線コンタクト形成用溝１４の周辺を表す平面図である。
まず、図２（ａ）及び（ｂ）に示すように、Ｐ型基板（半導体基板）２１に、素子分離領域２２、ゲート絶縁膜２３とゲート導電膜２４とマスク窒化膜２５とスペーサ窒化膜２６から成るワード線１５、及びトランジスタを構成するＮ型のソース・ドレイン領域２７を形成する。
次に、第１絶縁膜としての第１層間膜２８を形成する。第１層間膜２８の材料としては、例えば、シリコン酸化膜、ＢＰＳＧ（Boron-doped Phospho-Silicate Glass）膜、ＳＯＧ(Spin On Glass)膜などが用いられる。
次に、基板２１上のソース・ドレイン領域２７に達するコンタクト孔としてのメモリセルコンタクトホールを、第１層間膜２８に開口させる。そして、メモリセルコンタクトホール内に第１導電膜からなるメモリセルプラグ１２(及び１３）を第１コンタクトプラグとして形成する。第１導電膜としては、例えばリンドープトシリコン膜が用いられる。あるいは、Ｔｉ膜とＴｉＮ膜をバリアメタル膜として成長し、その後Ｗ膜を成長して第１導電膜としてもよい。
メモリセルプラグ１２（及び１３）の形成は、メモリコンタクトホールを埋め込むように第１導電膜を形成し、ＣＭＰ法などで第１層間膜２８上の第１導電膜を除去することにより形成される。また、エッチング技術を用いてエッチバックを行うことで形成してもよい。メモリセルプラグ１２（及び１３）の上面と第１層間膜２８の上面は、基板２１の主面に対して垂直方向（図２の上下方向）に見て、略平坦に形成される。
次に、第１層間膜２８とメモリセルプラグ１２（及び１３）の上に第２絶縁膜としての第２層間膜２９を形成する。第２層間膜２９の材料としては例えば、シリコン酸化膜、ＢＰＳＧ膜、ＳＯＧ膜などが用いられる。
次に、図３（ａ）、（ｂ）及び（ｃ）に示すように、第２層間膜２９に開口部としてのビット線コンタクト形成用溝１４を形成する。このビット線コンタクト形成用溝１４は、複数（ここでは３個）の第１メモリセルプラグ１２の表面及びその周囲の第１層間膜２８が露出するように形成される。換言すると、このビット線コンタクト形成用溝１４は、第１層間膜２８の第１メモリセルプラグ１２が形成された領域を含む所定領域を露出させるように形成される。つまり、この所定領域は、ワード線１５の延在方向に関して隣接する複数の第１メモリセルプラグ１２に対応している。
ビット線コンタクト形成用溝１４の形成は、リソグラフィー技術を用いて、第２層間膜２９の上に、ビット線コンタクト形成用溝１４のレジストパターンを形成し、それをマスクとして第２層間膜２９をエッチングすることにより行うことができる。レジストパターンはその後除去される。
次に、露出した第１メモリセルプラグ１２に接続されるビット線コンタクトプラグの形成に備え、露出した第１メモリセルプラグ１２の表面を清浄化する前処理を行う。この前処理は、エッチングにより行われるが、半導体装置の微細化が進むに従い処理対象のホールや溝も微細化しているためその実行が困難になっている。また、コンタクトサイズは小さくなっているので、コンタクト抵抗の低減化が重要になっており、十分な清浄化が必要である。このような背景状況から、前処理として十分なエッチングを行う必要がある。
前処理に用いられる洗浄方法としては、湿式前処理法を用いることができる。薬液として希フッ酸（ＨＦ：水＝１：２００）液を用い、熱酸化膜を３ｎｍ厚エッチングするのに相当する量のエッチングを行う。自然酸化膜が１ｎｍ付着している場合、その自然酸化膜を除去するのに必要なエッチング量の１００〜２００％オーバーとなる。希フッ酸（ＨＦ：水＝１：２００）を用いる場合、エッチング時間は約２分である。このエッチング量は、第１メモリセルプラグ１２の表面状態にも依存するため、さらに多くのエッチングや、異なる薬液による洗浄が必要になることもある。
上記洗浄工程（前処理工程）により、第１メモリセルプラグ１２の表面が清浄化されるだけでなく、第１層間膜２８及び第２層間膜２９の一部がエッチングされる。これにより、第２層間膜２９は、その膜厚が薄くなる。また、第１層間膜２８は、ビット線コンタクト形成用溝１４内において掘り下げられる。その結果、ビット線コンタクト形成用溝１４内における第１層間膜２８の上面位置は、第１メモリセルプラグ１２の上面の位置よりも低くなる。つまり、第１メモリセルプラグ１２の周囲の第１層間膜２８に凹部が形成され、第１メモリセルプラグ１２の上部は、周囲の第１層間膜の表面から突出する。また、ビット線コンタクト形成用溝１４内における第１層間膜２８の上面位置は、ビット線コンタクト形成用溝１４が形成されていない第１層間膜２８の上面位置（即ち、第１層間膜２８と第２層間膜２９との界面位置）に比べて、基板２１の主面に対して垂直方向に見て、低くなる。
なお、この前処理において第１層間膜２８が削られる量は、熱酸化膜に比べて５倍から１０倍大きいものとなる。例えば、シリコン酸化膜であればおよそ２０ｎｍがエッチングされる。これは、微細化に加え、トランジスタへの熱負荷を低減するために層間絶縁膜の熱処理にＲＴＰ（Rapid Thermal Process）などの低温高速熱処理（例えば、７５０℃で１０分）が用いられることによって層間絶縁膜のエッチング耐性が低下しているからである。
前処理では、洗浄方法として、湿式前処理法の代わりにドライ洗浄を用いることもできる。その場合、ＨＦガスが用いられる。ドライ洗浄は、湿式前処理法に比べて、微細なホールなどの洗浄力に優れるという利点を持つ。エッチング量は、湿式エッチングの場合と同様に、自然酸化膜を除去するのに必要な量の１００〜２００％オーバーとする。
次に、配線を形成するための配線用導電膜を形成する。ここでは、配線用導電膜として、第２導電膜及び第３導電膜を用いる。
まず、上述のようにして清浄化されたビット線コンタクト形成用溝１４にビット線コンタクトプラグを形成するため、図４（ａ）及び（ｂ）に示すように、第２導電膜４１を成膜する。これにより、ビット線コンタクト形成用溝１４に第２導電膜４１が埋め込まれる。第２導電膜４１としては、Ｔｉ膜、ＴｉＮ膜及びＷ膜を、順次成膜した積層膜を用いることができる。成膜方法としては、ＣＶＤ法を用いることができる。また、コンタクト抵抗に問題がない場合には、第２導電膜４１として不純物ドープトシリコンなどを用いることもできる。
次に、第２導電膜４１のビット線コンタクト形成用溝１４に埋め込まれた部分を残すように、ＣＭＰ法を用いて第２導電膜４１を研磨する。これにより、図５（ａ）、（ｂ）及び（ｃ）に示すように、ビット線コンタクト形成用溝１４に埋め込まれたビット線コンタクトプラグ５１が、第２コンタクトプラグとして形成される。また、第２層間膜２９の上面が露出する。
次に、図６（ａ）及び（ｂ）に示すように、配線としてのビット線１６となる第３導電膜６１を形成し、その上にビット線ハードマスク膜６２を形成する。
第３導電膜６１は、例えばＴｉＮ膜とＷ膜を順次、スパッタ法で成膜することにより形成することができる。第３導電膜６１の他の材料としては、ＷＳｉ膜、ＷＳｉポリサイド膜（ＷＳｉ/ドープトシリコン）などを用いてもよい。また、ビット線ハードマスク膜６２は、材料としてシリコン窒化膜を用い、プラズマＣＶＤ法を用いて形成することができる。
次に、第１メモリセルプラグ１２の上方をそれぞれ通り、ビット線コンタクト形成用溝１４を横切るように配置されたビット線パターンのレジストマスクを、フォトリソグラフィー技術を用いて形成する。そして、このマスクを用いてビット線ハードマスク膜６２と第３導電膜６１を順次エッチングし、第２層間膜２９の表面を露出させる。さらに、ビット線コンタクト形成用溝１４内に埋め込まれているビット線コンタクトプラグ５１（第２導電膜４１）をエッチングし、ビット線コンタクト形成用溝１４の底部の第１層間膜２８の表面を露出させる。第３導電膜６１及び第２導電膜４１のエッチングには、Ｃｌ２を含むガスなどを用いることができる。こうして、図７（ａ）、（ｂ）及び（ｃ）に示されるように、ビット線コンタクトプラグ５１は、ビット線１６のパターンでパターニングされ、第１メモリセルプラグ１２に各々対応するように分割される。これにより、同一のビット線コンタクト形成用溝１４内に露出した複数の第１メモリセルプラグ１２間は、電気的に分離される。こうして、第３導電膜６１からなり、第１メモリセルプラグ１２に第２導電膜４１（即ち、ビット線コンタクトプラグ５１）を介して接続されたビット線１６が形成される。換言すると、ビット線１６は、開口部を横切り、かつ複数の第１コンタクトプラグのそれぞれの上面に電気的に接続される、第１絶縁膜の凹部から第２絶縁膜の開口部を経て第２絶縁膜の上面にかけて形成された複数の配線となる。
以上のように、本実施の形態では、ビット線コンタクトを実現するために、第１メモリセルプラグに各々対応するホールを形成する代わりに、複数の第１メモリセルプラグに対応する溝を形成するようにしたことで、リソグラフィーマージンを大きくすることができる。
また、ホールの場合は、第１メモリセルプラグとビット線コンタクトプラグとの接触面積を大きくするために、第１メモリセルプラグの上面全面を露出させるように開口することが望まれる。この場合、ホール間の距離は狭く、ホール間を規定するレジストパターンの幅が狭くなるので、ホール形成時のドライエッチングによって、レジストパターンが（一部）消失し、隣接するホール間が連結される（短絡する）おそれがある。これに対して、本実施の形態では、隣接する複数の第１メモリセルプラグに対応する溝を形成し、この溝にビット線コンタクトプラグを埋め込み、ビット線をパターニングする際にビット線コンタクトプラグもエッチングする。このように、本実施の形態では、ビット線コンタクトを自己整合的に形成するので、短絡の問題は生じない。
さらに、本実施の形態では、ビット線コンタクトプラグとなる第２導電膜を成膜する前に、前処理を十分に行うので低抵抗なコンタクトを形成することができる。また、この前処理により、第１層間膜に凹部を形成し、第１メモリセルプラグを突出させるようにしたことで、第１メモリセルプラグとビット線コンタクトプラグとの接触面積を大きくすることができ、低抵抗を実現できる。
以上のように、本実施の形態によれば、微細なコンタクトの形成が可能となる。
次に、本発明の第２の実施の形態について説明する。
上述したように、第１の実施の形態に係る半導体装置では、第１メモリセルプラグ１２が、第１層間膜２８から突出する構造を有している。そして、これら第１メモリセルプラグ１２同士の間には、第２導電膜４１が成膜され、その後エッチングにより除去される。さて、半導体装置の微細化がさらに進むと、第１メモリセルプラグ１２間の間隔はさらに狭くなる。すると、そこに成膜された第２導電膜４１を除去するためには、オーバーエッチング量を増加させる必要が生じる。特に、第２導電膜４１としてＴｉＮ膜、Ｔｉ膜、ＷＮ膜などのバリアメタル膜が用いられた場合は、これらの膜のエッチング速度が遅いので、残渣が出ないように除去するためには、さらにオーバーエッチング量を増加させる必要がある。オーバーエッチング量の増加は、ビット線ハードマスク膜６２の厚膜化を招くことになり、微細化の阻害要因となる。
一方、オーバーエッチ量が不十分の場合には、図８（ａ）及び（ｂ）に示すように、第１メモリセルプラグ１２間に残渣８１が生じ、短絡の原因ともなる。
そこで、第２の実施の形態に係る半導体装置は、不要な第２導電膜４１のエッチング残りが発生しにくく、配線のパターニングを容易にする構造を採用する。以下、本実施の形態に係る半導体装置の製造方法について説明し、合わせてその構造をも明らかにする。
本実施の形態に係る半導体装置は、第１の実施の形態と同様にメモリ装置であって、図１に示す構成を有する。また、その製造工程は、図３（ａ）及び（ｂ）に示す状態まで、第１の実施の形態と同じである。
図３（ａ）及び（ｂ）に示すように、ビット線コンタクト形成用溝１４を形成した後、図９（ａ）及び（ｂ）に示すように、第１メモリセルプラグ１２（第１導電膜）をリセスエッチングする。このエッチングは、第１メモリセルプラグ１２の上面位置が、基板２１の主面に対して垂直方向に見て、ビット線コンタクト形成用溝１４底部の第１層間膜２８の上面（第１層間膜２８と第２層間膜２９との界面）の位置よりも５０ｎｍ程度低くなるように行う。ここで、第１メモリセルプラグ１の上面が低くなりすぎると、後のビット線１６を形成するためのエッチングによって基板がエッチングされるおそれがあるため、第１メモリセルプラグの上面位置は、基板から１００ｎｍ以上となるように、リセスエッチングを行う。
次に、図１０（ａ）及び（ｂ）に示すように，第２導電膜４１を形成する。第１の実施の形態の場合と同様に、第２導電膜４１の形成に先立ち前処理（洗浄）を十分に行う。この前処理により、第２層間膜２９の膜厚は減少し、第１層間膜２８には、ビット線コンタクト形成用溝１４内において凹部が形成される。前述した第１メモリセルプラグの上面位置を低くするリセスエッチング工程は、前処理後の状態で、第１メモリセルプラグ１２間に位置する第１絶縁膜２８の主表面の位置ｈ１よりも第１メモリセルプラグ１２の上面位置ｈ２が低くなるように行っておく。例えば、前処理により第１層間膜２８が２０〜３０ｎｍ後退するのであれば、第１メモリセルプラグ１２の上面を５０ｎｍリセスエッチングするようにすれば、第１メモリセルプラグ１２の上面は、第１層間膜２８の主表面位置よりも２０〜３０ｎｍ低くすることができる。
以降、第１の実施の形態と同様の工程が実行される。
即ち、第２導電膜４１をＣＭＰ法により研磨し、図１１（ａ）及び（ｂ）に示すように、第２層間膜２９を露出させるとともに、ビット線コンタクト形成用溝１４内に埋め込まれたビット線コンタクトプラグ５１を形成する。
次に、図１２（ａ）及び（ｂ）に示すように、ビット線１６となる第３導電膜６１及びビット線ハードマスク膜６２を順次形成する。
続いて、ビット線パターンのレジストマスクを用いて、ビット線ハードマスク膜６２、第３導電膜６１、及びビット線コンタクトプラグ５１をエッチング（パターニング）し、ビット線１６を形成する。
本実施の形態によれば、第１メモリセルプラグ１２が第１層間膜２８に対してリセスしているので、第２導電膜４１（ビット線コンタクトプラグ５１）に接している第１メモリセルプラグ１２の側壁の面積は少ない。このため、ビット線コンタクトプラグ５１をパターニングする際に、第１メモリセルプラグ１２の側壁に接している第２導電膜４１がスペーサ状に残ることがほとんどない。こうして、本実施の形態によれば、隣接するビット線間の短絡発生防止に強い構造が得られる。
また、本実施の形態によれば、隣接する第１メモリセルプラグ１２間のような狭い隙間に形成された第２導電膜４１を除去する必要がないので、オーバーエッチング量を低減できる。それゆえ、本実施の形態によれば、ビット線ハードマスク膜６２の薄膜化を実現でき、微細化に有望な構造が得られる。
なお、第１メモリセルプラグ１２のリセスした部分であって、ビット線が形成されない部分に、第２導電膜４１が残ることがあるが、残っても問題はない。
次に、図１４乃至図１９を参照して、本発明の第３の実施の形態に係る半導体装置について説明する。
上述した第１及び第２の実施の形態では、第１層間膜２８がワード線１５上にも存在する構成としたが、本実施の形態では、ワード線１５上には第１層間膜２８が存在しない構成とした。
詳述すると、本実施の形態に係る半導体装置の製造は、第１層間膜２８を成膜する工程までは、第１の実施の形態と同様に行われる。
ワード線１５上に第１層間膜２８を成膜した後、ワード線１５の上部、即ちマスク窒化膜２５、が露出するまで第１層間膜２８を削り込む。ＣＭＰ法を用いれば、ワード線１５の上部のマスク窒化膜２５をストッパとする研磨が可能である。その後、第１の実施の形態と同様に第１メモリセルプラグ１２を形成する。そして、図１４（ａ）及び（ｂ）に示すように、ワード線１５の上部のマスク窒化膜２５、スペーサ窒化膜２６、及び第１メモリセルプラグ１２の上部に接する第２層間膜２９を形成する。
次に、図１５（ａ）、（ｂ）及び（ｃ）に示すように、第２層間膜２９にビット線コンタクト形成用溝１４を開口する。ビット線コンタクト形成用溝１４内には、第１メモリプラグ１２の上部、その周囲の第１層間膜２８、マスク窒化膜２５及びスペーサ窒化膜２６が露出する。
以降、第２の実施の形態と同様の工程を実行する。
即ち、図１６（ａ）及び（ｂ）に示すように、第１メモリセルプラグ１２の上面をリセスエッチングする。
次に、前処理工程によりビット線コンタクト形成用溝１４内の洗浄を行い、図１７（ａ）及び（ｂ）に示すように、ビット線コンタクト形成用溝１４を埋め込むように、第２導電膜４１を形成する。
続いて、図１８（ａ）及び（ｂ）に示すように、第２導電膜４１を研磨して、第２層間膜２９を露出させ、ビット線コンタクト形成用溝１４内にビット線コンタクトプラグ５１を形成する。
最後に、図１９（ａ）及び（ｂ）に示すように、第３導電膜６１及びビット線ハードマスク膜６２を順次形成し、形成した膜をパターニングして、ビット線１６を形成する。
以上のようにして本実施の形態に係る半導体装置が製造される。
本実施の形態によれば、第１層間膜２８の上面を、ワード線１５の上部のマスク窒化膜２５の上面に一致させるようにしたことで、第１層間膜２８の厚さに関し、チップ内での均一性を改善することができる。
また、本実施の形態によれば、第１メモリプラグ１２の高さを低減できるので、コンタクト抵抗を低減することができる。
次に、図２０及び図２１を参照して、本発明の第４の実施の形態について説明する。
第１乃至第３の実施の形態では、配線用導電膜として第２導電膜及び第３導電膜を用いる場合について説明したが、本実施の形態では、配線用導電膜として第２導電膜を単独で用いる。即ち、ビット線コンタクトプラグの材料である第２導電膜をそのまま配線に用いる。
本実施の形態に係る半導体装置の製造方法は、第２導電膜を形成する工程まで、第１乃至第３の実施の形態のいずれかと同じである。以下では、第２の実施の形態と同じ場合について説明する。
第２の導電膜４１を形成した後、即ち、図１０（ａ）及び（ｂ）に示す状態とした後、図２０（ａ）及び（ｂ）に示すように、ビット線ハードマスク膜６２を成膜する。
次に、ビット線パターンを持つレジストマスクを用いて、ビット線ハードマスク膜６２及び第２導電膜４１をパターニングし、ビット線１６を形成する。
以上のように、本実施の形態によれば、第３の導電膜を形成することなく、ビット線１６を形成することができる。
本実施の形態によれば、ビット線コンタクトプラグの形成工程（図５、図１１又は図１８に示す工程）及び第３導電膜を形成する工程を削減することができ、工程の簡略化とコスト削減を実現できるという利点がある。
次に、本発明の第５の実施の形態に係る半導体装置について説明する。
第１乃至第４の実施の形態では、半導体装置がメモリ装置である場合について説明したが、本発明はメモリ装置以外の半導体装置にも適用できる。本実施の形態に係る半導体装置は、一般的な集積回路を想定している。
図２２は、本実施の形態に係る半導体装置の概略構成を説明するための平面図であって、配線形成工程までを終えた状態を示している。
図示の半導体装置は、配列形成された複数（ここでは、４つ）のトランジスタＴｒ１〜４を構成する、アクティブ領域層、ゲート電極層、第１コンタクトプラグ層、第２コンタクト形成用溝層、配線層を有している。これらは、図２２において、アクティブ領域１０１、ゲート電極１０２、第１コンタクトプラグ１０３、第２コンタクト形成用溝１０４、及び配線１０５として描かれている。
第１コンタクトプラグ１０３の上部には、図示しない第２コンタクトプラグが形成されている。第１コンタクトプラグ１０３上に形成された層間絶縁膜に第２コンタクト形成用溝１０４を形成し、第１コンタクトプラグ１０３の上部を露出させた後、第２コンタクトプラグを形成する。配線１０５は、第２コンタクトプラグを介して第１コンタクトプラグ１０３に電気的に接続される。各配線１０５は、図の左右方向に隣接する複数の第１コンタクトプラグ１０３を電気的に接続するように形成されている。
本実施の形態に係る半導体装置は、第１乃至第４の実施の形態に係る半導体装置と同様の方法により製造することができる。なお、本実施の形態におけるゲート電極１０２、第１コンタクトプラグ１０３、第２コンタクト形成用溝１０４、及び配線１０５が、それぞれ、ワード線１５、メモリセルプラグ１２、ビット線コンタクト形成用溝１４、及びビット線１６にそれぞれ対応する。
本実施の形態によれば、第１コンタクトプラグ１０３に各々対応するホールを設ける代わりに、複数（ここでは４個）の第１コンタクトプラグに対応する第２コンタクト形成用溝１０４を形成するようにしたことで、第１コンタクトプラグ１０３が高密度に集積（配列）される場合であっても、第２コンタクトプラグに対するリソグラフィー工程を容易に行うことができる。
このように、本発明は、メモリ装置に限らず、コンタクトプラグの上に、絶縁膜が形成され、コンタクトプラグ上面に接続する配線を形成する構造の半導体装置に、広く適用可能である。
以上、本発明について、いくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、本発明を逸脱しない範囲で、種々の変更、変形が可能である。例えば、第１層間膜及び第２層間膜として、例示した材料以外の材料からなる絶縁膜を用いてもよい。同様に、第１導電膜、第２導電膜及び第３導電膜についても、例示した材料以外の材料からなる導電膜を用いてもよい。その場合において、バリアメタルを適宜用いることができる。さらに、コンタクト形成用溝内に露出させるコンタクトプラグの数は、２以上であればよい。その場合、所定方向に沿って配列形成されたコンタクトプラグの列に各々対応するように、コンタクト形成用溝を形成することができる。
１１ アクティブ領域
１２ 第１メモリセルプラグ
１３ 第２メモリセルプラグ
１４ ビット線コンタクト形成用溝
１５ ワード線
１６ ビット線
２１ Ｐ型基板
２２ 素子分離領域
２３ ゲート絶縁膜
２４ ゲート導電膜
２５ マスク窒化膜
２６ スペーサ窒化膜
２７ ソース・ドレイン領域
２８ 第１層間膜
２９ 第２層間膜
４１ 第２導電膜
５１ ビット線コンタクトプラグ
６１ 第３導電膜
６２ ビット線ハードマスク膜
１０１ アクティブ領域
１０２ ゲート電極
１０３ 第１コンタクトプラグ
１０４ 第２コンタクト形成用溝
１０５ 配線

Claims (16)

  1. 主面を有する半導体基板と、
    前記半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜に形成された複数のコンタクト孔と、
    前記複数のコンタクト孔内にそれぞれ形成された、第１導電膜から成る複数の第１コンタクトプラグと、
    前記第１絶縁膜上に形成され、該第１絶縁膜の前記複数の第１コンタクトプラグが形成された領域を含む所定領域を露出させる開口部を有する第２絶縁膜と、
    前記第１絶縁膜のうち前記開口部で露出した部分に形成され、前記半導体基板の主面に対して垂直方向に見て、前記開口部が形成されていない前記第１絶縁膜の上面の位置よりも低い上面の位置を有する凹部と、
    前記開口部を横切り、かつ前記複数の第１コンタクトプラグのそれぞれの上面に接続されるように、前記第１絶縁膜の前記凹部から前記第２絶縁膜の前記開口部を経て前記第２絶縁膜の上面にかけて形成された複数の配線と、
    を有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１の絶縁膜の前記凹部の上面の位置は、前記半導体基板の主面に対して垂直方向に見て、前記第１コンタクトプラグの上面の位置よりも、高い部分を有することを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記複数の配線のそれぞれは、前記第２絶縁膜の開口部から前記第１絶縁膜の前記凹部にかけて埋め込まれた第２導電膜から成る第２コンタクトプラグを含み、該第２コンタクトプラグが前記第１コンタクトプラグ上面と接続していること
    を特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記複数の第１コンタクトプラグを複数組備え、各組に対応して前記開口部が形成されていることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記複数の配線のそれぞれが、互いに異なる組に属する複数の前記第１コンタクトプラグの上面に接続されていることを特徴とする半導体装置。
  6. 主面を有する半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜に複数のコンタクト孔を開口する工程と、
    前記複数のコンタクト孔内に第１導電膜から成る複数の第１コンタクトプラグをそれぞれ形成する工程と、
    前記第１絶縁膜上及び前記複数の第１コンタクトプラグ上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜に、前記第２絶縁膜を貫き、前記複数の第１コンタクトプラグの上面とその周囲の前記第１絶縁膜を露出させる開口部を形成する工程と、
    前記開口部で露出した前記第１絶縁膜の表面を掘り下げて、前記第１絶縁膜に凹部を形成するエッチングを行う工程と、
    前記凹部から前記開口部を経て前記第２絶縁膜の上面にかけて配線用導電膜を形成する工程と、
    前記配線用導電膜をパターニングして、前記複数の第１コンタクトプラグ上面にそれぞれ接続され、かつ互いに電気的に分離された複数の配線を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第２絶縁膜に、前記開口部を形成する工程の後で、且つ、前記エッチングを行う工程の前に、さらに
    前記半導体基板の主面に対して垂直方向に見て、第１コンタクトプラグの上面の位置を下げる工程を
    含むことを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記凹部における前記第１の絶縁膜の上面の位置は、前記半導体基板の主面に対して垂直方向に見て、前記第１コンタクトプラグの上面の位置よりも、高い部分を有するように形成されることを特徴とする半導体装置の製造方法。
  9. 請求項６記載の半導体装置の製造方法において、
    前記凹部から前記開口部を経て前記第２絶縁膜上面にかけて配線用導電膜を形成する工程は、
    前記凹部から前記開口部を経て前記第２絶縁膜上面にかけて第２導電膜を形成する工程と、
    前記第２導電膜を上面側から部分的に除去して、前記第２絶縁膜を露出させると共に、前記開口部から前記凹部にかけて埋め込まれた前記第２導電膜を第２コンタクトプラグとして残す工程と、
    第３導電膜を、前記第２絶縁膜上及び前記第２コンタクトプラグ上に形成する工程から成ることを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    複数の配線を形成する工程は、前記第３導電膜と前記第２導電膜を順次パターニングして行われることを特徴とする半導体装置の製造方法。
  11. 所定方向に沿って複数のコンタクト孔が形成された第１層間膜と、
    前記複数のコンタクト孔にそれぞれ形成された複数のコンタクトプラグと、
    前記第１層間膜上に形成され、かつ前記複数のコンタクトプラグが形成された領域を含む所定の領域を露出させる開口部を備えた第２層間膜と、
    前記開口部を横切るように形成され、かつ前記複数のコンタクトプラグの上面にそれぞれ接触する複数の配線と、
    を備えることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１層間膜は、前記開口部内で掘り下げられていることを特徴とする半導体装置。
  13. 請求項１１又は１２記載の半導体装置において、
    前記コンタクトプラグの上面位置が、前記第１層間膜と前記第２層間膜との界面位置よりも低い位置にあることを特徴とする半導体装置。
  14. 第１層間膜に、所定方向に沿って配列された複数のコンタクト孔を形成し、
    複数のコンタクトプラグを前記複数のコンタクト孔にそれぞれ形成し、
    前記第１層間膜及び前記複数のコンタクトプラグの上に第２層間膜を形成し、
    前記複数のコンタクトプラグが形成された領域を含む所定の領域を露出させるように、前記第２層間膜に開口部を形成し、
    前記開口部を横切り、前記複数のコンタクトプラグにそれぞれ接触する複数の配線を形成する、
    ことを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記配線を形成する前に、前記第１層間膜の前記開口部に露出している部分を掘り下げることを特徴とする半導体装置の製造方法。
  16. 請求項１４又は１５記載の半導体装置の製造方法において、
    前記配線を形成する前に、前記コンタクトプラグをエッチングし、その上面位置を前記第１の層間膜と前記第２の層間膜との界面位置よりも低い位置にすることを特徴とする半導体装置の製造方法。
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