JP2010220148A - Code generating circuit and image sensor - Google Patents
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Abstract
Description
本発明は、バイナリコードからグレイコードを生成するコード生成回路と、これを用いるイメージセンサに関する。 The present invention relates to a code generation circuit that generates a gray code from a binary code, and an image sensor using the same.
イメージセンサ(固体撮像素子)は、複数のセンサ画素により、画像の光信号を光電変換して対応する電気信号を出力するものであり、ディジタルスチルカメラやディジタルビデオカメラ等の撮像素子として用いられている。イメージセンサでは、例えば、カウンタの出力コードを、アドレスデコーダによりデコードしてアドレス信号を生成し、生成したアドレス信号に対応するセンサ画素から電気信号を読み出すことが繰り返し行われる。 An image sensor (solid-state imaging device) is a device that photoelectrically converts an optical signal of an image by a plurality of sensor pixels and outputs a corresponding electrical signal, and is used as an imaging device such as a digital still camera or a digital video camera. Yes. In the image sensor, for example, an output signal of a counter is decoded by an address decoder to generate an address signal, and an electric signal is repeatedly read from sensor pixels corresponding to the generated address signal.
従来、出力コードとしてバイナリコードを出力するカウンタが用いられていた。しかし、バイナリコードはビット遷移時に複数のビットが遷移する場合があるため、消費電流が多くなって電気的ノイズが発生し、イメージセンサが誤動作するおそれがあった。そこで、この電気的ノイズの発生を抑制するために、ビット遷移が常に1であるグレイコードを出力するカウンタが用いられるようになった。 Conventionally, a counter that outputs a binary code as an output code has been used. However, in the binary code, a plurality of bits may transition at the time of bit transition, so that current consumption increases and electrical noise is generated, which may cause the image sensor to malfunction. Therefore, in order to suppress the generation of this electrical noise, a counter that outputs a gray code whose bit transition is always 1 has been used.
ところが、通常動作時には、グレイコードをアドレスデコーダに入力する一方で、試験時にはバイナリコードをデコーダに入力したいという要求がある。この場合、グレイコードもしくはバイナリコードを選択可能な構成とし、選択した一方の出力コードをイメージセンサのアドレスデコーダに入力する必要がある。そして、試験時にも、通常動作時と同一の同期信号(クロック)に同期して動作させるため、グレイコードとバイナリコードとの間でレイテンシを持つことなく、すなわち、同一のタイミングで出力する必要がある。 However, there is a demand to input a gray code to the address decoder during normal operation, while inputting a binary code to the decoder during testing. In this case, it is necessary to select a gray code or a binary code, and it is necessary to input one selected output code to the address decoder of the image sensor. And even during the test, since it is operated in synchronization with the same synchronization signal (clock) as in the normal operation, it is necessary to output without the latency between the gray code and the binary code, that is, at the same timing. is there.
グレイコードの生成にはバイナリコードからの変換が必要である。しかし、バイナリコードはそれぞれのビットの出力が確定するタイミングのずれによって、正しいグレイコードが生成される前に、一時的に、誤ったグレイコードが生成される、スパイク(もしくは、グリッジ)が発生する。このため、バイナリコードからグレイコードへの変換後の値を、一度フリップフロップに保持してから出力する必要がある。 Gray code generation requires conversion from binary code. However, in the binary code, spikes (or glitches) are generated, where a false gray code is temporarily generated before a correct gray code is generated due to a shift in timing when the output of each bit is determined. . For this reason, it is necessary to output the value after the conversion from the binary code to the gray code once held in the flip-flop.
ところが、クロックに同期してバイナリコードを生成するバイナリコードカウンタの出力を、バイナリコードからグレイコードに変換する回路に入力し、その出力を、フリップフロップに保持してから出力する回路構成とすると、グレイコード出力はバイナリコード出力より1クロックのレイテンシを持つこととなる。この場合、同一の同期信号に同期して動作することができない、もしくは、レイテンシ調整のための回路を付加することが必要になるという問題があった。 However, when the output of the binary code counter that generates the binary code in synchronization with the clock is input to the circuit that converts the binary code to the gray code, the output is held in the flip-flop and then output, The gray code output has a latency of one clock than the binary code output. In this case, there is a problem that it is not possible to operate in synchronization with the same synchronizing signal or it is necessary to add a circuit for latency adjustment.
そこで、他のイメージセンサの同期信号とレイテンシを合わせるために、バイナリコードもグレイコードと同様にフリップフロップで受けるようにすると、その分の回路が増加する。カウンタを複数持つ場合や、多ビットとなるとその増加分を無視することができなくなる。 Therefore, if the binary code is received by the flip-flop in the same way as the gray code in order to match the synchronization signal of the other image sensor with the latency, the number of circuits increases accordingly. When there are a plurality of counters or when there are many bits, the increase cannot be ignored.
また、図2に示すコード生成回路100のように、フリップフロップ(レジスタ)108から出力されたグレイコードを、グレイ−バイナリコード変換器102でバイナリコードに変換し、1インクリメントアダー104でインクリメントした後、バイナリ−グレイコード変換器106でグレイコードGRAY OUTに再変換し、フリップフロップ108から出力する方法も考えられる。
In addition, after the gray code output from the flip-flop (register) 108 is converted into a binary code by the gray-
このようにして、図示は省略するが、1インクリメントアダー104の出力を、バイナリコードとして、フリップフロップで受けてから出力すれば、バイナリコードとグレイコードの間にレイテンシは無くなる。しかし、グレイコードからバイナリコードに変換する回路は、エクスクルーシブOR(以下、XORという)がリップル型になるため、多ビットになるほど遅延が増大する。従って、高速で動作させることができない。
In this way, although not shown, if the output of the 1-
ここで、本発明に関連性のある先行技術文献として、特許文献1、2がある。
Here, there are
特許文献1の図1には、グレイ−バイナリコード変換器GBT、バイナリインクリメンタBIN、バイナリ−グレイコード変換器BGT、およびレジスタREGが、ループを形成する構成が開示されている。この構成は、それぞれ、図2に示す従来のコード生成回路100の、グレイ−バイナリコード変換器、1インクリメントアダー、バイナリ−グレイコード変換器、およびフリップフロップ(レジスタ)に対応するものであり、上記の問題がある。
FIG. 1 of Patent Document 1 discloses a configuration in which a gray-binary code converter GBT, a binary incrementer BIN, a binary-grey code converter BGT, and a register REG form a loop. This configuration corresponds to the gray-binary code converter, 1-increment adder, binary-gray code converter, and flip-flop (register) of the conventional
また、特許文献2の図1には、固体撮像装置のアドレス信号として利用されるグレーコード(グレイコード)を生成するグレーコードカウンタが開示されている。同文献によれば、グレーコードでは連続するコード間のビット遷移数が1個のみとなり、ビット遷移による電流を少なくでき、ノイズの発生を抑制できるとしている。
Further, FIG. 1 of
本発明の目的は、多ビットの構成であっても、簡単な構成で、バイナリコードをグレイコードに高速に変換し、バイナリコードに対してレイテンシの追加なく出力することができる、コード生成回路およびイメージセンサを提供することにある。 An object of the present invention is to provide a code generation circuit capable of converting a binary code into a gray code at high speed with a simple configuration even if it has a multi-bit configuration, and outputting the binary code without adding latency. The object is to provide an image sensor.
上記課題を解決するために、本発明は、入力された入力バイナリコードに所定の値を加算して出力バイナリコードを生成する加算器と、前記加算器が生成した出力バイナリコードをクロック信号に同期して保持し、出力するとともに前記加算器に入力バイナリコードとして入力する第1のレジスタと、前記加算器が生成した出力バイナリコードを変換して対応するグレイコードを生成するグレイコード変換器と、前記グレイコード変換器が生成したグレイコードを前記クロック信号に同期して保持し、出力する第2のレジスタとを有することを特徴とするコード生成回路を提供する。 In order to solve the above-described problems, the present invention adds an input binary code to a predetermined value to generate an output binary code, and synchronizes the output binary code generated by the adder with a clock signal. A first register that inputs and stores as an input binary code to the adder, a Gray code converter that converts the output binary code generated by the adder to generate a corresponding Gray code, And a second register that holds and outputs the gray code generated by the gray code converter in synchronization with the clock signal.
また、前記第1のレジスタが出力した入力バイナリコードと前記第2のレジスタが出力したグレイコードとから選択された、一方のコードを出力するセレクタをさらに有するのが好ましい。 It is preferable to further include a selector that outputs one of the codes selected from the input binary code output from the first register and the gray code output from the second register.
また、上記課題を解決するために、本発明は、上記のコード生成回路と、それぞれにアドレスが付与された複数のセンサ画素と、前記セレクタが出力したコードを、前記センサ画素のアドレスを指定するアドレス信号に変換するアドレスデコーダとを有することを特徴とするイメージセンサを提供する。 In order to solve the above problem, the present invention designates the address of the sensor pixel by using the code generation circuit, a plurality of sensor pixels each having an address assigned thereto, and the code output by the selector. An image sensor comprising an address decoder for converting into an address signal is provided.
本発明によれば、グレイコードからバイナリコードへの変換機構が必要ないため、グレイコードからバイナリコードへの変換による遅延が発生せず、多ビットの構成であっても高速に動作させることができる。また、簡単な構成で、バイナリコードに対してレイテンシの追加なく、グレイコードを出力することができる。 According to the present invention, since a gray code-to-binary code conversion mechanism is not required, there is no delay due to conversion from gray code to binary code, and even a multi-bit configuration can be operated at high speed. . In addition, with a simple configuration, a gray code can be output without adding latency to the binary code.
本発明に係るコード生成回路およびイメージセンサを、添付の図面に示す好適実施形態に基づいて以下に詳細に説明する。 A code generation circuit and an image sensor according to the present invention will be described below in detail based on preferred embodiments shown in the accompanying drawings.
図1は、本発明のイメージセンサ2の構成を表す一実施形態のブロック図である。図1に示すイメージセンサ2は、複数のセンサ画素により、画像の光信号を光電変換して対応する電気信号を出力するものであり、コード生成回路10と、マルチプレクサ20と、センサ回路26とから構成されている。
FIG. 1 is a block diagram of an embodiment showing a configuration of an
コード生成回路10は、バイナリコードとこれに対応するグレイコードを生成するものであり、1インクリメントアダー12、バイナリコード用レジスタ14、バイナリ−グレイコード変換器16、およびグレイコード用レジスタ18によって構成されている。ここで、コード生成回路10の各構成要素は、同一の所定ビット幅を持つものである。
The
1インクリメントアダー(加算器)12は、バイナリコード用レジスタ(第1のレジスタ)14から入力された入力バイナリコードBin OUTに1を加算(以下、インクリメントともいう)して出力バイナリコードを生成する。1インクリメントアダー12は、組み合わせ論理回路のみから構成され、その動作にクロック信号は不要である。
The 1 increment adder (adder) 12 adds 1 to the input binary code BinOUT input from the binary code register (first register) 14 (hereinafter also referred to as increment) to generate an output binary code. The 1-
バイナリコード用レジスタ14は、1インクリメントアダー12から入力された出力バイナリコードを、図示しないクロック信号に同期して保持し、入力バイナリコードBin OUTとして出力する。つまり、1インクリメントアダー12と、バイナリコード用レジスタ14とが、ループを形成することでバイナリカウンタを構成する。
The
また、バイナリ−グレイコード変換器(グレイコード変換器)16は、1インクリメントアダー12の出力信号から入力された出力バイナリコードを変換して、対応するグレイコードを生成する。バイナリ−グレイコード変換器16は、1インクリメントアダー12と同様に、組み合わせ論理回路のみから構成され、その動作にクロック信号は不要である。バイナリ−グレイコード変換器16は、例えば特許文献1の図1のバイナリ−グレイコード変換器BGTのように、XORゲート1段で構成されるため、論理回路段数は非常に少なく高速に動作することができる。
The binary-gray code converter (gray code converter) 16 converts the output binary code input from the output signal of the 1-
グレイコード用レジスタ(第2のレジスタ)18は、バイナリ−グレイコード変換器16から入力されたグレイコードを、バイナリコード用レジスタ14と同じクロック信号に同期して保持し、グレイコードGRAY OUTとして出力する。
The gray code register (second register) 18 holds the gray code input from the binary-
マルチプレクサ(セレクタ)20は、2入力1出力型のものであり、B/G選択信号(バイナリ/グレイコード選択信号)に応じて、バイナリコード用レジスタ14から入力された入力バイナリコードBin OUTと、グレイコード用レジスタ18から入力されたグレイコードGRAY OUTとから選択された、一方のコードをコードCODE OUTとして出力する。
The multiplexer (selector) 20 is a two-input one-output type, and according to a B / G selection signal (binary / gray code selection signal), an input binary code Bin OUT input from the
続いて、センサ回路26は、アドレスデコーダ22と、複数のセンサ画素24とによって構成されている。
Subsequently, the
アドレスデコーダ22は、マルチプレクサ20から入力されたコードCODE OUT、すなわち、入力バイナリコードBin OUTまたはグレイコードGRAY OUTをデコードし、センサ回路26の各センサ画素24に付与されたアドレスに対応するアドレス信号に変換して出力する。アドレスデコーダ22に入力された、バイナリコードの値またはグレイコードの値に対応したセンサ画素24のアドレス線が選択される。
The address decoder 22 decodes the code CODE OUT input from the
センサ画素24は、画像の光信号を光電変換して対応する画素の電気信号(画像データ)を出力するものである。アドレスデコーダ22から入力されたアドレス信号に対応するアドレスのセンサ画素から画像データ(アナログ信号)が読み出される。複数のセンサ画素24が平面状に配置されることで、イメージセンサ2の受光部が構成されている。
The
次に、コード生成回路10の動作を説明する。
Next, the operation of the
まず、1インクリメントアダー12により、バイナリコード用レジスタ14から入力された入力バイナリコードBin OUTがインクリメントされ、インクリメントされた出力バイナリコードが出力される。
First, the input binary code Bin OUT input from the
続いて、バイナリ−グレイコード変換器16により、1インクリメントアダー12から入力された出力バイナリコードがこれに対応するグレイコードに変換される。
Subsequently, the output binary code input from the 1-
上述した通り、1インクリメントアダー12とバイナリ−グレイコード変換器16は組み合わせ論理回路のみで構成されている。1インクリメントアダー12での入力バイナリコードのインクリメントと、これに続くバイナリ−グレイコード変換器16での出力バイナリコードからグレイコードへの変換は、バイナリコード用レジスタ14およびグレイコード用レジスタ18に入力されるクロック信号の1クロック周期以内に完了する。
As described above, the 1-
続いて、クロック信号に同期して、それぞれ、1インクリメントアダー12、およびバイナリ−グレイコード変換器16から入力される出力バイナリコードおよびグレイコードが、バイナリコード用レジスタ14とグレイコード用レジスタ18に保持され、入力バイナリコードBin OUTおよびグレイコードGRAY OUTとして出力される。
Subsequently, in synchronization with the clock signal, the output binary code and gray code input from the 1-
つまり、バイナリコード用レジスタ14から出力される入力バイナリコードと、グレイコード用レジスタ18から出力されるグレイコードとの間のレイテンシは0であり、イメージセンサ2の動作に利用される同期信号に対するレイテンシは同じである。また、グレイコードはグレイコード用レジスタ18に、出力バイナリコードはバイナリコード用レジスタ14に、それぞれ一度取り込まれてから出力されるため、スパイク(グリッジ)が発生することはない。
図1のコード生成回路10において、バイナリコード用レジスタ14は、1インクリメントアダー12とループを形成してバイナリカウンタを構成するために必須の構成要素であり、グレイコードとのレイテンシをそろえるために追加したのではない。すなわち、図1のコード生成回路10は、必要最小限の個数のレジスタ(フリップフロップ)しか含まない、簡単な構成を有する。
That is, the latency between the input binary code output from the
In the
以後、上記の動作が繰り返される。
その結果、バイナリコード用レジスタ14から出力される入力バイナリコードBin OUTは、クロック信号が入力されるごとにインクリメントされ、グレイコード用レジスタ18からは、入力バイナリコードBin OUTに対応するグレイコードGRAY OUTが出力される。また、入力バイナリコードが上限に到達すると、入力バイナリコードは初期値に戻り、以後、同じ動作を繰り返す。
Thereafter, the above operation is repeated.
As a result, the input binary code Bin OUT output from the
このように、コード生成回路10は、グレイコードからバイナリコードへの変換回路が必要ないため、グレイコードからバイナリコードへの変換による遅延が発生しない。これにより、多ビットの構成であっても簡単な回路で高速に、グレイコードおよびバイナリコードを生成することができる。また、イメージセンサの同期信号に対するレイテンシの差なく、グレイコードおよびバイナリコードを出力することができるため、レイテンシ調整のための回路が不要であり、回路規模の増大を防止することができる。
Thus, since the
次に、イメージセンサ2の動作を説明する。
Next, the operation of the
上記の通り、コード生成回路10からは、クロック信号に同期して入力バイナリコードBin OUTと、グレイコードGRAY OUTが出力される。
マルチプレクサ20からは、B/G選択信号に基づいて、入力バイナリコードBin OUTとグレイコードGRAY OUTのうちの一方のコードが選択され、コードCODE OUTとして出力される。コードCODE OUTとして、例えば通常使用時にはグレイコードGRAY OUTがマルチプレクサ20から出力され、試験時にはバイナリコードBin OUTがマルチプレクサ20から出力される。
As described above, the
The
続いて、アドレスデコーダ22により、マルチプレクサ20から入力されたコードCODE OUT、すなわち、入力バイナリコードまたはグレイコードがデコードされ、その値に対応するアドレス信号に変換される。そして、アドレスデコーダ22から出力されたアドレス信号に対応するセンサ画素24から、光電変換された信号が出力される。以後、クロック信号が入力される毎に、上記動作が繰り返される。
Subsequently, the address decoder 22 decodes the code CODE OUT input from the
なお、図1には、バイナリコードとグレイコードを選択可能な構成とし、通常使用時にグレーコード、試験時にバイナリコードを出力する例を示したが、本発明はこれに限定されない。例えば、コード生成回路は、必要に応じてグレイコードのみを出力する構成としてもよい。この場合、バイナリコードとグレイコードを選択的に出力するマルチプレクサ20は不要である。このような場合でも、図1のコード生成回路10は、少なくとも、多ビットの構成であっても高速に動作させることができるという効果を有する。
Although FIG. 1 shows a configuration in which binary code and gray code can be selected and gray code is output during normal use and binary code is output during testing, the present invention is not limited to this. For example, the code generation circuit may be configured to output only the gray code as necessary. In this case, the
また、図1では、加算器として1インクリメントアダー12を例示し、1インクリメントアダー12とバイナリコード用レジスタ14とによってバイナリカウンタを構成する例を示した。これも限定されず、例えば、加算器により、所定の値を加算してもよいし、逆に減算してもよい。加算する場合、バイナリカウンタはアップカウンタとなり、減算する場合にはダウンカウンタとなる。
In FIG. 1, the 1-
また、グレイコード変換器の構成は何ら限定されず、バイナリコードをグレイコードに変換することができる各種構成のものが利用可能である。さらに、イメージセンサも何ら限定されず、例えば、CCDやCMOSセンサ等の各種のセンサが利用できる。 The configuration of the gray code converter is not limited at all, and various configurations that can convert a binary code into a gray code can be used. Further, the image sensor is not limited at all, and various sensors such as a CCD and a CMOS sensor can be used.
以上、本発明のコード生成回路およびイメージセンサについて詳細に説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよい。 The code generation circuit and the image sensor of the present invention have been described in detail above. However, the present invention is not limited to the above-described embodiment, and various improvements and modifications are made without departing from the gist of the present invention. May be.
2 イメージセンサ
10 コード生成回路
12 1インクリメントアダー(加算器)
14 バイナリコード用レジスタ
16 バイナリ−グレイコード変換器
18 グレイコード用レジスタ
20 マルチプレクサ(セレクタ)
22 アドレスデコーダ
24 センサ画素
26 センサ回路
100 コード生成回路
102 グレイ−バイナリコード変換器
104 1インクリメントアダー
106 バイナリ−グレイコード変換器
108 フリップフロップ(レジスタ)
2
14
22
Claims (3)
前記加算器が生成した出力バイナリコードをクロック信号に同期して保持し、出力するとともに前記加算器に入力バイナリコードとして入力する第1のレジスタと、
前記加算器が生成した出力バイナリコードを変換して対応するグレイコードを生成するグレイコード変換器と、
前記グレイコード変換器が生成したグレイコードを前記クロック信号に同期して保持し、出力する第2のレジスタとを有することを特徴とするコード生成回路。 An adder that adds a predetermined value to the input binary code and generates an output binary code;
A first register for holding and outputting the output binary code generated by the adder in synchronization with a clock signal and inputting the output binary code to the adder as an input binary code;
A Gray code converter for converting the output binary code generated by the adder to generate a corresponding Gray code;
And a second register that holds and outputs the gray code generated by the gray code converter in synchronization with the clock signal.
それぞれにアドレスが付与された複数のセンサ画素と、
前記セレクタが出力したコードを、前記センサ画素のアドレスを指定するアドレス信号に変換するアドレスデコーダとを有することを特徴とするイメージセンサ。 A code generation circuit according to claim 2;
A plurality of sensor pixels each assigned an address;
An image sensor, comprising: an address decoder that converts a code output from the selector into an address signal that specifies an address of the sensor pixel.
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8711016B2 (en) | 2012-04-24 | 2014-04-29 | Samsung Electronics Co., Ltd. | Binary-to-gray converting circuits and gray code counter including the same |
KR101393876B1 (en) * | 2011-12-19 | 2014-05-13 | 엘지이노텍 주식회사 | Expended gray code counter circuit and method for driving thereof |
JP2015039148A (en) * | 2013-08-19 | 2015-02-26 | キヤノン株式会社 | Spread spectrum clock generation circuit, clock transfer circuit, integrated circuit, and image reading apparatus |
CN110100431A (en) * | 2016-12-27 | 2019-08-06 | 索尼半导体解决方案公司 | Photographing element, the control method of photographing element, photographic device and electronic equipment |
-
2009
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101393876B1 (en) * | 2011-12-19 | 2014-05-13 | 엘지이노텍 주식회사 | Expended gray code counter circuit and method for driving thereof |
US8711016B2 (en) | 2012-04-24 | 2014-04-29 | Samsung Electronics Co., Ltd. | Binary-to-gray converting circuits and gray code counter including the same |
JP2015039148A (en) * | 2013-08-19 | 2015-02-26 | キヤノン株式会社 | Spread spectrum clock generation circuit, clock transfer circuit, integrated circuit, and image reading apparatus |
US9639114B2 (en) | 2013-08-19 | 2017-05-02 | Canon Kabushiki Kaisha | Spread spectrum clock generation circuit, clock transfer circuit, integrated circuit, and image reading apparatus |
CN110100431A (en) * | 2016-12-27 | 2019-08-06 | 索尼半导体解决方案公司 | Photographing element, the control method of photographing element, photographic device and electronic equipment |
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