JP2010220148A

JP2010220148A - Code generating circuit and image sensor

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Publication number: JP2010220148A
Application number: JP2009067347A
Authority: JP
Inventors: Takamasa Suzuki; 孝昌鈴木; Osamu Taguchi; 修田口; Fumika Ito; 史佳伊東
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2009-03-19
Filing date: 2009-03-19
Publication date: 2010-09-30

Abstract

<P>PROBLEM TO BE SOLVED: To provide a code generating circuit which can convert binary codes into gray codes ata high speed and output it without adding latency to the binary codes, using a simple configuration for a multi-bit configuration, and to provide an image sensor. <P>SOLUTION: The code generating circuit includes: an adder for adding a predetermined value to the inputted binary code, to generate an output binary code; a first register for holding the output binary code generated by the adder in synchronization with a clock signal and outputting it, and also outputting it to the adder as the input binary code; a gray code converter for converting the output binary code generated by the adder to generate the corresponding gray code; and a second register for holding the gray code generated by the gray code converter, in synchronization with the clock signal and outputting it. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、バイナリコードからグレイコードを生成するコード生成回路と、これを用いるイメージセンサに関する。 The present invention relates to a code generation circuit that generates a gray code from a binary code, and an image sensor using the same.

イメージセンサ（固体撮像素子）は、複数のセンサ画素により、画像の光信号を光電変換して対応する電気信号を出力するものであり、ディジタルスチルカメラやディジタルビデオカメラ等の撮像素子として用いられている。イメージセンサでは、例えば、カウンタの出力コードを、アドレスデコーダによりデコードしてアドレス信号を生成し、生成したアドレス信号に対応するセンサ画素から電気信号を読み出すことが繰り返し行われる。 An image sensor (solid-state imaging device) is a device that photoelectrically converts an optical signal of an image by a plurality of sensor pixels and outputs a corresponding electrical signal, and is used as an imaging device such as a digital still camera or a digital video camera. Yes. In the image sensor, for example, an output signal of a counter is decoded by an address decoder to generate an address signal, and an electric signal is repeatedly read from sensor pixels corresponding to the generated address signal.

従来、出力コードとしてバイナリコードを出力するカウンタが用いられていた。しかし、バイナリコードはビット遷移時に複数のビットが遷移する場合があるため、消費電流が多くなって電気的ノイズが発生し、イメージセンサが誤動作するおそれがあった。そこで、この電気的ノイズの発生を抑制するために、ビット遷移が常に１であるグレイコードを出力するカウンタが用いられるようになった。 Conventionally, a counter that outputs a binary code as an output code has been used. However, in the binary code, a plurality of bits may transition at the time of bit transition, so that current consumption increases and electrical noise is generated, which may cause the image sensor to malfunction. Therefore, in order to suppress the generation of this electrical noise, a counter that outputs a gray code whose bit transition is always 1 has been used.

ところが、通常動作時には、グレイコードをアドレスデコーダに入力する一方で、試験時にはバイナリコードをデコーダに入力したいという要求がある。この場合、グレイコードもしくはバイナリコードを選択可能な構成とし、選択した一方の出力コードをイメージセンサのアドレスデコーダに入力する必要がある。そして、試験時にも、通常動作時と同一の同期信号（クロック）に同期して動作させるため、グレイコードとバイナリコードとの間でレイテンシを持つことなく、すなわち、同一のタイミングで出力する必要がある。 However, there is a demand to input a gray code to the address decoder during normal operation, while inputting a binary code to the decoder during testing. In this case, it is necessary to select a gray code or a binary code, and it is necessary to input one selected output code to the address decoder of the image sensor. And even during the test, since it is operated in synchronization with the same synchronization signal (clock) as in the normal operation, it is necessary to output without the latency between the gray code and the binary code, that is, at the same timing. is there.

グレイコードの生成にはバイナリコードからの変換が必要である。しかし、バイナリコードはそれぞれのビットの出力が確定するタイミングのずれによって、正しいグレイコードが生成される前に、一時的に、誤ったグレイコードが生成される、スパイク（もしくは、グリッジ）が発生する。このため、バイナリコードからグレイコードへの変換後の値を、一度フリップフロップに保持してから出力する必要がある。 Gray code generation requires conversion from binary code. However, in the binary code, spikes (or glitches) are generated, where a false gray code is temporarily generated before a correct gray code is generated due to a shift in timing when the output of each bit is determined. . For this reason, it is necessary to output the value after the conversion from the binary code to the gray code once held in the flip-flop.

ところが、クロックに同期してバイナリコードを生成するバイナリコードカウンタの出力を、バイナリコードからグレイコードに変換する回路に入力し、その出力を、フリップフロップに保持してから出力する回路構成とすると、グレイコード出力はバイナリコード出力より１クロックのレイテンシを持つこととなる。この場合、同一の同期信号に同期して動作することができない、もしくは、レイテンシ調整のための回路を付加することが必要になるという問題があった。 However, when the output of the binary code counter that generates the binary code in synchronization with the clock is input to the circuit that converts the binary code to the gray code, the output is held in the flip-flop and then output, The gray code output has a latency of one clock than the binary code output. In this case, there is a problem that it is not possible to operate in synchronization with the same synchronizing signal or it is necessary to add a circuit for latency adjustment.

そこで、他のイメージセンサの同期信号とレイテンシを合わせるために、バイナリコードもグレイコードと同様にフリップフロップで受けるようにすると、その分の回路が増加する。カウンタを複数持つ場合や、多ビットとなるとその増加分を無視することができなくなる。 Therefore, if the binary code is received by the flip-flop in the same way as the gray code in order to match the synchronization signal of the other image sensor with the latency, the number of circuits increases accordingly. When there are a plurality of counters or when there are many bits, the increase cannot be ignored.

また、図２に示すコード生成回路１００のように、フリップフロップ（レジスタ）１０８から出力されたグレイコードを、グレイ−バイナリコード変換器１０２でバイナリコードに変換し、１インクリメントアダー１０４でインクリメントした後、バイナリ−グレイコード変換器１０６でグレイコードGRAY OUTに再変換し、フリップフロップ１０８から出力する方法も考えられる。 In addition, after the gray code output from the flip-flop (register) 108 is converted into a binary code by the gray-binary code converter 102 and incremented by the 1-increment adder 104 as in the code generation circuit 100 shown in FIG. A method is also conceivable in which the binary-gray code converter 106 reconverts the signal into the gray code GRAY OUT and outputs it from the flip-flop 108.

このようにして、図示は省略するが、１インクリメントアダー１０４の出力を、バイナリコードとして、フリップフロップで受けてから出力すれば、バイナリコードとグレイコードの間にレイテンシは無くなる。しかし、グレイコードからバイナリコードに変換する回路は、エクスクルーシブＯＲ（以下、ＸＯＲという）がリップル型になるため、多ビットになるほど遅延が増大する。従って、高速で動作させることができない。 In this way, although not shown, if the output of the 1-increment adder 104 is received as a binary code after being received by the flip-flop, there is no latency between the binary code and the gray code. However, in the circuit that converts gray code to binary code, since the exclusive OR (hereinafter referred to as XOR) is a ripple type, the delay increases as the number of bits increases. Therefore, it cannot be operated at high speed.

ここで、本発明に関連性のある先行技術文献として、特許文献１、２がある。 Here, there are Patent Documents 1 and 2 as prior art documents relevant to the present invention.

特許文献１の図１には、グレイ−バイナリコード変換器ＧＢＴ、バイナリインクリメンタＢＩＮ、バイナリ−グレイコード変換器ＢＧＴ、およびレジスタＲＥＧが、ループを形成する構成が開示されている。この構成は、それぞれ、図２に示す従来のコード生成回路１００の、グレイ−バイナリコード変換器、１インクリメントアダー、バイナリ−グレイコード変換器、およびフリップフロップ（レジスタ）に対応するものであり、上記の問題がある。 FIG. 1 of Patent Document 1 discloses a configuration in which a gray-binary code converter GBT, a binary incrementer BIN, a binary-grey code converter BGT, and a register REG form a loop. This configuration corresponds to the gray-binary code converter, 1-increment adder, binary-gray code converter, and flip-flop (register) of the conventional code generation circuit 100 shown in FIG. There is a problem.

また、特許文献２の図１には、固体撮像装置のアドレス信号として利用されるグレーコード（グレイコード）を生成するグレーコードカウンタが開示されている。同文献によれば、グレーコードでは連続するコード間のビット遷移数が１個のみとなり、ビット遷移による電流を少なくでき、ノイズの発生を抑制できるとしている。 Further, FIG. 1 of Patent Document 2 discloses a gray code counter that generates a gray code (gray code) used as an address signal of the solid-state imaging device. According to this document, the gray code has only one bit transition between consecutive codes, and the current due to the bit transition can be reduced, and the generation of noise can be suppressed.

特表２００３−５１３５８２号公報Japanese translation of PCT publication No. 2003-513582 特開２００２−２３２２８９号公報JP 2002-232289 A

本発明の目的は、多ビットの構成であっても、簡単な構成で、バイナリコードをグレイコードに高速に変換し、バイナリコードに対してレイテンシの追加なく出力することができる、コード生成回路およびイメージセンサを提供することにある。 An object of the present invention is to provide a code generation circuit capable of converting a binary code into a gray code at high speed with a simple configuration even if it has a multi-bit configuration, and outputting the binary code without adding latency. The object is to provide an image sensor.

上記課題を解決するために、本発明は、入力された入力バイナリコードに所定の値を加算して出力バイナリコードを生成する加算器と、前記加算器が生成した出力バイナリコードをクロック信号に同期して保持し、出力するとともに前記加算器に入力バイナリコードとして入力する第１のレジスタと、前記加算器が生成した出力バイナリコードを変換して対応するグレイコードを生成するグレイコード変換器と、前記グレイコード変換器が生成したグレイコードを前記クロック信号に同期して保持し、出力する第２のレジスタとを有することを特徴とするコード生成回路を提供する。 In order to solve the above-described problems, the present invention adds an input binary code to a predetermined value to generate an output binary code, and synchronizes the output binary code generated by the adder with a clock signal. A first register that inputs and stores as an input binary code to the adder, a Gray code converter that converts the output binary code generated by the adder to generate a corresponding Gray code, And a second register that holds and outputs the gray code generated by the gray code converter in synchronization with the clock signal.

また、前記第１のレジスタが出力した入力バイナリコードと前記第２のレジスタが出力したグレイコードとから選択された、一方のコードを出力するセレクタをさらに有するのが好ましい。 It is preferable to further include a selector that outputs one of the codes selected from the input binary code output from the first register and the gray code output from the second register.

また、上記課題を解決するために、本発明は、上記のコード生成回路と、それぞれにアドレスが付与された複数のセンサ画素と、前記セレクタが出力したコードを、前記センサ画素のアドレスを指定するアドレス信号に変換するアドレスデコーダとを有することを特徴とするイメージセンサを提供する。 In order to solve the above problem, the present invention designates the address of the sensor pixel by using the code generation circuit, a plurality of sensor pixels each having an address assigned thereto, and the code output by the selector. An image sensor comprising an address decoder for converting into an address signal is provided.

本発明によれば、グレイコードからバイナリコードへの変換機構が必要ないため、グレイコードからバイナリコードへの変換による遅延が発生せず、多ビットの構成であっても高速に動作させることができる。また、簡単な構成で、バイナリコードに対してレイテンシの追加なく、グレイコードを出力することができる。 According to the present invention, since a gray code-to-binary code conversion mechanism is not required, there is no delay due to conversion from gray code to binary code, and even a multi-bit configuration can be operated at high speed. . In addition, with a simple configuration, a gray code can be output without adding latency to the binary code.

本発明に係るイメージセンサを示すブロック図である。It is a block diagram which shows the image sensor which concerns on this invention. 従来のグレイコード生成回路を示すブロック図である。It is a block diagram which shows the conventional gray code generation circuit.

本発明に係るコード生成回路およびイメージセンサを、添付の図面に示す好適実施形態に基づいて以下に詳細に説明する。 A code generation circuit and an image sensor according to the present invention will be described below in detail based on preferred embodiments shown in the accompanying drawings.

図１は、本発明のイメージセンサ２の構成を表す一実施形態のブロック図である。図１に示すイメージセンサ２は、複数のセンサ画素により、画像の光信号を光電変換して対応する電気信号を出力するものであり、コード生成回路１０と、マルチプレクサ２０と、センサ回路２６とから構成されている。 FIG. 1 is a block diagram of an embodiment showing a configuration of an image sensor 2 of the present invention. The image sensor 2 shown in FIG. 1 photoelectrically converts an optical signal of an image by a plurality of sensor pixels and outputs a corresponding electrical signal. The image sensor 2 includes a code generation circuit 10, a multiplexer 20, and a sensor circuit 26. It is configured.

コード生成回路１０は、バイナリコードとこれに対応するグレイコードを生成するものであり、１インクリメントアダー１２、バイナリコード用レジスタ１４、バイナリ−グレイコード変換器１６、およびグレイコード用レジスタ１８によって構成されている。ここで、コード生成回路１０の各構成要素は、同一の所定ビット幅を持つものである。 The code generation circuit 10 generates a binary code and a gray code corresponding to the binary code, and includes a 1-increment adder 12, a binary code register 14, a binary-gray code converter 16, and a gray code register 18. ing. Here, each component of the code generation circuit 10 has the same predetermined bit width.

１インクリメントアダー（加算器）１２は、バイナリコード用レジスタ（第１のレジスタ）１４から入力された入力バイナリコードBin OUTに１を加算（以下、インクリメントともいう）して出力バイナリコードを生成する。１インクリメントアダー１２は、組み合わせ論理回路のみから構成され、その動作にクロック信号は不要である。 The 1 increment adder (adder) 12 adds 1 to the input binary code BinOUT input from the binary code register (first register) 14 (hereinafter also referred to as increment) to generate an output binary code. The 1-increment adder 12 includes only a combinational logic circuit, and no clock signal is required for its operation.

バイナリコード用レジスタ１４は、１インクリメントアダー１２から入力された出力バイナリコードを、図示しないクロック信号に同期して保持し、入力バイナリコードBin OUTとして出力する。つまり、１インクリメントアダー１２と、バイナリコード用レジスタ１４とが、ループを形成することでバイナリカウンタを構成する。 The binary code register 14 holds the output binary code input from the 1-increment adder 12 in synchronization with a clock signal (not shown), and outputs it as an input binary code Bin OUT. That is, the 1-increment adder 12 and the binary code register 14 form a loop to form a binary counter.

また、バイナリ−グレイコード変換器（グレイコード変換器）１６は、１インクリメントアダー１２の出力信号から入力された出力バイナリコードを変換して、対応するグレイコードを生成する。バイナリ−グレイコード変換器１６は、１インクリメントアダー１２と同様に、組み合わせ論理回路のみから構成され、その動作にクロック信号は不要である。バイナリ−グレイコード変換器１６は、例えば特許文献１の図１のバイナリ−グレイコード変換器ＢＧＴのように、ＸＯＲゲート１段で構成されるため、論理回路段数は非常に少なく高速に動作することができる。 The binary-gray code converter (gray code converter) 16 converts the output binary code input from the output signal of the 1-increment adder 12 and generates a corresponding gray code. Similar to the 1-increment adder 12, the binary-gray code converter 16 is composed of only a combinational logic circuit, and no clock signal is required for its operation. Since the binary-gray code converter 16 is composed of one XOR gate, like the binary-gray code converter BGT of FIG. 1 of Patent Document 1, for example, the number of logic circuit stages is very small and the circuit operates at high speed. Can do.

グレイコード用レジスタ（第２のレジスタ）１８は、バイナリ−グレイコード変換器１６から入力されたグレイコードを、バイナリコード用レジスタ１４と同じクロック信号に同期して保持し、グレイコードGRAY OUTとして出力する。 The gray code register (second register) 18 holds the gray code input from the binary-gray code converter 16 in synchronization with the same clock signal as the binary code register 14 and outputs the gray code as a gray code GRAY OUT. To do.

マルチプレクサ（セレクタ）２０は、２入力１出力型のものであり、Ｂ／Ｇ選択信号（バイナリ／グレイコード選択信号）に応じて、バイナリコード用レジスタ１４から入力された入力バイナリコードBin OUTと、グレイコード用レジスタ１８から入力されたグレイコードGRAY OUTとから選択された、一方のコードをコードCODE OUTとして出力する。 The multiplexer (selector) 20 is a two-input one-output type, and according to a B / G selection signal (binary / gray code selection signal), an input binary code Bin OUT input from the binary code register 14; One code selected from the gray code GRAY OUT input from the gray code register 18 is output as a code CODE OUT.

続いて、センサ回路２６は、アドレスデコーダ２２と、複数のセンサ画素２４とによって構成されている。 Subsequently, the sensor circuit 26 includes an address decoder 22 and a plurality of sensor pixels 24.

アドレスデコーダ２２は、マルチプレクサ２０から入力されたコードCODE OUT、すなわち、入力バイナリコードBin OUTまたはグレイコードGRAY OUTをデコードし、センサ回路２６の各センサ画素２４に付与されたアドレスに対応するアドレス信号に変換して出力する。アドレスデコーダ２２に入力された、バイナリコードの値またはグレイコードの値に対応したセンサ画素２４のアドレス線が選択される。 The address decoder 22 decodes the code CODE OUT input from the multiplexer 20, that is, the input binary code Bin OUT or the gray code GRAY OUT, and generates an address signal corresponding to the address given to each sensor pixel 24 of the sensor circuit 26. Convert and output. The address line of the sensor pixel 24 corresponding to the binary code value or the gray code value input to the address decoder 22 is selected.

センサ画素２４は、画像の光信号を光電変換して対応する画素の電気信号（画像データ）を出力するものである。アドレスデコーダ２２から入力されたアドレス信号に対応するアドレスのセンサ画素から画像データ（アナログ信号）が読み出される。複数のセンサ画素２４が平面状に配置されることで、イメージセンサ２の受光部が構成されている。 The sensor pixel 24 photoelectrically converts an optical signal of an image and outputs an electric signal (image data) of the corresponding pixel. Image data (analog signal) is read from the sensor pixel of the address corresponding to the address signal input from the address decoder 22. A plurality of sensor pixels 24 are arranged in a planar shape, so that a light receiving portion of the image sensor 2 is configured.

次に、コード生成回路１０の動作を説明する。 Next, the operation of the code generation circuit 10 will be described.

まず、１インクリメントアダー１２により、バイナリコード用レジスタ１４から入力された入力バイナリコードBin OUTがインクリメントされ、インクリメントされた出力バイナリコードが出力される。 First, the input binary code Bin OUT input from the binary code register 14 is incremented by the 1 increment adder 12, and the incremented output binary code is output.

続いて、バイナリ−グレイコード変換器１６により、１インクリメントアダー１２から入力された出力バイナリコードがこれに対応するグレイコードに変換される。 Subsequently, the output binary code input from the 1-increment adder 12 is converted into a gray code corresponding thereto by the binary-gray code converter 16.

上述した通り、１インクリメントアダー１２とバイナリ−グレイコード変換器１６は組み合わせ論理回路のみで構成されている。１インクリメントアダー１２での入力バイナリコードのインクリメントと、これに続くバイナリ−グレイコード変換器１６での出力バイナリコードからグレイコードへの変換は、バイナリコード用レジスタ１４およびグレイコード用レジスタ１８に入力されるクロック信号の１クロック周期以内に完了する。 As described above, the 1-increment adder 12 and the binary-gray code converter 16 are composed only of combinational logic circuits. The increment of the input binary code by the 1 increment adder 12 and the subsequent conversion from the output binary code to the gray code by the binary-gray code converter 16 are input to the binary code register 14 and the gray code register 18. Complete within one clock cycle of the clock signal.

続いて、クロック信号に同期して、それぞれ、１インクリメントアダー１２、およびバイナリ−グレイコード変換器１６から入力される出力バイナリコードおよびグレイコードが、バイナリコード用レジスタ１４とグレイコード用レジスタ１８に保持され、入力バイナリコードBin OUTおよびグレイコードGRAY OUTとして出力される。 Subsequently, in synchronization with the clock signal, the output binary code and gray code input from the 1-increment adder 12 and the binary-gray code converter 16 are held in the binary code register 14 and the gray code register 18, respectively. And output as input binary code Bin OUT and Gray code GRAY OUT.

つまり、バイナリコード用レジスタ１４から出力される入力バイナリコードと、グレイコード用レジスタ１８から出力されるグレイコードとの間のレイテンシは０であり、イメージセンサ２の動作に利用される同期信号に対するレイテンシは同じである。また、グレイコードはグレイコード用レジスタ１８に、出力バイナリコードはバイナリコード用レジスタ１４に、それぞれ一度取り込まれてから出力されるため、スパイク（グリッジ）が発生することはない。
図１のコード生成回路１０において、バイナリコード用レジスタ１４は、１インクリメントアダー１２とループを形成してバイナリカウンタを構成するために必須の構成要素であり、グレイコードとのレイテンシをそろえるために追加したのではない。すなわち、図１のコード生成回路１０は、必要最小限の個数のレジスタ（フリップフロップ）しか含まない、簡単な構成を有する。 That is, the latency between the input binary code output from the binary code register 14 and the gray code output from the gray code register 18 is 0, and the latency with respect to the synchronization signal used for the operation of the image sensor 2 is zero. Are the same. Further, since the gray code is output to the gray code register 18 and the output binary code is output to the binary code register 14 after being output once, no spike (glitch) occurs.
In the code generation circuit 10 of FIG. 1, the binary code register 14 is an essential component for forming a binary counter by forming a loop with the 1-increment adder 12, and is added to align the latency with the gray code. I didn't. That is, the code generation circuit 10 of FIG. 1 has a simple configuration that includes only a minimum number of registers (flip-flops).

以後、上記の動作が繰り返される。
その結果、バイナリコード用レジスタ１４から出力される入力バイナリコードBin OUTは、クロック信号が入力されるごとにインクリメントされ、グレイコード用レジスタ１８からは、入力バイナリコードBin OUTに対応するグレイコードGRAY OUTが出力される。また、入力バイナリコードが上限に到達すると、入力バイナリコードは初期値に戻り、以後、同じ動作を繰り返す。 Thereafter, the above operation is repeated.
As a result, the input binary code Bin OUT output from the binary code register 14 is incremented every time a clock signal is input, and the Gray code register 18 outputs the Gray code GRAY OUT corresponding to the input binary code Bin OUT. Is output. When the input binary code reaches the upper limit, the input binary code returns to the initial value, and thereafter the same operation is repeated.

このように、コード生成回路１０は、グレイコードからバイナリコードへの変換回路が必要ないため、グレイコードからバイナリコードへの変換による遅延が発生しない。これにより、多ビットの構成であっても簡単な回路で高速に、グレイコードおよびバイナリコードを生成することができる。また、イメージセンサの同期信号に対するレイテンシの差なく、グレイコードおよびバイナリコードを出力することができるため、レイテンシ調整のための回路が不要であり、回路規模の増大を防止することができる。 Thus, since the code generation circuit 10 does not need a conversion circuit from the gray code to the binary code, a delay due to the conversion from the gray code to the binary code does not occur. As a result, even with a multi-bit configuration, gray codes and binary codes can be generated at high speed with a simple circuit. Further, since the gray code and the binary code can be output without a difference in latency with respect to the synchronization signal of the image sensor, a circuit for adjusting the latency is unnecessary, and an increase in circuit scale can be prevented.

次に、イメージセンサ２の動作を説明する。 Next, the operation of the image sensor 2 will be described.

上記の通り、コード生成回路１０からは、クロック信号に同期して入力バイナリコードBin OUTと、グレイコードGRAY OUTが出力される。
マルチプレクサ２０からは、Ｂ／Ｇ選択信号に基づいて、入力バイナリコードBin OUTとグレイコードGRAY OUTのうちの一方のコードが選択され、コードCODE OUTとして出力される。コードCODE OUTとして、例えば通常使用時にはグレイコードGRAY OUTがマルチプレクサ２０から出力され、試験時にはバイナリコードBin OUTがマルチプレクサ２０から出力される。 As described above, the code generation circuit 10 outputs the input binary code Bin OUT and the gray code GRAY OUT in synchronization with the clock signal.
The multiplexer 20 selects one of the input binary code Bin OUT and the gray code GRAY OUT based on the B / G selection signal, and outputs the selected code as a code CODE OUT. As the code CODE OUT, for example, the gray code GRAY OUT is output from the multiplexer 20 during normal use, and the binary code Bin OUT is output from the multiplexer 20 during testing.

続いて、アドレスデコーダ２２により、マルチプレクサ２０から入力されたコードCODE OUT、すなわち、入力バイナリコードまたはグレイコードがデコードされ、その値に対応するアドレス信号に変換される。そして、アドレスデコーダ２２から出力されたアドレス信号に対応するセンサ画素２４から、光電変換された信号が出力される。以後、クロック信号が入力される毎に、上記動作が繰り返される。 Subsequently, the address decoder 22 decodes the code CODE OUT input from the multiplexer 20, that is, the input binary code or gray code, and converts it into an address signal corresponding to the value. Then, a photoelectrically converted signal is output from the sensor pixel 24 corresponding to the address signal output from the address decoder 22. Thereafter, the above operation is repeated each time a clock signal is input.

なお、図１には、バイナリコードとグレイコードを選択可能な構成とし、通常使用時にグレーコード、試験時にバイナリコードを出力する例を示したが、本発明はこれに限定されない。例えば、コード生成回路は、必要に応じてグレイコードのみを出力する構成としてもよい。この場合、バイナリコードとグレイコードを選択的に出力するマルチプレクサ２０は不要である。このような場合でも、図１のコード生成回路１０は、少なくとも、多ビットの構成であっても高速に動作させることができるという効果を有する。 Although FIG. 1 shows a configuration in which binary code and gray code can be selected and gray code is output during normal use and binary code is output during testing, the present invention is not limited to this. For example, the code generation circuit may be configured to output only the gray code as necessary. In this case, the multiplexer 20 that selectively outputs the binary code and the gray code is not necessary. Even in such a case, the code generation circuit 10 of FIG. 1 has an effect that it can be operated at high speed even at least with a multi-bit configuration.

また、図１では、加算器として１インクリメントアダー１２を例示し、１インクリメントアダー１２とバイナリコード用レジスタ１４とによってバイナリカウンタを構成する例を示した。これも限定されず、例えば、加算器により、所定の値を加算してもよいし、逆に減算してもよい。加算する場合、バイナリカウンタはアップカウンタとなり、減算する場合にはダウンカウンタとなる。 In FIG. 1, the 1-increment adder 12 is illustrated as an adder, and the binary counter is configured by the 1-increment adder 12 and the binary code register 14. This is not limited, and for example, a predetermined value may be added by an adder or may be subtracted. When adding, the binary counter becomes an up counter, and when subtracting, it becomes a down counter.

また、グレイコード変換器の構成は何ら限定されず、バイナリコードをグレイコードに変換することができる各種構成のものが利用可能である。さらに、イメージセンサも何ら限定されず、例えば、ＣＣＤやＣＭＯＳセンサ等の各種のセンサが利用できる。 The configuration of the gray code converter is not limited at all, and various configurations that can convert a binary code into a gray code can be used. Further, the image sensor is not limited at all, and various sensors such as a CCD and a CMOS sensor can be used.

以上、本発明のコード生成回路およびイメージセンサについて詳細に説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよい。 The code generation circuit and the image sensor of the present invention have been described in detail above. However, the present invention is not limited to the above-described embodiment, and various improvements and modifications are made without departing from the gist of the present invention. May be.

２イメージセンサ
１０コード生成回路
１２１インクリメントアダー（加算器）
１４バイナリコード用レジスタ
１６バイナリ−グレイコード変換器
１８グレイコード用レジスタ
２０マルチプレクサ（セレクタ）
２２アドレスデコーダ
２４センサ画素
２６センサ回路
１００コード生成回路
１０２グレイ−バイナリコード変換器
１０４１インクリメントアダー
１０６バイナリ−グレイコード変換器
１０８フリップフロップ（レジスタ） 2 Image sensor 10 Code generation circuit 12 1 Increment adder (adder)
14 Binary Code Register 16 Binary-Gray Code Converter 18 Gray Code Register 20 Multiplexer (Selector)
22 Address Decoder 24 Sensor Pixel 26 Sensor Circuit 100 Code Generation Circuit 102 Gray-Binary Code Converter 104 1 Increment Adder 106 Binary-Gray Code Converter 108 Flip-Flop (Register)

Claims

入力された入力バイナリコードに所定の値を加算して出力バイナリコードを生成する加算器と、
前記加算器が生成した出力バイナリコードをクロック信号に同期して保持し、出力するとともに前記加算器に入力バイナリコードとして入力する第１のレジスタと、
前記加算器が生成した出力バイナリコードを変換して対応するグレイコードを生成するグレイコード変換器と、
前記グレイコード変換器が生成したグレイコードを前記クロック信号に同期して保持し、出力する第２のレジスタとを有することを特徴とするコード生成回路。 An adder that adds a predetermined value to the input binary code and generates an output binary code;
A first register for holding and outputting the output binary code generated by the adder in synchronization with a clock signal and inputting the output binary code to the adder as an input binary code;
A Gray code converter for converting the output binary code generated by the adder to generate a corresponding Gray code;
And a second register that holds and outputs the gray code generated by the gray code converter in synchronization with the clock signal.

前記第１のレジスタが出力した入力バイナリコードと前記第２のレジスタが出力したグレイコードとから選択された、一方のコードを出力するセレクタをさらに有することを特徴とする請求項１記載のコード生成回路。 The code generator according to claim 1, further comprising a selector that outputs one of the codes selected from the input binary code output from the first register and the gray code output from the second register. circuit.

前記請求項２に記載のコード生成回路と、
それぞれにアドレスが付与された複数のセンサ画素と、
前記セレクタが出力したコードを、前記センサ画素のアドレスを指定するアドレス信号に変換するアドレスデコーダとを有することを特徴とするイメージセンサ。 A code generation circuit according to claim 2;
A plurality of sensor pixels each assigned an address;
An image sensor, comprising: an address decoder that converts a code output from the selector into an address signal that specifies an address of the sensor pixel.