JP2010218629A - Semiconductor memory device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device in which a period of writing data to a selected memory cell being a write object can be sufficiently made long. <P>SOLUTION: The semiconductor memory device includes: memory cells; a word line; first and second bit lines, first and second sense nodes; a first transfer gate between the first bit line and the first sense node; a second transfer gate between the second bit line and the second transfer node; a latch circuit latching data in the first and the second sense nodes; and first and second data lines transmitting the data. Before the first and the second transfer gates are made into a conduction state, write data are transferred from the first and the second data lines to the first and the second sense nodes during write, and when the first and the second transfer gates are made into the conduction state, writing of write data of the first and the second sense nodes to the selected memory cell is started. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は半導体記憶装置に関する。   The present invention relates to a semiconductor memory device.

近年、１Ｔ（Transistor）−１Ｃ（Capacitor）型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ(Silicon On Insulator)基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ(Field Effect Transistor)を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。   2. Description of the Related Art In recent years, there is an FBC memory device as a semiconductor memory device that is expected to replace a 1T (Transistor) -1C (Capacitor) type DRAM. In the FBC memory device, an FET (Field Effect Transistor) having a floating body (hereinafter also referred to as a body) is formed on an SOI (Silicon On Insulator) substrate, and depending on the number of majority carriers accumulated in the body. Data “1” or data “0” is stored.

図９に示すように、従来のＦＢＣメモリでは、ｔ１〜ｔ２のデータ書込み動作において、センスアンプは、全カラムのメモリセル内のデータを一旦検出し（初期センス動作）、そのデータをラッチする。次に、ｔ３〜ｔ５において、書込み対象である選択カラムにラッチされたデータのみが外部からの書込みデータで上書きされる。一方、書込み対象でない非選択カラムのデータは検出されたままのデータ状態でセンスノードにラッチされている。その後、センスアンプは、全カラムのデータをメモリセルへ書き込む（書き戻す）。   As shown in FIG. 9, in the conventional FBC memory, in the data write operation from t1 to t2, the sense amplifier once detects data in the memory cells of all columns (initial sense operation) and latches the data. Next, at t3 to t5, only the data latched in the selected column to be written is overwritten with the write data from the outside. On the other hand, the data in the non-selected column that is not the write target is latched in the sense node in the data state as detected. Thereafter, the sense amplifier writes (writes back) the data of all columns to the memory cells.

しかし、選択カラムでは、初期センス動作の後に、カラム選択線を活性化してＤＱ線からセンスノードへデータを伝達する。このため、一定時間の書込みサイクルの中では、選択メモリセルへデータを書き込む時間は、実質的に短くなってしまうという問題があった。逆に、充分な書込み時間を確保しようとすると書込みサイクルが長くなってしまうという問題があった。   However, in the selected column, after the initial sensing operation, the column selection line is activated to transmit data from the DQ line to the sense node. For this reason, there is a problem that the time for writing data to the selected memory cell is substantially shortened in the write cycle of a fixed time. On the other hand, there is a problem that a write cycle becomes long if a sufficient write time is secured.

特開２００７−３２３７００号公報JP 2007-323700 A

充分な書込み時間を確保し、あるいは、書込みサイクルを短縮することができる半導体記憶装置を提供する。   Provided is a semiconductor memory device capable of securing a sufficient writing time or shortening a writing cycle.

本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のボディを含み、該ボディ内のキャリアの数によってデータを記憶する複数のメモリセルと、前記メモリセルのゲートとして機能するワード線と、前記メモリセルへ、あるいは、前記メモリセルからデータを伝達する第１のビット線および第２のビット線と、前記第１および前記第２のビット線にそれぞれ対応する第１のセンスノードおよび第２のセンスノードと、前記第１のビット線と前記第１のセンスノードとの間に接続された第１のトランスファゲートと、前記第２のビット線と前記第２のセンスノードとの間に接続された第２のトランスファゲートと、前記第１のビット線からのデータを前記第１のセンスノードにラッチし、前記第２のビット線からのデータを前記第２のセンスノードにラッチするラッチ回路と、前記第１のセンスノードにラッチされたデータを外部へ読み出し、あるいは、外部からのデータを前記第１のセンスノードへ伝送する第１のデータ線と、前記第２のセンスノードにラッチされたデータを外部へ読み出し、あるいは、外部からのデータを前記第２のセンスノードへ伝送する第２のデータ線とを備え、
前記複数のメモリセルのうち書込み対象である選択メモリセルへデータを書き込むときに、前記第１および前記第２のトランスファゲートを導通状態にする前に、書込みデータを前記第１および前記第２のデータ線から前記選択メモリセルに対応する前記第１および前記第２のセンスノードへ伝達し、
前記第１および前記第２のトランスファゲートを導通状態にしたときに、前記選択メモリセルに対応する前記第１および前記第２のセンスノードの書込みデータを該選択メモリセルへ書き込み始めることを特徴とする。 A semiconductor memory device according to an embodiment of the present invention includes an electrically floating body, and functions as a plurality of memory cells that store data according to the number of carriers in the body and the gate of the memory cell. A first sense line corresponding to a word line, a first bit line and a second bit line for transmitting data to or from the memory cell, and the first and second bit lines, respectively. A node, a second sense node, a first transfer gate connected between the first bit line and the first sense node, the second bit line and the second sense node, The second transfer gate connected between the first bit line and the data from the first bit line is latched to the first sense node, and the data from the second bit line is pre- A latch circuit that latches to the second sense node; and a first data line that reads data latched by the first sense node to the outside or transmits external data to the first sense node; A second data line for reading data latched by the second sense node to the outside or transmitting data from the outside to the second sense node;
When writing data to a selected memory cell to be written among the plurality of memory cells, the write data is transferred to the first and second before the first and second transfer gates are turned on. Transmitting from the data line to the first and second sense nodes corresponding to the selected memory cell;
The write data of the first and second sense nodes corresponding to the selected memory cell starts to be written into the selected memory cell when the first and second transfer gates are turned on. To do.

本発明に係る実施形態に従った半導体記憶装置の駆動方法は、電気的に浮遊状態のボディを含み、該ボディ内のキャリアの数によってデータを記憶する複数のメモリセルと、前記メモリセルに接続された第１のビット線および第２のビット線と、前記第１および前記第２のビット線にそれぞれ対応する第１のセンスノードおよび第２のセンスノードと、前記第１のビット線と前記第１のセンスノードとの間に接続された第１のトランスファゲートと、前記第２のビット線と前記第２のセンスノードとの間に接続された第２のトランスファゲートとを備えた半導体記憶装置の駆動方法であって、
前記複数のメモリセルのうち書込み対象である選択メモリセルへデータを書き込むときに、前記第１および前記第２のトランスファゲートを導通状態にする前に、書込みデータを前記第１および前記第２のデータ線から前記選択メモリセルに対応する前記第１および前記第２のセンスノードへ伝達し、
前記第１および前記第２のトランスファゲートを導通状態にしたときに、前記選択メモリセルに対応する前記第１および前記第２のセンスノードの書込みデータを前記選択メモリセルへ書き込み始めることを具備する。 A method of driving a semiconductor memory device according to an embodiment of the present invention includes a plurality of memory cells that include an electrically floating body, stores data according to the number of carriers in the body, and is connected to the memory cell The first and second bit lines, the first sense node and the second sense node corresponding to the first and second bit lines, the first bit line, and the second bit line, respectively. A semiconductor memory comprising: a first transfer gate connected between the first sense node; and a second transfer gate connected between the second bit line and the second sense node. A method for driving an apparatus, comprising:
When writing data to a selected memory cell to be written among the plurality of memory cells, the write data is transferred to the first and second before the first and second transfer gates are turned on. Transmitting from the data line to the first and second sense nodes corresponding to the selected memory cell;
Starting to write the write data of the first and second sense nodes corresponding to the selected memory cell to the selected memory cell when the first and second transfer gates are turned on. .

本発明による半導体記憶装置は、充分な書込み時間を確保し、あるいは、書込みサイクルを短縮することができる。   The semiconductor memory device according to the present invention can secure a sufficient write time or shorten the write cycle.

本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図。1 is a circuit diagram showing a configuration of an FBC memory device according to a first embodiment of the present invention. ＦＢＣの断面図。Sectional drawing of FBC. 第１の実施形態によるセンスアンプＳ／Ａおよびその周辺の構成を示す回路図。FIG. 3 is a circuit diagram showing a configuration of a sense amplifier S / A according to the first embodiment and its periphery. 本実施形態によるＦＢＣメモリのデータ書込みサイクルを示すタイミング図。FIG. 4 is a timing chart showing a data write cycle of the FBC memory according to the present embodiment. 本発明に係る第２の実施形態に従ったＦＢＣメモリのセンスアンプＳ／Ａの構成を示す回路図。The circuit diagram which shows the structure of sense amplifier S / A of FBC memory according to 2nd Embodiment based on this invention. 第２の実施形態によるＦＢＣメモリのデータ書込みサイクルを示すタイミング図。FIG. 9 is a timing chart showing a data write cycle of the FBC memory according to the second embodiment. 第２の実施形態によるセンスアンプＳ／Ａの変形例を示す回路図。FIG. 9 is a circuit diagram showing a modification of the sense amplifier S / A according to the second embodiment. 第２の実施形態によるセンスアンプＳ／Ａの変形例を示す回路図。FIG. 9 is a circuit diagram showing a modification of the sense amplifier S / A according to the second embodiment. 比較例の書込み動作を示すタイミング図。The timing diagram which shows the write-in operation of a comparative example.

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。   Embodiments according to the present invention will be described below with reference to the drawings. This embodiment does not limit the present invention.

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図である。ＦＢＣメモリは、メモリセルＭＣと、センスアンプＳ／Ａｉ（ｉは整数）（以下、Ｓ／Ａともいう）と、ワード線ＷＬＬｉ、ＷＬＲｉ（以下、ＷＬＬ、ＷＬＲともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬＬ、ＢＬＲともいう）と、ビット線ｂＢＬＬｉ、ｂＢＬＲｉ（以下、ｂＢＬＬ、ｂＢＬＲともいう）と、イコライジング線ＥＱＬと、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）とを備えている。 (First embodiment)
FIG. 1 is a circuit diagram showing a configuration of an FBC memory device according to the first embodiment of the present invention. The FBC memory includes a memory cell MC, a sense amplifier S / Ai (i is an integer) (hereinafter also referred to as S / A), word lines WLLi and WLRi (hereinafter also referred to as WLL and WLR), bit lines BLLi, BLRi (hereinafter also referred to as BLL and BLR), bit lines bBLLi and bBLRi (hereinafter also referred to as bBLL and bBLR), an equalizing line EQL, and equalizing transistors TEQL and TEQR (hereinafter also referred to as TEQ) are provided. .

本実施形態によるＦＢＣメモリは、２セル／ビット方式を採用している。２セル／ビット方式とは、ビット線対ＢＬＬ、ｂＢＬＬまたはビット線対ＢＬＲ、ｂＢＬＲに接続され、同一ワード線上で隣り合う２つのメモリセルＭＣに互いに逆極性のデータを書き込むことによって１ビットデータを格納する動作方式である。逆極性のデータとは、データ“０”とデータ“１”との関係のように相補の関係を有するデータである。データの読出しでは、逆極性のデータの一方のデータを他方のデータの基準とし、かつ、他方のデータを一方のデータの基準とする。従って、ビット線対ＢＬＬ、ｂＢＬＬまたはビット線対ＢＬＲ、ｂＢＬＲは、互いに逆極性のデータを伝達する。本実施形態では、ビット線ＢＬＬまたはＢＬＲを第１のビット線とし、ビット線ｂＢＬＬまたはｂＢＬＲを第２のビット線とする。   The FBC memory according to the present embodiment employs a 2-cell / bit system. The 2-cell / bit system is connected to the bit line pair BLL, bBLL or the bit line pair BLR, bBLR, and writes 1-bit data by writing data of opposite polarities to two adjacent memory cells MC on the same word line. The operation method to store. The reverse polarity data is data having a complementary relationship such as the relationship between data “0” and data “1”. In reading data, one of the reverse polarity data is used as a reference for the other data, and the other data is used as a reference for the one data. Accordingly, the bit line pair BLL, bBLL or the bit line pair BLR, bBLR transmits data having opposite polarities. In the present embodiment, the bit line BLL or BLR is the first bit line, and the bit line bBLL or bBLR is the second bit line.

メモリセルＭＣは、Ｎ型ＦＥＴで構成されている。メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬＬ、ＷＬＲは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。本実施形態において、ワード線ＷＬＬ、ＷＬＲは、センスアンプＳ／Ａの左右に２５６本ずつ設けられている（ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５）。ビット線ＢＬＬ、ＢＬＲは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬＬ、ＢＬＲは、センスアンプＳ／Ａの左右に５１２本ずつ設けられている（ＢＬＬ０〜ＢＬＬ５１１およびＢＬＲ０〜ＢＬＲ５１１）。ワード線とビット線とは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。尚、ロウ方向およびカラム方向との呼称は、便宜的なものであって、互いに入れ替えても差し支えない。   The memory cell MC is composed of an N-type FET. Memory cells MC are arranged in a matrix and constitute memory cell arrays MCAL and MCAR (hereinafter also referred to as MCA). The word lines WLL and WLR extend in the row direction and are connected to the gates of the memory cells MC. In the present embodiment, 256 word lines WLL and WLR are provided on each of the left and right sides of the sense amplifier S / A (WLL0 to WLL255 and WLR0 to WLR255). The bit lines BLL and BLR extend in the column direction and are connected to the source or drain of the memory cell MC. 512 bit lines BLL and BLR are provided on the left and right sides of the sense amplifier S / A (BLL0 to BLL511 and BLR0 to BLR511). The word line and the bit line are orthogonal to each other, and a memory cell MC is provided at each intersection. The names of the row direction and the column direction are for convenience and may be interchanged.

イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬＬ、ＢＬＲとソース電位ＶＳＬとの間に接続されている。イコライジングでは、ビット線ＢＬＬ、ＢＬＲをソース電位ＶＳＬに接続することによって各ビット線ＢＬＬ、ＢＬＲの電位を等しくする。   The equalizing line EQL is connected to the gate of the equalizing transistor TEQ. The equalizing transistor TEQ is connected between the bit lines BLL and BLR and the source potential VSL. In equalizing, the potentials of the bit lines BLL and BLR are made equal by connecting the bit lines BLL and BLR to the source potential VSL.

センスアンプＳ／Ａは、ビット線ＢＬ、ｂＢＬに接続され、選択メモリセルＭＣに記憶されたデータを検出し、あるいは、選択メモリセルＭＣにデータを書き込むように構成されている。   The sense amplifier S / A is connected to the bit lines BL and bBL, and is configured to detect data stored in the selected memory cell MC or write data to the selected memory cell MC.

読出し時には、センスアンプＳ／Ａにラッチされたデータは、データ線ＤＱ、ｂＤＱを介してＤＱバッファＤＱＢに伝達される。ＤＱバッファＤＱＢに格納されたデータは、外部へ読み出される。書込み時には、外部からのデータがＤＱバッファＤＱＢに格納される。このデータは、データ線ＤＱ、ｂＤＱを介してセンスアンプＳ／Ａに伝達される。ＤＱバッファＤＱＢは、従来のそれらと同様でよいので、その説明を省略する。   At the time of reading, the data latched by the sense amplifier S / A is transmitted to the DQ buffer DQB via the data lines DQ and bDQ. The data stored in the DQ buffer DQB is read out to the outside. At the time of writing, external data is stored in the DQ buffer DQB. This data is transmitted to the sense amplifier S / A via the data lines DQ and bDQ. Since the DQ buffer DQB may be the same as those in the related art, description thereof is omitted.

図２は、ＦＢＣ（Floating Body Cell）の断面図である。ＦＢＣメモリは、ＳＯＩ(Silicon On Insulator)基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ(Field Effect Transistor)で構成され、ボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。ボディ内の正孔（多数キャリア）の数が少ない状態をデータ“０”とし、多い状態をデータ“１”とする。従って、メモリセルがＮ型ＦＥＴである場合には、データ“１”を記憶するメモリセルはデータ“０”を記憶するメモリセルよりも、しきい値電圧が低くなり、大きな電流を流す。   FIG. 2 is a cross-sectional view of an FBC (Floating Body Cell). The FBC memory is composed of an FET (Field Effect Transistor) having a floating body (hereinafter also referred to as a body) on an SOI (Silicon On Insulator) substrate, and data “depending on the number of majority carriers accumulated in the body” “1” or data “0” is stored. A state where the number of holes (majority carriers) in the body is small is defined as data “0”, and a state where the number of holes (majority carriers) is large is defined as data “1”. Therefore, when the memory cell is an N-type FET, the memory cell that stores data “1” has a lower threshold voltage than the memory cell that stores data “0”, and a large current flows.

図３は、第１の実施形態によるセンスアンプＳ／Ａおよびその周辺の構成を示す回路図である。図３に示すセンスアンプＳ／Ａは、メモリセルアレイＭＣＡＬ側のビット線ＢＬＬに接続された構造を示している。センスアンプＳ／Ａは、トランスファゲートを介してメモリセルアレイＭＣＡＲ側のビット線ＢＬＲにも接続されているが、図３では省略する。   FIG. 3 is a circuit diagram showing the configuration of the sense amplifier S / A and its periphery according to the first embodiment. The sense amplifier S / A shown in FIG. 3 shows a structure connected to the bit line BLL on the memory cell array MCAL side. The sense amplifier S / A is also connected to the bit line BLR on the memory cell array MCAR side via a transfer gate, but is omitted in FIG.

ビット線対ＢＬＬｊ（ｊは整数）、ｂＢＬＬｊは、トランスファゲートＴＧ１、ＴＧ２を介してそれぞれに対応するセンスノードＳＮ、ｂＳＮに接続されている。トランスファゲートＴＧ１、ＴＧ２は、信号ΦｔおよびｂΦｔによってオン／オフ制御される。トランスファゲートＴＧ１、ＴＧ２として、ＣＭＯＳ（Complementary MOS）が用いられている。センスアンプＳ／Ａは、センスノード対ＳＮ、ｂＳＮを含む。また、センスアンプＳ／Ａは、ラッチ回路ＬＣＰおよびＬＣＮを含む。Ｐ型ラッチ回路ＬＣＰは、センスノードＳＮとｂＳＮとの間に直列に接続された２つのＰ型トランジスタＴＰ１およびＴＰ２から成る。トランジスタＴＰ１のゲートはセンスノードｂＳＮに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮに接続されている。すなわち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮおよびｂＳＮに対してクロスカップリングされている。   The bit line pair BLLj (j is an integer) and bBLLj are connected to the corresponding sense nodes SN and bSN via transfer gates TG1 and TG2, respectively. The transfer gates TG1 and TG2 are on / off controlled by signals Φt and bΦt. As the transfer gates TG1 and TG2, CMOS (Complementary MOS) is used. The sense amplifier S / A includes a sense node pair SN, bSN. Sense amplifier S / A includes latch circuits LCP and LCN. The P-type latch circuit LCP is composed of two P-type transistors TP1 and TP2 connected in series between the sense nodes SN and bSN. The gate of the transistor TP1 is connected to the sense node bSN, and the gate of the transistor TP2 is connected to the sense node SN. That is, the gates of the transistors TP1 and TP2 are cross-coupled to the sense nodes SN and bSN.

同様に、Ｎ型ラッチ回路ＬＣＮにおいても、Ｎ型トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮおよびｂＳＮに対してクロスカップリングされている。ラッチ回路ＬＣＰおよびＬＣＮは、信号ＳＡＰおよびｂＳＡＮによってそれぞれ駆動される。   Similarly, in N-type latch circuit LCN, the gates of N-type transistors TN1 and TN2 are also cross-coupled to sense nodes SN and bSN. Latch circuits LCP and LCN are driven by signals SAP and bSAN, respectively.

Ｎ型ラッチ回路ＬＣＮは、メモリセルＭＣのソース電位ＶＳＬよりも低いロウレベル電位ＶＳＳをセンスノードＳＮまたはｂＳＮの一方へ供給する。Ｐ型ラッチ回路ＬＣＰは、ソース電位ＶＳＬよりも高いハイレベル電位ＶＢＬＨをセンスノードＳＮまたはｂＳＮの他方へ供給する。   The N-type latch circuit LCN supplies a low level potential VSS lower than the source potential VSL of the memory cell MC to one of the sense nodes SN or bSN. The P-type latch circuit LCP supplies a high level potential VBLH higher than the source potential VSL to the other of the sense node SN or bSN.

Ｐ型トランジスタＴＰ７は、データ線ＤＱとセンスノードＳＮとの間に接続されている。Ｐ型トランジスタＴＰ８は、データ線ｂＤＱとセンスノードｂＳＮとの間に接続されている。トランジスタＴＰ７およびＴＰ８の各ゲートは、カラム選択線ｂＣＳＬに接続されている。カラム選択線ｂＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込む時に選択的にロウに活性化される。これにより、センスノードＳＮおよびｂＳＮが、それぞれデータ線ＤＱおよびｂＤＱを介してＤＱバッファＤＱＢに接続される。データ線ＤＱおよびｂＤＱは、センスノードＳＮ、ｂＳＮにラッチされたデータを外部へ読み出し、あるいは、外部からのデータをセンスノードＳＮ、ｂＳＮへ伝送する。   The P-type transistor TP7 is connected between the data line DQ and the sense node SN. The P-type transistor TP8 is connected between the data line bDQ and the sense node bSN. Each gate of the transistors TP7 and TP8 is connected to the column selection line bCSL. The column selection line bCSL is selectively activated to a low level when reading data to the outside or writing data from the outside. Thereby, sense nodes SN and bSN are connected to DQ buffer DQB via data lines DQ and bDQ, respectively. The data lines DQ and bDQ read data latched by the sense nodes SN and bSN to the outside, or transmit data from the outside to the sense nodes SN and bSN.

ラッチ回路ＬＣＰ、ＬＣＮは、ビット線ＢＬＬｊからのデータをセンスノードＳＮにラッチし、ビット線ｂＢＬＬｊからのデータをセンスノードｂＳＮにラッチする。また、ラッチ回路ＬＣＰ、ＬＣＮは、データ線ＤＱからのデータをセンスノードＳＮにラッチし、データ線ｂＤＱからのデータをセンスノードｂＳＮにラッチする。   The latch circuits LCP and LCN latch data from the bit line BLLj to the sense node SN, and latch data from the bit line bBLLj to the sense node bSN. The latch circuits LCP and LCN latch data from the data line DQ to the sense node SN and latch data from the data line bDQ to the sense node bSN.

短絡トランジスタＴＮ１２は、信号ＳＨＯＲＴによって制御される。短絡トランジスタＴＮ１２は、プリチャージ時にセンスノードＳＮとｂＳＮとを同電位に維持し、読出しまたは書込み動作時にセンスノードＳＮとｂＳＮとの間を切断する。本実施形態では信号ｂＳＡＮが常時活性状態であり、センスノードＳＮおよびｂＳＮはＮ型ラッチ回路ＬＣＮを介してロウレベル電位ＶＳＳに接続されている。ただし、信号ｂＳＡＮが活性であっても、信号ＳＡＰが不活性である場合、センスノードＳＡ，ｂＳＮの電位は、ＶＳＳ＋Ｖｔｈｎ（Ｖｔｈｎは、トランジスタＴＮ１、ＴＮ２の閾値電圧）程度までしか下がらない。データを検出する際には、センスアンプＳ／Ａは、センスノードＳＡ，ｂＳＮの電位ＶＳＳ＋Ｖｔｈｎからデータを発展させる。   The short-circuit transistor TN12 is controlled by the signal SHORT. The short-circuit transistor TN12 maintains the sense nodes SN and bSN at the same potential during precharge, and disconnects the sense nodes SN and bSN during read or write operations. In the present embodiment, the signal bSAN is always active, and the sense nodes SN and bSN are connected to the low level potential VSS via the N-type latch circuit LCN. However, even if the signal bSAN is active, when the signal SAP is inactive, the potentials of the sense nodes SA and bSN are reduced only to about VSS + Vthn (Vthn is the threshold voltage of the transistors TN1 and TN2). When detecting data, the sense amplifier S / A develops data from the potentials VSS + Vthn of the sense nodes SA, bSN.

プリチャージ回路ＰＣＣは、ビット線ＢＬＬｊとｂＢＬＬｊとの間に接続されている。プリチャージ回路ＰＣＣは、ビット線ＢＬＬｊとｂＢＬＬｊとの間に直列に接続されたＮ型トランジスタＴＮ９およびＴＮ１０と、ビット線ＢＬＬｊとｂＢＬＬｊとの間に接続されたＮ型トランジスタＴＮ１１とを含む。Ｎ型トランジスタＴＮ９とＴＮ１０との間のノードは、ソース電位ＶＳＬに接続されている。     The precharge circuit PCC is connected between the bit lines BLLj and bBLLj. Precharge circuit PCC includes N-type transistors TN9 and TN10 connected in series between bit lines BLLj and bBLLj, and an N-type transistor TN11 connected between bit lines BLLj and bBLLj. A node between the N-type transistors TN9 and TN10 is connected to the source potential VSL.

プリチャージ回路ＰＣＣは、プリチャージ時にビット線ＢＬＬｊおよびｂＢＬＬｊをソース電位ＶＳＬに接続する。これにより、プリチャージ時にビット線ＢＬＬｊおよびｂＢＬＬｊは、それぞれＶＳＬにチャージされる。   Precharge circuit PCC connects bit lines BLLj and bBLLj to source potential VSL during precharge. Thereby, bit lines BLLj and bBLLj are charged to VSL at the time of precharging.

図４は、本実施形態によるＦＢＣメモリのデータ書込みサイクルを示すタイミング図である。当初、図３に示すメモリセルアレイＭＣＡＬ内のメモリセルＭＣ０がデータ“０”を格納しており、メモリセルＭＣ１がデータ“１”を格納しているものとする。さらに、書込み動作において、データ“１”がメモリセルＭＣ０に書き込まれ、データ“０”がメモリセルＭＣ１に書き込まれるものとする。尚、非選択カラムのセンスアンプＳ／Ａは、選択ワード線ＷＬＬｉに接続されたメモリセルＭＣのうち書込み対象でない非選択メモリセルのデータをセンスノードへ一旦読み出し、そのデータをそのままの論理状態で同一の非選択メモリセルへリストアする。   FIG. 4 is a timing chart showing a data write cycle of the FBC memory according to the present embodiment. Initially, it is assumed that the memory cell MC0 in the memory cell array MCAL shown in FIG. 3 stores data “0” and the memory cell MC1 stores data “1”. Further, it is assumed that data “1” is written in the memory cell MC0 and data “0” is written in the memory cell MC1 in the write operation. The sense amplifier S / A in the non-selected column once reads the data of the non-selected memory cell that is not the write target among the memory cells MC connected to the selected word line WLLi to the sense node, and keeps the data in the logic state as it is. Restore to the same unselected memory cell.

メモリセルアレイＭＣＡＲの動作は、メモリセルアレイＭＣＡＬの動作から容易に推測可能であるので、その説明を省略する。また、書込み動作において、データ“０”をメモリセルＭＣ０に書き込み、データ“１”をメモリセルＭＣ１に書き込む動作は、後述の具体例から容易に推測可能であるので、その説明も省略する。   Since the operation of the memory cell array MCAR can be easily estimated from the operation of the memory cell array MCAL, description thereof is omitted. In the write operation, the operation of writing data “0” into the memory cell MC0 and writing data “1” into the memory cell MC1 can be easily estimated from a specific example described later, and the description thereof is also omitted.

データ書込みサイクルは、データ検出動作およびデータ書込み動作（あるいはリストア動作）を含む。ここでのデータ書込み期間とは、データ検出期間を含まず、データの書込みのみの期間である。   The data write cycle includes a data detection operation and a data write operation (or restore operation). Here, the data writing period is a period during which only data is written, not including a data detection period.

プリチャージ状態（〜ｔ０）において、信号ＰＲＣＨおよびＳＨＯＲＴが活性状態である。よって、ビット線ＢＬ、ｂＢＬが同電位（ＶＳＬ近傍）に固定されている。また、トランジスタＴＮ１２によって、センスノードＳＮおよびｂＳＮが同電位（ＶＳＳ近傍）に固定されている。   In the precharge state (to t0), signals PRCH and SHORT are active. Therefore, the bit lines BL and bBL are fixed at the same potential (near VSL). Further, the sense nodes SN and bSN are fixed to the same potential (near VSS) by the transistor TN12.

尚、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もある。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。   Note that activation means turning on or driving an element or circuit, and deactivation means turning off or stopping the element or circuit. Accordingly, a HIGH (high potential level) signal may be an activation signal, and a LOW (low potential level) signal may be an activation signal. For example, the NMOS transistor is activated by setting the gate to HIGH. On the other hand, the PMOS transistor is activated by setting the gate to LOW.

ｔ０以前のプリチャージ時に、書込み対象である選択カラムのデータ線ＤＱおよびｂＤＱは、書込みデータを伝達する。例えば、図４に示すように、データ線ＤＱは、ハイレベル電位ＶＢＬＨを伝達し、データ線ｂＤＱは、ロウレベル電位ＶＳＳを伝達する。ＶＢＬＨは、データ“１”をメモリセルＭＣに書き込むときにビット線に印加される電圧である。ＶＳＳは、データ“０”をメモリセルＭＣに書き込むときにビット線に印加される電圧である。   During precharge before t0, the data lines DQ and bDQ of the selected column to be written transmit write data. For example, as shown in FIG. 4, the data line DQ transmits a high level potential VBLH, and the data line bDQ transmits a low level potential VSS. VBLH is a voltage applied to the bit line when data “1” is written to the memory cell MC. VSS is a voltage applied to the bit line when data “0” is written to the memory cell MC.

また、ｔ０において、選択カラムに対応するカラム選択線ｂＣＳＬをロウレベルに活性化する。これにより、図３のトランジスタＴＰ７およびＴＰ８がオン状態になる。その結果、選択カラムのデータ線ＤＱおよびｂＤＱの各データは、選択カラムのセンスノードＳＮおよびｂＳＮへ伝達される。即ち、ｔ１において、トランスファゲートＴＧ１、ＴＧ２が導通状態になる前に、書込みデータは、選択カラムのセンスノードＳＮおよびｂＳＮへ伝達される。ラッチ回路ＬＣＰおよびＬＣＮは、書込みデータをそれぞれセンスノードＳＮおよびｂＳＮにラッチする。本実施形態では、ラッチ回路ＬＣＰおよびＬＣＮは、ハイレベル電位ＶＢＬＨをセンスノードＳＮにラッチし、ロウレベル電位ＶＳＳをセンスノードｂＳＮにラッチする。   At t0, the column selection line bCSL corresponding to the selected column is activated to the low level. Thereby, the transistors TP7 and TP8 in FIG. 3 are turned on. As a result, the data on the data lines DQ and bDQ in the selected column are transmitted to the sense nodes SN and bSN in the selected column. That is, at t1, the write data is transmitted to the sense nodes SN and bSN of the selected column before the transfer gates TG1 and TG2 become conductive. Latch circuits LCP and LCN latch write data to sense nodes SN and bSN, respectively. In the present embodiment, the latch circuits LCP and LCN latch the high level potential VBLH to the sense node SN and latch the low level potential VSS to the sense node bSN.

Ｐ型トランジスタは、通常、ハイレベル電位を充分に伝達可能であるが、ロウレベル電位はしきい値電圧分、高い電位を伝達する。従って、Ｐ型トランジスタＴＰ８は、ロウレベル電位ＶＳＳをＰ型トランジスタＴＰ８のしきい値電圧分だけ高い電位（ＶＳＳ＋Ｖｔｐ８）で伝達する。しかし、本実施形態では、信号ｂＳＡＮが常時活性状態（ロウレベル電位ＶＳＳ）であるので、ラッチ回路ＬＣＮがセンスノードｂＳＮにＶＳＳを供給する。その結果、ラッチ回路ＬＣＮは、センスノードｂＳＮにロウレベル電位ＶＳＳをラッチすることができる。   A P-type transistor can normally transmit a high level potential sufficiently, but a low level potential transmits a high potential by a threshold voltage. Therefore, the P-type transistor TP8 transmits the low level potential VSS at a potential (VSS + Vtp8) that is higher than the threshold voltage of the P-type transistor TP8. However, in this embodiment, since the signal bSAN is always in an active state (low level potential VSS), the latch circuit LCN supplies VSS to the sense node bSN. As a result, the latch circuit LCN can latch the low level potential VSS at the sense node bSN.

ｔ１において、信号ＰＲＣＨおよびＳＨＯＲＴが不活性状態となる。これにより、ビット線ＢＬとｂＢＬとの間が切断され、かつ、センスノードＳＮとｂＳＮとの間が切断される。それと同時に、書込み対象である選択ロウのワード線ＷＬＬｉ(ｉは整数)が選択的に活性化される。その他の非選択ワード線ＷＬは、データ保持状態（ＶＷＬＬ）に維持される。   At t1, signals PRCH and SHORT are deactivated. As a result, the bit lines BL and bBL are disconnected, and the sense nodes SN and bSN are disconnected. At the same time, the word line WLLi (i is an integer) of the selected row to be written is selectively activated. Other unselected word lines WL are maintained in the data holding state (VWLL).

ｔ１において、信号ΦＴを高レベルに活性化させる。これにより、全カラムのトランスファゲートＴＧ１、ＴＧ２が導通状態になり、全カラムのビット線対ＢＬ、ｂＢＬが、それぞれに対応するセンスノード対ＳＮ、ｂＳＮに接続される。よって、書込み対象である選択カラムのビット線ＢＬＬjおよびｂＢＬＬjがセンスノードＳＮ、ｂＳＮにそれぞれ接続される。書込み対象ではない非選択カラムのビット線は、それぞれに対応するセンスノードに接続される。トランスファゲートＴＧ１、ＴＧ２も導通状態になる。   At t1, the signal ΦT is activated to a high level. As a result, the transfer gates TG1 and TG2 of all the columns become conductive, and the bit line pairs BL and bBL of all the columns are connected to the corresponding sense node pairs SN and bSN, respectively. Therefore, the bit lines BLLj and bBLLj of the selected column to be written are connected to the sense nodes SN and bSN, respectively. The bit lines of the non-selected columns that are not to be written are connected to the corresponding sense nodes. The transfer gates TG1 and TG2 are also turned on.

信号ｂＳＡＮは常時活性状態にある。よって、ラッチ回路ＬＣＮが駆動し、ロウレベル電圧ＶＳＳがセンスノードＳＮ、ｂＳＮに接続される。負荷電流が、メモリセルＭＣ０、ＭＣ１のソースからビット線ＢＬＬj、ｂＢＬＬjを介してセンスノードＳＮ、ｂＳＮに流れる。即ち、本実施形態は、データ検出時に、ラッチ回路ＬＣＮがロウレベル電位ＶＳＳをセンスノードＳＮ、ｂＳＮに供給し、Ｎ型トランジスタＴＮ１、ＴＮ２が負荷電流を流す形態（ＮＭＯＳ負荷）である。   The signal bSAN is always active. Therefore, the latch circuit LCN is driven, and the low level voltage VSS is connected to the sense nodes SN and bSN. A load current flows from the sources of the memory cells MC0 and MC1 to the sense nodes SN and bSN via the bit lines BLLj and bBLLj. That is, in the present embodiment, at the time of data detection, the latch circuit LCN supplies the low level potential VSS to the sense nodes SN and bSN, and the N-type transistors TN1 and TN2 flow a load current (NMOS load).

ｔ１〜ｔ２において、非選択カラムでは、データ“１”と“０”との電位差（信号差）がセンスノードＳＮとｂＳＮとの間に生じる。尚、非選択カラムのセンスノード対、ビット線対の信号動作については、図４では示していない。信号差がセンスノードＳＮとｂＳＮとの間で充分な大きさに発展した時点（ｔ２）で、信号ＳＡＰがハイレベル電位ＶＢＬＨに立ち上がり、図３のラッチ回路ＬＣＰが活性化される。電位ＶＢＬＨは、ラッチ回路ＬＣＰを介して、データ“１”を伝達するセンスノードＳＮに接続される。ラッチ回路ＬＣＮは常時活性状態であるので、電位ＶＳＳは、ラッチ回路ＬＣＮを介して、データ“０”を伝達するセンスノードｂＳＮに接続される。その結果、センスアンプＳ／Ａが信号差をＶＢＬＨ−ＶＳＳまで増幅し、その信号差をセンスノードＳＮ、ｂＳＮにラッチする。   From t1 to t2, in the non-selected column, a potential difference (signal difference) between the data “1” and “0” is generated between the sense nodes SN and bSN. Note that the signal operations of the sense node pair and the bit line pair in the non-selected column are not shown in FIG. When the signal difference develops to a sufficient level between the sense nodes SN and bSN (t2), the signal SAP rises to the high level potential VBLH, and the latch circuit LCP in FIG. 3 is activated. The potential VBLH is connected to the sense node SN that transmits data “1” via the latch circuit LCP. Since the latch circuit LCN is always active, the potential VSS is connected to the sense node bSN that transmits data “0” via the latch circuit LCN. As a result, the sense amplifier S / A amplifies the signal difference to VBLH−VSS, and latches the signal difference to the sense nodes SN and bSN.

一方、選択カラムでは、ｔ１〜ｔ２において、ビット線ＢＬＬjおよびｂＢＬＬjがセンスノードＳＮ、ｂＳＮにそれぞれ接続される。従って、ｔ１以降、図４に示すように、センスノードＳＮおよびｂＳＮの電位が、トランスファゲートＴＧ１およびＴＧ２を介してビット線ＢＬＬjおよびｂＢＬＬjに伝達される。即ち、本実施形態では、トランスファゲートＴＧ１およびＴＧ２を導通状態にした時点から（ｔ１以降）、書込みデータは、選択カラムのメモリセルＭＣへ書き込み始める。   On the other hand, in the selected column, the bit lines BLLj and bBLLj are connected to the sense nodes SN and bSN from t1 to t2, respectively. Therefore, after t1, as shown in FIG. 4, the potentials of the sense nodes SN and bSN are transmitted to the bit lines BLLj and bBLLj via the transfer gates TG1 and TG2. That is, in the present embodiment, the write data starts to be written to the memory cell MC of the selected column from the time when the transfer gates TG1 and TG2 are turned on (after t1).

データ“０”の書込みでは、メモリセルＭＣのボディ−ドレイン間の順バイアスを利用して、ボディＢのホールをビット線へ引き抜く。データ“１”の書込みでは、ワード線の高レベル電圧ＶＷＬＨおよびビット線の高レベル電圧ＶＢＬＨによりインパクトイオン化を引き起こし、これによってホールをボディＢに蓄積する。   In writing data “0”, a hole in the body B is extracted to the bit line by using a forward bias between the body and the drain of the memory cell MC. In the writing of data “1”, impact ionization is caused by the high level voltage VWLH of the word line and the high level voltage VBLH of the bit line, and thereby holes are accumulated in the body B.

ｔ５において、データ書込みサイクルが終了し、ＦＢＣメモリはプリチャージ状態に入る。   At t5, the data write cycle ends and the FBC memory enters a precharge state.

従来では、選択カラムにおいても、センスアンプＳ／Ａは、選択メモリセルＭＣｊのデータを一旦検出し、そのデータを書込みデータで上書きした後に、データ書込み動作を実行していた。図９に示す比較例のように、ｔ３においてカラム選択線ｂＣＳＬを活性化して、データ線ＤＱ、ｂＤＱの書込みデータをセンスノードＳＮ、ｂＳＮへ伝達していた。従って、実質的なデータ書込み時間は、ｔ３〜ｔ５の期間程度であった。   Conventionally, even in the selected column, the sense amplifier S / A once detects the data of the selected memory cell MCj and overwrites the data with the write data, and then executes the data write operation. As in the comparative example shown in FIG. 9, the column selection line bCSL is activated at t3, and the write data of the data lines DQ and bDQ is transmitted to the sense nodes SN and bSN. Therefore, the substantial data writing time is about t3 to t5.

これに対し、本実施形態では、選択カラムにおけるデータ書込み動作は、ｔ１〜ｔ５の期間ＴＷの間実行される。従って、書込みサイクル（ｔ０〜ｔ５）が一定であっても、本実施形態は、従来よりもデータ書込み期間を長くすることができる。あるいは、データ書込み期間を一定とすれば、本実施形態は、従来よりも書込みサイクルを短縮することができ、動作を高速にすることができる。   On the other hand, in this embodiment, the data write operation in the selected column is executed during the period TW from t1 to t5. Therefore, even if the write cycle (t0 to t5) is constant, this embodiment can make the data write period longer than the conventional one. Alternatively, if the data write period is constant, the present embodiment can shorten the write cycle as compared with the conventional case, and can increase the operation speed.

換言すると、本実施形態によれば、非選択カラムのセンスアンプＳ／Ａがデータを検出している初期センス期間（ｔ１〜ｔ２）において、選択カラムのセンスアンプＳ／Ａは、データの書込みを既に開始している。従って、選択カラムでの書込み動作が高速化される。   In other words, according to the present embodiment, in the initial sense period (t1 to t2) in which the sense amplifier S / A in the non-selected column detects data, the sense amplifier S / A in the selected column writes data. It has already started. Therefore, the write operation in the selected column is speeded up.

選択ビット線ＢＬＬｊ、ｂＢＬＬｊでは、ｔ１〜ｔ２において、書込み動作が実行されているが、その他の非選択ビット線では、ｔ１〜ｔ２においてセンスアンプＳ／Ａが初期センス動作を実行している。この場合、選択ビット線ＢＬＬｊ、ｂＢＬＬｊの電位が該選択ビット線ＢＬＬｊ、ｂＢＬＬｊに隣接する非選択ビット線の電位に影響を与えることが懸念される。これは、隣接する複数のビット線間の容量カップリングに因るものである。しかし、本実施形態によるＦＢＣメモリは電流センスによりセンス動作を行うため、隣接ビット線間において容量カップリングによるディスターブの影響は、ＤＲＡＭ等の他のメモリと比べて小さい。   In the selected bit lines BLLj and bBLLj, the write operation is executed from t1 to t2. On the other unselected bit lines, the sense amplifier S / A is executing the initial sense operation from t1 to t2. In this case, there is a concern that the potentials of the selected bit lines BLLj and bBLLj affect the potentials of unselected bit lines adjacent to the selected bit lines BLLj and bBLLj. This is due to capacitive coupling between a plurality of adjacent bit lines. However, since the FBC memory according to the present embodiment performs a sensing operation by current sensing, the influence of disturbance due to capacitive coupling between adjacent bit lines is smaller than that of other memories such as DRAM.

（第２の実施形態）
図５は、本発明に係る第２の実施形態に従ったＦＢＣメモリのセンスアンプＳ／Ａの構成を示す回路図である。第２の実施形態は、書込み用のフィードバック回路ＦＢをさらに備えている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。 (Second Embodiment)
FIG. 5 is a circuit diagram showing a configuration of a sense amplifier S / A of the FBC memory according to the second embodiment of the present invention. The second embodiment is different from the first embodiment in that it further includes a write feedback circuit FB. Other configurations of the second embodiment may be the same as those of the first embodiment.

フィードバック回路ＦＢは、ビット線ＢＬＬｊとビット線ｂＢＬＬｊとの間に直列に接続されたＰ型トランジスタＴＰ３、ＴＰ４と、ビット線ＢＬＬｊとビット線ｂＢＬＬｊとの間に直列に接続されたＮ型トランジスタＴＮ３、ＴＮ４とを含む。トランジスタＴＰ３およびＴＰ４の各ゲートは、センスノードｂＳＮおよびＳＮにそれぞれ接続されている。即ち、トランジスタＴＰ３およびＴＰ４の各ゲートは、センスノードＳＮ、ｂＳＮに対してクロスカップルされている。トランジスタＴＮ３およびＴＮ４の各ゲートは、ビット線ｂＢＬＬｊおよびＢＬＬｊにそれぞれ接続されている。即ち、トランジスタＴＮ３およびＴＮ４の各ゲートは、ビット線ＢＬＬｊおよびｂＢＬＬｊに対してクロスカップルされている。   The feedback circuit FB includes P-type transistors TP3 and TP4 connected in series between the bit line BLLj and the bit line bBLLj, and an N-type transistor TN3 connected in series between the bit line BLLj and the bit line bBLLj. TN4. The gates of the transistors TP3 and TP4 are connected to the sense nodes bSN and SN, respectively. That is, the gates of the transistors TP3 and TP4 are cross-coupled to the sense nodes SN and bSN. The gates of transistors TN3 and TN4 are connected to bit lines bBLLj and BLLj, respectively. That is, the gates of the transistors TN3 and TN4 are cross-coupled to the bit lines BLLj and bBLLj.

トランジスタＴＰ３とＴＰ４との間のノードは、フィードバック線ＦＢＬｐに接続されている。フィードバック線ＦＢＬｐがハイレベル電位になることによって、フィードバック線ＦＢＬｐは、センスノードＳＮ、ｂＳＮの電位に応じて、ビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか一方に接続される。   A node between the transistors TP3 and TP4 is connected to the feedback line FBLp. As the feedback line FBLp becomes a high level potential, the feedback line FBLp is connected to either the bit line BLLj or bBLLj according to the potentials of the sense nodes SN and bSN.

トランジスタＴＮ３とＴＮ４との間のノードは、フィードバック線ｂＦＢＬｎに接続されている。フィードバック線ｂＦＢＬｎがロウレベル電位になることによって、フィードバック線ｂＦＢＬｎは、ビット線ＢＬＬｊまたはｂＢＬＬｊの電位に応じて、ビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか他方に接続される。   A node between the transistors TN3 and TN4 is connected to the feedback line bFBLn. When the feedback line bFBLn becomes a low level potential, the feedback line bFBLn is connected to either the bit line BLLj or bBLLj according to the potential of the bit line BLLj or bBLLj.

即ち、書込み時に、トランジスタＴＰ３、ＴＰ４が、センスノードＳＮ、ｂＳＮの電位に基づいて、ハイレベル電位をビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか一方に供給する。さらに、トランジスタＴＮ３、ＴＮ４は、トランジスタＴＰ３、ＴＰ４によってハイレベル電位となったビット線電位に応じて、ロウレベル電位をビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか他方に供給する。その結果、フィードバック回路ＦＢは、センスノード対ＳＮ、ｂＳＮの電位に基づいて、互いに逆極性のデータをビット線対ＢＬＬｊ、ｂＢＬＬｊに接続された選択メモリセルＭＣ０、ＭＣ１へ書き込むことができる。   That is, at the time of writing, the transistors TP3 and TP4 supply a high level potential to either the bit line BLLj or bBLLj based on the potentials of the sense nodes SN and bSN. Further, the transistors TN3 and TN4 supply the low level potential to the other one of the bit lines BLLj and bBLLj in accordance with the bit line potential that has become the high level potential by the transistors TP3 and TP4. As a result, the feedback circuit FB can write data having opposite polarities to the selected memory cells MC0 and MC1 connected to the bit line pair BLLj and bBLLj based on the potentials of the sense node pair SN and bSN.

図６は、第２の実施形態によるＦＢＣメモリのデータ書込みサイクルを示すタイミング図である。図４と同様に、メモリセルＭＣ０がデータ“０”を格納しており、メモリセルＭＣ１がデータ“１”を格納しているものとする。さらに、書込み動作において、データ“１”がメモリセルＭＣ０に書き込まれ、データ“０”がメモリセルＭＣ１に書き込まれるものとする。   FIG. 6 is a timing chart showing a data write cycle of the FBC memory according to the second embodiment. Similarly to FIG. 4, it is assumed that the memory cell MC0 stores data “0” and the memory cell MC1 stores data “1”. Further, it is assumed that data “1” is written in the memory cell MC0 and data “0” is written in the memory cell MC1 in the write operation.

ｔ０以前、および、ｔ０〜ｔ２の直前までの第２の実施形態の動作は、第１の実施形態の動作と同様である。ｔ１〜ｔ２において、非選択カラムでは、センスアンプＳ／ＡがメモリセルＭＣのデータを検出している（初期センス動作）。選択カラムでは、書込み動作がすでに開始されている。   The operation of the second embodiment before t0 and immediately before t0 to t2 is the same as the operation of the first embodiment. From t1 to t2, in the non-selected column, the sense amplifier S / A detects the data in the memory cell MC (initial sense operation). In the selected column, the write operation has already started.

ｔ２において、信号ΦＴおよびｂΦＴが不活性化されている。これにより、トランスファゲートＴＧ１およびＴＧ２が非導通状態になり、ｔ２以降、ビット線対ＢＬ、ｂＢＬとセンスノード対ＳＮ、ｂＳＮとが切断される。従って、非選択カラムにおいて、センスノード対ＳＮ、ｂＳＮの容量を低減している。センスノード対ＳＮ、ｂＳＮの容量を低減することによって、非選択カラムにおける信号増幅を容易にしている。   At t2, the signals ΦT and bΦT are inactivated. Thereby, transfer gates TG1 and TG2 are rendered non-conductive, and after t2, bit line pair BL, bBL and sense node pair SN, bSN are disconnected. Therefore, the capacity of the sense node pair SN, bSN is reduced in the non-selected column. By reducing the capacity of the sense node pair SN, bSN, signal amplification in the non-selected column is facilitated.

一方、選択カラムでは、ビット線対ＢＬＬｊ、ｂＢＬＬｊは、センスノード対ＳＮ、ｂＳＮと切断されフローティング状態となる。ＦＢＣメモリでは、メモリセルＭＣ０、ＭＣ１に電流を流しながらデータを書き込むので、ビット線対ＢＬＬｊ、ｂＢＬＬｊがセンスノード対ＳＮ、ｂＳＮと切断されると、ビット線対ＢＬＬｊ、ｂＢＬＬｊの電位を維持することができず、データの書込みが不十分になる可能性がある。   On the other hand, in the selected column, the bit line pair BLLj, bBLLj is disconnected from the sense node pair SN, bSN and enters a floating state. In the FBC memory, data is written while a current is supplied to the memory cells MC0 and MC1, so that when the bit line pair BLLj and bBLLj is disconnected from the sense node pair SN and bSN, the potential of the bit line pair BLLj and bBLLj is maintained. Data writing may be insufficient.

そこで、ｔ２以降、フィードバック回路ＦＢが書込みを実行する。より詳細には、ｔ２において、信号ＳＡＰがハイレベル電位に活性化され、かつ、フィードバック信号ＦＢＬｐおよびｂＦＢＬｎが活性化されている。信号ＳＡＰが活性化されることによって、ラッチ回路ＬＣＰが駆動される。センスノードＳＮがハイレベルであり、センスノードｂＳＮがロウレベルであるので、ハイレベル電位ＶＢＬＨがＰ型トランジスタＴＰ１を介してセンスノードＳＮに印加される。フィードバック信号ＦＢＬｐおよびｂＦＢＬｎが活性化されることによって、フィードバック回路ＦＢが書込みデータに基づく電位をビット線対ＢＬＬj、ｂＢＬＬjに印加する。即ち、トランスファゲートＴＧ１およびＴＧ２を非導通状態にした後、フィードバック回路ＦＢが書込みデータを選択メモリセルＭＣ０、ＭＣ１へ書き込む。   Therefore, after t2, the feedback circuit FB executes writing. More specifically, at t2, the signal SAP is activated to the high level potential, and the feedback signals FBLp and bFBLn are activated. When the signal SAP is activated, the latch circuit LCP is driven. Since the sense node SN is at the high level and the sense node bSN is at the low level, the high level potential VBLH is applied to the sense node SN via the P-type transistor TP1. When the feedback signals FBLp and bFBLn are activated, the feedback circuit FB applies a potential based on the write data to the bit line pair BLLj, bBLLj. That is, after the transfer gates TG1 and TG2 are turned off, the feedback circuit FB writes the write data to the selected memory cells MC0 and MC1.

フィードバック回路ＦＢでは、トランジスタＴＰ３がセンスノードｂＳＮのロウレベル電位ＶＳＳを受けて導通し、フィードバック信号ＦＢＬｐのハイレベル電位ＶＢＬＨをビット線ＢＬＬｊに印加する。さらに、トランジスタＴＮ４がビット線ＢＬＬｊのハイレベル電位ＶＢＬＨを受けて導通し、フィードバック信号ｂＦＢＬｎのロウレベル電位ＶＳＳをビット線ｂＢＬＬｊに印加する。トランジスタＴＰ４およびＴＮ３は非導通状態のままである。これにより、フィードバック回路ＦＢは、データ“１”をメモリセルＭＣ０に書き込み、データ“０”をメモリセルＭＣ１に書き込むことができる。   In the feedback circuit FB, the transistor TP3 is turned on by receiving the low level potential VSS of the sense node bSN, and applies the high level potential VBLH of the feedback signal FBLp to the bit line BLLj. Further, the transistor TN4 is turned on by receiving the high level potential VBLH of the bit line BLLj, and applies the low level potential VSS of the feedback signal bFBLn to the bit line bBLLj. Transistors TP4 and TN3 remain nonconductive. Thereby, the feedback circuit FB can write data “1” to the memory cell MC0 and write data “0” to the memory cell MC1.

その後、ｔ５において、ＦＢＣメモリはプリチャージ状態に入る。   Thereafter, at t5, the FBC memory enters a precharge state.

このように、本実施形態では、非選択カラムの初期センス期間（ｔ１〜ｔ２）において、選択カラムでは、センスノード対ＳＮ、ｂＳＮおよびトランスファゲートＴＧ１、ＴＧ２を介して、データ線ＤＱおよびｂＤＱからの書込みデータをビット線対ＢＬｌｊ、ｂＢＬＬｊへ伝達する。その後、非選択カラムの信号増幅期間（ｔ２〜ｔ３）以降において、選択カラムでは、トランスファゲートＴＧ１、ＴＧ２を非導通状態として、フィードバック回路ＦＢが書込みデータをビット線対ＢＬＬｊ、ｂＢＬＬｊへ伝達する。   As described above, in this embodiment, in the initial sense period (t1 to t2) of the non-selected column, the selected column receives the data lines DQ and bDQ from the sense node pair SN and bSN and the transfer gates TG1 and TG2. Write data is transmitted to the bit line pair BLlj, bBLLj. Thereafter, after the signal amplification period (t2 to t3) of the non-selected column, in the selected column, the transfer gates TG1 and TG2 are made non-conductive, and the feedback circuit FB transmits the write data to the bit line pair BLLj and bBLLj.

第２の実施形態によれば、非選択カラムの信号増幅動作においてセンスノード対の信号差の増幅を高速化するために、初期センス動作後にトランスファゲートを非導通状態にしても、選択カラムでは、フィードバック回路ＦＢが選択メモリセルＭＣ０およびＭＣ１へ書込みデータを書き込み続けることができる。第２の実施形態は、さらに、第１の実施形態と同様の効果を得ることができる。   According to the second embodiment, in order to speed up the amplification of the signal difference between the sense node pair in the signal amplification operation of the non-selected column, even if the transfer gate is turned off after the initial sense operation, The feedback circuit FB can continue to write the write data to the selected memory cells MC0 and MC1. The second embodiment can further obtain the same effects as those of the first embodiment.

尚、第２の実施形態によるＦＢＣメモリのセンスアンプＳ／Ａは、図７〜図９のように変形することができる。   The sense amplifier S / A of the FBC memory according to the second embodiment can be modified as shown in FIGS.

図７に示すセンスアンプＳ／Ａでは、Ｎ型トランジスタＴＮ３およびＴＮ４の各ゲートは、センスノードｂＳＮおよびＳＮにそれぞれ接続されている。Ｐ型トランジスタＴＰ３およびＴＰ４の各ゲートは、ビット線ｂＢＬＬｊおよびＢＬＬｊにそれぞれ接続されている。   In the sense amplifier S / A shown in FIG. 7, the gates of the N-type transistors TN3 and TN4 are connected to the sense nodes bSN and SN, respectively. The gates of P-type transistors TP3 and TP4 are connected to bit lines bBLLj and BLLj, respectively.

書込み動作において、トランジスタＴＮ３、ＴＮ４が、センスノードＳＮ、ｂＳＮの電位に基づいて、ロウレベル電位ＶＳＳをビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか一方に供給する。さらに、トランジスタＴＰ３、ＴＰ４は、トランジスタＴＮ３、ＴＮ４によってロウレベル電位ＶＳＳとなったビット線電位に応じて、ハイレベル電位ＶＢＬＨをビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか他方に供給する。その結果、フィードバック回路ＦＢは、センスノード対ＳＮ、ｂＳＮの電位に基づいて、互いに逆極性のデータをビット線対ＢＬＬｊ、ｂＢＬＬｊに接続された選択メモリセルＭＣ０、ＭＣ１へ書き込むことができる。図７に示す変形例のその他の構成およびその他の動作は、第２の実施形態の構成および動作と同様である。   In the write operation, the transistors TN3 and TN4 supply the low level potential VSS to one of the bit lines BLLj and bBLLj based on the potentials of the sense nodes SN and bSN. Further, the transistors TP3 and TP4 supply the high level potential VBLH to the other one of the bit lines BLLj and bBLLj in accordance with the bit line potential that has become the low level potential VSS by the transistors TN3 and TN4. As a result, the feedback circuit FB can write data having opposite polarities to the selected memory cells MC0 and MC1 connected to the bit line pair BLLj and bBLLj based on the potentials of the sense node pair SN and bSN. Other configurations and other operations of the modification shown in FIG. 7 are the same as the configurations and operations of the second embodiment.

図８に示すセンスアンプＳ／Ａでは、Ｎ型トランジスタＴＮ３およびＴＮ４の各ゲートは、センスノードｂＳＮおよびＳＮにそれぞれ接続されている。Ｐ型トランジスタＴＰ３およびＴＰ４の各ゲートも、センスノードｂＳＮおよびＳＮにそれぞれ接続されている。   In the sense amplifier S / A shown in FIG. 8, gates of N-type transistors TN3 and TN4 are connected to sense nodes bSN and SN, respectively. The gates of P-type transistors TP3 and TP4 are also connected to sense nodes bSN and SN, respectively.

書込み動作において、トランジスタＴＮ３、ＴＮ４が、センスノードＳＮ、ｂＳＮの電位に基づいて、ロウレベル電位ＶＳＳをビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか一方に供給する。さらに、トランジスタＴＰ３、ＴＰ４は、センスノードＳＮ、ｂＳＮの電位に基づいて、ハイレベル電位ＶＢＬＨをビット線ＢＬＬｊまたはｂＢＬＬｊのいずれか他方に供給する。その結果、フィードバック回路ＦＢは、センスノード対ＳＮ、ｂＳＮの電位に基づいて、互いに逆極性のデータをビット線対ＢＬＬｊ、ｂＢＬＬｊに接続された選択メモリセルＭＣ０、ＭＣ１へ書き込むことができる。図８に示す変形例のその他の構成およびその他の動作は、第２の実施形態の構成および動作と同様である。   In the write operation, the transistors TN3 and TN4 supply the low level potential VSS to one of the bit lines BLLj and bBLLj based on the potentials of the sense nodes SN and bSN. Further, the transistors TP3 and TP4 supply the high level potential VBLH to the other of the bit lines BLLj and bBLLj based on the potentials of the sense nodes SN and bSN. As a result, the feedback circuit FB can write data having opposite polarities to the selected memory cells MC0 and MC1 connected to the bit line pair BLLj and bBLLj based on the potentials of the sense node pair SN and bSN. Other configurations and other operations of the modification shown in FIG. 8 are the same as the configurations and operations of the second embodiment.

図７および図８に示す変形例は、第２の実施形態の効果を得ることができる。ただし、図８のように、トランジスタＴＮ３、ＴＮ４、ＴＰ３およびＴＰ４の総てのゲートをセンスノードｂＳＮまたはＳＮに接続した場合、センスノードｂＳＮ、ＳＮの容量が大きくなる。このため、ビット線ＢＬＬｊ、ｂＢＬＬｊが非選択カラムに該当する場合に、メモリセルＭＣ０とＭＣ１との信号差の増幅に時間が掛かる。従って、信号増幅時間の観点では、図５に示す形態が図８に示す形態よりも好ましい。また、配線レイアウトの容易化の観点からも、図５に示す形態が図８に示す形態よりも好ましい。   7 and 8 can obtain the effects of the second embodiment. However, when all the gates of the transistors TN3, TN4, TP3, and TP4 are connected to the sense node bSN or SN as shown in FIG. 8, the capacitances of the sense nodes bSN and SN are increased. For this reason, when the bit lines BLLj and bBLLj correspond to non-selected columns, it takes time to amplify the signal difference between the memory cells MC0 and MC1. Therefore, from the viewpoint of signal amplification time, the form shown in FIG. 5 is preferable to the form shown in FIG. Further, from the viewpoint of facilitating the wiring layout, the form shown in FIG. 5 is preferable to the form shown in FIG.

さらに、非選択カラムにおける初期センス動作が完了するｔ２まで、センスノード対ＳＮ、ｂＳＮの電位は、ソース電位ＶＳＬより低い電位（ＶＳＳ＋Ｖｔｈｎ）に設定されている。図５に示す構成では、センスノード対ＳＮ、ｂＳＮの低電位をＰ型トランジスタＴＰ３、ＴＰ４のゲートで受けている。このとき、ビット線対ＢＬ、ｂＢＬは、ＶＳＬにプリチャージされている。このため、トランジスタＴＰ３、ＴＰ４が非選択カラムにおいて完全にオフ状態にならない可能性がある。これは、フィードバック線ＦＢＬｐの電位がビット線ＢＬ、ｂＢＬに或る程度伝達され、非選択カラムにおける初期センス動作の妨げとなり得る。   Further, the potential of the sense node pair SN, bSN is set to a potential (VSS + Vthn) lower than the source potential VSL until the initial sensing operation in the non-selected column is completed at t2. In the configuration shown in FIG. 5, the low potential of the sense node pair SN, bSN is received by the gates of the P-type transistors TP3, TP4. At this time, the bit line pair BL, bBL is precharged to VSL. For this reason, the transistors TP3 and TP4 may not be completely turned off in the non-selected column. This is because the potential of the feedback line FBLp is transmitted to the bit lines BL and bBL to some extent, which can hinder the initial sense operation in the non-selected columns.

一方、図７に示す構成では、センスノード対ＳＮ、ｂＳＮの低電位をＮ型トランジスタＴＮ３、ＴＮ４のゲートで受けている。このため、ビット線対ＢＬ、ｂＢＬの電位がＶＳＬであっても、トランジスタＴＮ３、ＴＮ４が非選択カラムにおいても完全にオフ状態になる。よって、フィードバック線ｂＦＢＬｎの電位が非選択カラムにおける初期センス動作を妨げることなく、センスアンプＳ／Ａは正確に初期センス動作を実行することができる。   On the other hand, in the configuration shown in FIG. 7, the low potential of the sense node pair SN, bSN is received by the gates of the N-type transistors TN3, TN4. For this reason, even when the potential of the bit line pair BL, bBL is VSL, the transistors TN3, TN4 are completely turned off even in the non-selected column. Therefore, the sense amplifier S / A can accurately execute the initial sense operation without the potential of the feedback line bFBLn preventing the initial sense operation in the non-selected column.

ＭＣＡＬ、ＭＣＡＲ…メモリセルアレイ、Ｓ／Ａ…センスアンプ、ＭＣ…メモリセル、ＢＬＬ，ｂＢＬＬ…ビット線、ＷＬＬ…ワード線、ＴＧ１、ＴＧ２…トランスファゲート、ＳＮ、ｂＳＮ…センスノード、ＬＣＰ、ＬＣＮ…ラッチ回路
ＦＢ…フィードバック回路 MCAL, MCAR ... memory cell array, S / A ... sense amplifier, MC ... memory cell, BLL, bBLL ... bit line, WLL ... word line, TG1, TG2 ... transfer gate, SN, bSN ... sense node, LCP, LCN ... latch Circuit FB ... Feedback circuit

Claims (5)

電気的に浮遊状態のボディを含み、該ボディ内のキャリアの数によってデータを記憶する複数のメモリセルと、
前記メモリセルのゲートとして機能するワード線と、
前記メモリセルへ、あるいは、前記メモリセルからデータを伝達する第１のビット線および第２のビット線と、
前記第１および前記第２のビット線にそれぞれ対応する第１のセンスノードおよび第２のセンスノードと、
前記第１のビット線と前記第１のセンスノードとの間に接続された第１のトランスファゲートと、
前記第２のビット線と前記第２のセンスノードとの間に接続された第２のトランスファゲートと、
前記第１のビット線からのデータを前記第１のセンスノードにラッチし、前記第２のビット線からのデータを前記第２のセンスノードにラッチするラッチ回路と、
前記第１のセンスノードにラッチされたデータを外部へ読み出し、あるいは、外部からのデータを前記第１のセンスノードへ伝送する第１のデータ線と、
前記第２のセンスノードにラッチされたデータを外部へ読み出し、あるいは、外部からのデータを前記第２のセンスノードへ伝送する第２のデータ線とを備え、
前記複数のメモリセルのうち書込み対象である選択メモリセルへデータを書き込むときに、前記第１および前記第２のトランスファゲートを導通状態にする前に、書込みデータを前記第１および前記第２のデータ線から前記選択メモリセルに対応する前記第１および前記第２のセンスノードへ伝達し、
前記第１および前記第２のトランスファゲートを導通状態にしたときに、前記選択メモリセルに対応する前記第１および前記第２のセンスノードの書込みデータを該選択メモリセルへ書き込み始めることを特徴とする半導体記憶装置。 A plurality of memory cells including an electrically floating body and storing data according to the number of carriers in the body;
A word line functioning as a gate of the memory cell;
A first bit line and a second bit line for transmitting data to or from the memory cell;
A first sense node and a second sense node respectively corresponding to the first and second bit lines;
A first transfer gate connected between the first bit line and the first sense node;
A second transfer gate connected between the second bit line and the second sense node;
A latch circuit for latching data from the first bit line to the first sense node and latching data from the second bit line to the second sense node;
A first data line for reading data latched in the first sense node to the outside or transmitting data from the outside to the first sense node;
A second data line for reading data latched in the second sense node to the outside or transmitting data from the outside to the second sense node;
When writing data to a selected memory cell to be written among the plurality of memory cells, the write data is transferred to the first and second before the first and second transfer gates are turned on. Transmitting from the data line to the first and second sense nodes corresponding to the selected memory cell;
The write data of the first and second sense nodes corresponding to the selected memory cell starts to be written into the selected memory cell when the first and second transfer gates are turned on. A semiconductor memory device. 前記データの書込み動作において、前記第１および前記第２のトランスファゲートを導通状態にしたときに、前記複数のメモリセルのうち書込み対象でない非選択メモリセルのデータを、前記非選択メモリセルに対応する前記第１および前記第２のセンスノードへ一旦読み出し、前記非選択メモリセルのデータを同一の前記非選択メモリセルへ書き戻すことを特徴とする請求項１に記載の半導体記憶装置。   In the data write operation, when the first and second transfer gates are turned on, data of unselected memory cells not to be written among the plurality of memory cells corresponds to the unselected memory cells. 2. The semiconductor memory device according to claim 1, wherein the data is temporarily read to the first and second sense nodes, and the data of the non-selected memory cells is written back to the same non-selected memory cell. 前記複数のメモリセルは、Ｎ型ＦＥＴで構成されており、
前記ラッチ回路は、複数のＮ型ＦＥＴで構成され前記メモリセルのソース電位よりも低いロウレベル電位を前記第１または前記第２のセンスノードの一方へ供給するＮ型ラッチ部、および、複数のＰ型ＦＥＴで構成され前記ソース電位よりも高いハイレベル電位を前記第１または前記第２のセンスノードの他方へ供給するＰ型ラッチ部を含み、
前記Ｎ型ラッチ部は、前記複数のメモリセルのデータを前記第１および前記第２のセンスノードへ読み出すときに前記ロウレベル電位を前記第１および前記第２のセンスノードに供給することを特徴とする請求項１または請求項２に記載の半導体記憶装置。 The plurality of memory cells are composed of N-type FETs,
The latch circuit includes a plurality of N-type FETs, and supplies a low level potential lower than the source potential of the memory cell to one of the first or second sense nodes, and a plurality of P-type A P-type latch unit configured by a type FET and supplying a high level potential higher than the source potential to the other of the first or second sense node;
The N-type latch unit supplies the low-level potential to the first and second sense nodes when reading data of the plurality of memory cells to the first and second sense nodes. The semiconductor memory device according to claim 1 or 2. 前記第１のビット線と前記第２のビット線との間に接続され、前記第１および前記第２のセンスノードにラッチされたデータを前記メモリセルに書き込むフィードバック回路をさらに備え、
前記第１および前記第２のトランスファゲートを導通状態にしたときに、前記選択メモリセルに対応する前記第１および前記第２のセンスノードの書込みデータを前記選択メモリセルへ書き込み始め、
前記第１および前記第２のトランスファゲートを非導通状態にしたときに、前記フィードバック回路が前記選択メモリセルに対応する前記第１および前記第２のセンスノードの書込みデータを前記選択メモリセルへ書き込むことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。 A feedback circuit connected between the first bit line and the second bit line and writing data latched in the first and second sense nodes to the memory cell;
When the first and second transfer gates are turned on, the write data of the first and second sense nodes corresponding to the selected memory cell is started to be written to the selected memory cell,
When the first and second transfer gates are turned off, the feedback circuit writes the write data of the first and second sense nodes corresponding to the selected memory cell to the selected memory cell. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a semiconductor memory device. 電気的に浮遊状態のボディを含み、該ボディ内のキャリアの数によってデータを記憶する複数のメモリセルと、前記メモリセルに接続された第１のビット線および第２のビット線と、前記第１および前記第２のビット線にそれぞれ対応する第１のセンスノードおよび第２のセンスノードと、前記第１のビット線と前記第１のセンスノードとの間に接続された第１のトランスファゲートと、前記第２のビット線と前記第２のセンスノードとの間に接続された第２のトランスファゲートとを備えた半導体記憶装置の駆動方法であって、
前記複数のメモリセルのうち書込み対象である選択メモリセルへデータを書き込むときに、前記第１および前記第２のトランスファゲートを導通状態にする前に、書込みデータを前記第１および前記第２のデータ線から前記選択メモリセルに対応する前記第１および前記第２のセンスノードへ伝達し、
前記第１および前記第２のトランスファゲートを導通状態にしたときに、前記選択メモリセルに対応する前記第１および前記第２のセンスノードの書込みデータを前記選択メモリセルへ書き込み始めることを具備した半導体記憶装置の駆動方法。 A plurality of memory cells including an electrically floating body and storing data according to the number of carriers in the body; a first bit line and a second bit line connected to the memory cell; First and second sense nodes corresponding to the first and second bit lines, respectively, and a first transfer gate connected between the first bit line and the first sense node And a method of driving a semiconductor memory device comprising a second transfer gate connected between the second bit line and the second sense node,
When writing data to a selected memory cell to be written among the plurality of memory cells, the write data is transferred to the first and second before the first and second transfer gates are turned on. Transmitting from the data line to the first and second sense nodes corresponding to the selected memory cell;
Starting writing the write data of the first and second sense nodes corresponding to the selected memory cell to the selected memory cell when the first and second transfer gates are turned on. A method for driving a semiconductor memory device.
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