JP2010213106A - Switching circuit - Google Patents
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Abstract
Description
本発明は、切替回路に関する。 The present invention relates to a switching circuit.
近年、ブロードバンドの急速な普及により高速で大容量のデータを送受信できる高速無線通信システムの需要が高まり、その構成部品の一つである高耐力送受信切替回路が求められている。この送受信切替回路は、フロントエンドに配置され、送信回路からの出力をアンテナから放出し、アンテナで受信した信号を低損失で受信回路に送る役割を有する。 In recent years, with the rapid spread of broadband, the demand for a high-speed wireless communication system capable of transmitting and receiving a large amount of data at high speed has increased, and a high-strength transmission / reception switching circuit, which is one of its components, has been demanded. This transmission / reception switching circuit is arranged at the front end, and has a role of emitting an output from the transmission circuit from the antenna and transmitting a signal received by the antenna to the reception circuit with low loss.
特開平９−８５０１号公報には、移動体通信器向けの送信受信切り換えスイッチに関し、ＳＰＤＴ（Single-Pole Double Throw）スイッチの信号を通すＦＥＴ（Field Effect Transistor）に並列にインダクタを接続することが記載されている。 Japanese Patent Laid-Open No. 9-8501 relates to a transmission / reception changeover switch for a mobile communication device, in which an inductor is connected in parallel to an FET (Field Effect Transistor) that passes a signal of an SPDT (Single-Pole Double Throw) switch. Are listed.
また、特開平８−２６５２１２号公報には、アンテナを共用するため送信用と受信用とに切り換えて使用する場合の送受信切換えスイッチに関し、送信回路と受信回路間のアイソレーションを大きくすることのできる手段が記載されている。 Japanese Patent Laid-Open No. 8-265212 discloses a transmission / reception selector switch for switching between transmission and reception to share an antenna, and can increase isolation between a transmission circuit and a reception circuit. Means are described.
また、国際公開第９７／２３０５３号パンフレットには、送信用増幅器が出力する送信信号をアンテナに出力する送信状態と受信用増幅器に入力される受信信号をアンテナから入力する受信状態とを切り替える切替えスイッチとを備える通信用無線機の送受信回路が記載されている。 In addition, in WO 97/23053, a changeover switch for switching between a transmission state in which a transmission signal output from a transmission amplifier is output to an antenna and a reception state in which a reception signal input to the reception amplifier is input from the antenna. Is described.
また、特開平９−９８１０６号公報には、受信モードでアンテナに接続された受信回路により受信信号を得るとともに、送信モードでアンテナからの受信信号を位相変調してアンテナへ反射し送信するマイクロ波無線装置が記載されている。 Japanese Laid-Open Patent Publication No. 9-98106 discloses a microwave that obtains a received signal by a receiving circuit connected to an antenna in the receiving mode, and that modulates the received signal from the antenna in the transmitting mode, reflects it to the antenna, and transmits it. A wireless device is described.
また、特開２００２−５７５９９号公報には、送信用増幅器の最終段のトランジスタの出力端子に一端が接続され、第１の制御信号に基づいて、前記最終段のトランジスタの前記出力端子から出力される送信信号を送出する送信側トランスファゲートＦＥＴと、アンテナポートから送られてくる受信信号を第２の制御信号に基づいて受信用増幅器に送出する受信側トランスファゲートＦＥＴと、を有するＳＰＤＴスイッチと、を備える高周波送受信回路が記載されている。 In Japanese Patent Laid-Open No. 2002-57599, one end is connected to the output terminal of the final stage transistor of the transmission amplifier, and output from the output terminal of the final stage transistor based on a first control signal. An SPDT switch having: a transmission-side transfer gate FET that transmits a transmission signal to be transmitted; and a reception-side transfer gate FET that transmits the reception signal transmitted from the antenna port to the reception amplifier based on the second control signal; A high-frequency transceiver circuit comprising:
本発明の目的は、第２の端子から第１の端子へ信号を出力することができ、第１の端子から第３の端子へ信号を出力することができ、信号の電力漏洩を抑制することができる切替回路を提供することである。 An object of the present invention is to output a signal from the second terminal to the first terminal, to output a signal from the first terminal to the third terminal, and to suppress power leakage of the signal. It is providing the switching circuit which can do.
本発明の切替回路は、第１の端子と、第２の端子と、第３の端子と、前記第１の端子及び前記第２の端子間に直列に接続される第１のトランジスタと、前記第１の端子及び前記第３の端子間において前記第１の端子側から順に接続される第１のインピーダンス変換素子、第２のトランジスタ、第３のトランジスタ及び第２のインピーダンス変換素子とを有し、前記第２のトランジスタは、前記第３のトランジスタ及び前記第１のインピーダンス変換素子の相互接続点と基準電位ノードとの間に接続され、前記第３のトランジスタは、前記第１のインピーダンス変換素子及び第２のインピーダンス変換素子間に直列に接続され、前記第２の端子から前記第１の端子へ信号を出力する時には、前記第１のトランジスタ及び前記第２のトランジスタがオンし、前記第３のトランジスタがオフし、前記第１の端子から前記第３の端子へ信号を出力する時には、前記第１のトランジスタ及び前記第２のトランジスタがオフし、前記第３のトランジスタがオンすることを特徴とする。 The switching circuit of the present invention includes a first terminal, a second terminal, a third terminal, a first transistor connected in series between the first terminal and the second terminal, A first impedance conversion element, a second transistor, a third transistor, and a second impedance conversion element connected in order from the first terminal side between the first terminal and the third terminal; The second transistor is connected between an interconnection point of the third transistor and the first impedance conversion element and a reference potential node, and the third transistor is connected to the first impedance conversion element. And the second impedance conversion element connected in series, and when outputting a signal from the second terminal to the first terminal, the first transistor and the second transistor When turning on, turning off the third transistor, and outputting a signal from the first terminal to the third terminal, the first transistor and the second transistor are turned off, and the third transistor Is turned on.
また、本発明の切替回路は、第１の端子と、第２の端子と、第３の端子と、前記第１の端子及び前記第２の端子間において前記第１の端子側から順に接続される第１のインピーダンス変換素子及び第１のトランジスタと、前記第１の端子及び前記第３の端子間において前記第１の端子側から順に接続される第２のインピーダンス変換素子、第２のトランジスタ、第３のトランジスタ及び第３のインピーダンス変換素子とを有し、前記第１のトランジスタは、前記第２の端子と基準電位ノードとの間に接続され、前記第２のトランジスタは、前記第３のトランジスタ及び前記第２のインピーダンス変換素子の相互接続点と基準電位ノードとの間に接続され、前記第３のトランジスタは、前記第２のインピーダンス変換素子及び第３のインピーダンス変換素子間に直列に接続され、前記第２の端子から前記第１の端子へ信号を出力する時には、前記第１のトランジスタ及び前記第３のトランジスタがオフし、前記第２のトランジスタがオンし、前記第１の端子から前記第３の端子へ信号を出力する時には、前記第１のトランジスタ及び前記第３のトランジスタがオンし、前記第２のトランジスタがオフすることを特徴とする。 The switching circuit of the present invention is connected in order from the first terminal side between the first terminal, the second terminal, the third terminal, and the first terminal and the second terminal. A first impedance conversion element and a first transistor, a second impedance conversion element connected between the first terminal and the third terminal in order from the first terminal side, a second transistor, A third transistor and a third impedance converter, wherein the first transistor is connected between the second terminal and a reference potential node, and the second transistor is connected to the third transistor. The third transistor is connected between an interconnection point of the transistor and the second impedance conversion element and a reference potential node, and the third transistor includes the second impedance conversion element and the third impedancer. When the signal is output from the second terminal to the first terminal, the first transistor and the third transistor are turned off, and the second transistor is turned on. When a signal is output from the first terminal to the third terminal, the first transistor and the third transistor are turned on, and the second transistor is turned off.
また、本発明の切替回路は、第１の端子と、第２の端子と、第３の端子と、前記第１の端子及び前記第２の端子間に接続される第１のインダクタと、前記第１の端子及び前記第２の端子間に接続される第１の容量と、前記第１の端子及び前記第２の端子間に直列に接続される第１のトランジスタ及び第２の容量と、前記第１の端子及び前記第３の端子間において前記第１の端子側から順に接続される第１のインピーダンス変換素子、第２のトランジスタ、第３のトランジスタ及び第２のインピーダンス変換素子とを有し、前記第２のトランジスタは、前記第３のトランジスタ及び前記第１のインピーダンス変換素子の相互接続点と基準電位ノードとの間に接続され、前記第３のトランジスタは、前記第１のインピーダンス変換素子及び第２のインピーダンス変換素子間に直列に接続され、前記第２の端子から前記第１の端子へ信号を出力する時には、前記第２のトランジスタがオンし、前記第１のトランジスタ及び前記第３のトランジスタがオフし、前記第１の端子から前記第３の端子へ信号を出力する時には、前記第２のトランジスタがオフし、前記第１のトランジスタ及び前記第３のトランジスタがオンすることを特徴とする。 The switching circuit of the present invention includes a first terminal, a second terminal, a third terminal, a first inductor connected between the first terminal and the second terminal, A first capacitor connected between the first terminal and the second terminal; a first transistor and a second capacitor connected in series between the first terminal and the second terminal; A first impedance conversion element, a second transistor, a third transistor, and a second impedance conversion element connected in order from the first terminal side between the first terminal and the third terminal; The second transistor is connected between an interconnection point of the third transistor and the first impedance converter and a reference potential node, and the third transistor is connected to the first impedance converter. Element and second When the signal is output from the second terminal to the first terminal, the second transistor is turned on and the first transistor and the third transistor are turned off. When a signal is output from the first terminal to the third terminal, the second transistor is turned off, and the first transistor and the third transistor are turned on.
第２の端子から第１の端子へ信号を出力する時には、第３の端子への電力漏洩及び基準電位ノードへの電力漏洩を抑制し、挿入損失の少ない通過特性を実現できる。また、第１の端子から第３の端子へ信号を出力する時には、第２の端子への電力漏洩及び基準電位ノードへの電力漏洩を抑制し、挿入損失の少ない通過特性を実現できる。 When a signal is output from the second terminal to the first terminal, it is possible to suppress power leakage to the third terminal and power leakage to the reference potential node, thereby realizing a passing characteristic with little insertion loss. Further, when a signal is output from the first terminal to the third terminal, it is possible to suppress power leakage to the second terminal and power leakage to the reference potential node, thereby realizing a passing characteristic with little insertion loss.
（参考技術）
図１は、ＳＰＤＴ（Single Pole Double Throw）スイッチの構成例を示す回路図である。ＳＰＤＴスイッチは、３方向の切替回路であり、３個の端子Ｐ１，Ｐ２，Ｐ３と、２個の直列トランジスタ１０１，１０２と、２個のシャントトランジスタ１０３，１０４を有する。
(Reference technology)
FIG. 1 is a circuit diagram showing a configuration example of an SPDT (Single Pole Double Throw) switch. The SPDT switch is a three-way switching circuit, and includes three terminals P1, P2, and P3, two
図２は、図１のＳＰＤＴスイッチを送受信切替回路として使用する例を示す図である。第１の端子Ｐ１には、アンテナＡＮＴが接続される。第２の端子Ｔｘは、図１の第２の端子Ｐ２に対応し、送信回路が接続される。第３の端子Ｒｘは、図１の第３の端子Ｐ３に対応し、受信回路に接続される。 FIG. 2 is a diagram illustrating an example in which the SPDT switch of FIG. 1 is used as a transmission / reception switching circuit. An antenna ANT is connected to the first terminal P1. The second terminal Tx corresponds to the second terminal P2 in FIG. 1 and is connected to a transmission circuit. The third terminal Rx corresponds to the third terminal P3 in FIG. 1 and is connected to the receiving circuit.
受信時には、トランジスタ１０２及び１０３がオンし、トランジスタ１０１及び１０４がオフし、第１の端子Ｐ１から第３の端子Ｒｘへ信号２２１が出力される。しかし、信号が大電力及び高周波数になると、第１の端子Ｐ１からの信号２２２がシャントトランジスタ１０４を介して基準電位ノードに漏洩する問題がある。
At the time of reception, the
また、送信時には、トランジスタ１０１及び１０４がオンし、トランジスタ１０２及び１０３がオフし、第２の端子Ｔｘから第１の端子Ｐ１へ信号２１１，２１２が出力される。しかし、第２の端子Ｔｘからの信号２１３がシャントトランジスタ１０３を介して基準電位ノードに漏洩すると同時に第３の端子Ｒｘ側の直列トランジスタ１０２の漏洩信号２１４が増加するために損失が増加、特に高いパワーを取り扱うような回路だと容量成分が大きくなるのでその漏れは増加してしまう問題がある。
At the time of transmission, the
以下の第１〜第５の実施形態は、信号の漏洩を防止することができる切替回路を提供することを目的とする。 The following first to fifth embodiments are intended to provide a switching circuit capable of preventing signal leakage.
（第１の実施形態）
図３（Ａ）及び（Ｂ）は、本発明の第１の実施形態による切替回路の構成例を示す回路図である。図３（Ａ）は送信時の切替回路の動作を示し、図３（Ｂ）は受信時の切替回路の動作を示す。図６〜図９の回路も、図３（Ａ）の回路と同様に、送信回路３３１及び受信回路３３２を有する。
(First embodiment)
3A and 3B are circuit diagrams showing a configuration example of the switching circuit according to the first embodiment of the present invention. 3A shows the operation of the switching circuit during transmission, and FIG. 3B shows the operation of the switching circuit during reception. The circuits in FIGS. 6 to 9 also have a
この切替回路は、高速で大容量のデータを送受信できる高速無線通信システムに用いられる高耐力送受信切替回路であり、高速無線通信システムのフロントエンドに配置され、送信回路３３１からの出力信号をアンテナＡＮＴから放出し、アンテナＡＮＴで受信した信号を低損失で受信回路３３２に出力する。
This switching circuit is a high-strength transmission / reception switching circuit used in a high-speed wireless communication system capable of transmitting and receiving a large amount of data at a high speed. The signal received by the antenna ANT and output to the receiving
アンテナＡＮＴは、第１の端子Ｐ１に接続され、無線信号を受信する。送信回路３３１は、出力インピーダンス（特性インピーダンス）ＺＴを有し、第２の端子Ｔｘに接続され、第２の端子Ｔｘに送信信号を出力する。受信回路（増幅回路を含む）３３２は、入力インピーダンス（特性インピーダンス）ＺＲを有し、第３の端子Ｒｘに接続され、第３の端子Ｒｘから受信信号を入力する。送信信号及び受信信号の周波数はｆ０である。
The antenna ANT is connected to the first terminal P1 and receives a radio signal. The
インピーダンス変換素子３１１、３１２及び３１３は、例えば１／４波長線路であり、インピーダンス変換を行う。１／４波長線路３１１、３１２及び３１３は、それぞれ周波数ｆ０の送信信号及び受信信号に対して１／４波長の長さを有する。
The
切替回路は、第１の端子Ｐ１と、第２の端子Ｔｘと、第３の端子Ｒｘとを有する。また、切替回路は、第１の端子Ｐ１及び第２の端子Ｔｘ間に直列に接続されるトランジスタ３０１を有し、さらに、第２の端子Ｔｘ及びトランジスタ３０１間に接続されるインピーダンス変換素子（１／４波長線路）３１１を有する。１／４波長線路３１１は、削除してもよい。
The switching circuit has a first terminal P1, a second terminal Tx, and a third terminal Rx. The switching circuit includes a
ノードＮ１は、第１の端子Ｐ１に接続される。トランジスタ３０１は、ｎチャネル電界効果トランジスタであり、ゲートが制御端子３４１に接続され、ソースがノードＮ１に接続され、ドレインが１／４波長線路３１１に接続される。１／４波長線路３１１は、トランジスタ３０１のドレイン及び第２の端子Ｔｘ間に接続され、第２の端子Ｔｘの外部に接続される送信回路３３１の出力インピーダンスＺＴと同じ特性インピーダンスＺ０を有する。例えば、送信回路３３１の出力インピーダンスＺＴ及び１／４波長線路３１１の特性インピーダンスＺ０は、５０Ωである。
The node N1 is connected to the first terminal P1. The
また、切替回路は、第１の端子Ｐ１及び第３の端子Ｒｘ間において第１の端子Ｐ１側から順に接続されるインピーダンス変換素子３１２、シャントトランジスタ３０２、直列トランジスタ３０３及びインピーダンス変換素子（１／４波長線路）３１３を有する。
The switching circuit includes an
１／４波長線路３１２は、ノードＮ１及びＮ２間に接続され、第３の端子Ｒｘの外部に接続される受信回路３３２の入力インピーダンスＺＲよりも低い特性インピーダンスＺ０を有する。例えば、受信回路３３２の入力インピーダンスＺＲは５０Ωであり、１／４波長線路３１２の特性インピーダンスＺ０は２５Ωである。
The
トランジスタ３０２は、トランジスタ３０３及び１／４波長線路３１２の相互接続点ノードＮ２と基準電位ノード（例えばグランド電位ノード）との間に接続される。具体的には、トランジスタ３０２は、ｎチャネル電界効果トランジスタであり、ゲートが制御端子３４１に接続され、ソースが基準電位ノードに接続され、ドレインがノードＮ２に接続される。
The
トランジスタ３０３は、インピーダンス変換素子３１２及びインピーダンス変換素子３１３間に直列に接続される。具体的には、トランジスタ３０３は、ｎチャネル電界効果トランジスタであり、ゲートが制御端子３４２に接続され、ソースが１／４波長線路３１３に接続され、ドレインがノードＮ２に接続される。
The
１／４波長線路３１３は、トランジスタ３０３のソース及び第３の端子Ｒｘ間に接続され、第３の端子Ｒｘの外部に接続される受信回路３３２の入力インピーダンスＺＲよりも低い特性インピーダンスＺ０を有する。例えば、受信回路３３２の入力インピーダンスＺＲは５０Ωであり、１／４波長線路３１３の特性インピーダンスＺ０は２５Ωである。
The
図３（Ａ）の第２の端子Ｔｘから第１の端子Ｐ１へ信号を出力する送信時には、制御端子３４１がハイレベル、制御端子３４２がローレベルになるので、トランジスタ３０１及びトランジスタ３０２がオンし、トランジスタ３０３がオフする。送信回路３３１が出力した信号は、第２の端子Ｔｘからトランジスタ３０１を介して第１の端子Ｐ１に出力される。アンテナＡＮＴは、送信信号を無線送信する。
When transmitting a signal from the second terminal Tx in FIG. 3A to the first terminal P1, the
以上のように、第２の端子Ｔｘから見て、送信回路３３１側は、送信回路３３１の出力インピーダンスＺＴと同じ特性インピーダンスＺ０を有した１／４波長線路３１１及び直列トランジスタ３０１の順で構成され、受信回路３３２側は、低特性インピーダンスＺ０の１／４波長線路３１２、シャントトランジスタ３０２、直列トランジスタ３０３、及び低特性インピーダンスＺ０の１／４波長線路３１３の順で構成される。本実施形態の切替回路は、広帯域・高出力サーキュレータスイッチである。
As described above, when viewed from the second terminal Tx, the
この切替回路によると、送信時にはシャントトランジスタ３０２がオンになる。１／４波長線路３１２及び３１３のインピーダンス変換により、ノードＮ１がオープン、ノードＮ２がショート、第３の端子Ｒｘがオープンに見える。１／４波長線路３１２のアンテナＡＮＴ側のノードＮ１ではオープンに見えるため、受信回路３３２側には電力漏洩の無い低損失な送信特性を実現できる。
According to this switching circuit, the
切替スイッチ３２１は、トランジスタ３０３及び１／４波長線路３１３を有し、伝送線路及びオープンスタブの切り替えを行うことができる。トランジスタ３０３がないと、第２の端子Ｔｘ及び第３の端子Ｒｘ間のアイソレーションが約２ｄＢ劣化する。トランジスタ３０３を設けることにより、第２の端子Ｔｘ及び第３の端子Ｒｘ間のアイソレーションを向上させることができる。
The
送信信号は、基本波周波数ｆ０の成分の他、２倍高調波周波数２ｆ０の成分を有する。２倍高調波周波数２ｆ０の送信信号に対しては、ノードＮ１がショート、ノードＮ２がオープンに見える。そのため、２倍高調波周波数２ｆ０の送信信号は、トランジスタ３０２を介して基準電位ノードに流れる。その結果、１／４波長線路３１２及びトランジスタ３０２は、２倍高調波フィルタとして働き、２倍高調波の成分を除去することができる。これにより、別途、高調波フィルタは不要になる。
The transmission signal has a component of the second harmonic frequency 2f0 in addition to the component of the fundamental frequency f0. For a transmission signal having the second harmonic frequency 2f0, the node N1 appears to be short and the node N2 appears to be open. Therefore, the transmission signal having the second harmonic frequency 2f0 flows through the
図３（Ｂ）の第１の端子Ｐ１から第３の端子Ｒｘへ信号を出力する受信時には、制御端子３４１がローレベル、制御端子３４２がハイレベルになるので、トランジスタ３０１及びトランジスタ３０２がオフし、トランジスタ３０３がオンする。アンテナＡＮＴが受信した信号は、第１の端子Ｐ１からトランジスタ３０３を介して第３の端子Ｒｘに出力される。受信回路３３２は、受信信号を増幅する。
At the time of reception of outputting a signal from the first terminal P1 to the third terminal Rx in FIG. 3B, the
受信時には、送信回路３３１側は、トランジスタ３０１がオフになり、オープンに見える。これにより、受信信号の電力漏洩を防止することができる。上記の構造により送信時の電力漏洩を最小限に抑えるとともに良好な受信動作を実現できる。
At the time of reception, the
以上のように、本実施形態は、図２の回路と異なり、送信回路３３１側にはシャントトランジスタ１０３がなく、直列トランジスタ３０１のみで構成される。受信回路３３２側は、低特性インピーダンスＺ０（＝２５Ω）の１／４波長線路３１２、シャントトランジスタ３０２、直列トランジスタ３０３、及び低特性インピーダンスＺ０（＝２５Ω）の１／４波長線路３１３で構成される。この構造により、送信時の電力漏洩を最小限に抑えるとともに良好な受信動作を実現できる。
As described above, this embodiment is different from the circuit of FIG. 2 in that there is no
図４（Ａ）及び（Ｂ）は、本実施形態の切替回路の小信号特性の計算結果を示す図である。図４（Ａ）は、送信時の小信号特性を示す。特性４０１は、ＳパラメータＳ（２，１）の通過損失を示す。特性４０２は、ＳパラメータＳ（２，２）の第３の端子Ｒｘの反射特性を示す。特性４０３は、ＳパラメータＳ（１，１）の第２の端子Ｔｘの反射特性を示す。 4A and 4B are diagrams illustrating the calculation results of the small signal characteristics of the switching circuit of the present embodiment. FIG. 4A shows small signal characteristics at the time of transmission. A characteristic 401 indicates a passage loss of the S parameter S (2, 1). A characteristic 402 represents the reflection characteristic of the third terminal Rx of the S parameter S (2, 2). A characteristic 403 indicates the reflection characteristic of the second terminal Tx of the S parameter S (1, 1).
図４（Ｂ）は、受信時の小信号特性を示す。特性４１１は、ＳパラメータＳ（３，１）の通過損失を示す。特性４１２は、ＳパラメータＳ（３，３）の第３の端子Ｒｘの反射特性を示す。特性４１３は、ＳパラメータＳ（１，１）の第２の端子Ｔｘの反射特性を示す。 FIG. 4B shows small signal characteristics at the time of reception. A characteristic 411 indicates the passage loss of the S parameter S (3, 1). A characteristic 412 indicates the reflection characteristic of the third terminal Rx of the S parameter S (3, 3). A characteristic 413 indicates the reflection characteristic of the second terminal Tx of the S parameter S (1, 1).
通信信号の周波数ｆ０が１．３ＧＨｚの時、図４（Ａ）の送信時の特性として通過損失が０．８ｄＢを実現、比帯域が４６％以上を実現、図４（Ｂ）の受信時の特性として通過損失が１．０ｄＢを実現、比帯域が３０％以上を実現できる。 When the frequency f0 of the communication signal is 1.3 GHz, the transmission loss of 0.8 dB is realized as the transmission characteristic of FIG. 4A, the specific band is 46% or more, and the reception of FIG. As characteristics, it is possible to realize a pass loss of 1.0 dB and a specific bandwidth of 30% or more.
図５（Ａ）及び（Ｂ）は、本実施形態の切替回路の大信号特性の計算結果を示す図である。図５（Ａ）は、送信時の大信号特性を示し、横軸が第２の端子Ｔｘからの入力レベルを示し、縦軸が出力レベルを示す。特性ＡＮＴは、アンテナＡＮＴへの出力レベルを示す。特性Ｒｘは、第３の端子Ｒｘへの漏れレベルを示す。第２の端子Ｔｘからの入力レベルが５４の時、アンテナＡＮＴへの出力レベルは５３．２３６であり、第３の端子Ｒｘへの漏れレベルは１．９５２である。通過損失は、５４−５３．２３６≒０．８ｄＢである。第２の端子Ｔｘ及び第３の端子Ｒｘ間のアイソレーションは、５３．２３６−１．９５２≒５１．３ｄＢである。ここで、直列トランジスタ３０３の先端の１／４波長線路３１３が無いとアイソレーションは３ｄＢ悪化する。
5A and 5B are diagrams illustrating the calculation results of the large signal characteristics of the switching circuit of the present embodiment. FIG. 5A shows the large signal characteristics at the time of transmission, the horizontal axis shows the input level from the second terminal Tx, and the vertical axis shows the output level. A characteristic ANT indicates an output level to the antenna ANT. A characteristic Rx indicates a leakage level to the third terminal Rx. When the input level from the second terminal Tx is 54, the output level to the antenna ANT is 53.236, and the leakage level to the third terminal Rx is 1.952. The passage loss is 54−53.236≈0.8 dB. The isolation between the second terminal Tx and the third terminal Rx is 53.236-1.952≈51.3 dB. Here, if there is no
図５（Ｂ）は、受信時の大信号特性を示し、横軸がアンテナＡＮＴからの入力レベルを示し、縦軸が出力レベルを示す。特性Ｒｘは、第３の端子Ｒｘへの出力レベルを示す。特性Ｔｘは、第２の端子Ｔｘへの漏れレベルを示す。アンテナＡＮＴからの入力レベルが２０の時、第３の端子Ｒｘへの出力レベルは１８．９６３であり、第２の端子Ｔｘへの漏れレベルは−９．６６７である。通過損失は、２０−１８．９６３≒１．０ｄＢである。第２の端子Ｔｘ及び第３の端子Ｒｘ間のアイソレーションは、１８．９６３−（−９．６６７）≒２８ｄＢである。 FIG. 5B shows the large signal characteristics at the time of reception, the horizontal axis shows the input level from the antenna ANT, and the vertical axis shows the output level. A characteristic Rx indicates an output level to the third terminal Rx. A characteristic Tx indicates a leakage level to the second terminal Tx. When the input level from the antenna ANT is 20, the output level to the third terminal Rx is 18.963, and the leakage level to the second terminal Tx is −9.967. The passage loss is 20-18.963≈1.0 dB. The isolation between the second terminal Tx and the third terminal Rx is 18.963-(-9.667) ≈28 dB.
以上のように、本実施形態では、図３（Ａ）の送信時に受信回路３３２側への電力漏洩及び基準電位ノードへの電力漏洩を抑制し、挿入損失の少ない通過特性を実現できる。また、図３（Ｂ）の受信時に送信回路３３１側への電力漏洩及び基準電位ノードへの電力漏洩を抑制し、挿入損失の少ない通過特性を実現できる。
As described above, in this embodiment, it is possible to suppress power leakage to the
また、図３（Ａ）の送信時には、受信回路３３２側のトランジスタ３０３がオープンになっているので、１／４波長線路３１２はショートになり、送信回路３３１側と受信回路３３２側のアイソレーションが大きく向上する。
3A, since the
また、図３（Ａ）の送信時には、受信回路３３２側のノードＮ１は、１／４波長線路３１２の先がトランジスタ３０２を介して基準電位ノードに接続されているため、送信信号の基本波周波数ｆ０の成分に対してはオープンで、２倍波周波数２ｆ０の成分に対してはショートであるため、２倍波周波数２ｆ０の成分を抑圧することができる。これにより、２倍波処理フィルタが不要になる。
3A, the node N1 on the
本実施形態のトランジスタは、電界効果トランジスタ（ＦＥＴ）の場合を例に説明したが、バイポーラトランジスタ（ＢＪＴ）に対しても当然同様の効果が得られる。また、本実施形態のトランジスタは、ＧａＡｓのトランジスタの他、ＩｎＰ、Ｓｉ、ＧａＮ等のトランジスタに対しても当然同様の効果が得られる。 The transistor of the present embodiment has been described by taking a field effect transistor (FET) as an example, but naturally the same effect can be obtained for a bipolar transistor (BJT). In addition to the GaAs transistor, the transistor according to the present embodiment can naturally achieve the same effect for transistors such as InP, Si, and GaN.
（第２の実施形態）
図６は、本発明の第２の実施形態による切替回路の構成例を示す回路図である。本実施形態（図６）は、第１の実施形態（図３（Ａ））に対して、トランジスタ６０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
(Second Embodiment)
FIG. 6 is a circuit diagram showing a configuration example of the switching circuit according to the second embodiment of the present invention. In the present embodiment (FIG. 6), a
トランジスタ６０１は、トランジスタ３０１及び１／４波長線路３１１間に直列に接続される。具体的には、トランジスタ６０１は、ｎチャネル電界効果トランジスタであり、ゲートが制御端子３４１に接続され、ドレインが１／４波長線路３１１に接続され、ソースがトランジスタ３０１のドレインに接続される。トランジスタ３０１及び６０１は、直列に接続される。トランジスタ６０１は、トランジスタ３０１と同じオン／オフ動作を行う。
The
本実施形態では、第２の端子Ｔｘ側から見て、送信回路３３１側は、送信回路３３１の出力インピーダンスＺＴと同じ特性インピーダンスＺ０（＝５０Ω）を有する１／４波長線路３１１、及び２段の直列トランジスタ６０１，３０１の順で構成され、受信回路３３２側は、低特性インピーダンスＺ０（＝２５Ω）の１／４波長線路３１２、シャントトランジスタ３０２、直列トランジスタ３０３及び低特性インピーダンスＺ０（＝２５Ω）の１／４波長線路３１３の順で構成される。この構成により、受信時にトランジスタ３０１及び６０１のオフ特性をさらに改善できる。
In the present embodiment, when viewed from the second terminal Tx side, the
本実施形態のトランジスタは、電界効果トランジスタ（ＦＥＴ）の場合を例に説明したが、バイポーラトランジスタ（ＢＪＴ）に対しても当然同様の効果が得られる。また、本実施形態のトランジスタは、ＧａＡｓのトランジスタの他、ＩｎＰ、Ｓｉ、ＧａＮ等のトランジスタに対しても当然同様の効果が得られる。また、トランジスタ３０１及び６０１を２段以上直列に接続した場合に対しても同様の効果が得られる。
The transistor of the present embodiment has been described by taking a field effect transistor (FET) as an example, but naturally the same effect can be obtained for a bipolar transistor (BJT). In addition to the GaAs transistor, the transistor according to the present embodiment can naturally achieve the same effect for transistors such as InP, Si, and GaN. The same effect can be obtained when two or
（第３の実施形態）
図７は、本発明の第３の実施形態による切替回路の構成例を示す回路図である。本実施形態は、第１の実施形態に対して、受信回路３３２側の回路が同じであり、送信回路３３１側の回路が異なる。具体的には、本実施形態（図７）は、第１の実施形態（図３（Ａ））に対して、トランジスタ３０１及び１／４波長線路３１１の代わりに、トランジスタ７０２，７０３及びインピーダンス変換素子７１２，７１３を設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
(Third embodiment)
FIG. 7 is a circuit diagram showing a configuration example of the switching circuit according to the third embodiment of the present invention. In this embodiment, the circuit on the receiving
本実施形態の切替回路は、第１の端子Ｐ１及び第２の端子Ｔｘ間において第１の端子Ｐ１側から順に接続されるインピーダンス変換素子７１２、シャントトランジスタ７０２、インピーダンス変換素子７１３及び直列トランジスタ７０３を有する。インピーダンス変換回路７２１は、トランジスタ７０３及びインピーダンス変換素子７１３を有する。
The switching circuit according to the present embodiment includes an
インピーダンス変換素子７１２は、ノードＮ１及びＮ３間に接続され、第２の端子Ｔｘの外部に接続される送信回路３３１の出力インピーダンスＺＴよりも低い特性インピーダンスＺ０を有する。例えば、送信回路３３１の出力インピーダンスＺＴは５０Ωであり、インピーダンス変換素子７１２の特性インピーダンスＺ０は２５Ωである。
The
インピーダンス変換素子７１３は、ノードＮ３及びトランジスタ７０３のドレイン間に接続され、第２の端子Ｔｘの外部に接続される送信回路３３１の出力インピーダンスＺＴよりも低い特性インピーダンスＺ０を有する。例えば、送信回路３３１の出力インピーダンスＺＴは５０Ωであり、インピーダンス変換素子７１３の特性インピーダンスＺ０は２５Ωである。
The
トランジスタ７０２は、インピーダンス変換素子７１２及びインピーダンス変換素子７１３の相互接続点ノードＮ３と基準電位ノードとの間に接続される。具体的には、トランジスタ７０２は、ｎチャネル電界効果トランジスタであり、ゲートが制御端子７４１に接続され、ソースが基準電位ノードに接続され、ドレインがノードＮ３に接続される。トランジスタ３０３のゲートは、制御端子７４１に接続される。トランジスタ７０２は、トランジスタ３０３と同じオン／オフ動作を行う。
The
トランジスタ７０３は、インピーダンス変換素子７１３及び第２の端子Ｔｘ間に直列に接続される。具体的には、トランジスタ７０３は、ｎチャネル電界効果トランジスタであり、ゲートが制御端子３４１に接続され、ドレインが第２の端子Ｔｘに接続され、ソースがインピーダンス変換素子７１３に接続される。トランジスタ３０２のゲートは、制御端子３４１に接続される。トランジスタ７０３は、トランジスタ３０２と同じオン／オフ動作を行う。
The
インピーダンス変換素子７１２及び７１３は、例えば１／４波長線路であり、インピーダンス変換を行う。１／４波長線路７１２及び７１３は、それぞれ周波数ｆ０の送信信号及び受信信号に対して１／４波長の長さを有する。
The
以上のように、本実施形態では、第１の端子Ｐ１から見て、受信回路３３２側は、１／４波長線路３１２、シャントトランジスタ３０２、直列トランジスタ３０３及び１／４波長線路３１３の順で構成され、送信回路３３１側は、受信回路３３２側と同じ構成で、第１の端子Ｐ１に対してミラー反転し、接続された構成となっている。
As described above, in the present embodiment, when viewed from the first terminal P1, the receiving
本実施形態のトランジスタは、電界効果トランジスタ（ＦＥＴ）の場合を例に説明したが、バイポーラトランジスタ（ＢＪＴ）に対しても当然同様の効果が得られる。また、本実施形態のトランジスタは、ＧａＡｓのトランジスタの他、ＩｎＰ、Ｓｉ、ＧａＮ等のトランジスタに対しても当然同様の効果が得られる。また、第２の実施形態（図６）と同様に、トランジスタ７０３を２段以上直列に接続した場合に対しても同様の効果が得られる。
The transistor of the present embodiment has been described by taking a field effect transistor (FET) as an example, but naturally the same effect can be obtained for a bipolar transistor (BJT). In addition to the GaAs transistor, the transistor according to the present embodiment can naturally achieve the same effect for transistors such as InP, Si, and GaN. Similar to the second embodiment (FIG. 6), the same effect can be obtained when two or
（第４の実施形態）
図８は、本発明の第４の実施形態による切替回路の構成例を示す回路図である。本実施形態は、第３の実施形態に対して、受信回路３３２側の回路が同じであり、送信回路３３１側の回路が異なる。具体的には、本実施形態（図８）は、第３の実施形態（図７）に対して、トランジスタ７０３及びインピーダンス変換素子７１３を削除したものである。以下、本実施形態が第３の実施形態と異なる点を説明する。
(Fourth embodiment)
FIG. 8 is a circuit diagram showing a configuration example of a switching circuit according to the fourth embodiment of the present invention. In the present embodiment, the circuit on the receiving
本実施形態の切替回路は、第１の端子Ｐ１及び第２の端子Ｔｘ間において第１の端子Ｐ１側から順に接続されるインピーダンス変換素子７１２及びシャントトランジスタ７０２を有する。インピーダンス変換素子７１２は、ノードＮ１及び第２の端子Ｔｘ間に接続され、例えば１／４波長線路であり、インピーダンス変換を行う。１／４波長線路３１２、３１３及び７１２は、それぞれ周波数ｆ０の送信信号及び受信信号に対して１／４波長の長さを有する。インピーダンス変換素子７１２は、第２の端子Ｔｘの外部に接続される送信回路３３１の出力インピーダンスＺＴよりも低い特性インピーダンスＺ０を有する。例えば、送信回路３３１の出力インピーダンスＺＴは５０Ωであり、インピーダンス変換素子７１２の特性インピーダンスＺ０は２５Ωである。
The switching circuit of the present embodiment includes an
トランジスタ７０２は、第２の端子Ｔｘと基準電位ノードとの間に接続される。具体的には、トランジスタ７０２は、ｎチャネル電界効果トランジスタであり、ゲートが制御端子７４１に接続され、ソースが基準電位ノードに接続され、ドレインが第２の端子Ｔｘに接続される。トランジスタ３０３のゲートは、制御端子７４１に接続される。トランジスタ７０２は、トランジスタ３０３と同じオン／オフ動作を行う。
The
以上のように、本実施形態の切替回路は、第１の端子Ｐ１と、第２の端子Ｔｘと、第３の端子Ｒｘとを有する。また、切替回路は、第１の端子Ｐ１及び第２の端子Ｔｘ間において第１の端子Ｐ１側から順に接続されるインピーダンス変換素子７１２及びシャントトランジスタ７０２を有する。また、切替回路は、第１の端子Ｐ１及び第３の端子Ｒｘ間において第１の端子Ｐ１側から順に接続されるインピーダンス変換素子３１２、シャントトランジスタ３０２、直列トランジスタ３０３及びインピーダンス変換素子３１３を有する。
As described above, the switching circuit according to the present embodiment includes the first terminal P1, the second terminal Tx, and the third terminal Rx. In addition, the switching circuit includes an
トランジスタ３０２は、トランジスタ３０３及びインピーダンス変換素子３１２の相互接続点ノードＮ２と基準電位ノードとの間に接続される。トランジスタ３０３は、インピーダンス変換素子３１２及びインピーダンス変換素子３１３間に直列に接続される。
The
第２の端子Ｒｘから第１の端子Ｐ１へ信号を出力する送信時には、トランジスタ７０２及びトランジスタ３０３がオフし、トランジスタ３０２がオンする。第１の端子Ｐ１から第３の端子Ｒｘへ信号を出力する受信時には、トランジスタ７０２及びトランジスタ３０３がオンし、トランジスタ３０２がオフする。
When transmitting a signal from the second terminal Rx to the first terminal P1, the
インピーダンス変換素子３１２及び３１３は、それぞれ第３の端子Ｒｘの外部に接続される受信回路３３２の入力インピーダンスＺＲよりも低い特性インピーダンスＺ０を有する。例えば、例えば、受信回路３３２の入力インピーダンスＺＲは５０Ωであり、１／４波長線路３１２及び３１３の特性インピーダンスＺ０は２５Ωである。
The
第１の端子Ｐ１は、アンテナＡＮＴに接続される。第２の端子Ｔｘは、送信回路３３１に接続される。第３の端子Ｒｘは、受信回路３３２に接続される。
The first terminal P1 is connected to the antenna ANT. The second terminal Tx is connected to the
以上のように、本実施形態では、第１の端子Ｐ１から見て、受信回路３３２側は、１／４波長線路３１２、シャントトランジスタ３０２、直列トランジスタ３０３及び１／４波長線路３１３の順で構成され、送信回路３３１側は、１／４波長線路７１２及びシャントトランジスタ７０２の順で構成される。
As described above, in the present embodiment, when viewed from the first terminal P1, the receiving
本実施形態のトランジスタは、電界効果トランジスタ（ＦＥＴ）の場合を例に説明したが、バイポーラトランジスタ（ＢＪＴ）に対しても当然同様の効果が得られる。また、本実施形態のトランジスタは、ＧａＡｓのトランジスタの他、ＩｎＰ、Ｓｉ、ＧａＮ等のトランジスタに対しても当然同様の効果が得られる。 The transistor of the present embodiment has been described by taking a field effect transistor (FET) as an example, but naturally the same effect can be obtained for a bipolar transistor (BJT). In addition to the GaAs transistor, the transistor according to the present embodiment can naturally achieve the same effect for transistors such as InP, Si, and GaN.
（第５の実施形態）
図９は、本発明の第５の実施形態による切替回路の構成例を示す回路図である。本実施形態は、第２の実施形態に対して、送信回路３３１側の回路が同じであり、受信回路３３２側の回路が異なる。具体的には、本実施形態（図９）は、第２の実施形態（図６）に対して、１／４波長線路３１２及び３１３の代わりに、インダクタＬ１，Ｌ２及び容量Ｃ１，Ｃ２を設けたものである。以下、本実施形態が第２の実施形態と異なる点を説明する。
(Fifth embodiment)
FIG. 9 is a circuit diagram showing a configuration example of the switching circuit according to the fifth embodiment of the present invention. In this embodiment, the circuit on the
第２の実施形態では、インピーダンス変換素子３１２及び３１３として１／４波長線路を使用する場合を例に説明した。本実施形態では、インピーダンス変換素子の他の例として、インダクタ及び容量を使用する場合を説明する。インダクタＬ１及び容量Ｃ１は、図６のインピーダンス変換素子（１／４波長線路）３１２に対応する。インダクタＬ２及び容量Ｃ２は、図６のインピーダンス変換素子（１／４波長線路）３１３に対応する。
In the second embodiment, the case where a quarter wavelength line is used as the
インダクタＬ１は、ノードＮ１及びＮ２間に接続される。容量Ｃ１は、ノードＮ２及び基準電位ノード間に接続される。インダクタＬ２は、トランジスタ３０３のドレイン及び第３の端子Ｒｘ間に接続される。容量Ｃ２は、第３の端子Ｒｘ及び基準電位ノード間に接続される。
Inductor L1 is connected between nodes N1 and N2. The capacitor C1 is connected between the node N2 and the reference potential node. The inductor L2 is connected between the drain of the
本実施形態では、インピーダンス変換素子３１２はインダクタＬ１及び容量Ｃ１を有し、インピーダンス変換素子３１３はインダクタＬ２及び容量Ｃ２を有する。インピーダンス変換素子として、インダクタ及び容量を使用した場合には、１／４波長線路と同様に、インピーダンス変換することができる。第２の実施形態のインピーダンス変換素子３１１〜３１３において、受信回路３３２の入力インピーダンスＺＲよりも低い特性インピーダンスＺ０（例えば２５Ω）を持つインピーダンス変換素子３１２及び３１３はインダクタＬ１，Ｌ２及び容量Ｃ１，Ｃ２で構成し、送信回路３３１の出力インピーダンスＺ０と同じ特性インピーダンスＺ０（例えば５０Ω）を持つインピーダンス変換素子３１１は１／４波長線路で構成する。本実施形態は、第２の実施形態と同様の効果を得ることができる。
In the present embodiment, the
なお、第１、第３〜第４の実施形態についても、上記と同様に、受信回路３３２の入力インピーダンスＺＲ及び送信回路３３１の出力インピーダンスＺＴよりも低い特性インピーダンスＺ０（例えば２５Ω）を持つインピーダンス変換素子３１２，３１３，７１２，７１３はインダクタ及び容量で構成し、送信回路３３１の出力インピーダンスＺ０と同じ特性インピーダンスＺ０（例えば５０Ω）を持つインピーダンス変換素子３１１は１／４波長線路で構成することができる。
In the first, third to fourth embodiments as well, the impedance conversion having a characteristic impedance Z0 (for example, 25Ω) lower than the input impedance ZR of the receiving
（第６の実施形態）
図１０（Ａ）及び（Ｂ）は、本発明の第６の実施形態による切替回路の構成例を示す回路図である。図１０（Ａ）は送信時の切替回路の動作を示し、図１０（Ｂ）は受信時の切替回路の動作を示す。図１３〜図１５の回路も、図１０（Ａ）及び（Ｂ）の回路と同様に、送信回路３３１及び受信回路３３２を有する。
(Sixth embodiment)
FIGS. 10A and 10B are circuit diagrams showing a configuration example of the switching circuit according to the sixth embodiment of the present invention. FIG. 10A shows the operation of the switching circuit during transmission, and FIG. 10B shows the operation of the switching circuit during reception. Similarly to the circuits of FIGS. 10A and 10B, the circuits of FIGS. 13 to 15 also have a
本実施形態は、第１の実施形態（図３（Ａ）及び（Ｂ））に対して、１／４波長線路３１１を削除し、インダクタ１００１及び容量１００２，１００３を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
In the present embodiment, the
第１の実施形態の切替回路は、送受信器に用いられるサーキュレータとして使用した場合、特に高いパワーを取り扱うような回路だと、トランジスタ３０１を大きくする必要がある。トランジスタ３０１を大きくすると、トランジスタ３０１のオフ時の容量成分が大きくなるので、受信時に送信回路３３１側へ漏れが増加してしまう問題があり、第２の端子Ｔｘ及び第３の端子Ｒｘ間のアイソレーションに限界がある。本実施形態は、第１の実施形態よりも、第２の端子Ｔｘ及び第３の端子Ｒｘ間のアイソレーションを向上させるものである。
When the switching circuit according to the first embodiment is used as a circulator used in a transmitter / receiver, if the circuit handles particularly high power, the
トランジスタ３０１のゲートは、制御端子３４１ではなく、制御端子３４２に接続される。インダクタ１００１は、ノードＮ１及び第２の端子Ｔｘ間に接続される。容量１００２も、ノードＮ１及び第２の端子Ｔｘ間に接続される。容量１００３は、トランジスタ３０１のドレイン及び第２の端子Ｔｘ間に接続される。トランジスタ３０１のソースは、ノードＮ１に接続される。トランジスタ３０１及び容量１００３の直列接続回路は、インダクタ１００１及び容量１００２に対して並列に接続される。容量１００３は、容量１００２よりも容量値が大きい。
The gate of the
本実施形態の切替回路では、送信回路３３１側は、第１の端子Ｐ１から見て、容量１００３とトランジスタ３０１とを直列に接続した構成であり、その直列接続に並列に容量１００２及びインダクタ１００１を接続した回路を有する。受信回路３３２側は、第１の実施形態と同様に、第１の端子Ｐ１から見て、低特性インピーダンスＺ０の１／４波長線路３１２と、シャントトランジスタ３０２と、直列トランジスタ３０３と、低特性インピーダンスＺ０の１／４波長線路３１３とを有する。ここで、図１０（Ａ）に示すように、送信時には直列トランジスタ３０１がオフになる。つまり、送信時には、並列に接続された容量１００２及びインダクタ１００１の共振周波数と送信周波数が一致するように設計する。このような回路形式にすることにより、直列トランジスタ３０１は送信時に使用しないため、小さいサイズのトランジスタ３０１を使用できるようになる。したがって、容量成分を小さくでき、受信時の送信回路３３１側への漏洩電力を抑制できる。また、高い周波数でも対応可能となる。
In the switching circuit of this embodiment, the
以下、より具体的に説明する。本実施形態の切替回路は、高出力サーキュレータスイッチとして使用することができる。例えば、インダクタ１００１が１．６ｎＨ、容量１００２が１．０５ｐＦ、容量１００３が８．３ｐＦである。また、送信回路３３１の出力インピーダンスＺＴは５０Ωであり、受信回路３３２の入力インピーダンスＺＲは５０Ωであり、１／４波長線路３１２及び３１３の特性インピーダンスＺ０は２５Ωである。
More specific description will be given below. The switching circuit of this embodiment can be used as a high-power circulator switch. For example, the
送信信号は、基本波周波数ｆ０の成分の他、３倍高調波周波数３ｆ０の成分を有する。図１０（Ａ）に示すように、送信時には、トランジスタ３０１がオフし、破線で囲まれたインダクタ１００１及び容量１００２のパスのみを使用し、送信回路３３１側の負荷は３倍高調波周波数３ｆ０に対して∞となる。この高調波処理により、送信回路３３１がアンテナＡＮＴから出力する送信信号は、不要な３倍高調波周波数３ｆ０の成分が除去され、効率を向上させることができる。
The transmission signal has a component of the third harmonic frequency 3f0 in addition to the component of the fundamental frequency f0. As shown in FIG. 10A, at the time of transmission, the
また、図１０（Ｂ）に示すように、受信時には、トランジスタ３０１がオンし、破線で囲まれたインダクタ１００１、容量１００２及び１００３の全てのパスを使用し、送信回路３３１側の負荷は基本波周波数ｆ０に対して∞となる。よって、この構成により、受信時の送信回路３３１側への電力漏洩を最小限に抑えるとともに良好な受信動作を実現できる。
Further, as shown in FIG. 10B, at the time of reception, the
図１１（Ａ）及び（Ｂ）は、本実施形態の切替回路の小信号周波数特性の計算結果を示す図である。図１１（Ａ）は、送信時の小信号周波数特性を示す。特性１１０１は、ＳパラメータＳ（１，１）の第２の端子Ｔｘの反射特性を示す。特性１１０２は、ＳパラメータＳ（２，１）の通過損失を示す。 FIGS. 11A and 11B are diagrams illustrating calculation results of small signal frequency characteristics of the switching circuit of the present embodiment. FIG. 11A shows a small signal frequency characteristic at the time of transmission. A characteristic 1101 indicates the reflection characteristic of the second terminal Tx of the S parameter S (1, 1). A characteristic 1102 indicates the passage loss of the S parameter S (2, 1).
図１１（Ｂ）は、受信時の小信号周波数特性を示す。特性１１１１は、ＳパラメータＳ（１，１）の第２の端子Ｔｘの反射特性を示す。特性１１１２は、ＳパラメータＳ（２，１）の通過損失を示す。 FIG. 11B shows small signal frequency characteristics at the time of reception. A characteristic 1111 indicates the reflection characteristic of the second terminal Tx of the S parameter S (1, 1). A characteristic 1112 indicates the passage loss of the S parameter S (2, 1).
通信信号の周波数ｆ０が１．３ＧＨｚの時、図１１（Ａ）の送信時の特性として、送信信号の基本波周波数ｆ０（１．３ＧＨｚ）を通過させて、不要な３倍高調波周波数３ｆ０（３．９ＧＨｚ）に対してオープンに見えている。また、図１１（Ｂ）の受信時の特性として、送信回路３３１側は基本波周波数ｆ０（１．３ＧＨｚ）に対してオープンに見えている。
When the frequency f0 of the communication signal is 1.3 GHz, the fundamental frequency f0 (1.3 GHz) of the transmission signal is allowed to pass as an unnecessary characteristic of the transmission frequency shown in FIG. (3.9 GHz). Further, as a characteristic at the time of reception in FIG. 11B, the
図１２（Ａ）及び（Ｂ）は、本実施形態の切替回路の大信号特性の計算結果を示す図である。図１２（Ａ）は、送信時の大信号特性を示し、横軸が第２の端子Ｔｘからの入力レベルを示し、縦軸が出力レベルを示す。特性ＡＮＴは、アンテナＡＮＴへの出力レベルを示す。特性Ｒｘは、第３の端子Ｒｘへの漏れレベルを示す。第２の端子Ｔｘからの入力レベルが５４の時、アンテナＡＮＴへの出力レベルは５３．３０６であり、第３の端子Ｒｘへの漏れレベルは３．９９０である。通過損失は、５４−５３．３０６≒０．７ｄＢである。第２の端子Ｔｘ及び第３の端子Ｒｘ間のアイソレーションは、５３．３０６−３．９９０≒５０ｄＢである。 12A and 12B are diagrams illustrating the calculation results of the large signal characteristics of the switching circuit of the present embodiment. FIG. 12A shows the large signal characteristics at the time of transmission, the horizontal axis shows the input level from the second terminal Tx, and the vertical axis shows the output level. A characteristic ANT indicates an output level to the antenna ANT. A characteristic Rx indicates a leakage level to the third terminal Rx. When the input level from the second terminal Tx is 54, the output level to the antenna ANT is 53.306, and the leakage level to the third terminal Rx is 3.990. The passage loss is 54-53.306≈0.7 dB. The isolation between the second terminal Tx and the third terminal Rx is 53.306-3.990≈50 dB.
図１２（Ｂ）は、受信時の大信号特性を示し、横軸がアンテナＡＮＴからの入力レベルを示し、縦軸が出力レベルを示す。特性Ｒｘは、第３の端子Ｒｘへの出力レベルを示す。特性Ｔｘは、第２の端子Ｔｘへの漏れレベルを示す。アンテナＡＮＴからの入力レベルが２０の時、第３の端子Ｒｘへの出力レベルは１８．８７７であり、第２の端子Ｔｘへの漏れレベルは−１８．３６１である。通過損失は、２０−１８．８７７≒１．１ｄＢである。第２の端子Ｔｘ及び第３の端子Ｒｘ間のアイソレーションは、１８．８７７−（−１８．３６１）≒３８ｄＢであり、本実施形態は第１の実施形態に比べて受信時のアイソレーションが１０ｄＢ以上改善されている。 FIG. 12B shows large signal characteristics at the time of reception, the horizontal axis indicates the input level from the antenna ANT, and the vertical axis indicates the output level. A characteristic Rx indicates an output level to the third terminal Rx. A characteristic Tx indicates a leakage level to the second terminal Tx. When the input level from the antenna ANT is 20, the output level to the third terminal Rx is 18.877, and the leakage level to the second terminal Tx is -18.361. The passage loss is 20-18.877≈1.1 dB. The isolation between the second terminal Tx and the third terminal Rx is 18.877 − (− 18.361) ≈38 dB, and this embodiment has an isolation at the time of reception as compared with the first embodiment. It is improved by 10 dB or more.
以上のように、本実施形態では、図１０（Ｂ）に示すように、受信時には、送信回路３３１側への電力漏洩及び基準電位ノードへの電力漏洩を抑制し、挿入損失の少ない通過特性を実現できる。また、受信時に送信回路３３１側への電力漏洩を改善できるために、第２の端子Ｔｘ及び第３の端子Ｒｘ間のアイソレーションを向上させることができる。また、図１０（Ａ）に示すように、送信時には、第２の端子Ｔｘから見た３倍高調波周波数３ｆ０の負荷はオープンになり、送信回路３３１に戻すことができる。これにより、効率の向上が期待できるとともにアンテナＡＮＴからの不要な３倍高調波周波数３ｆ０の出力を抑制できる。
As described above, in this embodiment, as shown in FIG. 10B, at the time of reception, power leakage to the
本実施形態のトランジスタは、電界効果トランジスタ（ＦＥＴ）の場合を例に説明したが、バイポーラトランジスタ（ＢＪＴ）に対しても当然同様の効果が得られる。また、本実施形態のトランジスタは、ＧａＡｓのトランジスタの他、ＩｎＰ、Ｓｉ、ＧａＮ等のトランジスタに対しても当然同様の効果が得られる。 The transistor of the present embodiment has been described by taking a field effect transistor (FET) as an example, but naturally the same effect can be obtained for a bipolar transistor (BJT). In addition to the GaAs transistor, the transistor according to the present embodiment can naturally achieve the same effect for transistors such as InP, Si, and GaN.
（第７の実施形態）
図１３は、本発明の第７の実施形態による切替回路の構成例を示す回路図である。本実施形態は、第２の実施形態（図６）に対して、１／４波長線路３１１を削除し、インダクタ１３０１，１３１１及び容量１３０２，１３０３，１３１２，１３１３を追加したものである。以下、本実施形態が第２の実施形態と異なる点を説明する。
(Seventh embodiment)
FIG. 13 is a circuit diagram showing a configuration example of the switching circuit according to the seventh embodiment of the present invention. In the present embodiment, the
トランジスタ３０１は、ゲートが制御端子３４２に接続され、ソースがノードＮ１に接続される。インダクタ１３０１は、ノードＮ１及びトランジスタ６０１のソース間に接続される。容量１３０２も、ノードＮ１及びトランジスタ６０１のソース間に接続される。容量１３０３は、トランジスタ３０１のドレイン及びトランジスタ６０１のソース間に接続される。トランジスタ３０１及び容量１３０３の直列接続回路は、インダクタ１３０１及び容量１３０２に対して並列に接続される。トランジスタ３０１は、トランジスタ３０３と同じオン／オフ動作を行う。
The
トランジスタ６０１は、ゲートが制御端子３４２に接続される。インダクタ１３１１は、トランジスタ６０１のソース及び第２の端子Ｔｘ間に接続される。容量１３１２も、トランジスタ６０１のソース及び第２の端子Ｔｘ間に接続される。容量１３１３は、トランジスタ６０１のドレイン及び第２の端子Ｔｘ間に接続される。トランジスタ６０１及び容量１３１３の直列接続回路は、インダクタ１３１１及び容量１３１２に対して並列に接続される。トランジスタ６０１は、トランジスタ３０１及び３０３と同じオン／オフ動作を行う。
The
例えば、インダクタ１３０１及び１３１１は１．６ｎＨ、容量１３０２及び１３１２は１．０５ｐＦ、容量１３０３及び１３１３は８．３ｐＦである。また、１／４波長線路３１２及び３１３の特性インピーダンスＺ０は２５Ωである。
For example, the
本実施形態の切替回路は、高出力サーキュレータスイッチとして使用することができる。本実施形態は、第６の実施形態と同様に、第２の実施形態に対して、受信時における送信回路３３１側のオフ特性をさらに改善できるためにアイソレーションがさらに向上する。
The switching circuit of this embodiment can be used as a high-power circulator switch. Similar to the sixth embodiment, the present embodiment can further improve the isolation because the off-characteristic on the
本実施形態のトランジスタは、電界効果トランジスタ（ＦＥＴ）の場合を例に説明したが、バイポーラトランジスタ（ＢＪＴ）に対しても当然同様の効果が得られる。また、本実施形態のトランジスタは、ＧａＡｓのトランジスタの他、ＩｎＰ、Ｓｉ、ＧａＮ等のトランジスタに対しても当然同様の効果が得られる。また、トランジスタ３０１及び６０１を２段以上直列に接続した場合に対しても同様の効果が得られる。
The transistor of the present embodiment has been described by taking a field effect transistor (FET) as an example, but naturally the same effect can be obtained for a bipolar transistor (BJT). In addition to the GaAs transistor, the transistor according to the present embodiment can naturally achieve the same effect for transistors such as InP, Si, and GaN. The same effect can be obtained when two or
（第８の実施形態）
図１４は、本発明の第８の実施形態による切替回路の構成例を示す回路図である。本実施形態は、第３の実施形態（図７）に対して、インダクタ１４０１，１４１１及び容量１４０２，１４０３，１４１２，１４１３を追加したものである。以下、本実施形態が第３の実施形態と異なる点を説明する。
(Eighth embodiment)
FIG. 14 is a circuit diagram showing a configuration example of the switching circuit according to the eighth embodiment of the present invention. In the present embodiment,
トランジスタ３０３は、ゲートが制御端子３４１に接続され、ソースが１／４波長線路３１３を介して第３の端子Ｒｘに接続される。インダクタ１４０１は、トランジスタ３０３のソース及びノードＮ２間に接続される。容量１４０２も、トランジスタ３０３のソース及びノードＮ２間に接続される。容量１４０３は、トランジスタ３０３のドレイン及びノードＮ２間に接続される。トランジスタ３０３及び容量１４０３の直列接続回路は、インダクタ１４０１及び容量１４０２に対して並列に接続される。トランジスタ３０３は、トランジスタ３０２と同じオン／オフ動作を行う。
The
トランジスタ７０３は、ゲートが制御端子７４１に接続され、ソースが１／４波長線路７１３を介してノードＮ３に接続される。インダクタ１４１１は、トランジスタ７０３のソース及び第２の端子Ｔｘ間に接続される。容量１４１２も、トランジスタ７０３のソース及び第２の端子Ｔｘ間に接続される。容量１４１３は、トランジスタ７０３のドレイン及び第２の端子Ｔｘ間に接続される。トランジスタ７０３及び容量１４１３の直列接続回路は、インダクタ１４１１及び容量１４１２に対して並列に接続される。トランジスタ７０３は、トランジスタ７０２と同じオン／オフ動作を行う。
The
例えば、インダクタ１４０１及び１４１１は１．６ｎＨ、容量１４０２及び１４１２は１．０５ｐＦ、容量１４０３及び１４１３は８．３ｐＦである。また、１／４波長線路３１２、３１３、７１２及び７１３の特性インピーダンスＺ０は２５Ωである。
For example, the
本実施形態の切替回路は、高出力サーキュレータスイッチとして使用することができる。本実施形態では、受信回路３３２側がアンテナＡＮＴ側から見て特性インピーダンスＺ０が２５Ωの伝送線路３１２、シャントトランジスタ３０２、トランジスタ３０３及び容量１４０３の直列接続回路、特性インピーダンスＺ０が２５Ωの伝送線路３１３の順で構成されており、送信回路３３１側が受信回路３３２側と同構成でアンテナＡＮＴに対してミラー反転し、接続された構成となっている。本実施形態は、第６の実施形態と同様に、第３の実施形態に対して、受信時における送信回路３３１側のオフ特性をさらに改善できるためにアイソレーションがさらに向上する。
The switching circuit of this embodiment can be used as a high-power circulator switch. In this embodiment, the receiving
本実施形態のトランジスタは、電界効果トランジスタ（ＦＥＴ）の場合を例に説明したが、バイポーラトランジスタ（ＢＪＴ）に対しても当然同様の効果が得られる。また、本実施形態のトランジスタは、ＧａＡｓのトランジスタの他、ＩｎＰ、Ｓｉ、ＧａＮ等のトランジスタに対しても当然同様の効果が得られる。また、第７の実施形態（図１３）と同様に、トランジスタ７０３を２段以上直列に接続した場合に対しても同様の効果が得られる。
The transistor of the present embodiment has been described by taking a field effect transistor (FET) as an example, but naturally the same effect can be obtained for a bipolar transistor (BJT). In addition to the GaAs transistor, the transistor according to the present embodiment can naturally achieve the same effect for transistors such as InP, Si, and GaN. Similar to the seventh embodiment (FIG. 13), the same effect can be obtained when two or
（第９の実施形態）
本発明の第９の実施形態による切替回路は、図１３の切替回路と同じ構成を有する。以下、本実施形態が第７の実施形態（図１３）と異なる点を説明する。第７の実施形態ではインダクタ１３１１が１．６ｎＨであったのに対し、本実施形態ではインダクタ１３１１が０．９６ｎＨである。
(Ninth embodiment)
The switching circuit according to the ninth embodiment of the present invention has the same configuration as the switching circuit of FIG. Hereinafter, differences of the present embodiment from the seventh embodiment (FIG. 13) will be described. In the seventh embodiment, the
すなわち、本実施形態では、インダクタ１３０１は１．６ｎＨ、インダクタ１３１１は０．９６ｎＨ、容量１３０２及び１３１２は１．０５ｐＦ、容量１３０３及び１３１３は８．３ｐＦである。また、１／４波長線路３１２及び３１３の特性インピーダンスＺ０は２５Ωである。
That is, in this embodiment, the
本実施形態の切替回路は、高出力サーキュレータスイッチとして使用することができる。破線で囲まれたインダクタ１３０１及び容量１３０２の並列回路は、送信時に、不要な３倍高調波周波数３ｆ０の成分を除去することができる。また、破線で囲まれたインダクタ１３１１及び容量１３１２の並列回路は、送信時に、不要な５倍高調波周波数５ｆ０の成分を除去することができる。これにより、アンテナＡＮＴからの不要波放出の抑制及び効率向上が期待できる。
The switching circuit of this embodiment can be used as a high-power circulator switch. The parallel circuit of the
本実施形態のトランジスタは、電界効果トランジスタ（ＦＥＴ）の場合を例に説明したが、バイポーラトランジスタ（ＢＪＴ）に対しても当然同様の効果が得られる。また、本実施形態のトランジスタは、ＧａＡｓのトランジスタの他、ＩｎＰ、Ｓｉ、ＧａＮ等のトランジスタに対しても当然同様の効果が得られる。 The transistor of the present embodiment has been described by taking a field effect transistor (FET) as an example, but naturally the same effect can be obtained for a bipolar transistor (BJT). In addition to the GaAs transistor, the transistor according to the present embodiment can naturally achieve the same effect for transistors such as InP, Si, and GaN.
（第１０の実施形態）
図１５は、本発明の第１０の実施形態による切替回路の構成例を示す回路図である。本実施形態は、第６の実施形態（図１０（Ａ）及び（Ｂ））に対して、インダクタ１５０１及び容量１５０２を追加したものである。以下、本実施形態が第６の実施形態と異なる点を説明する。
(Tenth embodiment)
FIG. 15 is a circuit diagram showing a configuration example of the switching circuit according to the tenth embodiment of the present invention. In this embodiment, an
インダクタ１５０１は、第２の端子Ｔｘ及び基準電位ノード間に接続される。容量１５０２も、第２の端子Ｔｘ及び基準電位ノード間に接続される。例えば、インダクタ１５０１は１．６ｎＨ、容量１５０２は８．３５ｐＦである。また、インダクタ１００１は１．６ｎＨ、容量１００２は１．０５ｐＦ、容量１００３は８．３ｐＦである。
The
本実施形態の切替回路は、高出力サーキュレータスイッチとして使用することができる。本実施形態は、シャントのインダクタ１５０１及び容量１５０２を追加している。インダクタ１５０１及び容量１５０２は、フィルタの役割を担い、アンテナＡＮＴからの不要波放出（２倍波・３倍波）のさらなる抑制が期待できる。
The switching circuit of this embodiment can be used as a high-power circulator switch. In this embodiment, a
本実施形態のトランジスタは、電界効果トランジスタ（ＦＥＴ）の場合を例に説明したが、バイポーラトランジスタ（ＢＪＴ）に対しても当然同様の効果が得られる。また、本実施形態のトランジスタは、ＧａＡｓのトランジスタの他、ＩｎＰ、Ｓｉ、ＧａＮ等のトランジスタに対しても当然同様の効果が得られる。 The transistor of the present embodiment has been described by taking a field effect transistor (FET) as an example, but naturally the same effect can be obtained for a bipolar transistor (BJT). In addition to the GaAs transistor, the transistor according to the present embodiment can naturally achieve the same effect for transistors such as InP, Si, and GaN.
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
本発明の実施形態は、例えば以下のように種々の適用が可能である。 The embodiment of the present invention can be applied in various ways as follows, for example.
（付記１）
第１の端子と、
第２の端子と、
第３の端子と、
前記第１の端子及び前記第２の端子間に直列に接続される第１のトランジスタと、
前記第１の端子及び前記第３の端子間において前記第１の端子側から順に接続される第１のインピーダンス変換素子、第２のトランジスタ、第３のトランジスタ及び第２のインピーダンス変換素子とを有し、
前記第２のトランジスタは、前記第３のトランジスタ及び前記第１のインピーダンス変換素子の相互接続点と基準電位ノードとの間に接続され、
前記第３のトランジスタは、前記第１のインピーダンス変換素子及び第２のインピーダンス変換素子間に直列に接続され、
前記第２の端子から前記第１の端子へ信号を出力する時には、前記第１のトランジスタ及び前記第２のトランジスタがオンし、前記第３のトランジスタがオフし、
前記第１の端子から前記第３の端子へ信号を出力する時には、前記第１のトランジスタ及び前記第２のトランジスタがオフし、前記第３のトランジスタがオンすることを特徴とする切替回路。
（付記２）
前記第１及び第２のインピーダンス変換素子は、それぞれ１／４波長線路であることを特徴とする付記１記載の切替回路。
（付記３）
前記第１及び第２のインピーダンス変換素子は、それぞれインダクタ及び容量を有することを特徴とする付記１記載の切替回路。
（付記４）
前記第１のインピーダンス変換素子は、前記第３の端子の外部に接続される回路よりも低い特性インピーダンスを有することを特徴とする付記１記載の切替回路。
（付記５）
前記第２のインピーダンス変換素子は、前記第３の端子の外部に接続される回路よりも低い特性インピーダンスを有することを特徴とする付記１記載の切替回路。
（付記６）
前記第１の端子はアンテナに接続され、
前記第２の端子は送信回路に接続され、
前記第３の端子は受信回路に接続されることを特徴とする付記１記載の切替回路。
（付記７）
さらに、前記第２の端子及び前記第１のトランジスタ間に接続される第１の１／４波長線路を有することを特徴とする付記１記載の切替回路。
（付記８）
さらに、前記第１のトランジスタ及び前記第２の端子間に直列に接続される第４のトランジスタを有し、
前記第４のトランジスタは、前記第１のトランジスタと同じオン／オフ動作を行うことを特徴とする付記１記載の切替回路。
（付記９）
さらに、前記第１の端子及び前記第１のトランジスタ間において前記第１の端子側から順に接続される第３のインピーダンス変換素子、第４のトランジスタ及び第４のインピーダンス変換素子を有し、
前記第４のトランジスタは、前記第３のインピーダンス変換素子及び前記第４のインピーダンス変換素子の相互接続点と基準電位ノードとの間に接続され、前記第３のトランジスタと同じオン／オフ動作を行うことを特徴とする付記１記載の切替回路。
（付記１０）
前記第１及び第２のインピーダンス変換素子は、それぞれ前記第３の端子の外部に接続される回路よりも低い特性インピーダンスを有することを特徴とする付記９記載の切替回路。
（付記１１）
前記第１〜第４のインピーダンス変換素子は、それぞれ１／４波長線路であることを特徴とする付記１０記載の切替回路。
（付記１２）
第１の端子と、
第２の端子と、
第３の端子と、
前記第１の端子及び前記第２の端子間において前記第１の端子側から順に接続される第１のインピーダンス変換素子及び第１のトランジスタと、
前記第１の端子及び前記第３の端子間において前記第１の端子側から順に接続される第２のインピーダンス変換素子、第２のトランジスタ、第３のトランジスタ及び第３のインピーダンス変換素子とを有し、
前記第１のトランジスタは、前記第２の端子と基準電位ノードとの間に接続され、
前記第２のトランジスタは、前記第３のトランジスタ及び前記第２のインピーダンス変換素子の相互接続点と基準電位ノードとの間に接続され、
前記第３のトランジスタは、前記第２のインピーダンス変換素子及び第３のインピーダンス変換素子間に直列に接続され、
前記第２の端子から前記第１の端子へ信号を出力する時には、前記第１のトランジスタ及び前記第３のトランジスタがオフし、前記第２のトランジスタがオンし、
前記第１の端子から前記第３の端子へ信号を出力する時には、前記第１のトランジスタ及び前記第３のトランジスタがオンし、前記第２のトランジスタがオフすることを特徴とする切替回路。
（付記１３）
第１の端子と、
第２の端子と、
第３の端子と、
前記第１の端子及び前記第２の端子間に接続される第１のインダクタと、
前記第１の端子及び前記第２の端子間に接続される第１の容量と、
前記第１の端子及び前記第２の端子間に直列に接続される第１のトランジスタ及び第２の容量と、
前記第１の端子及び前記第３の端子間において前記第１の端子側から順に接続される第１のインピーダンス変換素子、第２のトランジスタ、第３のトランジスタ及び第２のインピーダンス変換素子とを有し、
前記第２のトランジスタは、前記第３のトランジスタ及び前記第１のインピーダンス変換素子の相互接続点と基準電位ノードとの間に接続され、
前記第３のトランジスタは、前記第１のインピーダンス変換素子及び第２のインピーダンス変換素子間に直列に接続され、
前記第２の端子から前記第１の端子へ信号を出力する時には、前記第２のトランジスタがオンし、前記第１のトランジスタ及び前記第３のトランジスタがオフし、
前記第１の端子から前記第３の端子へ信号を出力する時には、前記第２のトランジスタがオフし、前記第１のトランジスタ及び前記第３のトランジスタがオンすることを特徴とする切替回路。
（付記１４）
さらに、前記第１のインダクタ及び前記第２の端子間に接続される第２のインダクタと、
前記第１のインダクタ及び前記第２の端子間に接続される第３の容量と、
前記第１のインダクタ及び前記第２の端子間に直列に接続される第４のトランジスタ及び第４の容量とを有し、
前記第４のトランジスタは、前記第１のトランジスタと同じオン／オフ動作を行うことを特徴とする付記１３記載の切替回路。
（付記１５）
さらに、前記第１の端子及び前記第１のインダクタ間において前記第１の端子側から順に接続される第３のインピーダンス変換素子、第４のトランジスタ及び第４のインピーダンス変換素子を有し、
前記第４のトランジスタは、前記第３のインピーダンス変換素子及び前記第４のインピーダンス変換素子の相互接続点と基準電位ノードとの間に接続され、前記第１のトランジスタと同じオン／オフ動作を行うことを特徴とする付記１３記載の切替回路。
（付記１６）
さらに、前記第２の端子及び基準電位ノード間に接続される第２のインダクタと、
前記第２の端子及び基準電位ノード間に接続される第３の容量とを有することを特徴とする付記１３記載の切替回路。
(Appendix 1)
A first terminal;
A second terminal;
A third terminal;
A first transistor connected in series between the first terminal and the second terminal;
A first impedance conversion element, a second transistor, a third transistor, and a second impedance conversion element connected in order from the first terminal side between the first terminal and the third terminal; And
The second transistor is connected between an interconnection point of the third transistor and the first impedance conversion element and a reference potential node,
The third transistor is connected in series between the first impedance conversion element and the second impedance conversion element,
When outputting a signal from the second terminal to the first terminal, the first transistor and the second transistor are turned on, the third transistor is turned off,
A switching circuit, wherein when a signal is output from the first terminal to the third terminal, the first transistor and the second transistor are turned off and the third transistor is turned on.
(Appendix 2)
The switching circuit according to appendix 1, wherein each of the first and second impedance conversion elements is a ¼ wavelength line.
(Appendix 3)
The switching circuit according to appendix 1, wherein the first and second impedance conversion elements each have an inductor and a capacitor.
(Appendix 4)
The switching circuit according to claim 1, wherein the first impedance conversion element has a characteristic impedance lower than that of a circuit connected to the outside of the third terminal.
(Appendix 5)
The switching circuit according to claim 1, wherein the second impedance conversion element has a lower characteristic impedance than a circuit connected to the outside of the third terminal.
(Appendix 6)
The first terminal is connected to an antenna;
The second terminal is connected to a transmission circuit;
The switching circuit according to claim 1, wherein the third terminal is connected to a receiving circuit.
(Appendix 7)
The switching circuit according to claim 1, further comprising a first quarter-wave line connected between the second terminal and the first transistor.
(Appendix 8)
And a fourth transistor connected in series between the first transistor and the second terminal,
The switching circuit according to claim 1, wherein the fourth transistor performs the same on / off operation as the first transistor.
(Appendix 9)
And a third impedance conversion element, a fourth transistor, and a fourth impedance conversion element connected in order from the first terminal side between the first terminal and the first transistor,
The fourth transistor is connected between the third impedance conversion element and the interconnection point of the fourth impedance conversion element and a reference potential node, and performs the same on / off operation as the third transistor. The switching circuit according to supplementary note 1, wherein:
(Appendix 10)
The switching circuit according to
(Appendix 11)
The switching circuit according to
(Appendix 12)
A first terminal;
A second terminal;
A third terminal;
A first impedance conversion element and a first transistor connected in order from the first terminal side between the first terminal and the second terminal;
A second impedance conversion element, a second transistor, a third transistor, and a third impedance conversion element connected in order from the first terminal side between the first terminal and the third terminal; And
The first transistor is connected between the second terminal and a reference potential node;
The second transistor is connected between an interconnection point of the third transistor and the second impedance conversion element and a reference potential node,
The third transistor is connected in series between the second impedance conversion element and the third impedance conversion element,
When outputting a signal from the second terminal to the first terminal, the first transistor and the third transistor are turned off, and the second transistor is turned on,
The switching circuit, wherein when the signal is output from the first terminal to the third terminal, the first transistor and the third transistor are turned on, and the second transistor is turned off.
(Appendix 13)
A first terminal;
A second terminal;
A third terminal;
A first inductor connected between the first terminal and the second terminal;
A first capacitor connected between the first terminal and the second terminal;
A first transistor and a second capacitor connected in series between the first terminal and the second terminal;
A first impedance conversion element, a second transistor, a third transistor, and a second impedance conversion element connected in order from the first terminal side between the first terminal and the third terminal; And
The second transistor is connected between an interconnection point of the third transistor and the first impedance conversion element and a reference potential node,
The third transistor is connected in series between the first impedance conversion element and the second impedance conversion element,
When outputting a signal from the second terminal to the first terminal, the second transistor is turned on, the first transistor and the third transistor are turned off,
The switching circuit, wherein when the signal is output from the first terminal to the third terminal, the second transistor is turned off, and the first transistor and the third transistor are turned on.
(Appendix 14)
A second inductor connected between the first inductor and the second terminal;
A third capacitor connected between the first inductor and the second terminal;
A fourth transistor and a fourth capacitor connected in series between the first inductor and the second terminal;
14. The switching circuit according to appendix 13, wherein the fourth transistor performs the same on / off operation as the first transistor.
(Appendix 15)
And a third impedance conversion element, a fourth transistor, and a fourth impedance conversion element connected in order from the first terminal side between the first terminal and the first inductor.
The fourth transistor is connected between the third impedance conversion element and the interconnection point of the fourth impedance conversion element and a reference potential node, and performs the same on / off operation as the first transistor. 14. The switching circuit according to appendix 13, wherein
(Appendix 16)
A second inductor connected between the second terminal and a reference potential node;
14. The switching circuit according to claim 13, further comprising a third capacitor connected between the second terminal and a reference potential node.
３０１，３０２，３０３ トランジスタ
３１１，３１２，３１３ インピーダンス変換素子（１／４波長線路）
３２１ 切替スイッチ
３３１ 送信回路
３３２ 受信回路
Ｐ１ 第１の端子
Ｔｘ 第２の端子
Ｒｘ 第３の端子
ＡＮＴ アンテナ
301, 302, 303
321
Claims (7)
第２の端子と、
第３の端子と、
前記第１の端子及び前記第２の端子間に直列に接続される第１のトランジスタと、
前記第１の端子及び前記第３の端子間において前記第１の端子側から順に接続される第１のインピーダンス変換素子、第２のトランジスタ、第３のトランジスタ及び第２のインピーダンス変換素子とを有し、
前記第２のトランジスタは、前記第３のトランジスタ及び前記第１のインピーダンス変換素子の相互接続点と基準電位ノードとの間に接続され、
前記第３のトランジスタは、前記第１のインピーダンス変換素子及び第２のインピーダンス変換素子間に直列に接続され、
前記第２の端子から前記第１の端子へ信号を出力する時には、前記第１のトランジスタ及び前記第２のトランジスタがオンし、前記第３のトランジスタがオフし、
前記第１の端子から前記第３の端子へ信号を出力する時には、前記第１のトランジスタ及び前記第２のトランジスタがオフし、前記第３のトランジスタがオンすることを特徴とする切替回路。 A first terminal;
A second terminal;
A third terminal;
A first transistor connected in series between the first terminal and the second terminal;
A first impedance conversion element, a second transistor, a third transistor, and a second impedance conversion element connected in order from the first terminal side between the first terminal and the third terminal; And
The second transistor is connected between an interconnection point of the third transistor and the first impedance conversion element and a reference potential node,
The third transistor is connected in series between the first impedance conversion element and the second impedance conversion element,
When outputting a signal from the second terminal to the first terminal, the first transistor and the second transistor are turned on, the third transistor is turned off,
A switching circuit, wherein when a signal is output from the first terminal to the third terminal, the first transistor and the second transistor are turned off and the third transistor is turned on.
第２の端子と、
第３の端子と、
前記第１の端子及び前記第２の端子間において前記第１の端子側から順に接続される第１のインピーダンス変換素子及び第１のトランジスタと、
前記第１の端子及び前記第３の端子間において前記第１の端子側から順に接続される第２のインピーダンス変換素子、第２のトランジスタ、第３のトランジスタ及び第３のインピーダンス変換素子とを有し、
前記第１のトランジスタは、前記第２の端子と基準電位ノードとの間に接続され、
前記第２のトランジスタは、前記第３のトランジスタ及び前記第２のインピーダンス変換素子の相互接続点と基準電位ノードとの間に接続され、
前記第３のトランジスタは、前記第２のインピーダンス変換素子及び第３のインピーダンス変換素子間に直列に接続され、
前記第２の端子から前記第１の端子へ信号を出力する時には、前記第１のトランジスタ及び前記第３のトランジスタがオフし、前記第２のトランジスタがオンし、
前記第１の端子から前記第３の端子へ信号を出力する時には、前記第１のトランジスタ及び前記第３のトランジスタがオンし、前記第２のトランジスタがオフすることを特徴とする切替回路。 A first terminal;
A second terminal;
A third terminal;
A first impedance conversion element and a first transistor connected in order from the first terminal side between the first terminal and the second terminal;
A second impedance conversion element, a second transistor, a third transistor, and a third impedance conversion element connected in order from the first terminal side between the first terminal and the third terminal; And
The first transistor is connected between the second terminal and a reference potential node;
The second transistor is connected between an interconnection point of the third transistor and the second impedance conversion element and a reference potential node,
The third transistor is connected in series between the second impedance conversion element and the third impedance conversion element,
When outputting a signal from the second terminal to the first terminal, the first transistor and the third transistor are turned off, and the second transistor is turned on,
The switching circuit, wherein when the signal is output from the first terminal to the third terminal, the first transistor and the third transistor are turned on, and the second transistor is turned off.
第２の端子と、
第３の端子と、
前記第１の端子及び前記第２の端子間に接続される第１のインダクタと、
前記第１の端子及び前記第２の端子間に接続される第１の容量と、
前記第１の端子及び前記第２の端子間に直列に接続される第１のトランジスタ及び第２の容量と、
前記第１の端子及び前記第３の端子間において前記第１の端子側から順に接続される第１のインピーダンス変換素子、第２のトランジスタ、第３のトランジスタ及び第２のインピーダンス変換素子とを有し、
前記第２のトランジスタは、前記第３のトランジスタ及び前記第１のインピーダンス変換素子の相互接続点と基準電位ノードとの間に接続され、
前記第３のトランジスタは、前記第１のインピーダンス変換素子及び第２のインピーダンス変換素子間に直列に接続され、
前記第２の端子から前記第１の端子へ信号を出力する時には、前記第２のトランジスタがオンし、前記第１のトランジスタ及び前記第３のトランジスタがオフし、
前記第１の端子から前記第３の端子へ信号を出力する時には、前記第２のトランジスタがオフし、前記第１のトランジスタ及び前記第３のトランジスタがオンすることを特徴とする切替回路。 A first terminal;
A second terminal;
A third terminal;
A first inductor connected between the first terminal and the second terminal;
A first capacitor connected between the first terminal and the second terminal;
A first transistor and a second capacitor connected in series between the first terminal and the second terminal;
A first impedance conversion element, a second transistor, a third transistor, and a second impedance conversion element connected in order from the first terminal side between the first terminal and the third terminal; And
The second transistor is connected between an interconnection point of the third transistor and the first impedance conversion element and a reference potential node,
The third transistor is connected in series between the first impedance conversion element and the second impedance conversion element,
When outputting a signal from the second terminal to the first terminal, the second transistor is turned on, the first transistor and the third transistor are turned off,
The switching circuit, wherein when the signal is output from the first terminal to the third terminal, the second transistor is turned off, and the first transistor and the third transistor are turned on.
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| JP2009058527A JP5487651B2 (en) | 2009-03-11 | 2009-03-11 | Switching circuit |
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| JP2009058527A JP5487651B2 (en) | 2009-03-11 | 2009-03-11 | Switching circuit |
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| JP2009058527A Active JP5487651B2 (en) | 2009-03-11 | 2009-03-11 | Switching circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012239011A (en) * | 2011-05-11 | 2012-12-06 | Mitsubishi Electric Corp | High frequency switch |
Citations (2)
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|---|---|---|---|---|
| JPH10335901A (en) * | 1997-06-04 | 1998-12-18 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor switch |
| JP2002111301A (en) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | Microwave circuit |
-
2009
- 2009-03-11 JP JP2009058527A patent/JP5487651B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2002111301A (en) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | Microwave circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012239011A (en) * | 2011-05-11 | 2012-12-06 | Mitsubishi Electric Corp | High frequency switch |
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