JP2010213024A - Double integration type analog/digital converter, digital temperature sensor employing the same and digital multimeter - Google Patents
Double integration type analog/digital converter, digital temperature sensor employing the same and digital multimeter Download PDFInfo
- Publication number
- JP2010213024A JP2010213024A JP2009057413A JP2009057413A JP2010213024A JP 2010213024 A JP2010213024 A JP 2010213024A JP 2009057413 A JP2009057413 A JP 2009057413A JP 2009057413 A JP2009057413 A JP 2009057413A JP 2010213024 A JP2010213024 A JP 2010213024A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- channel transistor
- digital
- capacitor
- type analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
本発明は、アナログデジタルコンバータに係り、特に、急激に変化しないアナログ信号をデジタル信号に変換するのに好適な２重積分型アナログデジタルコンバータに関する。本発明に係る２重積分型アナログデジタルコンバータは、例えば、デジタル温度センサーや１台で直流電圧・交流電圧・直流電流・交流電流・抵抗などを測定できるデジタルマルチメータ等に応用可能である。 The present invention relates to an analog-digital converter, and more particularly, to a double integration type analog-digital converter suitable for converting an analog signal that does not change rapidly into a digital signal. The double integral type analog-digital converter according to the present invention can be applied to, for example, a digital temperature sensor or a digital multimeter capable of measuring DC voltage, AC voltage, DC current, AC current, resistance, and the like with one unit.
アナログデジタル混載半導体装置において、電圧等連続したアナログ信号を離散信号であるデジタル信号に変換する電子回路のことを一般的にアナログデジタルコンバータ（ＡＤコンバータ）と言う。なお、ＡＤコンバータについては、例えば、特開平３−２９１０２３号公報（特許文献１）にコストや消費電量を抑えながらも高精度で高速変換可能な「ＡＤ変換方式及びＡＤコンバータ」が開示されている。 In an analog-digital mixed semiconductor device, an electronic circuit that converts a continuous analog signal such as a voltage into a digital signal that is a discrete signal is generally called an analog-digital converter (AD converter). As for the AD converter, for example, Japanese Patent Laid-Open No. 3-2901033 (Patent Document 1) discloses “AD conversion method and AD converter” capable of high-speed conversion with high accuracy while suppressing cost and power consumption. .
ＡＤコンバータとしては、ΔΣ型、並列比較型、逐次比較型、２重積分型等さまざまなものが存在する。オーディオのように高周波数のアナログ信号をデジタル信号に変換する用途にはΔΣ型が使用され、温度のように一般的に短時間であまり変化しないアナログ信号をデジタル信号に変換する用途には２重積分型が使用されている。本発明は、後者の２重積分型のＡＤコンバータに関するものである。 There are various types of AD converters such as a ΔΣ type, a parallel comparison type, a successive approximation type, and a double integration type. The ΔΣ type is used for applications that convert high-frequency analog signals to digital signals, such as audio, and is typically used for applications that convert analog signals that do not change much in a short time, such as temperature, to digital signals. An integral type is used. The present invention relates to the latter double integration type AD converter.
まず、２重積分型ＡＤコンバータ技術の概要を図面を用いて説明する。
図９は、２重積分型ＡＤコンバータの概要を示す図である。
同図に示すように、２重積分型ＡＤコンバータ（ＡＤＣ）１０は、入力としてアナログ電圧 Ｖｉｎが入力され、出力としてデジタル値ＯＵＴが出力される。
First, the outline of the double integration AD converter technology will be described with reference to the drawings.
FIG. 9 is a diagram showing an outline of a double integration type AD converter.
As shown in the figure, the double integration AD converter (ADC) 10 receives an analog voltage Vin as an input and outputs a digital value OUT as an output.
また、基準電圧Ｖｒｅｆが該２重積分型ＡＤコンバータ（ＡＤＣ）１０に供給されている。なお、この基準電圧Ｖｒｅｆは入力電圧Ｖｉｎや該２重積分型ＡＤコンバータが搭載されている半導体集積回路の温度に依存しない電圧である。 A reference voltage Vref is supplied to the double integration AD converter (ADC) 10. The reference voltage Vref is a voltage that does not depend on the input voltage Vin or the temperature of the semiconductor integrated circuit on which the double integration AD converter is mounted.
図１０は、図９に示した２重積分型ＡＤコンバータ（ＡＤＣ）１０の内部回路の詳細を示す図である。 FIG. 10 is a diagram showing details of an internal circuit of the double integration AD converter (ADC) 10 shown in FIG.
２重積分型ＡＤコンバータは、同図に示すように、＋入力端子に印加される電圧が相補スイッチＳ５，Ｓ６によりそれぞれ２つの電圧ＶｉｎまたはＶｒｅｆのいずれかに択一的に変更可能であり、かつ接地と−入力端子間に抵抗Ｒが接続され、かつ出力がＮチャネルトランジスタＭ３のゲートに接続されたアンプ１ １１から構成される電圧−電流変換回路と、ダイオード接続されたＰチャネルトランジスタＭ４に流れる電流をＰチャネルトランジスタＭ５にコピーするカレントミラー回路と、＋入力端子があるバイアス電圧Ｖｒに接続され、負帰還容量としてのコンデンサＣ１とコンデンサＣ１に対して並列に接続されたスイッチＳ４を有する積分器１２と、ＰチャネルトランジスタＭ５のドレインと積分器の−入力端子間を接続するスイッチＳ３と、ＰチャネルトランジスタＭ５とＮチャネルトランジスタＭ１間を接続するスイッチＳ１と、積分器の−入力端子とＮチャネルトランジスタＭ２間を接続するスイッチＳ２と、オシレータ（ＯＳＣ）１４と、オシレータ（ＯＳＣ）１４によってカウントアップされるカウンター１ １６と、ＡＤ変換値の結果を保持するレジスター１７と、スイッチＳ１からスイッチＳ６のＯＮ・ＯＦＦ制御と該カウンター１ １６を制御する制御回路１５と、＋入力端子が積分器１２の出力に接続され、−入力端子が積分器１２の＋入力端子に与えられている電圧と同じバイアス電圧Ｖｒが印加され、出力が制御回路１５に入力されているコンパレータ１３から構成されている。
In the double integration type AD converter, as shown in the figure, the voltage applied to the + input terminal can be alternatively changed to one of two voltages Vin or Vref by complementary switches S5 and S6, respectively. A voltage-current conversion circuit including an amplifier 111 having a resistor R connected between the ground and the input terminal and an output connected to the gate of the N-channel transistor M3, and a diode-connected P-channel transistor M4 An integration having a current mirror circuit for copying the flowing current to the P-channel transistor M5, and a switch C4 connected to the bias voltage Vr having a + input terminal and connected in parallel to the capacitor C1 as a negative feedback capacitor and the capacitor C1. And a switch for connecting the drain of the P-channel transistor M5 and the negative input terminal of the integrator. H3, a switch S1 connecting the P-channel transistor M5 and the N-channel transistor M1, a switch S2 connecting the negative input terminal of the integrator and the N-channel transistor M2, an oscillator (OSC) 14, and an oscillator (OSC )
なお、スイッチＳ１とＳ２は制御線Ａを介して制御回路１５に接続されており、またスイッチＳ３は制御線Bを介して制御回路１５に接続されており、スイッチＳ４は制御線Ｃを介して制御回路１５に接続されており、相補スイッチＳ５・Ｓ６は制御線Ｄを介して制御回路１５に接続されており、カウンター１は制御線ＥとＦを介して制御回路１５に接続されている。
The switches S1 and S2 are connected to the
今、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４の各々は、制御回路１５からＨ信号が与えられるとＯＮ状態になり、制御回路１５からＬ信号が与えられるとＯＦＦ状態になる。相補スイッチＳ５・Ｓ６に対しては、制御回路１５からＨ信号が入力されるとスイッチＳ５がＯＮ状態、スイッチＳ６がＯＦＦ状態になり、逆に制御回路１５からＬ信号が入力されるとスイッチＳ５がＯＦＦ状態、スイッチＳ６がＯＮ状態になる。
Now, each of the switches S1, S2, S3, and S4 is turned on when the H signal is given from the
また、制御回路１５からＬ信号が入力されるとスイッチＳ５がＯＦＦになりスイッチＳ６がＯＮになる。
When the L signal is input from the
また、制御線Ｅを介して制御回路１５からカウンター１ １６のＲ端子にＬ信号が入力された場合、カウンター１ １６はリセット状態となり、Ｈ信号が入力されたときはカウンター１ １６はリセット状態から開放される。
Further, when the L signal is input from the
また、制御線Ｆを介してカウンター１ １６にＨ信号が入力されると、カウンター１ １６が保持している値をレジスター１７に送る。また、ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２はカレントミラー構成をなしている。なお、該２重積分型ＡＤコンバータは３つのフェーズを経て入力されたアナログ電圧Ｖｉｎをデジタル値ＯＵＴに変換して出力する。
When the H signal is input to the counter 116 via the control line F, the value held by the counter 116 is sent to the
（第１フェーズ）
図１０は、第１フェーズ開始直後の回路状態を示している。
第１フェーズ開始直後ではスイッチＳ１，Ｓ２がＯＮになっており、スイッチＳ３，Ｓ４がＯＦＦになっている。またスイッチＳ５をＯＮにし、スイッチＳ６をＯＦＦにすることで電圧−電流変換回路中に存在するアンプ１の＋入力端子にはＶｉｎが印加されている。
(First phase)
FIG. 10 shows a circuit state immediately after the start of the first phase.
Immediately after the start of the first phase, the switches S1 and S2 are ON, and the switches S3 and S4 are OFF. Further, Vin is applied to the + input terminal of the
よって、電圧−電流変換回路によって発生した定電流（Ｖｉｎ／Ｒ） がＰチャネルトランジスタＭ４・Ｍ５でカレントミラーされ、さらにＮチャネルトランジスタＭ１に流れこんだ電流がＮチャネルトランジスタＭ２によってカレントミラーされた電流が積分器から引かれる。それにより定電流源によって発生した電流（Ｖｉｎ／Ｒ）でコンデンサＣ１に電荷が充電される。コンデンサＣ１への充電開始時にはカウンター１の値が０になっており、充電開始直後からオシレータによってカウントアップされる。
Therefore, the constant current (Vin / R) generated by the voltage-current conversion circuit is current-mirrored by the P-channel transistors M4 and M5, and the current flowing into the N-channel transistor M1 is current-mirrored by the N-channel transistor M2. Is subtracted from the integrator. As a result, the capacitor C1 is charged with the current (Vin / R) generated by the constant current source. At the start of charging the capacitor C1, the value of the
カウンター１ １６の値が、設計時に定められたΔｃになるとスイッチＳ１，Ｓ２がＯＦＦになりコンデンサＣ１に対する充電は完了し、第１フェーズは終了する。なお、オシレータの出力波形周期をＴとし、積分器中のコンデンサＣ１は容量−電圧依存性がないものとすると第１フェーズ終了時での積分器出力電圧は下記（数１）で示される。 When the value of the counter 116 reaches Δc determined at the time of design, the switches S1 and S2 are turned OFF, and charging of the capacitor C1 is completed, and the first phase is completed. If the output waveform period of the oscillator is T and the capacitor C1 in the integrator has no capacitance-voltage dependency, the integrator output voltage at the end of the first phase is expressed by the following (Equation 1).
（第２フェーズ）
第２フェーズでの回路の状態は図１１に示されている。第２フェーズでは、まず、制御線ＥがＨからＬ状態になることでカウンター１をリセットされると同時に制御線ＤがＨ状態からＬ状態に遷移することでスイッチＳ５がＯＦＦに、スイッチＳ６がＯＮになり電圧−電流変換回路中のアンプ１の＋入力端子に電圧Ｖｒｅｆ を印加後、スイッチＳ３をＯＮにすると、電圧−電流変換回路で作られた定電流（Ｖｒｅｆ／Ｒ）がＰチャネルトランジスタＭ５を通じて積分器回路中のコンデンサＣ１に流れ込むため第１フェーズでコンデンサＣ１に充電された電荷のディスチャージが始まる。
(Second phase)
The state of the circuit in the second phase is shown in FIG. In the second phase, first, the
コンデンサＣ１に充電された電荷のディスチャージが開始されたと同時に制御線ＥはＬ状態からＨ状態になるためカウンター１はリセット状態から開放され再びカウントアップされる。
At the same time as the discharge of the charge charged in the capacitor C1 is started, the control line E changes from the L state to the H state, so that the
コンデンサＣ１にたまった電荷がすべてディスチャージされたとき、つまり積分器の出力がＶｒとなった瞬間にコンパレータの出力はＨからＬに遷移し、それが制御回路１５に入力される。同時にカウンター１のカウントアップは終わり、制御線ＦがＨになることでカウンター１の値がレジスターに送られる。
When all the electric charge accumulated in the capacitor C1 is discharged, that is, at the moment when the output of the integrator becomes Vr, the output of the comparator changes from H to L, which is input to the
カウンター１ １６の値がレジスターに取り込まれた後、制御線Ｆは再びＬ状態となる。ここで第２フェーズは終了となる。第２フェーズ終了後ただちに第３フェーズに状態が遷移する。 After the value of the counter 116 is taken into the register, the control line F becomes the L state again. Here, the second phase ends. The state transitions to the third phase immediately after the end of the second phase.
（第３フェーズ）
図１２に第３フェーズの回路状態を記載した。第３フェーズでは、スイッチＳ１，Ｓ２，Ｓ３をＯＦＦにし、コンデンサＣ１の電荷を完全に０にするために必要な時間だけスイッチＳ４をＯＮにする。また、同時にカウンター１をリセットし、スイッチＳ６をＯＦＦにし、スイッチＳ５をＯＮにする。
(Third phase)
FIG. 12 shows the circuit state of the third phase. In the third phase, the switches S1, S2, and S3 are turned off, and the switch S4 is turned on for a time necessary to completely set the charge of the capacitor C1 to zero. At the same time, the
その直後に再度第１フェーズの状態に遷移する。なお、第１フェーズ、第２フェーズ、第３フェーズを通しての２重積分型ＡＤコンバータ回路の各素子の状態を図１３−ＡおよびＢに示した。 Immediately after that, the state transits again to the state of the first phase. 13A and 13B show the state of each element of the double integration AD converter circuit through the first phase, the second phase, and the third phase.
第２フェーズでは、積分器のコンデンサＣ１から電荷のディスチャージが開始されてから終了するまでの時間をカウンター１で測定している。コンデンサＣ１からのディスチャージが終了したときにカウンター１に保持されている値をΔｘとしたときに次の（数２）が成り立つ。
In the second phase, the
ここで、カレントミラー対を構成しているＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のＶｔｈ製造誤差や仕上がり寸法誤差等のアンマッチングは必ず生じる。それにより、ＮチャネルトランジスタＭ１に流れる電流Ｉ（Ｍ１）とＮチャネルトランジスタＭ２に流れる電流Ｉ（Ｍ２）は完全には一致することはなくある程度の誤差を生じてしまう。 Here, unmatching such as a Vth manufacturing error and a finished dimension error of the N-channel transistor M1 and the N-channel transistor M2 constituting the current mirror pair necessarily occurs. As a result, the current I (M1) flowing through the N-channel transistor M1 and the current I (M2) flowing through the N-channel transistor M2 do not completely coincide with each other, and some error occurs.
また、ＮチャネルトランジスタＭ１のチャネル幅をＷ１、チャネル長をＬ１とするときに、ＮチャネルトランジスタＭ１のドレイン電圧は、下記（数５）と等しくなるが、ＮチャネルトランジスタＭ２のドレイン電圧はおおよそ積分器中の＋入力端子に与えられているバイアス電圧Ｖｒに等しい。 When the channel width of the N-channel transistor M1 is W1 and the channel length is L1, the drain voltage of the N-channel transistor M1 is equal to the following (Equation 5), but the drain voltage of the N-channel transistor M2 is approximately integrated. It is equal to the bias voltage Vr applied to the + input terminal in the device.
したがって、ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２においてドレイン−ソース間電圧の差が異なっており、チャネル長変調効果によっても電流Ｉ（Ｍ１）と電流Ｉ（Ｍ２）は一致しない。Ｉ（Ｍ１）≠Ｉ（Ｍ２）であることにより該ＡＤコンバータのデジタル出力値に誤差が生じる。 Therefore, the N-channel transistor M1 and the N-channel transistor M2 have different drain-source voltages, and the current I (M1) and the current I (M2) do not match due to the channel length modulation effect. When I (M1) ≠ I (M2), an error occurs in the digital output value of the AD converter.
今、Ｉ（Ｍ２）とＩ（Ｍ１）にｋ％の誤差が生じた場合、つまり、Ｉ（Ｍ２）＝（０．０１ｋ＋１）Ｉ（Ｍ１）と表現される場合、Ｉ（Ｍ２）=Ｉ（Ｍ１）であったときに比べ、該ＡＤコンバータのデジタル出力値は、下記（数６）だけ誤差が生じてしまう。図１４は、Ｉ（Ｍ２）とＩ（Ｍ１）にｋ％の誤差が生じたために引き起こされるＡＤコンバータの変換誤差を示す図である。 Now, when an error of k% occurs between I (M2) and I (M1), that is, when expressed as I (M2) = (0.01k + 1) I (M1), I (M2) = I ( Compared to the case of M1), an error occurs in the digital output value of the AD converter by the following (Equation 6). FIG. 14 is a diagram illustrating a conversion error of the AD converter caused by an error of k% occurring in I (M2) and I (M1).
ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２の面積をできるだけ大きくすることで、カレントミラーを構成するＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のＶｔｈ製造誤差や仕上がり寸法誤差等から生じるアンマッチングを小さくすることができる。 By making the areas of the N-channel transistor M1 and the N-channel transistor M2 as large as possible, unmatching caused by Vth manufacturing errors, finished dimensional errors, etc. of the N-channel transistors M1 and M2 constituting the current mirror can be reduced. it can.
また、ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のチャネル長変調効果による電流Ｉ（Ｍ１）とＩ（Ｍ２）の誤差に対しては、ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のＬ長を長くすることでＩ（Ｍ１）とＩ（Ｍ２）の差異を小さくできる。 Further, for the error of the currents I (M1) and I (M2) due to the channel length modulation effect of the N channel transistor M1 and the N channel transistor M2, the L length of the N channel transistor M1 and the N channel transistor M2 is increased. Thus, the difference between I (M1) and I (M2) can be reduced.
または、図３で示されたようにＮチャネルトランジスタＭ１とスイッチＳ１の間にＮチャネルトランジスタＭ６と、ＮチャネルトランジスタＭ２とスイッチＳ２の間にＮチャネルトランジスタＭ７を挿入し、ＮチャネルトランジスタＭ６とＮチャネルトランジスタＭ７のゲートに適切なバイアス電圧を与えるとＮチャネルトランジスタＭ２とＮチャネルトランジスタＭ７が低電圧カスコードを構成する。この低電圧カスコードによりＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２で生じるチャネル長変調効果をなくすことができる。 Alternatively, as shown in FIG. 3, an N-channel transistor M6 is inserted between the N-channel transistor M1 and the switch S1, and an N-channel transistor M7 is inserted between the N-channel transistor M2 and the switch S2. When an appropriate bias voltage is applied to the gate of the channel transistor M7, the N-channel transistor M2 and the N-channel transistor M7 form a low voltage cascode. This low voltage cascode can eliminate the channel length modulation effect generated in the N-channel transistor M1 and the N-channel transistor M2.
しかしながら、カレントミラートランジスタのＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２の面積を大きくすればするほど、ＮチャネルトランジスタＭ１のゲート−ドレイン間容量とドレイン−基板間容量が増大する。一般的に、ＭＯＳトランジスタのゲート−ドレイン容量とドレイン−基板間容量は、以下の（数７）および（数８）で表現できる。 However, the larger the areas of the N-channel transistor M1 and the N-channel transistor M2 of the current mirror transistor, the larger the gate-drain capacitance and the drain-substrate capacitance of the N-channel transistor M1. In general, the gate-drain capacitance and the drain-substrate capacitance of a MOS transistor can be expressed by the following (Equation 7) and (Equation 8).
Ｃｏｘ：単位面積あたりのゲート−チャネル間容量
Ｃｏｖ：単位面積あたりのゲート−ドレイン間容量
Ｅ：ドレイン領域のチャネル方向の長さ
Ｃｊｓｗ：ドレインと基板間の接合においてドレイン周囲長−基板間の単位側壁容量
Ｃｊ：ドレインと基板間の接合においてドレイン底面−基板間に関する単位容量
Ｃｊｏ：ドレインと基板間の接合において逆バイアス電圧が０のときのドレイン底面−基板間の単位容量。
である。
Cox: gate-channel capacitance per unit area Cov: gate-drain capacitance per unit area E: length of drain region in channel direction
Cjsw: drain peripheral length at the junction between the drain and the substrate-unit side wall capacitance between the substrates Cj: unit capacitance between the drain bottom and the substrate at the junction between the drain and the substrate Cjo: zero reverse bias voltage at the junction between the drain and the substrate The unit capacitance between the bottom of the drain and the substrate.
It is.
なお、Ｃｊは、一般的に下記（数９）で表現できる。 Cj can be generally expressed by the following (Equation 9).
ＮチャネルトランジスタＭ１のゲート−ソース間容量Ｃｇｓとドレイン−基板間容量Ｃｄｂが増大すればするほど、第１フェーズ開始時においてスイッチＳ１がＯＮしてからＮチャネルトランジスタＭ１ドレイン電圧のセトリングが終了するまでの時間がより長くなる。なお、ＮチャネルトランジスタＭ１のドレイン電圧のセトリング時間をＴｓｅｔとするとき、下記（数１０）で示される関係式が成り立つ。 As the gate-source capacitance Cgs and the drain-substrate capacitance Cdb of the N-channel transistor M1 increase, the settling of the drain voltage of the N-channel transistor M1 ends after the switch S1 is turned on at the start of the first phase. Will be longer. When the settling time of the drain voltage of the N-channel transistor M1 is Tset, the following relational expression is established.
ここで、図１０（または図１１、図１２）で示される回路で構成された従来例では、第１フェーズ開始直後つまりＮチャネルトランジスタＭ１のドレイン電圧がセトリングしているうちから積分器のコンデンサＣ１に対して充電を始めてしまい、このことがデジタル値変換誤差を生じさせる要因となっていた。図１５は、そのことを示す図である。 Here, in the conventional example configured by the circuit shown in FIG. 10 (or FIGS. 11 and 12), the capacitor C1 of the integrator immediately after the start of the first phase, that is, while the drain voltage of the N-channel transistor M1 is settling. In this case, charging is started, and this causes a digital value conversion error. FIG. 15 is a diagram showing this.
したがって、本発明は、上述のようなデジタル値変換誤差を生じさせず正確なＡＤ変換を行うことが可能な２重積分型アナログデジタルコンバータおよびそれを用いたデジタル温度センサーならびにデジタルマルチメータを提供することを目的とする。 Therefore, the present invention provides a double integration type analog-digital converter capable of performing accurate AD conversion without causing the above-described digital value conversion error, a digital temperature sensor using the double integration type analog-digital converter, and a digital multimeter. For the purpose.
本発明は、上記目的を達成するために、次のような構成を採用した。
ａ）本発明に係る２重積分型アナログデジタルコンバータは、２種の電流値を生成することが可能な定電流源と、ゲートとドレインがダイオード接続された第１のＮチャネルトランジスタと、ゲートが前記第１のＮチャネルトランジスタのゲートに接続された第２のＮチャネルトランジスタと、＋入力端子がバイアス電圧に接続され、第１のコンデンサを負帰還容量として有し、該第１のコンデンサに並列に接続された第１のスイッチからなる積分器と、定電流源と積分器の−入力端子間を接続する第２のスイッチと、定電流源と第１のＮチャネルトランジスタのドレイン間を接続する第３のスイッチと、積分器の−入力端子と第２のＮチャネルトランジスタ間を接続する第４のスイッチと、所定の周波数を持ったクロック信号を出力するオシレータと、該オシレータによってカウントアップされる第１のカウンターと、第１のスイッチから第４のスイッチの各々と定電流源が生成する電圧値とを２者択一に選択する機能を有する制御回路と、＋入力端子に積分器の出力が接続され、−入力端子に積分器に印加されるバイアス電圧と同じ電圧が印加され、出力に制御回路が接続されたコンパレータと、第１のカウンターに保持されているアナログデジタル変換した結果を格納するレジスターと、第３のスイッチの導通後一定時間後に第４のスイッチを導通させる手段とを備えたことを特徴としている。
The present invention employs the following configuration in order to achieve the above object.
a) A double integration type analog-digital converter according to the present invention includes a constant current source capable of generating two kinds of current values, a first N-channel transistor whose gate and drain are diode-connected, A second N-channel transistor connected to the gate of the first N-channel transistor, a positive input terminal connected to a bias voltage, a first capacitor as a negative feedback capacitor, and in parallel with the first capacitor An integrator composed of a first switch connected to, a second switch connecting between the constant current source and the negative input terminal of the integrator, and connecting between the constant current source and the drain of the first N-channel transistor. A third switch, a fourth switch for connecting the negative input terminal of the integrator and the second N-channel transistor, and an output for outputting a clock signal having a predetermined frequency. , A first counter counted up by the oscillator, and a control circuit having a function of selecting one of a voltage value generated by each of the first switch to the fourth switch and the constant current source. And the output of the integrator is connected to the + input terminal, the same voltage as the bias voltage applied to the integrator is applied to the-input terminal, and held in the first counter and the comparator whose control circuit is connected to the output And a register for storing the result of analog-digital conversion, and means for turning on the fourth switch after a certain time after the third switch is turned on.
ｂ）また、第３のスイッチ導通後一定時間後に第４のスイッチを導通させる手段は、第３のスイッチを導通させる信号が入力されてから第４のスイッチを導通させる信号を出力するまでの時間を第２のカウンターによって制御する遅延回路により構成、あるいは、第３のスイッチを導通させる信号が入力されてから第４のスイッチを導通させる信号を出力するまでの時間を第２のコンデンサに所定の電荷がチャージされる時間によって制御する遅延回路により構成されることを特徴としている。 b) The means for conducting the fourth switch after a certain time after the third switch is conducted is the time from the input of the signal for conducting the third switch to the output of the signal for conducting the fourth switch. The delay time is controlled by the second counter, or the time from the input of the signal for turning on the third switch to the output of the signal for turning on the fourth switch is given to the second capacitor. It is characterized by being constituted by a delay circuit that is controlled according to the charge time.
ｃ）また、ソース端子が接地され、ゲートとドレインがダイオード接続され、形状が第１のＮチャネルトランジスタと同じで、定電流源で発生した電流と同じ電流が流される第３のＮチャネルトランジスタと、＋入力端子が第３のコンデンサに接続され、−入力端子が自身の出力と短絡されているアンプと、第３のＮチャネルトランジスタのゲートとアンプの＋入力端子間を接続する第５のスイッチと、アンプの出力と第１および第２のＮチャネルトランジスタのゲート間を接続する第６のスイッチを備え、第１および第２のＮチャネルトランジスタに電流が流れていないときには、第１および第２のＮチャネルトランジスタのゲート電位が、アンプと第３のコンデンサと第５のスイッチと第６のスイッチによって構成されるサンプルホールド回路により保持されることを特徴としている。 c) a third N-channel transistor whose source terminal is grounded, whose gate and drain are diode-connected, and whose shape is the same as that of the first N-channel transistor, and the same current as that generated by the constant current source flows. , The + input terminal is connected to the third capacitor, the − input terminal is short-circuited to its output, and the fifth switch that connects between the gate of the third N-channel transistor and the + input terminal of the amplifier And a sixth switch for connecting between the output of the amplifier and the gates of the first and second N-channel transistors, and when no current flows through the first and second N-channel transistors, the first and second The N-channel transistor has a gate potential of a sample hole constituted by an amplifier, a third capacitor, a fifth switch, and a sixth switch. It is characterized by being held by the circuit.
ｄ）また、本発明に係るデジタル温度センサーやデジタルマルチメータは、上記の如き２重積分型アナログデジタルコンバータを用いたことを特徴としている。 d) Further, the digital temperature sensor and the digital multimeter according to the present invention are characterized by using the double integral type analog-digital converter as described above.
本発明によれば、カウンター回路によって構成された遅延回路、あるいは、コンデンサと電流源とその他周辺回路により構成された遅延回路を用い、第３のスイッチがＯＮしてから一定時間後に第４のスイッチをＯＮさせるようにしたことにより、アナログデジタル変換誤差を少なくすることができた。 According to the present invention, a delay circuit configured by a counter circuit or a delay circuit configured by a capacitor, a current source, and other peripheral circuits is used. The analog-to-digital conversion error can be reduced by turning ON the.
また、サンプルホールド回路を用いることによって、第２フェーズのときのＮチャネルトランジスタＭ１ドレイン電圧を第１フェーズのときのドレイン電圧と同じに保つことで、第１フェーズ開始時のＮチャネルトランジスタＭ１ドレイン電圧のセトリングをなくすことができるようになり、いずれも、従来例の課題を解決し、正確にＡＤ変換を行うことが可能になる。 Further, by using the sample and hold circuit, the N channel transistor M1 drain voltage at the start of the first phase is maintained by keeping the drain voltage of the N channel transistor M1 at the second phase the same as the drain voltage at the first phase. In any case, the problems of the conventional example can be solved and AD conversion can be accurately performed.
本発明は、デジタル値変換誤差を生じさせず正確なＡＤ変換を行うために、カウンターまたはコンデンサを用いた遅延回路により第３のスイッチの導通後一定時間後に第４のスイッチを導通させるようにしたものである。またサンプルホールドを用いて上記セトリングをなくすようにしたものである。 In the present invention, in order to perform accurate AD conversion without causing a digital value conversion error, the fourth switch is turned on after a predetermined time after the third switch is turned on by a delay circuit using a counter or a capacitor. Is. Further, the settling is eliminated by using a sample hold.
以下、（１）第３のスイッチの導通後一定時間後に第４のスイッチを導通させるために遅延回路を用いた実施例として、カウンターによる遅延回路を用いた実施例１、コンデンサによる遅延回路を用いた実施例２、（２）第２フェーズにおいてカレントミラートランジスタＭ１・Ｍ２のゲート電圧を外部から与える実施例としてサンプルホールドを用いた実施例３を、図面を用いて説明する。 Hereinafter, (1) as an embodiment using a delay circuit to turn on the fourth switch after a certain time after the third switch is turned on, the first embodiment using the delay circuit by the counter and the delay circuit by the capacitor are used. Example 2 and Example (2) Example 3 using a sample hold as an example in which the gate voltages of the current mirror transistors M1 and M2 are given from the outside in the second phase will be described with reference to the drawings.
（１）＜第３のスイッチの導通後一定時間後に第４のスイッチを導通させるために遅延回路を用いた実施例＞
従来例では第１フェーズにおいてスイッチＳ１とＳ２を同時にＯＦＦ状態からＯＮ状態へとしていたが、本実施例では、スイッチＳ１をＯＮ状態にした後、一定時間経過後にスイッチＳ２をＯＮ状態にすることを可能にする遅延時間生成回路（以下遅延回路という）を加えることにより従来例の課題を解消する。
(1) <Embodiment using a delay circuit to turn on the fourth switch after a certain period of time after turning on the third switch>
In the conventional example, the switches S1 and S2 are simultaneously changed from the OFF state to the ON state in the first phase. However, in this embodiment, after the switch S1 is turned on, the switch S2 is turned on after a predetermined time has elapsed. The problem of the conventional example is solved by adding a delay time generation circuit (hereinafter referred to as a delay circuit).
（１ａ）＜カウンターによる遅延回路を用いる実施例１＞
図１は、遅延時間を非同期カウンターによって作り出す遅延回路例を示す図である。図２は、該遅延回路を従来例に組み込んだ構成例を示す図である。この遅延回路１は制御回路１５からの入力を受け入れる入力ＩＮと、オシレータ（ＯＳＣ）１４からのクロックを受け入れる入力ＣＬＫと、出力ＯＵＴを持つ。
(1a) <
FIG. 1 is a diagram illustrating an example of a delay circuit that generates a delay time by an asynchronous counter. FIG. 2 is a diagram showing a configuration example in which the delay circuit is incorporated in a conventional example. The
また、遅延回路１の出力ＯＵＴはスイッチＳ８を介してカウンターのＲ端子に接続しており、制御線ＥはスイッチＳ７を介してカウンターのＲ端子と接続している。
The output OUT of the
スイッチＳ７とＳ８は相補スイッチを構成しており、制御線ＡがＨ状態のときはスイッチＳ８がＯＮ状態となっており、制御線ＡがＬ状態のときはスイッチＳ７がＯＮ状態となる。 The switches S7 and S8 constitute complementary switches. When the control line A is in the H state, the switch S8 is in the ON state, and when the control line A is in the L state, the switch S7 is in the ON state.
該遅延回路は、図１で示されたように、ｎ個のディレイフリップフロップから構成される非同期カウンター２と、該遅延回路の入力ＣＬＫを入力として持ちかつカウンターの第１ｂｉｔ目にあたるディレイフリップフロップＤＦＦ（１）のＣ端子をドライブしているバッファＢＵＦ１と、Ｄ端子が電源に接続され非同期カウンターの最上位ｂｉｔを示すディレイフリップフロップＤＦＦ（ｎ）の 端子によってドライブされたＣ端子とＱ端子が該遅延回路の出力ＯＵＴに接続され、負論理リセット端子には該遅延回路の入力ＩＮが接続されているｎ＋１個目のフリップフロップＤＦＦ（ｎ＋１）と、Ｄ端子がｎ＋１番目のフリップフロップの ／Ｑ端子（Ｑの反転端子）によってドライブされＢＵＦ１の出力によってドライブされるＣ端子をもち、負論理リセット端子に該遅延回路の入力ＩＮが接続されているｎ＋２番目のフリップフロップＤＦＦ（ｎ＋２）と、該遅延回路の入力ＩＮが第１の入力に接続され、またｎ＋２番目のフリップフロップのＱ端子が第２の入力に接続され出力が非同期カウンターを構成するｎ個のディレイフリップフロップの負論理リセット端子に接続されているＡＮＤ回路ＡＮＤ１から構成される。
As shown in FIG. 1, the delay circuit includes an
また、非同期カウンターを構成するディレイフリップフロップＤＦＦは立ち上がりクロックでデータを取り込み、リセット端子にＬ信号を入力するとディレイフリップフロップはリセット状態になるものとする。また、ＣＬＫ端子から入力されるクロックの周期はＴであるとする。 The delay flip-flop DFF constituting the asynchronous counter takes in data at the rising clock, and the delay flip-flop is reset when an L signal is input to the reset terminal. It is assumed that the period of the clock input from the CLK terminal is T.
第１フェーズ開始直後、制御線Ａを通じて制御回路１５から遅延回路１の入力ＩＮにＨ信号が送られるためスイッチＳ１がＯＮすると同時にＤＦＦ（ｎ＋１）とＤＦＦ（ｎ＋２）のリセットは解除される。
Immediately after the start of the first phase, an H signal is sent from the
ＤＦＦ（ｎ＋１）とＤＦＦ（ｎ＋２）のリセット解除後、オシレータ（ＯＳＣ）１４のクロック１周期後にＤＦＦ（ｎ＋２）のＱ端子がＬからＨ状態になると同時にＡＮＤ１の出力ＯＵＴがＬからＨに遷移し、カウンター２を構成するＤＦＦ（１）からＤＦＦ（ｎ）のリセットが解除する。
After resetting DFF (n + 1) and DFF (n + 2), the Q terminal of DFF (n + 2) changes from L to H after one clock cycle of the oscillator (OSC) 14, and the output OUT of AND1 changes from L to H. The reset of DFF (n) from the DFF (1) constituting the
その直後からカウントアップが開始される。カウントアップ開始後、２ｎＴ−Ｔ後にＤＦＦ（ｎ＋１）のＱ端子、つまり該遅延回路１の出力がＬからＨに遷移する。したがって、スイッチＳ２がＯＮになりかつ制御線Ｇを通じて遅延回路１の出力ＯＵＴからカウンター１のＲ端子にＨ信号が入力されるためカウンター１はリセット状態から開放される。よって、積分器のコンデンサＣ１に対して充電が始まると同時にカウントアップも始まる。
The count-up starts immediately after that. The Q terminal of DFF (n + 1), that is, the output of the
該遅延回路の出力がＬからＨに遷移した時点から１周期後にＤＦＦ（ｎ＋２）のＱ端子はＨからＬに遷移し、同時にＡＮＤ１の出力がＨからＬに遷移することで遅延回路内のカウンター２を構成するｎ個のＤＦＦはすべてリセット状態になる。上記動作時の各デバイスの状態が図４−ＡおよびＢに示されている。 The Q terminal of DFF (n + 2) transitions from H to L one cycle after the output of the delay circuit transitions from L to H, and at the same time, the output of AND1 transitions from H to L so that the counter in the delay circuit All the n DFFs constituting 2 are reset. The state of each device during the above operation is shown in FIGS.
遅延回路内のカウンター２は、第１フェーズが終了するまで動作することはなく、かつ第２フェーズと第３フェーズでは、スイッチＳ１がＯＦＦのため遅延回路内のカウンター２は常にリセット状態となり遅延回路は動作しない。よって、スイッチＳ１がＯＮしてから、つまり該遅延回路に対してＨ信号が入力されてＴ−ＴｎＴ−Ｔ＝２ｎＴ後に該遅延回路の出力からＨ信号が出力される機能を持たせることができた。
The
なお、カウンター２を構成するＤＦＦのリセットが解除された時点から該遅延回路１の出力がＬ信号からＨ信号に遷移するまでＴｎＴ−Ｔほどかかり、これがトランジスタＭ１ゲート電位のセトリング時間Ｔｓｅｔよりも大きくなければならないのでカウンター２を構成するＤＦＦの個数ｎは下記（数１１）を満たさなければならない。
Note that it takes about T n T−T until the output of the
（１ｂ）＜コンデンサ充電による遅延回路を用いる実施例２＞
図５は、コンデンサ充電による第２の遅延回路の実施例を示す図である。
この遅延回路２は、入力ＩＮと出力ＯＵＴの２端子を持つ。該遅延回路は入力が入力ＩＮと接続しているインバータＩＮＶ１と、ソースが接地され、ゲートがＩＮＶ１の出力に、ドレインがＰチャネルトランジスタＭ８のドレインに接続しているＮチャネルトランジスタＭ９と、ゲートがＩＮＶ１の出力に接続しているＰチャネルトランジスタＭ８と、入力が対接地容量Ｃ２とＰチャネルトランジスタＭ８とＮチャネルトランジスタＭ９のドレインに接続されたインバータＩＮＶ２と、第１の入力がＩＮＶ１の出力に接続され第２の入力がＩＮＶ２の出力に接続され、その出力が該遅延回路の出力端子ＯＵＴとなるＮＯＲ回路ＮＯＲと、ゲートがＩＮＶ２の出力に接続され、ソースが電源に接続され、ドレインがＰチャネルトランジスタＭ８のソースに接続しているＰチャネルトランジスタＭ１０と、電流がｉである定電流源から構成される。
(1b) <
FIG. 5 is a diagram showing an embodiment of a second delay circuit using capacitor charging.
The
スイッチＳ１がＯＮすると、つまり該遅延回路の入力ＩＮにＨ信号が入力されるとコンデンサＣ２に対してＰチャネルトランジスタＭ８を介して定電流源から電流が流れ込む。 When the switch S1 is turned on, that is, when an H signal is input to the input IN of the delay circuit, a current flows from the constant current source to the capacitor C2 via the P-channel transistor M8.
ＰチャネルトランジスタＭ８のドレイン電圧（またはＮチャネルトランジスタＭ９のドレイン電圧）がインバータＩＮＶ２のスレッショルド電圧を超えると、該遅延回路のＯＵＴ端子がＬからＨになる。同時にＰチャネルトランジスタＭ１０がフルＯＮになり、定電流源からではなくＰチャネルトランジスタＭ１０を介して流れる電流により一気にコンデンサＣ２に電荷がチャージされる。 When the drain voltage of the P-channel transistor M8 (or the drain voltage of the N-channel transistor M9) exceeds the threshold voltage of the inverter INV2, the OUT terminal of the delay circuit changes from L to H. At the same time, the P-channel transistor M10 is fully turned on, and the capacitor C2 is charged all at once by the current flowing through the P-channel transistor M10, not from the constant current source.
したがって、該遅延回路は、ＩＮにＨ信号入力後、ＩＮＶ２の入力電圧がＩＮＶ２のスレッショルド電圧になるまでの時間ほど遅延して該遅延回路のＯＵＴ端子からＨ信号を出力させる機能をもつ。該遅延回路による遅延時間Ｔｄｅｌａｙは、定電流源の電流値をｉ、ＩＮＶ２のスレッショルド電圧をＶｄｄ／２したとき下記（数１２）が成り立ち、（数１３）と書くことができる。 Therefore, the delay circuit has a function of outputting an H signal from the OUT terminal of the delay circuit after being delayed by an amount of time until the input voltage of INV2 becomes the threshold voltage of INV2 after the H signal is input to IN. The delay time Tdelay by the delay circuit is expressed by the following (Equation 12) when the current value of the constant current source is i and the threshold voltage of INV2 is Vdd / 2, and can be written as (Equation 13).
図８は、第２の遅延回路を従来例の２重積分回路に組み込んだ構成図である。チャネル長変調効果の影響をなくすため、低電圧カスコード回路を加えた図３の回路も遅延回路の付加が必要となる。図３で示された低電圧カスコード回路の場合も図２または図８の場合と同様に、スイッチＳ１とスイッチＳ２の間に第１の遅延回路１または第２の遅延回路２を挿入する。
FIG. 8 is a configuration diagram in which the second delay circuit is incorporated in a conventional double integration circuit. In order to eliminate the influence of the channel length modulation effect, the circuit of FIG. 3 to which the low voltage cascode circuit is added also needs to add a delay circuit. Also in the case of the low-voltage cascode circuit shown in FIG. 3, the
（２）＜第２フェーズにおいてカレントミラートランジスタＭ１・Ｍ２のゲート電圧を外部から与える実施例＞
図１１で示された従来例の２重積分ＡＤコンバータは、第２フェーズの間はカレントミラートランジスタＭ１とＭ２のドレイン電圧はフローティング状態になっており、第１フェーズ開始直後、ＮチャネルトランジスタＭ１ドレイン電圧のセトリングが終わるまでにある時間Ｔｓｅｔがかかった。ここで、フェーズ２の間、ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のゲートに対して第１フェーズにて発生した電圧と同じ電圧を与えることで第１フェーズ開始直後のＮチャネルトランジスタＭ１のゲート電圧のセトリングを防止する。
(2) <Example in which the gate voltage of the current mirror transistors M1 and M2 is applied from the outside in the second phase>
In the conventional double integration AD converter shown in FIG. 11, the drain voltages of the current mirror transistors M1 and M2 are in a floating state during the second phase, and immediately after the first phase starts, the drain of the N-channel transistor M1 It took a certain time Tset to complete the voltage settling. Here, during
（２ａ）＜サンプルホールド回路を用いる実施例３＞
図６は、サンプルホールド回路を使用した実施例を示す図である。
従来例の回路と比べ、定電流源回路で発生した電流を折り返すためのＰチャネルトランジスタＭ１１と、ソース端子が接地されダイオード接続されており、かつＰチャネルトランジスタＭ１１のドレインと接続しており、形状がＮチャネルトランジスタＭ１と同じであるＮチャネルトランジスタＭ１２と、＋入力端子が対接地容量Ｃ２とスイッチＳ９に並列に接続しており、−入力端子が出力と短絡しているアンプと、ＮチャネルトランジスタＭ１２のゲートとアンプの＋入力端子を接続しているスイッチＳ９と、アンプの出力とＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のゲートを接続しているスイッチＳ１０が加わっている。
(2a) <
FIG. 6 is a diagram showing an embodiment using a sample and hold circuit.
Compared with the circuit of the conventional example, the P-channel transistor M11 for turning back the current generated in the constant current source circuit, the source terminal is grounded and diode-connected, and the drain of the P-channel transistor M11 is connected. An N-channel transistor M12 whose N is the same as the N-channel transistor M1, an amplifier whose + input terminal is connected in parallel to the grounding capacitor C2 and the switch S9, and whose −input terminal is short-circuited to the output; A switch S9 connecting the gate of M12 and the positive input terminal of the amplifier, and a switch S10 connecting the output of the amplifier and the gates of the N-channel transistor M1 and the N-channel transistor M2 are added.
スイッチＳ９とスイッチＳ９に接続しているアンプとコンデンサＣ２とスイッチＳ１０でサンプルホールド回路の働きをする。図６は第１フェーズの状態を示している。 The amplifier connected to the switch S9, the switch S9, the capacitor C2, and the switch S10 function as a sample and hold circuit. FIG. 6 shows the state of the first phase.
第１フェーズでは、スイッチＳ９がＯＮであり、スイッチＳ１０がＯＦＦになっている。ＮチャネルトランジスタＭ１に流れ込んでいる電流と同じ電流がＰチャネルトランジスタＭ１１でカレントミラーされてＮチャネルトランジスタＭ１２に流れ込んでいる。したがって、ＮチャネルトランジスタＭ１のドレイン電圧と同じ電圧に相当する電荷がコンデンサＣ２に蓄えられる。 In the first phase, the switch S9 is ON and the switch S10 is OFF. The same current as that flowing into the N-channel transistor M1 is current mirrored by the P-channel transistor M11 and flowing into the N-channel transistor M12. Therefore, a charge corresponding to the same voltage as the drain voltage of the N-channel transistor M1 is stored in the capacitor C2.
フェーズ２の状態になると、図７で示されたようにスイッチＳ９がＯＦＦし、スイッチＳ１０がＯＮするため、ＮチャネルトランジスタＭ１のドレイン電圧は、第１フェーズのときのＮチャネルトランジスタＭ１のドレイン電圧が保持される。第３フェーズにおいてはスイッチＳ９をＯＮにし、スイッチＳ１０をＯＦＦにする。よって第１フェーズ開始時にＮチャネルトランジスタＭ１のドレイン電圧がセトリングすることはなくなる。
In the
本実施例の効果をまとめると、図１０で示された２重積分型ＡＤコンバータにおいて、カレントミラーを構成するＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２が大きな面積をもつ場合、そのＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２の寄生容量により、第１フェーズ開始時にＮチャネルトランジスタＭ１のドレイン電圧のセトリングが終了するまでにある程度の時間がかかる。そのため、ＮチャネルトランジスタＭ１のドレイン電圧のセトリング中に積分器のコンデンサＣ１に対して充電を行うため、デジタル変換値に誤差を生じさせるという課題があった。 To summarize the effects of this embodiment, in the double integration AD converter shown in FIG. 10, when the N-channel transistor M1 and the N-channel transistor M2 constituting the current mirror have a large area, the N-channel transistor M1 Due to the parasitic capacitance of the N-channel transistor M2, it takes some time to complete the drain voltage settling of the N-channel transistor M1 at the start of the first phase. Therefore, since the capacitor C1 of the integrator is charged during the settling of the drain voltage of the N-channel transistor M1, there is a problem that an error is caused in the digital conversion value.
そこで、第１の実施例として、カウンター回路によって構成された遅延時間生成回路により、スイッチＳ１がＯＮしてから一定時間後にスイッチＳ２をＯＮさせるようにした。第２の実施例として、コンデンサと電流源とその他周辺回路により構成された遅延回路により、第１の実施例と同様のことを実現した。第３の実施例では、サンプルホールド回路によって、第２フェーズのときのＮチャネルトランジスタＭ１ドレイン電圧を第１フェーズのときのドレイン電圧と同じに保つことで、第１フェーズ開始時のＮチャネルトランジスタＭ１ドレイン電圧のセトリングをなくしている。第１から第３の実施例のいずれも、従来例の課題を解決し、正確にＡＤ変換を行うことを可能にしている。 Therefore, as a first embodiment, the switch S2 is turned on after a predetermined time from the time when the switch S1 is turned on by a delay time generation circuit constituted by a counter circuit. As the second embodiment, a delay circuit constituted by a capacitor, a current source, and other peripheral circuits realizes the same thing as the first embodiment. In the third embodiment, the N-channel transistor M1 drain voltage at the second phase is kept the same as the drain voltage at the first phase by the sample and hold circuit, so that the N-channel transistor M1 at the start of the first phase is maintained. Eliminates drain voltage settling. In any of the first to third embodiments, the problems of the conventional example are solved, and AD conversion can be performed accurately.
本発明に係る２重積分型アナログデジタルコンバータは、上述したように、正確にＡＤ変換を行うことが可能になるので、高精度が必要なＡＤ変換が必要な多様な技術分野に応用することができる。 As described above, the double integration type analog-digital converter according to the present invention can accurately perform AD conversion, so that it can be applied to various technical fields that require AD conversion that requires high accuracy. it can.
例えば、高精度が必要なデジタル温度センサーや１台で直流電圧・交流電圧・直流電流・交流電流・抵抗などを測定できるデジタルマルチメータに適用した場合に特に好適である。 For example, it is particularly suitable when applied to a digital temperature sensor that requires high accuracy and a digital multimeter that can measure DC voltage, AC voltage, DC current, AC current, resistance, etc. with a single unit.
１０：２重積分型ＡＤコンバータ（ＡＤＣ）
１１：アンプ１
１２：積分器
１３：コンパレータ
１４：オシレータ（ＯＳＣ）
１５：制御回路
１６：カウンター１
１７：レジスター
１８：遅延回路（池泉時間生成回路）
１９：アンプ２
Ｖｉｎ：入力電圧
Ｖｒｅｆ：基準電圧
ＯＵＴ：出力
Ｍ１，Ｍ２，Ｍ３，Ｍ６，Ｍ７，Ｍ９，Ｍ１２：Ｎチャネルトランジスタ
Ｍ４，Ｍ５，Ｍ８，Ｍ１０，Ｍ１１：Ｐチャネルトランジスタ
Ｓ１〜Ｓ１０：スイッチ
Ｒ：抵抗
ＩＮＶ１，ＩＮＶ２：インバータ
Ｃ１，Ｃ２：コンデンサ
10: Double integral AD converter (ADC)
11:
12: Integrator 13: Comparator 14: Oscillator (OSC)
15: Control circuit 16:
17: Register 18: Delay circuit (Ikezumi time generation circuit)
19:
Vin: input voltage Vref: reference voltage OUT: output M1, M2, M3, M6, M7, M9, M12: N-channel transistors M4, M5, M8, M10, M11: P-channel transistors S1 to S10: switch R: resistor INV1 , INV2: Inverter C1, C2: Capacitor
Claims (6)
前記第３のスイッチ導通後一定時間後に前記第４のスイッチを導通させる手段は、前記第３のスイッチを導通させる信号が入力されてから前記第４のスイッチを導通させる信号を出力するまでの時間を第２のカウンターによって制御する遅延回路により構成されることを特徴とする２重積分型アナログデジタルコンバータ。 The double integration type analog-digital converter according to claim 1,
The means for turning on the fourth switch after a certain time after the third switch is turned on is the time from when the signal for turning on the third switch is inputted until the signal for turning on the fourth switch is outputted. A double integration type analog-digital converter characterized by comprising a delay circuit that controls the delay time by a second counter.
前記第３のスイッチ導通後一定時間後に前記第４のスイッチを導通させる手段は、前記第３のスイッチを導通させる信号が入力されてから前記第４のスイッチを導通させる信号を出力するまでの時間を第２のコンデンサに所定の電荷がチャージされる時間によって制御する遅延回路により構成されることを特徴とする２重積分型アナログデジタルコンバータ。 The double integration type analog-digital converter according to claim 1,
The means for turning on the fourth switch after a certain time after the third switch is turned on is the time from when the signal for turning on the third switch is inputted until the signal for turning on the fourth switch is outputted. A double integration type analog-digital converter characterized by comprising a delay circuit that controls the time according to the time when a predetermined charge is charged in the second capacitor.
ソース端子が接地され、ゲートとドレインがダイオード接続され、形状が前記第１のＮチャネルトランジスタと同じで、前記定電流源で発生した電流と同じ電流が流される第３のＮチャネルトランジスタと、＋入力端子が第３のコンデンサに接続され、−入力端子が自身の出力と短絡されているアンプと、前記第３のＮチャネルトランジスタのゲートと前記アンプの＋入力端子間を接続する第５のスイッチと、前記アンプの出力と前記第１および第２のＮチャネルトランジスタのゲート間を接続する第６のスイッチを備え、前記第１および第２のＮチャネルトランジスタに電流が流れていないときには、前記第１および第２のＮチャネルトランジスタのゲート電位が、前記アンプと前記第３のコンデンサと前記第５のスイッチと前記第６のスイッチによって構成されるサンプルホールド回路により保持されることを特徴とする２重積分型アナログデジタルコンバータ。 The double integration type analog-digital converter according to claim 1,
A third N-channel transistor whose source terminal is grounded, whose gate and drain are diode-connected, has the same shape as the first N-channel transistor, and flows the same current as that generated by the constant current source; An amplifier whose input terminal is connected to the third capacitor and whose negative input terminal is short-circuited to its own output, and a fifth switch for connecting between the gate of the third N-channel transistor and the positive input terminal of the amplifier And a sixth switch for connecting between the output of the amplifier and the gates of the first and second N-channel transistors, and when no current flows through the first and second N-channel transistors, the first switch The gate potentials of the first and second N-channel transistors are the amplifier, the third capacitor, the fifth switch, and the sixth switch. Double integration type analog-to-digital converter, characterized in that it is held by the configured sample and hold circuit by pitch.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009057413A JP5262865B2 (en) | 2009-03-11 | 2009-03-11 | Double integral type analog-digital converter, digital temperature sensor and digital multimeter using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009057413A JP5262865B2 (en) | 2009-03-11 | 2009-03-11 | Double integral type analog-digital converter, digital temperature sensor and digital multimeter using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010213024A true JP2010213024A (en) | 2010-09-24 |
| JP5262865B2 JP5262865B2 (en) | 2013-08-14 |
Family
ID=42972748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009057413A Expired - Fee Related JP5262865B2 (en) | 2009-03-11 | 2009-03-11 | Double integral type analog-digital converter, digital temperature sensor and digital multimeter using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5262865B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013205325A (en) * | 2012-03-29 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | Current measuring device |
| US9847786B1 (en) | 2017-06-05 | 2017-12-19 | Semiconductor Components Industries, Llc | Methods and apparatus for a multi-cycle time-based ADC |
| CN109814367A (en) * | 2018-12-29 | 2019-05-28 | 西安电子科技大学 | A kind of time-to-digit converter with gate ena-bung function |
| KR102124122B1 (en) * | 2019-07-05 | 2020-06-17 | 울산과학기술원 | Digital signal apparatus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153640A (en) * | 1984-01-23 | 1985-08-13 | Santetsuku Kk | Integration type analog-digital converter |
| JPH03249820A (en) * | 1989-12-05 | 1991-11-07 | Hewlett Packard Co <Hp> | Analog-digital converter |
| JP2002290239A (en) * | 2001-03-26 | 2002-10-04 | Nec Corp | Current mirror circuit and analog/digital conversion circuit |
-
2009
- 2009-03-11 JP JP2009057413A patent/JP5262865B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153640A (en) * | 1984-01-23 | 1985-08-13 | Santetsuku Kk | Integration type analog-digital converter |
| JPH03249820A (en) * | 1989-12-05 | 1991-11-07 | Hewlett Packard Co <Hp> | Analog-digital converter |
| JP2002290239A (en) * | 2001-03-26 | 2002-10-04 | Nec Corp | Current mirror circuit and analog/digital conversion circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013205325A (en) * | 2012-03-29 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | Current measuring device |
| US9847786B1 (en) | 2017-06-05 | 2017-12-19 | Semiconductor Components Industries, Llc | Methods and apparatus for a multi-cycle time-based ADC |
| CN109814367A (en) * | 2018-12-29 | 2019-05-28 | 西安电子科技大学 | A kind of time-to-digit converter with gate ena-bung function |
| KR102124122B1 (en) * | 2019-07-05 | 2020-06-17 | 울산과학기술원 | Digital signal apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5262865B2 (en) | 2013-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8643443B1 (en) | Comparator and relaxation oscillator employing same | |
| US20140361917A1 (en) | Comparing circuit and a/d converter | |
| JP5225876B2 (en) | Power-on reset circuit | |
| US8089388B2 (en) | Folding analog-to-digital converter | |
| JP5648690B2 (en) | Comparator and AD converter having the same | |
| JP2010109937A (en) | Comparator and analog-to-digital converter | |
| TWI542153B (en) | Relaxation oscillator | |
| WO2021097673A1 (en) | Oscillation circuit, chip, and electronic device | |
| JP5262865B2 (en) | Double integral type analog-digital converter, digital temperature sensor and digital multimeter using the same | |
| TWI279089B (en) | Analog-to-digital conversion | |
| JP5456736B2 (en) | Relaxation oscillation circuit | |
| JP5475047B2 (en) | AD converter circuit | |
| CN107690749B (en) | Oscillator, integrated circuit, timing chip and electronic device | |
| JP2004072425A (en) | Analog switch circuit | |
| JP2012075092A (en) | Oscillation circuit and semiconductor device including the same | |
| JP5210289B2 (en) | Successive comparison type A / D converter | |
| Bekal et al. | An improved dynamic latch based comparator for 8-bit asynchronous SAR ADC | |
| JP2010246192A (en) | Power unit, control circuit for the power unit, and method of control the power unit | |
| US8026770B2 (en) | Relaxation oscillator | |
| CN110235372B (en) | Double data rate time interpolation quantizer with reduced retrace noise | |
| US20060071836A1 (en) | Digital to analog converter | |
| JP5462604B2 (en) | Switched capacitor integrator | |
| Yadav et al. | Operational current to frequency converter | |
| JP2005244758A (en) | A/d conversion apparatus | |
| JP2017169322A (en) | Step-down circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110525 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110602 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120620 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130328 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130402 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130415 |
|
| LAPS | Cancellation because of no payment of annual fees |