JP2010212771A - Semiconductor device, method for serializer/deserializer evaluation, and program - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of automatically performing SerDes (serializer/deserializer) evaluation and achieving cost reduction of the device. <P>SOLUTION: Prior to execution of configuration for a functioning section 804, a control section 801 lets a clock from a clock output section 802 be supplied as a sampling clock to an SerDes input/output evaluation section 805. The SerDes input/output evaluation section 805 samples the data received from a link destination device on the basis of the sampling clock, determines whether or not the waveform evaluation value of an eye diagram obtained from the sampling data is within a permissible range, transmits a result of determination to the link destination device, receives the result of the determination based on the waveform evaluation value to the transmission data of its own device from the link destination device, and determines data transmission conditions of the own device on the basis of the result of determination. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、シリアルインタフェースを用いたデータ伝送技術に関し、特に、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）の評価技術に関する。   The present invention relates to a data transmission technique using a serial interface, and more particularly to a serializer / deserializer (SerDes) evaluation technique.

現在、デバイス間で頻繁に用いられる高速シリアルインタフェース（Ｉ／Ｆ）のコンフィグレーション（ここでは、自動ネゴシエーションを指す）においては、リンク相手（Link Partner）との接続を第一に考えている。このため、エンファシス（Emphasis）設定／スイング（Swing）設定共に、最大設定をデフォルト値とする傾向にある。   Currently, in the configuration of a high-speed serial interface (I / F) that is frequently used between devices (in this case, refers to auto-negotiation), connection with a link partner (Link Partner) is considered first. For this reason, the maximum setting tends to be the default value for both the emphasis setting / swing setting.

しかしながら、エンファシスおよびスイングを共に最大値に設定した場合、リンク相手側で、受信信号の振幅が大きすぎることによるＤＣスペック割れが生じたり、エンファシスが強すぎることにより、差動信号のクロスポイントにばらつきが発生してジッタ特性が悪化したりする。また、振幅が大きすぎると、高速信号を出力するドライバの消費電力が増大することになるため、近年の消費電力削減の傾向に反することにもなる。   However, when both emphasis and swing are set to the maximum value, DC spec cracking occurs due to the received signal amplitude being too large on the link partner side, or the emphasis is too strong, resulting in variations in the differential signal cross point. Occurs and the jitter characteristics deteriorate. If the amplitude is too large, the power consumption of the driver that outputs a high-speed signal increases, which is contrary to the recent trend of reducing power consumption.

上記のようなことから、デバイス間を高速シリアルＩ／Ｆを介して接続するシステムにおいては、一度、リンク相手とのリンクを確立した後に、適正なエンファシス値／スイング値を波形評価により決定している。例えば、波形評価では、受信端側で、高速シリアル信号のアイダイヤグラムおよびジッタを測定し、その測定結果に基づいてエンファシス／スイングの最適な設定値を見積もる。これにより、ＤＣスペック割れやジッタ特性の悪化を抑制する。   As described above, in a system in which devices are connected via a high-speed serial I / F, after establishing a link with the link partner, an appropriate emphasis value / swing value is determined by waveform evaluation. Yes. For example, in waveform evaluation, the eye diagram and jitter of a high-speed serial signal are measured on the receiving end side, and an optimum setting value for emphasis / swing is estimated based on the measurement result. This suppresses DC spec cracking and jitter characteristic deterioration.

しかし、波形評価の作業は、人為的な作業を伴い、非常に時間を要するため、高速シリアルＩ／Ｆが増加している近年では評価遅延の一因ともなっている。   However, since the waveform evaluation operation is man-made and takes a very long time, it has become a cause of evaluation delay in recent years when high-speed serial I / F is increasing.

特許文献１には、エンファシス／スイングの最適値を自動で決定する調整方法が記載されている。この調整方法では、送信側装置が、送信器の出力振幅（出力スイング振幅）およびエンファシスを所定範囲で設定変更しながらサンプルデータを送信する。受信側装置は、送信側装置から受信したサンプルデータからアイダイヤグラムを作成し、このアイダイヤグラムから受信可能な位相範囲データを検出し、その検出データを送信側装置へ送信する。送信側装置は、受信側装置から受信した位相範囲データを、設定変更された出力振幅およびエンファシスと対応付けてテーブルに格納する。所定範囲での設定変更が全て終了した際には、所定範囲内における出力振幅およびエンファシスの各設定変更値に対する位相範囲データが格納されたテーブルが作成されることになる。送信側装置は、その作成されたテーブルを参照して、出力振幅およびエンファシスの最適値を決定する。   Patent Document 1 describes an adjustment method for automatically determining an optimum value of emphasis / swing. In this adjustment method, the transmission side apparatus transmits sample data while changing the output amplitude (output swing amplitude) and emphasis of the transmitter within a predetermined range. The receiving side device creates an eye diagram from the sample data received from the transmitting side device, detects receivable phase range data from the eye diagram, and transmits the detected data to the transmitting side device. The transmission-side apparatus stores the phase range data received from the reception-side apparatus in a table in association with the output amplitude and emphasis whose settings have been changed. When all the setting changes in the predetermined range are completed, a table storing the phase range data for each setting change value of the output amplitude and emphasis within the predetermined range is created. The transmission-side apparatus refers to the created table and determines the optimum value of output amplitude and emphasis.

上記の調整方法によれば、出力振幅およびエンファシスの各設定を自動化させることができるので、実機評価時間を削減することができる。   According to the above adjustment method, each setting of the output amplitude and emphasis can be automated, so that the actual machine evaluation time can be reduced.

特許文献２には、受信信号の品質を自動的に補正することができるシリアル伝送システムが記載されている。このシリアル伝送システムでは、受信機が、送信機から受信したデータの品質を測定し、その測定結果に基づき、送信機の送信出力の補正要求データを生成し、その生成した補正要求データを送信機に送信する。送信機は、受信機からの補正要求データに基づいて自機の送信出力の設定（振幅およびエンファシス）を変更する。   Patent Literature 2 describes a serial transmission system that can automatically correct the quality of a received signal. In this serial transmission system, the receiver measures the quality of the data received from the transmitter, generates correction request data for the transmission output of the transmitter based on the measurement result, and transmits the generated correction request data to the transmitter. Send to. The transmitter changes its transmission output settings (amplitude and emphasis) based on the correction request data from the receiver.

特開２００７−５３６４８号公報JP 2007-53648 A 特開２００８−１６４４５７号公報JP 2008-164457 A

一般に、高速シリアルＩ／Ｆを介して接続されたデバイス間のリンクを確立するためのネゴシエーションを実行した後に、ブート用ファームウェア等がデバイスへロードされる（デバイスコンフィグレーション）。このデバイスコンフィグレーション前に、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）評価を行う必要があるが、そのようなＳｅｒＤｅｓ評価を自動で行うことのできる低コストの装置は、これまでに提案されていない。   Generally, after executing negotiation for establishing a link between devices connected via a high-speed serial I / F, boot firmware or the like is loaded into the device (device configuration). Prior to this device configuration, it is necessary to perform serializer / deserializer (SerDes) evaluation, but no low-cost device capable of automatically performing such SerDes evaluation has been proposed.

特許文献１に記載の調整方法および特許文献２に記載のシステムはいずれも、スイング／エンファシス設定の自動化に特化したものであり、デバイスコンフィグレーション前のネゴシエーション実行の際にＳｅｒＤｅｓ評価を自動で行うための具体的な構成を提供するものではない。したがって、これら調整方法およびシステムに基づいて、上記のようなＳｅｒＤｅｓ評価を実現することは困難である。   The adjustment method described in Patent Document 1 and the system described in Patent Document 2 are both specialized for automating swing / emphasis settings, and SerDes evaluation is automatically performed during negotiation before device configuration. It does not provide a specific configuration. Therefore, it is difficult to realize the SerDes evaluation as described above based on these adjustment methods and systems.

本発明の目的は、上記問題を解決し、デバイスコンフィグレーション前にシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）評価を自動で行うことができ、かつ、装置の低コスト化を図ることができる、半導体装置、シリアライザ／デシリアライザ評価方法、プログラムおよび無線通信装置を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to solve the above-described problems, automatically perform serializer / deserializer (SerDes) evaluation before device configuration, and reduce the cost of the device. To provide a deserializer evaluation method, a program, and a wireless communication device.

上記目的を達成するため、本発明の一態様による半導体装置は、
シリアルインタフェースを介して相互に通信可能に接続された複数のデバイスを有し、
前記複数のデバイスのそれぞれは、
クロックを出力するクロック出力部と、
第１および第２の出力端子を備え、前記クロック出力部からのクロックを前記第１および第２の出力端子のいずれかから出力するデマルチプレクサと、
前記デマルチプレクサの第１の出力端子から出力されたクロックに基づいて動作する機能部と、
前記デマルチプレクサの第２の出力端子から出力されたクロックに基づいて動作するシリアライザ／デシリアライザ入出力評価部と、
前記機能部に対するコンフィグレーションが実行される前に、前記クロック出力部からのクロックを前記デマルチプレクサの第２の出力端子から出力させ、前記コンフィグレーションの実行時は、前記クロック出力部からのクロックを前記デマルチプレクサの第１の出力端子から出力させる制御部と、を有し、
前記シリアライザ／デシリアライザ入出力評価部は、リンク先デバイスのデータ伝送品質が許容範囲内か否かを判定し、該判定結果を前記リンク先デバイスへ向けて送信するとともに、前記リンク先デバイスから受信した自デバイスのデータ伝送品質に対する前記判定結果に基づき、自デバイスのデータ伝送条件を決定する。 In order to achieve the above object, a semiconductor device according to one embodiment of the present invention includes:
Having a plurality of devices connected to each other via a serial interface,
Each of the plurality of devices is
A clock output unit for outputting a clock;
A demultiplexer that includes first and second output terminals, and outputs a clock from the clock output unit from one of the first and second output terminals;
A functional unit that operates based on a clock output from the first output terminal of the demultiplexer;
A serializer / deserializer input / output evaluation unit that operates based on a clock output from the second output terminal of the demultiplexer;
Before the configuration for the functional unit is executed, the clock from the clock output unit is output from the second output terminal of the demultiplexer, and when the configuration is executed, the clock from the clock output unit is output. A control unit for outputting from the first output terminal of the demultiplexer,
The serializer / deserializer input / output evaluation unit determines whether or not the data transmission quality of the link destination device is within an allowable range, transmits the determination result toward the link destination device, and receives the determination result from the link destination device. Based on the determination result for the data transmission quality of the own device, the data transmission condition of the own device is determined.

本発明の一態様によるシリアライザ／デシリアライザ評価方法は、シリアルインタフェースを介してデータが送受信されるデバイスのシリアライザ／デシリアライザ評価方法であって、
機能部へクロックを供給するクロック出力部の出力クロックを、前記機能部に対するコンフィグレーションが実行される前に、シリアライザ／デシリアライザ評価用のサンプリングクロックとして用い、
リンク先のデバイスから受信した受信データを前記サンプリングクロックでサンプリングし、該サンプリングデータの品質が許容範囲内か否かを判定し、該判定結果を前記リンク先のデバイスへ向けて送信するとともに、前記リンク先のデバイスから受信した自デバイスのデータ伝送品質に対する前記判定結果に基づき、自デバイスのデータ伝送条件を決定することを特徴とする。 A serializer / deserializer evaluation method according to an aspect of the present invention is a serializer / deserializer evaluation method for a device that transmits and receives data via a serial interface,
Use the output clock of the clock output unit that supplies the clock to the functional unit as a sampling clock for serializer / deserializer evaluation before the configuration for the functional unit is executed,
The reception data received from the link destination device is sampled by the sampling clock, it is determined whether the quality of the sampling data is within an allowable range, the determination result is transmitted to the link destination device, and The data transmission condition of the own device is determined based on the determination result with respect to the data transmission quality of the own device received from the link destination device.

本発明の一態様によるシリアライザ／デシリアライザ評価プログラムは、
機能部へクロックを供給するクロック出力部の出力クロックを、前記機能部に対するコンフィグレーションが実行される前に、シリアライザ／デシリアライザ評価用のサンプリングクロックとして用いる処理と、
リンク先のデバイスから受信した受信データを前記サンプリングクロックでサンプリングし、該サンプリングデータの品質が許容範囲内か否かを判定し、該判定結果を前記リンク先のデバイスへ向けて送信するとともに、前記リンク先のデバイスから受信した自デバイスのデータ伝送品質に対する前記判定結果に基づき、自デバイスのデータ伝送条件を決定する処理とをコンピュータに実行させることを特徴とする。 A serializer / deserializer evaluation program according to an aspect of the present invention includes:
A process of using the output clock of the clock output unit that supplies a clock to the functional unit as a sampling clock for serializer / deserializer evaluation before configuration for the functional unit is executed,
The reception data received from the link destination device is sampled by the sampling clock, it is determined whether the quality of the sampling data is within an allowable range, the determination result is transmitted to the link destination device, and The computer is caused to execute processing for determining a data transmission condition of the own device based on the determination result with respect to the data transmission quality of the own device received from the link destination device.

本発明の一態様による無線通信装置は、外部無線通信装置とシリアルインタフェースを介した無線通信が行われる無線通信装置であって、
クロックを出力するクロック出力部と、
第１および第２の出力端子を備え、前記クロック出力部からのクロックを前記第１および第２の出力端子のいずれかから出力するデマルチプレクサと、
前記デマルチプレクサの第１の出力端子から出力されたクロックに基づいて動作する機能部と、
前記デマルチプレクサの第２の出力端子から出力されたクロックがサンプリングクロックとして供給されるシリアライザ／デシリアライザ入出力評価部と、
前記機能部に対するコンフィグレーションが実行される前に、前記クロック出力部からのクロックを前記デマルチプレクサの第２の出力端子から出力させ、前記コンフィグレーションの実行時は、前記クロック出力部からのクロックを前記デマルチプレクサの第１の出力端子から出力させる制御部と、を有し、
前記シリアライザ／デシリアライザ入出力評価部は、前記外部無線通信装置から受信したデータを前記サンプリングクロックに基づいてサンプリングし、該サンプリングデータから得られたアイダイヤグラムの波形評価値が許容範囲内か否かを判定し、該判定結果を前記外部無線通信装置へ向けて送信するとともに、前記外部無線通信装置から自デバイスの送信データに対する前記波形評価値に基づく判定結果を受信し、該判定結果に基づき、自デバイスのデータ伝送条件を決定する。 A wireless communication device according to an aspect of the present invention is a wireless communication device that performs wireless communication with an external wireless communication device via a serial interface,
A clock output unit for outputting a clock;
A demultiplexer that includes first and second output terminals, and outputs a clock from the clock output unit from one of the first and second output terminals;
A functional unit that operates based on a clock output from the first output terminal of the demultiplexer;
A serializer / deserializer input / output evaluation unit to which a clock output from the second output terminal of the demultiplexer is supplied as a sampling clock;
Before the configuration for the functional unit is executed, the clock from the clock output unit is output from the second output terminal of the demultiplexer, and when the configuration is executed, the clock from the clock output unit is output. A control unit for outputting from the first output terminal of the demultiplexer,
The serializer / deserializer input / output evaluation unit samples the data received from the external wireless communication device based on the sampling clock, and determines whether or not the waveform evaluation value of the eye diagram obtained from the sampling data is within an allowable range. Determining, transmitting the determination result to the external wireless communication apparatus, receiving a determination result based on the waveform evaluation value for the transmission data of the own device from the external wireless communication apparatus, and based on the determination result, Determine device data transmission conditions.

本発明によれば、デバイスコンフィグレーション前に、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）評価を自動で行うことができる低コストの装置を提供することができる。   According to the present invention, it is possible to provide a low-cost apparatus that can automatically perform serializer / deserializer (SerDes) evaluation before device configuration.

本発明の一実施形態である半導体装置の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor device which is one Embodiment of this invention. ＳｅｒＤｅｓ評価処理が組み込まれた自動ネゴシエーション処理の一手順を示すフローチャートである。It is a flowchart which shows one procedure of the auto-negotiation process in which SerDes evaluation process was incorporated. 図１に示す半導体装置のＳｅｒＤｅｓ入出力評価部の具体的な構成を示すブロック図である。FIG. 2 is a block diagram showing a specific configuration of a SerDes input / output evaluation unit of the semiconductor device shown in FIG. 1. 図３に示すＳｅｒＤｅｓ入出力評価部の動作を説明するためのフローチャートである。It is a flowchart for demonstrating operation | movement of the SerDes input / output evaluation part shown in FIG. 図３に示すＳｅｒＤｅｓ入出力評価部の動作を説明するためのフローチャートである。It is a flowchart for demonstrating operation | movement of the SerDes input / output evaluation part shown in FIG. 図１に示す半導体装置のＲＸ比較器によるＤＣスペック比較方法を説明するための模式図である。FIG. 2 is a schematic diagram for explaining a DC spec comparison method using an RX comparator of the semiconductor device shown in FIG. 1. 図１に示す半導体装置のＲＸ比較器によるジッタスペック比較方法を説明するための模式図である。FIG. 2 is a schematic diagram for explaining a jitter specification comparison method using an RX comparator of the semiconductor device shown in FIG. 1. 本発明の他の実施形態である半導体装置の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor device which is other embodiment of this invention.

次に、本発明の実施形態について図面を参照して説明する。   Next, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の一実施形態である半導体装置の構成を示すブロック図である。本実施形態の半導体装置は、シリアルインタフェースを介して相互に通信可能に接続された複数のデバイスを有する。ここでは、同一基板上に形成された２つのデバイスがシリアルインタフェースを介して相互に通信可能に接続されており、これらデバイスの一方がローカルデバイスとされ、他方がリモートデバイスとされている。両デバイスは、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）評価に係る部分として同じ構成を有する。説明を簡単化するため、以下の説明では、主としてローカルデバイスの構成を説明する。   FIG. 1 is a block diagram showing a configuration of a semiconductor device according to an embodiment of the present invention. The semiconductor device of this embodiment includes a plurality of devices connected to each other via a serial interface so as to communicate with each other. Here, two devices formed on the same substrate are connected via a serial interface so that they can communicate with each other. One of these devices is a local device and the other is a remote device. Both devices have the same configuration as parts related to serializer / deserializer (SerDes) evaluation. In order to simplify the description, in the following description, the configuration of the local device will be mainly described.

図１を参照すると、ローカルデバイス１０は、ＣＰＵ（Central Processing Unit）１００、ＰＬＬ（Phase-locked loop）コントローラ１０１、内部ＲＯＭ（Read Only Memory）１０２、ドライバ１０３、レシーバ１０４、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）入出力評価部１０５、内部ＲＡＭ（Random Access Memory）１０７、および他の機能部１０８を有する。   Referring to FIG. 1, a local device 10 includes a CPU (Central Processing Unit) 100, a PLL (Phase-locked loop) controller 101, an internal ROM (Read Only Memory) 102, a driver 103, a receiver 104, a serializer / deserializer (SerDes). An input / output evaluation unit 105, an internal RAM (Random Access Memory) 107, and other functional units 108 are included.

ＳｅｒＤｅｓ評価用のブートプログラムが、内部ＲＯＭ１０２に格納されている。内部ＲＯＭ１０２は、ＣＰＵ１００に接続されている。ローカルデバイス１０の起動直後に、ＣＰＵ１００は、内部ＲＯＭ１０２に格納されたブートプログラムによって起動される。通常、ファームウェアがローカルデバイス１０にロードされ、そのロードされたファームウェアに従い、ＣＰＵ１００がローカルデバイス１０を動作させる。このファームウェアのロード前に、ＣＰＵ１００が内部ＲＯＭ１０２に格納されたブートプログラムによって起動され、ＳｅｒＤｅｓ評価のための処理が実行される。このＳｅｒＤｅｓ評価のための処理では、ブートプログラムに従って、ＣＰＵ１００だけでなく、ＰＬＬコントローラ１０１、ドライバ１０３、レシーバ１０４およびＳｅｒＤｅｓ入出力評価部１０５等も動作する。   A boot program for SerDes evaluation is stored in the internal ROM 102. The internal ROM 102 is connected to the CPU 100. Immediately after activation of the local device 10, the CPU 100 is activated by a boot program stored in the internal ROM 102. Normally, firmware is loaded into the local device 10, and the CPU 100 operates the local device 10 according to the loaded firmware. Before loading the firmware, the CPU 100 is activated by a boot program stored in the internal ROM 102, and processing for SerDes evaluation is executed. In the processing for SerDes evaluation, not only the CPU 100 but also the PLL controller 101, the driver 103, the receiver 104, the SerDes input / output evaluation unit 105, and the like operate according to the boot program.

ＣＰＵ１００、ＳｅｒＤｅｓ入出力評価部１０５および内部ＲＡＭ１０７はそれぞれ、内部バス１０６に接続されている。   The CPU 100, SerDes input / output evaluation unit 105, and internal RAM 107 are each connected to the internal bus 106.

ＰＬＬコントローラ１０１は、メインＰＬＬ１０１１およびデマルチプレクサ１０１２を有する。リファレンスクロックがメインＰＬＬ１０１１に入力される。メインＰＬＬ１０１１は、入力されたリファレンスクロックの周波数を逓倍したクロック信号を出力する。メインＰＬＬ１０１１の出力は、デマルチプレクサ１０１２に供給される。   The PLL controller 101 includes a main PLL 1011 and a demultiplexer 1012. A reference clock is input to the main PLL 1011. The main PLL 1011 outputs a clock signal obtained by multiplying the frequency of the input reference clock. The output of the main PLL 1011 is supplied to the demultiplexer 1012.

デマルチプレクサ１０１２は、出力端子として「０」端子と「１」端子を備え、ＣＰＵ１００からの制御信号に従って、メインＰＬＬ１０１１から供給されたクロック信号をいずれかの出力端子に供給する。「０」端子から出力されたクロック信号は、ＳｅｒＤｅｓ評価時のサンプリングクロックとして、ＣＰＵ１００およびＳｅｒＤｅｓ入出力評価部１０５に供給される。「１」端子から出力されたクロック信号は、通常起動時のサンプリングクロックとして、除算器を介してＣＰＵ１００および他の機能部１０８に供給される。   The demultiplexer 1012 includes “0” terminal and “1” terminal as output terminals, and supplies the clock signal supplied from the main PLL 1011 to one of the output terminals in accordance with the control signal from the CPU 100. The clock signal output from the “0” terminal is supplied to the CPU 100 and the SerDes input / output evaluation unit 105 as a sampling clock at the time of SerDes evaluation. The clock signal output from the “1” terminal is supplied to the CPU 100 and other functional units 108 via a divider as a sampling clock at the normal startup.

図１に示したローカルデバイス１０において、電源投入直後またはデバイスリセット解除直後に動作する部分は、ＣＰＵ１００、ＰＬＬコントローラ１０１、内部ＲＯＭ１０２、ドライバ１０３、レシーバ１０４、ＳｅｒＤｅｓ入出力評価部１０５の一部の機能、内部バス１０６および内部ＲＡＭ１０７である。ローカルデバイス１０の起動直後に、ＣＰＵ１００は、内部ＲＯＭ１０２に格納されたブートプログラムによって起動される。内部ＲＡＭ１０７において、ブートプログラムが一時的に展開される。内部バス１０６は、ブートプログラム展開時に経路として使用される。   In the local device 10 shown in FIG. 1, the parts that operate immediately after power-on or device reset release are the functions of the CPU 100, PLL controller 101, internal ROM 102, driver 103, receiver 104, and SerDes input / output evaluation unit 105. An internal bus 106 and an internal RAM 107. Immediately after activation of the local device 10, the CPU 100 is activated by a boot program stored in the internal ROM 102. In the internal RAM 107, the boot program is temporarily expanded. The internal bus 106 is used as a path when the boot program is expanded.

ドライバ１０３およびレシーバ１０４は、高速シリアルＩ／Ｆの周辺装置であって、ローカルデバイス１０の電源投入直後またはリセット解除直後から自動ネゴシエーション（ＡＮ）が実施される。ＳｅｒＤｅｓ入出力評価部１０５の一部の機能により、ドライバ１０３およびレシーバ１０４が制御される。   The driver 103 and the receiver 104 are high-speed serial I / F peripheral devices, and autonegotiation (AN) is performed immediately after the local device 10 is turned on or immediately after reset is released. The driver 103 and the receiver 104 are controlled by some functions of the SerDes input / output evaluation unit 105.

本実施形態のローカルデバイスでは、デマルチプレクサ１０１２において、メインＰＬＬ１０１１からのクロックを、通常起動時とＳｅｒＤｅｓ評価時とで出力先を切り分ける。これにより、デバイスのコンフィグレーションが行われる前に、メインＰＬＬ１０１１をサンプリングクロック生成用のＰＬＬとして使用することが可能となっている。   In the local device of this embodiment, the demultiplexer 1012 divides the output destination of the clock from the main PLL 1011 between normal startup and SerDes evaluation. Thus, the main PLL 1011 can be used as a sampling clock generation PLL before device configuration.

ＳｅｒＤｅｓ評価時において、メインＰＬＬ１０１１から出力されたサンプリングクロックが、デマルチプレクサ１０１２を介してＣＰＵ１００およびＳｅｒＤｅｓ入出力評価部１０５に供給される。ＣＰＵ１００は、内部ＲＯＭ１０２に格納されているＳｅｒＤｅｓ評価用の制御プログラム（ブートプログラム）にて起動されている。ＳｅｒＤｅｓ入出力評価部１０５は、高速シリアルＩ／Ｆのローカルドライバとリモートドライバ（リンク相手のドライバ）のエンファシス設定とスイング設定の評価を行う。ＳｅｒＤｅｓ入出力評価部１０５による評価中にサンプリングされたデータは、電源投入後は未使用である内部ＲＡＭ１０７へ内部バス１０６を介して一時的に格納される。このような構成により、デバイスへの電源投入後またはリセット解除後に自動的にＳｅｒＤｅｓ評価を実施することができる。   At the time of SerDes evaluation, the sampling clock output from the main PLL 1011 is supplied to the CPU 100 and the SerDes input / output evaluation unit 105 via the demultiplexer 1012. The CPU 100 is activated by a SerDes evaluation control program (boot program) stored in the internal ROM 102. The SerDes input / output evaluation unit 105 evaluates the emphasis setting and the swing setting of the local driver and the remote driver (link partner driver) of the high-speed serial I / F. Data sampled during the evaluation by the SerDes input / output evaluation unit 105 is temporarily stored via the internal bus 106 in the internal RAM 107 that is unused after the power is turned on. With such a configuration, SerDes evaluation can be automatically performed after power-on to the device or after reset is released.

加えて、メインＰＬＬ１０１１および内部ＲＡＭ１０７を、通常起動時とＳｅｒＤｅｓ評価時とで併用することで、回路規模を小さくすることができ、コストを削減することができる。   In addition, by using the main PLL 1011 and the internal RAM 107 together at the time of normal activation and SerDes evaluation, the circuit scale can be reduced and the cost can be reduced.

また、上記のような特徴的な構成により、自動ネゴシエーション処理にＳｅｒＤｅｓ評価処理を組み込むことが可能となり、デバイスのコンフィグレーションとともにＳｅｒＤｅｓ評価を行うことができる。   In addition, the characteristic configuration as described above makes it possible to incorporate the SerDes evaluation process into the auto-negotiation process, and the SerDes evaluation can be performed together with the device configuration.

図２は、ＳｅｒＤｅｓ評価処理が組み込まれた自動ネゴシエーション処理の一手順を示すフローチャートである。この自動ネゴシエーション処理は、ＳｅｒＤｅｓ入出力評価部１０５により実行される。   FIG. 2 is a flowchart showing a procedure of an auto-negotiation process in which the SerDes evaluation process is incorporated. This automatic negotiation process is executed by the SerDes input / output evaluation unit 105.

図２に示す手順において、ステップ２００の「AN Start」は、Ｅｔｈｅｒｎｅｔ（登録商標）の自動ネゴシエーションのフローとしてＩＥＥＥ８０２．３に掲げられている自動ネゴシエーション処理の開始を示す。   In the procedure shown in FIG. 2, “AN Start” in step 200 indicates the start of the auto-negotiation process listed in IEEE 802.3 as the Ethernet (registered trademark) auto-negotiation flow.

ステップ２００の「AN Start」に続いて、自動ネゴシエーションを有効にし（ステップ２０１の「AN Enable」）、自動ネゴシエーション処理を開始させる（ステップ２０２の「AN Restart」）。次に、ローカルデバイス１０のＳｅｒＤｅｓ能力をリンク相手へ通知する（ステップ２０３の「Ability Detect」）。次に、リンク相手のＳｅｒＤｅｓ能力を受信する（ステップ２０４の「Acknowledge Detect」）。次に、ローカルデバイスとリンク相手の能力が一致するか否かを確認する（ステップ２０５の「Complete Acknowledge」）。能力確認後のリンク確立確認として、アイドルパターンの送出及び受信を行う（ステップ２０６の「Idle Detect」）。次に、リンク確立の確認完了の処理を行う（ステップ２０７の「1st Link ＯＫ」）。ＩＥＥＥ８０２．３では、この確認完了の処理は、"Link OK"と表記されている。   Subsequent to “AN Start” in Step 200, the auto negotiation is enabled (“AN Enable” in Step 201), and the auto negotiation process is started (“AN Restart” in Step 202). Next, the SerDes capability of the local device 10 is notified to the link partner (“Ability Detect” in step 203). Next, the SerDes capability of the link partner is received (“Acknowledge Detect” in step 204). Next, it is confirmed whether or not the capabilities of the local device and the link partner match (“Complete Acknowledge” in step 205). As a link establishment confirmation after the capability confirmation, an idle pattern is transmitted and received (“Idle Detect” in step 206). Next, a link establishment confirmation completion process is performed (“1st Link OK” in step 207). In IEEE 802.3, this confirmation completion process is described as “Link OK”.

本実施形態では、上記のステップ２０７までのフローに対し、ＳｅｒＤｅｓ評価用の新たなステップ２０８〜２１２が追加されている。   In the present embodiment, new steps 208 to 212 for SerDes evaluation are added to the flow up to step 207 described above.

まず、ステップ２０８の「SerDes Driver Setting」で、ＳｅｒＤｅｓの設定を行う。次に、ステップ２０９の「Re-Auto Negotiation」で、ローカルドライバの設定変更後に、再度、リンク確立を行う。この「Re-Auto Negotiation」の処理では、上述のステップ２０１〜２０６が実行される。   First, SerDes is set in “SerDes Driver Setting” in step 208. Next, in “Re-Auto Negotiation” in step 209, the link establishment is performed again after changing the setting of the local driver. In the “Re-Auto Negotiation” process, the above-described steps 201 to 206 are executed.

次に、ステップ２１０の「SerDes Setting evaluation」で、ステップ２０８で行われた設定が適切か否かを判定する。この「SerDes Setting evaluation」の処理は、自デバイスのＳｅｒＤｅｓ設定の評価ステップと、リンク相手のＳｅｒＤｅｓ設定の評価ステップとを含む。リンク相手のＳｅｒＤｅｓ設定の評価ステップでは、リンク相手から送信された信号（レスポンス）を受信し、該受信信号の出力（スイングの大小、エンファシスの強弱）が適切か否かを評価し、その評価結果をレスポンスとしてリンク相手に送信する。一方、自デバイスのＳｅｒＤｅｓ設定の評価ステップでは、送信出力の設定（スイングとエンファシスの設定）が適切であったか否かの評価結果をリンク相手から受信し、その受信評価結果を送信出力に反映する。   Next, in “SerDes Setting evaluation” in step 210, it is determined whether or not the setting performed in step 208 is appropriate. The process of “SerDes Setting evaluation” includes an evaluation step of SerDes setting of the own device and an evaluation step of SerDes setting of the link partner. In the link partner SerDes setting evaluation step, a signal (response) transmitted from the link partner is received, whether or not the output of the received signal (the magnitude of the swing, the strength of emphasis) is appropriate, and the evaluation result Is sent as a response to the link partner. On the other hand, in the evaluation step of the SerDes setting of the own device, the evaluation result as to whether or not the transmission output setting (swing and emphasis setting) is appropriate is received from the link partner, and the reception evaluation result is reflected in the transmission output.

ＳｅｒＤｅｓ設定が適切で無い場合は、ステップ２０８の処理に戻る（ステップ２００１）。設定が適切である場合は、ステップ２１１の「2nd Link OK」で、ステップ２１０の評価結果がＯＫとなった状態であることを確認する。そして、ステップ２１２の「AN complete」で、自動ネゴシエーションが完了した状態であることを確認する。   If the SerDes setting is not appropriate, the process returns to step 208 (step 2001). If the setting is appropriate, “2nd Link OK” in step 211 confirms that the evaluation result in step 210 is OK. In step 212, “AN complete” confirms that auto-negotiation has been completed.

次に、本実施形態のローカルデバイスの特徴部の構成および動作をさらに詳細に説明する。   Next, the configuration and operation of the characteristic part of the local device of the present embodiment will be described in more detail.

他の機能部１０８を起動させるために、ローカルデバイス１０を含む装置全体のホストＣＰＵによって展開されるブート用ファームウェア（ＷＦ／Ｗ）がローカルデバイス１０へロードされる。このブート用ファームウェアのロード前に、電源投入及びデバイスリセット解除直後から動作する上記の各機能部のみを利用し、ＳｅｒＤｅｓのエンファシス設定およびスイング設定の評価を行う。この評価を実現するため、ＳｅｒＤｅｓ入出力評価部１０５は、図３に示すような構成を有する。   In order to activate the other function unit 108, boot firmware (WF / W) developed by the host CPU of the entire apparatus including the local device 10 is loaded into the local device 10. Before loading the boot firmware, the SerDes emphasis setting and the swing setting are evaluated using only each of the above-described functional units that operate immediately after power-on and device reset cancellation. In order to realize this evaluation, the SerDes input / output evaluation unit 105 has a configuration as shown in FIG.

図３を参照すると、ＳｅｒＤｅｓ入出力評価部１０５は、ＣＤＲ（Clock Data Recovery）回路３００、同期部３０１、リクエスト／レスポンス検出部３０２、サンプリング部３０３、ＵＩ（Unit Interval）検出部３０４、ＴＸドライバ出力決定部３０５、ＳｅｒＤｅｓ制御部３０６、ＲＸ比較部３０７、ＤＣスペックテーブル３０８、ジッタスペックテーブル３０９、マルチプレクサ３１０、ＲＸ／ＴＸカウンタ３１１、およびＴＸタイマ３１２を有する。   Referring to FIG. 3, the SerDes input / output evaluation unit 105 includes a CDR (Clock Data Recovery) circuit 300, a synchronization unit 301, a request / response detection unit 302, a sampling unit 303, a UI (Unit Interval) detection unit 304, and a TX driver output. A determination unit 305, a SerDes control unit 306, an RX comparison unit 307, a DC specification table 308, a jitter specification table 309, a multiplexer 310, an RX / TX counter 311, and a TX timer 312 are included.

ＣＤＲ回路３００は、リンク相手からの高速シリアル受信信号からクロックとデータをリカバリする。リカバリした受信クロックは同期部３０１へ供給され、リカバリした受信データはリクエスト／レスポンス検出部３０２に供給される。図１に示したデマルチプレクサの「０」端子から出力されたサンプリングクロックが同期部３０１に供給される。   The CDR circuit 300 recovers the clock and data from the high-speed serial reception signal from the link partner. The recovered reception clock is supplied to the synchronization unit 301, and the recovered reception data is supplied to the request / response detection unit 302. The sampling clock output from the “0” terminal of the demultiplexer illustrated in FIG. 1 is supplied to the synchronization unit 301.

同期部３０１は、入力されたサンプリングクロックをＣＤＲ回路３００から供給されるクロックに同期させる。すなわち、同期部３０１は、受信データのサンプリングデータにバラつきが発生しないように、サンプリングクロックと受信データの同期を取る。受信データとの同期が取られたサンプリングクロックは、同期部３０１からサンプリング部３０３およびＴＸタイマ３１２に供給される。   The synchronization unit 301 synchronizes the input sampling clock with the clock supplied from the CDR circuit 300. That is, the synchronization unit 301 synchronizes the sampling clock and the reception data so that the sampling data of the reception data does not vary. The sampling clock synchronized with the received data is supplied from the synchronization unit 301 to the sampling unit 303 and the TX timer 312.

リクエスト／レスポンス検出部３０２は、ＣＤＲ回路３００でリカバリした受信データがローカルデバイスのＳｅｒＤｅｓ評価リクエストに対するレスポンスなのか、リンク相手からのＳｅｒＤｅｓ評価リクエストなのかを判定する。具体的には、受信データがローカルデバイスのＳｅｒＤｅｓ評価リクエストに対するレスポンスである場合は、そのことを示すフラグ「Res. flag」が受信データに付与されている。このフラグに基づいて、受信データがレスポンスであるか否かの判定を行うことができる。また、受信データがリンク相手からのＳｅｒＤｅｓ評価リクエストである場合は、そのことを示すフラグ「Req. flag」が受信データに付与されている。このフラグに基づいて、受信データがリクエストであるか否かの判定を行うことができる。   The request / response detection unit 302 determines whether the received data recovered by the CDR circuit 300 is a response to the SerDes evaluation request of the local device or a SerDes evaluation request from the link partner. Specifically, when the received data is a response to the SerDes evaluation request of the local device, a flag “Res. Flag” indicating that is added to the received data. Based on this flag, it can be determined whether or not the received data is a response. If the received data is a SerDes evaluation request from the link partner, a flag “Req. Flag” indicating that is added to the received data. Based on this flag, it can be determined whether or not the received data is a request.

受信データがローカルデバイスのＳｅｒＤｅｓ評価リクエストに対するレスポンスである場合、リクエスト／レスポンス検出部３０２は、そのローカルデバイスＳｅｒＤｅｓ評価レスポンス情報をＴＸドライバ出力決定部３０５に供給する。受信データがリンク相手からのＳｅｒＤｅｓ評価リクエストである場合は、リクエスト／レスポンス検出部３０２は、その受信データをサンプリング部３０３に供給する。   When the received data is a response to the SerDes evaluation request of the local device, the request / response detection unit 302 supplies the local device SerDes evaluation response information to the TX driver output determination unit 305. When the received data is a SerDes evaluation request from the link partner, the request / response detection unit 302 supplies the received data to the sampling unit 303.

サンプリング部３０３は、同期部３０１からのサンプリングクロックに基づいて、リクエスト／レスポンス検出部３０２からの受信データの波形信号をサンプリングする。サンプリングデータは、サンプリング部３０３からＵＩ検出部３０４に供給される。また、サンプリングデータは、サンプリング部３０３から内部バス１０６を介して内部ＲＡＭ１０２に格納される。   The sampling unit 303 samples the waveform signal of the received data from the request / response detection unit 302 based on the sampling clock from the synchronization unit 301. Sampling data is supplied from the sampling unit 303 to the UI detection unit 304. The sampling data is stored in the internal RAM 102 from the sampling unit 303 via the internal bus 106.

ＵＩ検出部３０４は、サンプリング部３０３からのサンプリングデータから、ＵＩ（Unit Interval）の位置（例えば、サイクル周期）を特定し、その位置を示すフラグをサンプリングデータに付ける。フラグ付けがなされたデータは、ＵＩ位置データ（UI Position Data）として、ＵＩ検出部３０４から内部バス１０６を介して内部ＲＡＭ１０２に格納される。   The UI detection unit 304 specifies the position (for example, cycle period) of UI (Unit Interval) from the sampling data from the sampling unit 303, and attaches a flag indicating the position to the sampling data. The flagged data is stored as UI position data (UI Position Data) from the UI detection unit 304 into the internal RAM 102 via the internal bus 106.

ＤＣスペックテーブル３０９には、高速シリアル信号の受信スペックのデータ（最小値と最大値）が格納されている。ジッタスペックテーブル３０９には、周期的ジッタスペック(Periodic Jitter Spec.)のデータが格納されている。   The DC specification table 309 stores data (minimum value and maximum value) of reception specifications of high-speed serial signals. The jitter specification table 309 stores periodic jitter specification (Periodic Jitter Spec.) Data.

ＣＰＵ１００の制御により、内部バス１０６を通じて、サンプリングデータおよびＵＩ位置データが、内部ＲＡＭ１０２からＲＸ比較器３０７へ供給される。ＲＸ比較器３０７は、内部ＲＡＭ１０２から読み出されたサンプリングデータの振幅がＤＣスペックテーブル３０９に格納されたＤＣスペックデータ（最大値および最小値）の範囲内であるか否かを判定する（振幅比較）。また、ＲＸ比較器３０７は、内部ＲＡＭ１０２から読み出された複数周期分のＵＩ位置データに基づいて、サンプリングクロックの立ち上がりエッジとＵＩ位置の差分時間からジッタを測定し、その測定値がジッタスペックテーブル３０９に格納されたジッタスペックデータ（周期的ジッタスペック情報）の範囲内であるか否かを判定する（ジッタ比較）。ここで、差分時間は、ＵＩ位置により得られるサイクル周期とサンプリングクロックのサイクル周期の間の時間差に対応する。振幅比較結果およびジッタ比較結果は、ＲＸ評価結果としてＲＸ比較器３０７からマルチプレクサ３１０の「１」端子に供給される。   Under the control of the CPU 100, sampling data and UI position data are supplied from the internal RAM 102 to the RX comparator 307 through the internal bus 106. The RX comparator 307 determines whether or not the amplitude of the sampling data read from the internal RAM 102 is within the range of the DC spec data (maximum value and minimum value) stored in the DC spec table 309 (amplitude comparison). ). The RX comparator 307 measures jitter from the difference time between the rising edge of the sampling clock and the UI position based on the UI position data for a plurality of cycles read from the internal RAM 102, and the measured value is the jitter specification table. It is determined whether or not it is within the range of the jitter specification data (periodic jitter specification information) stored in 309 (jitter comparison). Here, the difference time corresponds to the time difference between the cycle period obtained by the UI position and the cycle period of the sampling clock. The amplitude comparison result and the jitter comparison result are supplied from the RX comparator 307 to the “1” terminal of the multiplexer 310 as the RX evaluation result.

ＴＸドライバ出力決定部３０５は、リクエスト／レスポンス検出部３０２から供給されるローカルデバイスＳｅｒＤｅｓ評価レスポンスデータに基づいて、図１に示したドライバ１０３（ＴＸドライバ）の出力の増減量を決定する。ＳｅｒＤｅｓ制御部３０６は、ＴＸドライバ出力決定部３０５による決定結果に基づいて、ドライバ１０３（ＴＸドライバ）の出力を増減するためのＴＸ設定値情報を出力する。ＴＸ設定値情報は、ＳｅｒＤｅｓ制御部３０６からマルチプレクサ３１０の「０」端子に供給される。   The TX driver output determination unit 305 determines an increase / decrease amount of the output of the driver 103 (TX driver) illustrated in FIG. 1 based on the local device SerDes evaluation response data supplied from the request / response detection unit 302. The SerDes control unit 306 outputs TX set value information for increasing or decreasing the output of the driver 103 (TX driver) based on the determination result by the TX driver output determination unit 305. The TX set value information is supplied from the SerDes control unit 306 to the “0” terminal of the multiplexer 310.

マルチプレクサ３１０は、ＣＰＵ１００からの制御に従い、ＲＸ比較器３０７からのＲＸ評価結果とＳｅｒＤｅｓ制御部３０６からのＴＸ設定値情報を選別する。マルチプレクサ３１０の出力は、図１に示したドライバ１０３に供給される。   The multiplexer 310 selects the RX evaluation result from the RX comparator 307 and the TX set value information from the SerDes control unit 306 according to the control from the CPU 100. The output of the multiplexer 310 is supplied to the driver 103 shown in FIG.

次に、ローカルデバイスの動作を、図３から図５を参照して詳細に説明する。図４および図５は、図３に示したＳｅｒＤｅｓ入出力評価部１０５の動作を説明するためのフローチャートである。   Next, the operation of the local device will be described in detail with reference to FIGS. 4 and 5 are flowcharts for explaining the operation of the SerDes input / output evaluation unit 105 shown in FIG.

まず、ＣＰＵ１００が、ＲＸ／ＴＸカウンタ３１１のＴＸカウンタのカウント値を調べ、そのカウント値に基づいて、ＳｅｒＤｅｓ評価が初期状態かどうかを確認する（図４のステップ４０１）。カウント値が０である場合は、初期状態であると判定する。カウント値が１以上であれば、初期状態ではないと判定する。   First, the CPU 100 checks the count value of the TX counter of the RX / TX counter 311 and confirms whether the SerDes evaluation is in the initial state based on the count value (step 401 in FIG. 4). When the count value is 0, it is determined that the current state is the initial state. If the count value is 1 or more, it is determined that the current state is not the initial state.

ステップ４０１にて初期状態でないと判定された場合は、ＣＰＵ１００は、内部バス１０６を介してリクエスト／レスポンス検出部３０２にアクセスし、ＣＤＲ回路３００でリカバリした受信データに付与されたフラグを確認する（図４のステップ４０２）。   When it is determined in step 401 that the state is not the initial state, the CPU 100 accesses the request / response detection unit 302 via the internal bus 106 and confirms the flag given to the received data recovered by the CDR circuit 300 ( Step 402 in FIG.

リカバリした受信データのフラグがリンク相手からのリクエストフラグである場合は、ＣＰＵ１００は、内部バス１０６を介してＲＸ／ＴＸカウンタ３０５にアクセスし、リンク相手からの何回目のリクエストフラグであるのかを管理するためのＲＸカウンタセット処理を行う（図４のステップ４０３）。   If the recovered received data flag is a request flag from the link partner, the CPU 100 accesses the RX / TX counter 305 via the internal bus 106 and manages the request flag from the link partner. RX counter setting processing is performed (step 403 in FIG. 4).

次に、サンプリング部３０３が、同期部３０１からのサンプリングクロックに基づいて、ＣＤＲ回路３００でリカバリした受信データをサンプリングする（図４のステップ４０４）。サンプリングデータは、ＵＩ検出部３０４に供給されるとともに、内部バス１０６を介して内部ＲＡＭ１０２に格納される。   Next, the sampling unit 303 samples the received data recovered by the CDR circuit 300 based on the sampling clock from the synchronization unit 301 (step 404 in FIG. 4). The sampling data is supplied to the UI detection unit 304 and stored in the internal RAM 102 via the internal bus 106.

次に、ＵＩ検出部３０４が、サンプリング部３０３からのサンプリングデータについて、その振幅情報から０Ｖとのクロスポイントを検出し、ＵＩの位置を特定する（図４のステップ４０５）。具体的には、ＵＩ検出部３０４は、サンプリングポイントが０Ｖを跨ぐ箇所をＵＩと認識し、そのサンプリングポイントを、リカバリした受信データのＵＩ位置データとして、内部バス１０６を介して内部ＲＡＭ１０２に格納する。ＵＩ位置データは、ステップ４０４で得られたサンプリングデータと関連付けて内部ＲＡＭ１０２に格納される。この関連付けでは、ＵＩの位置がどのサンプリングポイントに対応するかがわかるような括り付けを行う。   Next, the UI detection unit 304 detects a cross point of 0 V from the amplitude information of the sampling data from the sampling unit 303, and specifies the UI position (step 405 in FIG. 4). Specifically, the UI detection unit 304 recognizes a location where the sampling point crosses 0V as a UI, and stores the sampling point in the internal RAM 102 via the internal bus 106 as UI position data of the recovered received data. . The UI position data is stored in the internal RAM 102 in association with the sampling data obtained in step 404. In this association, grouping is performed so that it can be understood which sampling point corresponds to the position of the UI.

次に、ＣＰＵ１００による制御に基づき、内部ＲＡＭ１０２に格納されているサンプリングデータが、内部バス１０６を通じてＲＸ比較器３０７へ供給される。そして、ＲＸ比較器３０７が、内部ＲＡＭ１０２から読み出されたサンプリングデータの振幅がＤＣスペックテーブル３０９に格納されたスペックデータ（最大値および最小値）の範囲内であるか否かを判定する（図４のステップ４０６）。   Next, the sampling data stored in the internal RAM 102 is supplied to the RX comparator 307 through the internal bus 106 based on control by the CPU 100. Then, the RX comparator 307 determines whether or not the amplitude of the sampling data read from the internal RAM 102 is within the range of the spec data (maximum value and minimum value) stored in the DC spec table 309 (FIG. Step 406 of 4).

ステップ４０６で、サンプリングデータの振幅がＤＣスペックの範囲外（DC Spec. OUT）と判定された場合は、ＲＸ比較器３０７は、ＳｅｒＤｅｓ用のパケットの中に埋め込むフラグに、スイングアップフラグまたはスイングダウンフラグを立てる（図４のステップ４０７）。具体的には、サンプリングデータの振幅がＤＣスペックの最小値より小さい場合は、スイングアップフラグを立て、サンプリングデータの振幅がＤＣスペックの最大値より大きい場合は、スイングダウンフラグを立てる。   If it is determined in step 406 that the amplitude of the sampling data is out of the DC specification range (DC Spec. OUT), the RX comparator 307 adds a swing-up flag or a swing-down flag to the flag embedded in the SerDes packet. A flag is set (step 407 in FIG. 4). Specifically, a swing-up flag is set when the amplitude of the sampling data is smaller than the minimum value of the DC specification, and a swing-down flag is set when the amplitude of the sampling data is larger than the maximum value of the DC specification.

次に、ＣＰＵ１００による制御に基づき、内部ＲＡＭ１０２に格納されている複数周期分のＵＩ位置データが、内部バス１０６を通じてＲＸ比較器３０７へ供給される。そして、ＲＸ比較器３０７が、内部ＲＡＭ１０２から読み出された複数周期分のＵＩ位置データに基づいて、サンプリングクロックの立ち上がりエッジとＵＩ位置の差分時間からジッタを測定し、その測定値がジッタスペックテーブル３０９に格納されたジッタスペックデータの範囲内であるか否かを判定する（図４のステップ４０８）。   Next, based on control by the CPU 100, UI position data for a plurality of cycles stored in the internal RAM 102 is supplied to the RX comparator 307 through the internal bus 106. The RX comparator 307 measures jitter from the difference time between the rising edge of the sampling clock and the UI position based on the UI position data for a plurality of periods read from the internal RAM 102, and the measured value is the jitter specification table. It is determined whether it is within the range of the jitter specification data stored in 309 (step 408 in FIG. 4).

ステップ４０６でサンプリングデータの振幅がＤＣスペック範囲内（DC Spec. In）と判定され、かつ、ステップ４０８でジッタの測定値がジッタスペック範囲内（Jitter Spec. In）と判定された場合は、ＲＸ比較器３０７は、ＳｅｒＤｅｓ用のパケットにＲＸコンプリートフラグを付与する（図４のステップ４０９）。ＲＸコンプリートフラグは、リンク相手からのＳｅｒＤｅｓ出力に対する修正を行う必要がないことを示す。   If it is determined in step 406 that the amplitude of the sampling data is within the DC spec range (DC Spec. In) and the measured jitter value is determined in step 408 to be within the jitter spec range (Jitter Spec. In), RX The comparator 307 adds an RX complete flag to the SerDes packet (step 409 in FIG. 4). The RX complete flag indicates that it is not necessary to correct the SerDes output from the link partner.

ステップ４０８でジッタの測定値がジッタスペック範囲外（Jitter Spec. OUT）と判定された場合は、ＲＸ比較器３０７は、ＳｅｒＤｅｓ用のパケットにエンファシスアップフラグまたはエンファシスダウンフラグを立てる（図４のステップ４１０）。具体的には、ジッタの測定値がジッタスペックの期待値より小さい場合は、エンファシスアップフラグを立て、ジッタの測定値がジッタスペックの期待値より大きい場合は、エンファシスダウンフラグを立てる。   If it is determined in step 408 that the measured jitter value is outside the jitter specification range (Jitter Spec. OUT), the RX comparator 307 sets an emphasis up flag or an emphasis down flag in the SerDes packet (step in FIG. 4). 410). Specifically, when the measured value of jitter is smaller than the expected value of the jitter specification, an emphasis up flag is set, and when the measured value of jitter is larger than the expected value of the jitter specification, an emphasis down flag is set.

上記のＤＣスペック比較およびジッタスペック比較を行った後で、ステップ４０９でＲＸコンプリートフラグを立てた後に、または、ステップ４１０でエンファシスアップフラグまたはエンファシスダウンフラグを立てた後に、ＲＸ比較器３０７は、レスポンスフラグおよびＩＤをＳｅｒＤｅｓ用のパケットに付与する（図４のステップ４１１）。レスポンスフラグは、ＳｅｒＤｅｓ用のパケットがリンク相手へのレスポンスであることを示す。ＩＤは、リンク相手がいつのリクエストに対するレスポンスであるかを判断するためのものであり、ＲＸ／ＴＸカウンタ３１１のＲＸカウンタのカウント値である。   After performing the above-mentioned DC spec comparison and jitter spec comparison, after setting the RX complete flag in step 409, or after setting the emphasis up flag or emphasis down flag in step 410, the RX comparator 307 A flag and ID are assigned to the SerDes packet (step 411 in FIG. 4). The response flag indicates that the packet for SerDes is a response to the link partner. The ID is for determining when the link partner is a response to the request, and is the count value of the RX counter of the RX / TX counter 311.

次に、ＲＸ比較器３０７は、ステップ４１１でレスポンスフラグおよびＩＤが付与されたＳｅｒＤｅｓ用のパケットを、評価結果として、マルチプレクサ３１０を介してリンク相手へ送信する（図４のステップ４１２）。その後、再び「ＳｅｒＤｅｓ評価Ｓｔａｒｔ」からの処理を実行する。   Next, the RX comparator 307 transmits the SerDes packet to which the response flag and the ID are assigned in Step 411 to the link partner as an evaluation result via the multiplexer 310 (Step 412 in FIG. 4). Thereafter, the processing from “SerDes Evaluation Start” is executed again.

ステップ４０１において、ＴＸカウンタ値が０である場合は、ＣＰＵ１００は、ＳｅｒＤｅｓ評価が初期処理状態であると判断し、ＴＸカウンタに１をセットする（図４のステップ４１３）。そして、ＴＸドライバ出力決定部３０５が、ＳｅｒＤｅｓのスイング値を最小値に設定し（図４のステップ４１４）、ＳｅｒＤｅｓのエンファシスを最大値に設定する（図４のステップ４１５）。   In step 401, if the TX counter value is 0, the CPU 100 determines that the SerDes evaluation is in the initial processing state, and sets 1 in the TX counter (step 413 in FIG. 4). Then, the TX driver output determination unit 305 sets the SerDes swing value to the minimum value (step 414 in FIG. 4), and sets the SerDes emphasis to the maximum value (step 415 in FIG. 4).

次に、ＴＸドライバ出力決定部３０５は、ＳｅｒＤｅｓ用のパケットに、ＴＸカウンタのカウンタ値「１」をＩＤとして付与するとともに、リンク相手へのリクエストであることを示すリクエストフラグを立てる（図４のステップ４１６）。次に、ＣＰＵ１００が、ＴＸタイマ３１２をスタートさせ（図４の４１７）、同時に、ＳｅｒＤｅｓ制御部３０６が、ステップ４１３〜４１６の処理を経て各値が設定されたＳｅｒＤｅｓ用のパケットをテストパターンと一緒に送信する（図４のステップ４１８）。その後、再び「ＳｅｒＤｅｓ評価Ｓｔａｒｔ」からの処理を実行する。   Next, the TX driver output determination unit 305 assigns the counter value “1” of the TX counter to the SerDes packet as an ID, and sets a request flag indicating that the request is for the link partner (FIG. 4). Step 416). Next, the CPU 100 starts the TX timer 312 (417 in FIG. 4), and at the same time, the SerDes control unit 306 sends the SerDes packet in which each value is set through the processing of steps 413 to 416 together with the test pattern. (Step 418 in FIG. 4). Thereafter, the processing from “SerDes Evaluation Start” is executed again.

ここで、ＴＸタイマ３１２は、テストパターンの送信開始時点からレスポンスを受信するまでに要した時間をカウントする。ＳｅｒＤｅｓのスイングおよびエンファシスの設置値が不適切である場合は、リンクを張ることができず、リンク相手からレスポンスが戻ってこない。ＣＰＵ１００は、ＴＸタイマ３１２を用いて、テストパターンの送信開始後、リンク相手からのレスポンスを所定の時間内に受信できたか否かを判定する。レスポンスを所定の時間内に受信できなかった場合は、ＳｅｒＤｅｓの設定値を変更するための処理が行われる。   Here, the TX timer 312 counts the time required from when the test pattern transmission is started until the response is received. If the SerDes swing and emphasis setting values are inappropriate, a link cannot be established and no response is returned from the link partner. The CPU 100 uses the TX timer 312 to determine whether or not a response from the link partner has been received within a predetermined time after the test pattern transmission is started. If the response cannot be received within a predetermined time, processing for changing the setting value of SerDes is performed.

ステップ４０２にて受信データのフラグがローカルデバイスの評価リクエストに対するリンク相手からのレスポンスを示すレスポンスフラグであると判定された場合は、ＣＰＵ１００は、ＴＸタイマ３１２を確認する(図５のステップ５００)。この確認において、予めＳｅｒＤｅｓ評価にかかる時間が設定されたＴＸタイマ値以内にレスポンスがあった場合は、ＣＰＵ１００は、ＴＸタイマ３１２をクリアする（図５のステップ５０１）。   If it is determined in step 402 that the received data flag is a response flag indicating a response from the link partner to the local device evaluation request, the CPU 100 checks the TX timer 312 (step 500 in FIG. 5). In this confirmation, if there is a response within the TX timer value set in advance for the SerDes evaluation, the CPU 100 clears the TX timer 312 (step 501 in FIG. 5).

次に、ＣＰＵ１００は、リクエスト／レスポンス検出部３０２にアクセスし、リンク相手からのＳｅｒＤｅｓ評価結果にＲＸコンプリートフラグが立っているか否かを確認する（図５のステップ５０２）。   Next, the CPU 100 accesses the request / response detection unit 302 and confirms whether or not the RX complete flag is set in the SerDes evaluation result from the link partner (step 502 in FIG. 5).

ステップ５０２でＳｅｒＤｅｓ評価結果にＲＸコンプリートフラグが立っていると判定された場合は、ＴＸドライバ出力決定部３０５は、ＳｅｒＤｅｓ用のパケットに、ＴＸコンプリートフラグを立てる（図５の５０３）。この後、図４のステップ４１９の処理が実行される。   When it is determined in step 502 that the RX complete flag is set in the SerDes evaluation result, the TX driver output determination unit 305 sets the TX complete flag in the SerDes packet (503 in FIG. 5). Thereafter, the process of step 419 in FIG. 4 is executed.

ステップ５０２でＳｅｒＤｅｓ評価結果にＲＸコンプリートフラグが立っていないと判定された場合は、ＣＰＵ１００は、リクエスト／レスポンス検出部３０２を通じてスイングフラグが立っているか否かを確認する（図５のステップ５０４）。   If it is determined in step 502 that the RX complete flag is not set in the SerDes evaluation result, the CPU 100 checks whether or not the swing flag is set through the request / response detection unit 302 (step 504 in FIG. 5).

ステップ５０４でスイングフラグが立っていると判定された場合は、ＴＸドライバ出力決定部３０５は、そのフラグの指示に従い、スイングアップまたはスイングダウンの処理を１回分（１ステップ分）だけ実効する（図５のステップ５０５）。   If it is determined in step 504 that the swing flag is set, the TX driver output determination unit 305 executes the swing-up or swing-down process for one time (one step) according to the instruction of the flag (FIG. 5). 5 step 505).

次に、ＣＰＵ１００は、リクエスト／レスポンス検出部３０２を通じてエンファシスフラグが立っているか否かを確認する（図５のステップ５０６）。ステップ５０６でエンファシスフラグが立っていると判定された場合は、ＴＸドライバ出力決定部３０５は、そのフラグの指示に従い、エンファシスアップまたはエンファシスダウンの処理を１回分（１ステップ分）だけ実行する（図５のステップ５０７）。   Next, the CPU 100 confirms whether or not an emphasis flag is set through the request / response detection unit 302 (step 506 in FIG. 5). If it is determined in step 506 that the emphasis flag is set, the TX driver output determination unit 305 executes the emphasis up or emphasis down process once (one step) in accordance with the instruction of the flag (FIG. 5). 5 507).

ステップ５００において、ＴＸタイマ３１２がタイムアウトしてもレスポンスを受信できなかった場合は、ＣＰＵ１００が、ＴＸ側のスイング設定が適切でなく、リンクアップに失敗したものと判断する。そして、ＴＸドライバ出力決定部３０５が、前回設定していたスイング設定と最大スイング設定の中間のスイング設定を行い（図５のステップ５１２）、エンファシスの設定値として最大値を設定する（図５のステップ５１３）。   In step 500, if the response is not received even if the TX timer 312 times out, the CPU 100 determines that the TX-side swing setting is not appropriate and the link up has failed. Then, the TX driver output determining unit 305 performs an intermediate swing setting between the previously set swing setting and the maximum swing setting (step 512 in FIG. 5), and sets the maximum value as the emphasis setting value (in FIG. 5). Step 513).

ステップ５０４〜５０７またはステップ５１２、５１３でＳｅｒＤｅｓの再設定が完了した後、ＣＰＵ１００は、ＴＸカウンタの値を１インクリメントする（図５のステップ５０８）。次に、ＴＸドライバ出力決定部３０５が、ＳｅｒＤｅｓ用のパケットに、そのＴＸカウンタ値をＩＤとして付与し、リクエストフラグを立てる（図５のステップ５０９）。次に、ＣＰＵ１００が、ＴＸタイマ３１２をスタートする（図５のステップ５１０）。これと同時に、ＳｅｒＤｅｓ制御部３０６が、ステップ５０４〜５０７またはステップ５１２、５１３の処理とステップ５０８、５０９の処理を経て各値が設定されたＳｅｒＤｅｓ用のパケットをテストパターンと一緒に送信する（図５のステップ５１１）。その後、再び「ＳｅｒＤｅｓ評価Ｓｔａｒｔ」からの処理を実行する。   After completing the reset of SerDes in steps 504 to 507 or steps 512 and 513, the CPU 100 increments the value of the TX counter by 1 (step 508 in FIG. 5). Next, the TX driver output determination unit 305 assigns the TX counter value as an ID to the SerDes packet and sets a request flag (step 509 in FIG. 5). Next, the CPU 100 starts the TX timer 312 (step 510 in FIG. 5). At the same time, the SerDes control unit 306 transmits a SerDes packet in which each value is set through the processing in steps 504 to 507 or steps 512 and 513 and the processing in steps 508 and 509 together with the test pattern (see FIG. 5 511). Thereafter, the processing from “SerDes Evaluation Start” is executed again.

最後に、ＣＰＵ１００は、リクエスト／レスポンス検出部３０２を通じて、リンク相手のＳｅｒＤｅｓ評価結果（図４のステップ４０９のＲＸコンプリートフラグ）とローカルデバイスのＳｅｒＤｅｓ評価結果（図５のステップ５０３のＴＸコンプリートフラグ）を確認する（図４のステップ４１９）。ＲＸコンプリートフラグおよびＴＸコンプリートフラグがともに立っていることが確認された場合に、ＳｅｒＤｅｓ評価の処理は終了する。ＲＸコンプリートフラグおよびＴＸコンプリートフラグの少なくとも一方が立っていない場合は、再び「ＳｅｒＤｅｓ評価Ｓｔａｒｔ」からの処理に戻り、フラグが立っていない側の評価を継続して実行する。   Finally, the CPU 100 transmits the SerDes evaluation result of the link partner (RX complete flag at step 409 in FIG. 4) and the SerDes evaluation result of the local device (TX complete flag at step 503 in FIG. 5) through the request / response detection unit 302. Confirmation (step 419 in FIG. 4). When it is confirmed that both the RX complete flag and the TX complete flag are standing, the SerDes evaluation process ends. When at least one of the RX complete flag and the TX complete flag is not set, the process returns to the processing from “SerDes Evaluation Start” again, and the evaluation on the side where the flag is not set is continuously executed.

尚、図４および図５に示した処理を実行するための前提条件として、ローカルデバイスからＴＸのＳｅｒＤｅｓ評価リクエストを受けたリンク相手は、ローカルデバイスに対して、ＴＸのＳｅｒＤｅｓ評価レスポンスを返すまでは、リンク相手側のＴＸのＳｅｒＤｅｓのスイング設定及びエンファシス設定は行わないものとする。   As a precondition for executing the processing shown in FIGS. 4 and 5, the link partner that has received the TX SerDes evaluation request from the local device returns a TX SerDes evaluation response to the local device. The TX SerDes swing setting and emphasis setting on the link partner side are not performed.

また、図２のステップ２０８の処理が、図４および図５におけるスイングやエンファシスのアップ／ダウンのセッティングに対応し、図２のステップ２１０の処理が、図４におけるスイングやエンファシスのスペック比較に対応する。   2 corresponds to the swing / emphasis up / down setting in FIG. 4 and FIG. 5, and step 210 in FIG. 2 corresponds to the swing / emphasis specification comparison in FIG. To do.

次に、ＲＸ比較器３０７の具体的な動作について説明する。   Next, a specific operation of the RX comparator 307 will be described.

図６は、ＲＸ比較器３０７によるＤＣスペック比較方法を説明するための模式図である。サンプリングデータの精度を保つためにはサンプリング数が高いことが望ましいことから、図６に示す例では、前提条件として、サンプリングクロックの供給元であるＰＬＬコントローラ１０１のメインＰＬＬ１０１１の逓倍数を最大値に設定している。高速シリアルＩ／Ｆで使用されるクロックは、数パターンに決められている。これに対し、サンプリングクロックの周波数は、メインＰＬＬ１０１１の最大値に固定されるため、１ＵＩ当りのサンプリング数も数パターンに決定される。   FIG. 6 is a schematic diagram for explaining a DC spec comparison method by the RX comparator 307. Since it is desirable that the number of samplings is high in order to maintain the accuracy of the sampling data, in the example shown in FIG. 6, as a precondition, the multiplication number of the main PLL 1011 of the PLL controller 101 that is the sampling clock supply source is maximized. It is set. There are several patterns of clocks used in the high-speed serial I / F. On the other hand, since the frequency of the sampling clock is fixed to the maximum value of the main PLL 1011, the number of samplings per UI is also determined in several patterns.

図６において、符号６０３はリンク相手から受信したデータのアイダイヤグラムを示す。符号６００は振幅の最大閾値を示し、符号６０１はアイダイヤグラム６０３の開口時の振幅の最小閾値を示す。符号６０２は、ＡＣカップリング実施時のセンタレベルを示す。また、１ＵＩ当りのサンプリング数を１１サンプルとする。符号Ｄ１〜Ｄ１１は、サンプリングデータである。符号Ｓ１〜Ｓ１８は、サンプリングクロックの立ち上がりエッジのタイミングを示す。１ＵＩを１１等分した場合のＤＣスペックサンプルポイントとして、アイダイヤグラム６０３をＭｉｎｉｍｕｍ値としたスペックサンプルポイントＰ１〜Ｐ１１が決定される。このようにして決定されたＤＣスペックサンプルポイントＰ１〜Ｐ１１はそれぞれ、サンプリングデータＤ１〜Ｄ１１のＤＣスペックの最小値を示す。残りの高速シリアルＩ／Ｆで使用されるクロックの数パターンについても、同様にして、ＤＣスペックサンプルポイントを決定する。   In FIG. 6, reference numeral 603 indicates an eye diagram of data received from the link partner. Reference numeral 600 denotes a maximum amplitude threshold, and reference numeral 601 denotes a minimum amplitude threshold when the eye diagram 603 is opened. Reference numeral 602 indicates a center level when AC coupling is performed. In addition, the number of samplings per UI is 11 samples. Reference numerals D1 to D11 are sampling data. Reference numerals S1 to S18 indicate timings of rising edges of the sampling clock. Spec sample points P1 to P11 with the eye diagram 603 as a minimum value are determined as DC spec sample points when 1 UI is divided into 11 equal parts. The DC specification sample points P1 to P11 determined in this way indicate the minimum DC specification values of the sampling data D1 to D11, respectively. The DC specification sample points are determined in the same manner for the number of clock patterns used in the remaining high-speed serial I / F.

上記のようにして決定したＤＣスペックサンプルポイントを、ＤＣスペックテーブル３０８に予め格納しておく。   The DC spec sample points determined as described above are stored in the DC spec table 308 in advance.

ＤＣスペック比較を行う場合は、例えば、サンプリング部３０３から出力されたサンプリングデータからＵＩ検出部３０４が検出するマイナス振幅からプラス振幅へ転じた最初のサンプルポイント（図６のＤ１）をＵＩ位置として記憶する。そして、その記憶した最初のサンプルポイントと図６のＤＣスペックサンプルポイントのＵＩ位置に相当するＰ１との間の振幅を比較する。この振幅比較は、パターン毎に行われる。   When performing DC spec comparison, for example, the first sample point (D1 in FIG. 6) that is changed from the negative amplitude detected by the UI detection unit 304 to the positive amplitude from the sampling data output from the sampling unit 303 is stored as the UI position. To do. Then, the amplitude between the stored first sample point and P1 corresponding to the UI position of the DC specification sample point of FIG. 6 is compared. This amplitude comparison is performed for each pattern.

図７は、ＲＸ比較器３０７によるジッタスペック比較方法を説明するための模式図である。図７において、符号Ｓ１〜Ｓ１８はサンプリングクロックの立ち上がりエッジのタイミングを示し、符号７０１は０Ｖラインを示す。符号７０１、７０２はサンプリングポイント（サンプルデータ）を示す。符号７００は、図３のＵＩ検出部３０４で検出したＵＩ位置を示す。   FIG. 7 is a schematic diagram for explaining a jitter specification comparison method by the RX comparator 307. In FIG. 7, reference numerals S1 to S18 indicate the timing of the rising edge of the sampling clock, and reference numeral 701 indicates the 0V line. Reference numerals 701 and 702 denote sampling points (sample data). Reference numeral 700 indicates a UI position detected by the UI detection unit 304 of FIG.

ジッタスペック比較を行う場合は、ＵＩ検出部３０４で検出したＵＩ位置７００を基準にして、そのＵＩ位置に対応するサンプルデータ７０１を検出する。さらに、その検出したサンプルデータ７０１とその１サンプル前のサンプルデータ７０２との間を線形補間する。そして、線形補間により得られたラインと０Ｖライン７０４とのクロスポイント７０５をサンプリングする。同様な方法で、ＵＩ検出部３０４で検出した複数のＵＩ位置についてクロスポイントを取得し、それらクロスポイントから得られる周期的ジッタが、ジッタスペックテーブル３０９に格納されている周期的ジッタの範囲に収まっているか否かを判定する。この周期的ジッタの判定は、パターン毎に行われる。   When performing jitter specification comparison, sample data 701 corresponding to the UI position is detected with reference to the UI position 700 detected by the UI detection unit 304. Further, linear interpolation is performed between the detected sample data 701 and the sample data 702 one sample before. Then, the cross point 705 between the line obtained by linear interpolation and the 0V line 704 is sampled. In a similar manner, cross points are acquired for a plurality of UI positions detected by the UI detection unit 304, and the periodic jitter obtained from these cross points falls within the range of the periodic jitter stored in the jitter specification table 309. It is determined whether or not. The determination of the periodic jitter is performed for each pattern.

また、図７に示すようなクロスポイントを検出するためには、図４のステップ４１８や図５のステップ５１１で送信するテストパターンは、論理が０，１交互に連続するパターンが数回くることが望ましい。このため、ここでは、高速シリアルのアイドルパターンとして用いられるＫ２８．５＋Ｄ５．６を一使用例として挙げる。   In order to detect a cross point as shown in FIG. 7, the test pattern transmitted in step 418 of FIG. 4 or step 511 of FIG. Is desirable. Therefore, here, K28.5 + D5.6 used as a high-speed serial idle pattern is given as an example of use.

以上説明した本実施形態において、コンフィグレーション時とＳｅｒＤｅｓ評価時とでＰＬＬ回路の出力クロックの振り分けが行われる構成としており、これにより、図２に示したように自動ネゴシエーション処理にＳｅｒＤｅｓ評価処理を組み込むことが可能になっている。この構成により、デバイスコンフィグレーション前に、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）評価を自動で行うことができる低コストの半導体装置を提供することができる。   In the present embodiment described above, the configuration is such that the output clock of the PLL circuit is distributed at the time of configuration and at the time of SerDes evaluation, and as a result, the SerDes evaluation processing is incorporated into the auto-negotiation processing as shown in FIG. It is possible. With this configuration, it is possible to provide a low-cost semiconductor device that can automatically perform serializer / deserializer (SerDes) evaluation before device configuration.

また、１デバイス上でＳｅｒＤｅｓ評価を実施できるように構成しているので、デバイスへの電源投入及びリセット解除後に、自動的にＳｅｒＤｅｓ評価を実施できる。   In addition, since the SerDes evaluation can be performed on one device, the SerDes evaluation can be automatically performed after powering on the device and releasing the reset.

さらに、サンプリングクロックを固定化（メインＰＬＬのＭＡＸ値）し、且つ、サンプリングクロックをリカバリクロックと同期させることで、リカバリデータのＵＩ位置が固定化できる。このため、予めサンプリングデータと比較させるためのスペックデータを固定値として決定でき、比較処理の高速化を図ることができる。   Furthermore, the UI position of the recovery data can be fixed by fixing the sampling clock (MAX value of the main PLL) and synchronizing the sampling clock with the recovery clock. For this reason, the spec data for comparison with the sampling data can be determined as a fixed value in advance, and the comparison process can be speeded up.

これに対して、特許文献１に記載の調整方法では、スイング／エンファシスの設定を自動化することはできるものの、スイング／エンファシスの値を評価するためのテーブルをアイダイヤグラムから作成する必要がある。このため、アイダイヤグラム測定に必要な時間を判定時間として要し、短時間でスイング／エンファシスの設定を行うことは困難である。したがって、同一基板上のデバイス間のコンフィグレーションのように、短時間でスイング／エンファシスの設定を行う必要があるケースに、特許文献１に記載の調整方法をそのまま適用することは困難である。   On the other hand, in the adjustment method described in Patent Document 1, although the setting of swing / emphasis can be automated, it is necessary to create a table for evaluating the value of swing / emphasis from the eye diagram. For this reason, the time required for eye diagram measurement is required as the determination time, and it is difficult to set the swing / emphasis in a short time. Therefore, it is difficult to apply the adjustment method described in Patent Document 1 as it is to a case where swing / emphasis needs to be set in a short time, such as configuration between devices on the same substrate.

本実施形態において、図２、図４および図５に示した一連の処理は、基本的には、プログラムをコンピュータが実行することにより実現することができる。ここで、コンピュータは、各デバイスを制御するコアＣＰＵであり、例えば、ＤＳＰ（Digital Signal Processer）等である。このプログラムは、ＣＤ−ＲやＤＶＤに代表される記録媒体により提供されてもよく、また、インターネット等を通じて提供されてもよい。   In the present embodiment, the series of processes shown in FIGS. 2, 4 and 5 can be basically realized by a computer executing a program. Here, the computer is a core CPU that controls each device, such as a DSP (Digital Signal Processor). This program may be provided by a recording medium represented by CD-R or DVD, or may be provided through the Internet or the like.

（他の実施形態）
図８は、本発明の他の実施形態である半導体装置の構成を示すブロック図である。図８を参照すると、本実施形体の半導体装置は、シリアルインタフェース８０６、８０７を介して相互に通信可能に接続されたデバイス８００、８１０を有する。デバイス８００、８１０は同じ構成を有する。ここでは、デバイス８００の構成を例に、その詳細を説明する。なお、デバイス８００、８１０は同一基板上に形成されてもよく、別々の基板上に形成されてもよい。 (Other embodiments)
FIG. 8 is a block diagram showing a configuration of a semiconductor device according to another embodiment of the present invention. Referring to FIG. 8, the semiconductor device according to this embodiment includes devices 800 and 810 that are communicably connected to each other via serial interfaces 806 and 807. Devices 800 and 810 have the same configuration. Here, the details of the configuration of the device 800 will be described by way of example. Note that the devices 800 and 810 may be formed on the same substrate or may be formed on different substrates.

デバイス８００は、制御部８０１、クロック出力部８０２、デマルチプレクサ８０３、機能部８０４およびシリアライザ／デシリアライザ入出力評価部８０５を有する。   The device 800 includes a control unit 801, a clock output unit 802, a demultiplexer 803, a function unit 804, and a serializer / deserializer input / output evaluation unit 805.

クロック出力部８０２は、ＰＬＬ回路により構成されるものであって、具体的には、図１に示したＰＬＬコントローラ１０１のメインＰＬＬ１０１１である。デマルチプレクサ８０３は、第１および第２の出力端子を備え、クロック出力部８０２からのクロックを第１および第２の出力端子のいずれかから出力する。   The clock output unit 802 is configured by a PLL circuit, and specifically, is the main PLL 1011 of the PLL controller 101 shown in FIG. The demultiplexer 803 includes first and second output terminals, and outputs the clock from the clock output unit 802 from either the first or second output terminal.

機能部８０４は、デマルチプレクサ８０３の第１の出力端子から出力されたクロックに基づいて動作する。デマルチプレクサ８０３の第２の出力端子から出力されたクロックがサンプリングクロックとしてシリアライザ／デシリアライザ入出力評価部８０５に供給される。   The functional unit 804 operates based on the clock output from the first output terminal of the demultiplexer 803. The clock output from the second output terminal of the demultiplexer 803 is supplied to the serializer / deserializer input / output evaluation unit 805 as a sampling clock.

制御部８０１は、機能部８０４に対するコンフィグレーションが実行される前に、クロック出力部８０２からのクロックをデマルチプレクサ８０３の第２の出力端子から出力させ、コンフィグレーションの実行時は、クロック出力部８０２からのクロックをデマルチプレクサ８０３の第１の出力端子から出力させる。   The controller 801 outputs the clock from the clock output unit 802 from the second output terminal of the demultiplexer 803 before the configuration for the functional unit 804 is executed, and when executing the configuration, the clock output unit 802 From the first output terminal of the demultiplexer 803.

シリアライザ／デシリアライザ入出力評価部８０５は、リンク先のデバイス８１０から受信したデータをサンプリングクロックに基づいてサンプリングし、該サンプリングデータから得られたアイダイヤグラムの波形評価値が許容範囲内か否かを判定し、該判定結果を前記リンク先デバイスへ向けて送信する。また、シリアライザ／デシリアライザ入出力評価部８０５は、リンク先のデバイス８１０から自デバイスの送信データに対する波形評価値に基づく判定結果を受信し、該判定結果に基づき、自デバイスのデータ伝送条件を決定する。シリアライザ／デシリアライザ入出力評価部８０５は、図１および図３に示したシリアライザ／デシリアライザ入出力評価部１０５に対応する。   The serializer / deserializer input / output evaluation unit 805 samples the data received from the linked device 810 based on the sampling clock, and determines whether the waveform evaluation value of the eye diagram obtained from the sampling data is within the allowable range Then, the determination result is transmitted to the link destination device. Also, the serializer / deserializer input / output evaluation unit 805 receives a determination result based on the waveform evaluation value for the transmission data of the own device from the link destination device 810, and determines the data transmission condition of the own device based on the determination result. . The serializer / deserializer input / output evaluation unit 805 corresponds to the serializer / deserializer input / output evaluation unit 105 illustrated in FIGS. 1 and 3.

本実施形態においては、機能部８０４へクロックを供給するクロック出力部８０２の出力クロックを、機能部８０４に対するコンフィグレーションが実行される前に、シリアライザ／デシリアライザ評価用のサンプリングクロックとして用いる。そして、リンク先のデバイスから受信した受信データをサンプリングクロックでサンプリングし、該サンプリングデータから得られたアイダイヤグラムの波形評価値が許容範囲内か否かを判定し、該判定結果をリンク先デバイスへ向けて送信するとともに、リンク先デバイスから自デバイスの送信データに対する波形評価値に基づく判定結果を受信し、該判定結果に基づき、自デバイスのデータ伝送条件を決定する。この一連の処理は、プログラムをコンピュータが実行することにより実現することができる。ここで、コンピュータは、各デバイスを制御するコアＣＰＵであり、例えば、ＤＳＰ（Digital Signal Processer）等である。このプログラムは、ＣＤ−ＲやＤＶＤに代表される記録媒体により提供されてもよく、また、インターネット等を通じて提供されてもよい。   In the present embodiment, the output clock of the clock output unit 802 that supplies a clock to the function unit 804 is used as a sampling clock for serializer / deserializer evaluation before the configuration for the function unit 804 is executed. Then, the reception data received from the link destination device is sampled by the sampling clock, it is determined whether or not the waveform evaluation value of the eye diagram obtained from the sampling data is within the allowable range, and the determination result is sent to the link destination device. And receiving a determination result based on the waveform evaluation value for the transmission data of the own device from the link destination device, and determining the data transmission condition of the own device based on the determination result. This series of processing can be realized by a computer executing a program. Here, the computer is a core CPU that controls each device, such as a DSP (Digital Signal Processor). This program may be provided by a recording medium represented by CD-R or DVD, or may be provided through the Internet or the like.

本実施形態によれば、デバイスコンフィグレーション前に、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）評価を自動で行うことができる低コストの半導体装置を提供することができる。   According to the present embodiment, it is possible to provide a low-cost semiconductor device that can automatically perform serializer / deserializer (SerDes) evaluation before device configuration.

以上説明した各実施形態は、本発明の一例であり、その構成および動作は、発明の趣旨を逸脱しない範囲で適宜に変更することができる。   Each embodiment described above is an example of the present invention, and the configuration and operation thereof can be changed as appropriate without departing from the spirit of the invention.

本発明は、半導体装置の他、ＳｅｒＤｅｓ評価が行われる通信システム全般に適用することができる。具体的には、移動体通信システムを構成する移動局（無線通信装置）と基地局（無線通信装置）の間のシリアルデータ伝送において、本発明を適用することができる。本発明を適用した移動体通信システムも、基本的には、図８に示した構成により実現される。具体的には、移動局と基地局のそれぞれが、図８に示したデバイス８００の構成を有する。   The present invention can be applied not only to semiconductor devices but also to all communication systems in which SerDes evaluation is performed. Specifically, the present invention can be applied to serial data transmission between a mobile station (wireless communication device) and a base station (wireless communication device) constituting a mobile communication system. The mobile communication system to which the present invention is applied is also basically realized by the configuration shown in FIG. Specifically, each of the mobile station and the base station has the configuration of the device 800 shown in FIG.

具体例として、図８に示した構成を有する無線通信装置（移動局また基地局）の構成を簡単に説明する。この無線通信装置は、外部無線通信装置とシリアルインタフェースを介した無線通信が行われる無線通信装置であって、クロックを出力するクロック出力部８０２と、第１および第２の出力端子を備え、クロック出力部８０２からのクロックを第１および第２の出力端子のいずれかから出力するデマルチプレクサ８０３と、デマルチプレクサ８０３の第１の出力端子から出力されたクロックに基づいて動作する機能部８０４と、デマルチプレクサ８０３の第２の出力端子から出力されたクロックがサンプリングクロックとして供給されるシリアライザ／デシリアライザ入出力評価部８０５と、機能部８０４に対するコンフィグレーションが実行される前に、クロック出力部８０２からのクロックをデマルチプレクサ８０３の第２の出力端子から出力させ、コンフィグレーションの実行時は、クロック出力部８０２からのクロックをデマルチプレクサ８０３の第１の出力端子から出力させる制御部８０１と、を有する。シリアライザ／デシリアライザ入出力評価部８０５は、外部無線通信装置から受信したデータをサンプリングクロックに基づいてサンプリングし、該サンプリングデータから得られたアイダイヤグラムの波形評価値が許容範囲内か否かを判定し、該判定結果を前記外部無線通信装置へ向けて送信する。また、シリアライザ／デシリアライザ入出力評価部８０５は、外部無線通信装置から自デバイスの送信データに対する波形評価値に基づく判定結果を受信し、該判定結果に基づき、自デバイスのデータ伝送条件を決定する。   As a specific example, the configuration of a wireless communication apparatus (mobile station or base station) having the configuration shown in FIG. 8 will be briefly described. This wireless communication device is a wireless communication device that performs wireless communication with an external wireless communication device via a serial interface, and includes a clock output unit 802 that outputs a clock, first and second output terminals, and a clock A demultiplexer 803 that outputs a clock from the output unit 802 from one of the first and second output terminals; a functional unit 804 that operates based on the clock output from the first output terminal of the demultiplexer 803; Before configuration of the serializer / deserializer input / output evaluation unit 805 to which the clock output from the second output terminal of the demultiplexer 803 is supplied as a sampling clock and the functional unit 804 is executed, the clock output unit 802 Whether the clock is the second output terminal of the demultiplexer 803 It is output, when running the configuration includes a control unit 801 to output the clock from the clock output unit 802 from the first output terminal of the demultiplexer 803, a. The serializer / deserializer input / output evaluation unit 805 samples the data received from the external wireless communication device based on the sampling clock, and determines whether the waveform evaluation value of the eye diagram obtained from the sampling data is within an allowable range. The determination result is transmitted to the external wireless communication device. Also, the serializer / deserializer input / output evaluation unit 805 receives a determination result based on the waveform evaluation value for the transmission data of the own device from the external wireless communication apparatus, and determines the data transmission condition of the own device based on the determination result.

上記の無線通信装置（移動局と基地局）は、図１および図３に示したようなデバイスの構成を有していてもよい。移動局と基地局との間では、上り回線および下り回線のそれぞれでシリアルでの無線通信が行われる。移動局と基地局のそれぞれにおいて、前述の各実施形態で説明したようなＳｅｒＤｅｓ評価を実行することができる。   The above wireless communication apparatus (mobile station and base station) may have a device configuration as shown in FIGS. Serial radio communication is performed between the mobile station and the base station on each of the uplink and downlink. In each of the mobile station and the base station, SerDes evaluation as described in each of the above-described embodiments can be executed.

８００、８０１ デバイス
８０１ 制御部
８０２ クロック出力部
８０３ デマルチプレクサ
８０４ 機能部
８０５ シリアライザ／デシリアライザ入出力評価部 800, 801 Device 801 Control unit 802 Clock output unit 803 Demultiplexer 804 Function unit 805 Serializer / deserializer input / output evaluation unit

Claims (9)

シリアルインタフェースを介して相互に通信可能に接続された複数のデバイスを有し、
前記複数のデバイスのそれぞれは、
クロックを出力するクロック出力部と、
第１および第２の出力端子を備え、前記クロック出力部からのクロックを前記第１および第２の出力端子のいずれかから出力するデマルチプレクサと、
前記デマルチプレクサの第１の出力端子から出力されたクロックに基づいて動作する機能部と、
前記デマルチプレクサの第２の出力端子から出力されたクロックがサンプリングクロックとして供給されるシリアライザ／デシリアライザ入出力評価部と、
前記機能部に対するコンフィグレーションが実行される前に、前記クロック出力部からのクロックを前記デマルチプレクサの第２の出力端子から出力させ、前記コンフィグレーションの実行時は、前記クロック出力部からのクロックを前記デマルチプレクサの第１の出力端子から出力させる制御部と、を有し、
前記シリアライザ／デシリアライザ入出力評価部は、リンク先デバイスから受信したデータを前記サンプリングクロックに基づいてサンプリングし、該サンプリングデータから得られたアイダイヤグラムの波形評価値が許容範囲内か否かを判定し、該判定結果を前記リンク先デバイスへ向けて送信するとともに、前記リンク先デバイスから自デバイスの送信データに対する前記波形評価値に基づく判定結果を受信し、該判定結果に基づき、自デバイスのデータ伝送条件を決定する、半導体装置。 Having a plurality of devices connected to each other via a serial interface,
Each of the plurality of devices is
A clock output unit for outputting a clock;
A demultiplexer that includes first and second output terminals, and outputs a clock from the clock output unit from one of the first and second output terminals;
A functional unit that operates based on a clock output from the first output terminal of the demultiplexer;
A serializer / deserializer input / output evaluation unit to which a clock output from the second output terminal of the demultiplexer is supplied as a sampling clock;
Before the configuration for the functional unit is executed, the clock from the clock output unit is output from the second output terminal of the demultiplexer, and when the configuration is executed, the clock from the clock output unit is output. A control unit for outputting from the first output terminal of the demultiplexer,
The serializer / deserializer input / output evaluation unit samples the data received from the link destination device based on the sampling clock, and determines whether the waveform evaluation value of the eye diagram obtained from the sampling data is within an allowable range. The determination result is transmitted to the link destination device, the determination result based on the waveform evaluation value for the transmission data of the own device is received from the link destination device, and the data transmission of the own device is performed based on the determination result. A semiconductor device that determines conditions. 前記シリアライザ／デシリアライザ入出力評価部は、
前記デマルチプレクサの第２の出力端子から出力されたクロックを前記リンク先デバイスからの受信データに同期させる同期部と、
前記同期部からのクロックを用いて前記受信データをサンプリングするサンプリング部と、
前記サンプリング部からのサンプリングデータから得られたアイダイヤグラムのサイクル周期と前記同期部からのクロックのサイクル周期との間の時間差である周期的ジッタの大きさが許容範囲内か否かを判定し、該判定結果に基づくエンファシスの調整指示を前記リンク先デバイスへ向けて出力する比較部と、を有する、請求項１に記載の半導体装置。 The serializer / deserializer input / output evaluation unit is
A synchronization unit that synchronizes the clock output from the second output terminal of the demultiplexer with the received data from the link destination device;
A sampling unit that samples the received data using a clock from the synchronization unit;
Determining whether the magnitude of periodic jitter, which is the time difference between the cycle period of the eye diagram obtained from the sampling data from the sampling unit and the cycle period of the clock from the synchronization unit, is within an allowable range; The semiconductor device according to claim 1, further comprising: a comparison unit that outputs an emphasis adjustment instruction based on the determination result toward the link destination device. 前記クロック出力部の出力クロックの周波数は固定であり、前記シリアルインタフェースで使用されるクロックのパターンが複数あり、該パターンのそれぞれについて、前記周期的ジッタの許容範囲が設定されており、前記比較部は、該パターン毎に、周期的ジッタの大きさが許容範囲内か否かの判定を行う、請求項２に記載の半導体装置。   The frequency of the output clock of the clock output unit is fixed, and there are a plurality of clock patterns used in the serial interface, and an allowable range of the periodic jitter is set for each of the patterns, and the comparison unit The semiconductor device according to claim 2, wherein for each of the patterns, it is determined whether or not the magnitude of periodic jitter is within an allowable range. 前記シリアライザ／デシリアライザ入出力評価部は、
前記デマルチプレクサの第２の出力端子から出力されたクロックを前記リンク先デバイスからの受信データに同期させる同期部と、
前記同期部からのクロックを用いて前記受信データをサンプリングするサンプリング部と、
前記サンプリング部からのサンプリングデータから得られたアイダイヤグラムのスイングの最大値および最小値が許容範囲内か否かを判定し、該判定結果に基づくスイングの調整指示を前記リンク先デバイスへ向けて出力する比較部と、を有する、請求項１に記載の半導体装置。 The serializer / deserializer input / output evaluation unit is
A synchronization unit that synchronizes the clock output from the second output terminal of the demultiplexer with the received data from the link destination device;
A sampling unit that samples the received data using a clock from the synchronization unit;
It is determined whether the maximum and minimum swings of the eye diagram obtained from the sampling data from the sampling unit are within an allowable range, and a swing adjustment instruction based on the determination result is output to the link destination device The semiconductor device according to claim 1, further comprising: 前記クロック出力部の出力クロックの周波数は固定であり、前記シリアルインタフェースで使用されるクロックのパターンが複数あり、該パターンのそれぞれについて、前記スイングの許容範囲が設定されており、前記比較部は、該パターン毎に、前記スイングの最大値および最小値が許容範囲内か否かの判定を行う、請求項４に記載の半導体装置。   The frequency of the output clock of the clock output unit is fixed, there are a plurality of clock patterns used in the serial interface, the allowable range of the swing is set for each of the patterns, the comparison unit, The semiconductor device according to claim 4, wherein it is determined whether the maximum value and the minimum value of the swing are within an allowable range for each pattern. 前記複数のデバイスは同一基板上に設けられている、請求項１から５のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the plurality of devices are provided on the same substrate. シリアルインタフェースを介してデータが送受信されるデバイスのシリアライザ／デシリアライザ評価方法であって、
機能部へクロックを供給するクロック出力部の出力クロックを、前記機能部に対するコンフィグレーションが実行される前に、シリアライザ／デシリアライザ評価用のサンプリングクロックとして用い、
リンク先デバイスから受信したデータを前記サンプリングクロックに基づいてサンプリングし、該サンプリングデータから得られたアイダイヤグラムの波形評価値が許容範囲内か否かを判定し、該判定結果を前記リンク先デバイスへ向けて送信するとともに、前記リンク先デバイスから自デバイスの送信データに対する前記波形評価値に基づく判定結果を受信し、該判定結果に基づき、自デバイスのデータ伝送条件を決定する、シリアライザ／デシリアライザ評価方法。 A serializer / deserializer evaluation method for a device that transmits and receives data via a serial interface,
Use the output clock of the clock output unit that supplies the clock to the functional unit as a sampling clock for serializer / deserializer evaluation before the configuration for the functional unit is executed,
Data received from the link destination device is sampled based on the sampling clock, and it is determined whether or not the waveform evaluation value of the eye diagram obtained from the sampling data is within an allowable range, and the determination result is sent to the link destination device. A serializer / deserializer evaluation method for receiving a determination result based on the waveform evaluation value with respect to transmission data of the own device from the link destination device and determining a data transmission condition of the own device based on the determination result . 機能部へクロックを供給するクロック出力部の出力クロックを、前記機能部に対するコンフィグレーションが実行される前に、シリアライザ／デシリアライザ評価用のサンプリングクロックとして用いる処理と、
リンク先デバイスから受信したデータを前記サンプリングクロックに基づいてサンプリングし、該サンプリングデータから得られたアイダイヤグラムの波形評価値が許容範囲内か否かを判定し、該判定結果を前記リンク先デバイスへ向けて送信するとともに、前記リンク先デバイスから自デバイスの送信データに対する前記波形評価値に基づく判定結果を受信し、該判定結果に基づき、自デバイスのデータ伝送条件を決定する処理とをコンピュータに実行させるシリアライザ／デシリアライザ評価プログラム。 A process of using the output clock of the clock output unit that supplies a clock to the functional unit as a sampling clock for serializer / deserializer evaluation before configuration for the functional unit is executed,
Data received from the link destination device is sampled based on the sampling clock, and it is determined whether or not the waveform evaluation value of the eye diagram obtained from the sampling data is within an allowable range, and the determination result is sent to the link destination device. And receiving a determination result based on the waveform evaluation value for the transmission data of the own device from the link destination device, and executing a process for determining a data transmission condition of the own device based on the determination result Serializer / deserializer evaluation program to be executed. 外部無線通信装置とシリアルインタフェースを介した無線通信が行われる無線通信装置であって、
クロックを出力するクロック出力部と、
第１および第２の出力端子を備え、前記クロック出力部からのクロックを前記第１および第２の出力端子のいずれかから出力するデマルチプレクサと、
前記デマルチプレクサの第１の出力端子から出力されたクロックに基づいて動作する機能部と、
前記デマルチプレクサの第２の出力端子から出力されたクロックがサンプリングクロックとして供給されるシリアライザ／デシリアライザ入出力評価部と、
前記機能部に対するコンフィグレーションが実行される前に、前記クロック出力部からのクロックを前記デマルチプレクサの第２の出力端子から出力させ、前記コンフィグレーションの実行時は、前記クロック出力部からのクロックを前記デマルチプレクサの第１の出力端子から出力させる制御部と、を有し、
前記シリアライザ／デシリアライザ入出力評価部は、前記外部無線通信装置から受信したデータを前記サンプリングクロックに基づいてサンプリングし、該サンプリングデータから得られたアイダイヤグラムの波形評価値が許容範囲内か否かを判定し、該判定結果を前記外部無線通信装置へ向けて送信するとともに、前記外部無線通信装置から自デバイスの送信データに対する前記波形評価値に基づく判定結果を受信し、該判定結果に基づき、自デバイスのデータ伝送条件を決定する、無線通信装置。 A wireless communication device that performs wireless communication with an external wireless communication device via a serial interface,
A clock output unit for outputting a clock;
A demultiplexer that includes first and second output terminals, and outputs a clock from the clock output unit from one of the first and second output terminals;
A functional unit that operates based on a clock output from the first output terminal of the demultiplexer;
A serializer / deserializer input / output evaluation unit to which a clock output from the second output terminal of the demultiplexer is supplied as a sampling clock;
Before the configuration for the functional unit is executed, the clock from the clock output unit is output from the second output terminal of the demultiplexer, and when the configuration is executed, the clock from the clock output unit is output. A control unit for outputting from the first output terminal of the demultiplexer,
The serializer / deserializer input / output evaluation unit samples the data received from the external wireless communication device based on the sampling clock, and determines whether or not the waveform evaluation value of the eye diagram obtained from the sampling data is within an allowable range. Determining, transmitting the determination result to the external wireless communication apparatus, receiving a determination result based on the waveform evaluation value for the transmission data of the own device from the external wireless communication apparatus, and based on the determination result, A wireless communication apparatus that determines data transmission conditions of a device.