JP2010206108A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、電力変換用の還流ダイオードを含む半導体装置に関する。 The present invention relates to a semiconductor device including a free-wheeling diode for power conversion.
電力エネルギの変換手段の１つとして、インバータ等の電力変換装置が一般に使用されている。電力変換装置は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等のスイッチング素子、及び還流ダイオードなどの電力用の半導体装置を、用途や電力の大きさに応じた組み合わせで構成されている。電力変換装置には高い効率でかつ安定した動作が求められるため、その構成要素である半導体装置には、スイッチング素子及び還流ダイオードなどのいずれの半導体装置においても、低損失でかつ誤動作等が起こりにくい安定動作が求められる。 As one of power energy conversion means, a power conversion device such as an inverter is generally used. A power converter is a combination of switching elements such as metal oxide semiconductor field effect transistors (MOSFETs) and insulated gate bipolar transistors (IGBTs), and power semiconductor devices such as freewheeling diodes, depending on the application and the magnitude of power. It consists of Since a power conversion device is required to have high efficiency and stable operation, the semiconductor device that is a component of the power conversion device has low loss and is unlikely to malfunction in any semiconductor device such as a switching element and a free wheel diode. Stable operation is required.
振動現象自体は、還流ダイオードが組み込まれたインバータなどの電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。 The vibration phenomenon itself is an interaction between a parasitic inductance Ls generated in a circuit of a power converter such as an inverter in which a freewheeling diode is incorporated, and a reverse recovery current Ir cutoff speed (dIr / dt) during the reverse recovery operation of the freewheeling diode. It is generally known that a surge voltage Vs is generated by this, and is generated from this.
振動現象を低減するために、従来から用いられているシリコンのｐｎ接合ダイオードにおいては、金や白金を用いた重金属拡散、電子線を用いた電子線照射、及びプロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御する取り組みがなされている（例えば、非特許文献１参照。）。少数キャリアのライフタイムを制御することにより、逆回復電流Ｉｒが低減され、かつ逆回復電流Ｉｒが抵抗制限される。その結果、逆回復時間ｔが最適化され、動作時の電流の遮断速度（ｄＩ/ｄｔ）を緩和し、振動現象を抑制することが可能となる。しかしながら、これらのｐｎ接合ダイオードは、ユニポーラ動作するダイオードに比べて逆回復電流が大きく、逆回復電流に伴う損失（逆回復損失）が大きい。
In order to reduce the vibration phenomenon, in the conventionally used silicon pn junction diode, heavy metal diffusion using gold or platinum, electron beam irradiation using an electron beam, ion irradiation using a proton or the like, etc. By measures, efforts have been made to control the lifetime of minority carriers, which are the main components of excess carriers (see Non-Patent
逆回復損失を低減するために、炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオード（ＳＢＤ）を還流ダイオードとして用いて過剰キャリアの量を低減する技術が提案されている（例えば、特許文献１参照。）。 In order to reduce reverse recovery loss, a technique for reducing the amount of excess carriers using a unipolar Schottky barrier diode (SBD) formed of a semiconductor material made of silicon carbide as a free-wheeling diode has been proposed (for example, (See Patent Document 1).
ＳＢＤは、順バイアスによる導通時には多数キャリアのみで電流が流れる。そのため、導通時に少数キャリアが蓄積するｐｎ接合ダイオードに比べて、蓄積される過剰キャリアの量が大幅に小さく、その結果として逆回復損失が低減される。 In the SBD, current flows only with majority carriers when conducting by forward bias. Therefore, compared to a pn junction diode in which minority carriers accumulate when conducting, the amount of excess carriers accumulated is significantly smaller, and as a result, reverse recovery loss is reduced.
しかし、ユニポーラ動作のショットキーバリアダイオードを還流ダイオードとして用いた場合、逆回復動作時に電流・電圧に振動現象が生じやすく、その対処法が確立されていないというユニポーラ動作ならではの問題があることがわかった。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、及び周辺の回路の誤動作などを引き起こすため、安定動作の阻害要因となる。 However, when a Schottky barrier diode with unipolar operation is used as a freewheeling diode, it is found that there is a problem unique to unipolar operation that current and voltage are likely to vibrate during reverse recovery operation, and no countermeasure has been established. It was. This current / voltage oscillation phenomenon causes an element breakdown due to a surge voltage, an increase in loss during an oscillation operation, a malfunction of peripheral circuits, and the like.
ユニポーラ動作のダイオードを還流ダイオードとして用いた場合、一般的なＰＮ接合ダイオードを用いる場合に比べ、原理的に逆回復動作時に電流・電圧に振動現象が生じやすく、振動の減衰がおさまらないというユニポーラ動作ならではの問題があった。 When a diode with unipolar operation is used as a freewheeling diode, unipolar operation in which vibration phenomenon is likely to occur in current and voltage during reverse recovery operation, and vibration attenuation is not suppressed, compared to the case of using a general PN junction diode. There was a unique problem.
本発明の目的は、還流ダイオードの逆回復動作時に生じる振動現象の収束時間を低減することが可能な半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device capable of reducing the convergence time of an oscillation phenomenon that occurs during reverse recovery operation of a freewheeling diode.
本発明は、ユニポーラ動作をする還流ダイオードと、還流ダイオードに並列接続され、キャパシタ部及び半導体層からなる抵抗部を含む半導体スナバとを備える半導体装置であって、抵抗部が、キャパシタ部に接続された第１抵抗領域、第１抵抗領域に並列に配置された周辺抵抗領域、第１抵抗領域及び周辺抵抗領域の間に第１抵抗領域の抵抗値以上の抵抗値を有する抵抗分離領域を有する。 The present invention is a semiconductor device including a freewheeling diode that performs a unipolar operation and a semiconductor snubber that is connected in parallel to the freewheeling diode and includes a capacitor portion and a resistance portion that includes a semiconductor layer, and the resistance portion is connected to the capacitor portion. The first resistance region, the peripheral resistance region arranged in parallel to the first resistance region, and a resistance isolation region having a resistance value equal to or higher than the resistance value of the first resistance region are provided between the first resistance region and the peripheral resistance region.
本発明によれば、還流ダイオードに並列に、少なくともキャパシタ及び抵抗を有する半導体スナバを接続しているので、還流ダイオードの逆回復動作時に生じる振動現象の収束時間を低減することが可能となる。 According to the present invention, since the semiconductor snubber having at least a capacitor and a resistor is connected in parallel with the freewheeling diode, it is possible to reduce the convergence time of the oscillation phenomenon that occurs during the reverse recovery operation of the freewheeling diode.
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚さや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
また、以下に示す本発明の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。 The following embodiments of the present invention exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is the material and shape of the component parts. The structure, arrangement, etc. are not specified below. The technical idea of the present invention can be variously modified within the technical scope described in the claims.
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００及びスナバ機能を有するように半導体チップに形成された半導体スナバ２００等を備える。半導体スナバ２００は、容量Ｃ及び抵抗Ｒ等を含む。還流ダイオード１００と半導体スナバ２００は、共にアノード端子３００並びにカソード端子４００に並列接続される。
(First embodiment)
As shown in FIG. 1, the semiconductor device according to the first embodiment of the present invention is a semiconductor formed on a semiconductor chip so as to have a
第１の実施の形態では、一例として、還流ダイオード１００と半導体スナバ２００を、それぞれ別の半導体チップとして形成した場合について説明する。半導体スナバ２００として、例えば容量Ｃと抵抗Ｒを直列接続した、いわゆるＲＣスナバが用いられる。例えば、半導体スナバ２００は、シリコンを半導体基体材料とし、かつ、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、いわゆる縦型の半導体チップである。還流ダイオード１００として、例えば炭化珪素（ＳｉＣ）を半導体基体材料としたショットキーバリアダイオードが用いられる。例えば、還流ダイオード１００は、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、いわゆる縦型のショットキーバリアダイオードである。
In the first embodiment, as an example, a case where the
図２は、図１で示した還流ダイオード１００（例えば炭化珪素ショットキーバリアダイオード）と半導体スナバ２００（例えばシリコン半導体ＲＣスナバ）からなる半導体装置について具体的な実装を示す図である。図２に示すように、半導体パッケージとして、例えば、セラミック基板などの絶縁性を有し、かつ、支持体としての機能を有する絶縁基板５００を用いる。絶縁基板５００上には、銅やアルミニウムなどの金属材料からなるアノード側金属膜３１０とカソード側金属膜４１０が形成される。
FIG. 2 is a diagram showing a specific implementation of the semiconductor device including the freewheeling diode 100 (for example, silicon carbide Schottky barrier diode) and the semiconductor snubber 200 (for example, silicon semiconductor RC snubber) shown in FIG. As shown in FIG. 2, an insulating
カソード側金属膜４１０上には、図１に示した還流ダイオード１００と半導体スナバ２００それぞれのカソード端子４００が、例えば半田やろう材等の接合材料を介して接続される。そして、還流ダイオード１００と半導体スナバ２００それぞれのアノード端子３００は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３２０、３３０を介して、共にアノード側金属膜３１０に接続される。
On the cathode-
次に、図３及び図４に、還流ダイオード１００と半導体スナバ２００とをそれぞれ構成する半導体チップの断面構造図の一例を示す。
Next, FIG. 3 and FIG. 4 show an example of a cross-sectional structure diagram of a semiconductor chip that constitutes the
図３に示すように、還流ダイオード１００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域１上にｎ-型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚さが上記の範囲外となってもよいが、一般に抵抗率及び厚さは、小さいほうが導通時の損失を低減できるため、可能な限り小さいほうが望ましい。ドリフト領域２としては、例えばｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚さが０．１μｍ〜数１０μｍのものを用いることができる。なお、ドリフト領域２に関しても、素子構造や所要の耐圧により、不純物密度や厚さが上記の範囲外となってももちろんよい。図３に示した実施例では、例えば不純物密度が１０16ｃｍ-3、厚さが５μｍで、耐圧が６００Ｖクラスのものを用いている。
As shown in FIG. 3, the free-wheeling
なお、図３に示した実施例では、半導体基体が、基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさを適宜設定することにより、基板領域１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、図３に示した実施例では、一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。また、図３に示した実施例においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。
In the embodiment shown in FIG. 3, the case where the semiconductor substrate is a substrate composed of two layers of the
還流ダイオード１００には、図３に示すように、ドリフト領域２の基板領域１との接合面に対向する主面に接するように表面電極３が形成される。また、表面電極３に対向し、かつ基板領域１の裏面に接するように裏面電極４が形成される。
As shown in FIG. 3,
表面電極３には、ドリフト領域２との間にショットキー障壁を形成する金属材料を含む単層もしくは多層の金属材料が用いられる。例えば、ショットキー障壁を形成する金属材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（Ｐｔ）などを用いることができる。また、表面電極３はアノード端子３００として外部電極との接続をするために、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などの金属材料を用いて多層の構造としてもよい。
For the
裏面電極４には、基板領域１とオーミック接続するような電極材料が用いられる。オーミック接続する電極材料の一例としては、ニッケルシリサイド（ＮｉＳｉ）やチタン（Ｔｉ）材料などを用いることができる。裏面電極４は、カソード端子４００として外部電極と接続をする。
An electrode material that is in ohmic contact with the
このように、図３に示す還流ダイオード１００は、表面電極３がアノード電極、裏面電極４がカソード電極としたダイオードとして機能する。
3 functions as a diode having the
図４は、半導体スナバ２００の断面構造図の一例である。図４に示すように、例えばシリコンのｎ-型半導体層である基板領域１１上に、例えばシリコン酸化膜などの誘電膜からなる誘電領域１２が形成されている。図４に示した実施例では、基板領域１１は抵抗Ｒとして機能する抵抗部２２０、誘電領域１２はキャパシタＣとして機能するキャパシタ部２１０にそれぞれ対応する。つまり、基板領域１１は必要な抵抗値の大きさに応じて、基板の抵抗率や厚さを決めることができ、例えば抵抗率が数ｍΩｃｍから数１００Ωｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることができる。図４に示した実施例においては、少なくとも還流ダイオード１００に含まれる抵抗成分の値よりも大きくなるように、例えば、抵抗率が１００Ωｃｍで厚さが３００μｍのものを用いた場合で説明する。なお、図４に示した実施例においては、基板領域１１として、単一の抵抗率で形成された場合を例示しているが、複数の抵抗率を有していても良い。また、図４に示した実施例においては、基板領域１１の導電型をｎ型としているがｐ型でももちろん良い。
FIG. 4 is an example of a cross-sectional structure diagram of the
ここで、基板領域１１中の、誘電領域１２の直下の部分を抵抗領域９０（第１抵抗領域）と呼ぶことにする。しかしながら、電流の広がりを考慮すると、実効的に抵抗Ｒとして動作するのは、図４の点線で示された誘電領域１２の直下からほぼ４５度の角度で広がった領域となる。この点線で示された領域内にダイシング等により生成された破砕層等の、基板領域１１より抵抗率が低い周辺抵抗領域９１が存在すると、抵抗率が低い周辺抵抗領域９１に電流が集中し、所望の抵抗Ｒが得られない場合がある。
Here, the portion immediately below the
図４に示した実施例においては、抵抗領域９０を、破砕層などの基板領域１１より抵抗率が低い周辺抵抗領域９１から、抵抗領域９０の厚さＴ程度以上離すために、厚さＴ以上の幅Ｗを有する抵抗分離領域９２を形成する。抵抗領域９０から周辺抵抗領域９１への経路の抵抗が、抵抗領域９０の抵抗Ｒ以上となる。したがって、抵抗率が低い周辺抵抗領域９１への電流集中を抑制し、所望の抵抗Ｒを得ることができ、電流・電圧の振動現象を安定して抑制することができる。
In the embodiment shown in FIG. 4, in order to separate the
また、誘電領域１２については、必要な耐圧並びに必要なキャパシタ部２１０の容量Ｃの大きさに応じて、厚さや面積を決めることができる。耐圧については、誘電領域１２の破壊防止のため、還流ダイオード１００よりも高いことが望ましい。また、キャパシタ部２１０の容量Ｃについては、還流ダイオード１００が遮断状態時（高電圧印加時）に生じる空乏層の容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。
In addition, the thickness and area of the
図４に示した半導体スナバ２００においては、例えば還流ダイオード１００よりも耐圧が高くなるように例えば厚さは１μｍとし、キャパシタ部２１０の容量Ｃが還流ダイオード１００の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、誘電領域１２は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつキャパシタとして機能する誘電材料であればどのような材料でも良い。
In the
従来のバイポーラ動作の還流ダイオードに対する振動低減用のスナバ回路として、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法が用いられている。それに対し、図４に示した実施例においては、還流ダイオード１００としてショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、小容量で小サイズのキャパシタ部２１０と抵抗部２２０を有する半導体スナバ２００を並列接続することで、容易にかつ効果的に振動現象を抑制する。
As a conventional snubber circuit for reducing vibration with respect to a bipolar operation freewheeling diode, a method of wiring an external discrete component such as a film capacitor or a metal clad resistor in a path through which a main current flows is used. On the other hand, in the embodiment shown in FIG. 4, when a Schottky barrier diode is used as the
また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られている。ここで、Ｃはキャパシタ部２１０の容量、Ｒは抵抗部２２０の抵抗Ｒ、ｆは振動現象の周波数である。図４に示した実施例においては、上記の設計式を満たすように、小容量の半導体スナバ２００を用いて、キャパシタ部２１０と抵抗部２２０を容易に設定することができる。
Further, C = 1 / (2πfR) is generally known as a design formula that effectively exhibits the snubber function. Here, C is the capacitance of the
また、誘電領域１２の表面に接するように表面電極１３が設けられる。更に、表面電極１３に対向し、かつ基板領域１１の裏面と接するように裏面電極１４が設けられる。表面電極１３は、アノード端子３００として外部電極と接続するように、例えば金属材料で形成されている。表面電極１３として、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などの金属材料を用いた単層、多層の構造としてもよい。同様に、裏面電極１４は、カソード端子４００として外部電極と接続するように、例えば金属材料で形成されている。裏面電極１４として、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などの金属材料を用いた単層、多層の構造としてもよい。このように、図４に示す半導体スナバ２００は、表面電極１３及び裏面電極１４が、それぞれ図３に示す還流ダイオード１００のアノード電極及びカソード電極に接続された半導体ＲＣスナバとして機能する。
A
次に、第１の実施の形態に係る半導体装置の動作について、図５及び図６に示す電力変換装置を用いて詳しく説明する。 Next, the operation of the semiconductor device according to the first embodiment will be described in detail using the power converters shown in FIGS.
第１の実施の形態に係る半導体装置は、例えば電力エネルギの変換手段として、一般的に使用されるＤＣ／ＤＣコンバータ（図５）や３相インバータブリッジ（図６）等の電力変換装置において受動素子として用いられる。ＤＣ／ＤＣコンバータでは、図５に示すように、スイッチング素子Ｄに対して、還流ダイオード１００及び半導体スナバ２００が並列に接続された受動素子Ａが、直列に接続されている。また、インダクタンスが、受動素子Ａに接続される。３相インバータブリッジでは、図６に示すように、スイッチング素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のそれぞれに対して、受動素子Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６が並列に接続される。直列に接続されたスイッチング素子Ｑ１及びＱ２の中点が、モータＭのｕ相端子に接続される。直列に接続されたスイッチング素子Ｑ３及びＱ４の中点が、モータＭのｖ相端子に接続される。直列に接続されたスイッチング素子Ｑ５及びＱ６の中点が、モータＭのｗ相端子に接続される。
The semiconductor device according to the first embodiment is passive in, for example, a power converter such as a DC / DC converter (FIG. 5) or a three-phase inverter bridge (FIG. 6) that is generally used as power energy conversion means. Used as an element. In the DC / DC converter, as shown in FIG. 5, a passive element A in which a free-wheeling
このような電力変換装置において、受動素子Ａ、Ｂ１〜Ｂ６は、電源電圧（＋Ｖ）（例えば、４００Ｖ）に対して逆バイアス接続になるように接続され、電流を還流する。受動素子Ａ、Ｂ１〜Ｂ６の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子Ｄ、Ｑ１〜Ｑ６のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子Ａ、Ｂ１〜Ｂ６に対しても、スイッチング素子と同様に、低損失でかつ誤動作等が起こりにくい安定動作が求められる。以下においては、図５のコンバータ回路を一例として動作を説明する。なお、図５に示したスイッチング素子Ｄは、例えばＩＧＢＴである。 In such a power conversion device, the passive elements A and B1 to B6 are connected so as to be reverse-biased with respect to the power supply voltage (+ V) (for example, 400 V), and reflux current. The operation modes of the passive elements A and B1 to B6 are linked to the switching operation of the switching elements D and Q1 to Q6 such as MOSFETs and IGBTs, from the cut-off state for cutting off the current to the conductive state for returning the current, and the conductive state To the shut-off state. In the power conversion device, the passive elements A and B1 to B6 that circulate the current are required to have a stable operation that is low loss and is unlikely to cause malfunctions, like the switching elements. In the following, the operation will be described by taking the converter circuit of FIG. 5 as an example. Note that the switching element D shown in FIG. 5 is, for example, an IGBT.
まず、スイッチング素子Ｄがオンし、スイッチング素子Ｄに電流が流れている状態においては、受動素子Ａは逆バイアス状態となり遮断状態になる。受動素子Ａに含まれる図３に示した還流ダイオード１００（ここでは、ショットキーバリアダイオード）においては、アノード端子３００とカソード端子４００間に逆バイアス電圧が印加される。そのため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、受動素子Ａに含まれる図４に示した半導体スナバ２００においては、キャパシタ部２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
First, in a state where the switching element D is turned on and a current flows through the switching element D, the passive element A is in a reverse bias state and is in a cutoff state. In the freewheeling diode 100 (here, a Schottky barrier diode) shown in FIG. 3 included in the passive element A, a reverse bias voltage is applied between the
このように、遮断状態においては、受動素子Ａは、ショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。 As described above, in the cut-off state, the passive element A has a function similar to that of the conventional technique that includes only the Schottky barrier diode.
次に、スイッチング素子Ｄがオフすると、スイッチング素子Ｄがオフ状態に移行するのに連動して、受動素子Ａは順バイアス状態となり導通状態に移行する。図３に示した還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみであり、ユニポーラ動作をする。
Next, when the switching element D is turned off, the passive element A enters the forward bias state and shifts to the conductive state in conjunction with the switching element D shifting to the off state. The depletion layer that has spread into the drift region 2 of the free-wheeling
また、図４に示す半導体スナバ２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、誘電領域１２に充電されていた電荷が過渡電流として放電される。第１の実施の形態では、誘電領域１２のキャパシタ部２１０の容量Ｃが還流ダイオード１００に形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ２００は、過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。第1の実施の形態では、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域２の抵抗をより低抵抗で形成することができ、導通損失を低減することができる。このように、第１の実施の形態では、導通状態においても受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を実現することができる。
In the
次に、スイッチング素子Ｄがターンオンし、スイッチング素子Ｄがオン状態に移行するのに連動して、受動素子Ａは逆バイアス状態となり遮断状態に移行する。図３に示したショットキーバリアダイオードである還流ダイオード１００においては、裏面電極４側からドリフト領域２中に供給されていた電子電流は、順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
Next, as the switching element D is turned on and the switching element D shifts to the on state, the passive element A enters the reverse bias state and shifts to the cutoff state. In the
この導通状態から遮断状態に移行する際に、還流ダイオード１００の素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ａ並びにスイッチング素子Ｄに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうがよい。
When transitioning from the conductive state to the cut-off state, a transiently generated current is a reverse recovery current in the process in which excess carriers accumulated in the element of the
第１の実施の形態では、還流ダイオード１００は、炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードである。したがって、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
In the first embodiment, the freewheeling
この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。 This difference in reverse recovery loss can be explained by the difference in the shutoff / conduction mechanism between the two.
まず、一般的なシリコンで形成されたｐｎ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるので、耐圧を確保しつつ導通損失を極力低減するために、ドリフト領域の厚さを小さく、かつ、不純物濃度を低く形成するのが一般的である。しかしながら、例えば６００Ｖクラスのｐｎ接合ダイオードを実現しようとすると、例えばドリフト領域の不純物密度が１０14ｃｍ-3程度、厚さが５０μｍ程度と比較的ドリフト領域の厚い基板を使用する必要がある。導通時には、伝導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入される。例えば、数１００Ａｃｍ-2程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０17ｃｍ-3台となる程度に、過剰キャリアが注入される。 First, a pn junction diode formed of general silicon has a drift region conductivity modulation effect by minority carrier injection during forward bias conduction. Therefore, in order to reduce conduction loss as much as possible while ensuring a breakdown voltage, In general, the thickness is made small and the impurity concentration is low. However, to realize a pn junction diode of 600 V class, for example, it is necessary to use a substrate having a relatively thick drift region, for example, an impurity density of the drift region of about 10 14 cm −3 and a thickness of about 50 μm. At the time of conduction, due to the conductivity modulation effect, minority carriers and majority carriers are injected into the drift region so as to have substantially the same concentration according to the magnitude of the flowing current. For example, when a forward bias current of about several hundreds Acm −2 flows, excess carriers are injected so that the concentrations of majority carriers (electrons) and minority carriers (holes) are both 10 17 cm −3 .
一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみである。そのため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード１００に空乏層が形成される際に空乏層中から排出されるキャリアの量だけである。つまり、例えば不純物密度が１０16ｃｍ-3、厚さが５μｍのドリフト領域２が全域空乏化した場合にも、上記ｐｎ接合ダイオードと単純に比較して、キャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚さが１０分の１となるため、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、還流ダイオード１００をユニポーラ動作する素子で形成することで、逆回復電流を大幅に低減することができ、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
On the other hand, for a Schottky barrier diode, the current that flows during conduction is only electrons that are majority carriers. Therefore, the amount of excess carriers generated when shifting to the cutoff state itself is almost the amount of carriers discharged from the depletion layer when the depletion layer is formed in the
さらに、第１の実施の形態においては、受動素子がショットキーバリアダイオードのみで構成されている従来技術では、本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。 Furthermore, in the first embodiment, the current / voltage oscillation phenomenon during the reverse recovery operation unique to the unipolar operation that cannot be essentially solved by the conventional technique in which the passive element is configured only by the Schottky barrier diode. It has a function to suppress.
この振動現象自体は、還流ダイオードが組み込まれたコンバータやインバータ等の電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することと、さらには振動している電流をいち早く減衰させて振動を収束させる機構が必要となる。 This vibration phenomenon itself is caused by a parasitic inductance Ls generated in a circuit of a power converter such as a converter or inverter incorporating a freewheeling diode, and a reverse recovery current Ir cutoff speed (dIr / dt) during the reverse recovery operation of the freewheeling diode. It is generally known that a surge voltage Vs is generated by this interaction and is generated from this. This vibration phenomenon of current and voltage causes destruction of the element due to surge voltage, increase of loss during vibration operation, malfunction of peripheral circuits, etc., and it becomes a hindrance to stable operation, so suppression is required. . In order to reduce the vibration phenomenon, it is necessary to relax the current interruption speed (dIr / dt) during the reverse recovery operation and to further attenuate the oscillating current and converge the vibration. .
しかしながら、ユニポーラ動作をするショットキーバリアダイオードのみを用いる従来技術では、逆回復電流Ｉｒの成分が多数キャリアであるため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間ｔがほとんど制御できない。その結果、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として、大きく２つが挙げられる。 However, in the conventional technique using only a Schottky barrier diode that performs unipolar operation, the component of the reverse recovery current Ir is majority carriers. Therefore, although the reverse recovery current Ir due to excess carriers is greatly reduced, it is almost determined by the formation rate of the depletion layer. The reverse recovery time t can hardly be controlled. As a result, a vibration phenomenon is likely to occur in the current / voltage, and the vibration is not easily attenuated. There are two main reasons.
１つは、上述したように、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ／ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、かつ、少数キャリアがほとんど存在しないため、ｐｎ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上することによる過渡損失の低減と振動現象の抑制にはトレードオフの関係が生じる。 One is that, as described above, in the Schottky barrier diode, the amount of excess carriers injected from the cut-off state to the conductive state is composed only of majority carriers that supplement the depletion region formed in the drift region at the time of cut-off. It is a point that has been. In other words, the reverse recovery current cutoff speed (dI / dt) of the Schottky barrier diode almost depends only on the formation speed of the depletion region, and since there are almost no minority carriers, a lifetime control method like a pn junction diode is used. Cannot be used as is. For this reason, when only the Schottky barrier diode is used, there is a trade-off relationship between the reduction of the transient loss and the suppression of the vibration phenomenon by improving the switching speed of the switching element.
もう１つは、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚さ並びに不純物濃度に準じた抵抗で変わらない。したがって、ｐｎ接合ダイオードのような逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、ショットキーバリアダイオードは逆回復時において電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。さらに、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードには、導通時の損失と振動現象の抑制機構にトレードオフの関係が生じる。 The other is that the Schottky barrier diode operates with almost majority carriers only when conducting, so that the resistance inside the element does not change with the resistance according to the thickness of the drift region and the impurity concentration, both when conducting and immediately before shutting off. Therefore, it does not have a mechanism for limiting the resistance of the reverse recovery current Ir like a pn junction diode. For this reason, the Schottky barrier diode tends to generate a vibration phenomenon in current and voltage during reverse recovery, and the vibration is not easily attenuated. Furthermore, by using a wide gap semiconductor such as silicon carbide as the semiconductor material, the resistance of the element itself is small, so that the conduction loss can be reduced, but the vibration phenomenon is more likely to occur. For this reason, the Schottky barrier diode has a trade-off relationship between the loss during conduction and the suppression mechanism of the vibration phenomenon.
これに対して、第１の実施の形態においては、還流ダイオード１００と半導体スナバ２００を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、かつ、振動現象を抑制することができる。
On the other hand, in the first embodiment, the simple structure in which the
すなわち、第１の実施の形態においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域２中に逆バイアス電圧が印加され、過剰キャリアによる逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ２００中の誘電領域１２からなるキャパシタＣにも同等の逆バイアス電圧が印加され、半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、誘電領域１２からなるキャパシタ部２１０の容量Ｃの大きさと基板領域１１からなる抵抗部２２０の抵抗Ｒの大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ２００の効果は３つある。
That is, in the first embodiment, when the
１つ目は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、スイッチング素子Ｄのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。２つ目は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００の容量Ｃ成分並びに抵抗Ｒ成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。３つ目は、半導体スナバ２００に流れた電流を基板領域１１の抵抗Ｒ成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギを吸収し、振動現象を素早く収束することができることである。
First, since the
このように、第１の実施の形態に係る半導体装置においては、還流ダイオード１００による過渡損失ならびに導通損失を低減する性能を保持し、且つ、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００を用いることで解決することができる。
Thus, in the semiconductor device according to the first embodiment, the performance of reducing the transient loss and conduction loss due to the free-wheeling
一般に、ＲＣスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成した半導体スナバ２００は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオード１００と組み合わせることで、初めてスナバ回路として十分機能する。つまり、コンバータやインバータ等の電力変換装置に一般的に用いられてきたシリコンからなるｐｎ接合ダイオードにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難である。したがって、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗を、電力変換装置の半導体パッケージの内側、もしくは外側のメイン電流が流れる経路に配置しなければならない。
In general, the RC snubber configuration is a conventionally known circuit when viewed as a circuit, but a
その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要となる。また、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要となる。上述したように、ｐｎ接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化する。上記の例では、ユニポーラ動作のショットキーバリアダイオードに比べて１００倍もの逆回復電流が発生する。ダイオードに流れる電流密度がさらに大きくなったり、また耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアはさらに増大し、逆回復電流も大きくなる。そのため、容量Ｃを半導体チップ上に形成しようとすると、厚さは必要耐圧で制限されることから、単純に計算して面積を１００倍にする必要がある。また、抵抗Ｒに関しても消費すべき電力が１００倍となるため、体積を１００倍にする必要があり、結果としてチップサイズが１００倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。 The reason for this is that in order for the snubber circuit to function sufficiently, in order to mitigate the reverse recovery current cutoff speed (dIr / dt), the capacity must be such that a transient current equivalent to the reverse recovery current flowing in the diode flows. A capacitor is required. Further, in order to attenuate the vibration phenomenon, a resistor having a power capacity capable of consuming the current flowing through the capacitor is required. As described above, in the pn junction diode, the magnitude of the reverse recovery current changes depending on the magnitude of the circulating current. In the above example, the reverse recovery current is 100 times as large as that of the unipolar Schottky barrier diode. As the current density flowing through the diode further increases and the withstand voltage class increases, the excess carriers injected during conduction further increase and the reverse recovery current also increases. For this reason, when the capacitor C is formed on the semiconductor chip, the thickness is limited by the required withstand voltage, and therefore it is necessary to simply calculate and increase the area by 100 times. Further, since the power to be consumed for the resistor R is 100 times, the volume needs to be 100 times, and as a result, the chip size is required 100 times. Therefore, the idea of forming a snubber circuit in a power conversion device with a semiconductor chip is practically difficult with the extension of the prior art.
第１の実施の形態においては、還流ダイオード１００に流れる過渡電流が高々ドリフト領域２に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２００で形成しているところが従来技術と異なる点である。さらに、第１の実施の形態においては、過渡損失と導通損失を低減し、かつ振動現象を抑制することができることに加えて、従来技術にはない新たな効果を更に得ることができる。
In the first embodiment, paying attention to the fact that the transient current flowing through the
１つは、振動現象を低減するためのスナバ機能が、ユニポーラ動作のダイオードとの組み合わせにより、全電流範囲、全温度範囲において有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオード１００の温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。
One is that the snubber function for reducing the vibration phenomenon works effectively in the entire current range and the entire temperature range in combination with the unipolar diode. As described above, the reverse recovery current of the Schottky barrier diode is composed only of excess carriers generated when the depletion layer is generated by the reverse bias voltage, and thus depends on the magnitude of the current flowing during the reflux operation. This is because an almost constant reverse recovery current flows every time. For the same reason, the reverse recovery current flows almost without being influenced by the temperature of the
もう1つは、図２に示すように、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００の直近に低インダクタンスで実装することができるため、従来のディスクリート部品であるフィルムコンデンサなどからなる容量Ｃとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合に比べて、さらに過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００に並列接続されるスナバ回路中に生じる寄生インダクタンスが大きいほど、スナバ回路に流れる過渡電流が制限されるため還流ダイオードに流れる逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和しにくくなることと、スナバ回路中の容量Ｃに印加される電圧に寄生インダクタンスで発生する逆起電力が重畳されるため、容量Ｃの耐圧範囲で動作するには、スイッチング時間を遅くする必要があるためである。つまり、第１の実施の形態においては、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
The other is, as shown in FIG. 2, by forming a snubber circuit with a
また、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなる容量Ｃとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗Ｒにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ２００で形成した場合には、還流ダイオード１００の直近に実装されていることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
In addition, mounting the snubber circuit in the immediate vicinity of the
さらに、第１の実施の形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００と同様の実装工程を用いて電力変換装置を作製することができる。そのため、第１の実施の形態に係る半導体装置によれば、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
Furthermore, in the first embodiment, by forming the snubber circuit with the
また、図３に示したように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、上記した第１の実施の形態の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚さを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギが消費されないため、振動現象がより顕著となる性質を有しているからである。
Further, as shown in FIG. 3, the effect of the first embodiment described above can be maximized by configuring the
例えば、還流ダイオード１００としてシリコンからなるショットキーバリアダイオードを用いた場合には、第１の実施の形態の効果として一定レベルの効果は得られるものの、ドリフト領域２の不純物濃度や厚さの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギを消費し減衰しやすい。このことから、還流ダイオード１００を炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
For example, when a Schottky barrier diode made of silicon is used as the
なお、図４に示した実施例においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
In the embodiment shown in FIG. 4, the case where the semiconductor material of the
また、半導体スナバ２００として、図７に示すように、基板領域１１の抵抗分離領域９２中に抵抗分離構造１００２を設けてもよい。その他の構成に関しては、図４に示す実施例とほぼ同様であるので説明を省略する。抵抗分離構造１００２は、基板領域１１に表面側からドライエッチング等を用いてトレンチを形成し、トレンチ内に絶縁膜を埋設することで形成することができる。また、形成したトレンチを抵抗分離構造１００２としてもよい。その他の抵抗分離構造１００２としては、アルゴンなどをイオン注入し、結晶性を悪化させることで基板領域を高抵抗化した高抵抗膜を用いることができる。また、基板領域１１と逆の導電型のｐ型の不純物を注入することでｐ型半導体膜を形成し、ｐｎ接合を利用した抵抗分離構造１００２とすることもできる。このような抵抗分離構造１００２を形成することにより、基板領域１１より低抵抗な破砕層等を含む周辺抵抗領域９１に電流が集中するのを抑制し、基板領域１１を所望の抵抗とすることができる。
As the
また、図７に示した実施例においては、抵抗分離構造１００２が裏面電極１４に達していない場合について図示しているが、抵抗分離構造１００２が、裏面電極１４に達するように形成されていてもかまわない。また、本実施の形態においては、抵抗分離構造１００２が、誘電領域１２の直下の抵抗領域９０に接するように形成されているが、抵抗分離構造１００２は、抵抗領域９０から離れていてもかまわない。
Further, in the embodiment shown in FIG. 7, the case where the
このような構成にすることで、図４に示した実施例に比べて、破砕層を含む周辺抵抗領域９１と抵抗領域９０の距離を短縮できるため、チップサイズを小型化でき、コストを低減することができる。
By adopting such a configuration, the distance between the
また、第１の実施の形態の説明においては、半導体スナバ２００の一例として図４に示した構造を用いているが、半導体スナバ２００の構造は限定されない。図８〜図１１に示すように、キャパシタ部２１０となる空乏容量を別の構成で形成していてもよく、図１２に示すように、抵抗領域を半導体基体上に別の構成で形成してもよい。
In the description of the first embodiment, the structure shown in FIG. 4 is used as an example of the
図８に示すように、図４で示したシリコン酸化膜からなる誘電領域１２の代わりに、例えばｐ型の反対導電型領域１５をキャパシタ部２１０として形成した場合を示している。上記図４で説明した場合には、還流ダイオード１００が逆回復動作する際に印加される電圧を、誘電領域１２の容量Ｃ成分によって充電することで振動現象を抑制していたのに対し、図８においては、ｐ型の反対導電型領域１５とｎ型の基板領域１１との間に逆バイアス電圧が印加されることで形成される空乏層を容量Ｃの成分として使用することができる。この空乏層を容量Ｃ成分として用いる利点としては、シリコン酸化膜等の誘電領域１２に比べると、過渡電流による劣化が比較的少ない半導体材料で形成しているため長期信頼性の点で有利である。
As shown in FIG. 8, instead of the
また、図９に示すように、基板領域１１上に、基板領域１１とショットキー接合を形成する金属材料からなる表面電極１３をキャパシタ部２１０として形成することもできる。また、ショットキー接合以外にも、異種半導体とのヘテロ接合など、逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも図４に示した半導体スナバ２００と同様の効果を得ることができる。
Further, as shown in FIG. 9, a
なお、図８及び図９の構成では、順バイアス時に順方向電流が流れることが懸念されるが、図８及び図９の基板領域１１の抵抗Ｒの値が還流ダイオードのドリフト領域２の抵抗に比べて少なくとも小さいため、電流の大部分は低抵抗の還流ダイオードに流れるため順バイアス時の導通損失には影響しない。
In the configuration of FIGS. 8 and 9, there is a concern that a forward current flows during forward bias, but the value of the resistance R of the
また、図１０及び図１１に示すように、キャパシタ部２１０を構成する部位として、複数の領域が直列もしくは並列に形成されていても良い。図１０は、図４で説明した誘電領域１２による容量成分と、図８で説明した反対導電型領域１５を形成することで得られる空乏層を利用した容量成分とを直列に接続して容量Ｃとした場合である。また、図１１は、誘電領域１２による容量成分と、図９で説明した空乏層による容量成分とを並列に接続して容量Ｃとした場合を示している。いずれにしても、容量Ｃの成分を半導体支持基体上に構成することができればどのような領域で構成しても良い。
As shown in FIGS. 10 and 11, a plurality of regions may be formed in series or in parallel as a part constituting the
図１２は抵抗Ｒの成分として、図４で説明した基板領域１１に加えて、誘電領域１２上に、例えば多結晶シリコンからなる抵抗領域１７を形成している。多結晶シリコンからなる抵抗領域１７は厚み及び不純物濃度を変えることで抵抗値を自由に変えられるところが利点として挙げられる。つまり、支持基体として基板領域を選ぶ際にどのような基板を用いても半導体スナバ２００を形成できるため、実現性の自由度をあげることが可能となる。なお、抵抗領域１７は多結晶シリコン以外でも、どのような材料を用いても良いが、抵抗領域１７をシリコンよりも高い絶縁破壊電界を持つ材料で構成するとなお良く、抵抗領域１７の製作プロセスをさらに容易にする効果がある。
In FIG. 12, as a component of the resistance R, a resistance region 17 made of, for example, polycrystalline silicon is formed on the
例えば、逆回復時に還流ダイオード１００の両端にサージ電圧として１００Ｖが印加された場合、半導体スナバ２００においては、キャパシタＣには過渡電流が流れるため、概ね抵抗領域の両端に、サージ電圧と同等の１００Ｖが印加される。このとき、抵抗領域には、その材料に応じた絶縁破壊電界と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。１００Ｖの破壊耐圧を持たせるためには、シリコンの場合、絶縁破壊電界が約０．３ＭＶ／ｃｍであるので、３μｍ程度の厚さが必要になる。そこに、シリコンよりも高い絶縁破壊電界を持つポリ炭化珪素を用いると、絶縁破壊電界が約３．６ＭＶ／ｃｍであるので、厚みを１／１０程度に削減することができる。そのため、抵抗領域作製時の堆積時間を短縮でき、プロセスを容易にすることができる。また、炭化珪素のほうがシリコンよりも熱伝導率が３倍程度良いため、抵抗領域１７の放熱性を良くする効果もある。このように、抵抗Ｒの成分についても、半導体支持基体上に構成することができればどのような領域で構成しても良い。
For example, when 100 V is applied as a surge voltage across the freewheeling
図８〜図１２に示した実施例においては、基板領域１１の抵抗分離領域９２内に抵抗分離構造１００２が形成されている。抵抗分離構造１００２は、基板領域１１に表面側からドライエッチング等を用いてトレンチを形成し、トレンチ内に絶縁膜を埋設することで形成することができる。その他の抵抗分離構造１００２としては、アルゴンなどをイオン注入し、結晶性を悪化させることで基板領域を高抵抗化した高抵抗層を用いることができる。また、基板領域１１と反対導電型のｐ型の不純物を注入することでｐｎ接合を利用した抵抗分離構造とすることもできる。このような抵抗分離構造を形成することにより、基板領域１１より低抵抗な破砕層を含む周辺抵抗領域９１に電流が集中するのを抑制し、基板領域１１に所望の抵抗Ｒを設けることができる。
In the embodiment shown in FIGS. 8 to 12, the
また、図７〜図１２に示した実施例においては、抵抗分離構造１００２が裏面電極１４に達していない場合について図示しているが、抵抗分離構造１００２が、裏面電極１４に達するように形成されていてもかまわない。また、図７〜図１２に示した実施例においては、抵抗分離構造１００２が、容量Ｃを構成する部分の直下の抵抗領域９０に接するように形成されているが、抵抗分離構造１００２は、抵抗領域９０から離れていてもかまわない。
7 to 12 illustrate the case where the
このような構成にすることで、図４に示す実施例に比べて、破砕層を含む周辺抵抗領域９１と抵抗領域９０の距離を短縮できるため、チップサイズを小型化でき、コストを低減することができる。
With such a configuration, the distance between the
なお、上述のように、抵抗領域１７として、多結晶シリコン半導体膜を用いているが、半導体膜は限定されない。抵抗領域１７として、単結晶シリコン、アモルファスシリコン等の半導体膜を用いてもよい。 As described above, a polycrystalline silicon semiconductor film is used as the resistance region 17, but the semiconductor film is not limited. As the resistance region 17, a semiconductor film such as single crystal silicon or amorphous silicon may be used.
また、図１３は、スナバ回路に用いるキャパシタ容量Ｃの大きさに対する、振動現象の抑制効果、及びキャパシタ容量Ｃの大きさとキャパシタに流れる過渡電流による損失の増加しろについて、回路シミュレータを用いて計算した結果の一例である。スナバ回路の振動低減は、寄生インダクタンスＬｓ、還流ダイオードの容量Ｃ０、還流ダイオードに並列接続されたスナバ回路のキャパシタの容量Ｃ、及び抵抗Ｒで構成された簡単な回路で計算できる。例えば、本計算では、回路中の寄生インダクタンスＬｓを９９ｎＨ、抵抗Ｒを４０Ωに固定して、容量比Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証した。なお、還流ダイオードの容量Ｃ０は、例えば１５０ｐＦとした。 FIG. 13 shows the effect of suppressing the vibration phenomenon on the size of the capacitor capacitance C used in the snubber circuit, and the increase in loss due to the size of the capacitor capacitance C and the transient current flowing in the capacitor, using a circuit simulator. It is an example of a result. The vibration reduction of the snubber circuit can be calculated by a simple circuit composed of the parasitic inductance Ls, the capacitance C0 of the freewheeling diode, the capacitance C of the capacitor of the snubber circuit connected in parallel to the freewheeling diode, and the resistor R. For example, in this calculation, the parasitic inductance Ls in the circuit is fixed to 99 nH, the resistance R is fixed to 40Ω, and the decay time of the vibration phenomenon and the transient loss generated in the snubber circuit increase depending on the size of the capacitance ratio C / C0. The change of was verified. Note that the capacitance C0 of the reflux diode is set to 150 pF, for example.
図１３の左軸は、スナバ回路がない場合において電圧もしくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の振動現象収束時間比ｔ／ｔ０を示している。図１３に示すように、Ｃ/Ｃ０の値が０．１前後から振動現象の減衰効果が顕著になっている。一方、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。このように、Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。 The left axis of FIG. 13 indicates that the time until the voltage or current vibration is attenuated to 1/10 in the absence of the snubber circuit is t0, and when the snubber circuit is added, the vibration is equivalent to the case without the snubber circuit. The vibration phenomenon convergence time ratio t / t0 when the time of t is t is shown. As shown in FIG. 13, the damping effect of the vibration phenomenon becomes remarkable from the value of C / C0 around 0.1. On the other hand, when C / C0 exceeds 10, the convergence time ratio value of the vibration phenomenon tends to be saturated. Thus, as C / C0 increases, the decay time of the vibration phenomenon decreases.
また、図１３の右軸は、過渡損失の増加しろとして、スナバ回路に形成するキャパシタ容量Ｃに流れる過渡電流により発生する損失Ｅと、還流ダイオードに流れる過渡電流で発生する損失Ｅ０との比Ｅ／Ｅ０を示している。損失Ｅは、過渡動作時にキャパシタ容量Ｃの大きさに比例する過渡電流により発生する。したがって、図１３に示すように、過渡損失の増加しろＥ／Ｅ０を低減するためには、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。 Further, the right axis of FIG. 13 shows the ratio E of the loss E caused by the transient current flowing in the capacitor capacitance C formed in the snubber circuit and the loss E0 caused by the transient current flowing in the freewheeling diode as an increase in the transient loss. / E0 is shown. The loss E is generated by a transient current proportional to the size of the capacitor capacitance C during a transient operation. Therefore, as shown in FIG. 13, in order to reduce the increase E / E0 of the transient loss, it is desirable that the capacitor capacitance C is as small as possible.
このように、第１の実施の形態で用いるスナバ回路である半導体スナバ２００のキャパシタ部２１０の容量Ｃの大きさは、還流ダイオード１００の遮断状態における容量成分の大きさに比べて、1／１０倍以上、１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第１の実施の形態で説明した半導体スナバ２００のどの実施例においても得ることができる。
As described above, the capacitance C of the
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置について、図１４〜図１６、図３、及び図４を用いて説明する。第２の実施の形態においては、第１の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴について詳しく説明する。
(Second Embodiment)
A semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS. 14 to 16, FIG. 3, and FIG. In the second embodiment, the description of the same operation as the first embodiment is omitted, and different features will be described in detail.
図１４は、図１に対応する第２の実施の形態を説明する回路図、図１５は、図２に対応する図１４の回路図の一例として具体化した半導体チップの実装図、図１４、図３並びに図４は、図１５の実装図に用いられている半導体チップのそれぞれの断面構造図の一例である。 14 is a circuit diagram for explaining a second embodiment corresponding to FIG. 1, FIG. 15 is a semiconductor chip mounting diagram embodied as an example of the circuit diagram of FIG. 14 corresponding to FIG. 3 and 4 are examples of cross-sectional structure diagrams of the semiconductor chips used in the mounting diagram of FIG.
図１４に示すように、第２の実施の形態に係る半導体装置は、図１に示したユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００、キャパシタ部２１０と抵抗部２２０を含むように構成された半導体スナバ２００、及びスイッチング素子６００を備える。還流ダイオード１００及び半導体スナバ２００は、それぞれスイッチング素子６００のエミッタ端子３０１及びコレクタ端子４０１に並列に接続される。
As shown in FIG. 14, the semiconductor device according to the second embodiment includes a free-wheeling
第２の実施の形態では、一例として、還流ダイオード１００、半導体スナバ２００、及びスイッチング素子６００をそれぞれ別の半導体チップとして形成した場合について説明する。半導体スナバ２００の構成並びに還流ダイオード１００は、例えば第１の実施の形態と同じ構成とした場合について説明する。スイッチング素子６００に関しては、例えばシリコンを半導体基体材料としたＩＧＢＴを使用した場合について説明する。なお、第２の実施の形態では、エミッタ端子３０１とコレクタ端子４０１が互いに対面するように電極形成された、いわゆる縦型のＩＧＢＴを一例として説明する。
In the second embodiment, as an example, a case where the
図１５は、図１４で示した還流ダイオード１００（例えば炭化珪素ショットキーバリアダイオード）、半導体スナバ２００（例えばシリコン半導体ＲＣスナバ）、及びスイッチング素子６００（例えばシリコンＩＧＢＴ）からなる半導体装置について具体的な実装を示した図である。 FIG. 15 shows a specific example of the semiconductor device including the freewheeling diode 100 (for example, silicon carbide Schottky barrier diode), the semiconductor snubber 200 (for example, silicon semiconductor RC snubber), and the switching element 600 (for example, silicon IGBT) shown in FIG. It is the figure which showed mounting.
図１５においては、図２と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜４１０上には、還流ダイオード１００、半導体スナバ２００、及びスイッチング素子６００それぞれの半導体チップのコレクタ端子４０１側が、例えば半田やろう材等の接合材料を介して接続される。そして、還流ダイオード１００、半導体スナバ２００、及びスイッチング素子６００それぞれの半導体チップのエミッタ端子３０１側は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３２０、３３０、３５０を介して、共にアノード側金属膜３１０に接続される。さらに、第２の実施の形態においては、スイッチング素子６００のゲート端子側が、金属配線７１０を介してゲート側金属膜７００に接続される。
In FIG. 15, a case where a ceramic substrate is used as an example of a semiconductor package as in FIG. On the cathode-
図１６、図４及び図５には、それぞれスイッチング素子６００、還流ダイオード１００及び半導体スナバ２００を構成するそれぞれの半導体チップの断面構造の一例を示す。
FIGS. 16, 4, and 5 show examples of cross-sectional structures of the respective semiconductor chips that constitute the
図１６に示すように、スイッチング素子６００は、一例として一般的なＩＧＢＴである。例えば、シリコンを材料としたｐ+型の基板領域２１上に、ｎ型のバッファ領域２２を介して、ｎ-型のドリフト領域２３が形成された基板材料を用いた場合で説明する。基板領域２１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域２３としては、例えばｎ型の不純物密度が１０13ｃｍ-3〜１０16ｃｍ-3、厚さが数１０μｍ〜数１００μｍのものを用いることができる。第２の実施の形態では、例えば不純物密度が１０14ｃｍ-3、厚さが５０μｍで、耐圧が６００Ｖクラスのものを用いている。バッファ領域２２は、ドリフト領域２３に高電界が印加された際に、基板領域２１とパンチスルーするのを防止するために形成される。
As shown in FIG. 16, the switching
第２の実施の形態では、一例として、基板領域２１を支持基材とした場合を説明しているが、バッファ領域２２やドリフト領域２３を支持基材としてもよい。バッファ領域２２は基板領域と２１とドリフト領域２３とがパンチスルーしない構造であれば、特になくてもよい。
In the second embodiment, the case where the
ドリフト領域２３中の表層部にｐ型のウェル領域２４が、またウェル領域２４中の表層部にｎ+型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６を介して、例えばｎ型の多結晶シリコンからなるゲート電極２７が配設されている。さらに、エミッタ領域２５及びウェル領域２４に接するように、例えばアルミニウム材料からなるエミッタ電極２８が形成されている。エミッタ電極２８とゲート電極２７との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜２９が形成されている。また、基板領域２１の裏面にオーミック接続するようにコレクタ電極３０が形成されている。このように、第２の実施の形態の説明に用いるＩＧＢＴは、ゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
A p-
図３に一例として示した還流ダイオード（ここではショットキーバリアダイオード）の構成は、第１の実施の形態で説明したものと同様とする。 The configuration of the free wheeling diode (here Schottky barrier diode) shown as an example in FIG. 3 is the same as that described in the first embodiment.
ただし、図４に示した半導体スナバ２００については、基本的な構成は第１の実施の形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子６００の遮断状態におけるキャパシタ容量を考慮した誘電領域１２によるキャパシタ部２１０の容量Ｃ及び基板領域１１による抵抗部２２０の抵抗値Ｒを設定するのが望ましい。また、後述するように、還流ダイオード１００に逆回復電流が流れる状態においては、並列接続されたスイッチング素子６００は必ず遮断状態にある。したがって、その過渡電流に応じた半導体スナバ２００のキャパシタ容量Ｃ及び抵抗Ｒの設定は、第１の実施の形態で説明した範囲で対応可能である。
However, although the basic configuration of the
つまり、基板領域１１は必要な抵抗値の大きさに応じて、基板の抵抗率や厚さとすることができ、例えば抵抗率が数ｍΩｃｍから数１００Ωｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることで対応可能である。また、キャパシタ部２１０の容量Ｃについても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、誘電領域１２の厚さや面積を変えることで対応可能である。
That is, the
第２の実施の形態においては、還流ダイオード１００並びにスイッチング素子６００が遮断状態時（高電圧印加時）にそれぞれ充電される空乏容量の和に対して、１００分の１程度から１００倍ぐらいの範囲で容量Ｃを選ぶことができる。必要となるチップ面積やスナバ機能としての効果を考慮すると、容量Ｃは、還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和に対して、概ね１０分の１から１０倍程度の範囲が望ましい。第２の実施の形態においては、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように、容量Ｃが還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度とした場合で説明する。
In the second embodiment, the range from about 1/100 to about 100 times the sum of the depletion capacities charged when the free-wheeling
スイッチング素子６００が並列に接続された第２の実施の形態においても、還流ダイオード１００として、例えばショットキーバリアダイオードを用いている。従来、バイポーラ動作の還流ダイオードの振動低減用のスナバ回路としては、フィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品が用いられている。第２の実施の形態では、還流ダイオード１００のユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、小容量で小サイズのキャパシタ部２１０と抵抗部２２０を有する半導体スナバ２００を並列接続することで、容易にかつ効果的に振動現象を抑制している。
Also in the second embodiment in which the
次に、第２の実施の形態に係る半導体装置の動作について、等価回路を用いて詳しく説明する。例えば、第２の実施の形態に係る半導体装置は、図１７に示すような３相交流モータＭを動かすインバータや、図１８に示すような直流モータＭを駆動するＨブリッジなどの電力変換装置に用いることができる。 Next, the operation of the semiconductor device according to the second embodiment will be described in detail using an equivalent circuit. For example, the semiconductor device according to the second embodiment is applied to a power converter such as an inverter that drives a three-phase AC motor M as shown in FIG. 17 or an H-bridge that drives the DC motor M as shown in FIG. Can be used.
例えば、図１７に示すインバータにおいては、電源電圧（＋Ｖ）（例えば、４００Ｖ）に対して、上アームを形成する並列接続されたスイッチング素子Ｅと受動素子Ｂ、及び下アームを形成する並列接続されたスイッチング素子Ｇと受動素子Ｆを、逆バイアス接続になるように直列に接続して使用される。この接続が３相分接続され、３相インバータを構成する。図１９に示した半導体装置の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここでは、図１９に示した３相のうちの１相の動作を用いて半導体装置の動作を説明する。さらに、一例として下アームのスイッチング素子Ｇがスイッチング動作をし、上アームのスイッチング素子Ｅと受動素子Ｂとが還流動作をする場合について説明する。 For example, in the inverter shown in FIG. 17, a switching element E and a passive element B that are connected in parallel to form an upper arm and a parallel connection that forms a lower arm are connected to a power supply voltage (+ V) (for example, 400 V). The switching element G and the passive element F are connected in series so as to be connected in reverse bias. This connection is connected for three phases to form a three-phase inverter. The operation mode of the semiconductor device shown in FIG. 19 is that when either the switching element of the upper arm or the lower arm performs a switching operation, the switching element and the passive element of the arm not performing the switching operation are interlocked to cut off the current. It operates from a cut-off state to a conductive state that circulates current and from a conductive state to a cut-off state. Here, the operation of the semiconductor device will be described using the operation of one of the three phases shown in FIG. Furthermore, as an example, a case where the switching element G of the lower arm performs a switching operation and the switching element E and the passive element B of the upper arm perform a reflux operation will be described.
まず、下アームのスイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。 First, in a state where the switching element G of the lower arm is turned on and a current flows through the switching element G, the switching element E and the passive element B of the upper arm are in a reverse bias state and are in a cut-off state.
下アームの導通状態にあるスイッチング素子Ｇに並列に接続されている受動素子Ｆにおいては、還流ダイオード１００及び半導体スナバ２００は遮断状態を維持する。すなわち、還流ダイオード１００であるショットキーバリアダイオード（例えば、図３参照）については、その両端に印加されている電圧がスイッチング素子Ｇのオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、受動素子Ｆの半導体スナバ２００（例えば、図４参照）においては、キャパシタ部２１０の容量Ｃとして機能する誘電領域１２が、やはりスイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態になる。
In the passive element F connected in parallel to the switching element G in the conductive state of the lower arm, the free-wheeling
一方、上アームのスイッチング素子Ｅと受動素子Ｂについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図１６に示したスイッチング素子６００であるＩＧＢＴについては、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３中にはウェル領域２４とのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、還流ダイオード１００であるショットキーバリアダイオード（例えば、図３参照）においては、表面電極３と裏面電極４間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、受動素子Ｂの半導体スナバ２００（例えば、図４参照）においても、キャパシタ部２１０の容量Ｃとして機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
On the other hand, both the switching element E and the passive element B in the upper arm are maintained in the cut-off state because a reverse bias voltage of about the power supply voltage is applied. That is, in the IGBT that is the switching
このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。 As described above, when the switching element G of the lower arm is in the conductive state, the upper and lower arms have the same function as that of the conventional technique in which the passive element is configured only by the Schottky barrier diode.
次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。 Next, the case where the switching element G of the lower arm is turned off and shifts to the cutoff state will be described.
例えば、図１７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。 For example, in a motor inverter circuit (L load circuit) as shown in FIG. 17, when the switching element G is turned off, the phase of voltage rise and current interruption is shifted, so that the current during conduction is substantially maintained. First, the voltage rise of the switching element G occurs.
下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図３に示した還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域２中に表面電極３側から空乏層が広がる際に、電子が裏面電極４側に過渡電流として流れ、図４に示した半導体スナバ２００においては、容量Ｃとして働く誘電領域１２が印加電圧に応じて充電されるため過渡電流が流れる。半導体スナバ２００の誘電領域１２の容量Ｃの充電作用によって、スイッチング素子Ｇのコレクタ／エミッタ間に生じる過渡的な電圧上昇が緩和され、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。
As for the passive element F connected in parallel to the switching element G that turns off the lower arm, both the free-wheeling
このように、第２の実施の形態においては、受動素子Ｆの半導体スナバ２００が、受動素子Ｆの還流ダイオード１００だけでなくスイッチング素子Ｇとも並列接続することで、スイッチング素子Ｇ自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。
Thus, in the second embodiment, the
そして、スイッチング素子Ｇの電圧上昇後、電流は所定の速度で遮断する。このとき、図１６に示したＩＧＢＴでは、導通時に基板領域２１から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そして、スイッチング素子Ｇの電流が遮断した後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
Then, after the voltage of the switching element G rises, the current is cut off at a predetermined speed. At this time, in the IGBT shown in FIG. 16, although the current interruption speed is limited and a loss occurs due to the influence of the hole current injected from the
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図３に示した還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、受動素子Ｂの還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。
On the other hand, the passive element B connected in parallel with the switching element E of the upper arm enters a forward bias state and shifts to a conductive state in conjunction with the turn-off operation of the switching element G of the lower arm. The depletion layer that has spread into the drift region 2 of the free-wheeling
また、受動素子Ｂにおいて、図４に示した半導体スナバ２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、誘電領域１２に充電されていた電荷が過渡電流として放電される。第２の実施の形態では、容量Ｃである誘電領域１２の容量が還流ダイオード１００及びスイッチング素子Ｅに形成されていた空乏容量と同程度と小容量であるため、放電によって過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流に比べるとほとんど影響がない大きさである。半導体スナバ２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。
Further, in the passive element B, in the
また、並列接続されているスイッチング素子Ｅについても、コレクタ／エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域２１とバッファ領域２２との間のｐｎ接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ／エミッタ間の電圧状態が変位するため、スイッチング素子Ｅ中のドリフト領域２３中に生じていた空乏層の容量変化に伴うキャパシタとしての放電による過渡電流は流れる。しかし、過渡電流は、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの受動素子Ｂの半導体スナバ２００およびスイッチング素子Ｅは、過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。
For the switching element E connected in parallel, the voltage between the collector and the emitter shifts from the reverse bias voltage state to the forward bias state, but the gate signal is controlled to maintain the off state, and the substrate Since the pn junction between the
第２の実施の形態においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域２の抵抗を低抵抗で形成することができる。そのため、還流ダイオード１００の順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
In the second embodiment, since the
次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。 Next, an operation in which the switching element G of the lower arm is turned on and the switching element G is turned on again will be described.
例えば、図１７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｇに電流が流れ始める。下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇに電流が流れてコレクタ／エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図３に示した還流ダイオード１００においては、電圧の減少に伴ってドリフト領域２中に広がっていた空乏層は表面電極３側に徐々に狭まり、裏面電極４側からドリフト領域２中に電子が過渡電流として流れる。また、図４に示した半導体スナバ２００においては、容量Ｃとして働く誘電領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。
For example, in the inverter circuit for a motor (L load circuit) as shown in FIG. 17, when the switching element G is turned on, the phase of current rise and voltage drop is shifted, so that a relatively high voltage is applied. The current starts to flow through the switching element G. For the passive element F connected in parallel to the switching element G that turns off the lower arm, both the free-wheeling
この過渡電流は、並列するスイッチング素子Ｇに流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの受動素子Ｆの半導体スナバ２００及び還流ダイオード１００は、過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｇのみが導通状態となる。
This transient current has a magnitude that hardly affects the turn-on current flowing through the switching elements G arranged in parallel. Thus, the
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図３に示したように、還流ダイオード１００であるショットキーバリアダイオードにおいては、裏面電極４側からドリフト領域２中に供給されていた電子電流は、順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
On the other hand, the passive element B connected in parallel with the switching element E of the upper arm enters a reverse bias state and shifts to a cutoff state in conjunction with the turn-on operation of the switching element G of the lower arm. As shown in FIG. 3, in the Schottky barrier diode, which is the
この導通状態から遮断状態に移行する際に、導通時に受動素子Ｂの還流ダイオード１００の素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ｂ並びに下アームのスイッチング素子Ｇに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオード１００で発生する逆回復電流は極力小さいほうがよい。
When transitioning from the conductive state to the cut-off state, a transiently generated current is a reverse recovery current in the process in which excess carriers accumulated in the element of the free-wheeling
第２の実施の形態では、還流ダイオード１００は、炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成されている。したがって、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
In the second embodiment, the freewheeling
さらに、第２の実施の形態においては、受動素子がショットキーバリアダイオードのみで構成されている従来技術では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、第２の実施の形態においては、受動素子Ｂの還流ダイオード１００が逆回復動作する場合に、ドリフト領域２中に逆バイアス電圧が印加され過剰キャリアによる逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子Ｅ及び受動素子Ｂの半導体スナバ２００中の誘電領域１２からなるキャパシタにも同等の逆バイアス電圧が印加され、スイッチング素子Ｅ及び受動素子Ｂの半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、誘電領域１２からなる容量Ｃの大きさと基板領域１１の抵抗Ｒ成分の大きさで決まり、自由に設計することができる。
Furthermore, in the second embodiment, the current / voltage oscillation phenomenon during the reverse recovery operation unique to the unipolar operation, which cannot be essentially solved by the conventional technique in which the passive element is composed of only the Schottky barrier diode, is employed. It has a function to suppress. That is, in the second embodiment, when the
第２の実施の形態においては、キャパシタ部２１０の大きさを、受動素子Ｂの還流ダイオード１００及びスイッチング素子Ｅに流れる過渡電流とほぼ同等となるような容量で設定している。そのため、下アームのスイッチング素子Ｇのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。さらに、受動素子Ｂの半導体スナバ２００に流れる電流を基板領域１１の抵抗Ｒ成分で消費するため、寄生インダクタンスＬｓで生じたエネルギを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００が有する過渡損失と導通損失を低減する性能を保持し、かつ、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００で解決することができる。
In the second embodiment, the size of the
第２の実施の形態においては、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が高々ドリフト領域２及び２３に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を半導体スナバ２００で形成しているところが従来技術と異なる点である。さらに、第２の実施の形態の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
In the second embodiment, attention is paid to the fact that the transient current flowing through the
１つは、スイッチング素子６００が並列に接続されていても、ユニポーラ動作の還流ダイオード１００と半導体スナバ２００との組み合わせにより、還流ダイオード１００が動作する全電流範囲、全温度範囲において、振動現象を低減するためのスナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードである還流ダイオード１００の逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアによるものである。また、並列に接続されているスイッチング素子６００に生じる過渡電流も、空乏層が生じた際に発生する過剰キャリアによるものである。したがって、還流動作時に流れていた電流の大きさによらず、ほぼ一定の逆回復電流が流れる。また、同様の理由で、還流ダイオード１００の温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れる。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。
First, even when the switching
もう1つは、図１５に示すように、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子６００の直近に低インダクタンスで半導体スナバ２００を実装することができる。そのため、従来のディスクリート部品であるフィルムコンデンサなどからなる容量とメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、さらに過渡損失を低減しかつ振動現象を抑制できる。これは、還流ダイオード１００及びスイッチング素子６００にスナバ回路を並列接続する際に生じる寄生インダクタンスが大きいほど、スナバ回路に流れる過渡電流が制限されるため、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しにくくなることと、スナバ回路中のキャパシタに印加される電圧に寄生インダクタンスで発生する逆起電力が重畳されるため、キャパシタの耐圧範囲で動作させるためには、スイッチング時間を遅くする必要があるためである。つまり、第２の実施の形態においては、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
The other is, as shown in FIG. 15, by forming the snubber circuit with the
また、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば、従来のディスクリート部品であるフィルムコンデンサなどからなる容量Ｃとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗Ｒにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ２００で形成した場合には、還流ダイオード１００の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
In addition, mounting the snubber circuit in the immediate vicinity of the
さらに、第２の実施の形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子６００と同様の実装工程を用いて電力変換装置を構成することができる。そのため、簡便でかつ容易に振動現象を抑制することができ、更に従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
Furthermore, in the second embodiment, by forming the snubber circuit with the
また、第２の実施の形態においては、第１の実施の形態と同様に、半導体スナバ２００の抵抗成分を半導体基体で形成し、図１５に示したような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
Further, in the second embodiment, as in the first embodiment, the resistance component of the
また、第２の実施の形態では、第１の実施の形態と同様に、還流ダイオード１００として、炭化珪素からなるショットキーバリアダイオードを用いることで、より顕著に低導通損失と振動現象の緩和を両立することができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギが消費されないため、振動現象がより顕著となる性質を有しているからである。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。なお、第２の実施の形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
Further, in the second embodiment, similar to the first embodiment, a Schottky barrier diode made of silicon carbide is used as the
また、第２の実施の形態を説明するに当たって、半導体スナバ２００の一例として、図４に示した構造を用いて説明した。しかし、第１の実施の形態と同様に、図７〜図１２に示した構造の半導体スナバ２００を用いてもよい。いずれの構造の半導体スナバ２００であっても、第２の実施の形態で説明したのと同様の動作をし、同様の効果を得ることができる。
Further, in describing the second embodiment, the structure shown in FIG. 4 has been described as an example of the
また、第１の実施の形態において図１３を用いて説明したのと同様に、スナバ回路に用いる容量Ｃと、遮断状態における還流ダイオードとスイッチング素子との容量成分の総和Ｃ０との比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成する容量Ｃによって、過渡動作時には容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、容量Ｃの大きさは極力小さいほうが望ましい。 Further, as described with reference to FIG. 13 in the first embodiment, the ratio C / C0 between the capacitance C used in the snubber circuit and the total C0 of the capacitance components of the freewheeling diode and the switching element in the cut-off state. However, the damping effect of the vibration phenomenon becomes remarkable from around 0.1, and the value of the convergence time ratio of the vibration phenomenon tends to be saturated when the ratio C / C0 exceeds 10. Further, since the loss C due to the transient current proportional to the size of the capacitance C occurs during the transient operation due to the capacitance C formed in the snubber circuit, it is desirable that the size of the capacitance C is as small as possible.
このように、第２の実施の形態で用いるスナバ回路のキャパシタ部２１０の容量Ｃの大きさは、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、１／1０倍以上、１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第２の実施の形態で説明したどの実施例においても得ることができる。
Thus, the magnitude of the capacitance C of the
（第３の実施の形態）
本発明の第３の実施の形態においては、第２の実施の形態で説明した還流ダイオード１００、半導体スナバ２００、及びスイッチング素子６００を並列接続した構成において、還流ダイオード１００及びスイッチング素子６００が、それぞれショットキーバリアダイオード及びＩＧＢＴ以外の素子で構成された場合について説明する。図１９は、図４に対応する還流ダイオード１００の一例を示し、図２０は、図１６に対応するスイッチング素子６００の一例を示す。第３の実施の形態においても、第１もしくは第２の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
(Third embodiment)
In the third embodiment of the present invention, in the configuration in which the free-wheeling
図１９に示すように、第３の実施の形態に係る還流ダイオード１００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域４１上にｎ-型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域４２としては、例えばｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚さが数μｍ〜数１０μｍのものを用いることができる。第３の実施の形態の説明では、例えば不純物密度が１０16ｃｍ-3、厚さが５μｍで、耐圧が６００Ｖクラスのものを用いている。
As shown in FIG. 19, in the free-wheeling
なお、図１９に示した実施例では、半導体基体が、基板領域４１とドリフト領域４２の二層からなる基板の場合について説明するが、抵抗率の大きさが上記の一例にはよらない基板領域４１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、図１９に示した実施例では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
In the embodiment shown in FIG. 19, the case where the semiconductor substrate is a substrate composed of two layers of the
ドリフト領域４２の基板領域４１との接合面に対向する主面に接するように、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域４３が堆積されている。ドリフト領域４２とヘテロ半導体領域４３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギ障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域４３の不純物密度を変えることで、ヘテロ接合部のエネルギ障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてｐ型ヘテロ半導体領域４３で不純物密度が１０19ｃｍ-3、厚さが０．５μｍとした場合で説明する。
A
また、第３の実施の形態においては、ヘテロ半導体領域４３の表面に接するように表面電極４４が、基板領域４１の裏面に接するように裏面電極４５がそれぞれ形成されている。表面電極４４はアノード端子３００として外部電極との接続をするために、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としてもよい。一方、裏面電極４５は基板領域４１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としては、ニッケルシリサイドやチタン材料などが挙げられ、裏面電極４５はカソード端子４００として外部電極と接続をする。このように、図１９に示す還流ダイオード１００は、表面電極４４がアノード電極、裏面電極４５がカソード電極とした縦型のダイオードとして機能する。
In the third embodiment, the
一方、図２０に示すように、スイッチング素子６００は、炭化珪素からなるＭＯＳＦＥＴを一例として示している。図２０中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域５１上にｎ-型のドリフト領域５２が形成された基板材料で構成されている。基板領域５１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域５２としては、例えばｎ型の不純物密度が１０14ｃｍ-3〜１０17ｃｍ-3、厚さが数μｍ〜数１０μｍのものを用いることができる。第３の実施の形態では、例えば不純物密度が２×１０16ｃｍ-3、厚さが５μｍで、耐圧が６００Ｖクラスのものを用いている。図２０に示した実施例では、一例として、基板領域５１を支持基材とした場合を説明しているが、ドリフト領域５２を支持基材としてもよい。
On the other hand, as shown in FIG. 20, switching
ドリフト領域５２中の表層部にｐ型のウェル領域５３が、さらにウェル領域５３中の表層部にｎ+型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５を介して、例えばｎ型の多結晶シリコンからなるゲート電極５６が配設されている。さらに、ソース領域５４並びにウェル領域５３に接するように例えばアルミニウム材料からなるソース電極５７が形成されている。ソース電極５７とゲート電極５６との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜５８が形成されている。また、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、第３の実施の形態の説明で用いるＭＯＳＦＥＴは、ゲート電極５６が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
A p-
第３の実施の形態においても、図１９で示した還流ダイオード１００と図２０で示したスイッチング素子６００とを、図４で示した半導体スナバ２００と共に並列接続して使用する。スナバ機能を効果的に発揮するためには、還流ダイオード１００とスイッチング素子６００の遮断状態における容量を考慮した誘電領域１２による容量Ｃの設定と、基板領域１１による抵抗Ｒの設定をすることが望ましい。第１及び第２の実施の形態と同様に、第３の実施の形態においては、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように誘電領域１２の厚さを１μｍ程度とし、キャパシタ部２１０の容量Ｃが還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度とした場合で説明する。
Also in the third embodiment, the
次に、第３の実施の形態の動作について、第２の実施の形態と同様に、例えば図１７に示すインバータの動作に対応させて詳しく説明する。 Next, the operation of the third embodiment will be described in detail in correspondence with the operation of the inverter shown in FIG. 17, for example, as in the second embodiment.
まず、図１７中のスイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。 First, in a state where the switching element G in FIG. 17 is turned on and a current flows through the switching element G, the switching element E and the passive element B of the upper arm are in a reverse bias state and are in a cutoff state.
下アームの導通状態にあるスイッチング素子Ｇは、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２の実施の形態で説明したＩＧＢＴに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２に厚さを小さくかつ不純物濃度を大きくすることができるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５２の抵抗を低くすることができる。
Since the switching element G in the conductive state of the lower arm is composed of a MOSFET made of a silicon carbide material, it can be conducted with a lower on-resistance than the IGBT described in the second embodiment. This is because the band gap of the silicon carbide material is about three times larger than that of the silicon material and the maximum insulation electric field is about one digit larger, so that the thickness can be reduced and the impurity concentration can be increased in the
また、下アームの導通状態にあるスイッチング素子Ｇに並列に接続されている受動素子Ｆにおいては、還流ダイオード１００及び半導体スナバ２００は遮断状態を維持する。すなわち、還流ダイオード１００であるヘテロ接合ダイオード（図１９）については、その両端に印加されている電圧がスイッチング素子Ｇのオン電圧程度と低いものの逆バイアス電圧として印加されるためである。また、図４に示す半導体スナバ２００においては、容量Ｃとして機能する誘電領域１２が、スイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態となるためである。
In addition, in the passive element F connected in parallel to the switching element G in the conductive state of the lower arm, the free-wheeling
一方、上アームのスイッチング素子Ｅと受動素子Ｂについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図２０に示すスイッチング素子ＥであるＭＯＳＦＥＴについては、ソース端子３０２とドレイン端子４０２間に逆バイアス電圧が印加されるため、ドリフト領域５２中にはウェル領域５３とのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図１９に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、表面電極４４と裏面電極４５間に逆バイアス電圧が印加されるため、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態が維持される。また、図４に示す半導体スナバ２００においても、容量Ｃとして機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
On the other hand, both the switching element E and the passive element B in the upper arm are maintained in the cut-off state because a reverse bias voltage of about the power supply voltage is applied. That is, in the MOSFET that is the switching element E shown in FIG. 20, since a reverse bias voltage is applied between the
このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アーム共に受動素子は、第２の実施の形態において説明したように、従来技術と同様の機能を有する。 As described above, when the switching element G of the lower arm is in the conductive state, the passive element in both the upper and lower arms has the same function as that of the conventional technique as described in the second embodiment.
次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。 Next, the case where the switching element G of the lower arm is turned off and shifts to the cutoff state will be described.
例えば、図１７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。 For example, in a motor inverter circuit (L load circuit) as shown in FIG. 17, when the switching element G is turned off, the phase of voltage rise and current interruption is shifted, so that the current during conduction is substantially maintained. First, the voltage rise of the switching element G occurs.
下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図１９に示した還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域４２中にヘテロ半導体領域４３側から空乏層が広がる際に、電子が裏面電極４５側に過渡電流として流れ、図４に示す半導体スナバ２００においては、キャパシタ部２１０として働く誘電領域１２が印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ２００の誘電領域１２のキャパシタンス容量の充電作用によって、スイッチング素子Ｇのコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。
As for the passive element F connected in parallel to the switching element G that turns off the lower arm, both the free-wheeling
このように、第３の実施の形態においては、受動素子Ｆの半導体スナバ２００が、受動素子Ｆの還流ダイオード１００だけでなくスイッチング素子Ｇとも並列接続することで、スイッチング素子Ｇ自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
Thus, in the third embodiment, the
そして、第３の実施の形態において、スイッチング素子Ｇの一例として挙げた炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断する。これは、第２の実施の形態で説明したＩＧＢＴとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子Ｇが炭化珪素からなるＭＯＳＦＥＴになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子Ｇの遮断性能の早さによって、スイッチング素子Ｇ自体のターンオフ時に振動現象が生じやすく、さらに抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、第３の実施の形態においては、並列に半導体スナバ２００が形成されているため、効果的に振動現象を緩和することができる。
In the third embodiment, in the MOSFET made of silicon carbide cited as an example of the switching element G, the current sharply cuts off after the voltage rises. Unlike the IGBT described in the second embodiment, this is a unipolar operation during conduction, so that the electron current discharged from the depletion layer due to the voltage rise depends on the extension speed of the depletion layer. This is because it is blocked. That is, since the switching element G is a MOSFET made of silicon carbide, a low on-resistance can be realized when conducting, but a vibration phenomenon occurs when the switching element G itself is turned off due to the fast shutoff performance of the switching element G. The problem is that the vibration phenomenon is not easily attenuated because the resistance is small and the resistance is small, but in the third embodiment, the
すなわち、第３の実施の形態においては、スイッチング素子Ｇの電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ２００中の誘電領域１２からなるキャパシタ部２１０の容量Ｃにも同等の電圧が印加され相応の過渡電流が流れ始める。すると、容量Ｃによって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、基板領域１１の抵抗Ｒ成分で寄生インダクタンスＬｓで生じたエネルギを消費するため、振動現象を素早く収束することができる。このことから、第３の実施の形態のように、スイッチング素子Ｇがユニポーラ型で高速遮断性能を有している場合にも、振動現象を抑制することができる。また、スイッチング素子Ｇがより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、第３の実施の形態においては、スイッチング素子Ｇにおいても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、さらに高い効果を引き出すことができる。
そして、スイッチング素子Ｇの電流が遮断した後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
That is, in the third embodiment, when the current of the switching element G is interrupted, the resonance phenomenon starts with the parasitic inductance in the circuit and the oscillation phenomenon starts in the current and voltage, but from the
Then, after the current of the switching element G is cut off, the switching element G and the passive element F in the lower arm are in a steady off state and maintain the cut off state.
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図１９に示す還流ダイオード１００のドリフト領域４２中に広がっていた空乏層が後退し、ヘテロ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域４２側並びにヘテロ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域４２中をほぼ裏面電極４５側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第２の実施の形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極１３のショットキーメタル固有の仕事関数差で一義的に決まるため、所定の耐圧を得るために、ドリフト領域２の不純物濃度や厚さが制限される。これに対して、図１９に示した還流ダイオード１００においては、ヘテロ障壁をヘテロ半導体領域４３の不純物濃度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
On the other hand, the passive element B connected in parallel with the switching element E of the upper arm enters a forward bias state and shifts to a conductive state in conjunction with the turn-off operation of the switching element G of the lower arm. The depletion layer extending into the
また、図４に示す半導体スナバ２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、誘電領域１２に充電されていた電荷が過渡電流として放電される。第３の実施の形態では、受動素子Ｂの容量Ｃとしての誘電領域１２の容量が還流ダイオード１００及びスイッチング素子Ｅに形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。受動素子Ｂの半導体スナバ２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。また、並列接続されているスイッチング素子Ｅについても、ドレイン／ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域５３とドリフト領域５２との間のｐｎ接合が順バイアス状態となるものの内蔵電位が２〜３Ｖと大きいことからオフ状態を維持する。
In the
ただし、ドレイン／ソース間の電圧状態が変位するため、スイッチング素子Ｅ中のドリフト領域５２中に生じていた空乏層の容量変化に伴う放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ２００及びスイッチング素子Ｅは、過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。
However, since the voltage state between the drain and the source is displaced, a transient current due to the discharge accompanying the capacitance change of the depletion layer generated in the
次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。 Next, an operation in which the switching element G of the lower arm is turned on and the switching element G is turned on again will be described.
例えば、図１７に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｇに電流が流れ始める。下アームのターンオンするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇに電流が流れ、ドレイン／ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図１９に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層はヘテロ半導体領域４３側に徐々に狭まり、裏面電極４５側からドリフト領域４２中に電子が過渡電流として流れる。また、図４に示す半導体スナバ２００においては、容量Ｃとして働く誘電領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子Ｇに流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｇのみが導通状態となる。
For example, in the inverter circuit for a motor (L load circuit) as shown in FIG. 17, when the switching element G is turned on, the phase of current rise and voltage drop is shifted, so that a relatively high voltage is applied. The current starts to flow through the switching element G. As for the passive element F connected in parallel to the switching element G that turns on the lower arm, current flows through the switching element G in both the
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図１９に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、裏面電極４５側からドリフト領域４２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、さらにヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。
On the other hand, the passive element B connected in parallel with the switching element E of the upper arm enters a reverse bias state and shifts to a cutoff state in conjunction with the turn-on operation of the switching element G of the lower arm. In the heterojunction diode which is the
第３の実施の形態では、還流ダイオード１００が、第１及び第２の実施の形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
In the third embodiment, the free-wheeling
さらに、第３の実施の形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ２００を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち、第３の実施の形態においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域４２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子Ｅ及び受動素子Ｂの半導体スナバ２００中の誘電領域１２からなる容量Ｃにも同等の逆バイアス電圧が印加され、スイッチング素子Ｅ及び受動素子Ｂの半導体スナバ２００中にも相応の過渡電流が流れ始める。
Furthermore, in the third embodiment, by combining the
第３の実施の形態においては、キャパシタ部２１０の容量Ｃの大きさを、還流ダイオード１００及びスイッチング素子Ｅに流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｇのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。さらに、受動素子Ｂにおいて、半導体スナバ２００に流れる電流を基板領域１１の抵抗Ｒ成分で消費するため、寄生インダクタンスＬｓで生じたエネルギを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００がヘテロ接合ダイオードとなり導通損失が小さくなっても、第２の実施の形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００で解決することができる。
In the third embodiment, since the size of the capacitance C of the
このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、さらに高い効果を引き出すことができる。
第３の実施の形態においても、受動素子Ｂの還流ダイオード１００及びスイッチング素子Ｅに流れる過渡電流が高々ドリフト領域４２及び５２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ２００で形成しているところが従来技術と異なる点である。
Therefore, a higher effect can be obtained by combining with a heterojunction diode capable of realizing a low on-resistance.
Also in the third embodiment, attention is paid to the fact that the transient current flowing through the
また、第３の実施の形態において、スイッチング素子Ｅもユニポーラ型とすることで、還流ダイオード１００が逆回復動作をする場合に加えて、スイッチング素子Ｅがターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
In the third embodiment, since the switching element E is also a unipolar type, not only when the
このように、スイッチング素子６００は、ＭＯＳＦＥＴ以外にも、例えば図２１及び図２２に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。
As described above, the switching
図２１では、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域６１上にｎ-型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、例えばｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。つまり、ドリフト領域６２とヘテロ半導体領域６３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギ障壁が存在している。ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域６１にはドレイン電極６８が接続するように形成されている。なお、ゲート電極６５とソース電極６６を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜６７が形成されている。
In Figure 21, for example polytype of silicon carbide n on the
次に、図２１のスイッチング素子６００の動作について説明する。図２１のスイッチング素子６００においても、ＭＯＳＦＥＴと同様に、ソース電極６６を接地し、ドレイン電極６８に正電位が印加されるようにして使用する。
Next, the operation of the
まず、ゲート電極６５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域６３とドリフト領域６２とのヘテロ接合界面には、伝導電子に対するエネルギ障壁が形成されているためである。
First, when the
次に、遮断状態から導通状態へと転じるべくゲート電極６５に正電位を印加した場合、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロ半導体領域６３並びにドリフト領域６２の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域６３並びにドリフト領域６２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギ障壁が急峻になり、エネルギ障壁厚さが小さくなる。その結果、電子電流が導通する。このとき、図２１に示すスイッチング素子６００においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギ障壁の厚さ程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ２００によって導通損失と過渡損失をさらに高いレベルで両立することができる。
Next, when a positive potential is applied to the
次に、図２１に示したスイッチング素子６００において、導通状態から遮断状態に移行すべく、再びゲート電極６５を接地電位とすると、ヘテロ半導体領域６３並びにドリフト領域６２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギ障壁中のトンネリングが止まる。そして、ヘテロ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、さらにドリフト領域６２中にあった伝導電子は基板領域６１に流れ枯渇すると、ドリフト領域６２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
Next, in the
また、図２１のスイッチング素子６００においては、例えばソース電極６６を接地し、ドレイン電極６８に負電位が印加された逆方向導通（還流動作）も可能である。
Further, in the
例えば、ソース電極６６並びにゲート電極６５を接地電位とし、ドレイン電極６８に所定の正電位が印加されると、伝導電子に対するエネルギ障壁は消滅し、ドリフト領域６２側からヘテロ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６５を接地にせずに制御電極として使用する場合も可能である。
For example, when the
このように、図２１のスイッチング素子６００においては、ユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード１００を図２１のスイッチング素子６００で共用することができる。すなわち、図２１に示すスイッチング素子６００と同じ構造の還流ダイオード１００を別チップで形成してもよい。また、還流ダイオード１００とスイッチング素子６００を１チップ化して、半導体パッケージを小型化することもできる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ２００による振動現象をさらに低減することができる。また、配線長が短くなることは、振動電流により配線から発する放射ノイズを低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ２００に必要なキャパシタ部２１０の容量Ｃも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。
As described above, the switching
以上、図２１に示したスイッチング素子６００においては、一例としてヘテロ半導体領域６３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば、単結晶シリコン、アモルファスシリコン等他のシリコン材料、ゲルマニウムやシリコンゲルマン等他の半導体材料、６Ｈ、３Ｃ等の他のポリタイプの炭化珪素材料など、どの材料でもかまわない。また、一例として、ドリフト領域６２としてｎ型の炭化珪素を、ヘテロ半導体領域６３としてｐ型の多結晶シリコンを用いて説明しているが、それぞれｎ型の炭化珪素とｐ型の多結晶シリコン、ｐ型の炭化珪素とｐ型の多結晶シリコン、ｐ型の炭化珪素とｎ型の多結晶シリコンの如何なる組み合わせでもよい。
As described above, in the
次に、図２２には、スイッチング素子６００として、接合型電界効果トランジスタ（ＪＦＥＴ）を用いた場合について説明する。
Next, FIG. 22 illustrates the case where a junction field effect transistor (JFET) is used as the switching
図２２において、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域７１上にｎ-型のドリフト領域７２が形成され、ｎ+型のソース領域７４とｐ型のゲート領域７３が形成されており、ゲート領域７３はゲート電極７５に接続されており、ソース領域７４はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。なお、７７は層間絶縁膜である。
In Figure 22, for example polytype of silicon carbide n on the
図２２のＪＦＥＴは、ＭＯＳＦＥＴと同様にユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。さらに、ＪＦＥＴにおいては、ＭＯＳＦＥＴにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では、例えば２００℃を超えるような高い温度でのオペレーションが比較的容易である。このことから、ＪＦＥＴを用いることで、使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ２００においても、例えば図８及び図９に示したように、容量Ｃとしてシリコン酸化膜を用いない空乏容量を用いる構成のほうが、信頼性を確保しつつ、効果を発揮することができる。
Since the JFET of FIG. 22 performs a unipolar operation in the same manner as the MOSFET, it is possible to obtain the same effect as that obtained by the MOSFET. Further, in the JFET, an essential gate insulating film is unnecessary in the MOSFET, so that operation at a high temperature exceeding, for example, 200 ° C. is relatively easy from the viewpoint of ensuring reliability. From this, by using JFET, the effect which can suppress a vibration phenomenon irrespective of use temperature range can be utilized as a strength. Note that in high temperature applications, the
このように、スイッチング素子６００についてＭＯＳＦＥＴ以外のスイッチング素子を用いた場合の効果について説明してきたが、還流ダイオード１００についても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。
As described above, the effect when the switching element other than the MOSFET is used for the
例えば、図２３に示すように、還流ダイオードとして、ｐｎ接合ダイオードの構造を用いてもよい。導通時には、ｐ型領域から小数キャリアからなる過剰キャリアが注入される。金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ユニポーラ動作と同等の動作を実現することができ、上述の効果を同じように得ることができる。 For example, as shown in FIG. 23, a pn junction diode structure may be used as the freewheeling diode. At the time of conduction, excess carriers consisting of decimal carriers are injected from the p-type region. Unipolar operation by controlling the lifetime of minority carriers, the main component of excess carriers, by measures such as heavy metal diffusion using gold or platinum, electron beam irradiation using electron beams, ion irradiation using protons, etc. An operation equivalent to the above can be realized, and the above-described effects can be obtained in the same manner.
例えば、図２３に示すｐｎ接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図２３に示すように、還流ダイオード１００は、例えばシリコンからなるｎ+型の基板領域８１上にｎ-型のドリフト領域８２が形成された基板材料で構成されている。基板領域８１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域８２としては、例えばｎ型の不純物密度が１０13ｃｍ-3〜１０17ｃｍ-3、厚さが数μｍ〜数１００μｍのものを用いることができる。図２３に示した実施例では、例えば不純物密度が１０14ｃｍ-3、厚さが５０μｍで、耐圧が６００Ｖクラスのものを用いた場合で説明する。
For example, the case where the pn junction diode shown in FIG. 23 is configured by a soft recovery diode will be described. As shown in FIG. 23, the freewheeling
なお、図２３に示した実施例では、半導体基体が、基板領域８１とドリフト領域８２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域８１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、図２３に示した実施例では、一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
In the embodiment shown in FIG. 23, the case where the semiconductor substrate is a substrate composed of two layers of the
ドリフト領域８２の基板領域８１との接合面に対向する主面に接するようにｐ型の反対導電型領域８３が形成され、反対導電型領域８３に接続するように表面電極８４が、基板領域８１と接するように裏面電極８５が形成されている。なお、図２３で示した還流ダイオード１００はｐｎ接合のみで形成されているが、例えば、一部がショットキーダイオードとして働くように構成されていてもよいし、他の構成含んでいてもよい。
A p-type opposite
図２３に示すｐｎ接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、例えば導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域８２中にイオン照射などを用いて、反対導電型領域８３に近い側と基板領域８１に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
As one method for causing the pn junction diode shown in FIG. 23 to function as a soft recovery diode, for example, there is a method of controlling the lifetime of minority carriers injected into the
しかしながら、少数キャリアのライフタイムを制御したｐｎ接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図２３に示す還流ダイオード１００に流れる過渡電流は、図３などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ２００が無い状態だと振動現象が生じる。しかし、第３の実施の形態のように、半導体スナバ２００を並列接続することで、低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバとの組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。
However, in a pn junction diode in which the minority carrier lifetime is controlled, the minority carrier lifetime is shortened regardless of the magnitude of the current. Therefore, when the current is small, minority carriers disappear instantaneously during reverse recovery. Therefore, the operation is almost the same as the unipolar operation. In this case, since the transient current flowing through the
なお、ここではソフトリカバリダイオードを一例として第３の実施の形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、例えば、炭化珪素からなるｐｎ接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってｐ型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でｐｎ接合ダイオードを逆回復動作させる場合にも振動現象を抑制する効果を得ることができる。 Although the effect of the third embodiment has been described here by taking the soft recovery diode as an example, even when a fast recovery diode whose reverse recovery characteristic is not softened at the time of a large current is used, it is equivalent to the unipolar operation. If there is a current region in which the above operation is performed, at least an effect of suppressing a vibration phenomenon at a low current can be obtained. Further, for example, in a material that is less likely to recover crystals by heat treatment than a silicon material, such as a pn junction diode made of silicon carbide, the lifetime of minority carriers is originally inherent when, for example, a p-type region is formed by ion implantation. Even in a small diode, as described above, it is possible to obtain the effect of suppressing the vibration phenomenon. In any structure, the effect of suppressing the oscillation phenomenon can be obtained even when the pn junction diode is reversely recovered under the condition that at least current does not flow and minority carriers are not injected.
このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという効果を得ることができる。 Thus, if the diode has at least a part of the operation equivalent to the unipolar operation, the effect of reducing the vibration phenomenon during the reverse recovery operation can be obtained.
なお、図２３に示した還流ダイオード１００は、第１の実施の形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオード１００と半導体スナバ２００のみの並列接続としてもよい。
23 has the same effect even when the switching elements shown in the first embodiment are not connected in parallel. Therefore, only the free-wheeling
さらに、第３に実施の形態においては、第２の実施の形態で説明した還流ダイオード１００とスイッチング素子６００が共に異なる組み合わせで説明してきたが、還流ダイオード１００とスイッチング素子６００の組み合わせはどれを組み合わせてもよい。すなわち、例えば還流ダイオード１００は第２の実施の形態で説明したショットキーバリアダイオードを用いて、スイッチング素子６００は第３に実施の形態で説明したＭＯＳＦＥＴを組み合わせてもよい。また、還流ダイオード１００とスイッチング素子６００とを同一チップ上に形成していてもよい。
Further, in the third embodiment, the
また、第１の実施の形態で、図１３を用いて説明したのと同様に、スナバ回路に用いる容量Ｃと、遮断状態における還流ダイオードとスイッチング素子との容量成分の総和Ｃ０との比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成する容量Ｃによって、過渡動作時には容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、容量Ｃの大きさは極力小さいほうが望ましい。 In the same manner as described with reference to FIG. 13 in the first embodiment, the ratio C / of the capacitance C used in the snubber circuit and the sum C0 of the capacitance components of the freewheeling diode and the switching element in the cut-off state The damping effect of the vibration phenomenon becomes remarkable when C0 is around 0.1, and the value of the convergence time ratio of the vibration phenomenon tends to be saturated when the ratio C / C0 exceeds 10. Further, since the loss C due to the transient current proportional to the size of the capacitance C occurs during the transient operation due to the capacitance C formed in the snubber circuit, it is desirable that the size of the capacitance C is as small as possible.
このように、第３の実施の形態で用いるスナバ回路のキャパシタ部２１０の容量Ｃの大きさは、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第３の実施の形態で説明したどの実施例においても得ることができる。
As described above, the size of the capacitance C of the
（第４の実施の形態）
本発明の第４の実施の形態においては、第１の実施の形態において図１に示した等価回路において、還流ダイオード１００と半導体スナバ２００が、１つのチップ上に形成された場合について例示する。
(Fourth embodiment)
In the fourth embodiment of the present invention, the case where the
図２４は、図２に対応する半導体チップの実装図である。図２５は、図２４の実装に用いられている半導体チップの断面構造図の一例である。つまり、図２５に示す断面構造図においては、還流ダイオード１００と半導体スナバ２００とが形成されている。第４の実施の形態においては、第１の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
FIG. 24 is a mounting diagram of the semiconductor chip corresponding to FIG. FIG. 25 is an example of a cross-sectional structure diagram of a semiconductor chip used for mounting in FIG. That is, in the cross-sectional structure diagram shown in FIG. 25, the free-wheeling
図２４に示すように、カソード側金属膜４１０上には、半導体スナバ内蔵還流ダイオード８００のカソード端子４００側が、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵還流ダイオード８００の半導体チップのアノード端子３００側は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３２０を介して、共にアノード側金属膜３１０に接続された構成となっている。
As shown in FIG. 24, the
図２５に示すように、半導体スナバ内蔵還流ダイオード８００は、右側破線の右側に形成される還流ダイオード１００の部分と、左側破線の左側に形成される半導体スナバ２００の部分で構成されている。
As shown in FIG. 25, the semiconductor snubber built-in
まず、還流ダイオード１００の部分は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域１上にｎ-型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域２としては、例えばｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚さが数μｍ〜数１０μｍのものを用いることができる。本実施の形態では例えば不純物密度が１０16ｃｍ-3、厚さが５μｍで、耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、図２５に示した実施例においても、半導体基体が、基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、図２５に示した実施例では、一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
First, the part of the
図２５に示した右側破線の右側に形成される還流ダイオード１００の部分は、ドリフト領域２の基板領域１との接合面に対向する主面に接するように表面電極３が、さらには表面電極３に対向し、かつ基板領域１と接するように裏面電極４が形成されている。表面電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、例えば、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などを用いることができる。また、表面電極３は、アノード端子３００として外部電極との接続をするために、最表面にアルミニウム、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４は、基板領域１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４はカソード端子４００として外部電極と接続をする。
The portion of the free-wheeling
このように、図２５に示す還流ダイオード１００は、表面電極３がアノード電極、裏面電極４がカソード電極としたダイオードとして機能する。さらに、図２５においては、ドリフト領域２と表面電極３との接合面の端部に、ドリフト領域２と表面電極３とそれぞれ接するように、例えばシリコン酸化膜からなるフィールド絶縁膜５が形成されている。フィールド絶縁膜５は、還流ダイオード１００を半導体チップとして製造する際に、例えばチップ外周部のショットキー接合部における電界集中を緩和するために、一般的に用いられる構造である。第４の実施の形態においては、図２５に示したように、フィールド絶縁膜５の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。
25 functions as a diode having the
また、フィールド絶縁膜５が形成される外周端部の構成として、例えば図２６に示すように、ドリフト領域２中の表面電極３とフィールド絶縁膜５とが接する部分に、ｐ型の電界緩和領域７を形成しても良い。さらに、図２６に示した構成に加えて、電界緩和領域７の外周を囲むように、１本もしくは複数のガードリングが形成されていてもよい。
Further, as a configuration of the outer peripheral end where the
次に、図２５に示した左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。半導体スナバ２００の基板部分は、還流ダイオード１００のドリフト領域２よりも高抵抗なｎ--型半導体層である低濃度ドリフト領域１００３で形成されており、抵抗Ｒの少なくとも一部が低濃度ドリフト領域１００３により形成されている。また、半導体スナバ２００の境界となる抵抗領域６の端部と、低濃度ドリフト領域１００３とドリフト領域２の境界との間が、抵抗分離領域９２となる。抵抗分離領域９２は、低濃度ドリフト領域１００３の厚さ以上の幅を有する。抵抗分離領域９２の幅を低濃度ドリフト領域１００３の厚さ以上とすることにより、第１の実施の形態で説明したように、低濃度ドリフト領域１００３（第１抵抗領域）よりも抵抗率が低いドリフト領域２（周辺抵抗領域）への電流集中を抑制することができる。その結果、半導体スナバ２００において所望の抵抗Ｒを得ることができ、電流・電圧の振動現象を安定して抑制することができる。
Next, the configuration of the
なお、図２５及び図２６に示した実施例においては、第１の実施の形態で示した破砕層は省略してある。第４の実施の形態においても、第１の実施の形態と同様に、半導体スナバ２００と、チップ外周部の破砕層などの低抵抗率の周辺抵抗領域との間に抵抗分離領域を設けることができることは言うまでもない。
In the examples shown in FIGS. 25 and 26, the crushed layer shown in the first embodiment is omitted. Also in the fourth embodiment, as in the first embodiment, a resistance isolation region is provided between the
上記した還流ダイオード１００の外周端部の電界緩和に用いられているフィールド絶縁膜５の所定領域上に、例えば多結晶シリコンからなる抵抗領域６が形成されている。そして、抵抗領域６上に接するように表面電極３が形成され、還流ダイオード１００のアノード端子３００と同電位となっている。つまり、図２５に示した半導体スナバ２００においては、抵抗領域６は、抵抗Ｒの少なくとも一部（第２抵抗領域）として機能し、フィールド絶縁膜５は、キャパシタ部として機能する。
A
抵抗領域６は、必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。また、フィールド絶縁膜５についても、必要な耐圧並びに必要な容量Ｃの大きさに応じて、厚さや面積を決めることができる。耐圧については、半導体スナバ２００の機能としてだけではなく、還流ダイオード１００の電界緩和という機能を満たすために、フィールド絶縁膜５の破壊防止のため、還流ダイオード１００で形成されるショットキーバリアダイオードよりも高いことが望ましい。また、キャパシタ部の容量Ｃについては、還流ダイオード１００が遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、必要となるチップの面積やスナバ機能としての効果を考えると、１／１０倍以上、１０倍以下程度の範囲が望ましい。
The
図２５に示した実施例においては、例えば還流ダイオード１００のショットキーバリアダイオードよりも耐圧が高くなるように、例えば厚さは１μｍとし、キャパシタ部の容量Ｃが還流ダイオード１００の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜５は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能と容量Ｃとして機能する誘電材料であればどのような材料でも良い。
In the embodiment shown in FIG. 25, for example, the thickness is set to 1 μm so that the breakdown voltage of the free-wheeling
また、低濃度ドリフト領域１００３及び抵抗領域６からなる抵抗Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。
The magnitude of the resistance R composed of the low-
このように、1チップに還流ダイオード１００と半導体スナバ２００が形成された場合にも、第１の実施の形態で説明した動作及び効果を得ることができる。
As described above, even when the
さらに、第４の実施の形態においては、還流ダイオード１００と半導体スナバ２００が支持基体としての基板領域１を共用し、かつ、電極材として表面電極３及び裏面電極４を共用している。さらに、還流ダイオード１００の電界緩和機能として働くフィールド絶縁膜５も容量Ｃの機能として共用することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。また、還流ダイオード１００及び半導体スナバ２００の表面電極３が共通の電極となり、第１の実施の形態では金属配線３２０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスをさらに低減することができる。そのため、還流ダイオード１００における振動現象をさらに低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズをさらに低減させる効果もある。
Furthermore, in the fourth embodiment, the free-wheeling
さらに、第４の実施の形態をＬ負荷回路に用いた場合には、還流ダイオード１００と半導体スナバ２００とを１チップ化した新たな効果を生むことができる。すなわち、第１〜第３の実施の形態を通して説明してきたように、還流ダイオード１００が遮断時及び導通時には半導体スナバ２００は動作せずに過渡時のみ動作をし、還流ダイオード１００の空乏容量並びに半導体スナバ２００の容量Ｃに起因して発生する過渡電流を消費するべく抵抗Ｒ成分で発熱する。一方、還流ダイオード１００においては、ターンオンおよびターンオフの過渡動作時においては、電流と電圧の位相ずれの影響であまり発熱しない。つまり、還流ダイオード１００が最も発熱するのが定常の導通時となる。つまり、還流ダイオード１００と半導体スナバ２００とスイッチング回路の一連の動作の中で、発熱するタイミングが異なる。このため、１チップ化することによって、例えば還流ダイオード１００の部分が導通時に発熱している際には半導体スナバ２００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、1チップ化することによって、還流ダイオード１００の導通性能も向上することができる。
Furthermore, when the fourth embodiment is used in an L load circuit, a new effect can be produced in which the
以上のように、第４の実施の形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。 As described above, according to the fourth embodiment, the vibration phenomenon can be further suppressed to improve both the effect of improving the transient performance and the conduction performance, and at the same time can be realized in a small size and at low cost.
以上、図２５及び図２６では、還流ダイオード１００がショットキーバリアダイオードの場合を説明してきたが、例えば第３の実施の形態で説明したヘテロ接合ダイオードの場合でも同様に容易に実現することができる。図２７は図２５に対応する断面図である。
As described above, in FIG. 25 and FIG. 26, the case where the
図２７に示すように、基板領域４１、ドリフト領域４２、ヘテロ半導体領域４３、表面電極４４及び裏面電極４５からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜４６がドリフト領域４２とヘテロ半導体領域４３との接合面の端部に、ドリフト領域４２とヘテロ半導体領域４３とそれぞれ接するように形成されている。さらに、フィールド絶縁膜４６の所定領域上に、例えば多結晶シリコンからなる抵抗領域４７が形成されている。そして、抵抗領域４７に接するように表面電極４４が形成され、還流ダイオード１００のアノード端子３００と同電位となっている。
As shown in FIG. 27, in addition to the heterojunction diode including the
半導体スナバ２００の基板部分は、還流ダイオード１００のドリフト領域２よりも高抵抗な低濃度ドリフト領域１００３で形成されており、抵抗Ｒの少なくとも一部が低濃度ドリフト領域１００３により形成されている。また、還流ダイオード１００と半導体スナバ２００の間の抵抗分離領域９２内において、低濃度ドリフト領域１００３中に、抵抗分離構造１００２が形成されている。抵抗分離構造１００２は、低濃度ドリフト領域１００３に表面側からドライエッチング等を用いてトレンチを形成し、トレンチ内に絶縁膜を埋設することで形成することができる。その他の抵抗分離構造としては、アルゴンなどをイオン注入し、結晶性を悪化させることで基板領域を高抵抗化した高抵抗膜を用いることができる。また、低濃度ドリフト領域１００３と反対導電型のｐ型の不純物を注入して形成したｐ型半導体膜によるｐｎ接合を利用した抵抗分離構造とすることもできる。このような抵抗分離構造１００２を形成することにより、低濃度ドリフト領域１００３より低抵抗なドリフト領域２に電流が集中するのを抑制し、低濃度ドリフト領域１００３を所望の抵抗とすることができる。
The substrate portion of the
また、図２７に示した実施例においては、抵抗分離構造１００２が基板領域１に達している場合について図示しているが、抵抗分離構造１００２が、低濃度ドリフト領域１００３の厚さ方向の一部に形成されていてもかまわない。このような構成にすることで、図２５に示した構造に比べて、還流ダイオード１００と半導体スナバ２００の距離を短縮できるため、チップサイズを小型化でき、コストを低減することができる。
In the embodiment shown in FIG. 27, the
また、図２７に示した実施例においては、第１の実施の形態で示した破砕層は省略してある。第４の実施の形態においても、第１の実施の形態と同様に、半導体スナバ２００と、チップ外周部の破砕層などの低抵抗領域との間に抵抗分離を実施できることは言うまでもない。図２７においても、図２５と同様に、フィールド絶縁膜４６の端部の形状は鋭角形状でも良いし、図２６に示したようにｐ型の電界緩和領域が形成されていても良い。また、電界緩和領域の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
Moreover, in the Example shown in FIG. 27, the crushing layer shown in 1st Embodiment is abbreviate | omitted. In the fourth embodiment, as in the first embodiment, it goes without saying that resistance separation can be performed between the
また、図２７に示した半導体スナバ内蔵還流ダイオード８００の動作については、第３の実施の形態で説明した固有の効果と、第４の実施の形態で説明した１チップ化した際の効果を実現することができる。さらに、図２７に示した実施例の特徴としては、抵抗領域４７を還流ダイオード１００のヘテロ半導体領域４３と同一材料で形成している点にある。このような構成することによって、還流ダイオード１００としてヘテロ接合ダイオードを用いた場合の効果に加え、製造工程をさらに簡略化し、低コストで実現することができる。
In addition, the operation of the semiconductor snubber built-in free-wheeling
他にも図２８〜図３０に示すような構成で、還流ダイオード１００と半導体スナバ２００とを1チップ化することができる。
In addition, the
図２８は、図２５に対して、還流ダイオード１００としてショットキーバリアダイオードの代わりに図２３で示したユニポーラ動作と同等の動作を有するｐｎ接合ダイオードを構成した点が異なっている。図２８に示した実施例においても、図２５と同様に、１チップ化が容易に実現でき、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
FIG. 28 differs from FIG. 25 in that a pn junction diode having an operation equivalent to the unipolar operation shown in FIG. 23 is configured as the
図２９は、図２８に対して、半導体スナバ２００の抵抗Ｒ成分を低濃度ドリフト領域１００３だけで構成している点が異なっている。図２９に示した実施例においては、例えば基板領域８１上に形成した低濃度ドリフト領域１００３を用いて、還流ダイオード１００側において不純物導入と不純物の活性化によってドリフト領域８２を形成することで容易に実現できる。このような構成にすることによって、還流ダイオード１００と半導体スナバ２００を１チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。
FIG. 29 is different from FIG. 28 in that the resistance R component of the
図３０は、図２９に対して、半導体スナバ２００のキャパシタ部の容量Ｃ成分の一部を反対導電型領域８９と低濃度ドリフト領域１００３との間に形成されるｐｎ接合で構成している点が異なっている。図３０に示した実施例においては、例えば基板領域８１上の低濃度ドリフト領域１００３を用いて、還流ダイオード１００側において不純物導入と不純物の活性化によってドリフト領域８２を形成する。更に、還流ダイオード１００のｐｎ接合を形成する反対導電型領域８３と半導体スナバ２００のキャパシタ部としてのｐｎ接合を形成する反対導電型領域８９とを同時に、不純物導入と不純物の活性化によって形成することで容易に実現できる。このような構成にすることによって、還流ダイオード１００と半導体スナバ２００とを同一プロセスで形成可能なため、製造工程を簡略化でき製造コストを低減することができる。また、この場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。なお、図３０に示した実施例では、半導体スナバ２００の容量成分の構成として、反対導電型領域８９と低濃度ドリフト領域１００３との間に形成されるｐｎ接合の空乏容量と、フィールド絶縁膜８６による容量とが直列に接続した場合を例示しているが、ｐｎ接合容量のみの構成としても良い。
FIG. 30 is different from FIG. 29 in that a part of the capacitance C component of the capacitor portion of the
以上、還流ダイオード１００と半導体スナバ２００とを１チップ化した場合の構成を複数例示してきたが、上記で例示した以外にも、還流ダイオード１００と半導体スナバ２００の組み合わせを入れ替えて、１チップ化してももちろん良い。また、第４の実施の形態においては、第１の実施の形態に対応する還流ダイオード１００と半導体スナバ２００のみが並列接続している場合で例示してきたが、第２及び第３の実施の形態で示したようなスイッチング素子６００が並列接続されるような回路においても、同様に第４の実施の形態で説明した効果を発揮することができる。いずれにしても、少なくとも還流ダイオード１００と半導体スナバ２００とを１チップ化することで、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
As described above, a plurality of configurations in which the
また、第１の実施の形態で図１３を用いて説明したのと同様に、スナバ回路に用いる容量Ｃと、遮断状態における還流ダイオードもしくは還流ダイオードとスイッチング素子との容量成分の総和Ｃ０との比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成する容量Ｃによって、過渡動作時には容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、容量Ｃの大きさは極力小さいほうが望ましい。 Further, as described with reference to FIG. 13 in the first embodiment, the ratio between the capacitance C used in the snubber circuit and the sum C0 of the capacitance components of the return diode or the return diode and the switching element in the cut-off state. When C / C0 is around 0.1, the damping effect of the vibration phenomenon becomes remarkable, and when the ratio C / C0 exceeds 10, the convergence time ratio value of the vibration phenomenon tends to be saturated. Further, since the loss C due to the transient current proportional to the size of the capacitance C occurs during the transient operation due to the capacitance C formed in the snubber circuit, it is desirable that the size of the capacitance C is as small as possible.
このことから、第４の実施の形態で用いるスナバ回路の容量Ｃの大きさは、還流ダイオード１００及びスイッチング素子６００の遮断状態における容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第４の実施の形態で説明したどの実施例においても得ることができる。
From this, the size of the capacitance C of the snubber circuit used in the fourth embodiment is in the range of 1/10 times or more and 10 times or less as compared with the sum of the capacitance in the cutoff state of the
（第５の実施の形態）
本発明の第５の実施の形態においては、第２の実施の形態において図１４に示した等価回路において、スイッチング素子６００と半導体スナバ２００が1つのチップ上に形成された場合について例示する。
(Fifth embodiment)
In the fifth embodiment of the present invention, the case where the switching
図３１は、図１５に対応する半導体チップの実装図である。図３２は図３１の実装に用いられている半導体チップの断面構造図の一例である。つまり、図３２に示す断面構造図においては、スイッチング素子６００と半導体スナバ２００とが形成されている。第５の実施の形態においては、第２の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
FIG. 31 is a mounting diagram of the semiconductor chip corresponding to FIG. FIG. 32 is an example of a cross-sectional structure diagram of a semiconductor chip used for mounting in FIG. That is, in the cross-sectional structure diagram shown in FIG. 32, the switching
図３１に示すように、カソード側金属膜４１０上には、半導体スナバ内蔵スイッチング素子９００のコレクタ端子４０１側が、還流ダイオード１００のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵スイッチング素子９００の半導体チップのエミッタ端子３０１側は、還流ダイオード１００のアノード端子と共に、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。
As shown in FIG. 31, the
図３２に示すように、半導体スナバ内蔵スイッチング素子９００は、右側破線の右側に形成されるスイッチング素子６００の部分と、左側破線の左側に形成される半導体スナバ２００の部分で構成されている。
As shown in FIG. 32, the semiconductor snubber built-in
まず、スイッチング素子６００の部分は、一例として一般的なＩＧＢＴの構成を示している。例えばシリコンを材料としたｐ+型半導体層の基板領域２１上に、ｎ型半導体層のバッファ領域２２を介して、ｎ-型半導体層のドリフト領域２３が形成された基板材料で構成されている。ドリフト領域２３中の表層部にｐ型ウェル領域２４が、さらにウェル領域２４中の表層部にｎ+型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６を介して、例えばｎ型の多結晶シリコンからなるゲート電極２７が配設されている。さらに、エミッタ領域２５並びにウェル領域２４に接するように、例えばアルミニウム材料からなるエミッタ電極２８が形成されている。また、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
First, the portion of the
さらに、図３２においては、ドリフト領域２３もしくはウェル領域２４の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のｐｎ接合部における電界集中を緩和するために、一般的に用いられる構造である。図３２に示した実施例に示すように、フィールド絶縁膜３１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域２４の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
Further, in FIG. 32, a
次に、図３２に示した半導体スナバ内蔵スイッチング素子９００の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。
Next, the configuration of the
半導体スナバ２００の基板部分は、スイッチング素子６００のドリフト領域２３よりも高抵抗なｎ--型半導体層の低濃度ドリフト領域１００３が形成されている。抵抗Ｒの少なくとも一部が低濃度ドリフト領域１００３により形成されている。また、半導体スナバ２００の境界となる抵抗領域３３の端部と、低濃度ドリフト領域１００３とドリフト領域２３の境界との間が、抵抗分離領域９２となる。抵抗分離領域９２は、低濃度ドリフト領域１００３の厚さ以上の幅を有する。抵抗分離領域９２の幅を低濃度ドリフト領域１００３の厚さ以上とすることにより、第１の実施の形態で説明したように、低濃度ドリフト領域１００３より低抵抗なドリフト領域２３に電流が集中するのを抑制し、低濃度ドリフト領域１００３を所望の抵抗とすることができる。
Substrate portion of the
また、図３２に示した実施例においては、第１の実施の形態で示した破砕層は省略してある。図３２に示した実施例においても、第１の実施の形態と同様に、半導体スナバ２００と、チップ外周部の破砕層などの低抵抗率の周辺抵抗領域との間に抵抗分離領域を設けることができることは言うまでもない。
Moreover, in the Example shown in FIG. 32, the crushing layer shown in 1st Embodiment is abbreviate | omitted. Also in the example shown in FIG. 32, as in the first embodiment, a resistance isolation region is provided between the
上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、例えばスイッチング素子６００のゲート絶縁膜２６や層間絶縁膜（図示省略）などを形成する際に形成される絶縁膜３２を介して、多結晶シリコンからなる抵抗領域３３が形成されている。なお、図３２に示した実施例においては、絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に抵抗領域３３が形成されていてももちろん良い。そして、抵抗領域３３に接するようにエミッタ電極２８に対応する表面電極が形成され、スイッチング素子６００のエミッタ端子３０１と同電位となっている。つまり、図３２に示した実施例における半導体スナバ２００は、抵抗領域３３は抵抗Ｒの少なくとも一部として機能し、フィールド絶縁膜３１及び絶縁膜３２はキャパシタ部として機能する。抵抗領域３３は必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。
Formed, for example, when the
また、フィールド絶縁膜３１についても、必要な耐圧並びに必要なキャパシタ部の容量Ｃの大きさに応じて、厚さや面積を決めることができる。耐圧については、半導体スナバ２００の機能としてだけではなく、スイッチング素子６００の電界緩和という機能を満たすためのフィールド絶縁膜３１の破壊防止のため、スイッチング素子６００の耐圧よりも高いことが望ましい。また、容量Ｃについては、同一チップ上のスイッチング素子６００とともに並列に接続される還流ダイオード１００がそれぞれ遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、後述するように、スナバ機能としての効果と半導体スナバで発生する損失及び必要となるチップの面積を考えると、１０分の１程度から１０倍程度の範囲が望ましい。
Also, the thickness and area of the
図３２に示した実施例においては、例えばスイッチング素子６００の耐圧よりも高くなるように例えば厚さは１μｍとし、容量Ｃがスイッチング素子６００と還流ダイオード１００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜３１は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能と容量Ｃとして機能する誘電材料であればどのような材料でも良い。
In the embodiment shown in FIG. 32, for example, the thickness is set to 1 μm so as to be higher than the breakdown voltage of the
また、抵抗領域３３の抵抗Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。
The resistance R of the
このように、1チップにスイッチング素子６００と半導体スナバ２００が形成された場合にも、第１の実施の形態で説明した動作及び効果を得ることができる。
As described above, even when the switching
さらに、図３２に示した実施例においては、スイッチング素子６００と半導体スナバ２００が支持基体としての基板領域２１、バッファ領域２２及びドリフト領域２３を共用し、かつ、電極材としてエミッタ電極２８及びコレクタ電極３０を共用している。さらに、スイッチング素子６００の電界緩和機能として働くフィールド絶縁膜３１もキャパシタＣの機能として共用することができる。さらに、さらに、スイッチング素子６００のゲート電極２７として働く多結晶シリコン膜を抵抗Ｒ成分として抵抗領域３３として同様に作成することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。また、スイッチング素子６００及び半導体スナバ２００のエミッタ電極２８が共通の電極となり、図１５に示した第２の実施の形態では金属配線３５０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスをさらに低減することができるため、並列接続している還流ダイオード１００の逆回復時における振動現象をさらに低減することができる。さらに、図３２に示した実施例を、例えば図１７に示すようなインバータ回路に用いた場合には、スイッチング素子６００と半導体スナバ２００とを１チップ化した新たな効果を生むことができる。すなわち、第２及び第３の実施の形態を通して説明してきたように、還流ダイオード１００が逆回復動作をする場合においては、半導体スナバ２００は振動現象を緩和するべく、還流ダイオード１００、スイッチング素子６００の空乏容量並びに半導体スナバ２００の容量Ｃに起因して発生する過渡電流を消費し抵抗Ｒ成分で発熱する。一方、還流ダイオード１００が逆回復動作をする場合においては、それに並列接続されているスイッチング素子６００は導通状態にないため、ほとんど発熱していない。このことから、１チップ化することによって、逆回復時に半導体スナバ２００の部分が発熱している際にはスイッチング素子６００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、1チップ化することによって、発熱による抵抗領域３３の高集積化が期待できる。
Further, in the embodiment shown in FIG. 32, the switching
以上のように、第５の実施の形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。 As described above, according to the fifth embodiment, the vibration phenomenon is further suppressed and both the effect of improving the transient performance and the conduction performance are improved, and at the same time, it can be realized in a small size and at a low cost.
以上、図３１及び３２に示したように、スイッチング素子６００がＩＧＢＴの場合を説明してきたが、例えば第２及び第３の実施の形態で説明したさまざまなスイッチング素子６００と１チップ化した場合でも同様に容易に実現することができる。図３３〜図３５はその一例である。
As described above, as shown in FIGS. 31 and 32, the case where the switching
図３３は、図３２のスイッチング素子６００としてＩＧＢＴを用いる代わりに、ＭＯＳＦＥＴを用いた場合を示している。なお、図３３に示したＭＯＳＦＥＴは、例えば炭化珪素半導体基体からなる場合を示している。例えば、ｎ+型である基板領域５１上にｎ-型のドリフト領域５２が形成された基板材料を用いており、ドリフト領域５２中の表層部にｐ型のウェル領域５３が、さらにウェル領域５３中の表層部にｎ+型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５を介して、例えばｎ型の多結晶シリコンからなるゲート電極５６が配設されている。さらに、ソース領域５４並びにウェル領域５３に接するようにソース電極５７が形成され、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。
さらに、図３３においては、ドリフト領域５２もしくはウェル領域５３の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のｐｎ接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施の形態においては、図３３に一例としてフィールド絶縁膜３１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域５３の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
FIG. 33 shows a case where a MOSFET is used instead of the IGBT as the switching
Further, in FIG. 33, a
次に図３３に示した左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。半導体スナバ２００の基板部分は、スイッチング素子６００のドリフト領域５２よりも高抵抗な低濃度ドリフト領域１００３で形成されており、抵抗Ｒの少なくとも一部が低濃度ドリフト領域１００３により形成されている。また、スイッチング素子６００と半導体スナバ２００の間の抵抗分離領域９２において、低濃度ドリフト領域１００３中に、抵抗分離構造１００２が形成されている。抵抗分離構造１００２は、低濃度ドリフト領域１００３に表面側からドライエッチング等を用いてトレンチを形成し、トレンチ内に絶縁膜を埋設することで形成することができる。その他の抵抗分離構造としては、アルゴンなどをイオン注入し、結晶性を悪化させることで基板領域を高抵抗化した高抵抗層を用いることができる。また、低濃度ドリフト領域１００３と反対導電型のｐ型の不純物を注入して形成したｐ型半導体膜によるｐｎ接合を利用した抵抗分離構造とすることもできる。このような抵抗分離構造を形成することにより、低濃度ドリフト領域１００３より低抵抗なドリフト領域５２（周辺抵抗領域）に電流が集中するのを抑制し、低濃度ドリフト領域１００３を所望の抵抗とすることができる。
Next, the configuration of the
また、図３３に示した実施例においては、抵抗分離構造１００２がｎ+型基板領域５１に達している場合について図示しているが、抵抗分離構造１００２が、低濃度ドリフト領域１００３の厚さ方向の一部に形成されていてもかまわない。このような構成にすることで、図３２に示した半導体装置に比べて、スイッチング素子６００と半導体スナバ２００の距離を短縮できるため、チップサイズを小型化でき、コストを低減することができる。
In the embodiment shown in FIG. 33, the
また、図３３に示した実施例においては、第１の実施の形態で示した破砕層は省略してある。図３３に示した実施例においても、第１の実施の形態と同様に、半導体スナバ２００と、チップ外周部の破砕層などの低抵抗な周辺抵抗領域との間に抵抗分離領域を設けることができることは言うまでもない。上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、例えばスイッチング素子６００のゲート絶縁膜５５を形成する際に形成される絶縁膜３２や層間絶縁膜（図示省略）などを介して、多結晶シリコンからなる抵抗領域３３が形成されている。
Moreover, in the Example shown in FIG. 33, the crushing layer shown in 1st Embodiment is abbreviate | omitted. In the example shown in FIG. 33, as in the first embodiment, a resistance isolation region is provided between the
なお、図３３に示した実施例においては、絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に抵抗領域３３が形成されていてももちろん良い。そして、抵抗領域３３に接するようにソース電極５７が形成され、スイッチング素子６００のソース端子３０２と同電位となっている。つまり、図３３に示した実施例における半導体スナバ２００は、抵抗領域３３は抵抗Ｒの少なくとも一部として機能し、フィールド絶縁膜３１及び絶縁膜３２はキャパシタ部として機能する。抵抗領域３３は必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。
In the embodiment shown in FIG. 33, the case where the insulating
図３３に示した半導体スナバ内臓スイッチング素子の動作については、第３の実施の形態で説明した固有の効果と、第５の実施の形態で説明した１チップ化した際の効果を実現することができる。さらに、図３３に示した実施例の特徴としては、図３２と同様に、抵抗領域３３をスイッチング素子６００のゲート電極５６と同一材料で形成している点にある。このような構成することによって、スイッチング素子６００としてＭＯＳＦＥＴを用いた場合の効果に加え、製造工程をさらに簡略化し、低コストで実現することができる。
With respect to the operation of the semiconductor snubber built-in switching element shown in FIG. 33, it is possible to realize the unique effect described in the third embodiment and the effect obtained when the chip is integrated into one chip described in the fifth embodiment. it can. Further, the embodiment shown in FIG. 33 is characterized in that the
図３４は、スイッチング素子６００として、図３２に示したＩＧＢＴを用いる代わりに、図２３で示したＪＦＥＴを用いた場合を示している。図３４に示すように、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域７１上にｎ-型のドリフト領域７２が形成される。ドリフト領域７２中の表層部に、ｎ+型のソース領域７４とｐ型のゲート領域７３が形成される。ゲート領域７３は、ゲート電極７５に接続されている。ソース領域７４は、ソース電極７６に接続されている。基板領域７１はドレイン電極７８に接続されている。
FIG. 34 shows a case where the JFET shown in FIG. 23 is used as the switching
さらに、図３４に示すように、ドリフト領域７２の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部のヘテロ接合部における電界集中を緩和するために用いられる構造である。第５の実施の形態においては、図３４に一例として、フィールド絶縁膜３１の端部の形状として直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ゲート領域７３の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
Further, as shown in FIG. 34, a
次に、図３４に示した半導体スナバ内蔵スイッチング素子９００の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。半導体スナバ２００の基板部分は、スイッチング素子６００のドリフト領域７２よりも高抵抗なｎ--型半導体層の低濃度ドリフト領域１００３で形成されており、抵抗Ｒの少なくとも一部が低濃度ドリフト領域１００３により形成されている。また、スイッチング素子６００と半導体スナバ２００の間の抵抗分離領域９２において、低濃度ドリフト領域１００３中に、抵抗分離構造１００２が形成されている。抵抗分離構造１００２は、低濃度ドリフト領域１００３に表面側からドライエッチング等を用いてトレンチを形成し、トレンチ内に絶縁膜を埋設することで形成することができる。その他の抵抗分離構造としては、アルゴンなどをイオン注入し、結晶性を悪化させることで基板領域を高抵抗化した高抵抗膜を用いることができる。また、低濃度ドリフト領域１００３と反対導電型のｐ型の不純物を注入することで形成したｐ型半導体膜によるｐｎ接合を利用した抵抗分離構造とすることもできる。このような抵抗分離構造を形成することにより、低濃度ドリフト領域１００３より低抵抗なドリフト領域７２に電流が集中するのを抑制し、低濃度ドリフト領域１００３を所望の抵抗とすることができる。
Next, the configuration of the
また、図３４に示した実施例においては、抵抗分離構造１００２がｎ+型基板領域７１に達している場合について図示しているが、抵抗分離構造１００２が、低濃度ドリフト領域１００３の厚さ方向の一部に形成されていてもかまわない。このような構成にすることで、図３２に示す実施例に比べて、スイッチング素子６００と半導体スナバ２００の距離を短縮できるため、チップサイズを小型化でき、コストを低減することができる。また、図３４に示した実施例においては、第１の実施の形態で示した破砕層は省略してある。図３４に示した実施例においても、第１の実施の形態と同様に、半導体スナバ２００と、チップ外周部の破砕層などの低抵抗の周辺抵抗領域との間に抵抗分離領域を設けることができることは言うまでもない。
In the embodiment shown in FIG. 34, the
上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、例えばスイッチング素子６００の絶縁膜７７を形成する際に形成される絶縁膜３２や層間絶縁膜（図示省略）などを介して、多結晶シリコンからなる抵抗領域３３が形成されている。なお、図３４に示した実施例においては絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に抵抗領域３３が形成されていてももちろん良い。そして、抵抗領域３３に接するようにソース電極７６が形成され、スイッチング素子６００のソース端子３０２と同電位となっている。つまり、図３４に示した実施例における半導体スナバ２００は、抵抗領域３３は抵抗Ｒの少なくとも一部として機能し、フィールド絶縁膜３１及び絶縁膜３２はキャパシタＣとして機能する。抵抗領域３３は必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。
An insulating
図３４の動作については、第３の実施の形態で説明した固有の効果と、図３４に示した実施例で説明した１チップ化した際の効果を実現することができる。このような構成することによって、製造工程をさらに簡略化し、低コストで実現することができる。 With respect to the operation of FIG. 34, it is possible to realize the unique effect described in the third embodiment and the effect of the single chip described in the example shown in FIG. With such a configuration, the manufacturing process can be further simplified and realized at low cost.
図３５は、スイッチング素子６００として、図３２のＩＧＢＴを用いる代わりに、図２１で示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。
FIG. 35 shows a case where a transistor for driving the heterojunction portion shown in FIG. 21 with an insulated gate electrode is used as the switching
例えば、炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域６１上にｎ-型のドリフト領域６２が形成される。ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、例えばｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。そして、ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域１にはドレイン電極６８が接続するように形成されている。
For example, n −
さらに、図３５においては、ドリフト領域６２の表層部に接するように、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、例えばチップ外周部の電界集中を緩和するために用いられる構造である。図３５に示した実施例においては、一例としてフィールド絶縁膜３１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域等を形成したり、その外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
Further, in FIG. 35, a
次に、図３５中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。半導体スナバ２００の基板部分は、スイッチング素子６００のドリフト領域６２よりも高抵抗なｎ--型半導体層の低濃度ドリフト領域１００３で形成されており、抵抗Ｒの少なくとも一部が低濃度ドリフト領域１００３により形成されている。
Next, the configuration of the
また、スイッチング素子６００と半導体スナバ２００の間の抵抗分離領域９２において、低濃度ドリフト領域１００３中に、抵抗分離構造１００２が形成されている。抵抗分離構造１００２は、低濃度ドリフト領域１００３に表面側からドライエッチング等を用いてトレンチを形成し、トレンチ内に絶縁膜を埋設することで形成することができる。その他の抵抗分離構造としては、アルゴンなどをイオン注入し、結晶性を悪化させることで基板領域を高抵抗化した高抵抗膜を用いることができる。また、低濃度ドリフト領域１００３と反対導電型のｐ型の不純物を注入することで形成したｐ型半導体膜によるｐｎ接合を利用した抵抗分離構造とすることもできる。このような抵抗分離構造を形成することにより、低濃度ドリフト領域１００３より低抵抗なドリフト領域６２（周辺抵抗領域）に電流が集中するのを抑制し、低濃度ドリフト領域１００３を所望の抵抗とすることができる。
In addition, a
また、図３５に示した実施例においては、抵抗分離構造１００２がｎ+型基板領域６１に達している場合について図示しているが、抵抗分離構造１００２が、低濃度ドリフト領域１００３の厚さ方向の一部に形成されていてもかまわない。このような構成にすることで、図３２に示す実施例に比べて、スイッチング素子６００と半導体スナバ２００の距離を短縮できるため、チップサイズを小型化でき、コストを低減することができる。また、図３５に示した実施例においては、第１の実施の形態で示した破砕層は省略してある。図３５に示した実施例においても、第１の実施の形態と同様に、半導体スナバ２００と、チップ外周部の破砕層などの低抵抗領域との間に抵抗分離を実施できることは言うまでもない。
In the embodiment shown in FIG. 35, the
上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、多結晶シリコンからなる抵抗領域３３が形成されている。そして、抵抗領域３３に接するようにソース電極６６が形成され、スイッチング素子６００のソース端子３０２と同電位となっている。つまり、図３５に示した実施例における半導体スナバ２００は、抵抗領域３３は抵抗Ｒの少なくとも一部として機能し、フィールド絶縁膜３１及び絶縁膜３２はキャパシタＣとして機能する。抵抗領域３３は必要な抵抗値の大きさに応じて、不純物濃度や厚さを変えることができる。
A
図３５に示した半導体装置の動作については、第３の実施の形態で説明した固有の効果と、図３５に示した実施例で説明した１チップ化した際の効果を実現することができる。さらに、図３５に示した実施例の特徴としては、抵抗領域３３をスイッチング素子６００のヘテロ半導体領域６３と同一材料で形成している点にある。また、図３２及び図３３のスイッチング素子６００の場合と同じように、抵抗領域３３をスイッチング素子６００のゲート電極６５と同一材料でも形成できる。
With respect to the operation of the semiconductor device shown in FIG. 35, it is possible to realize the unique effect described in the third embodiment and the effect in the case of one chip described in the example shown in FIG. Further, the embodiment shown in FIG. 35 is characterized in that the
さらに、第３の実施の形態で説明したように、図３５に示した実施例においては、スイッチング素子６００をユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード１００についても、図３５で示したスイッチング素子６００と同じ構造で形成することができる。例えば、図３５に示したスイッチング素子と同じ構造の還流ダイオード１００を別チップで形成してもよい。また、図３５に示したスイッチング素子６００を同一チップに二つ形成し、一つを還流ダイオード、他方をスイッチング素子として用いてもよい。このように、還流ダイオード、スイッチング素子、及び半導体スナバを１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ２００による振動現象をさらに低減することができる。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ２００に必要な容量Ｃも小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。
Furthermore, as described in the third embodiment, in the example shown in FIG. 35, the switching
以上、スイッチング素子６００と半導体スナバ２００とを１チップ化する一例を説明してきたが、１チップ化する際に、半導体スナバ２００の抵抗成分としては、例えば多結晶シリコンからなる抵抗領域３３以外にも、半導体基体中の基板領域やドリフト領域を用いてもよい。また、半導体スナバ２００の容量成分としても、例えばシリコン酸化膜からなるフィールド絶縁膜３１以外にも、ｐｎ接合やヘテロ接合などの逆バイアス時に空乏層を形成する構成とし、空乏容量を用いても良い。また、例えばショットキーバリアダイオードを内蔵するＭＯＳＦＥＴなどのように、スイッチング素子６００中に還流ダイオード１００を内蔵する構成とし、半導体スナバ２００と共に１チップ化してもよい。いずれの構成においても、本発明の特徴である振動現象をさらに抑制し、過渡性能と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
As described above, an example in which the
また、第１の実施の形態において、図１３を用いて説明したのと同様に、スナバ回路に用いる容量Ｃと、遮断状態における還流ダイオードとスイッチング素子との容量成分の総和Ｃ０との比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成する容量Ｃによって、過渡動作時には容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、容量Ｃの大きさは極力小さいほうが望ましい。 Further, in the first embodiment, as described with reference to FIG. 13, the ratio C / of the capacitance C used in the snubber circuit and the sum C0 of the capacitance components of the freewheeling diode and the switching element in the cut-off state The damping effect of the vibration phenomenon becomes remarkable when C0 is around 0.1, and the value of the convergence time ratio of the vibration phenomenon tends to be saturated when the ratio C / C0 exceeds 10. Further, since the loss C due to the transient current proportional to the size of the capacitance C occurs during the transient operation due to the capacitance C formed in the snubber circuit, it is desirable that the size of the capacitance C is as small as possible.
このように、図３５に示した実施例で用いるスナバ回路の容量Ｃの大きさは、還流ダイオード１００及び還流ダイオード１００の遮断状態における容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第５の実施の形態で説明したどの実施例においても得ることができる。
Thus, the size of the capacitance C of the snubber circuit used in the embodiment shown in FIG. 35 is 1/10 times or more and 10 times or less as compared with the sum of the capacitances of the
（その他の実施の形態）
上記のように、本発明の第１〜第５の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
(Other embodiments)
As described above, the first to fifth embodiments of the present invention have been described. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
本発明の第１〜第５の実施の形態において説明したように、半導体スナバ２００は、少なくとも還流ダイオード１００と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。
As described in the first to fifth embodiments of the present invention, if the
また、還流ダイオード１００、還流ダイオード１００、及び半導体スナバ２００の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、還流ダイオード１００及び還流ダイオード１００のドリフト領域としてｎ型の場合で説明してきたが、ｐ型で構成されていてももちろんよい。
Further, as a material of the
また、本発明の半導体装置を適用可能な電力変換装置として、ＤＣ／ＤＣコンバータや３相交流インバータなどを一例として説明してきたが、図１８に示すような一般にＨブリッジなどと呼ばれる電力変換装置に用いてもよい。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧を電圧を変えて出力するＤＣ／ＤＣコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。 In addition, as a power conversion device to which the semiconductor device of the present invention can be applied, a DC / DC converter, a three-phase AC inverter, and the like have been described as an example. However, a power conversion device generally called an H bridge as shown in FIG. It may be used. In any case, all types of power conversion such as inverters that convert DC voltage to AC voltage, rectifiers that convert AC voltage to DC voltage, and DC / DC converters that output DC voltage by changing the voltage, etc. It can be applied to the device.
以上、本発明の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、さらには、低温および高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。 As described above, with the power conversion device using the configuration of the present invention, the vibration phenomenon can be reduced both in the high current region and the zero power region, and at both low and high temperatures. For this reason, the conduction loss and the transient loss can be reduced and the density can be increased, and the vibration phenomenon can be reduced and the operation can be stably performed, so that the basic performance of the apparatus can be improved at the same time.
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。 As described above, the present invention naturally includes various embodiments that are not described herein. Accordingly, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.
１、１１、２１、４１、５１、６１、７１、８１…基板領域
２、２３、４２、５２、６２、７２、８２…ドリフト領域
３、１３、２８、４４、８４…表面電極
４、１４、４５、８５…裏面電極
５、３１、４６、８６…フィールド絶縁膜
６、１７、３３、４７…抵抗領域（第２抵抗領域）
７…電界緩和領域
１２…誘電領域
１５、８３、８９…反対導電型領域
２２…バッファ領域
２４、５３…ウェル領域
２５…エミッタ領域
２６、５５、６４…ゲート絶縁膜
２７、５６、６５、７５…ゲート電極
２８…エミッタ電極
２９、５８、６７…層間絶縁膜
３０…コレクタ電極
３２、７７…絶縁膜
４３、６３…ヘテロ半導体領域
５４、７４…ソース領域
５７、６６、７６…ソース電極
５９、６８、７８…ドレイン電極
７３…ゲート領域
９０…抵抗領域（第１抵抗領域）
９１…周辺抵抗領域
９２…抵抗分離領域
１００…還流ダイオード
２００…半導体スナバ
２１０…キャパシタ部
２２０…抵抗部
３００…アノード端子
３０１…エミッタ端子
３０２…ソース端子
３１０…アノード側金属膜
３２０…金属配線
３５０…金属配線
４００…カソード端子
４０１…コレクタ端子
４０２…ドレイン端子
４１０…カソード側金属膜
４２０…金属基材
５００…絶縁基板
６００…スイッチング素子
７００…ゲート側金属膜
７１０…金属配線
８００…半導体スナバ内蔵還流ダイオード
９００…半導体スナバ内蔵スイッチング素子
１００２…抵抗分離構造
１００３…低濃度ドリフト領域
1, 11, 21, 41, 51, 61, 71, 81 ...
7 ... Electric
DESCRIPTION OF
Claims (26)
前記キャパシタ部に接続された第１抵抗領域と、
前記第１抵抗領域に並列に配置された周辺抵抗領域と、
前記第１抵抗領域及び前記周辺抵抗領域の間に前記第１抵抗領域の抵抗値以上の抵抗値を有する抵抗分離領域
とを有することを特徴とする半導体装置。 A free-wheeling diode that performs a unipolar operation, and a semiconductor snubber that is connected in parallel to the free-wheeling diode and includes a resistor unit composed of a capacitor unit and a semiconductor layer, the resistor unit,
A first resistance region connected to the capacitor unit;
A peripheral resistance region disposed in parallel with the first resistance region;
A semiconductor device comprising: a resistance isolation region having a resistance value greater than or equal to a resistance value of the first resistance region between the first resistance region and the peripheral resistance region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009052578A JP5476747B2 (en) | 2009-03-05 | 2009-03-05 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2009052578A JP5476747B2 (en) | 2009-03-05 | 2009-03-05 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010206108A true JP2010206108A (en) | 2010-09-16 |
| JP5476747B2 JP5476747B2 (en) | 2014-04-23 |
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ID=42967276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009052578A Active JP5476747B2 (en) | 2009-03-05 | 2009-03-05 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5476747B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN111279466B (en) | 2017-12-28 | 2023-11-03 | 株式会社村田制作所 | Semiconductor device with a semiconductor device having a plurality of semiconductor chips |
| JP6910599B2 (en) | 2017-12-28 | 2021-07-28 | 株式会社村田製作所 | Semiconductor device |
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| JP7205638B2 (en) | 2019-09-17 | 2023-01-17 | 株式会社村田製作所 | semiconductor equipment |
| US11830909B2 (en) | 2019-09-17 | 2023-11-28 | Murata Manufacturing Co., Ltd. | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP5476747B2 (en) | 2014-04-23 |
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| A621 | Written request for application examination |
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|
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| A131 | Notification of reasons for refusal |
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|
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