JP2010199529A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法 Download PDFInfo
- Publication number
- JP2010199529A JP2010199529A JP2009096692A JP2009096692A JP2010199529A JP 2010199529 A JP2010199529 A JP 2010199529A JP 2009096692 A JP2009096692 A JP 2009096692A JP 2009096692 A JP2009096692 A JP 2009096692A JP 2010199529 A JP2010199529 A JP 2010199529A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- oxide film
- film transistor
- silicon oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
【課題】
信頼性試験中に、キャリアが界面準位にトラップされることによって生じる電気的特性の変動を抑制することができる薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタのゲート絶縁膜50に含まれる酸化シリコン膜40、チャネル層61となるシリコン膜60、ソース/ドレイン層81a、81bを形成するときのエッチングストッパ層71となる酸化シリコン膜70を、大気に晒すことなく連続して成膜する。このように、酸化シリコン膜40、シリコン膜60および酸化シリコン膜70を大気に晒すことなく連続して成膜するので、製造プロセス時にそれらの界面に付着する不純物が少なくなり、界面準位の密度が低くなる。このため、信頼性試験中に、キャリアが界面準位にトラップされることによって生じる固定電荷が少なくなる。
【選択図】図2
信頼性試験中に、キャリアが界面準位にトラップされることによって生じる電気的特性の変動を抑制することができる薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタのゲート絶縁膜50に含まれる酸化シリコン膜40、チャネル層61となるシリコン膜60、ソース/ドレイン層81a、81bを形成するときのエッチングストッパ層71となる酸化シリコン膜70を、大気に晒すことなく連続して成膜する。このように、酸化シリコン膜40、シリコン膜60および酸化シリコン膜70を大気に晒すことなく連続して成膜するので、製造プロセス時にそれらの界面に付着する不純物が少なくなり、界面準位の密度が低くなる。このため、信頼性試験中に、キャリアが界面準位にトラップされることによって生じる固定電荷が少なくなる。
【選択図】図2
Description
本発明は、薄膜トランジスタの製造方法に関し、特にボトムゲート型薄膜トランジスタの製造方法に関する。
薄膜トランジスタ(Thin Film Transistor:以下、「TFT」という)は、アクティブマトリクス型液晶表示装置の画素形成部のスイッチング素子等として使用され、その電気的特性(特に閾値電圧)は、チャネル層である半導体膜と半導体膜の上面または下面に形成された絶縁膜との界面の固定電荷や、絶縁膜中の可動性イオンによって大きな影響を受ける。
界面の固定電荷は、製造工程において発生した結晶欠陥や付着した不純物に起因する界面準位にキャリアがトラップされて生じたものであり、TFTの電気的特性に影響を与える。このような製造工程において付着する不純物を少なくするため、TFTを清浄な雰囲気中で製造する必要がある。また、ナトリウムイオンはガラス基板に含まれる可動性イオンであるため、TFTをガラス基板上に形成する場合、ナトリウムイオンを絶縁膜中に拡散させないようにする必要がある。
TFTの半導体膜と半導体膜を挟む絶縁膜とを、大気に晒すことなく連続して成膜すれば、製造工程においてそれらの界面に付着する不純物を少なくすることができる。不純物が少なくなれば、界面準位の密度も低くなるので、界面準位にトラップされたキャリアによって生じる固定電荷がTFTの電気的特性に及ぼす影響を最小限にとどめることができる。
特許文献1には、ボトムゲート型TFTにおいて、プラズマ化学気相成長(Plasma Enhanced Chemical Vapor Deposition:以下「PECVD」)法により、ゲート絶縁膜、チャネル層となるシリコン膜およびエッチングストッパ層となる絶縁膜を大気に晒すことなく連続して成膜することが開示されている。この場合、製造工程においてそれらの界面に付着する不純物を少なくすることができる。
しかし、特許文献1に記載のボトムゲート型TFTでは、ゲート絶縁膜とエッチングストッパ層となる絶縁膜はいずれも窒化シリコン(SiNX)膜である。このように窒化シリコン膜によって挟まれたシリコン膜の表面には、酸化シリコン膜(SiO2)によって挟まれたシリコン膜の表面と比べて、格子不整合に起因するシリコンの未結合手(dangling bond)が多く存在する。これらの未結合手は界面準位になるので、シリコン膜と窒化シリコン膜との界面における界面準位の密度は、シリコン膜と酸化シリコン膜との界面におけるそれよりも高くなる。このような界面準位は、信頼性試験中にシリコン膜中のキャリア(電子や正孔)をトラップして固定電荷となり、TFTの電気的特性(特に閾値電圧)に大きな影響を与えるという問題がある。
また、シリコン膜にレーザ光を照射して、シリコン膜の結晶性を上げたい場合がある。しかし、シリコン膜によるレーザ光の吸収率が低い場合、レーザ光は、シリコン膜を透過し、下方に形成されたゲート電極に吸収されて、熱エネルギーに変換される。ゲート絶縁膜が窒化シリコン膜、または、窒化シリコン膜と酸化シリコン膜とからなる場合、ゲート電極で発生した熱は窒化シリコン膜に与えられ、窒化シリコン膜が加熱される。その結果、PECVD法によって形成された窒化シリコン膜中のシリコンの未結合手を終端していた水素が脱離し、シリコンの未結合手が増加する。このような窒化シリコン膜をゲート絶縁膜とするTFTの信頼性試験を行なえば、窒化シリコン中のシリコンの未結合手は、チャネル層中のキャリアをトラップして固定電荷となり、TFTの電気的特性(特に閾値電圧)に大きな影響を与えるという問題もある。
そこで、本発明は、信頼性試験中に、キャリアが界面準位にトラップされることによって生じる電気的特性の変動を抑制することができる薄膜トランジスタを提供することを目的とする。
第1の発明は、絶縁性基板上に形成されたゲート電極と、
第1の酸化膜からなり、前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記チャネル層の両端部近傍と前記ソース電極およびドレインとをそれぞれ電気的に接続するソース層およびドレイン層と、
第2の酸化膜からなり、エッチングにより前記ソース層およびドレイン層を形成するときに前記チャネル層の表面を保護するエッチングストッパ層とを含む薄膜トランジスタの製造方法であって、
前記第1の酸化膜、前記半導体膜および前記第2の酸化膜を大気に晒すことなく連続して成膜することを特徴とする。
第1の酸化膜からなり、前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記チャネル層の両端部近傍と前記ソース電極およびドレインとをそれぞれ電気的に接続するソース層およびドレイン層と、
第2の酸化膜からなり、エッチングにより前記ソース層およびドレイン層を形成するときに前記チャネル層の表面を保護するエッチングストッパ層とを含む薄膜トランジスタの製造方法であって、
前記第1の酸化膜、前記半導体膜および前記第2の酸化膜を大気に晒すことなく連続して成膜することを特徴とする。
第2の発明は、第1の発明において、
ゲート絶縁膜は、窒素含有絶縁膜をさらに含み、
前記窒素含有絶縁膜を形成した後にその表面を大気に晒すことなく連続して前記第1の酸化膜を成膜することを特徴とする。
ゲート絶縁膜は、窒素含有絶縁膜をさらに含み、
前記窒素含有絶縁膜を形成した後にその表面を大気に晒すことなく連続して前記第1の酸化膜を成膜することを特徴とする。
第3の発明は、第1または第2の発明において、
前記半導体膜は、非晶質半導体膜、微結晶半導体膜および多結晶半導体膜のいずれかであることを特徴とする。
前記半導体膜は、非晶質半導体膜、微結晶半導体膜および多結晶半導体膜のいずれかであることを特徴とする。
第4の発明は、第2の発明において、
前記第2の酸化膜を形成後に、前記半導体膜による吸収率が50%以上のレーザ光を前記第2の酸化膜の上方から前記半導体膜に照射して、前記半導体膜の結晶性を上げることを特徴とする。
前記第2の酸化膜を形成後に、前記半導体膜による吸収率が50%以上のレーザ光を前記第2の酸化膜の上方から前記半導体膜に照射して、前記半導体膜の結晶性を上げることを特徴とする。
上記第1の発明によれば、薄膜トランジスタのチャネル層となる半導体膜を第1の酸化膜と第2の酸化膜とによって挟むように形成するので、半導体膜と第1の酸化膜との界面および半導体膜と第2の酸化膜との界面に形成され、格子不整合による未結合手に起因する界面準位の密度を低くすることができる。この結果、キャリアが界面準位にトラップされて生じる固定電荷が少なくなり、薄膜トランジスタの電気的特性(主に閾値電圧、以下同じ)の信頼性試験の前後における変動が抑制される。また、第1の酸化膜および半導体膜の表面を大気に晒すことなく、第1の酸化膜、半導体膜および第2の酸化膜を連続して成膜するので、製造工程においてそれらの界面に付着する不純物を減らすことができる。このような製造方法で製造された薄膜トランジスタでは、製造工程で界面に付着した不純物に起因する界面準位の密度を低くすることができるので、信頼性試験中にキャリアが界面準位にトラップされて生じる固定電荷がさらに少なくなり、電気的特性の変動が一層抑制される。
上記第2の発明によれば、ゲート絶縁膜は窒素含有絶縁膜を含む。絶縁性基板に含まれるナトリウムイオン等の可動性イオンが、第1の酸化膜中に拡散しないように、窒素含有絶縁膜によってブロックされ、可動イオンによる電気的特性の変動が抑制される。また、窒素含有絶縁膜を形成した後にその表面を大気に晒すことなく連続して第1の酸化膜を成膜するので、窒素含有絶縁膜の表面に付着する不純物を少なくなくすることができる。このため、窒素含有絶縁膜と第1の酸化膜との界面の不純物に起因する界面準位の密度を低くすることができる。そこで、このような製造方法で製造された薄膜トランジスタでは、信頼性試験中にキャリアが窒素含有絶縁膜と第1の酸化膜との界面に形成された界面準位にトラップされて生じる固定電荷が少なくなり、電気的特性の変動が抑制される。
上記第3の発明によれば、半導体膜の結晶状態にかかわらず、薄膜トランジスタでは、信頼性試験中にキャリアをトラップする界面準位が少なくなり、電気的特性の変動が抑制される。
上記第4の発明によれば、半導体膜による吸収率が50%以上となる波長のレーザ光を照射するので、半導体膜を透過してゲート電極に達するレーザ光が減少する。この結果、ゲート電極で熱エネルギーに変換され、窒素含有絶縁膜に与えられる熱も減少するので、窒素含有絶縁膜中の未結合手を終端する水素が脱離しにくくなる。このように、信頼性試験中に、キャリアをトラップする、窒素含有絶縁膜中の未結合手が少ないので、薄膜トランジスタの電気的特性の変動が抑制される。
以下、本発明を適用した実施形態を図面に基づいて詳細に説明する。
<1.第1の実施形態>
<1.1 薄膜トランジスタの製造方法>
図1〜図8は、本発明の第1の実施形態に係る薄膜トランジスタであるボトムゲート型薄膜トランジスタの各製造工程を示す断面図である。図1に示すように、まず、ガラス基板等の絶縁性基板10上にモリブデン(Mo)、タングステン(W)、タンタル(Ta)等のいずれかからなる金属膜をスパッタリング法によって成膜する。この金属膜の膜厚は、例えば100〜500nm程度である。次に、フォトリソグラフィ技術を用いて金属膜の上面に形成されたレジスト膜をパターニングして、所定の形状のレジストパターン(図示しない)を形成する。次に、レジストパターンをマスクとして金属膜をエッチングすることにより、ゲート電極21を形成する。
<1.1 薄膜トランジスタの製造方法>
図1〜図8は、本発明の第1の実施形態に係る薄膜トランジスタであるボトムゲート型薄膜トランジスタの各製造工程を示す断面図である。図1に示すように、まず、ガラス基板等の絶縁性基板10上にモリブデン(Mo)、タングステン(W)、タンタル(Ta)等のいずれかからなる金属膜をスパッタリング法によって成膜する。この金属膜の膜厚は、例えば100〜500nm程度である。次に、フォトリソグラフィ技術を用いて金属膜の上面に形成されたレジスト膜をパターニングして、所定の形状のレジストパターン(図示しない)を形成する。次に、レジストパターンをマスクとして金属膜をエッチングすることにより、ゲート電極21を形成する。
そして、レジストパターンを剥離し、ゲート電極21を含む絶縁性基板10上に、PECVD法によって膜厚100〜300nmの窒化シリコン膜30を成膜する。なお、窒化シリコン膜30を成膜するための原料ガスとして、モノシラン(SiH4)とアンモニア(NH3)を含む混合ガスを使用する。
図2に示すように、窒化シリコン膜30の上面に、PECVD法により、酸化シリコン膜40、非晶質シリコンからなり、不純物を含まないシリコン膜60、および、酸化シリコン膜70をこの順で連続して成膜する。この場合、酸化シリコン膜40、シリコン膜60および酸化シリコン膜70を順に成膜した積層膜は、プラズマCVD装置のチャンバに供給するガスの種類を切り換えるだけで、成膜された酸化シリコン膜40の表面およびシリコン膜60の表面を大気に晒すことなく成膜される。このため、製造工程において、酸化シリコン膜40とシリコン膜60との界面、および、シリコン膜60と酸化シリコン膜70との界面に付着する不純物を少なくすることができる。なお、窒化シリコン膜30、酸化シリコン膜40、シリコン膜60および酸化シリコン膜70を連続して形成してもよい。この場合、さらに窒化シリコン膜30と酸化シリコン膜40の界面に付着する不純物を少なくすることができる。
酸化シリコン膜40を成膜するための原料ガスとしてテトラエチルオルソシリケート(Tetra Ethyl Ortho Silicate:以下「TEOS」という)ガス等が使用され、その膜厚は、例えば100〜200nmである。この酸化シリコン膜40は、窒化シリコン膜30とともにゲート絶縁膜50として機能する。シリコン膜60を成膜するための原料ガスとしてモノシランまたはジシラン(Si2H6)が使用され、その膜厚は、例えば30〜100nmである。また、酸化シリコン膜70を成膜するための原料ガスとしてTEOSガス等が使用され、その膜厚は、例えば50〜150nmである。この酸化シリコン膜70は、後述するソース層81aおよびドレイン層81bをエッチングによって形成する際のエッチングストッパとして機能する。
この実施形態において、ゲート絶縁膜50を2層構造としたのは以下の理由による。窒化シリコン膜30は、比較的緻密な膜であるため、ガラス製の絶縁性基板10に含まれるナトリウムイオン等の可動性イオンが酸化シリコン膜40中に拡散しないようにブロックする。しかし、ゲート絶縁膜50を窒化シリコン膜30だけで構成すると、既に説明したように、窒化シリコン膜30とシリコン膜60との界面に形成される界面準位の密度が高くなる。このような界面準位は、TFTの信頼性試験中に、後述のチャネル層61のキャリアをトラップして、TFTの電気的特性(主に閾値電圧、以下同じ)を変化させる。このように、界面準位の密度が高ければ、電気的特性は大きく変化する。これに対して、酸化シリコン膜40とシリコン膜60との界面に形成される界面準位の密度は低いので、電気的特性が大きく変化することはない。そこで、さらに窒化シリコン膜30とシリコン膜60との界面における界面準位の密度を低くするため、窒化シリコン膜30とシリコン膜60との間に酸化シリコン膜40が形成されている。
図3に示すように、酸化シリコン膜70の上面に形成されたレジスト膜をフォトリソグラフィ法によりパターニングして、所定の形状のレジストパターン75を形成する。そして、レジストパターン75をマスクにして酸化シリコン膜70をエッチングし、エッチングストッパ層71を形成する。図4に示すように、レジストパターン75を剥離した後、エッチングストッパ層71が形成された絶縁性基板10の全体を覆うように、PECVD法によって、高濃度のn型の不純物を含むn+シリコン膜80を成膜する。n+シリコン膜80を成膜するための原料ガスとして、モノシランとn型の不純物(例えばリン)を含むホスフィン(PH3)とからなる混合ガスが使用される。
図5に示すように、n+シリコン膜80の上面に形成されたレジスト膜をフォトリソグラフィ法によりパターニングして、所定の形状のレジストパターン85を形成する。そして、レジストパターン85をマスクとして、n+シリコン膜80およびシリコン膜60をエッチングする。その結果、n+シリコン層81およびチャネル層61が形成される。
図6に示すように、レジストパターン85を剥離した後に、スパッタリング法により、絶縁性基板10上に、膜厚50〜200nmのチタン(Ti)膜、膜厚200〜1000nmのアルミニウム(Al)膜、膜厚50〜200nmのチタン膜の順に成膜した積層金属膜90を成膜する。次に、積層金属膜90の上面に形成されたレジスト膜をフォトリソグラフィ法によりパターニングして、エッチングストッパ層71の上方に開口部を有するレジストパターン95を形成する。
図7に示すように、レジストパターン95をマスクとして積層金属膜90およびn+シリコン層81を連続してエッチングする。その結果、n+シリコン層81は左右に分離され、ソース層81aとドレイン層81bが形成される。このとき、チャネル層61の表面はエッチングストッパ層71で覆われているので、n+シリコン層81のオーバエッチングによって、チャネル層61の表面がエッチングされることはない。また、積層金属膜90は、エッチングされることにより、ソース層81aに電気的に接続され、右側に延在するソース電極91aと、ドレイン層81bに電気的に接続され、左側に延在するドレイン電極91bとなる。
図8に示すように、レジストパターン95を剥離した後に、絶縁性基板10の全体を覆うように、PECVD法によって窒化シリコンからなるパッシベーション膜100を成膜し、TFTを保護する。なお、積層金属膜90を構成するアルミニウム膜の代わりに、アルミニウムとシリコンからなる合金(Al−Si)膜を用いてもよい。
<1.2 効果>
上記第1の実施形態に係る薄膜トランジスタによれば、シリコン膜60を挟むように、酸化シリコン膜40と酸化シリコン膜70とを成膜するので、シリコン膜60と酸化シリコン膜40との界面、および、シリコン膜60と酸化シリコン膜70との界面に形成される界面準位の密度を低くすることができる。また、酸化シリコン膜40、シリコン膜60および酸化シリコン膜70を大気に晒すことなく連続して成膜するので、製造工程においてそれらの界面に付着する不純物を少なくし、不純物に起因する界面準位の密度を低くすることができる。そこで、このような製造方法で製造された薄膜トランジスタでは、信頼性試験中にキャリアが界面準位にトラップされて生じる固定電荷が少なくなり、電気的特性の変動が抑制される。
上記第1の実施形態に係る薄膜トランジスタによれば、シリコン膜60を挟むように、酸化シリコン膜40と酸化シリコン膜70とを成膜するので、シリコン膜60と酸化シリコン膜40との界面、および、シリコン膜60と酸化シリコン膜70との界面に形成される界面準位の密度を低くすることができる。また、酸化シリコン膜40、シリコン膜60および酸化シリコン膜70を大気に晒すことなく連続して成膜するので、製造工程においてそれらの界面に付着する不純物を少なくし、不純物に起因する界面準位の密度を低くすることができる。そこで、このような製造方法で製造された薄膜トランジスタでは、信頼性試験中にキャリアが界面準位にトラップされて生じる固定電荷が少なくなり、電気的特性の変動が抑制される。
また、絶縁性基板10と酸化シリコン膜40との間に形成された窒化シリコン膜30によって、絶縁性基板10に含まれるナトリウムイオン等の可動性イオンは、酸化シリコン膜40中に拡散しないようにブロックされ、可動イオンによる電気的特性の変動が抑制される。また、窒化シリコン膜30の表面を大気に晒すことなく、連続して酸化シリコン膜40を形成する。このため、窒化シリコン膜30と酸化シリコン膜40との界面に付着する不純物が少なくなり、界面準位密度が低くなる。そこで、このような製造方法で製造された薄膜トランジスタでは、信頼性試験中にキャリアが界面準位にトラップされて生じる固定電荷が少なくなり、電気的特性の変動が抑制される。
<2. 第2の実施形態>
<2.1 半導体膜の結晶性改善>
薄膜トランジスタの移動度を大きくするため、非晶質シリコンよりも結晶性の高い微結晶シリコンによってチャネル層61が形成される場合がある。しかし、微結晶シリコンを用いた薄膜トランジスタの移動度は約1cm2/V・secと十分な大きさではないので、さらにレーザ光を照射して結晶性を上げた微結晶性シリコンが用いられるようになってきた。
<2.1 半導体膜の結晶性改善>
薄膜トランジスタの移動度を大きくするため、非晶質シリコンよりも結晶性の高い微結晶シリコンによってチャネル層61が形成される場合がある。しかし、微結晶シリコンを用いた薄膜トランジスタの移動度は約1cm2/V・secと十分な大きさではないので、さらにレーザ光を照射して結晶性を上げた微結晶性シリコンが用いられるようになってきた。
この場合、照射されたレーザ光の一部は、シリコン膜60中のシリコンによって吸収され、吸収されなかったレーザ光は、シリコン膜60を透過してゲート電極21に到達し、ゲート電極21に吸収されて熱エネルギーに変換される。
薄膜トランジスタはボトムゲート型であるので、ゲート電極の上面に、ゲート絶縁膜50の一部を構成する窒化シリコン膜30が形成されている。窒化シリコン膜30は、PECVD法によって形成されるので、その内部にシリコンの未結合手を終端させる水素を多量に含んでいる。このような窒化シリコン膜30にゲート電極21で発生した熱が与えられると、窒化シリコン膜30は加熱されてシリコンの未結合手を終端していた水素が脱離するので、窒化シリコン膜30中のシリコンの未結合手の数が増加する。このような未結合手は界面準位となるので、界面準位の密度が高くなる。そこで、界面準位の密度が高くなった窒化シリコン膜30をゲート絶縁膜として含む薄膜トランジスタの信頼性試験中に、シリコン膜60中のキャリアが窒化シリコン膜30内のトラップ準位にトラップされて固定電荷となり、閾値電圧が変動するという問題が生じる。例えば、薄膜トランジスタがnチャネル型の場合、シリコン膜60中の多数キャリアである電子がトラップ準位にトラップされて負の固定電荷となり、閾値電圧が高くなる。
レーザ光のシリコン膜60による吸収率は、レーザ光の波長およびシリコン膜60の膜厚によって変化する。表1は、照射されるレーザ光の波長およびシリコン膜60の膜厚と、レーザ光のシリコン膜60による吸収率との関係を示す表である。発明者による検討の結果、照射されるレーザ光のシリコン膜60による吸収率が50%以上の場合、信頼性試験の前後における薄膜トランジスタの閾値電圧の変動が抑えられることがわかった。表1からわかるように、シリコン膜60の膜厚が30nm、50nm、100nmの場合について、吸収率を50%とするためにはレーザ光の波長をそれぞれ380nm、390nm、400nmとすればよく、また吸収率を70%とするためにはレーザ光の波長をそれぞれ375nm、380nm、390nmとすればよいことがわかる。
また、結晶性を上げるために使用されるレーザの種類として、従来、XeClレーザやXeFレーザ等のエキシマレーザが使用されていた。しかし、エキシマレーザの出力は不安定で、出力強度が±3%の範囲で変動する。このため、エキシマレーザを使用してシリコン膜60の結晶性を上げると、シリコン膜60の結晶粒径のばらつきが大きくなるという問題がある。そこで、出力が安定し、出力強度のばらつきが1%以下と小さな半導体レーザを使用して結晶性を上げたシリコン膜60では、結晶粒径のばらつきを小さくすることができる。
このような半導体レーザのうちGaN(窒化ガリウム)系レーザは、禁制帯幅が3.5eVであるため、3.5eVに相当する波長354nmから、400nm程度までのレーザ光を発振することができる。したがって、本実施形態におけるシリコン膜60の結晶性を上げるために、GaN系レーザが使用される。
<2.2 薄膜トランジスタの製造方法>
薄膜トランジスタのシリコン膜60を微結晶シリコンによって形成し、次にGaN系レーザが発振するレーザ光を照射して結晶性を上げたシリコン膜60からなるチャネル層61を有する薄膜トランジスタの製造方法について説明する。
薄膜トランジスタのシリコン膜60を微結晶シリコンによって形成し、次にGaN系レーザが発振するレーザ光を照射して結晶性を上げたシリコン膜60からなるチャネル層61を有する薄膜トランジスタの製造方法について説明する。
図9は、第2の実施形態に係る薄膜トランジスタであるボトムゲート型薄膜トランジスタの製造工程を示す断面図であり、第1の実施形態に係る薄膜トランジスタの製造工程を示す断面図である図1〜図8のうち、図2に示す断面図に相当する図である。また、図2を除く、他の製造工程を示す断面図は、図1および図3〜図8に示す断面図と同一であるため、それらの断面図およびその説明を省略する。また、図9において、図2に示す構成要素と同じ構成要素には、同じ参照符号を付している。
絶縁性基板10上にゲート電極21を形成する工程、および、窒化シリコン膜30と酸化シリコン膜40とからなるゲート絶縁膜50を形成する工程は、第1の実施形態の場合と同じなので、その説明を省略する。
図9に示すように、酸化シリコン膜40を形成後、さらに、酸化シリコン膜40の表面を大気に晒すことなく、プラズマCVD法により、微結晶シリコンからなるシリコン膜60を連続して成膜する。微結晶シリコンは、高密度プラズマCVD法によってモノシランを分解することにより成膜される。高密度プラズマCVD法を用いれば、モノシランの分解率が高くなるので、微結晶シリコンを形成しやすくなる。本実施形態では、高密度プラズマCVD法の1つであるICP(Inductively Coupled Plasma:誘導結合型プラズマ)法を用いて成膜される。成膜されるシリコン膜60の膜厚は30〜100nmであればよく、本実施形態では50nmとする。
ICP法によるシリコン膜60の主な成膜条件は次のとおりである。原料ガスとしてモノシランと水素ガス(H2)とを用い、その流量比を1:50〜1:1、好ましくは1:1とし、RF(Radio Frequency)パワーを0.1〜10W/cm2、好ましくは1W/cm2とし、チャンバ内の圧力を1〜200mTorr、好ましくは20mTorrとし、基板温度を300℃とする。このときのシリコン膜60中の微結晶シリコンの結晶粒径は10〜20nmになる。なお、シリコン膜60を、ICP法の代わりに、ECR(Electron Cyclotron Resonance Plasma:電子サイクロトロン共鳴プラズマ)法やSWP(Surface Wave Plasma:プラズマ(表面波プラズマ)法等、他の高密度プラズマCVD法を用いて成膜してもよい。
シリコン膜60を成膜後、さらに、シリコン膜60の表面を大気に晒すことなく、プラズマCVD法により、酸化シリコン膜70を連続して成膜する。酸化シリコン膜70の成膜にも、原料ガスとしてTEOSガスを使用し、その膜厚は50nmである。
次に、シリコン膜60中の微結晶シリコンの結晶粒径10〜20nmを10〜100nm程度にするため、酸化シリコン膜70の上面から、シリコン膜60にGaN系レーザから発振された、波長390nmのレーザ光をシリコン膜60に照射する。このレーザ光は、エネルギー密度を200〜500mJ/cm2、好ましくは300mJ/cm2とし、スキャン速度を500〜3000mm/sec、好ましくは1000mm/secとする。波長390nmのレーザ光を照射することによって、表1からわかるように、レーザ光の50%がシリコン膜60によって吸収される。より詳細に説明すると、レーザ光をシリコン膜60に照射したとき、シリコン膜60の表面付近だけが完全に溶融するような条件で、レーザ光が照射される。このとき、シリコン膜60の温度は、表面付近では融点(1410℃)と同じ温度になるが、厚み方向に徐々に低くなり、シリコン膜60の底面では、表面よりも100℃程度低い温度になっていると推測される。このようなシリコン膜60の表面付近の溶融した微結晶シリコンが冷却されて種結晶となり、厚み方向に微結晶シリコンの結晶粒径が大きくなる。
なお、シリコン膜60にレーザ光を照射するレーザ装置は、所定の波長のレーザ光を照射する照射ヘッドを1つだけ有する装置であってもよく、あるいは特開2004−64066号公報の図2に記載されたような、複数の照射ヘッドをマトリクス状に配列した装置であってもよい。
微結晶シリコンからなるシリコン膜60の結晶性を上げ、シリコン膜60の結晶粒径を10〜100nmとした後に、第1の実施形態と同様に、フォトレジストパターン75をマスクにして酸化シリコン膜70をエッチングし、エッチングストッパ層71を形成する。以後、図3から図8の断面図に示すように、第1の実施形態の薄膜トランジスタと同じ製造工程を経て、薄膜トランジスタを製造する。このため、エッチングストッパ層71を形成する工程からパッシベーション膜100を形成するまでの製造工程の説明を省略する。
<2.3 効果>
上記第2の実施形態に係る薄膜トランジスタの製造方法によれば、第1の実施形態に係る薄膜トランジスタの製造方法の場合と同様に、酸化シリコン膜40、シリコン膜60および酸化シリコン膜70を連続して成膜するので、それらの界面における界面準位の密度を低くすることができる。界面準位の密度が低くなれば、それらにトラップされて固定電荷となるキャリアが少なくなるので、このような製造方法で製造された薄膜トランジスタでは、信頼性試験中に、キャリアが界面準位にトラップされて生じる固定電荷が少なくなり、電気的特性の変動が抑制される。
上記第2の実施形態に係る薄膜トランジスタの製造方法によれば、第1の実施形態に係る薄膜トランジスタの製造方法の場合と同様に、酸化シリコン膜40、シリコン膜60および酸化シリコン膜70を連続して成膜するので、それらの界面における界面準位の密度を低くすることができる。界面準位の密度が低くなれば、それらにトラップされて固定電荷となるキャリアが少なくなるので、このような製造方法で製造された薄膜トランジスタでは、信頼性試験中に、キャリアが界面準位にトラップされて生じる固定電荷が少なくなり、電気的特性の変動が抑制される。
また、第1の実施形態に係る薄膜トランジスタの製造方法の場合と同様に、窒化シリコン膜30によって、絶縁性基板10に含まれるナトリウムイオン等の可動性イオンが酸化シリコン膜40中を拡散しないようにブロックされ、可動性イオンによる電気的特性の変動が抑制される。また、窒化シリコン膜30の表面を大気に晒すことなく、連続して酸化シリコン膜40を形成するので、それらの界面に付着する不純物が少なくなり、界面準位密度が低くなる。そこで、このような製造方法で製造された薄膜トランジスタでは、信頼性試験中にキャリアが界面準位にトラップされて生じる固定電荷が少なくなり、電気的特性の変動が抑制される。
また、シリコン膜60の結晶性を上げるために、シリコン膜60による吸収率が50%以上のレーザ光をシリコン膜60に照射するので、シリコン膜60を透過してゲート電極21で熱エネルギーに変換されるレーザ光が少なくなる。この場合、窒化シリコン膜30が加熱されにくくなるので、窒化シリコン膜30に含まれる水素が脱離しにくくなる。このため、窒化シリコン膜30内のシリコンの未結合手の数の増加が抑えられ、界面準位の密度が低くなる。そこで、信頼性試験中に、キャリアがシリコンの未結合手にトラップされることにより生じる固定電荷が少なくなり、電気的特性の変動が抑制される。
<3.変形例>
上述の実施形態では、ゲート絶縁膜50は、窒化シリコン膜30と酸化シリコン膜40とによって構成されるとして説明した。しかし、窒化シリコン膜30の代わりに、酸窒化シリコン(SiON)膜を成膜してもよい。酸窒化シリコン膜もPECVD法を用いて成膜され、原料ガスとして、モノシラン、亜酸化窒素ガス(N2O)およびアンモニアを含む混合ガスが使用される。この酸窒化シリコン膜も、窒化シリコン膜30と同様に、絶縁性基板10に含まれるナトリウムイオン等の可動性イオンが酸化シリコン膜40中に拡散しないようにブロックすることができる。
上述の実施形態では、ゲート絶縁膜50は、窒化シリコン膜30と酸化シリコン膜40とによって構成されるとして説明した。しかし、窒化シリコン膜30の代わりに、酸窒化シリコン(SiON)膜を成膜してもよい。酸窒化シリコン膜もPECVD法を用いて成膜され、原料ガスとして、モノシラン、亜酸化窒素ガス(N2O)およびアンモニアを含む混合ガスが使用される。この酸窒化シリコン膜も、窒化シリコン膜30と同様に、絶縁性基板10に含まれるナトリウムイオン等の可動性イオンが酸化シリコン膜40中に拡散しないようにブロックすることができる。
また、絶縁性基板10として石英基板を用いれば、ナトリウムイオン等の可動性イオンを含まない。したがって、可動性イオンの拡散をブロックする必要がないので、絶縁性基板10と酸化シリコン膜40との間に窒化シリコン膜30や酸窒化シリコン膜を形成しなくてもよい。この場合、ゲート絶縁膜50は、酸化シリコン膜40のみによって構成される。
第1の実施形態のシリコン膜60として、非晶質シリコンの代わりに、微結晶シリコンを用いてもよい。チャネル層61として微結晶シリコンを用いる場合にも、非晶質シリコンを用いる場合と同様に、酸化シリコン膜40、シリコン膜60および酸化シリコン膜70を順に連続して成膜する。
また、第2の実施形態のシリコン膜60として、微結晶シリコンにレーザ光を照射して結晶粒径をより大きくした微結晶シリコンを用いる代わりに、非晶質シリコンにレーザ光を照射して結晶化した多結晶シリコンを用いてもよい。この場合、チャネル層61が微結晶シリコンからなるTFTと同様に、酸化シリコン膜40、非晶質シリコンからなるシリコン膜60および酸化シリコン膜70を順に連続して成膜する。なお、非晶質シリコンからなるシリコン膜60に、レーザ光を照射して多結晶シリコンからなるシリコン膜60とする場合、酸化シリコン膜70を成膜する前に、大気に晒すことなく、非晶質シリコンにレーザ光を照射して多結晶シリコンとし、多結晶シリコンの表面に酸化シリコン膜70を積層してもよい。
また、シリコン膜60の代わりに、例えばゲルマニウム(Ge)等、シリコン以外の半導体材料からなる半導体膜を用いて薄膜トランジスタを形成してもよい。
10…絶縁性基板
21…ゲート電極
30…窒化シリコン膜
40…酸化シリコン膜
50…ゲート絶縁膜
60…シリコン膜
61…チャネル層
70…酸化シリコン膜
71…チャネルストップ層
81a…ソース層
81b…ドレイン層
91a…ソース電極
91b…ドレイン電極
21…ゲート電極
30…窒化シリコン膜
40…酸化シリコン膜
50…ゲート絶縁膜
60…シリコン膜
61…チャネル層
70…酸化シリコン膜
71…チャネルストップ層
81a…ソース層
81b…ドレイン層
91a…ソース電極
91b…ドレイン電極
Claims (4)
- 絶縁性基板上に形成されたゲート電極と、
第1の酸化膜からなり、前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記チャネル層の両端部近傍と前記ソース電極およびドレインとをそれぞれ電気的に接続するソース層およびドレイン層と、
第2の酸化膜からなり、エッチングにより前記ソース層およびドレイン層を形成するときに前記チャネル層の表面を保護するエッチングストッパ層とを含む薄膜トランジスタの製造方法であって、
前記第1の酸化膜、前記半導体膜および前記第2の酸化膜を大気に晒すことなく連続して成膜することを特徴とする、薄膜トランジスタの製造方法。 - ゲート絶縁膜は、窒素含有絶縁膜をさらに含み、
前記窒素含有絶縁膜を形成した後にその表面を大気に晒すことなく連続して前記第1の酸化膜を成膜することを特徴とする、請求項1に記載の薄膜トランジスタの製造方法。 - 前記半導体膜は、非晶質半導体膜、微結晶半導体膜および多結晶半導体膜のいずれかであることを特徴とする、請求項1または2に記載の薄膜トランジスタの製造方法。
- 前記第2の酸化膜を形成後に、前記半導体膜による吸収率が50%以上のレーザ光を前記第2の酸化膜の上方から前記半導体膜に照射して、前記半導体膜の結晶性を上げることを特徴とする、請求項2に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009096692A JP2010199529A (ja) | 2009-01-30 | 2009-04-13 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009018968 | 2009-01-30 | ||
JP2009096692A JP2010199529A (ja) | 2009-01-30 | 2009-04-13 | 薄膜トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010199529A true JP2010199529A (ja) | 2010-09-09 |
Family
ID=42823916
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009096692A Pending JP2010199529A (ja) | 2009-01-30 | 2009-04-13 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010199529A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012127769A1 (ja) * | 2011-03-22 | 2012-09-27 | パナソニック株式会社 | 半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板 |
WO2013018126A1 (ja) * | 2011-07-29 | 2013-02-07 | パナソニック株式会社 | 薄膜トランジスタ及びその製造方法 |
WO2013018123A1 (ja) * | 2011-07-29 | 2013-02-07 | パナソニック株式会社 | 薄膜トランジスタ及びその製造方法 |
WO2013061553A1 (ja) * | 2011-10-25 | 2013-05-02 | パナソニック株式会社 | 薄膜半導体装置及びその製造方法 |
KR20180040678A (ko) * | 2015-08-19 | 2018-04-20 | 쿤산 뉴 플랫 패널 디스플레이 테크놀로지 센터 씨오., 엘티디. | 박막 트랜지스터 및 그 제조방법 |
-
2009
- 2009-04-13 JP JP2009096692A patent/JP2010199529A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012127769A1 (ja) * | 2011-03-22 | 2012-09-27 | パナソニック株式会社 | 半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板 |
JP5508535B2 (ja) * | 2011-03-22 | 2014-06-04 | パナソニック株式会社 | 半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板 |
US9275855B2 (en) | 2011-03-22 | 2016-03-01 | Joled Inc. | Semiconductor thin-film forming method, semiconductor device, semiconductor device manufacturing method, substrate, and thin-film substrate |
WO2013018126A1 (ja) * | 2011-07-29 | 2013-02-07 | パナソニック株式会社 | 薄膜トランジスタ及びその製造方法 |
WO2013018123A1 (ja) * | 2011-07-29 | 2013-02-07 | パナソニック株式会社 | 薄膜トランジスタ及びその製造方法 |
WO2013061553A1 (ja) * | 2011-10-25 | 2013-05-02 | パナソニック株式会社 | 薄膜半導体装置及びその製造方法 |
JPWO2013061553A1 (ja) * | 2011-10-25 | 2015-04-02 | パナソニック株式会社 | 薄膜半導体装置及びその製造方法 |
US9112034B2 (en) | 2011-10-25 | 2015-08-18 | Panasonic Liquid Crystal Display Co., Ltd. | Thin-film semiconductor device and method of manufacturing the same |
KR20180040678A (ko) * | 2015-08-19 | 2018-04-20 | 쿤산 뉴 플랫 패널 디스플레이 테크놀로지 센터 씨오., 엘티디. | 박막 트랜지스터 및 그 제조방법 |
JP2018523928A (ja) * | 2015-08-19 | 2018-08-23 | クンシャン ニュー フラット パネル ディスプレイ テクノロジー センター カンパニー リミテッド | 薄膜トランジスタ及びその製造方法 |
KR102035847B1 (ko) | 2015-08-19 | 2019-10-23 | 쿤산 뉴 플랫 패널 디스플레이 테크놀로지 센터 씨오., 엘티디. | 박막 트랜지스터 및 그 제조방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100881992B1 (ko) | 반도체장치 제조방법 | |
JP5454727B1 (ja) | 薄膜トランジスタの作製方法 | |
US20050236622A1 (en) | Electronic device and method of manufacturing the same | |
JP5706670B2 (ja) | Soi基板の作製方法 | |
US7960295B2 (en) | Film transistor and method for fabricating the same | |
US20100093137A1 (en) | Thin Film Transistor Structure and Method of Fabricating the Same | |
JP4082459B2 (ja) | 表示装置の製造方法 | |
JP5508535B2 (ja) | 半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板 | |
JP2009283930A (ja) | 薄膜トランジスタ | |
JP2010199529A (ja) | 薄膜トランジスタの製造方法 | |
JP5309387B2 (ja) | 半導体層とこの半導体層を用いた半導体装置および表示装置 | |
US20110248277A1 (en) | Method of crystalizing amorphous silicon layer, method of manufacturing thin film transistor using the same, and thin film transistor using the manufacturing method | |
JP2010182760A (ja) | 薄膜トランジスタ、その製造方法、半導体装置および表示装置 | |
JP3596188B2 (ja) | 薄膜トランジスタの製造方法 | |
JP5977947B2 (ja) | Soi基板の作製方法 | |
JP4216003B2 (ja) | 半導体装置の作製方法 | |
JP2006332172A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP3874815B2 (ja) | 半導体装置の作製方法 | |
JP4212844B2 (ja) | 半導体装置の作製方法 | |
WO2010024278A1 (ja) | 薄膜トランジスタの製造方法及び薄膜トランジスタ | |
JP2004241784A (ja) | 薄膜トランジスタの製造方法 | |
JP5669439B2 (ja) | 半導体基板の作製方法 | |
JP2005259818A (ja) | 半導体膜の結晶化方法、薄膜トランジスタの製造方法、電気光学装置及び電子機器 | |
JP2877129B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
JP2000091331A (ja) | 絶縁膜の作製方法および半導体装置の製造方法 |