JP2010192021A - Nonvolatile semiconductor memory device - Google Patents
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Abstract
Description
本発明は、不揮発性半導体記憶装置に関する。 The present invention relates to a nonvolatile semiconductor memory device.
不揮発性半導体記憶装置であるフラッシュメモリのセンスアンプでは、例えば、特許文献1に記載されているように、対象のメモリセルからの電流と、リファレンスセルからの電流(リファレンス電流)とを差動増幅して読み出す。特許文献1に記載のフラッシュメモリでは、電源電圧の変動の影響を軽減するため、メモリセルと同一構造のトランジスタをリファレンスセルとして用いている。
In a sense amplifier of a flash memory that is a nonvolatile semiconductor memory device, for example, as described in
しかしながら、このような構成では、各リファレンスセルに対して読み出し及び書き込みを行い、リファレンス電流を生成するための条件設定を行う必要がある。すなわち、この条件設定のために多大の時間及びコストを要していた。 However, in such a configuration, it is necessary to read and write to each reference cell and set conditions for generating a reference current. That is, much time and cost are required for setting the conditions.
特許文献2には、リファレンスセルであるMOSトランジスタのゲートに対し、常時一定電圧を印加する構成が開示されている。このような構成では、上記条件設定を行う必要がない。他方、所定のタイミングで、センスアンプとリファレンスセルとを導通状態へ切り替えるためのスイッチすなわちリファレンスセル選択トランジスタが必要となる。 Patent Document 2 discloses a configuration in which a constant voltage is constantly applied to the gate of a MOS transistor that is a reference cell. In such a configuration, it is not necessary to perform the condition setting. On the other hand, a switch for switching the sense amplifier and the reference cell to the conductive state at a predetermined timing, that is, a reference cell selection transistor is required.
ところで、フラッシュメモリでは、読み出し動作の高速化、低消費電力化、低電圧動作化に伴い、ラッチ型のセンスアンプが多用されるようになってきた。上述した特許文献2にこのようなセンスアンプを適用した場合、読み出し動作は以下の通りになる。 By the way, in a flash memory, a latch-type sense amplifier has come to be used frequently as the read operation speeds up, the power consumption is reduced, and the voltage operation is reduced. When such a sense amplifier is applied to Patent Document 2 described above, the read operation is as follows.
まず、センスアンプの2個のセンス端子がプリチャージされる。次に、読み出し対象メモリセルとリファレンスセル選択トランジスタとを同時に活性化してサンプリングする。ここで、センスアンプの一方のセンス端子は読み出し対象メモリセルと導通状態になり、他方のセンス端子はリファレンスセルと導通状態になる。そのため、各センス端子にプリチャージされていた電荷が放電され、両センス端子間に電位差が生じる。そして、センスアンプを活性化させることにより、両センス端子間の電位差が増幅される。 First, the two sense terminals of the sense amplifier are precharged. Next, the memory cell to be read and the reference cell selection transistor are simultaneously activated and sampled. Here, one sense terminal of the sense amplifier is brought into conduction with the memory cell to be read, and the other sense terminal is brought into conduction with the reference cell. Therefore, the charge precharged at each sense terminal is discharged, and a potential difference is generated between both sense terminals. Then, by activating the sense amplifier, the potential difference between both sense terminals is amplified.
しかしながら、通常、読み出し対象メモリセルとリファレンスセル選択トランジスタとでは、容量、抵抗、センスアンプまでの電流経路などに違いがある。そのため、上記読み出し動作において両者が活性化された後、センスアンプの両センス端子における放電のタイミングにずれが生じ、誤読み出しが生じ得るという問題があった。 However, there are usually differences in capacitance, resistance, current path to the sense amplifier, etc. between the read target memory cell and the reference cell selection transistor. Therefore, after both are activated in the read operation, there is a problem in that the discharge timing at both sense terminals of the sense amplifier is shifted, and erroneous read can occur.
本発明に係る不揮発性半導体記憶装置は
センスアンプと、
前記センスアンプに接続された第1及び第2のビット線と、
前記第1のビット線に接続され、複数のMONOS型トランジスタからなる第1のメモリセル列と、
前記第2のビット線に接続され、前記第1のメモリセル列用のリファレンス電流を生成するための第1の定電流源と、
前記第1の定電流源と前記第2のビット線との間に設けられ、MONOS型トランジスタからなる第1のスイッチと、を備えたものである。
A nonvolatile semiconductor memory device according to the present invention includes a sense amplifier,
First and second bit lines connected to the sense amplifier;
A first memory cell column connected to the first bit line and comprising a plurality of MONOS transistors;
A first constant current source connected to the second bit line for generating a reference current for the first memory cell column;
A first switch provided between the first constant current source and the second bit line and made of a MONOS transistor;
第1のメモリセル列及び第1のスイッチが、いずれもMONOS型トランジスタからなるため、誤読み出しを低減した不揮発性半導体記憶装置を提供することができる。 Since both the first memory cell column and the first switch are formed of MONOS transistors, a nonvolatile semiconductor memory device with reduced erroneous reading can be provided.
本発明によれば、誤読み出しを低減した不揮発性半導体記憶装置を提供することができる。 According to the present invention, it is possible to provide a nonvolatile semiconductor memory device with reduced erroneous reading.
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。 Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings. However, the present invention is not limited to the following embodiment. In addition, for clarity of explanation, the following description and drawings are simplified as appropriate.
(実施の形態1)
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の回路図である。この不揮発性半導体記憶装置は、各メモリセルにMONOS(Metal Oxide Nitride Oxide Semiconductor)型のトランジスタを備えるフラッシュメモリである。この不揮発性半導体記憶装置は、センスアンプSA、インバータINV1、一対のYセレクタYS11、YS21、一対のプリチャージトランジスタP1、P2、一対のメモリセル列MCC1、MCC2、一対のリファレンスセル選択トランジスタRS11、RS21、一対のリファレンスセルCS1、CS2を備えている。なお、MONOSは、SONOS(Silicon l Oxide Nitride Oxide Semiconductor)とも呼ばれる。本明細書においては、そのいずれをも包含し、電荷蓄積層を有するフラッシュメモリの構造の総称としてMONOSを用いる。
(Embodiment 1)
FIG. 1 is a circuit diagram of a nonvolatile semiconductor memory device according to the first embodiment of the present invention. This nonvolatile semiconductor memory device is a flash memory in which each memory cell includes a MONOS (Metal Oxide Nitride Oxide Semiconductor) type transistor. The nonvolatile semiconductor memory device includes a sense amplifier SA, an inverter INV1, a pair of Y selectors YS11 and YS21, a pair of precharge transistors P1 and P2, a pair of memory cell columns MCC1 and MCC2, and a pair of reference cell selection transistors RS11 and RS21. And a pair of reference cells CS1 and CS2. Note that MONOS is also called SONOS (Silicon Oxide Nitride Oxide Semiconductor). In this specification, MONOS is used as a general term for the structure of a flash memory including any of them and having a charge storage layer.
センスアンプSAは、ラッチ型のセンスアンプであり、一対のインバータを備えている。具体的には、一方のインバータは、PチャネルMOS(Metal Oxide Semiconductor)トランジスタP3とNチャネルMOSトランジスタN1から構成されている。他方のインバータは、PチャネルMOSトランジスタP4とNチャネルMOSトランジスタN2から構成されている。 The sense amplifier SA is a latch type sense amplifier and includes a pair of inverters. Specifically, one inverter includes a P-channel MOS (Metal Oxide Semiconductor) transistor P3 and an N-channel MOS transistor N1. The other inverter is composed of a P-channel MOS transistor P4 and an N-channel MOS transistor N2.
PチャネルMOSトランジスタP3、P4のソースは、共に電源(電源電圧VDD)に接続されている。PチャネルMOSトランジスタP3のドレインはNチャネルMOSトランジスタN1のドレインに接続されている。PチャネルMOSトランジスタP3のゲートとNチャネルMOSトランジスタN1のゲートとは互いに接続されている。PチャネルMOSトランジスタP4のドレインはNチャネルMOSトランジスタN2のドレインに接続されている。PチャネルMOSトランジスタP4のゲートとNチャネルMOSトランジスタN2のゲートとは互いに接続されている。NチャネルMOSトランジスタN1、N2のソースは、共にNチャネルMOSトランジスタN3のドレインに接続されている。そして、NチャネルMOSトランジスタN3のソースは接地されている。 The sources of P-channel MOS transistors P3 and P4 are both connected to a power supply (power supply voltage VDD). The drain of the P channel MOS transistor P3 is connected to the drain of the N channel MOS transistor N1. The gate of P channel MOS transistor P3 and the gate of N channel MOS transistor N1 are connected to each other. The drain of P channel MOS transistor P4 is connected to the drain of N channel MOS transistor N2. The gate of P channel MOS transistor P4 and the gate of N channel MOS transistor N2 are connected to each other. The sources of N channel MOS transistors N1 and N2 are both connected to the drain of N channel MOS transistor N3. The source of the N channel MOS transistor N3 is grounded.
PチャネルMOSトランジスタP3のドレインとNチャネルMOSトランジスタN1のドレインとが接続されたノードは、センスアンプSAの一方のセンス端子SATに接続されている。また、PチャネルMOSトランジスタP4のゲートとNチャネルMOSトランジスタN2のゲートとが互いに接続されたノードも、センス端子SATに接続されている。一方、PチャネルMOSトランジスタP4のドレインとNチャネルMOSトランジスタN2のドレインとが接続されたノードは、センスアンプSAの他方のセンス端子SABに接続されている。また、PチャネルMOSトランジスタP3のゲートとNチャネルMOSトランジスタN1のゲートとが互いに接続されたノードも、センス端子SABに接続されている。 A node to which the drain of the P channel MOS transistor P3 and the drain of the N channel MOS transistor N1 are connected is connected to one sense terminal SAT of the sense amplifier SA. A node where the gate of the P channel MOS transistor P4 and the gate of the N channel MOS transistor N2 are connected to each other is also connected to the sense terminal SAT. On the other hand, the node to which the drain of the P channel MOS transistor P4 and the drain of the N channel MOS transistor N2 are connected is connected to the other sense terminal SAB of the sense amplifier SA. A node where the gate of the P-channel MOS transistor P3 and the gate of the N-channel MOS transistor N1 are connected to each other is also connected to the sense terminal SAB.
NチャネルMOSトランジスタN3のゲートには、センスアンプイネーブル信号SAEが入力される。センスアンプイネーブル信号SAEがHighになることにより、センスアンプSAが起動し、2個のセンス端子SAT、SABの間の電位差が増幅される。センスアンプSAからの出力信号は、センス端子SABから反転バッファであるインバータINV1を介して、出力される。 Sense amplifier enable signal SAE is input to the gate of N channel MOS transistor N3. When the sense amplifier enable signal SAE becomes High, the sense amplifier SA is activated, and the potential difference between the two sense terminals SAT and SAB is amplified. An output signal from the sense amplifier SA is output from the sense terminal SAB via an inverter INV1 that is an inverting buffer.
YセレクタYS11は、スイッチであるNチャネルMOSトランジスタSW11、SW12を備えている。NチャネルMOSトランジスタSW11は、ビット線BL11(第1のビット線)とセンス端子SATとの間に設けられている。一方、NチャネルMOSトランジスタSW12は、ビット線BL11とセンス端子SABとの間に設けられている。NチャネルMOSトランジスタSW11、SW12は、各ゲートに選択信号YSEL11、YSEL12が入力されることにより、オンオフが制御される。 The Y selector YS11 includes N-channel MOS transistors SW11 and SW12 that are switches. The N-channel MOS transistor SW11 is provided between the bit line BL11 (first bit line) and the sense terminal SAT. On the other hand, the N-channel MOS transistor SW12 is provided between the bit line BL11 and the sense terminal SAB. The N-channel MOS transistors SW11 and SW12 are controlled to be turned on / off when the selection signals YSEL11 and YSEL12 are input to the respective gates.
同様に、YセレクタYS21は、スイッチであるNチャネルMOSトランジスタSW21、SW22を備えている。NチャネルMOSトランジスタSW21は、ビット線BL21(第2のビット線)とセンス端子SATとの間に設けられている。一方、NチャネルMOSトランジスタSW22は、ビット線BL21とセンス端子SABとの間に設けられている。NチャネルMOSトランジスタSW21、SW22は、各ゲートに選択信号YSEL21、YSEL22が入力されることにより、オンオフが制御される。 Similarly, the Y selector YS21 includes N-channel MOS transistors SW21 and SW22 that are switches. The N-channel MOS transistor SW21 is provided between the bit line BL21 (second bit line) and the sense terminal SAT. On the other hand, the N-channel MOS transistor SW22 is provided between the bit line BL21 and the sense terminal SAB. The N-channel MOS transistors SW21 and SW22 are controlled to be turned on / off when the selection signals YSEL21 and YSEL22 are input to the respective gates.
プリチャージトランジスタP1は、PチャネルMOSトランジスタであって、ビット線BL11を電源電圧VDDにプリチャージするためのスイッチである。また、プリチャージトランジスタP1は、NチャネルMOSトランジスタSW11を介してセンス端子SATに、NチャネルMOSトランジスタSW12を介してセンス端子SABに接続されている。PチャネルMOSトランジスタP1は、ゲートにプリチャージ信号PRECHが入力されることにより、オンオフが制御される。 The precharge transistor P1 is a P-channel MOS transistor and is a switch for precharging the bit line BL11 to the power supply voltage VDD. The precharge transistor P1 is connected to the sense terminal SAT via the N channel MOS transistor SW11 and to the sense terminal SAB via the N channel MOS transistor SW12. The P-channel MOS transistor P1 is controlled to be turned on / off when a precharge signal PRECH is input to the gate.
同様に、プリチャージトランジスタP2も、PチャネルMOSトランジスタであって、ビット線BL21を電源電圧VDDにプリチャージするためのスイッチである。また、プリチャージトランジスタP2は、NチャネルMOSトランジスタSW21を介してセンス端子SATに、NチャネルMOSトランジスタSW22を介してセンス端子SABに接続されている。PチャネルMOSトランジスタP2は、ゲートにプリチャージ信号PRECHが入力されることにより、オンオフが制御される。 Similarly, the precharge transistor P2 is a P-channel MOS transistor, and is a switch for precharging the bit line BL21 to the power supply voltage VDD. The precharge transistor P2 is connected to the sense terminal SAT via the N channel MOS transistor SW21 and to the sense terminal SAB via the N channel MOS transistor SW22. The P-channel MOS transistor P2 is controlled to be turned on / off when a precharge signal PRECH is input to the gate.
メモリセル列MCC1(第1のメモリセル列)は、ビット線BL11に接続された複数のメモリセルから構成される。図1では、簡略化のため、2個のメモリセルMC11、MC12のみを示している。各メモリセルMC11、MC12はツインMONOS構造を有するトランジスタである。ツインMONOS構造の詳細については後述するが、各メモリセルMC11、MC12は1個のワードゲートと2個のコントロールゲートを備えている。具体的には、図1に示すように、メモリセルMC11、MC12の互いに隣接した一方のコントロールゲート側は、ソース線SL11に共通に接続されている。メモリセルMC11、MC12の他方のコントロールゲート側は、各々ビット線BL11に接続されている。このような2個のメモリセルMCを一組とした構造が、ビット線BL11に沿って繰り返されている。 The memory cell column MCC1 (first memory cell column) is composed of a plurality of memory cells connected to the bit line BL11. In FIG. 1, only two memory cells MC11 and MC12 are shown for simplification. Each of the memory cells MC11 and MC12 is a transistor having a twin MONOS structure. Although details of the twin MONOS structure will be described later, each of the memory cells MC11 and MC12 includes one word gate and two control gates. Specifically, as shown in FIG. 1, one of the adjacent control gates of the memory cells MC11 and MC12 is commonly connected to the source line SL11. The other control gate side of the memory cells MC11 and MC12 is connected to the bit line BL11. Such a structure of two memory cells MC as a set is repeated along the bit line BL11.
また、メモリセルMC11のワードゲートには制御信号WG11が、ソース線SL11に接続されたコントロールゲートには制御信号CGS11が、他方のコントロールゲートには制御信号CGO11が入力される。同様に、メモリセルMC12のワードゲートには制御信号WG12が、ソース線SL11に接続されたコントロールゲートには制御信号CGS12が、他方のコントロールゲートには制御信号CGO12が入力される。 The control signal WG11 is input to the word gate of the memory cell MC11, the control signal CGS11 is input to the control gate connected to the source line SL11, and the control signal CGO11 is input to the other control gate. Similarly, the control signal WG12 is input to the word gate of the memory cell MC12, the control signal CGS12 is input to the control gate connected to the source line SL11, and the control signal CGO12 is input to the other control gate.
メモリセル列MCC1と同様に、メモリセル列MCC2(第2のメモリセル列)は、ビット線BL21に接続された複数のメモリセルから構成される。図1では、簡略化のため、2個のメモリセルMC21、MC22のみを示している。メモリセルMC21、MC22の互いに隣接した一方のコントロールゲート側は、ソース線SL21に共通に接続されている。メモリセルMC21、MC22の他方のコントロールゲート側は、各々ビット線BL21に接続されている。このような2個のメモリセルMCを一組とした構造が、ビット線21に沿って繰り返されている。
Similar to the memory cell column MCC1, the memory cell column MCC2 (second memory cell column) is composed of a plurality of memory cells connected to the bit line BL21. In FIG. 1, only two memory cells MC21 and MC22 are shown for simplification. One control gate side adjacent to each other of the memory cells MC21 and MC22 is commonly connected to the source line SL21. The other control gate side of the memory cells MC21 and MC22 is connected to the bit line BL21. Such a structure including two memory cells MC as a set is repeated along the
また、メモリセルMC21のワードゲートには制御信号WG21が、ソース線SL21に接続されたコントロールゲートには制御信号CGS21が、他方のコントロールゲートには制御信号CGO21が入力される。同様に、メモリセルMC22のワードゲートには制御信号WG22が、ソース線SL21に接続されたコントロールゲートには制御信号CGS22が、他方のコントロールゲートには制御信号CGO22が入力される。 Further, the control signal WG21 is input to the word gate of the memory cell MC21, the control signal CGS21 is input to the control gate connected to the source line SL21, and the control signal CGO21 is input to the other control gate. Similarly, the control signal WG22 is input to the word gate of the memory cell MC22, the control signal CGS22 is input to the control gate connected to the source line SL21, and the control signal CGO22 is input to the other control gate.
リファレンスセル選択トランジスタRS11(第2のスイッチ)、RS21(第1のスイッチ)は、メモリセルMCと同様に、ツインMONOS構造を有するトランジスタからなる。しかしながら、2個のコントロールゲート直下に高濃度不純物層を形成することにより、通常のMOSトランジスタと同様にスイッチとして機能する。リファレンスセル選択トランジスタRS11、RS21の構造の詳細については後述する。 The reference cell selection transistors RS11 (second switch) and RS21 (first switch) are composed of transistors having a twin MONOS structure, like the memory cell MC. However, by forming a high-concentration impurity layer immediately below the two control gates, it functions as a switch like a normal MOS transistor. Details of the structure of the reference cell selection transistors RS11 and RS21 will be described later.
リファレンスセル選択トランジスタRS11の一方のコントロールゲート側はビット線BL11に接続されている。また、他方のコントロールゲート側はリファレンスセルCS1のドレインに接続されている。そして、ワードゲートに選択信号REFSEL1が入力されることにより、リファレンスセル選択トランジスタRS11のオンオフが制御される。 One control gate side of the reference cell selection transistor RS11 is connected to the bit line BL11. The other control gate side is connected to the drain of the reference cell CS1. Then, when the selection signal REFSEL1 is input to the word gate, on / off of the reference cell selection transistor RS11 is controlled.
同様に、リファレンスセル選択トランジスタRS21の一方のコントロールゲート側はビット線BL21に接続されている。また、他方のコントロールゲート側はリファレンスセルCS2のドレインに接続されている。そして、ワードゲートに選択信号REFSEL2が入力されることにより、リファレンスセル選択トランジスタRRS21のオンオフが制御される。 Similarly, one control gate side of the reference cell selection transistor RS21 is connected to the bit line BL21. The other control gate side is connected to the drain of the reference cell CS2. Then, when the selection signal REFSEL2 is input to the word gate, on / off of the reference cell selection transistor RRS21 is controlled.
リファレンスセルCS1(第2の定電流源)、CS2(第1の定電流源)は、NチャネルMOSトランジスタである。リファレンスセルCS1、CS2の各ゲートには、共通に、一定の基準電圧VREFが与えられている。すなわち、リファレンスセルCS1、CS2は、定電流を生成する電流源トランジスタである。リファレンスセルCS1は、ビット線BL21に接続されたメモリセルMC21、MC22・・・のリファレンスセルとして機能する。一方、リファレンスセルCS2は、ビット線BL11に接続されたメモリセルMC11、MC12・・・のリファレンスセルとして機能する。 Reference cells CS1 (second constant current source) and CS2 (first constant current source) are N-channel MOS transistors. A constant reference voltage VREF is commonly applied to the gates of the reference cells CS1 and CS2. That is, the reference cells CS1 and CS2 are current source transistors that generate a constant current. The reference cell CS1 functions as a reference cell for the memory cells MC21, MC22... Connected to the bit line BL21. On the other hand, the reference cell CS2 functions as a reference cell for the memory cells MC11, MC12... Connected to the bit line BL11.
次に、図2を用いて、実施の形態1に係る不揮発性半導体記憶装置の読み出し動作を説明する。図2は実施の形態1に係る不揮発性半導体記憶装置の読み出し動作を示すタイミングチャートである。ここでは、メモリセルMC11の読み出し動作を例に説明する。 Next, a read operation of the nonvolatile semiconductor memory device according to the first embodiment will be described with reference to FIG. FIG. 2 is a timing chart showing a read operation of the nonvolatile semiconductor memory device according to the first embodiment. Here, a read operation of the memory cell MC11 will be described as an example.
まず、プリチャージ信号PRECHがHighからLowへ、選択信号YSEL11及びYSEL22がLowからHighへ切り替わることにより、センスアンプSAの2個のセンス端子SAT、SABが共に電源電位VDDに充電される。より詳細には、プリチャージ信号PRECHがLowとなることにより、PチャネルMOSトランジスタであるプリチャージトランジスタP1及びP2がオンとなる。また、選択信号YSEL11及びYSEL22がHighとなることにより、NチャネルMOSトランジスタSW11及びSW22がオンとなる。そのため、センスアンプSAの2個のセンス端子SAT、SABが共に電源電位VDDに充電される。 First, when the precharge signal PRECH is switched from High to Low and the selection signals YSEL11 and YSEL22 are switched from Low to High, the two sense terminals SAT and SAB of the sense amplifier SA are both charged to the power supply potential VDD. More specifically, when the precharge signal PRECH becomes Low, the precharge transistors P1 and P2 which are P channel MOS transistors are turned on. Further, when the selection signals YSEL11 and YSEL22 become High, the N-channel MOS transistors SW11 and SW22 are turned on. Therefore, the two sense terminals SAT and SAB of the sense amplifier SA are both charged to the power supply potential VDD.
次に、プリチャージ信号PRECHがLowからHighへ切り替わり、プリチャージ期間が終了する。そして、制御信号WG11、CGS11及び選択信号REFSEL2がLowからHighへ切り替わり、センスアンプSAの2個のセンス端子SAT、SABから放電が開始される。ここで、センスアンプSAのセンス端子SATは読み出し対象メモリセルMC11と導通状態になり、センス端子SABはリファレンスセルCS2と導通状態になる。そのため、センス端子SAT、SABにプリチャージされていた電荷が放電され、センス端子SATとセンス端子SABとの間に電位差が生じる。図1における太線は、センス端子SAT、SABからの放電経路を示している。 Next, the precharge signal PRECH switches from Low to High, and the precharge period ends. Then, the control signals WG11 and CGS11 and the selection signal REFSEL2 are switched from Low to High, and discharge is started from the two sense terminals SAT and SAB of the sense amplifier SA. Here, the sense terminal SAT of the sense amplifier SA becomes conductive with the memory cell MC11 to be read, and the sense terminal SAB becomes conductive with the reference cell CS2. Therefore, the charges precharged to the sense terminals SAT and SAB are discharged, and a potential difference is generated between the sense terminal SAT and the sense terminal SAB. Thick lines in FIG. 1 indicate discharge paths from the sense terminals SAT and SAB.
次に、制御信号WG11、CGS11及び選択信号REFSEL2がHighからLowへ切り替わり、サンプリング期間が終了する。同時に、センスアンプイネーブル信号SAEがLowからHighへ切り替わり、センス期間へと移行する。ここで、センスアンプSAが起動することにより、センス端子SATとセンス端子SABとの間の電位差が増幅される。 Next, the control signals WG11 and CGS11 and the selection signal REFSEL2 are switched from High to Low, and the sampling period ends. At the same time, the sense amplifier enable signal SAE switches from Low to High, and shifts to the sense period. Here, when the sense amplifier SA is activated, the potential difference between the sense terminal SAT and the sense terminal SAB is amplified.
なお、図2に示すように、上記読み出し動作の期間中、選択信号YSEL12、YSEL21、選択信号REFSEL1はLowのままである。 As shown in FIG. 2, the selection signals YSEL12, YSEL21, and the selection signal REFSEL1 remain low during the read operation.
図3は、図1に示した不揮発性半導体記憶装置のレイアウト図である。図1と同一の構成要素は同一の符号が付されている。図3に示すように、本実施の形態に係る不揮発性半導体記憶装置では、センスアンプSAを介して2個のYセレクタYS11、YS21が対向配置されている。 FIG. 3 is a layout diagram of the nonvolatile semiconductor memory device shown in FIG. The same components as those in FIG. 1 are denoted by the same reference numerals. As shown in FIG. 3, in the nonvolatile semiconductor memory device according to the present embodiment, two Y selectors YS11 and YS21 are arranged to face each other via a sense amplifier SA.
YセレクタYS11には、ビット線BL11が接続されている。ビット線BL11に沿って、ワード線WL11〜WL14にそれぞれ接続された4個のメモリセルMC11〜MC14が形成されている。そして、このビット線BL11に沿ったメモリセル列の最もYセレクタYS11側に、リファレンスセル選択トランジスタRS11が形成されている。すなわち、メモリセルMC11に隣接して、メモリセルMC11〜MC14と同様のMONOS構造を有するリファレンスセル選択トランジスタRS11が形成されている。 A bit line BL11 is connected to the Y selector YS11. Four memory cells MC11 to MC14 connected to the word lines WL11 to WL14, respectively, are formed along the bit line BL11. A reference cell selection transistor RS11 is formed on the Y selector YS11 side of the memory cell column along the bit line BL11. That is, the reference cell selection transistor RS11 having the same MONOS structure as the memory cells MC11 to MC14 is formed adjacent to the memory cell MC11.
同様に、YセレクタYS21には、ビット線BL21が接続されている。ビット線BL21に沿って、ワード線WL21〜WL24にそれぞれ接続された4個のメモリセルMC21〜MC24が形成されている。そして、このビット線BL21に沿ったメモリセル列の最もYセレクタYS21側に、リファレンスセル選択トランジスタRS21が形成されている。すなわち、メモリセルMC21に隣接して、メモリセルMC21〜MC24と同様のMONOS構造を有するリファレンスセル選択トランジスタRS21が形成されている。 Similarly, a bit line BL21 is connected to the Y selector YS21. Four memory cells MC21 to MC24 connected to the word lines WL21 to WL24, respectively, are formed along the bit line BL21. A reference cell selection transistor RS21 is formed on the Y selector YS21 side of the memory cell column along the bit line BL21. That is, the reference cell selection transistor RS21 having the same MONOS structure as the memory cells MC21 to MC24 is formed adjacent to the memory cell MC21.
図4は、本実施の形態の比較例に係る不揮発性半導体記憶装置のレイアウト図である。図4に示すように、比較例では、センスアンプSAとYセレクタYS11、YS21との間にそれぞれリファレンスセル選択トランジスタRS111、RS121が形成されている。また、リファレンスセル選択トランジスタRS111、RS121が通常のNチャネルMOSトランジスタである。その他の点は、図3に係る不揮発性半導体記憶装置と同様である。なお、図3、4では、リファレンスセルCS1、CS2は定電流源として描かれている。 FIG. 4 is a layout diagram of a nonvolatile semiconductor memory device according to a comparative example of the present embodiment. As shown in FIG. 4, in the comparative example, reference cell selection transistors RS111 and RS121 are formed between the sense amplifier SA and the Y selectors YS11 and YS21, respectively. Reference cell selection transistors RS111 and RS121 are normal N-channel MOS transistors. The other points are the same as those of the nonvolatile semiconductor memory device according to FIG. 3 and 4, the reference cells CS1 and CS2 are depicted as constant current sources.
図5は、本実施の形態の比較例に係る問題を説明するためのタイミングチャートである。図5は、図2の最下段に示したセンス端子SAT/Bのサンプリング期間における電位変化を拡大したものである。ここで、センス端子SATはメモリセルMC11に接続され、センス端子SABはリファレンスセルCS2に接続されるものとする。図5において、最初センス端子SAT及びSABの電位は、いずれも電源電位VDDにプリチャージされており、等しい。時間の経過とともに、センス端子SAT及びSABの電位が放電により低下する。 FIG. 5 is a timing chart for explaining the problem according to the comparative example of the present embodiment. FIG. 5 is an enlarged view of the potential change during the sampling period of the sense terminal SAT / B shown in the lowermost stage of FIG. Here, the sense terminal SAT is connected to the memory cell MC11, and the sense terminal SAB is connected to the reference cell CS2. In FIG. 5, the potentials of the sense terminals SAT and SAB are both precharged to the power supply potential VDD and are equal. As time passes, the potentials of the sense terminals SAT and SAB decrease due to discharge.
ここで、センス端子SAT2の放電と、センス端子SAB_REFの放電は同時に開始されており、理想的である。他方、センス端子SAT1やSAT3の放電と、センス端子SAB_REFの放電とはタイミングにずれが生じている。そのため、センスアンプ起動タイミングにおいて、理想的な場合の電位に比べ、オフセット電位が生じてしまう。特に、センス端子SAT3の場合、センスアンプ起動タイミングにおいて、センス端子SAT3の電位とセンス端子SAB_REFの電位とが、理想的な場合に対して反転しており、誤読み出しとなる。 Here, the discharge of the sense terminal SAT2 and the discharge of the sense terminal SAB_REF are started simultaneously, which is ideal. On the other hand, there is a difference in timing between the discharge of the sense terminals SAT1 and SAT3 and the discharge of the sense terminal SAB_REF. Therefore, an offset potential is generated at the sense amplifier activation timing as compared with the ideal potential. In particular, in the case of the sense terminal SAT3, at the sense amplifier activation timing, the potential of the sense terminal SAT3 and the potential of the sense terminal SAB_REF are inverted with respect to the ideal case, resulting in erroneous reading.
図4に示した比較例では、太線で示すように、センスアンプSAからメモリセルMC11への放電電流がYセレクタ11を介して流れるのに対し、センスアンプSAからリファレンスセルCS2への放電電流はYセレクタ21を介さず流れる。また、メモリセルMC11がMONOS構造であるのに対し、リファレンスセル選択トランジスタRS121は通常のMOSトランジスタである。更に、図4の比較例では、電源や負荷が異なるため、リファレンスセル選択トランジスタRS121の駆動回路と、メモリセルMC11のワード線駆動回路とを同一構成にすることができない。そのため、上記放電のタイミングにずれが生じやすい。
In the comparative example shown in FIG. 4, the discharge current from the sense amplifier SA to the memory cell MC11 flows through the
一方、図3に示した本実施の形態に係る不揮発性半導体記憶装置では、太線で示すように、センスアンプSAからメモリセルMC11への放電電流がYセレクタ11を介して流れるのに対し、センスアンプSAからリファレンスセルCS2への放電電流もYセレクタ21を介して流れる。また、メモリセルMC11がMONOS構造であるのに対し、リファレンスセル選択トランジスタRS21もMONOS構造である。更に、リファレンスセル選択トランジスタRS21の駆動回路と、メモリセルMC11のワード線駆動回路とを同一構成にすることができる。従って、上記放電のタイミングのずれを劇的に低減することができる。
On the other hand, in the nonvolatile semiconductor memory device according to the present embodiment shown in FIG. 3, the discharge current from the sense amplifier SA to the memory cell MC11 flows through the
図6Aは、図1におけるメモリセルMC11、MC12、MC21、MC22の構造を示す断面図である。また、図6Bは、図1におけるリファレンスセル選択トランジスタRS11、RS21の構造を示す断面図である。 FIG. 6A is a cross-sectional view showing the structure of memory cells MC11, MC12, MC21, MC22 in FIG. FIG. 6B is a cross-sectional view showing the structure of the reference cell selection transistors RS11 and RS21 in FIG.
図6Aに示すように、メモリセルMC11は、ツインMONOS構造を有するトランジスタである。例えばシリコンからなる基板1上に、N+型の高濃度不純物領域(不純物拡散領域)2a、2bが互いに離間して形成されている。基板1上であって、高濃度不純物領域2a、2bの間の中央部には、例えばシリコン酸化膜などの絶縁膜3が形成されている。この絶縁膜3上には、例えばポリシリコンなどからなるワードゲート6が形成されている。
As shown in FIG. 6A, the memory cell MC11 is a transistor having a twin MONOS structure. For example, N + -type high-concentration impurity regions (impurity diffusion regions) 2a and 2b are formed on a
更に、ワードゲート6の両側の側面及び基板1上には、断面L字形状の一対のONO層4a、4bが形成されている。ONO層は酸化膜/窒化膜/酸化膜の3層構造である。このうち、窒化膜が電荷蓄積層としての役割をはたす。各ONO層4a、4b上には、一対のコントロールゲート5a、5bが形成されている。ここで、メモリセル11では、コントロールゲート5a、5b下の基板1内には、高濃度不純物領域2a、2bが形成されていない。
Further, a pair of ONO layers 4 a and 4 b having an L-shaped cross section are formed on the side surfaces on both sides of the
図6Bに示すように、リファレンスセル選択トランジスタRS11も、メモリセルMC11と同様に、ツインMONOS構造を有する。しかしながら、ここで、リファレンスセル選択トランジスタRS11では、コントロールゲート5a、5b下の基板1内には、高濃度不純物領域12a、12bが形成されている。そのため、2個のコントロールゲート5a、5bには制御信号を与えることなく、ワードゲート6のみに制御信号を与えることにより、通常のMOSトランジスタと同様に、スイッチとして利用することができる。その他の構造は、メモリセルMC11と同様であるため、説明を省略する。ここで、高濃度不純物領域以外についての両者の設計寸法は同一であることが好ましい。特に、ワードゲート幅は同一であることが好ましい。
As shown in FIG. 6B, the reference cell selection transistor RS11 also has a twin MONOS structure like the memory cell MC11. However, here, in the reference cell selection transistor RS11, high-
(実施の形態2)
次に、図7を参照して本発明の第2の実施の形態について説明する。図7は実施の形態2に係る不揮発性半導体記憶装置の回路図である。ここで、図1の不揮発性半導体記憶装置の回路構成と、図7の不揮発性半導体記憶装置の回路構成とでは、YセレクタYS11、YS21のそれぞれに対し、複数のビット線が接続されている点が異なる。
(Embodiment 2)
Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 7 is a circuit diagram of the nonvolatile semiconductor memory device according to the second embodiment. Here, in the circuit configuration of the nonvolatile semiconductor memory device of FIG. 1 and the circuit configuration of the nonvolatile semiconductor memory device of FIG. 7, a plurality of bit lines are connected to each of the Y selectors YS11 and YS21. Is different.
具体的には、YセレクタYS11に対し、n本のビット線BL11〜BL1nが接続されている。ここで、ビット線BL11には、図1と同様に、リファレンスセル選択トランジスタRS11、メモリセルMC11、MC12が接続されている。その他のビット線BL12〜BL1nについても同様である。そして、各ビット線BL11〜BL1nに接続されたリファレンスセル選択トランジスタは、リファレンスセルCS1のドレインに共通に接続されている。 Specifically, n bit lines BL11 to BL1n are connected to the Y selector YS11. Here, the reference cell selection transistor RS11 and the memory cells MC11 and MC12 are connected to the bit line BL11 as in FIG. The same applies to the other bit lines BL12 to BL1n. The reference cell selection transistors connected to the bit lines BL11 to BL1n are commonly connected to the drain of the reference cell CS1.
また、YセレクタYS21に対し、n本のビット線BL21〜BL2nが接続されている。ここで、ビット線BL21には、図1と同様に、リファレンスセル選択トランジスタRS21、メモリセルMC21、MC22が接続されている。その他のビット線BL22〜BL2nについても同様である。そして、各ビット線BL21〜BL2nに接続されたリファレンスセル選択トランジスタは、リファレンスセルCS2のドレインに共通に接続されている。その他の構成は図1と同様であるため、説明を省略する。 Further, n bit lines BL21 to BL2n are connected to the Y selector YS21. Here, the reference cell selection transistor RS21 and the memory cells MC21 and MC22 are connected to the bit line BL21 as in FIG. The same applies to the other bit lines BL22 to BL2n. The reference cell selection transistors connected to the bit lines BL21 to BL2n are commonly connected to the drain of the reference cell CS2. Other configurations are the same as those in FIG.
図8は、図7に示した不揮発性半導体記憶装置のレイアウト図である。図7と同一の構成要素は同一の符号が付されている。図8に示すように、本実施の形態に係る不揮発性半導体記憶装置では、センスアンプSA1を介して2個のYセレクタYS11、YS21が対向配置されている。また、センスアンプSA2を介して2個のYセレクタYS12、YS22が対向配置されている。 FIG. 8 is a layout diagram of the nonvolatile semiconductor memory device shown in FIG. The same components as those in FIG. 7 are denoted by the same reference numerals. As shown in FIG. 8, in the nonvolatile semiconductor memory device according to the present embodiment, two Y selectors YS11 and YS21 are arranged to face each other via a sense amplifier SA1. Further, two Y selectors YS12 and YS22 are arranged to face each other via the sense amplifier SA2.
YセレクタYS11には、4本のビット線BL11〜BL14が接続されている。また、YセレクタYS12には、4本のビット線BL15〜BL18が接続されている。各ビット線BL11〜BL18に沿って、ワード線WL11〜WL14にそれぞれ接続されたメモリセルMCが4個ずつ形成されている。そして、各ビット線BL11〜BL18に沿ったメモリセル列の最もYセレクタYS11、YS12側に、リファレンスセル選択トランジスタRSが形成されている。すなわち、ワード線WL11と接続された8個のメモリセルMCに隣接して、メモリセルMCと同様のMONOS構造を有する8個のリファレンスセル選択トランジスタRSが形成されている。 Four bit lines BL11 to BL14 are connected to the Y selector YS11. Further, four bit lines BL15 to BL18 are connected to the Y selector YS12. Four memory cells MC respectively connected to the word lines WL11 to WL14 are formed along the bit lines BL11 to BL18. A reference cell selection transistor RS is formed on the Y selectors YS11 and YS12 side of the memory cell column along the bit lines BL11 to BL18. That is, eight reference cell selection transistors RS having the same MONOS structure as the memory cells MC are formed adjacent to the eight memory cells MC connected to the word line WL11.
同様に、YセレクタYS21には、4本のビット線BL21〜BL24が接続されている。また、YセレクタYS22には、4本のビット線BL25〜BL28が接続されている。各ビット線BL21〜BL28に沿って、ワード線WL21〜WL24にそれぞれ接続されたメモリセルMCが4個ずつ形成されている。そして、各ビット線BL21〜BL28に沿ったメモリセル列の最もYセレクタYS21、YS22側に、リファレンスセル選択トランジスタRSが形成されている。すなわち、ワード線WL21と接続された8個のメモリセルMCに隣接して、メモリセルMCと同様のMONOS構造を有する8個のリファレンスセル選択トランジスタRSが形成されている。 Similarly, four bit lines BL21 to BL24 are connected to the Y selector YS21. In addition, four bit lines BL25 to BL28 are connected to the Y selector YS22. Four memory cells MC respectively connected to the word lines WL21 to WL24 are formed along the bit lines BL21 to BL28. A reference cell selection transistor RS is formed on the Y selectors YS21 and YS22 side of the memory cell column along the bit lines BL21 to BL28. That is, eight reference cell selection transistors RS having the same MONOS structure as the memory cells MC are formed adjacent to the eight memory cells MC connected to the word line WL21.
図9は、本実施の形態の比較例に係る不揮発性半導体記憶装置のレイアウト図である。図9に示すように、比較例では、センスアンプSA1とYセレクタYS11、YS21との間にそれぞれリファレンスセル選択トランジスタRS111、RS121が形成されている。また、センスアンプSA2とYセレクタYS12、YS22との間にそれぞれリファレンスセル選択トランジスタRS112、RS122が形成されている。また、リファレンスセル選択トランジスタRS111、RS112、RS121、RS122が通常のNチャネルMOSトランジスタである。その他の点は、図8に係る不揮発性半導体記憶装置と同様である。なお、図8、9では、リファレンスセルCS1、CS2は定電流源として描かれている。 FIG. 9 is a layout diagram of a nonvolatile semiconductor memory device according to a comparative example of the present embodiment. As shown in FIG. 9, in the comparative example, reference cell selection transistors RS111 and RS121 are formed between the sense amplifier SA1 and the Y selectors YS11 and YS21, respectively. Reference cell selection transistors RS112 and RS122 are formed between the sense amplifier SA2 and the Y selectors YS12 and YS22, respectively. Reference cell selection transistors RS111, RS112, RS121, and RS122 are normal N-channel MOS transistors. The other points are the same as those of the nonvolatile semiconductor memory device according to FIG. 8 and 9, the reference cells CS1 and CS2 are drawn as constant current sources.
図9に示した比較例では、太線で示すように、センスアンプSAからメモリセルMC11への放電電流がYセレクタ11を介して流れるのに対し、センスアンプSAからリファレンスセルCS2への放電電流はYセレクタ21を介さず流れる。また、メモリセルMC11がMONOS構造であるのに対し、リファレンスセル選択トランジスタRS121は通常のMOSトランジスタである。更に、図9の比較例では、電源や負荷が異なるため、リファレンスセル選択トランジスタRS121の駆動回路と、メモリセルMC11のワード線駆動回路とを同一構成にすることができない。そのため、上記放電のタイミングにずれが生じやすい。
In the comparative example shown in FIG. 9, the discharge current from the sense amplifier SA to the memory cell MC11 flows through the
一方、図8に示した本実施の形態に係る不揮発性半導体記憶装置では、太線で示すように、センスアンプSAからメモリセルMC11への放電電流がYセレクタ11を介して流れるのに対し、センスアンプSAからリファレンスセルCS2への放電電流もYセレクタ21を介して流れる。また、メモリセルMC11がMONOS構造であるのに対し、リファレンスセル選択トランジスタRS21もMONOS構造である。更に、リファレンスセル選択トランジスタRS21の駆動回路と、メモリセルMC11のワード線駆動回路とを同一構成にすることができる。従って、上記放電のタイミングのずれを劇的に低減することができる。
On the other hand, in the nonvolatile semiconductor memory device according to the present embodiment shown in FIG. 8, the discharge current from the sense amplifier SA to the memory cell MC11 flows through the
BL11〜BL1n ビット線
CS1、CS2 リファレンスセル
INV1 インバータ
MC11〜MC14、MC21〜MC24 メモリセル
MCC1、MCC2 メモリセル列
P1、P2 プリチャージトランジスタ
RS11、RS21 リファレンスセル選択トランジスタ
SA、SA1、SA2 センスアンプ
SL11、SL12、SL21、SL22 ソース線
WL11〜WL14、WL21〜WL24 ワード線
YS11、YS12、YS21、YS22 Yセレクタ
BL11 to BL1n Bit line CS1, CS2 Reference cell INV1 Inverters MC11 to MC14, MC21 to MC24 Memory cell MCC1, MCC2 Memory cell column P1, P2 Precharge transistor RS11, RS21 Reference cell selection transistors SA, SA1, SA2 Sense amplifiers SL11, SL12 , SL21, SL22 Source lines WL11-WL14, WL21-WL24 Word lines YS11, YS12, YS21, YS22 Y selector
Claims (12)
前記センスアンプに接続された第1及び第2のビット線と、
前記第1のビット線に接続され、複数のMONOS型トランジスタからなる第1のメモリセル列と、
前記第2のビット線に接続され、前記第1のメモリセル列用のリファレンス電流を生成するための第1の定電流源と、
前記第1の定電流源と前記第2のビット線との間に設けられ、MONOS型トランジスタからなる第1のスイッチと、を備えた不揮発性半導体記憶装置。 A sense amplifier,
First and second bit lines connected to the sense amplifier;
A first memory cell column connected to the first bit line and comprising a plurality of MONOS transistors;
A first constant current source connected to the second bit line for generating a reference current for the first memory cell column;
A non-volatile semiconductor memory device comprising: a first switch that is provided between the first constant current source and the second bit line and includes a MONOS transistor.
前記第1のビット線に接続され、前記第2のメモリセル列用のリファレンス電流を生成するための第2の定電流源と、
前記第2の定電流源と前記第1のビット線との間に設けられ、MONOS型トランジスタからなる第2のスイッチと、を更に備えることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 A second memory cell column connected to the second bit line and comprising a plurality of MONOS transistors;
A second constant current source connected to the first bit line for generating a reference current for the second memory cell column;
The nonvolatile semiconductor memory according to claim 1, further comprising: a second switch that is provided between the second constant current source and the first bit line and includes a MONOS transistor. apparatus.
前記第2のスイッチと前記第1のメモリセル列とが隣接して形成されていることを特徴とする請求項2に記載の不揮発性半導体記憶装置。 The first switch and the second memory cell column are formed adjacent to each other; and
The nonvolatile semiconductor memory device according to claim 2, wherein the second switch and the first memory cell column are formed adjacent to each other.
前記第2のビット線と前記センスアンプとを接続する第2のセレクタと、を更に備えることを特徴とする請求項1〜3のいずれか一項に記載の不揮発性半導体記憶装置。 A first selector for connecting the first bit line and the sense amplifier;
4. The nonvolatile semiconductor memory device according to claim 1, further comprising: a second selector that connects the second bit line and the sense amplifier. 5.
前記第2のスイッチは、前記第1のセレクタと前記第1のメモリセル列との間に形成されていることを特徴とする請求項4に記載の不揮発性半導体記憶装置。 The first switch is formed between the second selector and the second memory cell column,
5. The nonvolatile semiconductor memory device according to claim 4, wherein the second switch is formed between the first selector and the first memory cell column.
前記第1のメモリセル列に接続されたワード線を駆動する回路の構成と、が同一であることを特徴とする請求項1〜6のいずれか一項に記載の不揮発性半導体記憶装置。 A circuit configuration for driving the first switch;
The nonvolatile semiconductor memory device according to claim 1, wherein a configuration of a circuit for driving a word line connected to the first memory cell column is the same.
前記第2のメモリセル列に接続されたワード線を駆動する回路の構成と、が同一であることを特徴とする請求項2〜7のいずれか一項に記載の不揮発性半導体記憶装置。 A circuit configuration for driving the second switch;
The nonvolatile semiconductor memory device according to claim 2, wherein a configuration of a circuit for driving a word line connected to the second memory cell column is the same.
ワードゲートと、
前記ワードゲートを介して対向配置された2つのコントロールゲートと、を備えるツインMONOS型トランジスタであることを特徴とする請求項2〜8のいずれか一項に記載の不揮発性半導体記憶装置。 Each of the memory cells constituting the first and second memory cell columns, and the first and second switches,
A word gate,
9. The nonvolatile semiconductor memory device according to claim 2, wherein the nonvolatile semiconductor memory device is a twin MONOS transistor including two control gates arranged to face each other via the word gate.
前記第1及び前記第2のスイッチの前記2つのコントロールゲート直下には不純物拡散領域が形成されていることを特徴とする請求項9に記載の不揮発性半導体記憶装置。 Impurity diffusion regions are not formed immediately below the two control gates of the memory cells constituting the first and second memory cell columns,
10. The nonvolatile semiconductor memory device according to claim 9, wherein an impurity diffusion region is formed immediately below the two control gates of the first and second switches.
前記ワードゲートに制御信号が与えられ、前記2つのコントロールゲートには制御信号が与えられないことを特徴とする請求項10に記載の不揮発性半導体記憶装置。 In the first and second switches,
11. The nonvolatile semiconductor memory device according to claim 10, wherein a control signal is supplied to the word gate, and no control signal is supplied to the two control gates.
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