JP2010183405A - Solid-state imaging device and signal processing method thereof - Google Patents
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Abstract
Description
本発明は固体撮像素子及びその信号処理方法に係り、特にデジタル画像信号を出力するカラム毎のADC回路を備えたCMOS(Complementary Metal-Oxide Semiconductor)型撮像素子(以下、CMOSセンサ)等の固体撮像素子及びその信号処理方法に関する。 The present invention relates to a solid-state imaging device and a signal processing method thereof, and in particular, solid-state imaging such as a CMOS (Complementary Metal-Oxide Semiconductor) type imaging device (hereinafter referred to as a CMOS sensor) having an ADC circuit for each column that outputs a digital image signal. The present invention relates to an element and a signal processing method thereof.
従来、CMOSセンサは、画素出力を画素別に分離して出力し、垂直方向に信号を取り出し、水平ライン単位で一度にCDS回路(相関二重サンプリング回路)による処理等を行うことがある。このCDS回路は、垂直信号別(カラム毎)に用意され、画素出力であるアナログ信号に対して差分をとり、その差分に対して最終的な信号読み出し時にアナログ・デジタル変換器(以下、ADC回路)を用いてデジタル信号に変換する構成であるものが多い。 Conventionally, a CMOS sensor sometimes outputs pixel signals separately for each pixel, takes out signals in the vertical direction, and performs processing by a CDS circuit (correlated double sampling circuit) at a time in units of horizontal lines. This CDS circuit is prepared for each vertical signal (each column), takes a difference with respect to an analog signal as a pixel output, and an analog / digital converter (hereinafter referred to as an ADC circuit) at the time of final signal reading with respect to the difference. ) Is often used to convert to a digital signal.
まず、従来のCMOSセンサにおけるADC回路について説明する。 First, an ADC circuit in a conventional CMOS sensor will be described.
図8は、上記のCMOSセンサの一例の構成図を示す。同図において、画素1は二次元マトリクス状に複数個配置され、その中の任意の1個の画素が垂直選択回路2と水平選択回路3とを用いて選択される。その選択された一画素から水平ライン毎にCDS回路4に出力された信号は、カラム毎にあるCDS回路4で同じ水平ラインの信号が同時に相関二重サンプリング(CDS)処理される。CDS回路4でCDS処理された信号は、最終的にアンプ(AMP)5を通して画素毎に出力される。
FIG. 8 shows a configuration diagram of an example of the CMOS sensor. In the figure, a plurality of
図9は、一つの画素1の一例の等価回路図を示す。同図に示すように、一つの画素1は、フォトダイオードPD1と3個のMOSトランジスタTr11、Tr12、Tr13とから構成されている。この画素1からの読み出しは、MOSトランジスタTr13のゲートへの入力信号ROWS1をハイ(HIGH)電圧にしてオン(ON)状態にし、フォトダイオードPD1で発生する電圧をMOSトランジスタTr12のソースフォロワとMOSトランジスタTr13をそれぞれ通して端子Soutへ出力電圧Vsoutとして出力する。この出力電圧Vsoutが図8のCDS回路4に信号として入力される。
FIG. 9 shows an equivalent circuit diagram of an example of one
次に、ハイ電圧のリセット信号PDRST1をMOSトランジスタTr11のゲートに印加してMOSトランジスタTr11をオン状態にすることで、フォトダイオードPD1のカソードにMOSトランジスタTr11のドレイン、ソースを介して電源電圧Vddを印加してフォトダイオードPD1をリセットする。続いて、前記と同様にMOSトランジスタTr13をオン状態にして選択状態とし、MOSトランジスタTr12のソースフォロワとMOSトランジスタTr13をそれぞれ通して端子Soutへリセット後の電圧Vroutを出力する。 Next, a high voltage reset signal PDRST1 is applied to the gate of the MOS transistor Tr11 to turn on the MOS transistor Tr11, whereby the power supply voltage Vdd is applied to the cathode of the photodiode PD1 via the drain and source of the MOS transistor Tr11. This is applied to reset the photodiode PD1. Subsequently, as described above, the MOS transistor Tr13 is turned on to be in the selected state, and the reset voltage Vrout is output to the terminal Sout through the source follower of the MOS transistor Tr12 and the MOS transistor Tr13.
ここで、光を電圧に変換した後の上記の出力電圧Vsoutは、次式で表される。 Here, the output voltage Vsout after the light is converted into a voltage is expressed by the following equation.
Vsout=Vpd1−Vth12−Von13 (1)
Vpd1:PD1で変換された光信号電圧
Vth12:MOSトランジスタTr12の閾値電圧Vth
Von13:MOSトランジスタTr13のオン電圧
また、フォトダイオードPD1のリセット後の出力電圧Vroutは、次式で表される。
Vsout = Vpd1-Vth12-Von13 (1)
Vpd1: Optical signal voltage converted by PD1
Vth12: threshold voltage Vth of the MOS transistor Tr12
Von13: ON voltage of the MOS transistor Tr13 The output voltage Vrout after the reset of the photodiode PD1 is expressed by the following equation.
Vrout=Vdd−Vth11−Vth12−Von13 (2)
Vdd:電源電圧
Vth11:MOSトランジスタTr11の閾値電圧Vth
Vth12:MOSトランジスタTr12の閾値電圧Vth
Von13:MOSトランジスタTr13のオン電圧
ここで、CMOSセンサが、HD(High Definition)クラスの多画素の場合、ADC回路を1個設けた構成では、画素からの出力電圧を高速に変換する必要があり、出力デジタル信号のビット数が多い場合は高速に変換することが難しくなる。例えば、水平方向1920画素、垂直方向1080画素を1秒間に60枚読み出しを行う場合、ADC回路を1個設けた構成では、124.4MHzの変換スピードが最低でも必要になる。
Vrout = Vdd−Vth11−Vth12−Von13 (2)
Vdd: power supply voltage
Vth11: threshold voltage Vth of the MOS transistor Tr11
Vth12: threshold voltage Vth of the MOS transistor Tr12
Von13: On-voltage of MOS transistor Tr13 Here, when the CMOS sensor is a multi-pixel of HD (High Definition) class, it is necessary to convert the output voltage from the pixel at high speed in the configuration in which one ADC circuit is provided. When the number of bits of the output digital signal is large, it is difficult to convert at high speed. For example, when 60 sheets of 1920 pixels in the horizontal direction and 1080 pixels in the vertical direction are read out per second, the conversion speed of 124.4 MHz is required at the minimum in the configuration in which one ADC circuit is provided.
そこで、ADC回路の数を増やす事により変換スピードを下げる方法が考えられる。その場合、カラム毎にADC回路を配置することで実現できる。従って、従来は上記のCDS回路4の後にカラム毎のADC回路を追加する場合が一般的となっている(例えば、特許文献1参照)。また、このADC回路にカラム毎のCDSの機能を含めている場合がある(例えば、非特許文献1、特許文献2参照)。ただし、この場合は回路構成が複雑になる。
Therefore, a method of reducing the conversion speed by increasing the number of ADC circuits can be considered. In that case, it can be realized by arranging an ADC circuit for each column. Therefore, conventionally, an ADC circuit for each column is generally added after the CDS circuit 4 (see, for example, Patent Document 1). In some cases, the ADC circuit includes a CDS function for each column (see, for example, Non-Patent
しかし、カラム毎にADC回路を配置する場合でも、通常は入力信号を数μs〜数10μsで変換すればよいので上記のADC回路を1個設けた場合の10ns程度の高速変換と比べると格段に遅いスピードであるが、AD変換を行う時間には限界がある。一般的な高速ADC回路を用いればこの変換時間で充分であるが、カラム毎にこのような高速ADC回路を配置する事は面積上、特に画素ピッチが狭い場合難しく、しかもカラム数だけADC回路が必要であるので消費電力も非常に大きくなり、実現が不可能となる。 However, even when an ADC circuit is arranged for each column, it is usually sufficient to convert the input signal in several μs to several tens of μs, so that it is markedly higher than the high-speed conversion of about 10 ns when one ADC circuit is provided. Although the speed is slow, there is a limit to the time for AD conversion. If a general high-speed ADC circuit is used, this conversion time is sufficient. However, it is difficult to arrange such a high-speed ADC circuit for each column in terms of area, especially when the pixel pitch is narrow, and more ADC circuits are required for the number of columns. Since it is necessary, the power consumption becomes very large and cannot be realized.
そこで、図10に基本構成を示すような、画素信号をパルス幅変調(PWM)波に変換し、その時間をカウントすることでデジタル値を得るカラム毎のADC回路が知られている。この構成のカラム毎のADC回路は回路構成が簡単で、レイアウト上も画素ピッチが狭いところに用いることできる可能性が高く、また消費電力も少なくできる。 Therefore, an ADC circuit for each column that obtains a digital value by converting a pixel signal into a pulse width modulation (PWM) wave and counting the time is known, as shown in FIG. The ADC circuit for each column having this configuration has a simple circuit configuration, and is highly likely to be used in a place where the pixel pitch is narrow in terms of layout, and power consumption can be reduced.
図10は、カラム毎のADC回路の一例の基本構成図を示す。図10に示すように、カラム毎のADC回路は、垂直信号線6に接続されたコンパレータ7と、コンパレータ7の出力端子がイネーブル端子ENに接続され、クロック端子に入力されるクロックCLKをイネーブル状態のときのみカウントするnビットカウンタ8とを有する。
FIG. 10 shows a basic configuration diagram of an example of an ADC circuit for each column. As shown in FIG. 10, the ADC circuit for each column has a
このカラム毎のADC回路の動作について、図11に示すタイミングチャートと共に説明する。図9に示した構成の画素1のMOSトランジスタTr13から光を変換した電圧aが垂直信号線6へ出力される。コンパレータ7は、負側入力端子に垂直信号線6へ出力された図11(A)に示す電圧aが入力され、正側入力端子に図11(A)にbで示すランプ波形の比較電圧bが入力され、これらの入力電圧a及びbを大小比較し、その比較結果に応じた信号を出力する。
The operation of the ADC circuit for each column will be described with reference to the timing chart shown in FIG. A voltage a obtained by converting light is output to the
コンパレータ7の出力信号は、図11(B)に示すように、画素1からの電圧aが比較電圧bより小レベルのときにはハイレベル、電圧aが比較電圧b以上のレベルのときはローレベルの、パルス幅変調(PWM)された波形である。このコンパレータ7の出力信号のパルス幅は、比較電圧bが一定周期であるので、画素1からの電圧aのレベルによって変化することになる。コンパレータ7から出力された上記のPWMされた波形の信号は、nビットカウンタ8のイネーブル端子ENに供給される。
As shown in FIG. 11B, the output signal of the
nビットカウンタ8は、コンパレータ7の出力信号がハイレベルの期間イネーブル状態となり、そのイネーブル状態の期間、図11(C)に示すクロックCLKのカウント動作を行い、同図(D)に模式的に示すnビットデジタル信号を出力する。nビットカウンタ8の入力イネーブル信号がハイレベルからローレベルになったときのカウンタ値が、画素1からの電圧aをAD変換したデジタル出力となる。これが基本的なカラム毎のADC回路の動作である。
The n-
また、少ないクロック数で低消費電力化を目的とするカラム毎のADC回路を備えた固体撮像素子も従来知られている(例えば、特許文献3参照)。この特許文献3記載の固体撮像素子におけるカラム毎のADC回路は、コンパレータにより画素信号と大きなステップの階段波とを比較してその比較出力が反転する時の階段波のステップ数に対応した第1のカウント値を第1のラッチ回路に保持し、その後コンパレータにより画素信号と小さなステップの階段波とを比較してその比較出力が反転する時の階段波のステップ数に対応した第2のカウント値を第2のラッチ回路に保持する。そして、このカラム毎のADC回路では、上記の第1及び第2のラッチ回路に保持した第1及び第2のカウント値をそれぞれ上位ビットと下位ビットとするデジタル信号を出力する。
In addition, a solid-state imaging device including an ADC circuit for each column for the purpose of reducing power consumption with a small number of clocks is also known (see, for example, Patent Document 3). The ADC circuit for each column in the solid-state imaging device described in
しかしながら、図10に示したカラム毎のADC回路を備えた固体撮像素子では、以下のような課題がある。 However, the solid-state imaging device having the ADC circuit for each column shown in FIG. 10 has the following problems.
(1)従来の固体撮像素子のカラム毎のADC回路において、画素からの信号をPWMし、そのPWM信号のパルス幅に応じたクロック数をカウントしてデジタル信号に変換するADC時間は、固体撮像素子の同一ラインの画素数すべてについて一定期間内で終了する必要がある。このため、固体撮像素子の画素数が多くなるほど、ADC回路での一画素当たりのADC時間を短くする必要があるため、nビットカウンタ8がカウントするクロック周波数を高くする必要がある。しかし、チップの面積、消費電力、精度の問題からクロック周波数を高くすることが難しい場合がある。クロック周波数は200MHz辺りが限界となる可能性があり、今後フレームレートを増加させて、高速読み出しを行う場合に問題となる。
(1) In an ADC circuit for each column of a conventional solid-state imaging device, ADC time for PWM of a signal from a pixel, counting the number of clocks corresponding to the pulse width of the PWM signal, and converting it into a digital signal is solid-state imaging. It is necessary to finish within a certain period for all the number of pixels on the same line of the element. For this reason, as the number of pixels of the solid-state imaging device increases, it is necessary to shorten the ADC time per pixel in the ADC circuit. Therefore, it is necessary to increase the clock frequency counted by the n-
(2)従来の固体撮像素子は、カラム毎のADC回路から出力するデジタル信号のビット数を増やす場合、1ビット増やすにはnビットカウンタ8のクロック周波数を2倍にする必要がある。しかし、上記と同様な理由からクロック周波数を高くすることが難しいことがあり、それによりデジタル信号のビット数を増やす事が難しい場合がある。
(2) In the conventional solid-state imaging device, when increasing the number of bits of the digital signal output from the ADC circuit for each column, it is necessary to double the clock frequency of the n-
また、特許文献3記載の従来の固体撮像素子では、デジタル信号の上位ビットを得るためにコンパレータにより画素信号と比較する大きなステップの階段波(ランプ波形に相当する第1の比較基準電圧)と、デジタル信号の下位ビットを得るためにコンパレータにより画素信号と比較する小さなステップの階段波(ランプ波形に相当する第2の比較基準電圧)の計2種類のステップ状の比較基準電圧を作らなければならない。この従来の固体撮像素子において、ADCの精度は上記の2種類の比較基準電圧のステップを正しく作ることで決まり、特に下位ビットのための第2の比較基準電圧は精度良く作る必要がある。また、カラム毎のばらつきは、比較基準電圧を保持する容量比で決まる。
Further, in the conventional solid-state imaging device described in
本発明は以上の点に鑑みなされたもので、コンパレータにより画素信号と1種類の比較基準信号とを比較して得た信号を、出力デジタル信号のビット数よりも少ないビット数のカウンタを用いてカウントすることで、カウンタに用いるクロックを低い周波数のクロックを使用でき、それにより消費電力の低減と実動作の精度向上を実現できるカラム毎のADC回路を備えた固体撮像素子及びその信号処理方法を提供することを目的とする。 The present invention has been made in view of the above points, and a signal obtained by comparing a pixel signal with one type of comparison reference signal by a comparator is used with a counter having a bit number smaller than the bit number of the output digital signal. A solid-state imaging device having an ADC circuit for each column and a signal processing method thereof capable of using a low-frequency clock as a clock for the counter by counting, thereby reducing power consumption and improving the accuracy of actual operation The purpose is to provide.
上記の目的を達成するため、第1の発明の固体撮像素子は、各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の複数の画素のうち、列方向に配列された画素からの信号を増幅する増幅手段と、増幅手段から出力される画素信号レベルに、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生手段と、ランプ波形中の画素信号の飽和信号レベル範囲内をk個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号と、ランプ波形とをそれぞれ別々にレベル比較する複数のレベル比較手段と、複数のレベル比較手段から出力される複数の比較結果に基づいて、ランプ波形中の増幅手段から出力される画素信号の信号レベルが複数の信号範囲のうちのどの信号範囲に属するかを示す値のMビット(ただし、2M=k)を出力すると共に、複数の比較基準信号のうち、属するとした信号範囲を定める一つの比較基準信号を選択するデータ処理・選択手段と、複数のレベル比較手段のうち、選択された一つの比較基準信号とランプ波形とを比較する一つのレベル比較手段から出力されるパルスのパルス幅の期間、クロックをカウントしてNビットのカウント値を出力するカウンタ手段とを備え、Mビットを上位ビットとし、カウンタ手段によるカウント終了時点のNビットのカウント値を下位ビットとするデジタル信号を列方向に配列された画素からの信号のAD変換信号として出力することを特徴とする。 In order to achieve the above object, the solid-state imaging device of the first invention is arranged in the column direction among a plurality of pixels of the solid-state imaging device in which a plurality of pixels each provided with photoelectric conversion means are regularly arranged. Amplifying means for amplifying a signal from the pixel, a ramp waveform generating means for generating a ramp waveform obtained by adding a signal having a constant slope to the pixel signal level output from the amplifying means, and a saturation signal level of the pixel signal in the ramp waveform Output from a plurality of level comparison means for dividing the range into k signal ranges, a plurality of comparison reference signals having different levels from each other, a plurality of level comparison means for separately comparing the ramp waveforms, and a plurality of level comparison means M bits of a value indicating which signal range of the plurality of signal ranges the signal level of the pixel signal output from the amplification means in the ramp waveform belongs to based on the plurality of comparison results However, it outputs the 2 M = k), among the plurality of comparison reference signal, and a data processing and selecting means for selecting one of the comparison reference signal defining a belonging and signal range, among the plurality of level comparison means, Counter means for counting a clock and outputting an N-bit count value during a pulse width period of a pulse output from one level comparison means for comparing one selected comparison reference signal with a ramp waveform; A digital signal having M bits as upper bits and an N-bit count value at the end of counting by the counter means as lower bits is output as an AD conversion signal of signals from pixels arranged in the column direction.
また、上記の目的を達成するため、第2の発明の固体撮像素子は、各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の複数の画素のうち、列方向に配列された画素からの信号を増幅する増幅手段と、増幅手段から出力される画素からの信号に、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生手段と、ランプ波形中の画素信号の飽和信号レベル範囲内をk個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号を切り替えて順次に出力する比較基準信号発生手段と、ランプ波形発生手段により一定傾斜の信号を加算する前の増幅手段から出力される画素信号と、比較基準信号発生手段から出力される複数の比較基準信号との第1のレベル比較を行った後、一定傾斜の信号を加算して得たランプ波形と比較基準信号発生手段から選択出力された一の比較基準信号との第2のレベル比較を行うレベル比較手段と、レベル比較手段の第1のレベル比較により得られた複数の比較結果の論理値に基づいて、一定傾斜の信号を加算する前の増幅手段から出力される画素からの信号のレベルが複数の信号範囲のうちのどの信号範囲に属するかを示す値のMビット(ただし、2M=k)を出力すると共に、複数の比較基準信号のうち、属するとした信号範囲を定める一つの比較基準信号を選択して、第2のレベル比較をレベル比較手段により行わせるデータ処理・選択手段と、レベル比較手段による第2のレベル比較により出力されるパルスのパルス幅の期間、クロックをカウントしてNビットのカウント値を出力するカウンタ手段とを備え、Mビットを上位ビットとし、カウンタ手段によるカウント終了時点のNビットのカウント値を下位ビットとするデジタル信号を列方向に配列された画素からの信号のAD変換信号として出力することを特徴とする。 In order to achieve the above object, the solid-state imaging device according to the second invention is arranged in the column direction among a plurality of pixels of the solid-state imaging device in which a plurality of pixels each having a photoelectric conversion means are regularly arranged. Amplifying means for amplifying a signal from the pixel, a ramp waveform generating means for generating a ramp waveform obtained by adding a signal having a constant slope to a signal from the pixel output from the amplifying means, and a pixel signal in the ramp waveform In order to divide the saturation signal level range into k signal ranges, a plurality of comparison reference signals having different levels are switched and sequentially output, and a ramp waveform generating unit generates a signal having a constant slope. After the first level comparison is performed between the pixel signal output from the amplifying unit before addition and the plurality of comparison reference signals output from the comparison reference signal generating unit, signals obtained by adding a constant slope are obtained. Level comparison means for performing a second level comparison between the ramp waveform and one comparison reference signal selected and output from the comparison reference signal generation means, and a plurality of comparison results obtained by the first level comparison of the level comparison means. Based on the logical value, M bits of a value indicating to which signal range the signal level from the pixel output from the amplifying means before adding the signal having a constant slope belongs to the signal range (however, 2 M = k), and one of the plurality of comparison reference signals to select one comparison reference signal that defines the signal range to which the signal belongs, and to perform the second level comparison by the level comparison means. A selection unit; and a counter unit that counts a clock and outputs an N-bit count value during a pulse width period of a pulse output by the second level comparison by the level comparison unit. A digital signal having M bits as upper bits and an N-bit count value at the end of counting by the counter means as lower bits is output as an AD conversion signal of signals from pixels arranged in the column direction. .
ここで、上記のランプ波形発生手段は、増幅手段の出力端子とレベル比較手段の信号入力端子との間に接続されたコンデンサと、定電流源と、定電流源とレベル比較手段の信号入力端子との間に接続された第1のスイッチと、コンデンサに並列に接続された第2のスイッチと、第1及び第2のスイッチのうち第2のスイッチのみをオンとしてコンデンサの電荷を放電した後、第1のスイッチのみをオンとして定電流源からの定電流を所定期間第1のスイッチを通してコンデンサに供給して充電する制御手段とを有することを特徴とする。 Here, the ramp waveform generating means includes a capacitor connected between the output terminal of the amplifying means and the signal input terminal of the level comparing means, a constant current source, and a signal input terminal of the constant current source and the level comparing means. A first switch connected between the second switch, a second switch connected in parallel to the capacitor, and only the second switch of the first and second switches is turned on to discharge the capacitor charge. And control means for turning on only the first switch and supplying a constant current from the constant current source to the capacitor through the first switch for a predetermined period of time.
また、上記の目的を達成するため、第4の発明の固体撮像素子の信号処理方法は、各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の複数の画素のうち、列方向に配列された画素からの信号を増幅する増幅ステップと、増幅ステップで増幅された画素からの信号に、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生ステップと、ランプ波形中の画素信号の飽和信号レベル範囲内をk個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号と、ランプ波形とをそれぞれ別々にレベル比較するレベル比較ステップと、レベル比較ステップにより得られる複数の比較結果に基づいて、ランプ波形中の増幅ステップで増幅された画素からの信号のレベルが複数の信号範囲のうちのどの信号範囲に属するかを示す値のMビット(ただし、2M=k)を出力すると共に、複数の比較基準信号のうち、属するとした信号範囲を定める一つの比較基準信号を選択するデータ処理・選択ステップと、選択された一つの比較基準信号とランプ波形とのレベル比較の結果であるパルスのパルス幅の期間、クロックをカウントしてNビットのカウント値を出力するカウンタステップとを含み、Mビットを上位ビットとし、カウンタステップによるカウント終了時点のNビットのカウント値を下位ビットとするデジタル信号を列方向に配列された画素からの信号のAD変換信号として出力することを特徴とする。 In order to achieve the above object, a signal processing method for a solid-state imaging device according to a fourth aspect of the present invention includes a plurality of pixels of a solid-state imaging device in which a plurality of pixels each provided with photoelectric conversion means are regularly arranged. An amplification step for amplifying signals from pixels arranged in the column direction, a ramp waveform generation step for generating a ramp waveform by adding a signal having a constant slope to the signals from the pixels amplified in the amplification step, Level comparison step and level comparison step for separately comparing a plurality of comparison reference signals having different levels with each other and a ramp waveform for dividing the saturation signal level range of the pixel signal into k signal ranges. The signal level from the pixel amplified in the amplification step in the ramp waveform based on the plurality of comparison results obtained by the signal range of the plurality of signal ranges M-bit value indicating belongs (although, 2 M = k) outputs the among the plurality of comparison reference signal, and a data processing and selecting step of selecting one of the comparison reference signal defining a belonging and the signal range A counter step for counting the clock and outputting an N-bit count value for a period of a pulse width of a pulse which is a result of level comparison between the selected comparison reference signal and the ramp waveform, A digital signal having a bit and an N-bit count value at the end of counting by the counter step as a lower bit is output as an AD conversion signal of a signal from pixels arranged in the column direction.
また、上記の目的を達成するため、第5の発明の固体撮像素子の信号処理方法は、各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の複数の画素のうち、列方向に配列された画素からの信号を増幅する増幅ステップと、増幅ステップで増幅された画素からの信号に、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生ステップと、ランプ波形中の画素信号の飽和信号レベル範囲内をk個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号を切り替えて順次に出力する比較基準信号発生ステップと、ランプ波形発生ステップにより一定傾斜の信号を加算する前の増幅ステップで増幅された画素からの信号と複数の比較基準信号との第1のレベル比較を行った後、一定傾斜の信号を加算して得たランプ波形と複数の比較基準信号から選択された一の比較基準信号との第2のレベル比較を行うレベル比較ステップと、第1のレベル比較により得られた複数の比較結果の論理値に基づいて、一定傾斜の信号を加算する前の増幅ステップで増幅された画素からの信号のレベルが複数の信号範囲のうちのどの信号範囲に属するかを示す値のMビット(ただし、2M=k)を出力すると共に、複数の比較基準信号のうち、属するとした信号範囲を定める一つの比較基準信号を選択して、第2のレベル比較をレベル比較ステップにて行わせるデータ処理・選択ステップと、レベル比較ステップによる第2のレベル比較により出力されるパルスのパルス幅の期間、クロックをカウントしてNビットのカウント値を出力するカウンタステップとを含み、Mビットを上位ビットとし、カウンタステップによるカウント終了時点のNビットのカウント値を下位ビットとするデジタル信号を列方向に配列された画素からの信号のAD変換信号として出力することを特徴とする。 In order to achieve the above object, a signal processing method for a solid-state imaging device according to a fifth aspect of the present invention includes a plurality of pixels of a solid-state imaging device in which a plurality of pixels each having a photoelectric conversion means are regularly arranged. An amplification step for amplifying signals from pixels arranged in the column direction, a ramp waveform generation step for generating a ramp waveform by adding a signal having a constant slope to the signals from the pixels amplified in the amplification step, A comparison reference signal generation step for switching a plurality of comparison reference signals having different levels and sequentially outputting them in order to divide the saturation signal level range of the pixel signal into k signal ranges and a ramp waveform generation step. After performing a first level comparison between the signal from the pixel amplified in the amplification step before adding the slope signal and a plurality of comparison reference signals, the signal having a constant slope is added. A level comparison step for performing a second level comparison between the obtained ramp waveform and one comparison reference signal selected from the plurality of comparison reference signals, and logical values of the plurality of comparison results obtained by the first level comparison. On the basis of this, M bits of a value indicating to which signal range the signal level from the pixel amplified in the amplification step before adding the signal with a constant slope belongs (where 2 M = k) and a data processing / selection step of selecting one comparison reference signal defining a signal range to which the signal belongs, from among a plurality of comparison reference signals, and performing a second level comparison in the level comparison step And a counter step for counting the clock and outputting an N-bit count value during the pulse width period of the pulse output by the second level comparison by the level comparison step. The digital signal having the M bit as the upper bit and the N-bit count value at the end of counting by the counter step as the lower bit is output as an AD conversion signal of the signal from the pixels arranged in the column direction. To do.
本発明によれば、列方向に配列された各画素からの信号をAD変換した所定ビット数のデジタル信号を出力する際に、上記所定ビット数よりも少ないビット数のカウンタを用いて所定ビット数のデジタル信号を生成することができるため、従来に比べてカウンタでカウントするクロックの周波数を従来よりも下げることができ、それにより消費電力の低減と実動作の精度向上を実現できる。 According to the present invention, when a digital signal having a predetermined number of bits obtained by AD-converting a signal from each pixel arranged in the column direction is used, a predetermined number of bits is obtained using a counter having a number of bits smaller than the predetermined number of bits. Therefore, the frequency of the clock counted by the counter can be lowered as compared with the conventional case, thereby reducing the power consumption and improving the accuracy of the actual operation.
次に、本発明の実施の形態について図面と共に詳細に説明する。 Next, embodiments of the present invention will be described in detail with reference to the drawings.
(第1の実施の形態)
図1は、本発明になる固体撮像素子の第1の実施の形態の要部の構成図を示す。図1において、本実施の形態の固体撮像素子10は、図8と同様に二次元マトリクス状に配置された複数個の画素のうち、画素1等の垂直方向に配列された複数個の画素が共通に接続された1本の垂直信号線11が非反転入力端子に接続されたオペアンプ12と、定電流源13と、4個のコンパレータ14〜17と、コンパレータ14〜17の各出力信号を入力として受け、これら4つの入力信号をラッチしてデコードし、そのデコード結果に基づいて4つのうちの一の入力信号を選択するデータ処理・選択回路18と、nビットカウンタ19とから大略構成されたカラム毎のADC回路を有している。
(First embodiment)
FIG. 1 is a configuration diagram of a main part of a first embodiment of a solid-state imaging device according to the present invention. In FIG. 1, the solid-
また、オペアンプ12は、その出力端子と反転入力端子との間に抵抗R1と抵抗R2とからなる回路が帰還接続されており、非反転増幅器を構成している。抵抗R1の一端には基準電圧Vrefが印加される。オペアンプ12の出力端子は、コンデンサC1とスイッチS2を並列に介してコンパレータ14〜17の各負側入力端子にそれぞれ共通接続されている。定電流源13は一端が電源電圧VDDの電源端子に接続され、他端がスイッチS1を介してコンパレータ14〜17の各負側入力端子にそれぞれ共通接続されている。コンパレータ14、15、16及び17は、その正側入力端子にそれぞれ互いに異なる比較基準電圧V1、V2、V3及びV4が印加される。nビットカウンタ19は、イネーブル端子ENにデータ処理・選択回路18からハイレベルのイネーブル信号が入力される期間、クロック信号CLKをカウントする。
Further, the operational amplifier 12 is configured such that a circuit composed of a resistor R1 and a resistor R2 is feedback-connected between the output terminal and the inverting input terminal, thereby forming a non-inverting amplifier. A reference voltage Vref is applied to one end of the resistor R1. The output terminal of the operational amplifier 12 is commonly connected to the negative input terminals of the
本実施の形態の固体撮像素子10は、図1に示した回路が、同一ラインの水平方向に配列された画素数分だけ設けられている。
In the solid-
次に、図1に示す本実施の形態の固体撮像素子10の動作について説明する。図示しない垂直選択回路及び水平選択回路により選択された一つの画素1から、入射光の強度に応じたレベルの信号が読み出されてオペアンプ12と抵抗R1及びR2とからなる非反転増幅器により、例えば4倍程度に非反転増幅される。これにより、画素1から読み出された信号の飽和信号レベルが200mVであれば、上記の非反転増幅器の出力信号レベルは飽和時800mVとなる。ここで、上記の非反転増幅器を構成するオペアンプ12の出力信号をVopとすると、この信号Vopは次式で表される。
Next, the operation of the solid-
Vop=Vi×(R1+R2)/R1−(R2/R1)×Vref (3)
ただし、(3)式中、Viは画素からの出力信号、R1、R2は抵抗R1、R2の抵抗値、Vrefは、抵抗R1の一端に印加される基準電圧である
コンパレータ14〜17は、その負側入力端子に上記のオペアンプ12の出力信号Vopと、定電流源13からの定電流I1と、コンデンサC1と、スイッチS1及びS2とにより生成されるランプ波形が入力される。具体的には、オペアンプ12の出力信号Vopが画素からの信号を増幅して確定した時刻をt1とすると、まず、その時刻t1でスイッチS2をオン状態としてコンデンサC1の電荷を放電する。これにより、コンデンサC1の電荷Q1は次式で表される。
Vop = Vi * (R1 + R2) / R1- (R2 / R1) * Vref (3)
In Equation (3), Vi is an output signal from the pixel, R1 and R2 are resistance values of the resistors R1 and R2, and Vref is a reference voltage applied to one end of the resistor R1. A ramp waveform generated by the output signal Vop of the operational amplifier 12, the constant current I1 from the constant
Q1=C1×0=0 (4)
ただし、(4)式中、C1はコンデンサC1の容量値を示す(以下、数式中のC1はコンデンサC1の容量値を示す。)。
Q1 = C1 × 0 = 0 (4)
However, in Formula (4), C1 shows the capacitance value of the capacitor C1 (hereinafter, C1 in the formula shows the capacitance value of the capacitor C1).
次に、時刻t2でスイッチS2をオフ状態にして、同時にスイッチS1をオン状態としてコンデンサC1に定電流源13から電流I1を流し込む。すると、コンパレータ14〜17の正側入力端子には、次式で表される電圧Vpが印加される。
Next, at time t2, the switch S2 is turned off, and at the same time, the switch S1 is turned on so that the current I1 flows from the constant
Vp=Vop+I1×T/C1 (5)
ただし、(5)式中、Tは充電時間を示す。(5)式は、電圧Vpが時間の経過と共にレベルが増加するランプ波形であることを示す。図2(B)に示す太実線のVpは、このランプ波形を示す。
Vp = Vop + I1 × T / C1 (5)
However, in the formula (5), T represents a charging time. Equation (5) indicates that the voltage Vp has a ramp waveform whose level increases with time. A thick solid line Vp shown in FIG. 2B indicates this ramp waveform.
充電時間Tは、時刻t2からスイッチS1をオフにする時刻t3までの時間である。この時刻t3のタイミングで、図2(B)に太実線で示すように、Vpはランプ波形の一番高い電圧となる。つまり、本実施形態の固体撮像素子10では、画素1からの信号Vopを基準にして、それにI1×T/C1のランプ波形を足し合わせた電圧Vpがコンパレータ14〜17の負側入力端子に印加されるため、従来と違い、ランプ波形が画素1からの信号Viのレベルにより変わることになる。
The charging time T is the time from time t2 to time t3 when the switch S1 is turned off. At the timing of this time t3, Vp becomes the highest voltage of the ramp waveform as shown by a thick solid line in FIG. That is, in the solid-
コンパレータ14、15、16、17は、それぞれ図2(B)にV1、V2、V3、V4で示す互いに異なる直流の比較基準電圧が正側入力端子に印加されており、この比較基準電圧と負側入力端子に供給される上記のランプ波形の電圧Vpとを大小比較して、図2(C)、(D)、(E)、(F)に示す信号を出力する。ここで、比較基準電圧V1、V2、V3、V4は、画素からの飽和信号電圧を4等分して図2(B)に示すように割り当てた電圧である。
The
これにより、時刻t2の時点における電圧Vp(このときは、ランプ波形成分がまだ0であるので、画素信号電圧Vopのみと考えてよい)が、図2(B)に示す比較基準電圧V1とV2との間の信号範囲(1)、比較基準電圧V2とV3との間の信号範囲(2)、比較基準電圧V3とV4との間の信号範囲(3)、比較基準電圧V4と飽和信号レベルとの間の信号範囲(4)のいずれに属するかにより、画素信号をAD変換したデジタル信号の上位2ビットを決めることができる。その結果、コンパレータ14〜17の各出力信号期間はすべてのランプ波形の1/4以内となり、短時間でコンパレートできることになる。
As a result, the voltage Vp at the time t2 (in this case, since the ramp waveform component is still 0, it may be considered that only the pixel signal voltage Vop) is compared with the comparison reference voltages V1 and V2 shown in FIG. Signal range between (1), signal range between comparison reference voltages V2 and V3 (2), signal range between comparison reference voltages V3 and V4 (3), comparison reference voltage V4 and saturation signal level The upper 2 bits of the digital signal obtained by AD-converting the pixel signal can be determined according to which of the signal range (4) between the pixel signal and the pixel signal. As a result, the output signal periods of the
ここで、図2(C)、(D)、(E)、(F)に実線で示す信号は、図2(B)に太実線で示すランプ波形の電圧Vpがコンパレータ14、15、16、17の各負側入力端子に印加された場合のコンパレータ14、15、16、17の出力信号波形である。
Here, the signals indicated by the solid lines in FIGS. 2C, 2D, 2E, and 2F indicate that the voltage Vp of the ramp waveform indicated by the thick solid line in FIG. 17 shows output signal waveforms of
なお、前述したように、ランプ波形の電圧Vpは画素1からの信号によりその直流分が変化し、例えば図2(B)にIで示す傾斜部を有するランプ波形の場合はコンパレータ14の出力信号が図2(C)に点線で示すように変化する。同様に、電圧Vpが図2(B)にIIで示す傾斜部を有するランプ波形の場合はコンパレータ15の出力信号が図2(D)に点線で示す波形となり、電圧Vpが図2(B)にIIIで示す傾斜部を有するランプ波形の場合はコンパレータ17の出力信号が図2(F)に点線で示す波形となる。このように、コンパレータ14、15、16、17の各出力信号の論理値は、画素1からの信号により図2(A)に示す表のように変化する。
As described above, the DC voltage of the ramp waveform voltage Vp varies depending on the signal from the
データ処理・選択回路18は、コンパレータ14、15、16、17の各出力信号を入力信号として受け、それらの時刻t2の時点における各論理値に応じて図2(A)に示す表のように上位2ビットを出力すると共に、4つのコンパレータ14〜17から入力された信号の中からnビットカウンタ19へ出力する一つの信号を選択する。ここで、図2(B)に太実線で示すランプ波形の電圧Vpがコンパレータ14〜17の各負側入力端子に印加された場合のコンパレータ14、15、16、17の時刻t2の時点における出力信号の論理値は、図2(C)、(D)、(E)、(F)に示すように、「1」、「1」、「1」、「0」であるから、データ処理・選択回路18は、図2(A)に示す表に従い、出力デジタル信号の上位2ビットX1、X2として「10」を出力する。
The data processing /
なお、データ処理・選択回路18は、ランプ波形の電圧Vpが図2(B)にIで示す傾斜部を有する画素信号レベルが小さなときのランプ波形の場合はコンパレータ14〜17の時刻t2の時点における出力信号はコンパレータ14の出力信号のみハイレベルであるから、図2(A)に示す表に従い、出力デジタル信号の上位2ビットX1、X2として「00」を出力する。同様に、ランプ波形の電圧Vpが図2(B)にIIで示す傾斜部を有する画素信号レベルが比較的小さなときのランプ波形の場合、IIIで示す傾斜部を有する画素信号レベルが大きなときのランプ波形の場合は、コンパレータ14〜17の時刻t2の時点における出力信号の論理値に基づき、図2(A)に示す表に従い、出力デジタル信号の上位2ビットX1、X2として「01」、「11」を出力する。このように、データ処理・選択回路18は、画素信号レベルに応じた出力デジタル信号の上位2ビットX1及びX2を出力する。
Note that the data processing /
更に、データ処理・選択回路18は、コンパレータ14〜17から供給される4つの入力信号のうち、時刻t2の時点でローレベルの信号を出力するコンパレータの比較基準電圧よりも一つレベルが高い比較基準電圧との比較を行い、かつ、時刻t2の時点でハイレベルの信号を出力するコンパレータから出力される信号を選択してnビットカウンタ19のイネーブル端子ENに供給する。従って、データ処理・選択回路18は、図2(B)に太実線で示すランプ波形の電圧Vpがコンパレータ14〜17の各負側入力端子に印加された場合は、図2(C)〜(F)に実線で示す信号がコンパレータ14〜17から供給されるので、コンパレータ16から供給された信号を選択してnビットカウンタ19のイネーブル端子ENに供給する。
Further, the data processing /
nビットカウンタ19は、イネーブル端子ENにデータ処理・選択回路18により選択されたハイレベルの信号が供給される期間、図2(G)に模式的に示すクロックCLKをカウントし、同図(H)に模式的に示すnビットのカウンタ値を出力する。このnビットのカウンタ値のうち、nビットカウンタ19がイネーブル状態からイネーブル状態でなくなった時点(入力されたイネーブル信号がハイレベルからローレベルに変化した時点)のカウンタ値を、画素信号をAD変換した出力デジタル信号の下位nビットとして出力する。
The n-bit counter 19 counts the clock CLK schematically shown in FIG. 2G during the period when the high-level signal selected by the data processing /
このように、本実施形態の固体撮像素子10のカラム毎ADC回路によれば、コンパレータ14〜17の負側入力端子に印加される信号電圧Vpが、時刻t2の時点では(5)式の右辺第2項の定電流によるランプ波形成分が0であり、非反転増幅器から出力される画素信号電圧Vopのみである。そこで、本実施の形態では、時刻t2の時点における上記の信号電圧Vp(すなわち、画素信号電圧Vop)が、画素の飽和信号電圧を比較基準電圧V1〜V4(V1>V2>V3>V4)により4等分した、図2(B)に示した4つの信号範囲(1)〜(4)のどの信号範囲に属するかをコンパレータ14〜17の4つの出力信号の論理値の関係から検出し、その検出した信号範囲を、画素信号をAD変換して得たデジタル信号の上位2ビットとして示す。信号範囲(1)〜(4)が示す信号レベルは、(1)<(2)<(3)<(4)であるので、上記の上位2ビットは図2(A)に示した表のように決定される。ここで、この表は上から順に信号範囲(1)、(2)、(3)、(4)である。
Thus, according to the ADC circuit for each column of the solid-
そして、本実施の形態では、画素信号レベルが上記の検出信号範囲のどのレベル位置にあるかを更に検出するために、コンパレータの出力信号のパルス幅の期間を、nビットカウンタ19によりクロックをカウントすることで計測し、その計測値を画素信号をAD変換して得たデジタル信号の下位nビットとして出力する。 In this embodiment, the n-bit counter 19 counts the period of the pulse width of the output signal of the comparator in order to further detect the level position of the pixel signal level in the detection signal range. The measured value is output as the lower n bits of the digital signal obtained by AD converting the pixel signal.
従って、本実施の形態によれば、実際には通常時間の1/4でコンパレートできるので、この1/4の期間を信号出力の1水平走査期間にあたるように、nビットカウンタ19でカウントするクロックの周波数を設定することにより、通常より1/4低いクロック周波数でカウントすることができる。なお、nビットカウンタ19を(n−2)ビットカウンタとして、データ処理・選択回路18からの上位2ビットを含めて全体としてnビットのデジタル信号を出力するようにしてもよい。また、本実施の形態によれば、ステップ波形を必要とせず、基準信号は1種類の基準電圧で構成することができる。
Therefore, according to the present embodiment, the comparator can actually be compared with ¼ of the normal time, so that the ¼ period is counted by the n-
(第2の実施の形態)
次に、本発明の第2の実施の形態について説明する。図3(A)は、本発明になる固体撮像素子の第2の実施の形態の要部の構成図を示す。図3中、図1と同一構成部分には同一符号を付し、その説明を省略する。
(Second Embodiment)
Next, a second embodiment of the present invention will be described. FIG. 3A shows a configuration diagram of a main part of a second embodiment of the solid-state imaging device according to the present invention. 3, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
図3(A)に示すように、本実施の形態の固体撮像素子20は、比較基準電圧発生器21、nビットカウンタ23及びデータ処理・選択回路24を設けると共に、図1では4つあったコンパレータを一つのコンパレータ22のみとした構成のカラム毎のADC回路を有している。本実施の形態の固体撮像素子20は、図3(A)に示した回路が、同一ラインの水平方向に配列された画素数分だけ設けられている。
As shown in FIG. 3A, the solid-
比較基準電圧発生器21は、4値の階段波である比較基準電圧を発生する。この比較基準電圧の4値は、図2に示した比較基準電圧V1、V2、V3、V4の各値に相当する。データ処理・選択回路24は、コンパレータ22の出力信号をデータ処理・選択回路24によりラッチして得た値に基づいて、比較基準電圧発生器21からの4つの比較基準電圧のうちの一つの比較基準電圧を選択し、その選択した比較基準電圧とランプ波形とをコンパレートして得たパルスによりnビットカウンタ23をイネーブル状態とする。
The comparison
本実施の形態の動作について説明する。本実施の形態では、画素からの信号が確定した時点でnビットカウンタ23をカウントさせる前に、つまり、ランプ波形を発生させる前に比較基準電圧発生器21から比較基準電圧を、例えば、V1、V2、V3、V4という順番で一定期間ずつ変化させて出力しコンパレータ22の正側入力端子に供給する。データ処理・選択回路24は、コンパレータ22により切り替え入力される比較基準電圧V1、V2、V3、V4と、負側入力端子に供給されるランプ波形発生前の非反転増幅された画素からの信号との比較結果が得られる毎にその比較結果をラッチする。続いて、データ処理・選択回路24は、ラッチした4つの比較結果を図3(B)に示した表に従ってデコードし、4つの比較基準電圧V1〜V4のうち一つの比較基準電圧を選択し、選択したその比較基準電圧に応じた上位2ビットを出力すると共に、後述する以後のランプ波形発生期間中は比較基準電圧発生器21から選択した上記比較基準電圧を固定的に発生させる。
The operation of this embodiment will be described. In the present embodiment, before the n-
図3(B)に示す表は、図2(A)に示した表と対応しており、コンパレータ22において、比較基準電圧V1との比較結果が「1」で、比較基準電圧V2〜V4との各比較結果がいずれも「0」であるとき、すなわち、画素からの信号レベルがV1とV2との間にあるときには、比較基準電圧をV1に選択することを示している。同様に、図3(B)は、コンパレータ22からの比較基準電圧V1〜V4と画素からの信号との比較結果に基づいて、画素からの信号がV2とV3の間にあるときには、比較基準電圧をV2に選択し、画素からの信号がV3とV4の間にあるときには、比較基準電圧をV3に選択し、画素からの信号がV4と飽和レベルとの間にあるときには、比較基準電圧をV4に選択することを示している。
The table shown in FIG. 3B corresponds to the table shown in FIG. 2A. In the
また、データ処理・選択回路24は、選択した比較基準電圧に対応して図3(B)に示した表に従う、画素信号のAD変換したデジタル信号の上位2ビットを出力する。例えば、比較基準電圧V1に選択したときは、画素からの信号レベルが飽和レベル範囲を4等分した範囲のうち最も小信号レベルを示す範囲(図2(B)に示した範囲(1))であるので、上位2ビットの値は「00」とする。 Further, the data processing / selection circuit 24 outputs the upper 2 bits of the digital signal obtained by performing AD conversion of the pixel signal according to the table shown in FIG. 3B corresponding to the selected comparison reference voltage. For example, when the comparison reference voltage V1 is selected, the range in which the signal level from the pixel shows the smallest signal level in the range obtained by equally dividing the saturation level range into four (the range (1) shown in FIG. 2B). Therefore, the value of the upper 2 bits is set to “00”.
その後、図1の固体撮像素子10と同様に、定電流源13とスイッチS1,S2及びコンデンサC1でランプ波形を生成し、そのランプ波形と先ほど決めた比較基準電圧とから、nビットカウンタ23のイネーブル信号をコンパレータ22で作る。nビットカウンタ23は、このイネーブル信号がハイレベルの期間、クロックCLKをカウントすることで、nビットカウンタ23から画素信号のAD変換デジタル信号の上位2ビットを除く、下位nビットを出力する。下位nビットは、nビットカウンタ23がイネーブル信号がハイレベルからローレベルに変化してカウンタ停止した時点のカウンタ値により確定する。
Thereafter, similarly to the solid-
本実施の形態も、通常時間の1/4でコンパレートできるので、この1/4の期間を信号出力の1水平走査期間にあたるように、nビットカウンタ23でカウントするクロックの周波数を設定することにより、通常より1/4低いクロック周波数でカウントすることができる。
Since the present embodiment can also be compared with 1/4 of the normal time, the frequency of the clock counted by the n-
次に、本発明の第1の実施の形態に対応した実施例1について説明する。 Next, Example 1 corresponding to the first embodiment of the present invention will be described.
図4は、本発明になる固体撮像素子の実施例1の要部の回路図を示す。図4中、図1と同一構成部分には同一符号を付してある。図4において、本実施例の固体撮像素子30は、4つのコンパレータ14〜17を含むカラム毎ADC回路を有する。画素1a、1b等の垂直方向に配置された複数個の画素が垂直信号線11に接続されており、その垂直信号線11の端に、互いのドレイン同士とソース同士とがそれぞれ接続されたPチャネルMOSトランジスタTR41及びNチャネルMOSトランジスタTR42とからなるスイッチと、オペアンプの一部を構成するPチャネルMOSトランジスタTR46のゲートに接続されている。
FIG. 4 shows a circuit diagram of a main part of the first embodiment of the solid-state imaging device according to the present invention. 4, the same components as those in FIG. 1 are denoted by the same reference numerals. In FIG. 4, the solid-
上記スイッチの垂直信号線11とは反対側端子に、NチャネルMOSトランジスタTR43及びTR44からなる定電流源が接続されている。この定電流源は、画素1a、1b等からの信号を読み出すときに、端子SW1Bを介してTR41にローレベル,端子SW1を介してTR42にハイレベルの電圧を印加してそれぞれのトランジスタTR41及びTR42をオン状態として、画素1a、1b等の出力ソースフォロワ回路の負荷とする。
A constant current source composed of N-channel MOS transistors TR43 and TR44 is connected to a terminal opposite to the
PチャネルMOSトランジスタTR45、TR46、及びTR47と、NチャネルMOSトランジスタTR48、TR49、TR50、及びTR51と、PチャネルMOSトランジスタTR52、TR53、TR54、及びTR55と、抵抗R1及びR2とは、図1に示したオペアンプ12と抵抗R1及びR2とからなる非反転増幅器を構成している。 P channel MOS transistors TR45, TR46, and TR47, N channel MOS transistors TR48, TR49, TR50, and TR51, P channel MOS transistors TR52, TR53, TR54, and TR55, and resistors R1 and R2 are shown in FIG. A non-inverting amplifier including the operational amplifier 12 and the resistors R1 and R2 is configured.
また、PチャネルMOSトランジスタTR60及びTR61は、図1に示した定電流源13を構成しており、その定電流源が、互いのドレイン同士とソース同士とがそれぞれ接続されたNチャネルMOSトランジスタTR58及びPチャネルMOSトランジスタTR59とからなる第1のスイッチ(図1のスイッチS1に相当)に接続されている。この第1のスイッチは、4つのコンパレータ14〜17の各負側入力端子に共通接続される一方、互いのドレイン同士とソース同士とがそれぞれ接続されたNチャネルMOSトランジスタTR56及びPチャネルMOSトランジスタTR57とからなる第2のスイッチ(図1のスイッチS2に相当)とコンデンサC1とを並列に介してトランジスタTR51及びTR53と抵抗R2との共通接続点に接続されている。
The P-channel MOS transistors TR60 and TR61 constitute the constant
コンパレータ14〜17の各出力端子は、対応して設けられたD型フリップフロップ31〜34のD入力端子に別々に接続される一方、データセレクタ(D/S)36に共通に接続されている。D型フリップフロップ31〜34の各出力端子は、デコーダ35に接続されている。デコーダ35はデータセレクタ36にセレクト信号を出力する。これらD型フリップフロップ31〜34と、デコーダ35と、データセレクタ36とは、図1のデータ処理・選択回路18を構成しており、データセレクタ36からnビットカウンタ(図示せず)へイネーブル信号を出力する。
The output terminals of the
次に、本実施例1の固体撮像素子30の動作について、図5のタイミングチャートを併せ参照して説明する。まず、画素1a、1b等のリセット出力時に、図5(H)に示すように端子SW1の入力信号が一定期間ハイレベル、同図(I)に示すように端子SW1Bの入力信号が一定期間ローレベルとされ、トランジスタTR41及びTR42をオン状態として、トランジスタTR43及びTR44からなる定電流源を画素1a、1b等の出力ソースフォロワ回路の負荷とする。
Next, the operation of the solid-
その後、所定期間経過後時刻t11で画素1a、1b等から垂直信号線11へ光信号の出力が開始されると同時に、再び図5(H)、(I)に示すように、端子SW1の入力信号がハイレベル、端子SW1Bの入力信号がローレベルとされる一方、図5(J)に示すように端子SW2の入力信号が一定期間ハイレベル、同図(K)に示すように端子SW2Bの入力信号が一定期間ローレベルとされ、トランジスタTR56及びTR57からなる第2のスイッチをオン状態として、コンデンサC1の電荷を放電させる。
After that, at the time t11 after the lapse of a predetermined period, the output of the optical signal from the pixels 1a, 1b, etc. to the
また、垂直信号線11を介して入力された画素1a、1b等からの光信号は、前述した非反転増幅器により例えば4倍程度に非反転増幅される。従って、この非反転増幅器は、飽和信号レベルが200mV程度の場合、800mV程度まで増幅する。これはコンパレータ14〜17の精度改善とS/Nの改善のためである。この非反転増幅器の出力信号(増幅光信号)は、図5(B)にVsで示され、オン状態にある上記の第2のスイッチを通してコンパレータ14〜17の各負側入力端子に印加される。コンパレータ14〜17は、それぞれ各正側入力端子に印加されている、図5(C)に示す互いにレベルの異なる比較基準電圧V1〜V4と上記の信号Vsとを大小比較して、図5(D)〜(G)に示す信号O1〜O4を出力する。
In addition, the optical signal from the pixels 1a, 1b and the like input via the
D型フリップフロップ31〜34は、上記の信号O1〜O4を互いに独立してラッチした後、デコーダ35へ出力する。デコーダ35は、4つのD型フリップフロップ31〜34から供給される信号の時刻t11の時点直後の論理値の関係に基づいて、図4に示した表に従って上位2ビットの信号X1及びX2を出力する。図5(D)〜(G)に示した信号O1〜O4の場合は、上記表に従いデコーダ35は信号X1が「0」(ローレベル)、信号X2が「1」(ハイレベル)を出力する。データセレクタ36は、この信号X1及びX2により信号O2を選択する。 The D-type flip-flops 31 to 34 latch the signals O1 to O4 independently of each other, and then output them to the decoder 35. The decoder 35 outputs the higher-order 2-bit signals X1 and X2 according to the table shown in FIG. 4 based on the relationship between the logical values immediately after the time t11 of the signals supplied from the four D-type flip-flops 31 to 34. To do. In the case of the signals O1 to O4 shown in FIGS. 5D to 5G, the decoder 35 outputs “0” (low level) for the signal X1 and “1” (high level) for the signal X2 according to the above table. . The data selector 36 selects the signal O2 based on the signals X1 and X2.
次に、時刻t13で図5(J)に示す端子SW2の入力信号をローレベル、同図(K)に示す端子SW2Bの入力信号をハイレベルとして、トランジスタTR56及びTR57からなる第2のスイッチをオフ状態とすると同時に、時刻t15までの期間同図(L)に示す端子SW3の入力信号をハイレベルとし、かつ、同図(M)に示す端子SW3Bの入力信号をローレベルとして、トランジスタTR58及びTR59からなる第1のスイッチをオン状態とする。これにより、トランジスタTR60及びTR61からなる定電流源からの電流が第1のスイッチを通してコンデンサC1に印加されて、これを充電する。 Next, at time t13, the input signal to the terminal SW2 shown in FIG. 5 (J) is set to the low level and the input signal to the terminal SW2B shown in FIG. 5 (K) is set to the high level. At the same time as the OFF state, the input signal at the terminal SW3 shown in FIG. 11L is set to the high level and the input signal at the terminal SW3B shown in FIG. The first switch consisting of TR59 is turned on. As a result, the current from the constant current source composed of the transistors TR60 and TR61 is applied to the capacitor C1 through the first switch to charge it.
これにより、時刻t13から時刻t15までの期間、コンデンサC1の端子電圧は時間の経過と共に上昇し、コンパレータの負側入力端子に印加される信号は、上記の画素からの増幅信号Vsにランプ波形を加算した図5(N)に示す電圧Vgとなる。 As a result, during the period from time t13 to time t15, the terminal voltage of the capacitor C1 rises with time, and the signal applied to the negative input terminal of the comparator has a ramp waveform in the amplified signal Vs from the pixel. The added voltage Vg shown in FIG.
本実施例では、時刻t11の時点でハイレベルの信号を出力するコンパレータの比較基準電圧(図5の例ではV2)より次に低い比較基準電圧(図5の例ではV3)を使うコンパレータ(図4の例では16)でハイレベルの信号が出力されない状態となっている場合に、そのハイレベルの信号が出力されているコンパレータ(図4の例では15)の出力信号(図5の例ではO2)を、上述したようにデータセレクタ36から出力する。 In this embodiment, a comparator (FIG. 5) that uses a comparison reference voltage (V3 in the example of FIG. 5) that is lower than the comparison reference voltage (V2 in the example of FIG. 5) of the comparator that outputs a high level signal at time t11. When the high level signal is not output in 16) in the example of 4, the output signal of the comparator (15 in the example of FIG. 4) from which the high level signal is output (in the example of FIG. 5). O2) is output from the data selector 36 as described above.
このデータセレクタ36から出力された信号O2は、図4には図示しないAND回路において、図5(L)に示した端子SW3の入力信号と論理積を取られた後、nビットカウンタにイネーブル信号として供給される。nビットカウンタは、イネーブル信号が入力される期間イネーブル状態とされて、クロックをカウントする。 The signal O2 output from the data selector 36 is ANDed with the input signal of the terminal SW3 shown in FIG. 5 (L) in an AND circuit not shown in FIG. Supplied as The n-bit counter is enabled while the enable signal is input and counts the clock.
これにより、本実施例によれば、nビットカウンタのカウント数を減らすことができ、上位の2ビットはデコード値X1、X2を用いて作成することができる。これにより、本実施例の固体撮像素子30によれば、クロック周波数が従来と同じであればカウント時間を短縮することができ、カウンタのビット数を例えば(n−2)ビットとすれば、カウントするクロック周波数を従来よりも下げることが可能となる。
Thus, according to the present embodiment, the count number of the n-bit counter can be reduced, and the upper 2 bits can be created using the decode values X1 and X2. Thereby, according to the solid-
次に、本発明の第2の実施の形態に対応した実施例2について説明する。 Next, Example 2 corresponding to the second embodiment of the present invention will be described.
図6は、本発明になる固体撮像素子の実施例2の要部の回路図を示す。図6中、図3(A)と同一構成部分には同一符号を付してある。図6に示す本実施例の固体撮像素子40は、図3(A)に示したカラムADC回路の基本構成のうち、nビットカウンタ23及びデータ処理・選択回路24を除く部分の詳細回路を示す。データ処理・選択回路24は、図4と同様に、一つのD型フリップフロップとデコーダとデータセレクタとから構成することができる。
FIG. 6 shows a circuit diagram of a main part of a solid-state imaging device according to a second embodiment of the present invention. In FIG. 6, the same components as those in FIG. 3A are denoted by the same reference numerals. The solid-
なお、nビットカウンタは一般的に用いられるnビット同期カウンタで、イネーブル信号(この場合はハイレベルでイネーブル)が入力されている期間、クロックをカウントアップする。また、CDS動作を行うために、リセット信号電圧によるコンパレータ出力期間はカウントダウンし、光信号電圧によるコンパレータ出力期間をカウントアップするということを行い、減算を行う場合もある。 The n-bit counter is a commonly used n-bit synchronous counter, and counts up the clock during a period in which an enable signal (in this case, enabled at a high level) is input. In order to perform the CDS operation, the comparator output period based on the reset signal voltage is counted down, and the comparator output period based on the optical signal voltage is counted up, and subtraction may be performed.
画素1a、1b等の垂直方向に配置された複数個の画素が垂直信号線11に接続されており、その垂直信号線11の端に、互いのドレイン同士とソース同士とがそれぞれ接続されたPチャネルMOSトランジスタTR3及びNチャネルMOSトランジスタTR4とからなるスイッチと、オペアンプの一部を構成するPチャネルMOSトランジスタTR6のゲートに接続されている。
A plurality of pixels arranged in the vertical direction, such as the pixels 1a and 1b, are connected to the
上記スイッチの垂直信号線11とは反対側端子に、NチャネルMOSトランジスタTR1及びTR2からなる定電流源が接続されている。この定電流源は、画素1a、1b等からの信号を読み出すときに、端子SW1Bを介してTR3にローレベル,端子SW1を介してTR4にハイレベルの電圧を印加してそれぞれのトランジスタTR3及びTR4をオン状態として、画素1a、1b等の出力ソースフォロワ回路の負荷とする。
A constant current source composed of N-channel MOS transistors TR1 and TR2 is connected to a terminal opposite to the
PチャネルMOSトランジスタTR5、TR6、及びTR7と、NチャネルMOSトランジスタTR8、TR9、TR10、及びTR11と、PチャネルMOSトランジスタTR12、TR13、TR14、及びTR15と、抵抗R1及びR2とは、図3に示したオペアンプ12と抵抗R1及びR2とからなる非反転増幅器を構成している。 P channel MOS transistors TR5, TR6, and TR7, N channel MOS transistors TR8, TR9, TR10, and TR11, P channel MOS transistors TR12, TR13, TR14, and TR15, and resistors R1 and R2 are shown in FIG. A non-inverting amplifier including the operational amplifier 12 and the resistors R1 and R2 is configured.
また、PチャネルMOSトランジスタTR20及びTR21は、図3に示した定電流源13を構成しており、その定電流源が、互いのドレイン同士とソース同士とがそれぞれ接続されたNチャネルMOSトランジスタTR18及びPチャネルMOSトランジスタTR19とからなる第1のスイッチ(図3のスイッチS1に相当)に接続されている。この第1のスイッチは、コンパレータの一部を構成するPチャネルMOSトランジスタTR23のゲート(コンパレータの負側入力端子)に接続される一方、互いのドレイン同士とソース同士とがそれぞれ接続されたNチャネルMOSトランジスタTR16及びPチャネルMOSトランジスタTR17とからなる第2のスイッチ(図3のスイッチS2に相当)とコンデンサC1とを並列に介してトランジスタTR11及びTR13と抵抗R2との共通接続点に接続されている。
The P-channel MOS transistors TR20 and TR21 constitute the constant
PチャネルMOSトランジスタTR22、TR23、及びTR24と、NチャネルMOSトランジスタTR25、TR26、TR27、及びTR28と、PチャネルMOSトランジスタTR29、TR30、TR31、及びTR32とは、図3のコンパレータ22に相当するコンパレータを構成している。
The P-channel MOS transistors TR22, TR23, and TR24, the N-channel MOS transistors TR25, TR26, TR27, and TR28, and the P-channel MOS transistors TR29, TR30, TR31, and TR32 are comparators corresponding to the
また、NチャネルMOSトランジスタTR33及びPチャネルMOSトランジスタTR34とからなる第3のスイッチと、NチャネルMOSトランジスタTR35及びPチャネルMOSトランジスタTR36とからなる第4のスイッチと、NチャネルMOSトランジスタTR37及びPチャネルMOSトランジスタTR38とからなる第5のスイッチと、NチャネルMOSトランジスタTR39及びPチャネルMOSトランジスタTR40とからなる第6のスイッチとは、図3の比較基準電圧発生回路21を構成している。上記の第3のスイッチ〜第6のスイッチは、各一方の端子に互いにレベルが異なる比較基準電圧V1〜V4がそれぞれ入力され、他方の端子は共通にコンパレータ22の正側入力端子であるトランジスタTR24のゲートに接続されている。
A third switch composed of an N channel MOS transistor TR33 and a P channel MOS transistor TR34, a fourth switch composed of an N channel MOS transistor TR35 and a P channel MOS transistor TR36, an N channel MOS transistor TR37 and a P channel The fifth switch composed of the MOS transistor TR38 and the sixth switch composed of the N-channel MOS transistor TR39 and the P-channel MOS transistor TR40 constitute the comparison reference
次に、本実施例2の固体撮像素子40の動作について、図7のタイミングチャートを併せ参照して説明する。図7(A)に示す画素1a、1b等からリセット出力信号が垂直信号線11を介して入力される期間の動作は、図4に示した実施例1と同様である。
Next, the operation of the solid-
続いて、時刻t21で画素1a、1b等から垂直信号線11へ光信号の出力が開始されると同時に、図7(H)、(I)に示すように、端子SW1の入力信号がハイレベル、端子SW1Bの入力信号がローレベルとされる一方、図7(J)に示すように端子SW2の入力信号が一定期間ハイレベル、同図(K)に示すように端子SW2Bの入力信号が一定期間ローレベルとされ、トランジスタTR16及びTR17からなる第2のスイッチをオン状態として、コンデンサC1の電荷を放電させる。
Subsequently, at time t21, output of an optical signal from the pixels 1a, 1b, etc. to the
また、垂直信号線11を介して入力された画素1a、1b等からの光信号は、前述した非反転増幅器により例えば4倍程度に非反転増幅される。この非反転増幅器の出力信号(増幅光信号)は、図7(B)にVsで示され、コンパレータ22の負側入力端子であるトランジスタTR23のゲートに印加される。
In addition, the optical signal from the pixels 1a, 1b and the like input via the
一方、比較基準電圧発生器21は、時刻t21〜t22の期間図7(O)、(P)に示す端子S1、S1Bの信号によりトランジスタTR33及びTR34がオンとされて比較基準電圧V1を出力し、続いて、時刻t22〜t23の期間図7(Q)、(R)に示す端子S2、S2Bの信号によりトランジスタTR35及びTR36がオンとされて比較基準電圧V2を出力する。以下、同様に、比較基準電圧発生器21は、時刻t23〜t24の期間図7(S)、(T)に示す端子S3、S3Bの信号によりトランジスタTR37及びTR38がオンとされて比較基準電圧V3を出力し、続いて、時刻t24〜t25の期間図7(U)、(V)に示す端子S4、S4Bの信号によりトランジスタTR39及びTR40がオンとされて比較基準電圧V4を出力する。すなわち、比較基準電圧発生器21は、図7(C)に示すように、比較基準電圧V1〜V4を一定期間毎に切り替え出力し、コンパレータ22の正側入力端子であるトランジスタTR24のゲートに印加する。
On the other hand, the comparison
コンパレータ22は、画素からの信号Vsと順次に入力される比較基準電圧V1〜V4とを大小比較し、その比較結果を出力する。図7(D)は、画素からの信号(光信号)Vsが比較基準電圧V1とV2の間にあるときのコンパレータ22の出力信号COUT(1)を示す。同様に、図7(E)は画素からの信号(光信号)Vsが比較基準電圧V2とV3との間にあるときのコンパレータ22の出力信号COUT(2)、同図(F)はVsが比較基準電圧V3とV4との間にあるときのコンパレータ22の出力信号COUT(3)、同図(G)はVsが比較基準電圧V4と飽和信号レベルとの間にあるときのコンパレータ22の出力信号COUT(4)を示す。
The
コンパレータ22の出力信号COUT(1)〜COUT(4)の値と比較基準電圧V1〜V4との関係は、図3(B)に示した表のようになるので、その値から上位2ビットを確定し、コンパレータ22に入力する比較基準電圧も決定する。ここでは、画素からの信号Vsが比較基準電圧V2とV3との間の図2(B)に示した信号範囲(2)である場合を例にとって、コンパレータ22に印加する比較基準電圧をV2と決定し、時刻t25以後は比較基準電圧発生器21は、比較基準電圧V2のみを出力するものとして、図7(E)を示している。
The relationship between the values of the output signals COUT (1) to COUT (4) of the
その後、時刻t26で図7(J)に示す端子SW2の入力信号をローレベル、同図(K)に示す端子SW2Bの入力信号をハイレベルとして、トランジスタTR16及びTR17からなる第2のスイッチをオフ状態とすると同時に、時刻t27までの期間同図(L)に示す端子SW3の入力信号をハイレベルとし、かつ、同図(M)に示す端子SW3Bの入力信号をローレベルとして、トランジスタTR18及びTR19からなる第1のスイッチをオン状態とする。これにより、トランジスタTR20及びTR21からなる定電流源からの定電流Icが第1のスイッチを通してコンデンサC1に印加されて、これを充電する。 After that, at time t26, the input signal at the terminal SW2 shown in FIG. 7 (J) is set to the low level and the input signal at the terminal SW2B shown in FIG. 7 (K) is set to the high level. At the same time as the state, during the period up to time t27, the input signal at the terminal SW3 shown in (L) in the figure is set to the high level, and the input signal at the terminal SW3B shown in (M) is set at the low level. The first switch consisting of is turned on. As a result, the constant current Ic from the constant current source composed of the transistors TR20 and TR21 is applied to the capacitor C1 through the first switch to charge it.
これにより、時刻t26から時刻t27までの期間、コンデンサC1の端子電圧は時間の経過と共に上昇する。このときの定電流Icが供給されるときのコンデンサC1の端子電圧Vgは次式で表される。 As a result, during the period from time t26 to time t27, the terminal voltage of the capacitor C1 increases with time. The terminal voltage Vg of the capacitor C1 when the constant current Ic is supplied at this time is expressed by the following equation.
Vg=Vs+Icxt/C1 (6)
ただし、(6)式中、tは定電流の注入時間、C1はコンデンサC1の容量値を示す。この(6)式から分るように、注入時間tにより電圧Vgが線形に上昇するランプ波形となる。すなわち、コンパレータ22の負側入力端子に印加される信号は、上記の画素からの増幅信号Vsにランプ波形を加算した図7(N)に示す電圧Vgとなる。
Vg = Vs + Icxt / C1 (6)
In the equation (6), t represents a constant current injection time, and C1 represents a capacitance value of the capacitor C1. As can be seen from the equation (6), a ramp waveform in which the voltage Vg rises linearly with the injection time t is obtained. That is, the signal applied to the negative side input terminal of the
コンパレータ22は、この電圧Vgと上記の比較基準電圧V2とを大小比較して、図7(E)に示す信号COUT(2)を、nビットカウンタにイネーブル信号として出力する。
The
なお、以上の実施の形態及び実施例では、信号範囲を4つに分け、それらの信号範囲のうちのどの信号範囲に画素からの信号が属するかをコンパレートした比較結果に基づいて上位2ビットにより示しているが、本発明は信号範囲の分割数及び上位のビット数はこれに限定されるものではない。 In the above embodiments and examples, the signal range is divided into four, and the upper 2 bits based on the comparison result in which the signal range of the signal range belongs to which the signal from the pixel belongs is compared. However, in the present invention, the number of divisions of the signal range and the number of upper bits are not limited to this.
1、1a、1b 画素
2 垂直選択回路
3 水平選択回路
4 CDS回路
5 アンプ(AMP)
10、20、30、40 固体撮像素子
11 垂直信号線
12 オペアンプ
13 定電流源
14〜17、22 コンパレータ
18 データ処理・選択回路
19、23 nビットカウンタ
21 比較基準電圧発生器
31〜34 D型フリップフロップ
35 デコーダ
36 データセレクタ(D/S)
C1 コンデンサ
R1、R2 抵抗
V1〜V4 比較基準電圧
S1、S2 スイッチ
1, 1a,
10, 20, 30, 40 Solid-
C1 Capacitor R1, R2 Resistance V1-V4 Comparison reference voltage S1, S2 Switch
Claims (6)
前記増幅手段から出力される画素信号レベルに、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生手段と、
前記ランプ波形中の画素信号の飽和信号レベル範囲内をk個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号と、前記ランプ波形とをそれぞれ別々にレベル比較する複数のレベル比較手段と、
前記複数のレベル比較手段から出力される複数の比較結果に基づいて、前記ランプ波形中の前記増幅手段から出力される画素信号の信号レベルが前記複数の信号範囲のうちのどの信号範囲に属するかを示す値のMビット(ただし、2M=k)を出力すると共に、前記複数の比較基準信号のうち、属するとした前記信号範囲を定める一つの比較基準信号を選択するデータ処理・選択手段と、
前記複数のレベル比較手段のうち、選択された前記一つの比較基準信号と前記ランプ波形とを比較する一つのレベル比較手段から出力されるパルスのパルス幅の期間、クロックをカウントしてNビットのカウント値を出力するカウンタ手段と
を備え、前記Mビットを上位ビットとし、前記カウンタ手段によるカウント終了時点の前記Nビットのカウント値を下位ビットとするデジタル信号を列方向に配列された前記画素からの信号のAD変換信号として出力することを特徴とする固体撮像素子。 Amplifying means for amplifying signals from the pixels arranged in the column direction among the plurality of pixels of the solid-state imaging device in which a plurality of pixels each having photoelectric conversion means are regularly arranged;
A ramp waveform generating means for generating a ramp waveform obtained by adding a signal having a constant slope to the pixel signal level output from the amplifying means;
A plurality of comparison reference signals having different levels for dividing the saturation signal level range of the pixel signal in the ramp waveform into k signal ranges and a plurality of levels for separately comparing the levels of the ramp waveform. A comparison means;
Based on a plurality of comparison results output from the plurality of level comparison units, to which signal range of the plurality of signal ranges a signal level of the pixel signal output from the amplification unit in the ramp waveform belongs Data processing / selecting means for outputting M bits (2 M = k) having a value indicating, and selecting one comparison reference signal defining the signal range to which the signal belongs, among the plurality of comparison reference signals ,
Among the plurality of level comparison means, the clock is counted for a period of the pulse width of a pulse output from one level comparison means for comparing the selected one comparison reference signal with the ramp waveform, and N bits are obtained. Counter means for outputting a count value, from the pixels arranged in the column direction, digital signals having the M bits as upper bits and the N bit count value at the end of counting by the counter means as lower bits A solid-state image pickup device that outputs the signal as an AD conversion signal.
前記増幅手段の出力端子と前記レベル比較手段の信号入力端子との間に接続されたコンデンサと、
定電流源と、
前記定電流源と前記レベル比較手段の信号入力端子との間に接続された第1のスイッチと、
前記コンデンサに並列に接続された第2のスイッチと、
前記第1及び第2のスイッチのうち前記第2のスイッチのみをオンとして前記コンデンサの電荷を放電した後、前記第1のスイッチのみをオンとして前記定電流源からの定電流を所定期間前記第1のスイッチを通して前記コンデンサに供給して充電する制御手段と
を有することを特徴とする請求項1記載の固体撮像素子。 The ramp waveform generating means includes
A capacitor connected between the output terminal of the amplification means and the signal input terminal of the level comparison means;
A constant current source;
A first switch connected between the constant current source and a signal input terminal of the level comparison means;
A second switch connected in parallel to the capacitor;
After only the second switch of the first and second switches is turned on to discharge the charge of the capacitor, only the first switch is turned on and a constant current from the constant current source is supplied for a predetermined period of time. The solid-state imaging device according to claim 1, further comprising: a control unit that supplies the capacitor through the switch of 1 and charges the capacitor.
前記増幅手段から出力される前記画素からの信号に、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生手段と、
前記ランプ波形中の画素信号の飽和信号レベル範囲内をk個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号を切り替えて順次に出力する比較基準信号発生手段と、
前記ランプ波形発生手段により前記一定傾斜の信号を加算する前の前記増幅手段から出力される画素信号と、前記比較基準信号発生手段から出力される前記複数の比較基準信号との第1のレベル比較を行った後、前記一定傾斜の信号を加算して得た前記ランプ波形と前記比較基準信号発生手段から選択出力された一の比較基準信号との第2のレベル比較を行うレベル比較手段と、
前記レベル比較手段の前記第1のレベル比較により得られた複数の比較結果の論理値に基づいて、前記一定傾斜の信号を加算する前の前記増幅手段から出力される前記画素からの信号のレベルが前記複数の信号範囲のうちのどの信号範囲に属するかを示す値のMビット(ただし、2M=k)を出力すると共に、前記複数の比較基準信号のうち、属するとした前記信号範囲を定める一つの比較基準信号を選択して、前記第2のレベル比較を前記レベル比較手段により行わせるデータ処理・選択手段と、
前記レベル比較手段による前記第2のレベル比較により出力されるパルスのパルス幅の期間、クロックをカウントしてNビットのカウント値を出力するカウンタ手段と
を備え、前記Mビットを上位ビットとし、前記カウンタ手段によるカウント終了時点の前記Nビットのカウント値を下位ビットとするデジタル信号を列方向に配列された前記画素からの信号のAD変換信号として出力することを特徴とする固体撮像素子。 Amplifying means for amplifying signals from the pixels arranged in the column direction among the plurality of pixels of the solid-state imaging device in which a plurality of pixels each having photoelectric conversion means are regularly arranged;
A ramp waveform generating means for generating a ramp waveform obtained by adding a signal having a constant slope to a signal from the pixel output from the amplifying means;
Comparison reference signal generating means for switching and sequentially outputting a plurality of comparison reference signals having different levels for dividing the saturation signal level range of the pixel signal in the ramp waveform into k signal ranges;
A first level comparison between the pixel signal output from the amplifying means before adding the constant slope signal by the ramp waveform generating means and the plurality of comparison reference signals output from the comparison reference signal generating means Level comparison means for performing a second level comparison between the ramp waveform obtained by adding the constant slope signals and one comparison reference signal selected and output from the comparison reference signal generation means,
The level of the signal from the pixel output from the amplifying means before adding the constant slope signal based on a plurality of comparison result logical values obtained by the first level comparison of the level comparing means Outputs M bits (2 M = k) having a value indicating which signal range of the plurality of signal ranges belongs to, and the signal range to which the comparison reference signal belongs belongs to A data processing / selection unit that selects one comparison reference signal to be determined, and causes the second level comparison to be performed by the level comparison unit;
Counter means for counting a clock and outputting an N-bit count value during a period of a pulse width of a pulse output by the second level comparison by the level comparison means, wherein the M bit is an upper bit, A solid-state imaging device, characterized in that a digital signal having the N-bit count value at the end of counting by the counter means as a lower bit is output as an AD conversion signal of a signal from the pixels arranged in a column direction.
前記増幅手段の出力端子と前記レベル比較手段の信号入力端子との間に接続されたコンデンサと、
定電流源と、
前記定電流源と前記レベル比較手段の信号入力端子との間に接続された第1のスイッチと、
前記コンデンサに並列に接続された第2のスイッチと、
前記第1及び第2のスイッチのうち前記第2のスイッチのみをオンとして前記コンデンサの電荷を放電した後、前記第1のスイッチのみをオンとして前記定電流源からの定電流を所定期間前記第1のスイッチを通して前記コンデンサに供給して充電する制御手段と
を有することを特徴とする請求項3記載の固体撮像素子。 The ramp waveform generating means includes
A capacitor connected between the output terminal of the amplification means and the signal input terminal of the level comparison means;
A constant current source;
A first switch connected between the constant current source and a signal input terminal of the level comparison means;
A second switch connected in parallel to the capacitor;
Only the second switch of the first and second switches is turned on to discharge the charge of the capacitor, and then only the first switch is turned on to supply a constant current from the constant current source for a predetermined period of time. The solid-state imaging device according to claim 3, further comprising a control unit that supplies the capacitor through the switch of 1 and charges the capacitor.
前記増幅ステップで増幅された前記画素からの信号に、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生ステップと、
前記ランプ波形中の画素信号の飽和信号レベル範囲内をk個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号と、前記ランプ波形とをそれぞれ別々にレベル比較するレベル比較ステップと、
前記レベル比較ステップにより得られる複数の比較結果に基づいて、前記ランプ波形中の前記増幅ステップで増幅された前記画素からの信号のレベルが前記複数の信号範囲のうちのどの信号範囲に属するかを示す値のMビット(ただし、2M=k)を出力すると共に、前記複数の比較基準信号のうち、属するとした前記信号範囲を定める一つの比較基準信号を選択するデータ処理・選択ステップと、
選択された前記一つの比較基準信号と前記ランプ波形とのレベル比較の結果であるパルスのパルス幅の期間、クロックをカウントしてNビットのカウント値を出力するカウンタステップと
を含み、前記Mビットを上位ビットとし、前記カウンタステップによるカウント終了時点の前記Nビットのカウント値を下位ビットとするデジタル信号を列方向に配列された前記画素からの信号のAD変換信号として出力することを特徴とする固体撮像素子の信号処理方法。 An amplification step for amplifying signals from the pixels arranged in the column direction among the plurality of pixels of the solid-state imaging device in which a plurality of pixels each having photoelectric conversion means are regularly arranged;
A ramp waveform generating step for generating a ramp waveform obtained by adding a signal having a constant slope to the signal from the pixel amplified in the amplification step;
A level comparison step for separately comparing a plurality of comparison reference signals having different levels and the ramp waveform separately to divide the saturated signal level range of the pixel signal in the ramp waveform into k signal ranges. When,
Based on a plurality of comparison results obtained by the level comparison step, to which signal range of the plurality of signal ranges a level of a signal from the pixel amplified in the amplification step in the ramp waveform belongs A data processing / selection step of outputting M bits (2 M = k) of the indicated value and selecting one comparison reference signal defining the signal range to which the signal belongs, among the plurality of comparison reference signals;
A counter step of counting a clock and outputting an N-bit count value for a period of a pulse width of a pulse that is a result of level comparison between the selected one comparison reference signal and the ramp waveform; Is a high-order bit, and a digital signal having the N-bit count value at the end of counting by the counter step as a low-order bit is output as an AD conversion signal of a signal from the pixels arranged in the column direction. A signal processing method for a solid-state imaging device.
前記増幅ステップで増幅された前記画素からの信号に、一定傾斜の信号を加算したランプ波形を発生するランプ波形発生ステップと、
前記ランプ波形中の画素信号の飽和信号レベル範囲内をk個の信号範囲に分割するための、互いにレベルが異なる複数の比較基準信号を切り替えて順次に出力する比較基準信号発生ステップと、
前記ランプ波形発生ステップにより前記一定傾斜の信号を加算する前の前記増幅ステップで増幅された前記画素からの信号と前記複数の比較基準信号との第1のレベル比較を行った後、前記一定傾斜の信号を加算して得た前記ランプ波形と前記複数の比較基準信号から選択された一の比較基準信号との第2のレベル比較を行うレベル比較ステップと、
前記第1のレベル比較により得られた複数の比較結果の論理値に基づいて、前記一定傾斜の信号を加算する前の前記増幅ステップで増幅された前記画素からの信号のレベルが前記複数の信号範囲のうちのどの信号範囲に属するかを示す値のMビット(ただし、2M=k)を出力すると共に、前記複数の比較基準信号のうち、属するとした前記信号範囲を定める一つの比較基準信号を選択して、前記第2のレベル比較を前記レベル比較ステップにて行わせるデータ処理・選択ステップと、
前記レベル比較ステップによる前記第2のレベル比較により出力されるパルスのパルス幅の期間、クロックをカウントしてNビットのカウント値を出力するカウンタステップと
を含み、前記Mビットを上位ビットとし、前記カウンタステップによるカウント終了時点の前記Nビットのカウント値を下位ビットとするデジタル信号を列方向に配列された前記画素からの信号のAD変換信号として出力することを特徴とする固体撮像素子の信号処理方法。 An amplification step for amplifying signals from the pixels arranged in the column direction among the plurality of pixels of the solid-state imaging device in which a plurality of pixels each having photoelectric conversion means are regularly arranged;
A ramp waveform generating step for generating a ramp waveform obtained by adding a signal having a constant slope to the signal from the pixel amplified in the amplification step;
A comparison reference signal generation step of switching and sequentially outputting a plurality of comparison reference signals having different levels for dividing the saturation signal level range of the pixel signal in the ramp waveform into k signal ranges;
After performing a first level comparison between the signal from the pixel amplified in the amplification step and the plurality of comparison reference signals before adding the constant slope signal in the ramp waveform generation step, the constant slope A level comparison step of performing a second level comparison between the ramp waveform obtained by adding the signals and a comparison reference signal selected from the plurality of comparison reference signals;
Based on the logical values of the plurality of comparison results obtained by the first level comparison, the level of the signal from the pixel amplified in the amplification step before adding the signal having the constant slope is the plurality of signals. M bits (2 M = k) having a value indicating which signal range of the range are output, and one comparison reference for defining the signal range to which the plurality of comparison reference signals belong A data processing / selection step of selecting a signal and causing the second level comparison to be performed in the level comparison step;
A counter step of counting a clock and outputting an N-bit count value for a period of a pulse width of a pulse output by the second level comparison by the level comparison step, wherein the M bit is an upper bit, A signal processing of a solid-state imaging device, characterized in that a digital signal having the N-bit count value at the end of counting by a counter step as a lower bit is output as an AD conversion signal of signals from the pixels arranged in a column direction Method.
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